KR960015210B1 - 반도체 메모리 장치 - Google Patents

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니뽄 덴끼 가부시끼가이샤
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Abstract

내용없음.

Description

반도체 메모리 장치
제1도는 본 발명에 따른 제1실시예에서 반도체 메모리 장치의 전체 구조를 도시한 블럭 선도.
제2도는 제1도에 도시된 반도체 메모리 장치의 랜덤 액세스에 의해 판독 동작을 설명하기 위한 흐름도.
제3도는 제1도에 도시된 반도체 메모리 장치의 랜덤 액세스에 의해 기록 동작을 설명하기 위한 흐름도.
제4도는 제1도에 도시된 반도체 메모리 장치의 부분 회로 구조를 도시한 회로 선도.
제5도는 제1도에 도시된 반도체 메모리 장치의 상세한 부분 회로 구조를 도시한 회로 선도.
제6a도 및 제6b도는 제4도 혹은 제5도에 도시된 회로를 포함하는 반도체 메모리 장치에서 직렬 데이타 판독 동작을 설명하기 위한 타이밍도.
제7a도 및 제7b도는 제4도 혹은 제5도에 도시된 회로를 포함하는 반도체 메모리 장치에서 직렬 데이타 기록 동작을 설명하기 위한 타이밍도.
제8도는 본 발명의 제2실시예의 부분 회로 구조를 도시한 회로 선도.
제9도는 본 발명의 제3실시예의 부분 회로 구조를 도시한 회로 선도.
제10도는 제9도에 도시한 반도체 메모리 장치의 랜덤 액세스 동작을 설명하기 위한 타이밍도.
제11도는 제9도에 도시한 반도체 메모리 장치의 데이타 전송 동작을 설명하기 위한 타이밍도.
제12도는 본 발명의 제4실시예의 부분 회로 구조를 도시한 회로 선도.
* 도면의 주요부분에 대한 부호의 설명
11 : 어드레스 버퍼 12 : 로우 디코더
13 : 컬럼 디코더 14 : 감지 증폭회로
15 : 랜덤 I/O 버퍼 16 : 직렬 I/O 버퍼
17 : 클럭 발생기 24 : 어드레스 카운터
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 화상용 반도체 메모리 장치에 관한 것이다.
최근 몇년 동안, 반도체 메모리 장치는 퍼스널 컴퓨터와 같은 사무 자동화 장치에 폭넓게 이용되고 있다. 그들 반도체 메모리 장치 중에, MOS 랜덤 액세스 메모리(RAM)는 퍼스널 컴퓨터 등의 디스플레이 장치에 영상을 디스플레이 하기 위한 비디오 메모리로서 이용될 수 있다.
즉, 메모리 장치가 퍼스널 컴퓨터내의 CPU와 디스플레이 장치 사이에 설치된 구조가 이용되고, 화상의 영상 데이타는 CPU에 의해 랜덤 베이시스(basis)에 따라 액세스 된다. 이러한 영상에 대한 반도체 메모리 장치에는 두 종류의 입/출력 포트를 갖는 형태가 제안되었다. 즉, 반도체 메모리 장치는 CPU로부터의 액세스에 의해 메모리 셀 어레이내의 데이타를 재기록하기 위한 하나의 랜덤 포트와, 간섭없이 디스플레이 장치에 영상신호를 공급하기 위한 하나의 직렬 포트로된 2개의 포트를 갖는다. 이와 같은 반도체 메모리 장치는 일반적으로 이중 포트 메모리라 불리운다.
상기 이중 포트 메모리는 메모리 셀 어레이에 의해 공급된 데이타를 기억하고, 직렬 포트에 데이타를 직렬로 판독하는 데이타 레지스터 회로를 포함하여 구성된다. 종래의 데이타 레지스터 회로는 메모리 셀 어레이의 각각의 비트 라인 쌍에 대해 하나가 제공된 다수의 레지스터를 배열하여 구성된다.
그러나, 그러한 레지스터는 보다 복잡한 회로 구조를 가지며, 메모리 셀 보다 많은 수의 소자를 필요로 한다. 더우기, 요구된 고속 동작으로 인하여 큰 구동 용량을 갖는 트랜지스터, 즉, 큰 크기를 갖는 트랜지스터를 사용하여 구조된다. 그 결과, 레지스터에 대한 형성 영역은 메모리 셀의 형성 영역보다 상당히 크게 된다. 다수의 레지스터가 메모리 셀 어레이의 비트 라인쌍에 상응하도록 배열될 때, 레스터의 폭이 비트 라인쌍 사이의 공간보다 더 크기 때문에 둘 이상의 라인에 배열되는 것을 제외하고 한 라인에 그들을 배열하는 것은 불가능하다.
따라서, 데이타 레지스터 회로에 대한 영역은 매우 크게 되고, 전체로서 반도체 메모리 장치의 집적을 방해하는 문제점을 발생시킨다.
따라서, 본 발명의 목적은 데이타 레지스터 회로의 형성 영역의 증가를 방지할 수 있고, 전체로서 반도체 메모리 장치의 집적에 기여할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명에 따른 반도체 장치는, 어레이 형태로 배열된 다수의 메모리와 상기 메모리 셀의 각각에 접속되어 일련의 쌍으로 형성되도록 배열된 다수의 비트 라인 및 워드 라인을 포함하는 메모리 셀 어레이와, 비트 라인쌍의 수보다 작은 수의 레지스터로 구성된 데이타 레지스터 회로와, 비트라인 쌍과 동일 수로 각기 구성된 다수의 셋트로 비트 라인 쌍을 분할하고, 각각의 셋트로부터 한 비트 라인 쌍을 선택하고 그들을 각각의 레지스터에 접속시키는 선택 수단을 구비한다.
상기 데이타 레지스터 회로는 한 라인내의 다수의 레지스터를 배열하여 구성된다.
또한, 본 발명은 데이타를 기억시키는 래치 회로와, 최소한 하나의 활성화 신호에 응답하여 상기 래치 신호를 활성화하기 위한 수단과, 데이타 배선과, 최소한 하나의 활성화 신호에 응답하여 래치 회로에 데이타 배선을 접속시키기 위한 수단을 포함하는 레지스터에 의해 형성된 데이타 레지스터 회로에도 적용될 수도 있다.
본 발명의 상기 언급된 목적 및 다른 목적, 특징 및 장점은 첨부된 도면과 함께 다음 상세한 설명을 참조하여 보다 확실해 질 것이다.
우선, 제1도를 참조할 때, 본 발명의 제1실시예에 따른 반도체 메모리 장치의 전체 구성이 설명될 것이다.
여기서, 상기 실시예는 메모리 셀 어레이(10)가 예를 들어 한개의 N-채널형 MOS 트랜지스터와 한개의 캐패시터 소자에 의해 구성되는 소위 한개의 트랜지스터-한개의 캐패시터형 셀(101)을 배열하여 형성된 동적 랜덤 액세스 메모리(DRAM)로써 설명할 것이다.
로우 디코더(12)와 컬럼 디코더(13)는 어드레스 버퍼(11)에 의해 공급된 어드레스 신호에 응답하여 다수의 바트 라인쌍 중 한쌍의 출력과 다수의 워드 라인 중 한 라인 출력을 각기 선택한다. 그들 어드레스 신호는 어드레스 라인(20)으로부터 어드레스 버퍼(11)에 시분할 모드로 공급된다. 클럭 발생기(17)는 외부로부터 공급된신호,신호,신호 및신호를 입력하고, 그들 입력 신호에 따라 제어 신호(DT0,DT1 등)를 발생하는 회로이다. 감지(Sense) 증폭기 회로(14)는 비트 라인 쌍수와 같은 수의 감지 증폭기를 포함하는데, 그들 각각의 감지 증폭기는 한쌍의 비트 라인에 접속된다. 그 감지 증폭기 회로(14)는 입력 어드레스 신호에 응답하여 선택된 워드라인(WL) 중 한 라인에 의해 제어되는 모든 메모리 셀의 데이타에 상응하는 비트 라인의 전위(potential)를 증폭한다.
본 반도체 메모리 장치는 랜덤 I/O 버퍼(15)와 직렬 I/O버퍼(16)를 갖는 소위 이중 포트 메모리이다. 그 랜덤 I/O 버퍼(15)는 컬럼 디코더(13)에 접속되어, 랜덤 액세스의 시간에서 메모리 셀 어레이(10)에 대해 판독 및 기록을 실행한다.
반면에, 직렬 I/O 버퍼(16)는 데이타 레지스터 회로(22)에 접속되어 직렬 데이타의 입력 및 출력시에 선택기(23)에 의해 선택된 레지스터에 대해 데이타 판독 및 기록을 실행한다. 본 발명에 따라 선택 게이트 회로는 감지 증폭기 회로(14)와 데이타 레지스터 회로(22) 사이에 제공된다. 선택 게이트 회로(21)는 제어 신호(DT0 및 DT1)에 응답하여 소정의 비트 라인 쌍을 선택하여, 선택된 비트 라인 쌍으로 하여금 데이타 레지스터 회로(22)에 접속하도록 한다. 어드레스 카운터(24)는 초기값(탭(tap) 어드레스)을 입력으로 수신하여, 그 값을 SC 신호에 응답하여 증가시켜서, 그 결과를 선택기(23)에 공급한다.
상기 언급된 것과 같은 구조를 사용하여, 랜덤 I/O 버퍼(15)와 직렬 I/O 버퍼(16)에 의해 데이타 판독 및 기록을 수행할 수 있다.
제2도 및 제3도를 참조하여, 랜덤 액세스의 시간에서 데이타 판독 및 기록 동작이 기술된다.
제2도는 판독 동작에 대한 흐름도를 도시한다. 우선, 저 활성 로우 어드레스 스트로브()신호가 입력(t201에서)될 때, 로우 어드레스는 외부에서 어드레스 버퍼(11)에 공급된다. 그후, 로우 어드레스 신호는 어드레스 버퍼(11)로부터 로우 디코더(12)에 주어지고, 로우 어드레스 신호에 의해 선택된 워드 라인의 논리는 고레벨로 된다. 다음, 감지 증폭 회로(14)는 활성화되고, 감지 증폭기 회로(14)는 선택된 워드 라인에 접속된 메모리 셀에 기억된 정보(0 혹은 1)에 응답하여 고레벨 혹은 저레벨로 비트라인에서 신호를 감지 및 증폭한다. 그때, 비트 라인 쌍의 나머지 비트 라인은 선택된 비트라인의 레벨에 상보적인 관계로 동일한 증폭기에 의해 증폭되는데, 다시 말해, 반대 전압 레벨로 증폭된다.
다음, 저 활성 컬럼 스트로브 신호() 신호가 입력(t202에서)이고, 컬럼 어드레스는 컬럼 디코더(13)에 보내지는 어드레스 버퍼(11)에 공급된다. 다음, 그 컬럼 디코더(13)는 컬럼 어드레스에 응답하여 비트 라인쌍을 선택한다. 선택된 셀내의 정보는 선택된 비트 라인 쌍의 고 혹은 저 레벨 상태에서 상응한다. 비트 라인쌍의 레벨은신호의 강하(fall)(t203)시에 입/출력 단자로부터 출력된다.
다른 한편으로, 데이타 기록 동작은 제3도에 도시된 것처럼 실행된다. 즉, 워드 라인과 비트 라인 쌍은 판독동작의 경우와 유사한 입력 어드레스에 의해 선택(t301 및 t302에서)되어, 랜덤 I/O 버퍼(15)를 통해 RIO로부터의 기록 데이타 입력을신호의 강하시(t303)에 선택된 비트 라인쌍에 공급하고, 상기 데이타는 메모리 셀에 기록되는 선택된 비트 라인 쌍에 접속된 감지 증폭기(14)에 의해 증폭된다.
상기 설명된 랜덤 액세스 동작은 종래의 이중 포트 메모리의 경우와 유사하다. 또한, 랜덤 액세스 동작시, 선택된 게이트 회로(21)는 비전도 상태로 되도록 설정되는데, 다시 말해, 제어 신호(DT0 및 DT1)는 메모리 셀 어레이(10)와 데이타 레지스터 회로(22)사이의 접속을 피하기 위해 비활성 레벨로 설정된다. 따라서, 랜덤 액세스 동작과 비동기해서 데이타 레지스터 회로(22)의 직렬 데이타 입/출력 동작을 실행할 수 있다.
다음, 제4도 내지 제7도를 참조하여, 본 발명의 특징은 선택된 게이트 회로(21) 및 데이타 레지스터 회로(22)의 구조이며, 메모리 셀 어레이(10)와 데이타 레지스터 회로(22)사이의 데이타 전송 동작과, 데이타 레지스터 회로(22)의 직렬 데이타 입/출력 동작이 보다 자세히 설명할 것이다.
제4도는 제1도에 도시된 메모리 셀 어레이(10)와, 감지 증폭기 회로(14), 선택 게이트 회로(21), 데이타 레지스터 회로(22) 및 선택기(23)를 부분적으로 도시한 회로 선도이다.
워드 라인(WL)과 비트 라인(BL1a,BL1b,BL2a,BL2b)등은 소정의 메모리 셀(101)에 각각 접속된다. 감지증폭기(SA1,SA2)등은 비트 라인쌍(BL1a 및 BL1b,BL2a 및 BL2b등)에 각각 접속된다. 선택된 게이트 회로(21)는 제어 신호(DT0 및 DT1)에 응듭하여 동수의 감지 증폭기로 구성되는 각각의 감지 증폭기 세트중 하나의 감지 증폭기를 데이타 레지스터 회로(22)내의 각 레지스터에 접속시키기 위한 회로이고, 감지 증폭기 회로(14)와 데이타 레지스터 회로(22)사이에 제공된 소스 및 드레인 루트(routes)를 갖고 그들 게이트에 제어 신호를 수신하는 다수의 게이트 트랜지스터(Q1a,Q1b,Q2a,Q2b)등을 포함하여 구성된다.
본 실시예에서는 두개의 감지 증폭기가 한 셋트를 형성하고, 하나의 감지 증폭기가 각각의 세트로부터 선택된 게이트 회로(21)에 의해 선택되며, 상기 선택된 증폭기가 다수의 레지스터(22-1,22-2)등에 접속되는 구조로 된다. 즉, 전체의 감지 증폭기중 절반의 감지 증폭기(SA1,SA3,SA5)등과 레지스터(22-1,22-2,22-3)등간에 접속되는 구조로 한다. 즉, 전체의 감지 증폭기중 절반의 감지 증폭기(SA1,SA3,SA5)등과 레지스터(22-1,22-2,22-3)등 간에 연속성을 제어하기 위해, 다수의 게이트 트랜지스터(Q1a 및 Q1b,Q3a 및 Q3b,Q5a 및 Q5ba)등이 제공되는데, 그들 게이트에는 제어 신호(DT0)가 공급된다. 다른 한편으로, 나머지 절반의 감지 증폭기(SA2,SA4,SA6)등과 레지스터(22-1,22-2,22-3)등 간에 연속성을 제어하기 위해, 다수의 게이트 트랜지스터(Q2a 및 Q2b,Q4a 및 Q4b,Q6a 및 Q6b)등이 제공되는데, 그들 게이트에서는 제어신호(DT1)가 공급된다.
선택기(23)는 어드레스 카운터(24)(제1도)로부터 신호 수신시 선택 신호(SL)를 발생시키고, 데이타 레지스터 회로(22)의 소정의 레지스터를 직렬 I/O 버퍼(16)(제1도)에 접속시킴으로써 데이타 입/출력 동작을 실행한다.
상기와 같은 구조에서, 두개의 감지 증폭기는 하나의 레지스터를 공유하고, 데이타 레지스터 회로(22)를 구성하는 레지스터의 수는 종래 값의 절반으로 감소될 수 있다. 따라서, 한 라인에 레지스터의 배열이 가능하기 때문에, 데이타 레지스터 회로(22)에 대한 영역은 종래 장치와 비교하여 대단히 감소될 수 있어, 전체적으로 반도체 메모리의 집적에 기여한다.
제5도에는 데이타 레지스터 회로(22)를 구성하는 레지스터(22-1)의 회로 구성의 한예가 도시되어 있다. 상기 레지스터(22-1)는 감지 증폭기(SA1 및 SA2)(제4도)중 어느 출력 라인쌍에 선택된 게이트 회로(21)에 의해 접속된 서로 상보관계에 있는 배선(La 및 Lb)과, 배선(La)를 입력으로써 갖는 P-채널 트랜지스터(51) 및 N-채널 트랜지스터(52)로 구성된 CMOS 인버터와, 배선(Lb)를 입력으로써 갖는 P-채널 트랜지스터(53) 및 N-채널 트랜지스터(54)로 구성된 CMOS 인버터로 구성되고, 인버터 각각의 출력을 나머지 인버터의 입력에 접속시켜 형성된 래치 회로와, 상기 래치 회로에 전력 전압을 공급하는 P-채널 트랜지스터(55) 및 N-채널 트랜지스터(56)를 포함하고, 그들간의 연속성은 서로 상보적 관계에 있는 신호(RA1 및 RA2)에 의해 제어된다. 다른 레지스터(22-2)등은 유사한 구조로 되어 있다.
통상적인 구조를 갖는 레지스터(22-1)는 배선(La 및 Lb)사이에 배선 용량을 포함하는 캐패시터에 공급된 활성 레벨에서 신호(RA1 및 RA2)(즉, LA1은 저레벨이고, RA2는 고레벨임)를 갖고, 데이타(0 또는 1)를 상보적으로 기억한다. 선택기(23)로부터의 선택신호(SL)가 활성 레벨로 진행할때, 전송게이트를 구성하는 게이트 트랜지스터(57 및 58)는 여기되고, 기억된 데이타는 직렬 I/O 버퍼(16)를 통해 직렬 I/O 버퍼(16)(제1도)에 공급된다.
다음, 제6a도 및 제6b도 및 제7a도 및 제7b도를 참조하여, 제4도와 제5도에 도시된 메모리 셀 어레이(10)와 데이타 레지스터 회로(22)사이의 데이타 전송 동작과, 상기 데이타 레지스터 회로(22)의 직렬 데이타 입/출력 동작이 설명될 것이다.
제6a도 및 제6b도는 메모리 셀 어레이(10)로부터 데이타 레지스터 회로(22)로 데이타 전송을 위한 흐름도이고, 직렬 데이타가 데이타 레지스터 회로(22)로부터 직렬 I/O 버퍼(16)를 통해 입/출력 단자(SIO)에 출력된다.
우선, 데이타가 메모리 셀 어레이(10)로부터 데이타 레지스터 회로(22)로 전송될때, 어드레스 버퍼(11)(제1도)는 RAS 신호의 강하(Fall)(t601)에서 로우 어드레스를 페치하고 그것을 로우 디코더(12)(제1도)에 전송하고, 데이타 레지스터 회로(22)에 기록하기 위한 헤드 소자 어드레스와 선택된 게이트 회로(21)에 대한 선택정보(즉, 제어 신호(DT0)를 활성 레벨로 시프팅하기 위한 정보)를 포함하는 탭(tap) 어드레스를 CAS 신호의 강하(fall)(t602)에서 페치하고, 그들을 어드레스 카운터(24)로 전송한다. 로우 디코더(12)는 로우 어드레스에 따른 하나의 워드 라인(WL)을 선택하고, 상기 워드 라인에 의해 제어된 메모리 셀내의 데이타는 메모리 셀에 접속되는 비트 라인에 각기 공급된다. 상기 감지 증폭기 회로(14)는 데이타를 상보적인 데이타로써 증폭한다.
그후, WE 신호가 고레벨에 있을때신호는 상승하고 (t603)에서, 클럭 발생기(17)에 의해 발생된 제어신호(DT0)는 어드레스 카운터(24)에 의해 공급된 탭 어드레스의 선택된 게이트 회로(21)에 대한 선택 정보에 의해 상승하게 되고, 선택된 게이트 회로(21)내의 게이트 트랜지스터(Q1a 및 Q1b, Q3a 및 Q3b,Q5a 및 Q5b)등(제4도 참조)은 전도된다. 그때, 신호(RA1 및 RA2)가 비활성 레벨(즉, 고레벨에서 RA1 및, 저레벨에서 RA2)로 진행하여, 그것은 두개의 트랜지스터 (55 및 56)를 턴-오프시켜, 레지스터를 형성하는 래치회로에 대해 전력 공급을 차단한다 배선(La 및 Lb)의 레벨은 상기 래치 회로로 페치되고, 신호(RA1 및 RA2)가 다시 원래의 활성 레벨로 복귀하고, 트랜지스터(55 및 56)는 온-상태로 진행하기 때문에, 거기에는 소스 전압이 상기 공급된 데이타를 유지하는 상태가 얻어진다. 그 결과, 감지 증폭기 회로(14)에 의해 증폭된 상보 데이타의 절반이 데이타 레지스터 회로(22)에 전송된다. 데이타 전송기, 제어 신호(DT0)는 강하하고, 선택된 게이트회로(21)는 비전도 상태로 된다.
데이타가 데이타 레지스터 회로(22)에 전송될때, 선택기(23)는 데이타 레지스터 회로(22)의 소정의 레지스터를 선택하기 위한 선택 신호(SL)를 발생한다. 전송 게이트(제5도 참조)를 구성하는 게이트 트랜지스터(57 및 58)는 선택 신호(SL)에 의해 여기되고, 선택기(23)에 의해 선택된 레지스터는 기억된 데이타를 신호 라인(SE0)에 공급한다.
신호(SE)가 강하(t604에서)될때, 직렬 I/O 버퍼(16)(제1도)는 활성화되고, 신호라인(SE0)에 공급된 데이타는 입/출력 단자(SI0)로부터 출력된다. 부가로, SC 신호(t601에서)를 클럭(clock)시킴에 따라, 어드레스 카운터(24)의 값은 증가되고, 선택기(23)는 어드레스 카운터(24)의 새로운 값을 기초로 데이타 레지스터 회로(22)에서 소정의 레지스터를 선택하고, 상기 레지스터내의 데이타를 신호 라인(SE0)에 공급한다. 이미 활성화된 직렬 I/O 버퍼(16)는 즉시 데이타를 출력한다. SC 신호의 클럭킹(clocking)을 반복함으로써, 데이타 레지스터 회로(22)내의 데이타는 직렬 입/출력 단자(SI0)로부터 직렬로 출력되고, 상기 신호(SE)는 출력 동작의 종료에 따라 상승한다. 상기 설명된 동작에 의해, 감지된 증폭기에 의해 증폭된 상보적인 데이타의 절반은 출력(제6a도)된다.
다음, 제6b도에서 데이타의 나머지 절반을 출력하기 위한 동작이 설명된다.
우선, 로우 어드레스가 로우 디코더(12)(t606)에 공급되고, 탭 어드레스가 제6a도에 도시한 동작의 경우와 유사한 어드레스 카운터(24)에 전송(t607에서)된다. 로우 디코더(12)는 로우 어드레스를 기초로한 한 워드 라인을 선택하고, 상기 워드 라인에 의해 제어된 데이타는 접속되는 각각의 비트라인에 공급된다. 감지 증폭 회로(14)는 서로 상보적인 데이타로서 데이타를 증폭한다.
그후, 신호(WE)가 고레벨에 있는 동안 신호(OE)의 상승(t603에서)으로 인하여, 클럭 발생기(17)에 의해 발생된 제어 신호(DT1)는 데이타 레지스터 회로(22)에 기록하기 위한 상부(top) 소자 어드레스에 의해 그리고 선택된 게이트 회로(21)에 대해 선택 정보(제어 신호(DT1)를 활성 레벨로 시프트시키는 정보)를 포함하는 탭(top) 어드레스 정보에 의해 상승되도록 형성되고, 게이트 트랜지스터(Q2a 및 Q2b,Q4a,및 Q4b,Q6a 및 Q6b)등은 도통된다. 이러한 동작에 의해, 신호(RA1 및 RA2)는 비활성 레벨(즉, 고레벨인 RA1, 저레벨인 RA2)로 진행하고, 두 트랜지스터(55 및 56)를 오프-상태로 되게하여, 레지스터를 형성하는 래치회로에 대한 전력공급을 차단한다. 배선(La 및 Lb)의 레벨은 래치회로로 폐치되고, 신호(RA1 및 RA2)는 원래의 활성 레벨로 복귀하고, 트랜지스터(55 및 56)가 온-상태로 되어, 때문에, 소스 전압이 인가되고 상기 시스템은 데이타를 유지하는 상태로 된다. 그 결과, 감지 증폭기(14)에 의해 증폭된 상보적인 데이타의 나머지 절반은 데이타 레지스터 회로(22)가 전송된다. 데이타가 전송됨에 따라 제어 신호(DT1)가 강하되고, 선택된 게이트 회로(21)는 비도통 상태로 된다.
데이타가 데이타 레지스터 회로(22)에 전송될때, 상기 데이타는 제6a도에 도시된 경우와 유사한 직렬 입/출력 단자(SIO)로부터 직렬로 출력된다.
다음, 데이타 레지스터 회로(22)에서 입/출력 단자(SIO)로부터 데이타 입력을 기억시키고, 또한 메모리 셀 어레이에 상기 기억된 데이타를 전송시키는 동작이 설명될 것이다.
제7a도에 도시된 것처럼, 신호(SC)가 클럭될때, 선택기(23)는 어드레스 카운터(24)(제1도)로부터의 정보를 기초로한 선택 신호(SL)를 선택한다. 상기 선택 신호(SL)에 응답하여, 데이타 레지스터 회로(22)의 소정의 레지스터의 게이트 트랜지스터(57 및 58)는 여기되고, 직렬 입/출력 단자(SIO)로부터의 데이타 입력이 배선(La 및 1b)에 공급된다. 그때 신호(RA1 및 RA2)는 비활성 레벨(고레벨인 RA1, 저레벨인 RA2)로 진행되고, 두 트랜지스터(55 및 56)는 오프-상태로 되고, 레지스터를 형성하는 래치 회로에 대한 전력 공급이 차단된다. 배선(La 및 Lb)의 레벨은 래치 회로에서 페치되고, 신호(RA1 및 RA2)는 원래의 활성 레벨로 복귀하고, 트랜지스터(55 및 56)는 온-상태로 되며, 소스 전압이 인가되고, 상기 장치는 데이타를 유지하는 상태로 된다. 직렬 입/출력 단자(SIO)로부터의 데이타 입력은 상기 설명된 것처럼 기억된다. 그후, 어드레스 카운터(24)의 값은 증가하게 된다.
SC 신호의 클럭킹을 반복함으로써, 데이타는 데이타 레지스터 회로(22)에 앞서 기록된다. 그후, 로우 어드레스는 RAS 신호의 강하시(t701)에 로우 디코더(12)에 공급되고, 선택된 게이트 회로(21)에 대한 선택 정보(제어 신호(DT0)를 활성레벨로 시프트하는 정보)를 포함하는 탭 어드레스는 CAS 신호의 연속하는 강하시(t702)에 어드레스 카운터(24)에 공급된다. 로우 디코더(12)는 로우 어드레스에 따라 한 워드 라인을 선택한다. 다음,신호가 저 레벨에 있고신호 또한 저레벨에 있을때, 클럭 발생기(17)에 의해 발생된 제어신호(DT0)는 어드레스 카운터(24)에 의해 제공될 탭 어드레스의 선택된 게이트 회로(21)에 대한 선택 정보에 의해 상승되고, 선택된 게이트 회로(21)내의 게이트 트랜지스터(Q1a 및 Q1b,Q3a 및 Q3b,Q5a 및 Q5b)등은 도통된다. 이러한 방법으로, 감지 증폭기회로(14)내의 전체의 감지 증폭기중 절반의 감지 증폭기(제14도의 SA1,SA3,SA5)등은 데이타 레지스터 회로(22)에 접속된다. 그후, 감지 증폭기 회로(14)의 활성화에 의해, 상기 언급된 절반의 감지 증폭기는 데이타 레지스터 회로(22)내의 데이타를 증폭하고, 상기 데이타는 선택된 워드 라인에 의해 제어되는 소정의 메모리 셀에 기억된다. 다른 한편으로, 나머니 절반의 감지 증폭기는 이전에 메모리 셀에 기억되었던 데이타를 증폭하고, 재생(refresh)동작과 유사한 동작을 수행한다. 상기 언급한 동작에 따라, 데이타 레지스터 회로(22)내에 기억된 데이타는 메모리 셀 어레이(10)(제7a도)의 한 워드 라인에 의해 제어되는 절반의 메모리 셀로 전송한다.
다음, 제7b도에서, 나머지 절반의 메모리셀로 데이타를 전송하는 동작이 설명될 것이다.
제7a도와 유사하게, 데이타는 SC 신호의 클럭킹을 반복함으로써 데이타 레지스터 회로(22)에 기록된다. 그후, 로우 어드레스는신호의 강하시(t704)로우 디코더(12)에 공급되고, 선택된 게이트 회로(21)에 대한 선택 정보(제어 신호(DT1)를 활성 레벨로 시프트하는 정보)를 포함하는 탭 어드레스는 CAS 신호의 연속하는 강하시(t705) 어드레스 카운터(24)에 공급된다. 상기 로우 디코더(21)는 로우 어드레스에 기초한 한 워드 라인을 선택한다. 다음, WE 신호가 저레벨이고신호도 저레벨에 있을때, 클럭 발생기(17)에 의해 발생된 제어신호(DT1)는 어드레스 카운터(24)에 의해 공급된 탭 어드레스의 선택된 게이트 회로(21)에 대한 선택 정보에 의해 상승되고, 선택된 게이트 회로(21)내의 게이트 트랜지스터(Q2a 및 Q2b)(제4도 참조)는 도통된다. 그 결과, 감지 증폭기 회로(14)내의 감지 증폭기 중 나머지 절반의 감지 증폭기(제4도의 SA2,SA4,SA6)등은 데이타 레지스터 회로(22)에 접속된다. 그후, 감지 증폭기 회로(14)를 활성화 시킴으로써, 나머지 절반의 감지 증폭기는 데이타 레지스터 회로(22)내의 데이타를 증폭시키고, 선택된 워드 라인에 의해 제어된 소정의 메모리 셀내의 데이타를 기억시킨다.
판독 동작과 기록 동작에 대해 상기 설명된 실시예에서, 선택된 게이트 회로(21)의 활성레벨로의 여기를 제어하는 제어신호(DT0 및 DT1)중 어느 한 신호에 대한 선택은신호의 강하시에 어드레스 카운터(24)에 인가된 탭 어드레스에 포함된 선택 정보에 의해 결정되었다. 그러나, 본 발명은 상기 경우에만 제한되지 않으며, 상기 설명된 실시예와 유사한 효과가 예를 들어, 제1판독 또는 기록 동작에서 제어 신호(DT0)를 활성 레벨로 되도록 하고, 그리고 제2동작시 DT1을 활성레벨로 되도록 하는 방법으로 제어신호를 자동적으로 발생시키는 회로를 클럭 발생기(17)내에 제공함으로써 얻어진다.
다음, 제8도를 참조로, 본 발명의 제2실시예가 설명된다.
상기 실시예는 메모리 셀 어레이가 두 영역(10a 및 10b)으로 세분되는 구조를 갖고, 선택된 게이트 회로(31a 및 31b), 데이타 레지스터 회로(32), 선택기(23)등은 두 영역 사이에 배치된다. 선택된 게이트 회로(31a 및 31b)는 게이트 트랜지스터(Q11a,Q11b,Q12a,Q12b,Q13a,Q13b,Q14a 및 Q14b) 및, (Q21a,Q21b,Q22a,Q22b, Q23a,Q23b,Q24a, 및 Q24b)에 의해 구성되고, 그것의 연속성(continuitY)은 각각의 제어 신호(DT10,DT11,DT12 및 DT13 및, DT14,DT15,DT16 및 DT17)에 의해 제어된다.
데이타 레지스터 회로(32)는 제4도에 도시된 데이타 레지스터 회로(22)와 유사하며 한 라인내에 다수의 레지스터(32-1), (32-2), (32-3)등을 배치함으로써 구성된다. 상기 레지스터의 구체적인 회로에는 제5도에 도시된 레지스터와 같은 구성을 가지며, 데이타 판독 및 기록 동작은 선택기(23)로부터의 선택 신호에 응답하여 수행될 수 있다.
본 실시예에서, 하나의 레지스터(예를 들어 32-1)에 대해, 거기에는 게이트 트랜지스터를 통해 4개의 감지 증폭기(예를 들어, SA11,SA12,SA21 및 SA22)가 접속되어 있다. 레지스터(32-1)에 대한 제어 신호(DT10,DT11,DT16 및 DT17)는 상기 게이트 트랜지스터의 연속성을 제어하고, 어느 하나의 감지 증폭기는 전기적으로 하나의 레지스터에 접속된다.
메모리 셀 어레이(10a 및 10b)의 랜덤 액세스 동작과, 메모리 셀 어레이(10a,10b) 및 데이타 레지스터 회로(32) 사이의 데이타 전송 동작과, 데이타 레지스터 회로(32)의 직렬 데이타 입력/출력 동작은 선택된 게이트회로(31)의 게이트 트랜지스터의 도통 시간차를 제외하고는 전술된 제1실시예와 근본적으로 같다.
전술된 바와 같은 구성으로, 하나의 레지스터가 제1실시예의 2배인 다수의 (즉, 4개) 감지 증폭기를 공유할 수 있음으로써, 데이타 레지스터(32)의 형성 영역의 공간은 제1실시예의 것의 절반으로 감소될 수 있다. 더우기, 선택된 게이트 회로에 대한 제어 신호 형태는 증가되어 데이타 레지스터 선택을 위한 자유(freedom)도가 증가되도록 됨으로써, 더욱 유연한 데이타 전송 제어를 수행할 수 있는 효과를 얻는다. 더우기, 메모리 셀 어레이를 두 부분으로 분할함으로써, 메모리 셀 어레이내의 배선의 길이는 절반으로 감소되고, 배선 용량은 감소될 수 있으며 충전/방전 전류도 감소될 수 있다.
전술된 실시예에서, 메모리 셀 어레이(10,10a 및 10b)는 DRAM으로 가정되지만, 본 발명은 그런 경우만으로 제한되지 않고, 정적 랜덤 액세스 메모리(SRAM)의 경우에도 적용될 수 있다.
현재, 제1 및 제2실시예에서 데이타 레지스터 회로(22)를 구성하는 레지스터(222-1), (22-2), (22-3)등은 일예로서 제5도에 도시된 공지된 회로 구성을 이용하여 설명되었다. 그러나, 데이타 레지스터가 그런 회로구성을 가진 레지스터를 이용함으로써 구성될시에, 아래의 문제점이 유발된다. 즉, 제5도에 도시된 바와 같이, 레지스터는 배선(La 및 Lb)의 배선 용량을 포함하는 데이타를 기억한다. 배선(La 및 Lb)의 길이가 크므로, 따라서 배선 용량도 크다. 이 때문에, 레지스터내에 기억될 데이타 레벨이 고레벨에서 저레벨로 재기록되거나 그 반대로 재기록될시에, 충전/방전 전류는 크게 되어, 고속 동작이 이루어지기 어려운 문제가 유발된다. 더우기, 배선 용량이 증가될시에, 메모리 셀 어레이 부분으로부터의 공급된 기록 데이타 레벨은 변화되어, 장치가 고장나는 가능성을 생기게 한다.
이런 문제를 해결하기 위하여, 본 발명자는 데이타 기록시에 작은 충전/방전 전류를 가진 레지스터를 고안했다. 이하에서, 본 제2실시예에서의 상기 레지스터를 반도체 메모리 장치에 인가함으로써 실현되는 본 발명의 제3실시예가 설명된다.
제9도는 제8도에 도시된 반도체 메모리 장치의 데이타 레지스터 회로(32)를 구성하는 레지스터(32-1), (32-2), (32-3)등에 새로운 회로 구성을 가진 레지스터를 인가하는 일예를 도시한 것이다. 상기 레지스터(32-1)는 선택 게이트(31a 및 31b)에 의해 선택된 감지 증폭기(SA11,SA12,SA21 및 SA22)(제8도)의 출력 라인쌍중 어느 하나에 접속되는 서로 상보적인 배선(La 및 Lb)과, N-채널 게이트 트랜지스터(91)를 통해 입력으로서 배선(La)을 갖는 P-채널 트랜지스터(51) 및 N-채널 트랜지스터(52)로 구성된 CMOS 인버터와, N-채널 게이트 트랜지스터(92)를 통해 입력으로서 배선(Lb)을 가진 P-채널 트랜지스터(53) 및 N-채널 트랜지스터(54)로 구성된 CMOS 인버터를 구비하여, 하나의 인버터 출력을 나머지 인버터의 입력에 접속함으로써 구성된 래치 회로와, 전력을 상기 래치 회로에 공급하는 P-채널 트랜지스터(55) 및 N-채널 트랜지스터(56)를 포함하며, 그것의 연속성은 서로 상보적인 관계에 있는 신호(RA1 및 RA2)에 의해 제어된다. 신호(RA1)는 또한 게이트 트랜지스터(91 및 92)의 게이트에 공급되고, 상기 게이트 트랜지스터의 연속성을 제어한다.
그런 레지스터(32-1)에서, 게이트 레지스터(91 및 92)는 신호(RA1 및 RA2)가 활성 레벨(저레벨에서의 RA1과, 고레벨에서의 RA2)에 있을 동안 오프-상태로 있음으로써, 상기 장치는 배선(La 및 Lb)과 무관한 상태에서 데이타(0 또는 1)를 상보적으로 기억시키며, 더우기, P-채널 트랜지스터(55) 및 N-채널 트랜지스터(56)는 온-상태에 있다. 그래서, 상기 장치는 두개의 P-채널 트랜지스터(51 및 53)중 온-상태인 하나의 트랜지스터를 통해 전력 공급으로부터 필요한 전기적 전하(charge)를 보충함으로써 고레벨 데이타를 유지하고 두개의 N-채널 트랜지스터(52 및 54)중 오프-상태인 하나의 트랜지스터를 통해 초과된(excess) 전기적 강하를 접지로 흐르게 함으로써 저레벨 데이타를 유지할 수 있다. 전술된 상태에서, 선택기(23)로부터의 선택 신호 SL가 활성 레벨로 진행할시에, 전송 게이트를 구성하는 게이트 트랜지스터(57) 및 (58)는 여기되고, 기억된 데이타는 직렬 I/O 버퍼를 통해 신호 라인(SEO)쌍에 공급된다. 더우기, 게이트 트랜지스터(91 및 92)가 오프-상태에 있을시에 선택된 게이트 회로(31a 및 31b)의 게이트 트랜지스터중 어느 하나는 온-상태로 진행하고, 배선(La 및 Lb)의 전위는 메모리 셀 어레이(10)의 비트 라인(BLa 및 BLb)의 전위로 진행하며, 이때, 그들은 기록 또는 판독 상태, 즉, 프리-차지된(pre-charged) 전위 1/2 Vcc에 있지 않다.
다음, 메모리 셀 어레이(10)의 랜덤 액세스 동작과, 메모리 셀 어레이(10a 및 10b)와 데이타 레지스터 회로(32)사이의 데이타 전달 동작과, 데이타 레지스터 회로(32)의 직렬 데이타 입력/출력 동작이 기술된다. 본 실시예와 제1 및 제2실시예 사이의 동작차는 선택된 게이트의 여기(energization)시간의 차에 있다. 즉, 게이트 트랜지스터(91 및 92)가 데이타 레지스터 회로(32)에 대한 판독 또는 기록 동작 시간을 제외하고는 오프-상태에 있으므로, 배선(La 및 Lb)는 어느곳에서도 접속되지 않는 상태를 피하도록, 환언하면, 레벨이 무한한 상태를 피하도록 어떤 레벨등을 가진 배선에 접속되어야 한다. 그런 이유로, 선택된 게이트 회로(31)는 데이타 레지스터 회로(32)에 대한 판독 또는 기록 동작 시간을 제외하고는 여기된 상태로 되며, 배선(La 및 Lb)의 레벨은 1/2 Vcc의 값을 갖는다.
다른 동작에 대해, 이들 타이밍은 상기 설명된 제1실시예와 같으므로 간략히 기술된다.
제10도는 본 실시예의 랜덤 액세스 동작을 도시한 타이밍도이다. 로우 활성화 RAS 신호가(t1001에서) 입력될때(t1001에서), 로우 어드레스는 로우 디코더(12a 및 12b)로 주어지고, 로우 어드레스 신호에 의해 선택된 하나의 워드 라인(상기 경우에, 메모리 셀 어레이(10a)의 워드 라인 WLa)은 고레벨로 진행한다. 다음, 감지 증폭기의 활성화전에, 선택 신호(DT10 및 DT11)는 선택된 메모리 셀(10a)의 측면상의 선택된 게이트 회로(31a)를 비도통 상태로 되도록 저레벨(t1002에서)로 지정된다. 그후, 메모리 셀 어레이(10a)의 측면상의 감지 증폭기는 활성화되고, 선택된 워드 라인의 측면상의 메모리 셀 어레이(10a)내의 비트 라인의 고레벨 또는 저레벨은 감지되고 증폭된다(t1003에서), 이때에, 메모리 셀 어레이(10b)는 선택되지 않고, 감지 증폭기는 활성화되지 않으며, 모든 비트 라인의 전위는 프리차징(precharging) 전위, 즉 1/2Vcc이다. 그후, 배선(La 및 Lb)의 레벨에 대한 무한정 상태를 피하기 위하여, 메모리 셀 어레이(10b)의 측면상의 선택된 게이트 회로(31b)는 도통 상태로 되고, 배선(La 및 Lb)의 레벨은 1/2Vcc로 되는 반면에, 제어 신호(DT16 및 DT17)를 고레벨로 유지한다.
다음, 저활성신호가 (t1004에서) 입력되고(t1004에서) 컬럼 어드레스는 컬럼 디코더로 전달된다. 다음, 컬럼 디코더는 컬럼 어드레스에 응답하여 비트 라인쌍을 선택한다.
여기서, 장치가 판독 동작에 있다면, 선택된 셀내의 정보는 선택된 비트 라인쌍의 고 또는 저레벨 상태로 대응함으로써, 비트 라인쌍의 레벨은 랜덤 액세스를 위한 입력/출력 단자 RIO로부터 출력된다.
다른 한편으로, 장치가 기록 동작에 있다면, 입력 기록 데이타는 선택된 비트 라인쌍에 공급되고, 감지 증폭기는 입력 데이타를 증폭하고 그것을 메모리 셀에 기록한다. 어느 한 경우에, 신호(RA1 및 RA2)는 전술된 활성 레벨을 유지하고, 데이타 레지스터 회로(32)의 데이타를 유지하며, 배선(La 및 Lb)으로부터 격리된다.
상기 반도체 메모리 장치가 이중 포트 메모리이므로 상기 장치는 랜덤 액세스 동작과 동시에 데이타 레지스터 회로의 직렬 입/출력 동작을 실행할 수 있다. 그런 경우에, 게이트 선택 회로(31a 및 31b)중 어느 하나는 도통 상태로 진행함으로써, 회로(31a 및 31b)의 동작은 배선(La 및 Lb)으로 하여금 상기 언급된 경우와 비슷한 무한정 상태로 진행하지 않게 한다.
다음, 제11도에서, 메모리 셀 어레이(10)로부터 데이타 레지스터 회로(32)까지의 데이타 전달 동작이 기술된다. 저활성신호가신호의 강하(fall)후에 입력될때(t1101에서), 로우 어드레스는 로우 디코더(12a 및 12b)로 주어지고, 로우 어드레스 신호에 의해 선택된 하나의 워드 라인(이 경우에 메모리 셀 어레이(10)의 워드 라인 WLa)은 고레벨로 진행한다. 그후, 저활성신호는 입력되고, 제어 신호에 대한 정보를 포함하는 탭 어드레스는 전송된다. 그후, 감지 증폭기의 활성화전에, 선택 신호(DT10 및 DT11)는 저레벨로 진행되어(t1102에서), 선택된 메모리 셀(10a)의 측면상의 선택된 게이트 회로(31a)를 비도통 상태로 된다. 이에 따라, 메모리 셀 어레이(10a)의 측면상의 감지 증폭기는 활성화되고, 선택된 워드 라인의 측면상의 메모리 셀 어레이(10a)내의 비트 라인의 고레벨 또는 저레벨은(t1103에서) 감지되고 증폭된다(t1103에서).
이때에, 메모리 셀 어레이내의 비트 라인의 배선 캐패시터의 충전/방전은 수행되고, 전류(iD)는 소모된다. 상기 시간까지 제어 신호(DT16 및 DT17)는 고레벨을 유지하고, 선택된 게이트 회로(31b)는 도통 상태에 있고, 배선(La 및 Lb) 레벨을 1/2 Vcc로 유지한다.
그후, 제어 신호(DT16 및 DT17)는 저레벨로(t1104에서) 진행하고, 선택된 게이트 회로(31b)는 비도통 상태로 진행한다. 그에 따라, 제어 신호(DT10)만이 고레벨(t1105에서)로 진행하고, 선택된 게이트 회로(31a)의 게이트 트랜지스터중의 Q1a 및 Q1b는 도통 상태로 진행하고, 하나의 레지스터(이 경우에는 32-1) 및 하나의 감지 증폭기(이 경우에는 SA11(제8도 참조))가 접속된다. 이때에, 메모리 셀 어레이(10a)의 데이타는 배선(La 또는 Lb)의 전위가 1/2 Vcc인 배선(La 또는 Lb)에 전송되고, 배선의 레벨은 전류(iN)가 소모되도록 0 또는 1(Vcc)로 진행한다.
그후,신호가 상승함으로써, 데이타 전송은 표시되고, 데이타 레지스터 제어 신호(RA1 및 RA2)는 비활성(고레벨인 RA1와, 저레벨인 RA2)으로 되며, 레지스터를 형성하는 래치 회로에 대한 전력 공급은 두개의 트랜지스터(55 및 56)를 오프-상태로 되게 함으로써 차단된다. 이때에, 게이트 트랜지스터(91 및 92)는 배선(La 및 Lb)의 레벨이 래치 회로내에서 페치되도록 고레벨 제어 신호(RA1)에 의해 온-상태로 된다. 이런 동작에서, (t1106에서) 래치회로에 대한 데이타 전송은 작은 배선 용량값으로 인해 저전력 소모로 성취될 수 있다.
레지스터에 대한 전송후에, 데이타 레지스터 제어 신호(RA1 및 RA2)는 (t1107에서) 원래의 활성 레벨로 다시 되돌아가고 게이트 트랜지스터(91 및 92)는 오프-상태로 진행함으로써 레지스터(32-1)는 배선(La 및 Lb)으로부터 격리되고, 트랜지스터(55 및 56)는 온-상태로 진행함으로써 소스 전압은 공급되고 장치는 데이타를 유지할 수 있는 상태로 진행한다.
결국, RAS 신호의 상승으로, 메모리 셀 어레이의 한 워드 라인(WLa)은 저레벨로 진행하여, 모든 비트 라인쌍의 전위가 1/2 Vcc로 된다. 그후, 선택된 게이트 회로(31a 및 31b)는 모든 제어 신호(DT11,DT16 및 DT17)를 고레벨로 되게 함으로써 도통 상태로 되며, 배선(La 및 Lb)의 전위는 1/2 Vcc로 된다.
전술된 동작으로, 메모리 셀 어레이(10)로부터 데이터 레지스터 회로(32)로의 데이타 전송 동작은 완료된다.
본 실시예에서 데이타 레지스터 회로(32)로부터의 직렬 데이타 출력의 동작에 관해, 그것은 제6a도 및 제6b도의 시간(t604 또는 t609)후에 행해지는 것과 유사함으로써, 그것은 본원에서 다시 설명되지 않을 것이다.
더우기, 데이타 레지스터 회로(32)로부터 메모리 셀 어레이(10)로의 데이타 전송 동작에 대해, 하나만이 메모리 셀 어레이의 감지 증폭기의 활성화없이 선택된 게이트 회로(31)의 게이트 트랜지스터(Q1a,Q1b 등)의 어느 하나의 활성화를 통해 게이트 트랜지스터(91 및 92)를 활성화시킴으로써 레지스터에서 배선(La 및 Lb)을 저장된 데이타 레벨로 되도록 한 후 감지 증폭기를 활성화시킬 필요가 있고 데이타를 메모리 셀에 저장시킨다.
다음, 제12도에서, 본 발명의 제4실시예가 설명된다. 본 발명은 메모리 셀 어레이와 데이타 레지스터 회로간의 데이타 전송이 상보적인 데이타 구조 대신에 입출력 구조로 되어 있다는 점에서 제9도에 도시된 제3실시예와 다르다. 레지스터(42-1)는 선택 게이트(41a 및 41b)에 의해 선택되는 감지 증폭기(도시안된)의 어느 하나의 출력 라인에 접속된 배선(La)과, 게이트 트랜지스터(67)를 통한 입력으로서 배선(La)을 갖는 N-채널 트랜지스터(62) 및 P-채널 트랜지스터(61)로 구성하는 CMOS 인버터로 구성된 래치 회로와, 입력으로서 전술된 CMOS 인버터의 출력을 갖는 N-채널 트랜지스터(64) 및 P-채널 트랜지스터(63)로 구성되는 CMOS 인버터와, 전력을 래치 회로에 공급하는 게이트 트랜지스터(65 및 66)를 포함하며, 그것의 여기(energization)는 상보적인 신호(RA1 및 RA2) 각각에 의해 제어된다. 신호(RA1)는 또한 게이트 트랜지스터(67)의 게이트에 공급되고 트랜지스터(65,66 및 67)의 여기를 제어한다.
본 실시예의 동작이 입력 및 출력 데이타가 1로 공급되는 것을 제외하고는 제9도에 도시된 회로의 동작과 같다.
전술된 바와 같이, 본 발명은 상보적인 데이타를 취급하는 반도체 메모리 장치뿐만 아니라, 단일 데이타를 취급하는 반도체 메모리 장치에도 적용할 수 있다.
제3 및 4실시예에서 이용된 레지스터는 제1 및 2실시예에서 이용된 회로 구조(상기 레지스터 회로가 선택된 게이트 회로에 의해 다수의 감지 증폭기중 하나를 선택함으로써 접속되는)뿐만 아니라 하나의 감지 증폭기에 대해 하나의 레지스터를 구비하는 회로 구조에도 적용할 수 있다.
본 발명은 특정 실시예를 참조로 설명되었지만, 상기 설명은 제한하는 의미로 설명되는 것을 의미하지 않는다. 상기 기재된 실시예의 다수의 변경은 본 발명의 설명을 참고로 할때 상기 기술에 숙련된 자에게는 명백해진 것이다. 그러므로 첨부된 청구항은 본 발명의 범위내에서 어떤 변경 또는 실시예를 커버할 것이다.

Claims (6)

  1. 다수의 워드 라인(WL)과, 상기 워드 라인에 각기 교차하고 제1 및 2비트라인 쌍을 갖는 다수의 그룹으로 분할되는 다수의 비트라인쌍(BL)과, 상기 워드라인중 하나와 상기 비트라인중 하나에 각기 관련된 다수의 메모리 셀(101)을 포함하는 메모리 셀 어레이(10)와, 상기 그룹과 1대 1 대응으로 제공된 다수의 제1데이타 라인(La,Lb)과, 선택 정보를 수신하고, 상기 선택 정보가 제1상태일때, 상기 각 그룹의 상기 제1비트라인 쌍중 하나를 상기 제1데이타 라인중 관련된 하나에 결합하고, 상기 선택 정보가 제2상태일때, 상기 각 그룹의 상기 제2비트라인쌍중 하나를 상기 제1데이타 라인중 관련된 하나에 결합하는 게이트 회로와, 상기 제1데이타 라인과 1대 1로 대응해서 제공되고 제어 신호와 공통해서 공급되는 다수의 래치 회로(32)로서, 각각의 상기 래치 회로는 제1노드와, 상기 제1노드 및 상기 제1데이타 라인간에 연결된 제1전송 게이트 트랜지스터(91)와, 상기 제1노드에 접속되고 활성화시 상기 제1노드에서 전위를 증폭하고 증폭된 전위를 유지하는 데이타 래치 부분을 포함하며, 상기 제어 신호가 제1논리 레벨일때 상기 제1전송 게이트 트랜지스터는 비도통되고 상기 데이타 래치 부분은 활성화되며, 상기 제어 신호가 제2논리 레벨일때 상기 제1전송 게이트 트랜지스터는 도통되고 상기 제1데이타 라인으로하여금 상기 게이트 회로를 통해 상기 프리차지 레벨로 프리차지되도록 하고 또한 상기 데이타 래치 부분은 비활성화되며; 상기 제어 신호는 상기 각 비트 라인쌍을 프리차지(precharge)레벨로 프리차지하는 프리차지 주기동안 상기 제1논리 레벨로 유지되어 상기 각 데이타 래치 부분으로 하여금 이전의 전위로 유지되도록하고 그후 상기 제2논리 레벨로 변화되어 상기 제1노드로 하여금 상기 게이트 회로를 통해 상기 메모리 셀 어레이로부터의 상기 제1데이타 라인중 연관된 하나로 이송된 데이타 신호에 따라 전위를 변화되도록 하고, 그후 상기 제어 신호는 상기 제1논리 레벨로 복귀되어 상기 데이타 래치 부분으로 하여금 상기 제1노드에서 변화된 전위를 증폭하고 상기 증폭된 전위를 유지되도록 하는 다수의 래치 회로(32)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 데이타 래치 부분은, 상기 제1노드에 연결된 제1입력단과 제1출력단을 갖는 제1인버터와, 상기 제1출력단에 연결된 제2입력단과 상기 제1노드에 연결된 제2출력단을 갖는 제2인버터와, 제1 및 2전원 라인간의 상기 제2인버터와 직렬로 연결되고, 상기 제어 신호가 상기 제1논리 레벨일때 도통되고, 상기 제어 신호가 상기 제2논리 레벨일때 비도통되게 되는 스위칭 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제1데이타 라인중 연관된 하나와 각기 쌍으로 된 다수의 제2데이타 라인을 더 구비하며, 상기 게이트 회로는, 상기 선택 정보가 상기 제1상태일때, 상기 각 그룹의 상기 제1비트 라인쌍중 나머지를 상기 제2데이타 라인중 관련된 하나에 결합하고, 상기 선택 정보가 상기 제2상태일때, 상기 각 그룹의 상기 제2비트라인쌍중 나머지를 상기 제2데이타 라인중 관련된 하나에 결합하며, 각각의 상기 래치 회로는 제2노드와, 상기 제2노드 및 상기 제2데이타 라운중 연관된 하나간에 연결된 제2전송 게이트 트랜지스터를 더 포함하며, 상기 제어신호가 상기 제1논리 레벨일때 상기 제2전송 게이트 트랜지스터는 비도통되고 상기 제어 신호가 상기 제2논리 레벨일때 상기 제2전송 게이트 트랜지스터는 도통되고, 상기 데이타 래치 부분은 상기 제1 및 제2노드간에 연결되고 활성화시 상기 제1 및 제2노드간에 전위차를 증폭시키고 증폭된 전위차를 유지하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 데이타 래치 부분은, 상기 제1 및 2노드에 각기 연결된 제1입력단과 제1출력단을 갖는 제1인버터와, 상기 제2 및 1노드에 각기 연결된 제2입력단과 제2출력단을 갖는 제2인버터와, 상기 각 제1 및 2인버터와 직렬로 제1 및 2전원 라인간에 연결되고, 상기 제어 신호가 상기 제1논리 레벨일때 도통되고, 상기 제어신호가 상기 제2논리 레벨일때 비도통되게 되는 적어도 하나의 스위칭 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1 또는 제2항에 있어서, 다수의 부가적인 워드 라인과, 상기 부가적인 워드 라인에 각기 교차하고 제3 및 4의 부가적인 비트 라인쌍을 각기 갖는 다수의 부가적인 그룹으로 분할되는 다수의 부가적인 비트라인쌍과, 상기 부가적인 워드라인중 하나의 상기 비트라인쌍중 하나에 각기 관련된 다수의 부가적인 메모리셀과, 상기 선택 정보를 수신하고, 상기 선택 정보가 제3상태일때, 상기 각 부가적인 그룹의 상기 제3의 부가적인 비트라인쌍중 하나를 상기 제1데이타 라인중 연관된 하나에 결합하고, 상기 선택 정보가 제4상태일때, 상기 각 부가적인 그룹의 상기 제4의 부가적인 비트라인쌍중 하나를 상기 제1데이타 라인중 연관된 하나에 결합하는 부가적인 게이트 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3 또는 제4항에 있어서, 다수의 부가적인 워드 라인과, 상기 부가적인 워드 라인에 각기 교차하고 제3 및 4의 부가적인 비트 라인쌍을 각기 갖는 다수의 부가적인 그룹으로 분할되는 다수의 부가적인 비트라인쌍과, 상기 부가적인 워드라인중 하나와 상기 비트라인쌍중 하나에 각기 관련된 다수의 부가적인 메모리 셀과, 상기 선택 정보를 수신하고, 상기 선택 정보가 제3상태일때, 상기 각 부가적인 그룹의 상기 제3의 부가적인 비트 라인쌍을 각기 상기 제1 및 2 데이타 라인에 결합시키고, 상기 선택 정보가 제4상태일때, 상기 각 부가적인 그룹의 상기 제4의 부가적인 비트라인쌍을 각기 상기 제1 및 2 데이타 라인에 결합시키는 부가적인 게이트 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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