KR100551671B1 - 복수의판독및기입포트를구비한메모리시스템 - Google Patents

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Abstract

비트선의 수, 메모리의 크기 및 전력 소모를 저감시킬 수 있는 멀티 포트형(multi-port type) 반도체 메모리 장치를 제공한다. 여기에서, 기입 및 판독 동작은 한 쌍의 비트선을 공용함으로써 실행되고, 기입 동작시에 비트선의 레벨은 기입 데이타에 응답하여 결정되고, 제1 및 제2 메모리 노드의 레벨은 기입 포트 WPT를 통하여 결정되고 래치 회로에 의해 유지되며, 판독 동작시에는, 제1 및 제2 메모리 노드의 레벨에 응답하여, 비트선의 레벨이 제1 및 제2 판독 포트를 통하여 결정되고 판독 데이타는 센스 증폭기에 의해 비트선의 레벨에 따라 출력된다.

Description

복수의 판독 및 기입 포트를 구비한 메모리 시스템{A MEMORY SYSTEM HAVING MULTIPLE READING AND WRITING PORTS}
본 발명은 데이타의 기입 및 판독을 위한 복수의 포트로 구성된 멀티 포트를 구비한 멀티 포트형 반도체 메모리에 관한 것이다.
도 1은 데이타의 기입 및 판독을 위한 복수의 포트를 구비한 멀티 포트형 메모리 셀의 예를 나타낸 도면이다. 도 1에 도시한 바와 같이, 이 예의 멀티 포트형 메모리 셀은 트랜지스터 TWL1, TWL2, TWR1, 및 TWR2로 구성된 기입 포트, 트랜지스터 TR11 및 TR12로 구성된 제1 판독 포트 RPT1, 및 트랜지스터 TR21 및 TR22로 구성된 제2 판독 포트 RPT2를 구비한 1기입 포트 2판독 포트형 메모리 셀이다.
기입 포트에서, 트랜지스터 TWL1 및 TWR1의 게이트들은 기입 워드선 WLW에 공통 접속되고, 드레인들은 노드 N1 및 N2에 접속된다. 트랜지스터 TWL2 및 TWR2의 게이트들은 기입 비트선 BLW1 및 BLW2에 각각 접속되고, 드레인들은 트랜지스터 TWL1 및 TWR1의 소스들에 접속된다. 트랜지스터 TWL2 및 TWR2의 소스들은 모두 접지선에 접속된다.
기입할 때, 기입 워드선 WLW는 디코더(도시되어 있지 않음)에 의해 활성화되어, 예를 들면, 하이 레벨에서 유지된다. 그 결과, 트랜지스터 TWL1 및 TWR1이 턴 온된다(도통됨). 트랜지스터 TWL2 및 TWR2의 온/오프 상태는 기입 비트선 BLW1 및 BLW2의 전위에 따라 제어된다. 그 결과, 노드 N1 및 N2의 전위들은 하이 레벨 또는 로우 레벨로 설정된다. 기입 동작에 의해 설정된 메모리 노드 N1 및 N2의 전위 레벨은 래치 회로에 의해 유지된다. 그 상태는 다음 기입 동작에 의해 레벨이 변경될 수 있을 때까지 유지된다.
판독 포트 RPT1에서, 트랜지스터 TR11의 게이트는 판독 워드선 WLR1에 접속되고, 제1 확산층은 판독 비트선 BLR1에 접속되고, 제2 확산층은 트랜지스터 TR12의 제1 확산층에 접속된다. 트랜지스터 TR12의 게이트는 노드 N1에 접속되고, 제2 확산층은 접지선에 접속된다. 판독 포트 RPT1에서, 판독 워드선 WLR1으로의 판독 펄스 신호의 인가에 응답하여, 노드 N1의 레벨에 대응하는 신호가 판독 비트선 BLR1에 판독된다.
판독 포트 RPT2에서, 트랜지스터 TR21의 게이트는 판독 워드선 WLR2에 접속되고, 제1 확산층은 판독 비트선 BLR2에 접속되고, 제2 확산층은 트랜지스터 TR22의 제1 확산층에 접속된다. 트랜지스터 TR22의 게이트는 노드 N2에 접속되고, 제2 확산층은 접지 레벨에 접속된다. 판독 포트 RPT2에서, 판독 워드선 WLR1으로의 판독 펄스 신호의 인가에 응답하여, 노드 N2의 레벨에 대응하는 신호가 판독 비트선 BLR1에 판독된다.
도 1에 도시한 메모리 셀은 하나의 기입 워드선 WLW, 두 개의 판독 워드선 WLR1 및 WLR2, 두 개의 기입 비트선 BLW1 및 BLW2, 및 두 개의 판독 비트선 BLR1 및 BLR2에 접속된다.
도 2는 도 1에 도시한 메모리 셀로 구성된 멀티 포트형 메모리 내의 메모리 셀 MC, 기입 회로(4), 제1 판독 회로(2), 및 제2 판독 회로(3)의 구성을 도시하는 도면이다.
도 2에 도시한 바와 같이, 기입 비트선 BLW1 및 BLW2 및 판독 비트선 BLR1 및 BLR2는 칼럼 선택 회로(1)를 통해서 기입 회로(4) 및 판독 회로(2 및 3)에 각각 접속된다.
칼럼 선택 회로(1)는 전송 게이트 TGR1, TGR2, TGW1, 및 TGW2로 구성된다. 이 전송 게이트들은 칼럼 디코더에 의해 제어되는데 이 칼럼 디코더는 도시되어 있지 않다. 칼럼 디코더는 전송 게이트를 칼럼 어드레스 신호에 응답하여 턴 온 및 턴 오프한다.
판독 회로(2)는 pMOS 트랜지스터 PT1 및 인버터 INVR1으로 형성된다. pMOS 트랜지스터 PT1의 소스 및 드레인은 전원 전압 VDD를 공급하는 선 및 전송 게이트 TGR1에 각각 접속되고, 게이트는 프리차지 제어 신호 Pr의 입력 단자에 접속된다. 인버터 INVR1의 입력 단자는 전송 게이트 TGR1에 접속되고, 출력 단자는 판독 데이타 D01의 출력 단자에 접속된다.
판독 회로(3)는 pMOS 트랜지스터 PT2 및 인버터 INVR2로 형성된다. pMOS 트랜지스터 TR2의 소스 및 드레인은 전원 전압 VDD를 공급하는 선 및 전송 게이트 TGR2에 각각 접속되고, 게이트는 프리차지 제어 신호 Pr의 입력 단자에 접속된다. 인버터 INVR2의 입력 단자는 전송 게이트 TGR2에 접속되고, 출력 단자는 판독 데이타 D02의 출력 단자에 접속된다.
기입 회로(4)는 버퍼 BUF1 및 BUF2와 인버터 INVR로 형성된다. 버퍼 BUF1의 입력 단자는 기입 데이타 DIN의 입력 단자에 접속되고, 출력 단자는 전송 게이트 TGW1에 접속된다. 인버터 INVR의 입력 단자는 기입 데이타 DIN의 입력 단자에 접속되고, 출력 단자는 버퍼 BUF2의 입력 단자에 접속되고, 버퍼 BUR2의 출력 단자는 전송 게이트 TGW2에 접속된다.
기입할 때, 기입 데이타 DIN은 기입 회로(4)를 통해 기입 비트선 BLW1 및 BLW2에 입력된다. 이 때, 칼럼 선택 회로(1)내의 전송 게이트 TGW1 및 TGW2는 칼럼 디코더에 의해 턴 온된다. 따라서, 기입 데이타 DIN은 기입 포트 WPT에 입력된다. 기입 워드선 WLW로의 기입 펄스 신호의 인가에 응답하여, 기입 비트선 BLW1 및 BLW2 상의 데이타는 메모리 셀 MC 내에 기입된다. 이러한 기입 동작의 결과, 메모리 노드 N1 및 N2의 레벨은 기입 데이타 DIN에 응답하여 설정되고 래치 회로에 의해 유지된다.
판독할 때, 먼저, 프리차지 제어 신호 Pr이 로우 레벨에서 유지된다. 이에 응답하여, 판독 회로(2 및 3)내의 pMOS 트랜지스터 PT1 및 PT2는 턴 온되고, 이에 따라서 판독 비트선 BLR1 및 BLR2는 둘다, 예를 들면, 전원 전압 VDD의 레벨로 프리차지된다. 프리차지한 후에, 판독 워드선 WLR1 및 WLR2로의 판독 펄스 신호의 인가에 응답하여, 메모리 셀 내의 메모리 노드 N1 및 N2의 레벨에 대응하는 신호가 판독 포트 RPT1및 RPT2에 의해 판독 비트선 BLR1 및 BLR2에 판독된다.
예를 들어, 노드 N1의 전위가 하이 레벨에서 유지되고 노드 N2의 전위가 로우 레벨에서 유지되는 경우, 판독 포트 RPT1의 트랜지스터 TR12는 턴 온된다. 따라서, 판독 비트선 BLR1이, 예를 들면, 접지 전위 GND로 방전된다. 한편, 판독 포트 RPT2에서, 트랜지스터 TR22는 턴 오프되어(비도통되어), 판독 비트선 BLR2는 프리차지 전위에서 유지된다.
이 때, 칼럼 선택 회로(1) 내의 전송 게이트 TGR1 또는 TGR2는 칼럼 디코더에 의해 턴 온 되고, 이에 따라서 판독 비트선 BLR1 및 BLR2 상의 신호가 판독 회로(2 또는 3)에 전송되어 이 판독 회로에 의해서 데이타 D01 또는 D02로서 각각 판독된다.
판독 동작시에, 판독 포트 RPT1 및 RPT2를 개별적으로 뿐만 아니라 동시에 동작하게 하는 것이 가능하다.
도 3은 반도체 메모리의 전체 구성을 도시하는 도면이다.
도 3에 도시한 바와 같이, 반도체 메모리 장치는 로우 디코더(10, 20 및 30), 메모리 어레이(40), 제어 회로(50), 제1 및 제2 칼럼 디코더(60 및 70), 제1 칼럼 선택 회로(80), 제1 센스 증폭기(90), 제1 출력 회로(100), 제2 칼럼 선택 회로(110), 제2 센스 증폭기(120), 제2 출력 회로(130), 및 기입 회로(140)를 포함한다.
로우 디코더(10)는 판독 어드레스 RADR1을 수신하고, 수신된 판독 어드레스에 응답하여 판독 워드선 WLR11, WLR21,...,WLRN1 중의 하나를 선택하여, 이 선택된 워드선을 활성화시켜서, 예를 들면, 선택된 워드선을 하이 레벨에서 유지시킨다.
로우 디코더(30)는 판독 어드레스 RADR2를 수신하고, 수신된 판독 어드레스에 응답하여 판독 워드선 WLR12, WLR22, ..., WLRN2 중의 하나를 선택하여, 이 선택된 워드선을 활성화시킨다.
로우 디코더(20)는 기입 어드레스 RADR을 수신하고, 수신된 기입 어드레스에 응답하여 기입 워드선 WLW12, WLW22,...,WLWN2 중의 하나를 선택하여, 이 선택된 워드선을 활성화시킨다.
메모리 어레이(40)는, 예를 들면, M×N 개의 메모리 셀 MC11, ..., MC1M, MC21, ...,MC2M, ...., MCN1, ..., MCNM으로 구성되고, 메모리 셀들은, 도 3에 도시한 바와 같이, 행렬 형태로 배치되어 있으며, 판독 워드선, 기입 워드선, 판독 비트선, 및 기입 비트선에 접속된다.
각 메모리 셀 MC11, ..., MC1M, MC21, ..., MC2M, ...., MCNM1, ..., MCNM의 구성은 도 1에 도시한 메모리 셀의 구성과 같다.
제어 회로(50)는, 반도체 메모리 외부로부터 입력된 판독 신호 RD 및 기입 신호 WR에 응답하여, 센스 증폭기(90 및 120)에 판독 인에이블 신호 RENB1 및 RENB2를 출력하고 기입 회로(140)에 기입 인에이블 WENB를 각각 출력한다.
칼럼 디코더(60; CLD1)는 판독 어드레스 RADR1을 수신하고 수신된 판독 어드레스 RADR1에 응답하여 칼럼 선택 회로(80)를 제어한다. 예를 들면, 칼럼 디코더(60)는 판독 어드레스 신호 RADR1의 칼럼 어드레스에 응답하여 칼럼 선택 회로(80) 내의 전송 게이트를 선택하고 선택된 전송 게이트를 턴 온한다.
칼럼 디코더(70; CLD2)는 기입 어드레스 WADR를 수신하고 수신된 기입 어드레스 WADR에 응답하여 칼럼 선택 회로(110)를 제어한다. 예를 들면, 칼럼 디코더(70)는 기입 어드레스 신호 WADR의 칼럼 어드레스에 응답하여 칼럼 선택 회로(110) 내의 전송 게이트를 선택하고 선택된 전송 게이트를 턴 온한다.
칼럼 선택 회로(80)에 의해 선택된 신호는 센스 증폭기(90)에 의해 검출되고, 검출 결과는 출력 회로(100)를 통해서 판독 데이타 D01로서 반도체 메모리 외부에 출력된다.
동일한 방식으로, 칼럼 선택 회로(110)에 의해 선택된 신호는 센스 증폭기(120)에 의해 검출되고, 검출 결과는 출력 회로(130)를 통해서 판독 데이타 D02로서반도체 메모리 외부에 출력된다.
기입 데이타 DIN은 기입 회로(140)를 통해서 입력되고 칼럼 선택 회로(110)에 의해 선택된다. 선택된 데이타는 선정된 메모리 셀에 입력되어 기억된다.
도 3에 도시한 반도체 메모리 셀에서, 기입 동작시에, 기입 어드레스 신호 WADR에 응답하여 로우 디코더(20)에 의해 기입 워드선 WLW1, WLW2, ..., WLWN 중에서 선정된 워드선이 선택되어 활성화된다. 칼럼 선택 회로(110)는 칼럼 디코더(70)에 의해 제어되고, 선정된 전송 게이트가 턴 온된다. 그 결과, 기입 회로(140)를 통해 입력된 기입 데이타 DIN은 칼럼 선택 회로(110)에 의해 선택되고 로우 디코더(20)에 의해 선택된 메모리 셀 내에 기입된다.
판독 동작 동안, 판독 어드레스 신호 RADR1 및 RADR2에 응답하여, 로우 디코더(10 또는 30)에 의해 판독 워드선 WR11, WLR21, ..., WLRN1 중에서 선정된 워드선이 선택되어 활성화된다.
선택된 판독 워드선에 접속된 메모리 셀들 내의 기억된 데이타는 칼럼 선택 회로(80)에 의해 선택된 판독 비트선에 판독 포트에 의해 판독되고 판독 데이타 D01 및 D02로서 반도체 메모리 외부에 출력된다.
상기 반도체 메모리는 비트당 두 개의 기입 비트선과 두 개의 판독 비트선을 필요로 하여 비트당 총 네 개의 비트선을 필요로 한다. 따라서, N개의 워드와 M개의 비트로 이루어진 메모리 어레이를 형성할 때, 4M개의 비트선이 요구된다. 따라서, 판독 비트선의 수가 많아지게 된다. 따라서, 메모리 어레이의 면적이 커지는 불이익이 있다. 또한, 비트선 수의 증가와 함께, 기입 및 판독 동작중에 데이타 셋팅 및 프리차징(precharging)으로 인해 전력 소모가 커진다.
메모리 셀의 상기 구조에서, 판독 포트의 수는 판독 포트를 구성하는 nMOS 트랜지스터 쌍과, 판독 워드선, 및 비트선을 추가로 제공함으로써 쉽게 증가될 수 있다. 판독 포트의 수가 K로 설정되면, (K+2)×M개의 비트선들이 필요하다. 따라서, 비트선의 수를 대폭 증가시키는 것이 불가피하다.
본 발명의 목적은 비트선의 수, 메모리의 면적, 및 전력 소모가 저감될 수 있는 멀티 포트를 구비한 반도체 메모리를 제공하는 것이다.
본 발명에 따르면, 제1 메모리 노드 및 제2 메모리 노드를 구비한 메모리 회로; 한 쌍의 비트선; 기입 워드선; 판독 워드선; 제어 게이트들이 상기 기입 워드선에 접속되고 단자들이 상기 메모리 회로의 상기 제1 및 제2 메모리 노드에 각각 접속되는 제1의 기입 전송 게이트 회로 쌍, 및 제어 게이트들이 제1 및 제2 비트선에 각각 접속되고 제1 단자들이 상기 제1의 기입 전송 게이트 회로 쌍의 제2 단자들에 각각 접속되며, 제2 단자들이 제1 전압선에 접속되는 제2의 기입 전송 게이트 회로 쌍을 포함하는 기입 포트 회로; 제어 게이트가 상기 판독 워드선에 접속되고 한 단자가 상기 비트선 쌍의 한 비트선에 접속되는 제1 판독 전송 게이트 회로를 포함하는 판독 포트 회로; 및 제어 게이트가 상기 메모리 회로의 상기 제1 및 제2 메모리 노드 중의 한 메모리 노드에 접속되며, 제1 단자가 상기 제1 판독 전송 게이트 회로의 제2 단자에 접속되고, 제2 단자는 상기 제1 전압선에 접속되는 제2 판독 전송 게이트 회로를 포함하는 반도체 메모리가 제공된다.
기입 동작 중에, 상기 기입 워드선은 에너지를 공급받아 상기 기입 포트 회로내의 상기 제1의 기입 전송 게이트 회로 쌍을 도통 상태가 되게 하고, 상기 비트선 쌍의 전위는 기입 데이타에 응답하여 역으로 설정되고, 상기 기입 포트 회로는 상기 비트선 쌍의 상기 전위에 의해 상기 메모리 셀 내에 상기 기입 데이타를 보유하도록 동작한다.
판독 동작 중에, 상기 판독 워드선은 에너지를 공급받아 상기 판독 포트 회로내의 상기 제1의 판독 전송 게이트 회로를 도통 상태가 되게 하고, 상기 제2의 판독 전송 게이트 회로는 그의 제어 게이트 전위에 응답하여 상기 제1 판독 전송 게이트 회로의 상기 한 단자에 접속된 상기 비트선 쌍의 상기 한 비트선의 전위를 정의하도록 동작하며, 상기 비트선 상의 전위가 판독 데이타를 제공하도록 감지된다.
양호하게는, 메모리 회로는 상기 제1 및 제2 메모리 노드들 사이에 제공된 제1 인버터 및 상기 제1 및 제2 메모리 노드들 사이에 상기 제1 인버터에 반 평행하게(anti-parallel) 제공된 제2 인버터를 포함하고, 제1 인버터와 제2 인버터는 래치 회로를 구성한다.
더욱 양호하게는, 제1의 기입 전송 게이트 회로 쌍은 한 쌍의 트랜지스터를 포함하고, 제2의 기입 전송 게이트 회로 쌍은 한 쌍의 트랜지스터를 포함한다.
양호하게는, 제1 판독 전송 게이트 회로는 트랜지스터를 포함하고 제2 판독 전송 게이트 회로는 트랜지스터를 포함한다.
양호하게는, 제1 전압선은 접지 전위선이다.
양호하게는, 반도체 메모리 장치는 제2 판독 워드선 및 제2 판독 포트 회로를 더 포함한다. 제2 판독 포트 회로는 제어 게이트가 상기 제2 판독 워드선에 접속되고 제1 단자가 상기 제2 비트선 쌍에 접속되는 제3 판독 전송 게이트 회로, 및 제어 게이트가 상기 메모리 회로의 상기 제1 및 제2 메모리 노드 중의 다른 노드에 접속되고 제1 단자가 상기 제3 판독 전송 게이트 회로의 제2 단자에 접속되며, 제2 단자가 상기 제1 전압선에 접속되는 제4 판독 전송 게이트 회로를 포함한다. 판독 동작시에, 상기 판독 워드선 및 상기 제2 판독선은 에너지를 공급받아 상기 제1 및 제3 판독 전송 게이트 회로들을 도통 상태가 되게 하고, 상기 제2 판독 전송 게이트 회로는 그의 제어 게이트의 전위에 응답하여 동작하고, 상기 제4 판독 전송 게이트 회로는 그의 제어 게이트의 전위에 응답하여 동작함으로써, 상기 비트선 쌍의 전위를 정의하고, 상기 비트선 쌍 상의 상기 전위가 감지된다.
더욱 양호하게는, 제3 판독 전송 게이트 회로는 트랜지스터를 포함하고 제2 판독 전송 게이트 회로는 트랜지스터를 포함한다.
보다 양호하게는, 반도체 메모리 장치는 비트선 쌍에 접속된 스위칭 회로, 데이타 판독 회로, 및 데이타 기입 회로를 더 포함한다. 스위칭 회로는 기입 동작 중에는 데이타 기입 회로를 비트선 및 상기 데이타 기입 회로에 동작 가능하게 접속시키도록 선택하고, 판독 동작 중에는 데이타 판독 회로를 비트선 및 데이타 판독 회로에 동작 가능하게 접속시키도록 선택한다.
양호하게는, 데이타 판독 회로는 판독 동작 중에 상기 비트선들을 프리차지 전위로 프리차지하는 프리차지 회로를 포함한다.
<실시예>
본 발명의 이러한 목적 및 특징 그리고 다른 목적 및 특징들은 첨부된 도면을 참조하여 다음의 양호한 실시예를 통해 보다 명백해질 것이다.
이하, 첨부된 도면을 참조하여 양호한 실시예를 설명하겠다.
도 4는 본 발명의 실시예에 따른 반도체 메모리의 회로도로서 메모리 셀의 구성을 도시한다.
도 4에 도시한 바와 같이, 본 실시예에 따른 메모리 셀은 하나의 기입 포트와 두 개의 판독 포트를 구비한 멀티 포트형 메모리 셀이다. 기입 포트 WPT는 트랜지스터 TWL1, TWR1, TWL2, 및 TWR2를 포함하고, 제1 판독 포트 RPT1은 트랜지스터 TR11 및 TR12를 포함하고, 제2 판독 포트 RPT2는 트랜지스터 TR21 및 TR22를 포함한다.
도 4에 도시한 바와 같이, 본 실시예에 따른 메모리 셀에서는, 기입 비트선과 판독 비트선이 한 쌍의 비트선, 즉, 비트선 BL1 및 BL2를 공유한다.
기입 포트 WPT에서, 트랜지스터 TWL1 및 TWR1의 게이트들은 기입 워드선 WLW에 공통 접속되고, 드레인들은 노드 N1 및 N2에 각각 접속된다. 트랜지스터 TWL2 및 TWR2의 게이트들은 비트선 BL1 및 BL2에 각각 접속되고, 드레인들은 트랜지스터 TWL1 및 TWR1의 소스들에 각각 접속된다. 트랜지스터 TWL1 및 TWL2의 소스들은 접지에 접속된다.
판독 포트 RPT1에서, 트랜지스터 TR11의 게이트는 판독 워드선 WLR1에 접속되고, 제1 확산층은 비트선 BL1에 접속되고, 제2 확산층은 트랜지스터 TR12의 제1 확산층에 접속된다. 트랜지스터 TR12의 게이트는 노드 N1에 접속되고, 제2 확산층은 접지에 접속된다.
판독 포트 RPT2에서, 트랜지스터 TR21의 게이트는 판독 워드선 WLR2에 접속되고, 제1 확산층은 비트선 BL2에 접속되고, 제2 확산층은 트랜지스터 TR22의 제1 확산층에 접속된다. 트랜지스터 TR22의 게이트는 노드 N2에 접속되고, 제2 확산층은 접지에 접속된다.
도 5a 내지 도 5i는 도 4에 도시한 멀티 포트형 메모리 셀의 판독 및 기입 동작을 설명하는 파형이다. 이하, 본 실시예에 따른 메모리 셀의 동작을 도 4 및 도 5a 내지 도 5i를 참조하여 설명하겠다.
도 5a 내지 도 5i는 메모리 셀의 기입 동작을 도시한다. 기입 동작시에, 비트선 BL1 및 BL2의 레벨들은 기입 데이타에 응답하여 각각 결정된다. 도 5a 내지 도 5e에 도시한 바와 같이, 예를 들면, 비트선 BL1을 하이 레벨로 설정하고 비트선 BL2를 로우 레벨로 설정한 후, 시간 t1에서 기입 워드선 WLW에, 예를 들면, 디코더에 의해 하이 레벨 기입 펄스가 인가된다. 그 결과, 기입 포트 WPT에서, 트랜지스터 TWL1 및 TWR1이 턴 온된다. 또한, 비트선 BL1 및 BL2의 전위에 응답하여, 트랜지스터 TWL2는 턴 온되고 트랜지스터 TWR2는 턴 오프된다. 따라서, 노드 N1의 전위는 방전되어 래치 회로에 의해 로우 레벨, 예를 들면, 접지 전위 GND에서 유지되고, 노드 N2는 래치 회로에 의해 하이 레벨, 예를 들면, 전원 전압 VDD 레벨에서 유지된다. 기입 동작 후에, 기입 워드선 WLW은 로우 레벨에서 유지되고, 노드 N1 및 N2의 전위는 래치 회로에 의해 로우 레벨 및 하이 레벨에서 각각 유지된다.
기입 동작 후에, 비트선 BL1및 BL2의 레벨이, 예를 들면, 기입 데이타에 응답하여 리셋된다. 도 5a 내지 도 5e에 도시한 바와 같이, 예를 들면, 비트선 BL1을 로우 레벨에서 유지하고 비트선 BL2를 하이 레벨에서 유지한 후에, 하이 레벨 기입 펄스는 시간 t2에서 로우 디코더에 의해 기입 워드선 WLW에 인가된다. 이에 응답하여, 트랜지스터 TWL1 및 TWR1이 턴 온된다. 또한, 비트선 BL1 및 BL2의 전위에 응답하여 트랜지스터 TWL2는 턴 오프되고 트랜지스터 TWR2는 턴 온된다. 따라서, 노드 N2는 방전되어 래치 회로에 의해 로우 레벨에서 유지되고, 노드 N2는 하이 레벨에서 유지된다.
판독 동작중의 파형이 도 5f 내지 도 5i에 도시되어 있다. 도 5f 내지 도 5i에 도시한 바와 같이, 판독 비트선 BL2는 판독 동작을 시작하기 전에 선정된 전위 레벨, 예를 들면, 하이 레벨로 프리차지된다. 시간 t1에서, 예를 들면, 하이 레벨 판독 펄스가 디코더에 의해 판독 워드선 WLR2에 인가된다. 이에 응답하여, 메모리 셀의 판독 포트 RPT2에서, 트랜지스터 TR21이 턴 온된다. 또한, 노드 N2가 하이 레벨에서 유지되기 때문에, 트랜지스터 TR22는 턴 온되고 비트선 BL2는 방전되어 접지 전위 GND의 레벨에서 유지된다. 비트선 BL2의 전위가, 예를 들면, 센스 증폭기에 의해 검출된다. 검출된 결과에 응답하여, 예를 들면, 도 5f 내지 도 5i에 도시한 바와 같이, 하이 레벨 판독 데이타 D02가 출력된다.
시간 t2에서, 하이 레벨 판독 펄스가 로우 디코더에 의해 판독 워드선 WLR2에 인가된다. 이에 응답하여, 메모리 셀의 판독 포트 RPT2에서, 트랜지스터 TR21이 턴 온된다. 또한, 노드 N2는 로우 레벨에서 유지되고, 트랜지스터 TR22는 턴 오프되고, 비트선 BL2는 프리차지 상태의 하이 레벨에서 유지된다. 비트선 BL2의 전위는 센스 증폭기에 의해 검출되고, 검출 결과에 응답하여, 예를 들면, 로우 레벨 판독 데이타 D02가 도 5f 내지 도 5i에 도시한 바와 같이 출력된다.
도 6은 도 4에 도시한 메모리 셀로 구성된 멀티 포트형 메모리의 부분적 구성을 도시하는 회로도이다. 도 6에 도시한 바와 같이, 메모리 셀 MCa는 도 4에 도시한 메모리 셀과 동일한 구성을 갖는다.
비트선 BL1 및 BL2는 칼럼 선택 회로(1a)를 통해 판독 회로(2a) 및 스위칭 회로(5)를 통해 기입 회로(4)에 각각 접속된다.
칼럼 선택 회로(1a)는 도 6에 도시한 바와 같이 전송 게이트 TG1 및 TG2를 포함한다. 이 전송 게이트들은, 도 6에 도시한 바와 같이, 예를 들면, 드레인에 의해 공통 접속된다. 드레인들은 칼럼 신호선 CL1 및 CL2에 각각 접속되고, 반전된 신호선들 /C1 및 /C2는 nMOS 트랜지스터 및 pMOS 트랜지스터에 의해 접속된다. 칼럼 신호선들 CL1 및 CL2 및 반전된 신호선들 /C1 및 /C2는, 예를 들면, 칼럼 디코더에 접속되는데, 이 칼럼 디코더는 도시되어 있지 않다. 칼럼 디코더는 입력 칼럼 어드레스 신호에 응답하여 각각의 칼럼 신호선 또는 반전된 신호선의 레벨을 설정한다. 따라서, 전송 게이트 TG1 및 TG2는 턴 온 또는 턴 오프된다.
판독 회로(2a)는 pMOS 트랜지스터 PT1 및 PT2 및 인버터 INVR1, INVR2, 및 INVR3을 포함한다.
도 6에 도시한 바와 같이, pMOS 트랜지스터 PT1의 소스 및 드레인은 전원 전압 VDD를 공급하는 선 및 전송 게이트 TG1에 접속되고, 인버터 INVR1의 입력 단자는 전송 게이트 TG1의 입력 단자에 접속되고, 출력 단자는 입력 단자 INVR2에 접속되고, 인버터 INVR2의 출력 단자는 판독 데이타 D01의 출력 단자에 접속된다. pMOS 트랜지스터 PT2의 소스 및 드레인은 전원 전압 VDD를 공급하는 선 및 전송 게이트 TG2에 접속되고, 게이트는 프리차지 제어 신호 Pr의 입력 단자에 접속된다. 인버터 INVR3의 입력 단자는 전송 게이트 TG2에 접속되고, 출력 단자는 판독 데이타 D02의 출력 단자에 접속된다.
판독 동작시에, 판독 회로(2a)는 비트선 BL1 및 BL2의 레벨에 응답하여 판독 데이타 D01 및 D02를 출력한다.
기입 회로(4)는 버퍼 BUF1 및 BUF2D와 인버터 INVW를 포함한다.
버퍼 BUF1의 입력 단자는 기입 데이타 DIN의 입력 단자에 접속되고, 출력 단자는 스위칭 회로(5)의 전송 게이트 TG3에 접속된다. 인버터 INVW의 입력 단자는 기입 데이타 DIN의 입력 단자에 접속되고, 출력 단자는 버퍼 BUF2의 입력 단자에 접속되며, 버퍼 BUF2의 출력 단자는 스위칭 회로(5)의 전송 게이트 TG4에 접속된다.
스위칭 회로(5)는 전송 게이트 TG3 및 TG4와 인버터 INVS를 포함한다.
인버터 INVS의 입력 단자는 스위치 제어 신호 S1의 입력 단자에 접속된다. 출력 단자는 전송 게이트 TG3 및 TG4에 각각 접속된다. 전송 게이트 TG3 및 TG4의 온 또는 오프 상태는 스위치 제어 신호 S1 및 자신의 반전된 신호에 응답하여 제어된다.
상기 구조를 갖는 스위칭 회로(5)는 판독/기입 동작을 표시하는 스위치 제어 신호 S1에 응답하여 스위칭 동작을 수행한다. 예를 들면, 판독 동작시에 스위치 제어 신호 S1에 응답하여 비트선 BL1 및 BL2로부터 기입 회로(4)를 분리하고, 기입 동작시에 스위치 제어 신호 S1에 응답하여 기입 회로(4)와 비트선 BL1, 또는 기입 회로(4)와 비트선 BL2를 접속시킨다.
상술한 구조를 갖는 멀티 포트형 메모리에 따르면, 기입 동작 중에, 기입 회로(4)는 스위칭 회로(5)에 의해 비트선 BL1 및 BL2에 접속된다. 이 비트선들의 전위는 기입 데이타 DIN에 응답하여 설정된다. 기입 펄스가 기입 워드선 WLW에 인가되면, 메모리 셀 MCa 내의 메모리 노드 N1 및 N2의 레벨은 칼럼 선택 회로에 의해 선택된 비트선 BL1 및 BL2의 데이타에 응답하여 설정된다. 기입 동작 후, 노드 N1 및 N2의 레벨은 다음 기입 동작이 그들을 재기입할 때까지 래치 회로에 의해 유지된다.
판독 동작시에, 기입 회로는 스위칭 회로(5)에 의해 비트선 BL1 및 BL2로부터 분리된다. 비트선 BL1 및 BL2의 레벨은 판독 워드선 WLR1 또는 WLR2에 인가된 판독 펄스에 응답해서 노드 N1 및 N2의 레벨에 기초하여 설정된다. 또한, 칼럼 선택 회로(1a)에 의해 선택된 비트선들 BL1 및 BL2의 신호들은 판독 회로(2a)에 입력되어, 판독 데이타 D01 및 D02가 출력된다. 판독 데이타 D01 및 D02는 반전된 논리 레벨을 갖는 신호이다.
도 7a 내지 도 7k는 도 6에 도시한 멀티 포트 메모리의 기입 및 판독 동작을 도시하는 파형도이다. 이하, 도 6 및 도 7a 내지 도 7k를 참조하여 기입 및 판독 동작에 대한 상세한 설명을 하겠다.
시간 t1에서, 기입 펄스가 기입 워드선 WLW에 인가된다. 이 때, 스위치 제어 신호 S1이 하이 레벨에서 유지되기 때문에, 기입 회로(4)는 비트선 BL1 및 BL2에 접속된다. 비트선 BL1 및 BL2의 레벨은 기입 데이타 DIN에 응답하여 설정된다. 도 7a 내지 도 7k에 도시한 바와 같이, 기입 데이타 DIN이 하이 레벨에 있기 때문에, 비트선 BL1은 하이 레벨로 설정되고, 비트선 BL2는 로우 레벨로 각각 설정된다.
예를 들어, 비트선 BL1 및 BL2가 칼럼 선택 회로(1a)에 의해 선택되고, 기입 펄스가 워드선 WLW에 인가되고 있으면, 노드 N1 및 N2의 레벨은 기입 포트 WPT에 의해 비트선 BL1 및 BL2의 레벨에 응답하여 각각 설정된다. 도 7a 내지 도 7k에 도시한 바와 같이, 비트선 BL1 및 BL2가 하이 레벨 및 로우 레벨에서 각각 유지되기 때문에, 노드 N1 및 N2는 하이 레벨 및 로우 레벨에서 각각 유지된다.
기입 동작이 종료된 후, 기입 워드선 WLW는 래치 회로에 의해 로우 레벨에서 유지되고, 메모리 셀 MCa에 기입되었던 데이타가 기억된다.
다음으로, 시간 t2에서, 판독 펄스는 판독 워드선 WLR1 및 WLR2에 인가되고, 판독 동작은 메모리 MCa에 대하여 수행된다. 이 때, 스위치 제어 신호 S1이 로우 레벨에서 유지되기 때문에, 기입 회로(4)는 스위칭 회로(5)에서의 비트선 BL1 및 BL2로부터 분리된다.
판독 동작을 행하기 전에, 비트선 BL1 및 BL2는 각기 선정된 레벨로 프리차지된다. 예를 들면, 도 7a 내지 도 7k에 도시한 바와 같이, 각 비트선 BL1 및 BL2는 전원 전압 레벨 VDD로 프리차지된다. 판독 워드선 WLR1 및 WLR2가 활성화되고 있는 동안, 비트선 BL1 및 BL2의 레벨은 메모리 셀 MCa 내의 노드 N1 및 N2의 레벨에 응답하여 판독 포트에 의해 각각 설정된다. 도 7a 내지 도 7k에 도시한 바와 같이, 노드 N1 및 N2는 로우 레벨 및 하이 레벨에서 각각 유지된다. 이에 응답하여, 비트선 BL1은 프리차지 레벨, 즉, 하이 레벨에서 유지되고, 비트선 BL2는 로우 레벨에서 유지된다.
예를 들어, 비트선 BL1 및 BL2가 칼럼 선택 회로 1a에 의해 선택되면, 이 비트선들의 신호들은 판독 회로(2a)에 입력된다. 판독 데이타 D01 및 D02는 판독 회로(2a)에 의해 출력된다. 도 7a 내지 도 7k에 도시한 바와 같이, 하이 레벨 판독 데이타 D01 및 로우 레벨 판독 데이타 D02가 각각 출력된다.
시간 t3에서, 다음 기입 펄스가 기입 워드선 WLW에 인가되고, 기입 동작이 메모리 셀 MCa에 대하여 수행된다. 이 기입 동작은 이전 예의 동작과 거의 동일하나, 이번의 기입 데이타 DIN은 도 7a 내지 도 7k에 도시한 바와 같이 로우 레벨에서 유지된다는 것을 주지한다. 이에 응답한 기입 동작의 결과, 노드 N1은 하이 레벨에서 유지되고 노드 N2는 로우 레벨에서 유지된다.
다음으로, 시간 t4에서, 판독 펄스는 판독 워드선 WLR1 및 WLR2에 인가된다. 이에 응답하여, 판독 동작이 메모리 셀 MCa에 대하여 수행된다. 이 판독 동작은 이전에 설명한 판독 동작과 거의 동일하나, 이 번의 노드 N1 및 N2는 하이 레벨 및 로우 레벨에서 각각 유지된다. 판독 동작 결과, 하이 레벨 판독 데이타 D01 및 로우 레벨 판독 데이타 D02가 각각 출력된다.
도 7a 내지 도 7k에 도시한 바와 같이, 판독 기간 동안, 비트선 BL1 및 BL2는 판독 펄스를 인가한 직후에 불안정한 상태에 있어서, 판독 데이타 D01 및 D02는 판독 동작 시작 직후에는 무효하다.
도 8은 제5 실시예의 메모리 셀로 구성된 반도체 메모리의 예의 구성을 도시한다. 도 8에 도시한 바와 같이, 본 실시예에 따른 반도체 메모리는 로우 디코더(10, 20 및 30), 메모리 어레이(40), 제어 회로(50a), 칼럼 디코더(60 및 70), 칼럼 선택 회로(110a), 스위칭 회로(150), 및 기입 회로(140)를 포함한다.
로우 디코더(10)는 판독 어드레스 RADR1을 수신하고, 판독 워드선 WLR11, WLR21, ... , WLRn1로부터 대응하는 판독 워드선을 선택하여, 선택된 워드선을 활성화시키고, 예를 들면, 이를 하이 레벨에서 유지한다.
로우 디코더(30)는 판독 어드레스 RADR2를 수신하고, 판독 워드선 WLR12, WLR22, ... , WLRN2로부터 대응하는 판독 워드선을 선택하고, 선택된 워드선을 활성화시킨다.
로우 디코더(20)는 기입 어드레스 WADR을 수신하고, 기입 워드선 WLW1, WLW2, ... , WLWN으로부터 대응하는 기입 워드선을 선택하여, 선택된 워드선을 활성화시킨다.
메모리 어레이(40)는, 예를 들면, 도 8에 도시한 바와 같이 행렬 형태로 배열된 MCa11, NCa1M, MCa21, ..., MCa2M, MCaN1, ... , MCaNM으로 구성된 M×N 개의 메모리 셀을 포함한다. 메모리 셀들 각각은 판독 워드선, 기입 워드선, 판독 비트선, 및 기입 비트선에 의해 접속된다.
메모리 셀 MCa11, MCa1M, MCa21, ..., MCa2M, MCaN1, ... ,MCaNM의 구성은, 예를 들면, 도 4에 도시한 본 실시예의 메모리 셀들의 구성과 동일하다.
제어 회로(50a)는, 외부로부터 입력된 판독 신호 RD 및 기입 신호 WR에 응답하여, 판독 인에이블 신호 RENB 및 스위치 제어 신호 S1 및 기입 인에이블 신호 WENB를 센스 증폭기(90), 스위칭 회로(150) 및 기입 회로(140)에 각각 출력한다.
칼럼 디코더(60; CLD1)는 판독 어드레스 RADR1을 수신하고 수신된 판독 어드레스에 응답하여 칼럼 선택 회로(80a)를 제어한다. 예를 들면, 칼럼 디코더(60)는 판독 어드레스 신호 RADR1의 칼럼 어드레스에 응답하여 칼럼 선택 회로(110a) 내의 전송 게이트를 선택하고 이 선택된 전송 게이트를 턴 온한다.
칼럼 디코더(80a)는 칼럼 디코더(60)로부의 칼럼 선택 신호에 응답하여 선정된 비트선을 선택하고 선택된 비트선의 판독 데이타를 센스 증폭기(90)에 출력한다.
판독 동작시에, 칼럼 선택 회로(80a)에 의해 선택된 판독 데이타는 센스 증폭기(90)에 의해 검출되고, 검출 결과는 출력 회로(100)를 통해 판독 데이타 D01 및 D02로서 외부에 출력된다.
판독 데이타 DIN은 기입 회로(140)를 통해 스위칭 회로(150)에 입력된다. 스위칭 회로(150)는 제어 회로(50a)로부터의 스위치 제어 신호 S1에 응답하여 스위칭 동작을 수행한다. 판독 동작시에, 기입 회로(140) 및 칼럼 선택 회로(110a)를 분리하고 기입 동작시에는, 기입 회로(140)와 칼럼 선택 회로(110a)를 접속시킨다.
칼럼 선택 회로(110a)는 칼럼 디코더(70)로부터의 칼럼 선택 신호에 응답하여 선정된 비트선을 선택하고 스위칭 회로(150)로부터의 기입 데이타를 선택된 비트선에 입력한다.
기입 동작시에, 칼럼 선택 회로(110a)에 의해 선택된 기입 데이타는 비트선에 출력되고 선택된 대응하는 메모리 셀에 기입된다.
기입 동작시에, 기입 데이타 DIN은 기입 회로(140)를 통해 스위칭 회로(150)에 입력되고 칼럼 선택 회로(110a)에 의해 선택된 다음, 선택된 기입 데이타는 비트선에 입력되고 선택된 메모리 셀 내에 기입된다.
판독 동작시에, 선택된 메모리 셀 내에 기억된 데이타는 비트선에 판독되고, 칼럼 선택 회로(80a)는 선정된 비트선 내의 판독 데이타를 선택하는데 이 판독 데이타는 후에 센스 증폭기(90)에 입력된다. 판독 데이타는 센스 증폭기(90)에 의해 검출되고, 검출 결과는 출력 회로(100)를 통해 판독 데이타 D01 및 D02로서 외부에 출력된다.
도 8에 도시한 반도체 메모리에 따르면, 메모리 어레이(40a)에 접속된 비트선의 수는 도 3에 도시한 관련 기술의 메모리 어레이(40)의 비트선의 수에서 감소된다. 판독 및 기입 동작에 공통으로 사용되는 한 쌍의 비트선만이 각 메모리 셀에 접속된다. 따라서, N×M 비트의 메모리를 구성할 경우, 2M개의 비트가 필요한데, 이는 도 3에 도시한 관련 기술의 메모리의 비트선 수의 절반이다.
본 발명의 메모리에 따르면, 판독 포트수가 증가될 경우, 비트선 수는 증가된 판독 포트 수만큼만 증가되면 된다.
또한, 본 발명의 메모리에 따르면, 판독 동작시에, 기입 동작이 판독 동작 직후에 수행된 경우, 비트선들 중의 한 비트선은 이미 프리차지되어 판독 동작시에 프리차지 동작의 수중 한 동작이 줄어들 수 있다. 따라서, 판독 동작시에, 비트선들이 로우 레벨로 감소되지 않게 하는 데이타가 있는 경우, 다음 동작은 비트선을 하이 레벨로 설정할 것을 필요로하고 비트선을 하이 레벨로 설정하기 위한 동작이 생략될 수 있다. 그 결과, 전력 소모가 저감될 수 있다.
상술한 예로서, 본 실시예에 따르면, 판독 기입 동작이 한 쌍의 비트선 BL1 및 BL2를 공통으로 이용하여 성취될 수 있다. 기입 동작시에, 비트선 BL1 및 BL2의 레벨은 기입 데이타에 따라 결정되고, 메모리 노드 N1 및 N2의 레벨은 기입 포트 WPT에 의해 결정된다. 기입 동작시에, 비트선 BL1 및 BL2의 레벨은 메모리 노드 N1 및 N2에 따라서 판독 포트 RPT1 및 RPT2에 의해 결정되고, 판독 데이타는 비트선의 레벨에 응답하여 센스 증폭기에 의해 출력된다. 따라서, 비트선의 수가 기입 및 판독 둘다를 위한 공통의 비트선을 이용하여 감소될 수 있고, 메모리의 크기가 감소될 수 있으며 전력 소모 또한 감소될 수 있다.
본 발명은 상기 실시예에 국한되지는 않는다. 예를 들면, 도 8의 회로도에 도시한 바와 같이, 기입 및 판독 동작은 하나의 칼럼 선택 회로를 공용함으로써 수행될 수 있다. 또한, 본 발명은 관련 기술의 반도체 메모리들의 대부분의 회로들에 적용 가능하다. 따라서, 회로를 고안할 때 작은 변화만이 필요하다.
본 발명의 반도체 메모리에 따르면, 비트선의 수, 반도체 메모리의 크기, 및 전력 소모를 저감시킬 수 있다는 장점이 있다.
도 1은 관련 기술의 멀티 포트형(multi-port type) 메모리 셀의 예의 회로도.
도 2는 관련 기술의 멀티 포트형 메모리의 부분적 회로도.
도 3은 관련 기술의 멀티 포트형 반도체 메모리의 구성을 나타내는 도면.
도 4는 본 발명의 실시예에 따른 멀티 포트형 반도체 메모리의 회로도.
도 5a 내지 도 5i는 본 발명의 멀티 포트형 반도체 메모리의 동작을 설명하는 파형도.
도 6은 본 발명의 멀티 포트형 반도체 메모리의 부분적 회로도.
도 7a 내지 도 7k는 도 6의 부분적 회로의 동작을 설명하는 파형도.
도 8은 본 발명의 멀티 포트형 반도체 메모리의 구성을 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
2 : 제1 판독 회로
3 : 제2 판독 회로
4 : 기입 회로
10, 20, 30 : 로우 디코더
40 : 메모리 어레이
50 : 제어 회로
60, 70 : 제1 및 제2 칼럼 디코더
80, 110 : 제1 및 제2 칼럼 선택 회로
90, 120 : 제1 및 제2 센스 증폭기
100 : 제1 출력 회로(100)
140 : 기입 회로

Claims (9)

  1. 반도체 메모리 장치에 있어서,
    제1 메모리 노드 및 제2 메모리 노드를 구비한 메모리 회로;
    한 쌍의 비트선;
    기입 워드선;
    판독 워드선;
    제어 게이트들이 상기 기입 워드선에 접속되고 제1 단자들이 상기 메모리 회로의 상기 제1 및 제2 메모리 노드에 각각 접속되는 제1의 기입 전송 게이트 회로 쌍, 및 제어 게이트들이 제1 및 제2 비트선에 각각 접속되고, 제1 단자들이 상기 제1의 기입 전송 게이트 회로 쌍의 제2 단자들에 각각 접속되며, 제2 단자들이 제1 전압선에 접속되는 제2의 기입 전송 게이트 회로 쌍을 포함하는 기입 포트 회로;
    제어 게이트가 상기 판독 워드선에 접속되고 한 단자가 상기 비트선 쌍중 한 비트선에 접속되는 제1 판독 전송 게이트 회로를 포함하는 판독 포트 회로; 및
    제어 게이트가 상기 메모리 회로의 상기 제1 및 제2 메모리 노드 중의 한 메모리 노드에 접속되고, 제1 단자가 상기 제1 판독 전송 게이트 회로의 제2 단자에 접속되며, 제2 단자가 상기 제1 전압선에 접속되는 제2 판독 전송 게이트 회로
    를 포함하되,
    기입 동작 중에, 상기 기입 워드선은 에너지를 공급받아 상기 기입 포트 회로내의 상기 제1의 기입 전송 게이트 회로 쌍을 도통 상태가 되게 하고, 기입 데이타에 응답하여 상기 비트선 쌍의 전위가 서로 역으로 설정되고, 상기 기입 포트 회로는 상기 비트선 쌍의 상기 전위에 의해 상기 메모리 셀 내에 상기 기입 데이타를 보유하도록 동작하며,
    판독 동작 중에, 상기 판독 워드선은 에너지를 공급받아 상기 판독 포트 회로내의 상기 제1 판독 전송 게이트 회로를 도통 상태가 되게 하고, 상기 제2 판독 전송 게이트 회로는 그의 제어 게이트의 전위에 응답하여 상기 제1 판독 전송 게이트 회로의 상기 한 단자에 접속된 상기 비트선 쌍의 상기 한 비트선의 전위를 정의하도록 동작하며, 상기 비트선 상의 상기 전위가 감지되어 판독 데이타를 제공하는것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 회로는 상기 제1 및 제2 메모리 노드들 사이에 제공된 제1 인버터 및 상기 제1 및 제2 메모리 노드들 사이에 상기 제1 인버터에 반 평행하게(anti-parallel) 제공된 제2 인버터를 포함하고, 상기 제1 인버터와 제2 인버터는 래치 회로를 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제1 기입 전송 게이트 회로 쌍은 한 쌍의 트랜지스터를 포함하고, 상기 제2 기입 전송 게이트 회로 쌍은 한 쌍의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제1 판독 전송 게이트 회로는 트랜지스터를 포함하고 상기 제2 판독 전송 게이트 회로는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 제1 전압선은 접지 전위선인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 제2 판독 워드선 및 제2 판독 포트 회로를 더 포함하되,
    상기 제2 판독 포트 회로는, 제어 게이트가 상기 제2 판독 워드선에 접속되고 제1 단자가 상기 비트선 쌍의 제2 단자들에 접속되는 제3 판독 전송 게이트 회로, 및 제어 게이트가 상기 메모리 회로의 상기 제1 및 제2 메모리 노드 중의 다른 노드에 접속되고 제1 단자가 상기 제3 판독 전송 게이트 회로의 제2 단자에 접속되며, 제2 단자가 상기 제1 전압선에 접속되는 제4 판독 전송 게이트 회로를 포함하며,
    판독 동작시에, 상기 판독 워드선 및 상기 제2 판독선은 에너지를 공급받아 상기 제1 및 제3 판독 전송 게이트 회로를 도통 상태가 되게 하고, 상기 제2 판독 전송 게이트 회로는 그의 제어 게이트의 전위에 응답하여 동작하며, 상기 제4 판독 전송 게이트 회로는 그의 제어 게이트의 전위에 응답하여 동작함으로써, 상기 비트선 쌍의 전위를 정의하고, 상기 비트선 쌍의 상기 전위가 감지되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제3 판독 전송 게이트 회로는 트랜지스터를 포함하고 상기 제4 판독 전송 게이트 회로는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 비트선 쌍에 접속되는 스위칭 회로, 데이타 판독 회로, 및 데이타 기입 회로를 더 포함하되,
    상기 스위칭 회로는 기입 동작 중에는 상기 데이타 기입 회로를 상기 비트선및 상기 데이타 기입 회로에 동작 가능하게 접속시키도록 선택하고, 판독 동작 중에는 상기 데이타 판독 회로를 상기 비트선 및 상기 데이타 판독 회로에 동작 가능하게 접속시키도록 선택하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 데이타 판독 회로는 판독 동작 중에 상기 비트선들을 프리차지 전위로 프리차지하는 프리차지 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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