CN105304123B - 静态随机存取存储器 - Google Patents

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Abstract

一种静态随机存取存储器，包括：第一双稳态存储单元、第一位线、第一补充位线、第一字线以及第二字线。第一双稳态存储单元具有：第一存取端、第二存取端、第一存取开关以及第二存取开关。该第一存取开关经该第一字线控制，该第一存取开关耦接该第一存取端至该第一位线，该第二存取开关经该第二字线控制，该第二存取开关耦接该第二存取端至该第一补充位线。本发明能够使用更少的晶体管来实现同时有多个读操作和写操作，且使得静态随机存取存储器节省更多的空间，并且更有效率。

Description

静态随机存取存储器
技术领域
本发明涉及一种静态随机存取存储器(SRAM，Static Random Access Memory)，尤其涉及一种静态随机存取存储器的存储单元。
背景技术
静态随机存取存储器SRAM为一种半导体存储器，以双稳态闩锁电路，如，叉耦式CMOS反相器(cross-coupled CMOS inverters)作存储单元。如何以最有效率方式存取静态随机存取存储器为本技术领域一项重要课题。
发明内容
根据本发明一种实施方式所实现的一种静态随机存取存储器，包括：第一双稳态存储单元、第一位线、第一补充位线、第一字线、第二字线。第一双稳态存储单元具有第一存取端、第二存取端、第一存取开关以及第二存取开关。该第一存取开关经该第一字线控制，该第一存取开关耦接该第一存取端至该第一位线，该第二存取开关经该第二字线控制，该第二存取开关耦接该第二存取端至该第一补充位线。该第一存取开关以及该第二存取开关的分开控制使得所揭露的静态随机存取存储器存取更有效率。
本发明中的双稳态存储单元可以使用更少的晶体管来达到同时有多个读操作和写操作的技术效果，使得静态随机存取存储器节省更多的空间，并且更有效率。
下文特举实施例，并配合所附图示，详细说明本发明内容。
附图说明
图1A为根据本发明一种实施方式所实现的静态随机存取存储器。
图1B为根据本发明一种实施方式图解该静态随机存储器的字线控制模块，其中特别关于双稳态存储单元的字线以及双稳态存储单元的字线的控制。
图1C为根据本发明一种实施方式所实现的静态随机存取存储器的信号图。
图2A图解8晶体管(8T)存储单元实现的静态随机存取存储器。
图2B为根据本发明一种实施方式图解静态随机存储器的一字线控制模块。
图2C为根据本发明另一种实施方式所实现的静态随机存取存储器的信号图。
图3显示8晶体管储存单元的另一种实施方式。
具体实施方式
以下叙述列举本发明的多种实施例。以下叙述介绍本发明的基本概念，且并非意图限制本发明内容。实际发明范围应依照权利要求书而界定。
图1A为根据本发明一种实施方式所实现的静态随机存取存储器100。以下以存储单元阵列中共享一组位线BL以及补充位线BLB的两个双稳态存储单元BC1以及BC2为例，说明静态随机存取存储器100的结构。
双稳态存储单元BC1以及BC2在此实施例中以叉耦式CMOS反相器(cross-coupledcomplementary metal oxide semiconductor inverters)实现，耦接电源VDD以及地端GDN。位线BL耦接感测放大器SA1，感测放大器SA1从位线BL分析出数据READ1。补充位线BLB耦接感测放大器SA2，感测放大器SA2从补充位线BLB分析出数据READ2。写入数据DATAIN则是由写入电路Write_C在写入使能信号WREN使能时通过位线BL以及补充位线BLB写入启动的双稳态存储单元中。
双稳态存储单元BC1具有两存取端N11以及N12，且对应两存取开关SW11以及SW12，分别由两条字线WL11以及WL12控制。存取开关SW11用以耦接存取端N11至位线BL。存取开关SW12用以耦接存取端N12至位线BLB。双稳态存储单元BC2具有两存取端N21以及N22，且对应两存取开关SW21以及SW22，分别由两条字线WL21以及WL22控制。存取开关SW21用以耦接存取端N21至位线BL。存取开关SW22用以耦接存取端N22至位线BLB。通过使能字线WL11以及字线WL22上的信号、且禁能字线WL12以及字线WL21上的信号，双稳态存储单元BC1的数据经位线BL传递至感测放大器SA1读出为数据READ1、且双稳态存储单元BC2的数据经补充位线BLB传递至感测放大器SA2读出为数据READ2。通过使能字线WL12以及字线WL21上的信号、且禁能字线WL11以及字线WL22上的信号，双稳态存储单元BC1的数据经该补充位线BLB传递至感测放大器SA2读出为READ2、且双稳态存储单元BC2的数据经位线BL读出传递至感测放大器SA1读出为数据READ1。关于写入操作，写入使能信号WREN启动，双稳态存储单元BC1以及双稳态存储单元BC2的数据写入为分时实现。双稳态存储单元BC1的数据写入包括操作字线WL11以及字线WL12上的信号导通存取开关SW11以及存取开关SW12，使写入数据DATAIN经写入电路Write_C以及位线BL与补充位线BLB灌入双稳态存储单元BC1。双稳态存储单元BC2的数据写入包括操作字线WL21以及字线WL22上的信号导通存取开关SW21以及存取开关SW22，使写入数据DATAIN经写入电路Write_C以及位线BL与补充位线BLB灌入双稳态存储单元BC2。其中写入电路Write_C包括：两个晶体管、一个反相器、一个闩锁电路。由于写入电路Write_C不是本发明重点，所以此处不再累述。从而，本实施例的双稳态存储单元BC1或BC2仅有6个晶体管，其中仅有2个作为存取开关的晶体管，但是仍可同时完成一次写操作或者2次读操作。
图1B为根据本发明一种实施方式图解静态随机存储器100的字线控制模块102，其中特别关于双稳态存储单元BC1的字线WL11以及WL12以及双稳态存储单元BC2的字线WL21以及WL22的控制。解码器104根据时钟信号CLK操作，根据地址输入addrA以及地址输入addrB产生解码输出S11、S12、S21以及S22。解码器10包括解码单元DEC11、DEC12、DEC21以及DEC22。串接的反相器INV11以及INV12耦接该解码输出S11至字线WL11。反相器INV13具有输入端耦接写入使能信号WREN、且具有输出端。与非门G11具有第一输入端耦接该解码输出S11以及第二输入端耦接该写入使能信号WREN，且具有输出端。与非门G21具有第一输入端耦接反相器INV13的该输出端以及第二输入端耦接该解码输出S12，且具有输出端。与非门G13具有第一输入端耦接该与非门G11的该输出端，且具有第二输入端耦接该与非门G12的该输出端，且具有输出端耦接字线WL12。串接的反相器INV21以及INV22耦接该解码输出S21至字线WL21。反相器INV23具有输入端耦接该写入使能信号WREN、且具有输出端。与非门G21具有第一输入端耦接该解码输出S21以及第二输入端耦接该写入使能信号WREN，且具有输出端。与非门G22具有第一输入端耦接该反相器INV23的该输出端以及第二输入端耦接该解码输出S22，且具有输出端。与非门G23具有第一输入端耦接该与非门G21的该输出端，且具有第二输入端耦接该与非门G22的该输出端，且具有输出端耦接字线WL22。地址输入addrA指示写入数据DATAIN至该双稳态存储单元BC1时，解码器104启动该解码输出S11，且该写入使能信号WREN使能，字线WL11以及WL12一同启动。地址输入addrA指示写入数据DATAIN至该双稳态存储单元BC2时，解码器104启动该解码输出S21，且该写入使能信号WREN使能，字线WL21以及WL22一同启动。读取操作时，写入使能信号WREN禁能。地址输入addrA指示读取该双稳态存储单元BC1的数据时，该解码器104启动该解码输出S11，字线WL11启动使位线BL与双稳态存储单元BC1连接，字线WL12不受字线WL11状况影响。地址输入addrA指示读取该双稳态存储单元BC2的数据时，解码器104启动该解码输出S21，字线WL21启动使位线BL与双稳态存储单元BC2连接，字线WL22不受字线WL21状况影响。地址输入addrB指示读取该双稳态存储单元BC1的数据时，解码器104启动该解码输出S12，字线WL12启动使补充位线BLB与双稳态存储单元BC1连接。地址输入addrB指示读取该双稳态存储单元BC2的数据时，该解码器104启动该解码输出S22，字线WL22启动使补充位线BLB与双稳态存储单元BC2连接。
图1C为信号图，参考图1A以及图1B的电路结构操作静态随机存取存储器100。写入使能信号WREN使能时，静态随机存取存储器100令写入数据DATAIN写入该地址输入addrA所指示的双稳态存储单元BC1，对应双稳态存储单元BC1的字线WL11以及WL12使能，位线BL以及补充位线BLB与双稳态存储单元BC1相连，写入数据DATAIN写入双稳态存储单元BC1。静态随机存取存储器100的读取操作操作于写入使能信号WREN禁能时。地址输入addrA所指示的双稳态存储单元BC1将导致字线WL11使能，位线BL与双稳态存储单元BC1相连，将双稳态存储单元BC1数据传递至感测放大器SA1读出为数据READ1。地址输入addrB所指示的双稳态存储单元BC2将导致字线WL22使能，补充位线BLB与双稳态存储单元BC2相连，将双稳态存储单元BC2数据传递至感测放大器SA2读出为数据READ2。图1C显示双稳态存储单元BC1以及BC2共享读取时序。
图1A、图1B以及图1C描述的是6晶体管(6T)存储单元。8晶体管(8T)存储单元也可采用同样设计概念。
图2A为图解8晶体管存储单元实现的静态随机存取存储器200。各存储单元对应两组位线以及补充位线。以下以存储单元阵列中，共享位线-补充位线组BL1以及BL1B以及位线-补充位线组BL2以及BL2B的四个双稳态存储单元BC1、BC2、BC3以及BC4为例，说明静态随机存取存储器200的结构。
双稳态存储单元BC1～BC4在此实施例中以叉耦式CMOS反相器实现。双稳态存储单元BC1…BC4各自具有四个存取开关且对应的字线高达四条，对应BC1的字线WL11、WL12、WL13以及WL14，对应BC2的字线WL21、WL22、WL23以及WL24，对应BC3的字线WL31、WL32、WL33以及WL34，以及对应BC4的字线WL41、WL42、WL43以及WL44。以下以双稳态存储单元BC1为例，讨论双稳态存储单元结构。存取开关SW11经字线WL11控制，耦接存取端N11至位线BL1。存取开关SW12经字线WL12控制，耦接存取端N12至补充位线BL1B。存取开关SW13经字线WL13控制，耦接存取端N11至位线BL2。存取开关SW14经字线WL14控制，耦接存取端N12至补充位线BL2B。其余双稳态存储单元也是类似结构，使双稳态存储单元与位线BL1、补充位线BL1B、位线BL2以及补充位线BLB2连接可分开控制。位线BL1耦接感测放大器SA1，从位线BL1分析出数据READ1。补充位线BL1B耦接感测放大器SA2，从补充位线BL1B分析出数据READ2。位线BL2耦接感测放大器SA3，从位线BL2分析出数据READ3。补充位线BL2B耦接感测放大器SA4，从补充位线BL2B分析出数据READ4。同时段可有高达4个位分别从位线BL1、补充位线BL1B、位线BL2以及补充位线BL2B读出。至于写入操作，同时段可有多达2个位经所述两组位线-补充位线组BL1以及BL1B以及BL2以及BL2B写入储存单元中。写入数据至静态随机存取存储器200时，写入使能信号WREN使能，写入数据DATAIN1是由写入电路通过位线BL1以及补充位线BL1B写入启动的双稳态存储单元中，而写入数据DATAIN2是由写入电路通过位线BL2以及补充位线BL2B写入启动的双稳态存储单元中。在本实施例中的写入电路与图1A中的写入电路类似，此处不在累述。
总结而言，双稳态存储单元BC1被读取时，存取开关SW11、SW12、SW13以及SW14之中仅其中一个导通，使位线BL1、补充位线BL1B、位线BL2以及补充位线BL2B中未与该双稳态存储单元BC1连接的能够连接其它三个双稳态存储单元作数据读取。在写入数据DATAIN1经位线BL1以及补充位线BL1B写入双稳态存储单元BC1时，字线WL11以及WL12上的信号分别导通存取开关SW11以及SW12，且字线WL13以及WL14上的信号不导通存取开关SW13以及SW14，使位线BL2以及补充位线BL2B能够用于另一双稳态存储单元的数据写入，写入数据DATAIN2。由于一个反相器中有2个晶体管，所以本实施例中的双稳态存储单元BC1或BC2仅有8个晶体管，其中仅具有4个作为存取开关的晶体管，但是仍可同时完成2次写操作或者3次读操作。
图2B根据本发明一种实施方式图解静态随机存储器200的字线控制模块202。各双稳态存储单元对各组位线-补充位线的控制结构与图1B相似。为方便起见，图2B显示双稳态存储单元BC1的字线控制结构204，包括解码单元DEC11…DEC14以及逻辑门设计，以及双稳态存储单元BC4的字线控制结构206，包括解码单元DEC41…DEC44以及逻辑门设计；图中省略的双稳态存储单元BC2、BC3的字线控制结构也是相似的设计。
以双稳态存储单元BC1的字线WL11、WL12、WL13以及WL14控制为例，解码器，包括解码单元DEC11、DEC12、DEC13以及DEC14，根据地址输入addrA、addrB、addrC以及addrD产生解码输出S11、S12、S13以及S14。地址输入addrA指示双稳态存储单元BC1且该写入使能信号WREN使能时，解码器启动该解码输出S11，字线WL11以及WL12一同启动，写入数据DATAIN1经位线BL1以及补充位线BL1B写入该双稳态存储单元BC1；此时，地址输入addrC可指示双稳态存储单元BC3使双稳态存储单元BC3的字线控制结构启动字线WL33以及WL34，写入数据DATAIN2经位线BL2以及补充位线BL2B写入该双稳态存储单元BC3。读取操作时，写入使能信号WREN禁能，各双稳态存储单元中的4个存取开关分开控制。地址输入addrA、addrB、addrC以及addrD可分别指示双稳态存储单元BC1、BC2、BC3以及BC4。字线控制模块202将使得字线WL11、WL22、WL33以及WL44使能。双稳态存储单元BC1、BC2、BC3以及BC4内容分别由位线BL1、补充位线BL1B、位线BL2以及补充位线BL2B将数据READ1、READ2、READ3以及READ4传递给感测放大器SA1、SA2、SA3以及SA4。
图2C为信号图，参考图2A以及图2B的电路结构操作静态随机存取存储器200。写入使能信号WREN使能时，静态随机存取存储器200令写入数据DATAIN1以及DATAIN2分别写入该地址输入addrA所指示的双稳态存储单元BC1，以及地址输入addrC所指示的双稳态存储单元BC3。对应的，双稳态存储单元BC1的字线WL11以及WL12使能，双稳态存储单元BC3的字线WL33以及WL34使能，位线BL1以及补充位线BL1B与双稳态存储单元BC1相连使写入数据DATAIN1写入双稳态存储单元BC1，且位线BL2以及补充位线BL2B与双稳态存储单元BC3相连使写入数据DATAIN2写入双稳态存储单元BC3。静态随机存取存储器200的读取操作在写入使能信号WREN禁能时进行。地址输入addrA所指示的双稳态存储单元BC1将导致字线WL11使能，位线BL1与双稳态存储单元BC1相连，将双稳态存储单元BC1数据传递至感测放大器SA1读出为数据READ1。地址输入addrB所指示的双稳态存储单元BC2将导致字线WL22使能，补充位线BL1B与双稳态存储单元BC2相连，将双稳态存储单元BC2数据传递给感测放大器SA2读出为数据READ2。地址输入addrC所指示的双稳态存储单元BC3将导致字线WL33使能，位线BL2与双稳态存储单元BC3相连，将双稳态存储单元BC3数据传递至感测放大器SA3读出为数据READ3。地址输入addrD所指示的双稳态存储单元BC4将导致字线WL44使能，补充位线BL2B与双稳态存储单元BC4相连，将双稳态存储单元BC4数据传递至感测放大器SA4读出为数据READ4。图2C显示双稳态存储单元BC1、BC2、BC3以及BC4共享读取时序。
图3显示8晶体管存储单元的另一种实施方式。静态随机存取存储器300的双稳态存储单元仅对其与一组位线-补充位线组作个别控制，但对另一组位线-补充位线组作统一连接控制。以双稳态存储单元BC1为例，存取开关SW11根据字线WL11控制使双稳态存储单元BC1连接位线BL1，存取开关SW12根据字线WL12控制使双稳态存储单元BC1补充位线BL1B。存取开关SW13以及SW14则是统一由字线WL13控制，分别连接双稳态存储单元BC1至位线BL2以及补充位线BL2B。位线BL1耦接感测放大器SA1，从位线BL1分析出数据READ1。补充位线BL1B耦接感测放大器SA2，从补充位线BL1B分析出数据READ2。位线BL2以及补充位线BL2B则是统一耦接感测放大器SA3，以分析出数据READ3。同时段可有高达3个位分别自位线BL1、补充位线BL1B、或该位线-补充位线组合BL2与BL2B读出。至于写入操作，同时段可有多达2个位经所述两组位线-补充位线组BL1以及BL1B以及BL2以及BL2B写入静态随机存取存储器300中。写入数据至静态随机存取存储器300时，写入使能信号WREN使能，写入数据DATAIN1是由写入电路通过位线BL1以及补充位线BL1B写入启动的双稳态存储单元中，而写入数据DATAIN2是由写入电路通过位线BL2以及补充位线BL2B写入启动的双稳态存储单元中。在本实施例中的写入电路与图1A中的写入电路类似，此处不在累述。
任何将双稳态存储单元对一组位线-补充位线的连接分开控制的设计，都属于本发明意图保护范围。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (16)

1.一种静态随机存取存储器，其特征在于，包括：
第一双稳态存储单元，具有第一存取端、第二存取端、第一存取开关以及第二存取开关；
第一位线以及第一补充位线；
第一字线以及第二字线；
解码器，根据第一地址输入以及第二地址输入产生第一解码输出以及第二解码输出；
串接的第一反相器以及第二反相器，耦接该第一解码输出至该第一字线；
第三反相器，具有耦接写入使能信号的输入端，且具有输出端；
第一与非门，具有耦接该第一解码输出的第一输入端、耦接该写入使能信号的第二输入端、以及输出端；
第二与非门，具有耦接该第三反相器的输出端的第一输入端、耦接该第二解码输出的第二输入端、以及输出端；以及
第三与非门，具有耦接该第一与非门的输出端的第一输入端、耦接该第二与非门的输出端的第二输入端、以及耦接该第二字线的输出端，
其中，该第一存取开关经该第一字线控制，以耦接该第一存取端至该第一位线，该第二存取开关经该第二字线控制，以耦接该第二存取端至该第一补充位线。
2.根据权利要求1所述的静态随机存取存储器，其特征在于：
在数据写入该第一双稳态存储单元时，该第一字线以及该第二字线分别导通该第一存取开关以及该第二存取开关，
所述第一双稳态存储单元具有六个晶体管，所述第一存取开关和所述第二存取开关为所述六个晶体管中的两个晶体管。
3.根据权利要求1所述的静态随机存取存储器，其特征在于，还包括：
第一感测放大器，耦接该第一位线；以及
第二感测放大器，耦接该第一补充位线。
4.根据权利要求1所述的静态随机存取存储器，其特征在于，还包括：
第二双稳态存储单元，具有第三存取端以及第四存取端；
第三字线以及第四字线；
第三存取开关，经该第三字线控制，以耦接该第三存取端至该第一位线；以及
第四存取开关，经该第四字线控制，以耦接该第四存取端至该第一补充位线。
5.根据权利要求4所述的静态随机存取存储器，其特征在于，通过使能该第一字线以及该第四字线、且禁能该第二字线以及该第三字线，使该第一双稳态存储单元的数据经该第一位线读出、该第二双稳态存储单元的数据经该第一补充位线读出。
6.根据权利要求4所述的静态随机存取存储器，其特征在于，通过使能该第二字线以及该第三字线、且禁能该第一字线以及该第四字线，使该第一双稳态存储单元的数据经该第一补充位线读出、且该第二双稳态存储单元的数据经该第一位线读出。
7.根据权利要求4所述的静态随机存取存储器，其特征在于，该第一地址输入指示写入数据至该第一双稳态存储单元时，该解码器启动该第一解码输出，且该写入使能信号被使能；
该第一地址输入指示读取该第一双稳态存储单元的数据时，该解码器启动该第一解码输出；且
该第二地址输入指示读取该第一双稳态存储单元的数据时，该解码器启动该第二解码输出。
8.根据权利要求7所述的静态随机存取存储器，其特征在于，还包括：
串接的第四反相器以及第五反相器，耦接该解码器所产生的第三解码输出至该第三字线；
第六反相器，具有耦接该写入使能信号的输入端、且具有输出端；
第四与非门，具有耦接该第三解码输出的第一输入端、耦接该写入使能信号的第二输入端、以及输出端；
第五与非门，具有耦接该第六反相器的输出端的第一输入端、耦接该解码器所产生的第四解码输出的第二输入端、以及输出端；以及
第六与非门，具有耦接该第四与非门的输出端的第一输入端、耦接该第五与非门的输出端的第二输入端、以及耦接该第四字线的输出端；
其中，该第一地址输入指示写入数据至该第二双稳态存储单元时，该解码器启动该第三解码输出，且该写入使能信号被使能；
该第一地址输入指示读取该第二双稳态存储单元的数据时，该解码器启动该第三解码输出；且
该第二地址输入指示读取该第二双稳态存储单元的数据时，该解码器启动该第四解码输出。
9.根据权利要求1所述的静态随机存取存储器，其特征在于，还包括：
第二位线以及第二补充位线；以及
第五字线以及第六字线；
其中，该第一双稳态存储单元还包括第五存取开关和第六存取开关，所述第五存取开关经该第五字线控制，以耦接该第一存取端至该第二位线，所述第六存取开关经该第六字线控制，以耦接该第二存取端至该第二补充位线。
10.根据权利要求9所述的静态随机存取存储器，其特征在于，还包括：
第一感测放大器，耦接该第一位线；
第二感测放大器，耦接该第一补充位线；
第三感测放大器，耦接该第二位线；以及
第四感测放大器，耦接该第二补充位线。
11.根据权利要求9所述的静态随机存取存储器，其特征在于：
在该第一存取开关、该第二存取开关、该第五存取开关以及该第六存取开关中的一个存取开关导通以读取该第一双稳态存储单元时，该第一存取开关、该第二存取开关、该第五存取开关以及该第六存取开关中的其它三个存取开关不导通，由此使该第一位线、该第一补充位线、该第二位线以及该第二补充位线中未与该第一双稳态存储单元耦接的三个位线耦接至所述静态随机存取存储器的其它三个双稳态存储单元以读取数据，
所述第一双稳态存储单元具有八个晶体管，所述第一存取开关、所述第二存取开关、所述第五存取开关以及所述第六存取开关为所述八个晶体管中的四个晶体管。
12.根据权利要求9所述的静态随机存取存储器，其特征在于：
在数据经该第一位线以及该第一补充位线写入该第一双稳态存储单元时，该第一字线以及该第二字线分别导通该第一存取开关以及该第二存取开关，且该第五字线以及该第六字线不导通该第五存取开关以及该第六存取开关，以允许经该第二位线以及该第二补充位线将数据写入所述静态随机存取存储器的另一双稳态存储单元。
13.根据权利要求1所述的静态随机存取存储器，其特征在于，还包括：
第二位线以及第二补充位线；以及
第五字线；
其中，该第一双稳态存储单元还包括第五存取开关和第六存取开关，该第五存取开关经该第五字线控制，以耦接该第一存取端至该第二位线，所述第六存取开关经该第五字线控制，以耦接该第二存取端至该第二补充位线。
14.根据权利要求13所述的静态随机存取存储器，其特征在于，还包括：
第一感测放大器，耦接该第一位线；
第二感测放大器，耦接该第一补充位线；以及
第三感测放大器，耦接该第二位线以及该第二补充位线。
15.根据权利要求13所述的静态随机存取存储器，其特征在于：
在通过使能该第一字线、该第二字线以及该第五字线中的仅一个字线来读取该第一双稳态存储单元时，该第一位线、该第一补充位线、该第二位线以及该第二补充位线中未与该第一双稳态存储单元耦接的位线耦接至所述静态随机存取存储器的其它两个双稳态存储单元以读取数据，
所述第一双稳态存储单元具有八个晶体管，所述第一存取开关、所述第二存取开关所述第五存取开关以及所述第六存取开关为所述八个晶体管中的四个晶体管。
16.根据权利要求13所述的静态随机存取存储器，其特征在于：
在数据经该第一位线以及该第一补充位线写入该第一双稳态存储单元时，该第一字线以及该第二字线分别导通该第一存取开关以及该第二存取开关，且该第五字线不导通该第五存取开关以及该第六存取开关，以允许数据经该第二位线以及该第二补充位线写入所述静态随机存取存储器的另一双稳态存储单元。
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