CN111863071A - 一种基于sram实现存内运算的电路结构 - Google Patents

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Abstract

本发明涉及一种基于SRAM实现存内运算的电路结构，包括双译码电路、存储阵列电路、单端敏感放大器电路和逻辑运算电路，所述双译码电路输出端通过或门与存储阵列电路相连，所述存储阵列电路的位线实现线与操作，位线非实现或非操作后分别通过所述单端敏感放大器电路处理后送入所述逻辑运算电路；所述存储阵列在存储数据的模式下时，所述双译码电路中的一个译码器进行工作，所述存储阵列在运算模式下时，所述双译码电路中的两个译码器同时进行工作。本发明避免了因CPU频繁访问内存导致功耗上升的问题。

Description

一种基于SRAM实现存内运算的电路结构
技术领域
本发明涉及集成电路设计技术领域，特别是涉及一种基于SRAM实现存内运算的电路结构。
背景技术
传统冯·诺依曼架构的计算机是将CPU和存储器分开实现的，CPU频繁的访问存储器造成数据在访存中功耗不断增大。
发明内容
本发明提供一种基于SRAM实现存内运算的电路结构，避免了因CPU频繁访问内存导致功耗上升的问题。
本发明解决其技术问题所采用的技术方案是：提供一种基于SRAM实现存内运算的电路结构，包括双译码电路、存储阵列电路、单端敏感放大器电路和逻辑运算电路，所述双译码电路输出端通过或门与存储阵列电路相连，所述存储阵列电路的位线实现线与操作，位线非实现或非操作后分别通过所述单端敏感放大器电路处理后送入所述逻辑运算电路；所述存储阵列在存储数据的模式下时，所述双译码电路中的一个译码器进行工作，所述存储阵列在运算模式下时，所述双译码电路中的两个译码器同时进行工作。
所述单端敏感放大器电路分别对所述存储阵列电路的位线和位线非进行读取操作，当读取的电平高于参考电压时输出高地平，当读取的电压低于参考电压时输出低电平。
所述单端敏感放大器电路通过四个PMOS管作为读选通通路分别对位线、位线非和两个参考电压进行读选通，通过四个去耦管分别位线、位线非和两个参考电压上的耦合电容；所述单端敏感放大器电路通过两个预充管分别预充位线和位线非以及复位敏感放大器，还通过一个预充平衡管，在预充时平衡位线和位线非的电压。
所述双译码电路包括两组相同结构的译码器，所述译码器输出的数据与该译码器的使能信号与操作后输出值所述或门。
所述逻辑运算电路为半加器逻辑电路，所述半加器逻辑电路将经过所述单端敏感放大器电路处理的位线与位线非进行或非操作得到两个存储的数据累加和的结果，将经过所述单端敏感放大器电路处理的位线输出缓冲器产生进位信号。
所述逻辑运算电路为多位加法器逻辑电路，所述多位加法器逻辑电路当低位完成基于位线端相应的逻辑运算即向高位进位。
有益效果
由于采用了上述的技术方案，本发明与现有技术相比，具有以下的优点和积极效果：本发明在位线端加入相关的组合逻辑电路实现逻辑运算，无需CPU频繁访问内存读取数据，直接在存储器内部实现数据的存储和运算，避免了因CPU频繁访问内存导致功耗上升的问题。
附图说明
图1是本发明实施方式的结构示意图；
图2是本发明实施方式中单端敏感放大器电路的结构示意图；
图3是本发明实施方式中双译码电路的的结构示意图；
图4是本发明实施方式中半加器逻辑电路的结构示意图；
图5是本发明实施方式中多位加法器逻辑电路的结构示意图。
具体实施方式
下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
本发明的实施方式涉及一种基于SRAM实现存内运算的电路结构，如图1所示，包括双译码电路、存储阵列电路、单端敏感放大器电路和逻辑运算电路。本实施方式中存储阵列电路为8个block组成的阵列，双译码电路为两组5-32译码器，每个block由32个字线和4个Col组成，通过对两组译码器的控制实现在阵列存储数据时一组译码器有效控制字线，在实现运算逻辑时，两组译码器同时有效控制字线，即所述存储阵列在存储数据的模式下时，所述双译码电路中的一个译码器进行工作，所述存储阵列在运算模式下时，所述双译码电路中的两个译码器同时进行工作。其中，所述双译码电路输出端通过或门与存储阵列电路相连，所述存储阵列电路的位线实现线与操作，位线非实现或非操作后分别通过所述单端敏感放大器电路处理后送入所述逻辑运算电路。
如图2所示，所述单端敏感放大器电路分别对所述存储阵列电路的位线和位线非进行读取操作，当读取的电平高于参考电压时输出高地平，当读取的电压低于参考电压时输出低电平。其中，PMOS管P1，PMOS管P2，PMOS管P3和PMOS管P4为读选通通路，分别对位线、位线非和参考电压Vref进行读选通；PMOS管P7为预充平衡管，在预充时平衡位线BLT和位线非BLC的电压；PMOS管P5和PMOS管P6为预充管，用于预充位线BLT和位线非BLC以及复位敏感放大器；PMOS管P9，PMOS管P10，PMOS管P17和PMOS管P18为去耦管，用于敏感放大器工作时隔离位线BLT和位线非BLC上的耦合电容。NMOS管N5和NMOS管N6为开关管，由信号saen控制。
如图3所示，本实施方式中的双译码电路分别由两组5-32译码器构成，每组译码器都工作在one-hot模式。每组译码器输出的数据经过相应的使能后输出，最后两者通过或门输出。当存储阵列电路工作在存储数据的模式下时，只需要译码器A或者译码器B中任意一个工作，使能EnA或者EnB信号即可实现控制一个字线工作，达到存取数据的效果。当存储阵列工作在运算模式下时，需要译码器A和译码器B同时工作，需同时使能EnA和EnB信号，经过或门输出可以控制两个字线同时工作，达到控制两组多位数据实现运算的效果。
本实施方式中的逻辑运算电路可以为半加器逻辑电路，如图4所示，该电路直接实现两个1位的数据直接进行相加，并直接输出累加结果和产生的进位信号。该电路是由分别位于字线WL1和字线WL2上的存储单元分别存储A和B两个信号，当进行加法运算时，字线WL1和字线WL2同时开启，位线BLT实现线与操作，位线非BLC实现或非操作，之后分别通过相应的敏感放大器放大处理输出数据。dout＝A&B，doub＝！A&！B，由德摩根定理可知！A&！B＝！(A|B)，即或非操作，dout和doutb经过或非门实现两个存储的数据A和B累加和的结果(Sum)，dout经过输出缓冲器产生进位信号(Cout)。
本实施方式中的逻辑运算电路还可以为多位加法器逻辑电路。如图5所示，该电路在一个系统时钟周期内将两组8位的数据直接进行相加，直接输出一组9位的结果。该加法器逻辑电路的高位无需等待低位运算完成之后向高位进位，当低位完成基于位线BLT相应的逻辑运算，即可向高位进位。此加法电路比传统的加法电路速度快，延时小。
不难发现，本发明在位线端加入相关的组合逻辑电路实现逻辑运算，无需CPU频繁访问内存读取数据，直接在存储器内部实现数据的存储和运算，避免了因CPU频繁访问内存导致功耗上升的问题。

Claims (6)

1.一种基于SRAM实现存内运算的电路结构，包括双译码电路、存储阵列电路、单端敏感放大器电路和逻辑运算电路，其特征在于，所述双译码电路输出端通过或门与存储阵列电路相连，所述存储阵列电路的位线实现线与操作，位线非实现或非操作后分别通过所述单端敏感放大器电路处理后送入所述逻辑运算电路；所述存储阵列在存储数据的模式下时，所述双译码电路中的一个译码器进行工作，所述存储阵列在运算模式下时，所述双译码电路中的两个译码器同时进行工作。
2.根据权利要求1所述的基于SRAM实现存内运算的电路结构，其特征在于，所述单端敏感放大器电路分别对所述存储阵列电路的位线和位线非进行读取操作，当读取的电平高于参考电压时输出高地平，当读取的电压低于参考电压时输出低电平。
3.根据权利要求2所述的基于SRAM实现存内运算的电路结构，其特征在于，所述单端敏感放大器电路通过四个PMOS管作为读选通通路分别对位线、位线非和两个参考电压进行读选通，通过四个去耦管分别位线、位线非和两个参考电压上的耦合电容；所述单端敏感放大器电路通过两个预充管分别预充位线和位线非以及复位敏感放大器，还通过一个预充平衡管，在预充时平衡位线和位线非的电压。
4.根据权利要求1所述的基于SRAM实现存内运算的电路结构，其特征在于，所述双译码电路包括两组相同结构的译码器，所述译码器输出的数据与该译码器的使能信号与操作后输出值所述或门。
5.根据权利要求1所述的基于SRAM实现存内运算的电路结构，其特征在于，所述逻辑运算电路为半加器逻辑电路，所述半加器逻辑电路将经过所述单端敏感放大器电路处理的位线与位线非进行或非操作得到两个存储的数据累加和的结果，将经过所述单端敏感放大器电路处理的位线输出缓冲器产生进位信号。
6.根据权利要求1所述的基于SRAM实现存内运算的电路结构，其特征在于，所述逻辑运算电路为多位加法器逻辑电路，所述多位加法器逻辑电路当低位完成基于位线端相应的逻辑运算即向高位进位。
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