CN116665728A - 一种用于磁性随机存储器的存内全加器电路 - Google Patents
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Abstract
本发明公开了一种用于磁性随机存储器的存内全加器电路，具有双工作模式：读出放大模式和存内计算CIM模式。对于数据读取，可以在低电压和低隧道磁阻率下获得高良率。对于存内逻辑运算，存储阵列同一列中任意两个存储单元的半加结果都可以通过一步运算得到，再结合外围电路，该方案可以形成一个全加器。通过重新设计存储器阵列的外围电路，可以构建一个多位全加器，相比纯逻辑电路，所提出的32位全加器可以降低25％的能耗。现阶段，基于非易失性存储器的存内计算是降低能耗和延迟的主要方案之一。
Description
技术领域
本发明属于集成电路领域，尤其涉及一种用于磁性随机存储器的存内全加器电路。
背景技术
本世纪以来，计算机及人工智能等领域蓬勃发展，也带来了大量数据运算和存储的需求，针对非易失性存储器的可靠性和性能要求正不断提高。同时由于存储器在芯片系统中所占面积大，功耗占比高，因此拥有高性能低功耗的存储器是突破硬件性能瓶颈的关键。相较于SRAM、DRAM等传统存储器而言，STT-MRAM具有非易失这一显著优点。而与目前已有广泛应用的非易失性存储器FLASH相比，STT-MRAM具有低能耗、高数据读写速度，以及极高耐久度等优点，符合大数据时代的存储需求。此外，随着近年来芯片产业布局逐渐深入，工艺技术日渐成熟，为MRAM的大范围商业化应用提供了广阔前景，而基于STT-MRAM的存内计算研究正成为未来挖掘MRAM存储器性能的突破口。
STT-MRAM的主要工作单元为磁隧道结(MTJ)，由具有磁性的固定层和自由层，以及非磁性氧化隔离层组成。固定参考层较厚，它的磁矩方向不会改变；自由层较薄，它的磁矩方向与固定层或相同或相反，可以用来表征二进制信息0和1。当存在由位线经MTJ到源线的高于MTJ翻转阈值的电流时，所产生的合磁场可将自由层磁矩反转，实现信息写入，电流的方向决定了写入的二进制数据。由于巨磁阻效应，自由层和固定参考层的磁矩方向相同时，MTJ的电阻较小，而它们方向相反时MTJ电阻较大。
传统的冯诺依曼架构将存储和计算分开，指令和数据仅在特定时段传送到运算器中参与运算，导致大量数据转移，计算并行度低，存在“存储墙”。许多研究都注重解决“存储墙”问题。主要研究方向分为两种：近存计算(nearmemorycomputing,NMC)和存内计算(computing-in-memory,CIM)。新兴的CIM方案可以通过并行操作和处理数据而不将数据传输到处理器，能有效降低能源消耗和数据读取延迟。由于MRAM特殊的存储信息方式，能够通过研究在存储阵列间设计电路完成二值化运算操作，从而提高芯片系统效率，满足信息时代的数据运算需求。
发明内容
本发明目的在于提供一种用于磁性随机存储器的存内全加器电路,以解决传统的冯诺依曼架构将存储和计算分开，指令和数据仅在特定时段传送到运算器中参与运算，导致大量数据转移，计算并行度低，存在“存储墙”的技术问题。
为解决上述技术问题，本发明的具体技术方案如下：
一种用于磁性随机存储器的存内全加器电路，磁性随机存储器MRAM的存储单元由2个磁隧道结MTJ和2个N型场效应管NMOS作为访存晶体管组成，称为2T-2M存储单元；磁隧道结MTJ由磁性介质构成的固定层、自由层和氧化隔离层组成；固定层厚，它的磁矩方向不会改变；自由层薄，它的磁矩方向与固定层或相同或相反，所述磁隧道结MTJ的固定层和自由层的相对磁化方向决定了磁隧道结MTJ的状态；存储单元中的两个MTJ的状态分别为反平行AP和平行P，即二者状态相反；当磁隧道结MTJ的自由层的方向平行于固定层，磁隧道结MTJ的磁阻低为RP，表示逻辑“0”；当自由层的磁化方向与固定层反平行时，磁阻高为RAP，表示逻辑“1”；存储单元访问操作由位线BL和BLB、源线SL和SLB、字线WL控制；
用于磁性随机存储器的存内全加器电路包括由读取放大电路、锁存电路和计算电路构成的存内半加器电路和额外的CMOS组合逻辑半加器；读取放大电路和计算电路由引线BL和BLB相连，读取放大电路和锁存电路由引线SA1和SA2相连；读取放大电路放大电压信号并读取MRAM的存储数据，包括锁存器和灵敏放大器CSA两个部分，整个读取放大电路由6个PMOS管和2个NMOS管连接构成；其中2个NMOS管的栅极连接钳位电压Vc，保证MRAM中的数据不被改写，6个PMOS管构成一个正反馈电路，放大因磁阻造成的压差，将2T-2M存储单元中的数据在SA1和SA2处以高低电平的形式输出；锁存电路用于检测压差变化稳定后保存数据，由5个PMOS管、5个NMOS管和1个反相器连接构成，其具体连接方式为输入数据SA1、SA2分别通过两个由1个PMOS和1个NMOS构成的传输门，得到的结果接到一个由3个PMOS管和3个NMOS管构成的交叉耦合的反向器两端，从而使交叉耦合的反向器左右节点的电压保持高低稳定；计算电路根据存储数据内容做二值化逻辑运算后级联，由2个PMOS管,2个NMOS管，4个反相器，1个与门，1个与非门和1个异或门连接构成，BLB和BL信号分别接到1个PMOS管的源极和另一个PMOS管的栅极，这两个PMOS管的漏级再分别连接两个NMOS管的源极，使BLB和BL信号分别控制两个PMOS管的导通和关断，将信号按三种情况传输到X,Y处接入逻辑门：当BL处为低，BLB处为高时，X处为低，Y处为高；当BL处为高，BLB处为低时，X处为高，Y处为低；当BL和BLB处状态相同时，X和Y处均为低；再将X、Y接入反向器，再将X、Y连接与门，与非门，异或门和反相器，对两位数据进行半加运算；
用于磁性随机存储器的存内全加器电路工作模式包括读出放大模式和存内计算CIM模式；读出放大模式由读取放大电路和锁存电路共同工作实现，存内计算CIM模式由读取放大电路，计算电路和额外的CMOS组合逻辑半加器共同工作实现。
进一步的，在读出放大模式中，磁性随机存储器MRAM读出时，读取放大电路开始工作，只有一组存储单元被一条WL激活，只有一个地址下的数据被读出；读出放大模式的工作原理如下：
在预充电阶段，BL和BLB在信号PRE和AMP的控制下被充电到高电平；由于WL未被激活，因此在读取放大电路中没有闭合回路，也没有从电源流经存储单元到地的电流存在；
当WL、AMP变高时，放大阶段开始；2T-2M存储单元使两个MTJ在BL和BLB处的状态相反；BL和BLB同时放电，产生与电压相关的放电速度差，由BL和BLB的电阻差决定；在第一级放大中，由M1和M2组成的锁存器PMOS将压差放大到并输出到节点SA1和SA2；
放大阶段结束时，节点SA1处的电压VSA1和节点SA2处的电压VSA2分别存储在锁存电路PMOS的两侧；在第二级放大中，LAT信号电压拉高时，锁存阶段开始；
节点SA1和SA2的电压被送到锁存器中进行放大，锁存电路的输出是读取的结果。
进一步的，在存内计算CIM模式时，读取放大电路和计算电路同时工作；所述读取放大电路所在的列中的两个存储单元被2条WL激活；
若存储在被激活的两个存储单元中的数据为(1、0)或(0、1)，代表BL和BLB端有相同的电阻；若存储在两个存储单元中的数据为(0、0)或(1、1)，代表BL和BLB端有不同的电阻；在存内计算CIM模式下，读取放大电路和计算电路同时工作区分三种电阻值的组合：BL上的高电阻，BLB上的高电阻，以及两者具有相同电阻；利用这种同时读两个存储单元的方法，并接入计算电路中的逻辑门电路及额外的CMOS组合逻辑半加器电路，从而实现存内逻辑运算。
进一步的，读取电路的CIM模式对两个在阵列中同一列存储单元中的数据进行与/异或操作，在阵列内部实现了一个半加器；存内的全加器是通过在半加法器外添加一个COMS组合逻辑半加器来构建的。
进一步的，读取放大电路进行STT-MRAM存内计算的阵列级设计；所述存储阵列中的全加器通过进位信号相连；两组数据可以同时被激活；通过一次运算，完成了两组多位数据的全加；要处理的数据必须在存储阵列中按位对齐。
本发明的用于磁性随机存储器的存内全加器电路，具有以下优点：
(1)本发明所研究的混合存内运算电路实现低功耗和低延迟，在读出放大工作模式中，2T-2M存储单元与1T-1M存储单元相比，读取裕度和良率均有显著提高。通过蒙特卡罗(MC)方法评估了工艺波动对电路性能的影响，同时考虑了整体和局部晶体管参数的统计学分布。根据仿真结果，当电源电压为0.6V且TMR大于100％时，读出良率可达到99.4％。
(2)本发明所研究的基于自旋转移矩磁性随机存储器STT-MRAM的存内运算电路，采用商用16nmFinFET工艺和40nm尺寸MTJ设计。在存内计算CIM工作模式中，采用存储阵列，在其内部进行运算，与传统的全加操作相比，避免了数据的读出和搬运，有效降低加法操作的功耗。在多位宽的情况下，功耗会进一步降低，所提出的32位存内全加电路与传统运算电路相比，可节省约25.1％的功耗。
附图说明
图1是冯.诺依曼架构及非冯架构(存内计算)的模型示意图；
图2(a)是本发明2T-2M存储单元结构示意图；
图2(b)是本发明磁隧道结的并行和反并行状态示意图；
图3是本发明读取放大电路，锁存电路和运算电路的原理图；
图4是本发明读取放大模块中读取“1”和“0”的时序波形图；
图5(a)是本发明在不同隧道磁阻率的条件下，读取良率与工作电压的关系图；
图5(b)是本发明在检测到不同的电阻值时，在不同工作电压条件下，读取良率与隧道磁阻率的关系图；
图5(c)是本发明在检测到相同的电阻值时，在不同工作电压条件下，读取良率与隧道磁阻率的关系图；
图6(a)是本发明CIM模式下检测到不同电阻值时的仿真波形图；
图6(b)是本发明CIM模式下检测到相同电阻值时的仿真波形图；
图7是本发明存内半加器和全加器的原理图。
图8是本发明提出的存内计算阵列的原理图。
具体实施方式
为了更好地了解本发明的目的、结构及功能，下面结合附图，对本发明一种用于磁性随机存储器的存内全加器电路做进一步详细的描述。
冯诺依曼架构将存算分开，存在大量数据转移，计算并行度低，存在“存储墙”。许多研究都注重解决内存墙相关问题。目前的主要研究方向分为两种：近存计算(nearmemorycomputing,NMC)和存内计算(computing-in-memory,CIM)。其原理如图1所示。新兴的CIM方案可以通过并行操作和处理数据而不将数据传输到处理器，能有效降低数据读取延迟和节省能耗。
MRAM作为新一代非易失性存储器，采用磁隧道结MTJ存储信息，其由带磁性的固定参考层、自由层和氧化隔离层组成。固定参考层较厚，它的磁矩方向不会改变；自由层较薄，它的磁矩方向与固定层或相同或相反，可以用来表征二进制信息0和1。当位线和附加写信息线均有电流通过时，它们产生的合磁场可将自由层磁矩反转，实现信息写入。由于巨磁阻效应，自由层和固定参考层的磁矩方向相同时，MTJ的电阻较小，而它们方向相反时MTJ电阻较大。
本发明所述的一种用于磁性随机存储器的存储阵列间的运算电路，包括读取放大电路、锁存电路和计算电路。读取放大电路放大电压信号并读取MRAM的存储数据，由6个PMOS管和2个NMOS管连接构成(图3左上)。锁存电路用于检测压差变化稳定后保存数据，由5个PMOS管、5个NMOS管和1个反相器连接构成(图3下方)。计算电路根据存储数据内容做二值化逻辑运算后级联，由2个PMOS管，2个NMOS管，4个反相器，1个与门，1个与非门和一个异或门连接构成(图3右上)。
MRAM的一个存储单元由两个磁隧道结MTJ和两个NMOS管共同组成，其中两个磁隧道结磁化方向相反，其具体结构如图2所示。读取放大电路能够根据MTJ不同磁化状态下的电阻特性读出存储信息。锁存电路分辨到数据单元和参考单元间电压差达到阈值时将数据锁存。而计算电路和读取放大电路一同工作，区分存内计算CIM模式下两组存储单元的数据，其结果再和与、异或等逻辑门相连接，构成一个半加器，再与额外的CMOS组合逻辑半加器相连接，组成了图7中的全加器电路，再将存储阵列内的全加器按位级联就得到了存内多位全加器。
在读取放大电路中，存储单元的访问操作由位线(BL和BLB)、源线(SL和SLB)和字线(WL)控制。在预充电阶段，BL和BLB在信号PRE和AMP的控制下进行高电平充电，由于WL未激活，因此不存在闭合回路，整个电路没有电流通过。当WL、AMP变为高电平时，放大阶段开始。2T-2M存储单元使得两个MTJ在BL和BLB的状态相反。BL和BLB同时放电，产生由于电压差导致的放电速度差。由M1和M2组成的PMOS锁存器将这种电压差进行第一次放大到节点SA1和SA2。在放大阶段结束时，SA1和SA2的电压(VSA1和VSA2)分别存储在PMOS锁存器的两侧。当LAT为高电平时，锁存阶段开始。SA1和SA2处的电压被送到锁存器进行第二次放大。锁存器的输出是经两级放大的结果。在BL处MTJ的电阻为RP，在BLB处的MTJ的电阻为RAP，读出的OUT将是表示‘0’，OUTB表示‘1’。读取放大模块电路时序如图4所示，钳位电压Vc用于保证流过MTJ的电流在一定范围内不改变它的值。工作电压小于0.8V时，Vc与电源电压相同，这个电压下的电流不会造成MTJ的值被改变，保护存储器的数据不被破坏。当MTJ磁化方向不同时，在不同供电电压和隧道磁阻下的读取良率如图5所示。
在计算电路中，在读取放大电路和锁存电路正常工作的前提下，读取电路所在的列中的两个比特单元被字线激活。运算读取电路能够区分出以下三种情况：BL上的电阻更大，BLB上电阻更大，以及两者电阻相同，这三种结果分别对应储存在2比特数据(A,B)中的数据为(1,1)、(0,0)、相异三种情况，检测到不同电阻及相同电阻的仿真波形图如图6所示。由于对数据进行二值化逻辑运算(与、或、非)时，(0,1)和(1,0)的运算结果一致，故不再进一步加以区分。再增加外围电路构成多位全加器，组成如图8所示结构的存储运算阵列，就可以得到对应存储单元的存内运算结果。
可以理解，本发明是通过一些实施例进行描述的，本领域技术人员知悉的，在不脱离本发明的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等效替换。另外，在本发明的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明的精神和范围。因此，本发明不受此处所公开的具体实施例的限制，所有落入本申请的权利要求范围内的实施例都属于本发明所保护的范围内。
Claims (5)
1.一种用于磁性随机存储器的存内全加器电路，其特征在于，所述磁性随机存储器MRAM的存储单元由2个磁隧道结MTJ和2个N型场效应管NMOS作为访存晶体管组成，称为2T-2M存储单元；磁隧道结MTJ由磁性介质构成的固定层、自由层和氧化隔离层组成；固定参考层厚，它的磁矩方向不会改变；自由层薄，它的磁矩方向与固定层或相同或相反，所述磁隧道结MTJ的固定层和自由层的相对磁化方向决定了磁隧道结MTJ的状态；存储单元中的两个MTJ的状态分别为反平行AP和平行P，即二者状态相反；当磁隧道结MTJ的自由层的方向平行于固定层，磁隧道结MTJ的磁阻低为RP，表示逻辑“0”；当自由层的磁化方向与固定层反平行时，磁阻高为RAP，表示逻辑“1”；存储单元访问操作由位线BL和BLB、源线SL和SLB、字线WL控制；
所述的用于磁性随机存储器的存内全加器电路包括由读取放大电路、锁存电路和计算电路构成的存内半加器电路和额外的CMOS组合逻辑半加器；读取放大电路和计算电路由引线BL和BLB相连，读取放大电路和锁存电路由引线SA1和SA2相连；读取放大电路放大电压信号并读取MRAM的存储数据，包括锁存器和灵敏放大器CSA两个部分，整个读取放大电路由6个PMOS管和2个NMOS管连接构成；其中2个NMOS管的栅极连接钳位电压Vc，保证MRAM中的数据不被改写，6个PMOS管构成一个正反馈电路，放大因磁阻造成的压差，将2T-2M存储单元中的数据在SA1和SA2处以高低电平的形式输出；锁存电路用于检测压差变化稳定后保存数据，由5个PMOS管、5个NMOS管和1个反相器连接构成，其具体连接方式为输入数据SA1、SA2分别通过两个由1个PMOS和1个NMOS构成的传输门，得到的结果接到一个由3个PMOS管和3个NMOS管构成的交叉耦合的反向器两端，从而使交叉耦合的反向器左右节点的电压保持高低稳定；计算电路根据存储数据内容做二值化逻辑运算后级联，由2个PMOS管,2个NMOS管，4个反相器，1个与门，1个与非门和1个异或门连接构成，BLB和BL信号分别接到1个PMOS管的源极和另一个PMOS管的栅极，这两个PMOS管的漏级再分别连接两个NMOS管的源极，使BLB和BL信号分别控制两个PMOS管的导通和关断，将信号按三种情况传输到X,Y处接入逻辑门：当BL处为低，BLB处为高时，X处为低，Y处为高；当BL处为高，BLB处为低时，X处为高，Y处为低；当BL和BLB处状态相同时，X和Y处均为低；再将X、Y接入反向器，再将X、Y连接与门，与非门，异或门和反相器，对两位数据进行半加运算；
用于磁性随机存储器的存内全加器电路工作模式包括读出放大模式和存内计算CIM模式；读出放大模式由读取放大电路和锁存电路共同工作实现，存内计算CIM模式由读取放大电路，计算电路和额外的CMOS组合逻辑半加器共同工作实现。
2.根据权利要求1所述的一种用于磁性随机存储器的存内全加器电路，其特征在于，在读出放大模式中，磁性随机存储器MRAM读出时，读取放大电路开始工作，只有一组存储单元被一条WL激活，只有一个地址下的数据被读出；读取放大电路的工作如下：
在预充电阶段，BL和BLB在信号PRE和AMP的控制下被充电到高电平；由于WL未被激活，因此在读取放大电路中没有闭合回路，也没有从电源流经存储单元到地的电流存在；
当WL、AMP变高时，放大阶段开始；2T-2M存储单元使两个MTJ在BL和BLB处的状态相反；BL和BLB同时放电，产生与电压相关的放电速度差，由BL和BLB的电阻差决定；在第一级放大中，由PMOS管M1和M2将压差放大到并输出到节点SA1和SA2；放大阶段结束时，节点SA1处的电压VSA1和节点SA2处的电压VSA2分别存储在锁存器PMOS的两侧；在第二级放大中，LAT信号电压拉高时，锁存阶段开始；节点SA1和SA2的电压被送到锁存器中进行放大，锁存电路的输出是读取的结果。
3.根据权利要求2所述的用于磁性随机存储器的存内全加器电路，其特征在于，在存内计算CIM模式时，读取放大电路和计算电路同时工作；所述读取放大电路所在的列中的两个存储单元被2条WL激活；
若存储在被激活的两个存储单元中的数据为(1、0)或(0、1)，代表BL和BLB端有相同的电阻；若存储在两个存储单元中的数据为(0、0)或(1、1)，代表BL和BLB端有不同的电阻；在存内计算CIM模式下，读取放大电路和计算电路同时工作区分三种电阻值的组合：BL上的高电阻，BLB上的高电阻，以及两者具有相同电阻；利用这种同时读两个存储单元的方法，并接入计算电路中的逻辑门电路及额外的CMOS组合逻辑半加器电路，从而实现存内逻辑运算。
4.根据权利要求3所述的用于磁性随机存储器的存内全加器电路，其特征在于，所述读取电路的CIM模式对两个在阵列中同一列存储单元中的数据进行与/异或操作，在阵列内部实现了一个半加器；存内的全加器是通过在半加法器外添加一个CMOS组合逻辑半加器来构建的。
5.根据权利要求4所述的用于磁性随机存储器的存内全加器电路，其特征在于，所述读取放大电路进行STT-MRAM存内计算的阵列级设计；所述存储阵列中的全加器通过进位信号相连；两组数据可以同时被激活；通过一次运算，完成了两组多位数据的全加；要处理的数据必须在存储阵列中按位对齐。
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2023
- 2023-03-10 CN CN202310229360.8A patent/CN116665728A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117807021A (zh) * | 2024-03-01 | 2024-04-02 | 安徽大学 | 2t-2mtj存算单元和mram存内计算电路 |
| CN117807021B (zh) * | 2024-03-01 | 2024-05-10 | 安徽大学 | 2t-2mtj存算单元和mram存内计算电路 |
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