CN117807021A - 2t-2mtj存算单元和mram存内计算电路 - Google Patents

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Abstract

本申请涉及一种2T‑2MTJ存算单元和MRAM存内计算电路，其中，该2T‑2MTJ存算单元包括：第一NMOS管和第一磁隧道结，第一磁隧道结的正向端用于连接第一子位线，第一磁隧道结的反向端连接第一NMOS管的漏极，第一NMOS管的源极用于连接第一子源线；第二NMOS管和第二磁隧道结，第二磁隧道结的正向端用于连接第二子位线，第一磁隧道结的反向端连接第二NMOS管的漏极，第二NMOS管的源极用于连接第二子源线；其中，第一NMOS管和第二NMOS管的栅极用于连接同一存算字线。该2T‑2MTJ存算单元构成的存算阵列面积较小，能够实现高密度的存内计算。因此，解决了目前的基于静态随机存取存储器的存内计算电路中SRAM‑CIM阵列面积较大，其会阻碍CMOS技术下芯片计算密度提高的问题。

Description

2T-2MTJ存算单元和MRAM存内计算电路
技术领域
本申请涉及集成电路领域，特别是涉及一种2T-2MTJ存算单元和MRAM存内计算电路。
背景技术
近年来，深度神经网络（DNN）在人工智能（AI）和物联网（IoT）等众多应用领域取得了前所未有的成功，如语音识别、图像处理、人脸识别等。为了将算法研究成果推广至实际应用场景，人工智能算法的硬件加速方法研究得到了学术圈和产业界的广泛关注，深度神经网络是人工智能算法的核心，从经典卷积神经网络（CNN）如AlexNet和VGG，到MobileNet和ResNet，再到在图像识别和分类任务上具有出色表现的Vision Transforme，这些网络都需要使用多位输入（IN）、权重（W）和输出（OUT）进行乘法累加（MAC）操作，以实现多数AI应用所需的推理精度。传统的基于冯·诺依曼架构的全数字AI边缘处理器在执行MAC操作时，由于数据在处理单元和内存之间的移动，会产生大量的能量开销和延迟，阻碍芯片性能的进一步提升，这一问题被称为“内存墙”。
存内计算（CIM）是一种克服内存墙问题并通过允许内存模块内并行数据处理来提高能源效率的方法，在执行多位MAC操作时，这种优势尤为明显。
基于静态随机存取存储器（SRAM）的存内计算方案在过程成熟度和计算精度方面具有竞争优势。许多基于SRAM-CIM方案的工作支持布尔逻辑、搜索和MAC操作，适用于多种不同的神经网络。随着AI应用的发展，神经网络的尺度呈指数级增长，各种应用场景内存密度要求越来越高。然而，SRAM-CIM阵列的大面积阻碍了CMOS技术下芯片计算密度的提高，这就导致SRAM和片外存储器之间必须频繁地进行数据移动。
针对目前的基于静态随机存取存储器的存内计算电路中SRAM-CIM阵列面积较大，其会阻碍CMOS技术下芯片计算密度提高的问题，目前还不存在较为有效地计算方案。
发明内容
在本发明中提供了一种2T-2MTJ（Magnetic Tunnel Junction，磁隧道结）存算单元和MRAM（Magnetic Random Access Memory，磁性随机存取存储器）存内计算电路，以解决目前的基于静态随机存取存储器的存内计算电路中SRAM-CIM阵列面积较大，其会阻碍CMOS技术下芯片计算密度提高的问题。
第一个方面，在本发明中提供了一种2T-2MTJ存算单元，其包括：
第一NMOS管和第一磁隧道结，所述第一磁隧道结的正向端用于连接第一子位线，所述第一磁隧道结的反向端连接所述第一NMOS管的漏极，所述第一NMOS管的源极用于连接第一子源线；
第二NMOS管和第二磁隧道结，所述第二磁隧道结的正向端用于连接第二子位线，所述第二磁隧道结的反向端连接所述第二NMOS管的漏极，所述第二NMOS管的源极用于连接第二子源线；
其中，所述第一NMOS管和所述第二NMOS管的栅极用于连接同一存算字线。
在其中的一些实施例中，所述第一磁隧道结和所述第二磁隧道结均包括自由层、氧化阻挡层和固定层，所述氧化阻挡层的两侧分别连接所述自由层和所述固定层，所述固定层的磁向固定，所述自由层的磁向非固定；
当所述自由层和所述固定层的磁向相同时，所述第一磁隧道结和所述第二磁隧道结处于相对低阻状态；当所述自由层和所述固定层的磁向相反时，所述第一磁隧道结和所述第二磁隧道结处于相对高阻状态。
第二个方面，在本发明中提供了一种MRAM存内计算电路，其包括：多个第一个方面所述的2T-2MTJ存算单元。
在其中的一些实施例中，其包括主存算阵列、字线组和位线组；
所述主存算阵列包括两个主存储模块，每个所述主存储模块包括列分布的8个子存储模块，每个所述子存储模块包括SAR-ADC、移位加法器和行列分布的8×2个子存算阵列，每个所述子存算阵列包括行分布的单元阵列、正反馈单元、连接单元和级联计算单元，所述单元阵列包括多个所述2T-2MTJ存算单元；
所述字线组包括存算字线组、水平字线对、输入字线对和运算字线；
在每个所述主存储模块中，同行所述单元阵列连接同一所述存算字线组，同行所述连接单元连接同一所述水平字线对，同行级联计算单元连接同一所述输入字线对，同列所述级联计算单元连接同一所述运算字线，所述级联计算单元通过所述运算字线连接所述SAR-ADC，所述SAR-ADC连接所述移位加法器；
所述位线组包括子位线对、子源线对、全局位线对和全局源线对；
在每个所述子存算阵列中，所述单元阵列、所述正反馈单元和所述连接单元连接同一所述子位线对和同一所述子源线对；
在每个所述子存储模块中，同列所述连接单元连接同一所述全局位线对和同一所述全局源线对。
在其中的一些实施例中，所述存算字线组包括16条存算字线；
所述子位线对包括第一子位线和第二子位线，所述子源线对包括第一子源线和第二子源线；
所述单元阵列包括行列分布的16×2个所述2T-2MTJ存算单元；
在每个所述子存算阵列中，同列所述2T-2MTJ存算单元连接同一所述第一子位线、同一所述第一子源线、同一所述第二子位线和同一所述第二子源线；
在每个所述主存储模块中，同行所述2T-2MTJ存算单元连接同一所述存算字线。
在其中的一些实施例中，所述正反馈单元包括第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管；
所述第三NMOS管的源极、栅极和漏极分别连接所述第一子源线、使能信号节点和所述第六NMOS管的源极，所述第四NMOS管的源极、栅极和漏极分别连接所述第二子源线、所述使能信号节点和所述第五NMOS管的源极，所述第五NMOS管的栅极连接所述第一子位线，所述第六NMOS管的栅极连接所述第二子位线，所述第五NMOS管和所述第六NMOS管的漏极均接地。
在其中的一些实施例中，所述水平字线对包括第一水平字线和第二水平字线，所述全局位线对包括第一全局位线和第二全局位线，所述全局源线对包括第一全局源线和第二全局源线，所述位线组还包括局部位线；
所述连接单元包括第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管和反相器；
所述第七NMOS管的源极和漏极分别连接所述第一子源线和所述第一全局源线，所述第八NMOS管的源极和漏极分别连接所述第二子源线和所述第二全局源线，所述第七NMOS管和所述第八NMOS管的栅极连接同一所述第一水平字线；
所述第九NMOS管的源极和漏极分别连接所述第一子位线和所述第一全局位线，所述第十NMOS管的源极和漏极分别连接所述第二子位线和所述第二全局位线，所述第九NMOS管和所述第十NMOS管的栅极连接同一所述第二水平字线，所述反相器的输入和输出分别连接所述第二子位线和局部位线。
在其中的一些实施例中，所述位线组还包括第一局部位线和第二局部位线，所述输入字线对包括第一输入字线和第二输入字线；
所述级联计算单元包括第一计算单元和第二计算单元；
所述第一计算单元包括第十一NMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管，所述第十三NMOS管和所述第十四NMOS管的栅极连接同一所述第一输入字线，所述第十一NMOS管的漏极连接所述第十三NMOS管的源极，所述第十二NMOS管的漏极连接所述第十四NMOS管的源极，所述第十三NMOS管和所述第十四NMOS管的漏极均接地，所述第十一NMOS管和所述第十二NMOS管的栅极分别连接第一局部位线和第二局部位线；
所述第二计算单元包括第十五NMOS管、第十六NMOS管、第十七NMOS管和第十八NMOS管，所述第十七NMOS管和所述第十八NMOS管的栅极连接同一所述第二输入字线，所述第十五NMOS管的漏极连接所述第十七NMOS管的源极，所述第十六NMOS管的漏极连接所述第十八NMOS管的源极，所述第十七NMOS管和所述第十八NMOS管的漏极均接地，所述第十五NMOS管和所述第十六NMOS管的栅极分别连接第一局部位线和第二局部位线；
所述第十一NMOS管、所述第十二NMOS管、所述第十五NMOS管和所述第十六NMOS管的源极连接同一所述运算字线。
在其中的一些实施例中，所述第十一至十八NMOS管均为基于全耗尽型绝缘体上硅工艺的NMOS管；
所述第十一NMOS管、所述第十三NMOS管、所述第十六NMOS管和所述第十八NMOS管的背栅连接第一电压；
所述第十二NMOS管和所述第十四NMOS管的背栅连接第二电压；
所述第十五NMOS管和所述第十七NMOS管的背栅连接第三电压。
在其中的一些实施例中，所述MRAM存内计算电路还包括：
行译码器，用于控制字线驱动；
字线驱动，用于根据所述行译码器的译码结果控制所述字线组中各条字线的开启或关闭；
预充模块，用于对所述位线组中各个位线和源线进行充电；
模式选择模块，用于选择读写模式或是计算模式；
灵敏放大器，用于在读模式下输出任意所述2T-2MTJ存算单元中存储的数据；
输入输出端口，用于在写模式下获取待写入的输入数据，并在读模式下输出读取到的存储数据；
时序控制模块，用于生成读操作和写操作以及运算过程中所需的各个时钟信号。
与相关技术相比，在本发明中提供的2T-2MTJ存算单元和MRAM存内计算电路，通过采用结构较为简单的2T-2MTJ存算单元构成存算阵列，其构成的存算阵列面积较小，能够实现高密度的存内计算。因此，解决了目前的基于静态随机存取存储器的存内计算电路中SRAM-CIM阵列面积较大，其会阻碍CMOS技术下芯片计算密度提高的问题。
本申请的一个或多个实施例的细节在以下附图和描述中提出，以使本申请的其他特征、目的和优点更加简明易懂。
附图说明
图1是本发明的实施例中提供的2T-2MTJ存算单元的结构图；
图2是本发明实施例中的磁隧道结的结构图；
图3是本发明的实施例中提供的MRAM存内计算电路的结构图；
图4为本发明实施例中子存算阵列的结构图；
图5为本发明实施例中正反馈单元的结构图；
图6为本发明实施例中连接单元的结构图；
图7为本发明实施例中级联计算单元的结构图；
图8是本发明一实施例中MRAM存内计算电路的结构图；
图9为本发明实施例中FDSOI晶体管的背栅偏置的电流仿真结果图；
图10为本发明实施例中级联计算单元的功能仿真结果图；
图11为本发明实施例中MRAM存内计算电路的蒙特卡洛仿真结果图。
具体实施方式
为更清楚地理解本申请的目的、技术方案和优点，下面结合附图和实施例，对本申请进行了描述和说明。
除另作定义外，本申请所涉及的技术术语或者科学术语应具有本申请所属技术领域具备一般技能的人所理解的一般含义。在本申请中的“一”、“一个”、“一种”、“该”、“这些”等类似的词并不表示数量上的限制，它们可以是单数或者复数。在本申请中所涉及的术语“包括”、“包含”、“具有”及其任何变体，其目的是涵盖不排他的包含；例如，包含一系列步骤或模块（单元）的过程、方法和系统、产品或设备并未限定于列出的步骤或模块（单元），而可包括未列出的步骤或模块（单元），或者可包括这些过程、方法、产品或设备固有的其他步骤或模块（单元）。在本申请中所涉及的“连接”、“相连”、“耦接”等类似的词语并不限定于物理的或机械连接，而可以包括电气连接，无论是直接连接还是间接连接。在本申请中所涉及的“多个”是指两个或两个以上。“和/或”描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。通常情况下，字符“/”表示前后关联的对象是一种“或”的关系。在本申请中所涉及的术语“第一”、“第二”、“第三”等，只是对相似对象进行区分，并不代表针对对象的特定排序。
在本发明的实施例中提供了一种2T-2MTJ存算单元，图1是本发明的实施例中提供的2T-2MTJ存算单元的结构图，如图2所示，该存算单元包括：
第一NMOS管N1和第一磁隧道结MTJ1，第一磁隧道结MTJ1的正向端用于连接第一子位线BL，第一磁隧道结MTJ1的反向端连接第一NMOS管N1的漏极，第一NMOS管N1的源极用于连接第一子源线SL；第二NMOS管N2和第二磁隧道结MTJ2，第二磁隧道结MTJ2的正向端用于连接第二子位线BLB，第二磁隧道结MTJ2的反向端连接第二NMOS管N2的漏极，第二NMOS管N2的源极用于连接第二子源线SLB；其中，第一NMOS管N1和第二NMOS管N2的栅极用于连接同一存算字线WL。
在上述计算方案中，提供了一种结构简单的2T-2MTJ存算单元。其中，子源线是指与2T-2MTJ存算单元直接连接的源线，在若干2T-2MTJ存算单元构成MRAM存内计算电路中，子源线还会与全局源线连接；同理，子位线是指与2T-2MTJ存算单元直接连接的位线，在若干2T-2MTJ存算单元构成MRAM存内计算电路中，子位线还会与全局位线连接。
由于本发明提供的2T-2MTJ存算单元的结构较为简单，其构成的存算阵列面积较小，能够实现高密度的存内计算。因此，解决了目前的基于静态随机存取存储器的存内计算电路中SRAM-CIM阵列面积较大，其会阻碍CMOS技术下芯片计算密度提高的问题。
图2是本发明实施例中的磁隧道结的结构图。参照图2，在其中的一些实施例中，第一磁隧道结MJT1和第二磁隧道结MJT2均包括自由层FL、氧化阻挡层OBL和固定层PL，氧化阻挡层OBL的两侧分别连接自由层FL和固定层PL，固定层PL的磁向固定，自由层FL的磁向非固定；当自由层FL和固定层PL的磁向相同时，第一磁隧道结MJT1和第二磁隧道结MJT2处于相对低阻状态；当自由层FL和固定层PL的磁向相反时，第一磁隧道结MJT1和第二磁隧道结MJT2处于相对高阻状态。
其中，相对低阻状态和相对高阻状态是一对相对状态，磁隧道结MTJ处于相对高阻状态时的电阻大于其处于相对低阻状态时的电阻。因此，磁隧道结MTJ处于相对低阻状态，对应逻辑状态“0”，磁隧道结MTJ处于相对高阻状态，对应逻辑状态“1”。
基于本发明提供的2T-2MTJ存算单元，本发明还提供了一种采用若干该2T-2MTJ存算单元构成的MRAM存内计算电路。
图3是本发明的实施例中提供的MRAM存内计算电路的结构图，如图3所示，在其中的一些实施例中，该MRAM存内计算电路包括主存算阵列、字线组和位线组。
主存算阵列包括两个主存储模块（Bank），每个主存储模块包括列分布的8个子存储模块（Sub-Bank0至Sub-Bank7），每个子存储模块包括SAR-ADC、移位加法器和行列分布的8×2个子存算阵列，每个子存算阵列包括行分布的单元阵列、正反馈单元、连接单元和级联计算单元，单元阵列包括多个2T-2MTJ存算单元。
字线组包括存算字线组、水平字线对、输入字线对和运算字线VCL；在每个主存储模块中，同行单元阵列连接同一存算字线组，同行连接单元连接同一水平字线对，同行级联计算单元连接同一输入字线对，同列级联计算单元连接同一运算字线VCL，级联计算单元通过运算字线VCL连接SAR-ADC，SAR-ADC连接移位加法器。
位线组包括子位线对、子源线对、全局位线对和全局源线对；在每个子存算阵列中，单元阵列、正反馈单元和连接单元连接同一子位线对和同一子源线对；在每个子存储模块中，同列连接单元连接同一全局位线对和同一全局源线对。
在本实施例中，MRAM存内计算电路包括主存算阵列、字线组和位线组。其中，主存算阵列可以分为两个完全相同的Bank（主存储模块），分别为左Bank和右Bank，每个Bank有八个完全相同且列分布的Sub-Bank（子存储模块）构成，列分布是指各个子存储模块处于不同列。其中，单元阵列、正反馈单元、连接单元和级联计算单元处于不同行，关于上述各个部分的构成如下：
图4为本发明实施例中子存算阵列的结构图。参照图3和图4，存算字线组包括16条存算字线WL；子位线对包括第一子位线BL和第二子位线BLB，子源线对包括第一子源线SL和第二子源线SLB；单元阵列包括行列分布的16×2个2T-2MTJ存算单元；在每个子存算阵列中，同列2T-2MTJ存算单元连接同一第一子位线BL、同一第一子源线SL、同一第二子位线BLB和同一第二子源线SLB；在每个主存储模块中，同行2T-2MTJ存算单元连接同一存算字线WL。
具体的，每个单元阵列包括16行2列的2T-2MTJ存算单元，即：子存算阵列每行包括2个2T-2MTJ存算单元，每列包括16个2T-2MTJ存算单元。在子存算阵列中，对于每列的16个2T-2MTJ存算单元，其第一磁隧道结MTJ1的正向端连接同一第一子位线BL，第一NMOS管N1的源极连接同一第一子源线SL，第二磁隧道结MTJ2的正向端连接同一第二子位线BLB，第二NMOS管N2的源极连接同一第二子源线SLB。在主存储模块中，对于每行的32个2T-2MTJ存算单元（行向上，每个主存储模块包括8个子存储模块，每个子存储模块包括2个子存算阵列，每个子存算阵列包括2个2T-2MTJ存算单元），其第一NMOS管N1和第二NMOS管N2的栅极连接同一存算字线WL。
图5为本发明实施例中正反馈单元的结构图。参照图5，正反馈单元包括第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6；第三NMOS管N3的源极、栅极和漏极分别连接第一子源线SL、使能信号节点EN和第六NMOS管N6的源极，第四NMOS管N4的源极、栅极和漏极分别连接第二子源线SLB、使能信号节点EN和第五NMOS管N5的源极，第五NMOS管N5的栅极连接第一子位线BL，第六NMOS管N6的栅极连接第二子位线BLB，第五NMOS管N5和第六NMOS管N6的漏极均接地。
具体的，每个子存算阵列包括列分布的两个正反馈单元，即每列存算单元对应一个正反馈单元。
图6为本发明实施例中连接单元的结构图。参照图6，水平字线对包括第一水平字线WWL和第二水平字线HWL，全局位线对包括第一全局位线GBL和第二全局位线GBLB，全局源线对包括第一全局源线GSL和第二全局源线GSLB，位线组还包括局部位线LBL；连接单元包括第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10和反相器；第七NMOS管N7的源极和漏极分别连接第一子源线SL和第一全局源线GSL，第八NMOS管N8的源极和漏极分别连接第二子源线SLB和第二全局源线GSLB，第七NMOS管N7和第八NMOS管N8的栅极连接同一第一水平字线WWL；第九NMOS管N9的源极和漏极分别连接第一子位线BL和第一全局位线GBL，第十NMOS管N10的源极和漏极分别连接第二子位线BLB和第二全局位线GBLB，第九NMOS管N9和第十NMOS管N10的栅极连接同一第二水平字线HWL，反相器的输入和输出分别连接第二子位线BLB和局部位线LBL。
具体的，每个子存算阵列包括列分布的两个连接单元，即每列存算单元对应一个连接单元。连接单元的作用主要是将子位线和子源线分别连接在全局位线和全局源线上,以及将第二子位线BLB与局部位线LBL连接。同列的第一子位线BL连接同一第一全局位线GBL，同列的第二子位线BLB连接同一第二全局位线GBLB，同列的第一子源线SL连接同一第一全局源线GSL，同列的第二子源线SLB连接同一第二全局源线GSLB。
图7为本发明实施例中级联计算单元的结构图。参照图7，局部位线LBL分为第一局部位线LBL1和第二局部位线LBL2，输入字线对包括第一输入字线INM和第二输入字线INL；级联计算单元包括第一计算单元和第二计算单元；第一计算单元包括第十一NMOS管N11、第十二NMOS管N12、第十三NMOS管N13和第十四NMOS管N14，第十三NMOS管N13和第十四NMOS管N14的栅极连接同一第一输入字线INM，第十一NMOS管N11的漏极连接第十三NMOS管N13的源极，第十二NMOS管N12的漏极连接第十四NMOS管N14的源极，第十三NMOS管N13和第十四NMOS管N14的漏极均接地，第十一NMOS管N11和第十二NMOS管N12的栅极分别连接第一局部位线LBL1和第二局部位线LBL2；第二计算单元包括第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17和第十八NMOS管N18，第十七NMOS管N17和第十八NMOS管N18的栅极连接同一第二输入字线INL，第十五NMOS管N15的漏极连接第十七NMOS管N17的源极，第十六NMOS管N16的漏极连接第十八NMOS管N18的源极，第十七NMOS管N17和第十八NMOS管N18的漏极均接地，第十五NMOS管N15和第十六NMOS管N16的栅极分别连接第一局部位线LBL1和第二局部位线LBL1；第十一NMOS管N11、第十二NMOS管N12、第十五NMOS管N15和第十六NMOS管N16的源极连接同一运算字线VCL。
具体的，每个子存算阵列包括一个级联计算单元。在每个子存算阵列中，存在两列存算单元，每列存算单元均连接有一条第二子位线BLB，则级联计算单元中的第十一NMOS管N11和第十二NMOS管N12的栅极分别通过反相器连接不同的第二子位线BLB。不同级联计算单元通过不同运算字线VCL与对应的SAR-ADC（逐次逼近寄存器型模数转换器）连接，每个子存储模块中的两个SAR-ADC与同一移位加法器连接。每个级联计算单元中包括两条局部位线LBL1和LBL2，分别对应两个连接单元，两个单元中的反相器的输出分别连接两条局部位线LBL1和LBL2。
优选的，第十一至十八NMOS管均为基于全耗尽型绝缘体上硅工艺（FDSOI）的NMOS管，该类型NMOS管的源漏下有一层超薄埋氧层，背栅有很强的偏置能力；第十一NMOS管N11、第十三NMOS管N13、第十六NMOS管N16和第十八NMOS管N18的背栅连接第一电压sub1；第十二NMOS管N12和第十四NMOS管N14的背栅连接第二电压sub2；第十五NMOS管N15和第十七NMOS管N17的背栅连接第三电压sub3。
其中，该级联计算单元的电流特性为：第十一NMOS管N11、第十三NMOS管N13、第十六NMOS管N16和第十八NMOS管N18的背栅偏置电流为2倍电流2I，第十二NMOS管N12和第十四NMOS管N14的背栅偏置电流为4倍电流4I，第十五NMOS管N15和第十七NMOS管N17的背栅偏置电流为1倍电流1I。
如上，已经通过多个实施例较为完整地介绍了本发明提供的MRAM存内计算电路的整体结构及其子存算阵列的具体结构，上述结构是本发明针对MRAM存内计算电路重点进行改进的部分。除了上述构成之外，MRAM存内计算电路还应当具备一些基础功能模块。
图8是本发明一实施例中MRAM存内计算电路的结构图。参照图8，在一具体实施例中，MRAM存内计算电路还包括：行译码器，用于控制字线驱动；字线驱动，用于根据行译码器的译码结果控制字线组中各条字线的开启或关闭；预充模块，用于对位线组中各个位线和源线进行充电；模式选择模块，用于选择读写模式或是计算模式；灵敏放大器，用于在读模式下输出任意2T-2MTJ存算单元中存储的数据；输入输出端口，用于在写模式下获取待写入的输入数据，并在读模式下输出读取到的存储数据；时序控制模块，用于生成读操作和写操作以及运算过程中所需的各个时钟信号。
通过添加上述功能模块，使得存内计算可以完整运行。上述MRAM存内计算电路可以用于实现数据存储及逻辑运算功能，逻辑运算功能包括单比特乘法、单比特与多比特数的乘法以及单比特数与多比特数的乘累加运算。如下介绍各个功能的实现原理。
1.数据存储功能
本发明实施例提供的MRAM存内计算电路中2T-2MTJ存算单元的数据存储功能包括数据读、数据写和数据保持。
1.1数据写操作
根据待写入数据，对第一全局位线GBL和第一全局源线GSL（或者，第二全局位线GBLB和第二全局源线GSLB）充电，当第一水平字线WWL和第二水平字线HWL为高电平时，对应的第一子位线BL和第二子源线SLB（或者，第二子位线BLB和第一子源线SL）被充电到高电平，当外部地址信号有效时，通过地址译码电路确定了待写数据的2T-2MTJ存算单元，当存算字线WL为高电平时，会形成从位线到源线（源线到位线）的持续放电通路，自由层FL的磁向会根据电流方向被改写，电流持续一段时间后，对应逻辑状态被写入2T-2MTJ存算单元，写操作完成。其中，2T-2MTJ存算单元中2个磁隧道结MTJ为相反的逻辑状态，写入数据时电流方向也相反。
例如，对于某一2T-2MTJ存算单元，当需要向第一磁隧道结MTJ1写入数据“1”时，第一子位线BL及第二子源线SLB被预充到高电平，当存算字线WL开启后，传输管内第一NMOS管N1和第二NMOS管N2导通，此时第一磁隧道结MTJ1中的电流流向为由第一子位线BL到第一子源线SL，第二磁隧道结MTJ2中的电流流向为由第二子源线SLB到第二子位线BLB，第一磁隧道结MTJ1的自由层FL磁向被写电流翻转为与固定层PL磁向相反的方向，第二磁隧道结MTJ2被写电流翻转为与固定层PL磁向相同的方向，至此完成该2T-2MTJ存算单元的数据写入操作。
1.2数据读操作
在读操作开始之前，第一全局位线GBL和第二全局位线GBLB被预充到高电平，当第二水平字线HWL为高电平时，对应的第一子位线BL和第二子位线BLB被预充到高电平，此时第二水平字线HWL转为低电平。外部地址信号有效时，通过地址译码电路确定了待读数据的2T-2MTJ存算单元时，当存算字线WL为高电平时，会形成从第一子位线BL到第一子源线SL以及第二子位线BLB到第二子源线SLB的放电通路，由于第一磁隧道结MTJ1和第二磁隧道结MTJ2的阻态不同，两条放电通路的放电速度也不同，使得第一子位线BL和第二子位线BLB具有一定的电压差，第一子位线BL和第二子位线BLB的电压差通过灵敏放大器的放大及数据输出驱动电路，使得2T-2MTJ存算单元的数据被读出，读操作完成。
例如，当原存储节点中分别存储有数据“1”（第一磁隧道结MTJ1）和数据“0”（第二磁隧道结MTJ2）时，在存算字线WL开启，第一NMOS管N1和第二NMOS管N2导通后，第一子位线BL会通过第一磁隧道结MTJ1放电，第二子位线BLB会通过第二磁隧道结MTJ2放电，由于第一磁隧道结MTJ1的阻值大于第二磁隧道结MTJ2，因此第一子位线BL的电压下降速度低于第二子位线BLB，在一段时间后第一子位线BL和第二子位线BLB建立电压差ΔV，由灵敏放大器的放大后读出。
1.3数据保持操作
当2T-2MTJ存算单元的存算字线WL未打开时，位线与源线之间不会产生放电通路，两个磁隧道结MTJ中自由层FL的磁向不会改变，数据得以保持。此外，在断电状态下，位线与源线之间同样不会产生放电通路，因此该2T-2MTJ存算单元的数据即使在断电情况下也能保持。
2.逻辑运算功能
本发明实施例提供的MRAM存内计算电路中2T-2MTJ存算单元支持实现的逻辑运算功能包括单比特与单比特数的乘法、单比特与两比特数的乘法、两比特数与两比特数以及多比特数与多比特数乘法的乘累加运算。该逻辑运算功能是通过级联计算单元与移位加法器实现的，在执行单比特数与单比特数乘法、单比特数与两比特数乘法时，只需要级联计算单元部分参与，完整的级联计算单元能执行两比特数与两比特数乘法，多比特数与多比特数乘法则需要结合移位加法器实现。
2.1单比特数×单比特数
在2T-2MTJ存算单元中，乘法运算过程中，第二输入字线INL的输入信号作为乘法运算的单比特输入；第一磁隧道结MTJ1的值作为单比特权重或多比特权重的其中一位上的值，运算字线VCL的电压值作为乘累加结果。运算过程具体由级联计算单元中的放电路径实现，运算字线VCL的放电路径由第一磁隧道结MTJ1的权重以及第二输入字线INL上的输入信号控制。即：实现的乘法运算为：
VCL=MTJ1×INL
例如，当存算单元内第一磁隧道结MTJ1存储的数据为“0”，第二磁隧道结MTJ2存储的数据为“1”，即乘法运算的权重为“0”（第二操作数）。此时，由于第一磁隧道结MTJ1经过一级反相器同第十五NMOS管N15的源极相连，第十五NMOS管N15为高电平使能，此时第十五NMOS管N15为关闭状态，从运算字线VCL到地端的放电路径关闭。因此无论第十七NMOS管N17栅极连接的第二输入字线INL的输入信号为高电平（操作数为1）还是低电平（操作数为0），运算字线VCL均无法放电，放电电流为0。即实现运算过程：“0×0=0”和“0×1=0”。
同理，当2T-2MTJ存算单元内第一磁隧道结MTJ1存储的数据为“1”，第二磁隧道结MTJ2存储的数据为“0”，即乘法运算的权重为“1”（第二操作数）。此时，第十五NMOS管N15处于导通状态，放电路径的导通状态则进一步取决于第十七NMOS管N17的导通状态，当第十七NMOS管N17的栅极连接的第二输入字线INL的输入信号为低电平（第一操作数为0），放电路径关闭，放电电流为0，即实现运算过程：“1×0=0”。当第十七NMOS管N17的栅极连接的第二输入字线INL的输入信号为高电平（操作数为1），则放电路径打开，运算字线VCL经过单位延时后完成放电，电压下降一个ΔV，即实现运算过程“1×1=1”。
本发明实施例提供的MRAM存内计算电路中2T-2MTJ存算单元在执行单比特数×单比特数乘法运算过程中运算逻辑的真值表如下：
表1 存算单元在执行单比特数×单比特数乘法运算过程中运算逻辑真值表
2.2两比特数×两比特数
在2T-2MTJ存算单元中，在乘法运算过程中，第一输入字线INM和第二输入字线INL的输入信号作为乘法运算的单比特输入；第一磁隧道结MTJ1的值作为单比特权重或多比特权重的其中一位上的值，对于两比特权重来说，高位和低位分别表征为第二局部位线LBL1和第一局部位线LBL0的电位，运算字线VCL的电压值作为乘累加结果。运算过程具体由级联计算单元中的放电路径实现，运算字线VCL的放电路径由第一局部位线LBL1和第二局部位线LBL2的电位，以及第一输入字线INM和第二输入字线INL上的输入信号控制。即：实现的乘法运算为：
VCL=INL INM×LBL1 LBL2
本发明实施例提供的MRAM存内计算电路中2T-2MTJ存算单元在执行两比特数×两比特数乘法运算过程中运算逻辑的真值表如下：
表2 存算单元在执行两比特数×两比特数乘法运算过程中运算逻辑真值表
2.3多比特乘法运算
以下将以2bit×4bit运算为例，对本实施例中多比特乘法的运算逻辑和电路原理进行说明：
在2bit×Nbit的乘法运算中，至少需要使用到同一行的N个子阵列。例如，2bit×4bit则需要两个子存算阵列。而2bit×8bit则需要利用两个子存储模块中同一行对应的两个子存算阵列。
该多比特乘法的运算模型为：A2A1×B4B3B2B1；其中，A2A1为2bit数，A1、A2为2bit数上不同位的值，A1、A2的权重分别为20、21；B1B2B3B4为4bit数，B1、B2、B3、B4则为4bit数上不同位上的值，B1、B2、B3、B4的权重分别为20、21、22、23。
在本实施例的运算过程中，每次运算时默认开启的分别是四个子存算阵列中相同行。例如，本实例运算过程中都开启子存算阵列的第一行的2T-2MTJ存算单元，选中的子存算阵列就执行2bit×4bit的乘累加操作，选中的4个2T-2MTJ存算单元就是执行2bit×4bit的乘累加操作的基本单元。
在运算过程，两比特数×多比特数的过程和两比特数乘两比特数的运算过程完全一致，区别在于多比特数的乘累加结果在经过SAR-ADC量化后，多比特数的高位和低位的乘累加结果在移位加法器中移位的位数不同。例如，对于2bit×4bit乘法A2A1×B4B3B2B1来说，其中A2A1×B2B1在第一个子存算阵列中进行，A2A1×B4B3在第二个子存算阵列中进行，第一个子存算阵列中的乘法结果进入移位加法器中不移位，第二个子存算阵列中的乘法结果进入移位加法器中左移两位（相当于位权由20和21转为22和23），最终将两个子存算阵列中移位后的结果进行结合，完成最终结果的输出。
2.4多比特乘累加运算
以上内容介绍了实现多比特乘法的基本逻辑和原理，在此基础上，以下进一步介绍多比特乘累加的运算过程：
结合前文内容可知，本实施例提供的MRAM存内计算电路利用同行的子存算阵列可以实现2bit×4bit的乘法运算以及两比特数与多比特数乘法运算的拓展。由于每列子存算阵列有共同的运算字线VCL，因此如果在每个子存储模块中，分别从纵向的8行子存算阵列中分别按照相同的步骤抽取对应位置的2T-2MTJ存算单元同时执行乘法运算，那么每个存算单元的运算结果的电压差也会在运算字线VCL上累加并输出带权重的总电压变化量，不同位权的运算字线VCL的电位经过SAR-ADC量化后送入移位加法器中，高位权的量化值经过移位后与低位权量化值相加，就实现对每一列的多比特乘法的乘积进行累加，也就是需要完成的多比特乘累加运算。
由于本发明中的每个子存储模块具有8行子存算阵列，该MRAM存内计算电路在一轮运算中最多支持对8个多比特乘法结果进行累加。
以4比特数的乘累加为例，在实际运算过程，假设输入第一输入字线INM和第二输入字线INL的输入信号为A2、A1，第一行子存算阵列中第一行4个磁隧道结的组合为B4B3B2B1，第二行子存算阵列中第一行4个磁隧道结的组合为C4C3C2C1，……，第八行子存算阵列第一行4个磁隧道结的组合为I4I3I2I1。
在第一条运算字线VCL上的输出结果为：
A2A1×B2B1+A2A1×C2C1＋……＋A2A1×I2I1
在第二条运算字线VCL上的输出结果为：
A2A1×B4B3+A2A1×C4C3＋……＋A2A1×I4I3
假设经过SAR-ADC量化后的第一条运算字线VCL的输出值为M7 M6 M5 M4 M3 M2M1，第二条运算字线VCL的输出值为N7 N6 N5 N4 N3 N2 N1，则最终的8个2bit×4bit乘累加经过移位加法器输出的值为：
N7 N6 N5 N4 N3 N2 N1 0 0＋M7 M6 M5 M4 M3 M2 M1
若要实现四比特数与四比特数的乘累加运算，则需要将输入的4bit拆分为两个2bit数经过两个2bit×4bit乘累加周期完成。假设第一个周期8个2bit×4bit乘累加经过移位加法器输出的值为X9 X8 X7 X6 X5 X4 X3 X2 X1，第二个周期8个2bit×4bit乘累加经过移位加法器输出的值为Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1，则最终的8个4bit×4bit乘累加经过移位加法器输出的值为：
X9 X8 X7 X6 X5 X4 X3 X2 X1+ Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 0 0
综上，本实例提供的MRAM存内计算电路，实现了8组8bit位权的乘累加运算，且8个子存储模块可并行运算，该动态位权之处在于，子存算阵列中两比特位权可按需组合，通过移位加法器，能支持高比特位权运算的拓展。该MRAM存内计算电路设计关键在于，在单个子存算阵列中进行两比特数与两比特数的乘法，8bit的位权由4个子存算阵列在移位加法器中实现。在一个主存储模块中，第1列的子存算阵列中进行位权21和20的乘累加运算，第2列子存算阵列中进行位权23和22的乘累加运算，由第一列和第二列子阵列组成第一个子存储模块，其内进行低4bit位权的乘累加运算，8个子存储模块可并行计算；同理，在另一主存储模块中，由第一列和第二列子存算阵列组成第一个子存储模块，其内进行高4bit位权的乘累加运算，即位权为27、26、25和24的乘累加运算，左右两个主存储模块共同完成8组8bit位权的乘累加运算。
需要说明的是：以上内容均为以128×128的基本阵列为例，对本发明方案的介绍。在其他实施例中，基于相同的“模块和阵列的划分”和“子阵列权重分配”的电路设计思想，也可以根据需要对基本阵列的规模进行缩小或放大，以调整MRAM存内计算电路对不同比特数的多比特乘法或乘累加运算的兼容性。比如单个子存算阵列中可以包括更多行的2T-2MTJ存算单元，以支持对更多个多比特乘法结果进行累加。
综上，本实施例提供的MRAM存内计算电路执行单比特与多比特数的乘法和乘累加运算的操作过程如下：
S1：打开预充电开关，对阵列中的64条运算字线VCL进行预充电操作。
S2：根据权重数据并行激活阵列中子存算阵列对应行的运算字线VCL，根据输入数据激活对应第一输入字线INM和第二输入字线INL，运算字线VCL的电位表征运算结果。
S3：通过SAR-ADC对每条运算字线VCL上的结果进行量化，完成运算结果从模拟域到数字域的转化并输出到移位加法器。
S4：移位加法器完成高位权重运算结果的移位，并实现最终结果的累加输出。
本实施例提供的MRAM存内计算电路的相关测试如下：
1、对FDSOI晶体管的背栅偏置的仿真。
本实验基于22nm工艺，对FDSOI晶体管在不同背栅偏压下仿真，仿真结果如图9所示。分析可知，背栅偏置电流大小呈1:2:4，故能实现运算位权之分。
2、功能仿真。
对级联计算单元的不同的输入与权重的组合进行仿真，其放电后的电压水准如图10所示。
分析可知，本实施提供的级联计算单元能实现两比特数与两比特数乘法的基本计算功能。
3、蒙特卡洛仿真。
为了验证本发明提供的方案能有效克服工艺波动影响，本实验采用22nm工艺，在仿真器中对MRAM存内计算电路中运算字线在不同的输入与权重组合下，进行5000次蒙特卡洛仿真和功能测试，仿真结果如图11所示。
分析可知，相邻的结果之间没有交叠，其识别率得到了保证。
应该明白的是，这里描述的具体实施例只是用来解释这个应用，而不是用来对它进行限定。根据本申请提供的实施例，本领域普通技术人员在不进行创造性劳动的情况下得到的所有其它实施例，均属本申请保护范围。
显然，附图只是本申请的一些例子或实施例，对本领域的普通技术人员来说，也可以根据这些附图将本申请适用于其他类似情况，但无需付出创造性劳动。另外，可以理解的是，尽管在此开发过程中所做的工作可能是复杂和漫长的，但是，对于本领域的普通技术人员来说，根据本申请披露的技术内容进行的某些设计、制造或生产等更改仅是常规的技术手段，不应被视为本申请公开的内容不足。

Claims (10)

1.一种2T-2MTJ存算单元，其特征在于，其包括：
第一NMOS管和第一磁隧道结，所述第一磁隧道结的正向端用于连接第一子位线，所述第一磁隧道结的反向端连接所述第一NMOS管的漏极，所述第一NMOS管的源极用于连接第一子源线；
第二NMOS管和第二磁隧道结，所述第二磁隧道结的正向端用于连接第二子位线，所述第二磁隧道结的反向端连接所述第二NMOS管的漏极，所述第二NMOS管的源极用于连接第二子源线；
其中，所述第一NMOS管和所述第二NMOS管的栅极用于连接同一存算字线。
2.根据权利要求1所述的2T-2MTJ存算单元，其特征在于，所述第一磁隧道结和所述第二磁隧道结均包括自由层、氧化阻挡层和固定层，所述氧化阻挡层的两侧分别连接所述自由层和所述固定层，所述固定层的磁向固定，所述自由层的磁向非固定；
当所述自由层和所述固定层的磁向相同时，所述第一磁隧道结和所述第二磁隧道结处于相对低阻状态；
当所述自由层和所述固定层的磁向相反时，所述第一磁隧道结和所述第二磁隧道结处于相对高阻状态。
3.一种MRAM存内计算电路，其特征在于，其包括多个如权利要求1或2所述的2T-2MTJ存算单元。
4.根据权利要求3所述的MRAM存内计算电路，其特征在于，其包括主存算阵列、字线组和位线组；
所述主存算阵列包括两个主存储模块，每个所述主存储模块包括列分布的8个子存储模块，每个所述子存储模块包括SAR-ADC、移位加法器和行列分布的8×2个子存算阵列，每个所述子存算阵列包括行分布的单元阵列、正反馈单元、连接单元和级联计算单元，所述单元阵列包括多个所述2T-2MTJ存算单元；
所述字线组包括存算字线组、水平字线对、输入字线对和运算字线；
在每个所述主存储模块中，同行所述单元阵列连接同一所述存算字线组，同行所述连接单元连接同一所述水平字线对，同行级联计算单元连接同一所述输入字线对，同列所述级联计算单元连接同一所述运算字线，所述级联计算单元通过所述运算字线连接所述SAR-ADC，所述SAR-ADC连接所述移位加法器；
所述位线组包括子位线对、子源线对、全局位线对和全局源线对；
在每个所述子存算阵列中，所述单元阵列、所述正反馈单元和所述连接单元连接同一所述子位线对和同一所述子源线对；
在每个所述子存储模块中，同列所述连接单元连接同一所述全局位线对和同一所述全局源线对。
5.根据权利要求4所述的MRAM存内计算电路，其特征在于，所述存算字线组包括16条存算字线；
所述子位线对包括第一子位线和第二子位线，所述子源线对包括第一子源线和第二子源线；
所述单元阵列包括行列分布的16×2个所述2T-2MTJ存算单元；
在每个所述子存算阵列中，同列所述2T-2MTJ存算单元连接同一所述第一子位线、同一所述第一子源线、同一所述第二子位线和同一所述第二子源线；
在每个所述主存储模块中，同行所述2T-2MTJ存算单元连接同一所述存算字线。
6.根据权利要求5所述的MRAM存内计算电路，其特征在于，所述正反馈单元包括第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管；
所述第三NMOS管的源极、栅极和漏极分别连接所述第一子源线、使能信号节点和所述第六NMOS管的源极，所述第四NMOS管的源极、栅极和漏极分别连接所述第二子源线、所述使能信号节点和所述第五NMOS管的源极，所述第五NMOS管的栅极连接所述第一子位线，所述第六NMOS管的栅极连接所述第二子位线，所述第五NMOS管和所述第六NMOS管的漏极均接地。
7.根据权利要求6所述的MRAM存内计算电路，其特征在于，所述水平字线对包括第一水平字线和第二水平字线，所述全局位线对包括第一全局位线和第二全局位线，所述全局源线对包括第一全局源线和第二全局源线，所述位线组还包括局部位线；
所述连接单元包括第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管和反相器；
所述第七NMOS管的源极和漏极分别连接所述第一子源线和所述第一全局源线，所述第八NMOS管的源极和漏极分别连接所述第二子源线和所述第二全局源线，所述第七NMOS管和所述第八NMOS管的栅极连接同一所述第一水平字线；
所述第九NMOS管的源极和漏极分别连接所述第一子位线和所述第一全局位线，所述第十NMOS管的源极和漏极分别连接所述第二子位线和所述第二全局位线，所述第九NMOS管和所述第十NMOS管的栅极连接同一所述第二水平字线，所述反相器的输入和输出分别连接所述第二子位线和所述局部位线。
8.根据权利要求7所述的MRAM存内计算电路，其特征在于，所述局部位线分为第一局部位线和第二局部位线，所述输入字线对包括第一输入字线和第二输入字线；
所述级联计算单元包括第一计算单元和第二计算单元；
所述第一计算单元包括第十一NMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管，所述第十三NMOS管和所述第十四NMOS管的栅极连接同一所述第一输入字线，所述第十一NMOS管的漏极连接所述第十三NMOS管的源极，所述第十二NMOS管的漏极连接所述第十四NMOS管的源极，所述第十三NMOS管和所述第十四NMOS管的漏极均接地，所述第十一NMOS管和所述第十二NMOS管的栅极分别连接第一局部位线和第二局部位线；
所述第二计算单元包括第十五NMOS管、第十六NMOS管、第十七NMOS管和第十八NMOS管，所述第十七NMOS管和所述第十八NMOS管的栅极连接同一所述第二输入字线，所述第十五NMOS管的漏极连接所述第十七NMOS管的源极，所述第十六NMOS管的漏极连接所述第十八NMOS管的源极，所述第十七NMOS管和所述第十八NMOS管的漏极均接地，所述第十五NMOS管和所述第十六NMOS管的栅极分别连接第一局部位线和第二局部位线；
所述第十一NMOS管、所述第十二NMOS管、所述第十五NMOS管和所述第十六NMOS管的源极连接同一所述运算字线。
9.根据权利要求8所述的MRAM存内计算电路，其特征在于，所述第十一至十八NMOS管均为基于全耗尽型绝缘体上硅工艺的NMOS管；
所述第十一NMOS管、所述第十三NMOS管、所述第十六NMOS管和所述第十八NMOS管的背栅连接第一电压；
所述第十二NMOS管和所述第十四NMOS管的背栅连接第二电压；
所述第十五NMOS管和所述第十七NMOS管的背栅连接第三电压。
10.根据权利要求4所述的MRAM存内计算电路，其特征在于，所述MRAM存内计算电路还包括：
行译码器，用于控制字线驱动；
字线驱动，用于根据所述行译码器的译码结果控制所述字线组中各条字线的开启或关闭；
预充模块，用于对所述位线组中各个位线和源线进行充电；
模式选择模块，用于选择读写模式或是计算模式；
灵敏放大器，用于在读模式下输出任意所述2T-2MTJ存算单元中存储的数据；
输入输出端口，用于在写模式下获取待写入的输入数据，并在读模式下输出读取到的存储数据；
时序控制模块，用于生成读操作和写操作以及运算过程中所需的各个时钟信号。
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Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170263298A1 (en) * 2016-03-11 2017-09-14 Kabushiki Kaisha Toshiba Semiconductor storage device
CN113467751A (zh) * 2021-07-16 2021-10-01 东南大学 一种基于磁性随机存储器的模拟域存内计算阵列结构
CN113688984A (zh) * 2021-08-25 2021-11-23 东南大学 一种基于磁性随机存储器的存内二值化神经网络计算电路
CN113948130A (zh) * 2021-10-25 2022-01-18 中国电子科技集团公司第五十八研究所 基于2t-2mtj存储单元的磁性随机存储器阵列及其读写方法
US20220310146A1 (en) * 2020-07-21 2022-09-29 Institute Of Microelectronics Of The Chinese Academy Of Sciences Spintronic device, sot-mram storage cell, storage array and in-memory computing circuit
US20220351761A1 (en) * 2020-05-18 2022-11-03 Reexen Technology Co., Ltd. Sub-cell, Mac array and Bit-width Reconfigurable Mixed-signal In-memory Computing Module
CN115954029A (zh) * 2023-01-09 2023-04-11 安徽大学 多比特运算模块以及使用了该模块的存内计算电路结构
CN116126779A (zh) * 2023-02-21 2023-05-16 安徽大学 一种9t存算电路、乘累加运算电路、存内运算电路及芯片
CN116312678A (zh) * 2023-02-10 2023-06-23 安徽大学 读裕度增强型存储阵列、读操作时序控制电路及存储器
CN116434804A (zh) * 2023-06-12 2023-07-14 安徽大学 一种9T2M的nvSRAM单元、模式切换电路以及非易失性存储电路
CN116665728A (zh) * 2023-03-10 2023-08-29 东南大学 一种用于磁性随机存储器的存内全加器电路
US20230386565A1 (en) * 2022-05-25 2023-11-30 Stmicroelectronics International N.V. In-memory computation circuit using static random access memory (sram) array segmentation and local compute tile read based on weighted current

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170263298A1 (en) * 2016-03-11 2017-09-14 Kabushiki Kaisha Toshiba Semiconductor storage device
US20220351761A1 (en) * 2020-05-18 2022-11-03 Reexen Technology Co., Ltd. Sub-cell, Mac array and Bit-width Reconfigurable Mixed-signal In-memory Computing Module
US20220310146A1 (en) * 2020-07-21 2022-09-29 Institute Of Microelectronics Of The Chinese Academy Of Sciences Spintronic device, sot-mram storage cell, storage array and in-memory computing circuit
CN113467751A (zh) * 2021-07-16 2021-10-01 东南大学 一种基于磁性随机存储器的模拟域存内计算阵列结构
CN113688984A (zh) * 2021-08-25 2021-11-23 东南大学 一种基于磁性随机存储器的存内二值化神经网络计算电路
CN113948130A (zh) * 2021-10-25 2022-01-18 中国电子科技集团公司第五十八研究所 基于2t-2mtj存储单元的磁性随机存储器阵列及其读写方法
US20230386565A1 (en) * 2022-05-25 2023-11-30 Stmicroelectronics International N.V. In-memory computation circuit using static random access memory (sram) array segmentation and local compute tile read based on weighted current
CN115954029A (zh) * 2023-01-09 2023-04-11 安徽大学 多比特运算模块以及使用了该模块的存内计算电路结构
CN116312678A (zh) * 2023-02-10 2023-06-23 安徽大学 读裕度增强型存储阵列、读操作时序控制电路及存储器
CN116126779A (zh) * 2023-02-21 2023-05-16 安徽大学 一种9t存算电路、乘累加运算电路、存内运算电路及芯片
CN116665728A (zh) * 2023-03-10 2023-08-29 东南大学 一种用于磁性随机存储器的存内全加器电路
CN116434804A (zh) * 2023-06-12 2023-07-14 安徽大学 一种9T2M的nvSRAM单元、模式切换电路以及非易失性存储电路

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
VINOD KUMAR JOSHI: "From MTJ Device to Hybrid CMOS/MTJ Circuits: A Review", IEEE ACCESS, 22 October 2020 (2020-10-22), pages 194105 - 194146, XP011818110, DOI: 10.1109/ACCESS.2020.3033023 *
WILLIAM STALLINGS: "计算机组成与体系结构性能设计", 31 August 2021, 机械工业出版社, pages: 137 - 138 *
张光军: "STT-MRAM自旋磁存储器可靠性的关键问题研究", 中国博士论文电子期刊, 15 December 2023 (2023-12-15) *
黄杰: "基于MTJ对STT-MRAM存储器的研究与设计", 中国优秀硕士论文电子期刊, 13 December 2022 (2022-12-13) *

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