CN116312678A - 读裕度增强型存储阵列、读操作时序控制电路及存储器 - Google Patents
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Abstract
本发明属于集成电路技术领域，具体涉及一种读裕度增强型存储阵列、读操作时序控制电路及存储器。该型该型读裕度增强型存储阵列由原始存储阵列和正反馈阵列构成，原始存储阵列下方多个正反馈单元。正反馈单元由两个开关以及两个NMOS管构成。读操作时序控制电路包括复制阵列和逻辑控制单元。复制阵列与存储阵列相同，逻辑控制单元包括两个反相器。读操作时序控制电路用于根据接收到的一个与字线WL同步激活的使能信号EN1，生成一个按照预设时间间隔Δt延时的控制信号SAEN。存储器即为应用前述读裕度增强型存储阵列和读操作时序控制电路的存储器。本发明解决了现有STT‑MRAM存储器因信号读取阶段的采样窗口过窄和分布时机分散造成的数据读可靠性不足的问题。
Description
技术领域
本发明属于集成电路技术领域，具体涉及一种读裕度增强型存储阵列，一种读操作时序控制电路，一种MRAM的高可靠性的数据读取方法，一种高读可靠性的磁性随机存储器，以及对应的MRAM芯片。
背景技术
近年来，随着物联网和可穿戴设备的快速发展和广泛应用，物联网芯片的需求正在不断增长。如图1所示，传统的物联网芯片主要由MCU(作为主控制器)、SRAM(作为主存储器)和eNVM(作为代码存储器)三大功能电路构成；其中，eNVM是一种片上中小容量的非易失性存储器(NVM)，这类存储模块通常具有快速读写能力和较低的功率消耗，并用于运行包括包括数据记录、可配置查找表(LUT)、eFuse物理不可克隆函数(PUF)在内的应用程序。特别地，在物联网芯片中，还要求eNVM具有非常稳定的读操作可靠性，避免数据在读取过程出错，防止对物联网芯片不同的功能的应用产生影响。
自旋转转移磁性随机存储器(Spin-Torque Transfer Magnetic Random AccessMemory，STT-MRAM)因具有零待机功耗和非易失性等特点受到广泛关注，是下一代高密度片上非易失存储器件(eNVM)的重要候选者。然而，在当前芯片级STT-MRAM设计上，反平行状态单元(AP,RAP)与平行状态单元(P,RP)之间MTJ的隧道磁电阻比(TMR：(RAP-RP)/RP)较小，这导致读信号裕度(VRSM)较低，影响了存储模块的数据读取可靠性。
由2T-2MTJ构成的STT-MRAM阵列相对于1T-1MT构成的STT-MRAM阵列而言，因为具有差分位线(BL和BLB)，因此在电压模式读取模式下，读信号裕度(在2T-2MTJ构成的STT-MRAM阵列中VRSM定义为位线电压VBL与VBLB的差值)得到了提高，能够快速、低功耗地进行读操作。但是这类存储模块在读过程中仍然存在如下问题：(1)由于较大的读取电流以及较小的隧道磁电阻，如图2所示，存储阵列中的位线在放电过程中，VBL与VBLB都从VPRE快速地下降至0电位，因此对于灵敏放大器而言，其采样窗口(TSMW)较小，即VRSM>Voffset(灵敏放大器失调电压)的时间较短；(2)由于在工艺波动影响下，不同存储单元的TMR会出现变化，在读操作过程中，不同单元的VRSM最大值出现的时机分布较为分散；因此对于灵敏放大器而言，其公共采样时刻难以确定。
受到以上问题的影响，STT-MRAM阵列仍面临读可靠性挑战，无法满足eNVM对快读、低功耗和读可靠性的三种性能要求，本领域技术人员亟需提供一种可满足eNVM要求的新电路，以提升物联网芯片的性能。
发明内容
为了解决现有STT-MRAM存储器因信号读取阶段的采样窗口过窄和分布时机分散造成的数据读可靠性不足的问题，本发明提供一种读裕度增强型存储阵列，一种读操作时序控制电路，一种MRAM的高可靠性的数据读取方法，一种高读可靠性的磁性随机存储器，以及对应的MRAM芯片。
本发明采用以下技术方案实现：
一种读裕度增强型存储阵列，其用于改变MRAM的存储阵列在进行数据读取时的信号变化方式，进而扩大灵敏放大器读取数据过程中进行信号采样的时序裕量。该型读裕度增强型存储阵列包括原始存储阵列和正反馈阵列两个部分。
原始存储阵列中包括多个按照阵列的方式排列的MRAM存储单元；每个存储单元根据行列位置连接在对应的字线WL和位线组上，位线组中包括源线SL、反源线SLB、位线BL、反位线BLB。
正反馈阵列由多个正反馈单元按行排列构成；正反馈单元的数量与原始存储阵列的列数相同，原始存储阵列的每一列下方均连接有一个正反馈单元。每个正反馈单元由两个开关SW1、SW2，以及两个NMOS管M1、M2构成。正反馈单元的电路连接方式为：M1的栅极接在对应列的位线BL上，源极接地，漏极通过SW2接在反源线SLB上。M2的栅极接在对应列的反位线BLB上，源极接地，漏极通过SW1接在源线SL上。
作为本发明进一步的改进，原始存储阵列中的每个存储单元由两个状态相反的磁隧道结MTJ1、MTJ2，以及两个NMOS管NM1、NM2构成。电路连接方式如下：MTJ1的一端连接位线BL，另一端连接NM1的源极；NM1的漏极接源线SL。MTJ2的一端连接反位线BLB，另一端连接NM2的源极；NM2的漏极接反源线SLB。NM1和NM2的栅极均接在对应行的字线WL上。
作为本发明进一步的改进，读裕度增强型存储阵列和原始存储阵列的写操作的控制逻辑相同，包括如下过程：
首先，使能被选中的字线WL[i]，关闭其余字线。然后，通过对位线组BL、BLB、SL和SLB施加不同的电压，实现对MTJ1、MTJ2的阻态进行改写，从而在存储节点写入对应的存储内容。
作为本发明进一步的改进，读裕度增强型存储阵列执行读操作时，BL和BLB的位线电压差VIN的控制逻辑如下：
一、准备阶段：预充电路将位线BL和反位线BLB上的位线电容CBL和CBLB均预充至高电平。
二、执行阶段：首先，使能被选中的字线WL[i]，关闭其余字线，并闭合对应列的第一开关SW1与第二开关SW2启动正反馈电路。SL和SLB分别通过M2和M1连接至低电平。
接下来，当位线电容CBL和CBLB开始放电时，VBL与VBLB同时开始下降，其下降速度取决于对应存储单元中MTJ的阻态：
当低阻态P对应的位线率先放电至小于M1和M2的阈值电压时，高阻态AP对应的位线放电通路被打断。当低阻态P所对应位线继续放电至M1和M2的阈值电压以下时，位线电压VBL与VBLB的电压差被钳位至一个固定值。
本发明还包括一种读操作时序控制电路，其基于复制位线技术设计，读操作时序控制电路用于根据接收到的一个与存储单元的字线WL同步激活的使能信号EN1，生成一个与EN1按照预设时间间隔Δt延时的控制信号SAEN。控制信号SAEN作为灵敏放大器执行量化输出操作的使能信号。本发明提供的的读操作时序控制电路包括复制阵列和逻辑控制单元。
其中，复制阵列由多个磁隧道结MTJ和多个NMOS管相互连接并按列排布构成。复制阵列与MRAM的存储阵列中任意列的各元件的电路连接方式完全相同。选择复制阵列中连续的k行的复制单元作为激活部分，其余的复制单元作为冗余部分。将复制阵列中的复制位线组记为SL、SLB、BL和BLB时；激活部分对应的所有连接在DBL和DSL之间NMOS管的栅极相连作为使能信号EN1的输入端。激活部分对应的所有连接在DSLB和DBLB之间NMOS管的栅极相连作为使能信号EN2的输入端。并将位于DBL和DSL之间的各个MTJ置于高阻态AP；将位于DSLB和DBLB之间的各个MTJ置于低阻态P。
逻辑控制单元包括两个CMOS反相器INV1和INV2。INV1的输入端与复制位线DBL相连，输出端输出使能信号EN2；INV2的输入端与复制反位线DBLB相连，输出端输出控制信号SAEN。
在复制阵列中，激活部分的行数k由使能信号EN1与控制信号SAEN间所需的延时时间间隔Δt确定，且k与Δt呈负相关关系，k值通过电路仿真和测试的方式确定。
本发明还提供了一种MRAM的高可靠性的数据读取方法，其包括如下步骤：
S1：采用如前述的读裕度增强型存储阵列对应的电路作为数据存储模块。
S2：采用如前述的读操作时序控制电路作为生成读操作中灵敏放大器所需的控制信号SAEN的功能模块。
S3：在数据存储模块中，任意存储单元的数据读取过程包括如下步骤：
S31：读裕度增强型存储阵列中任意一个存储单元的字线WL被激活。与此同时，向读操作时序控制电路同步发送一个使能信号EN1。
S32：读裕度增强型存储阵列执行数据读取操作，并使得BL和BLB间的位线电压差VIN达到峰值。与此同时，读操作时序控制电路根据输入的使能信号EN1生成一个满足时序要求的控制信号SAEN，并发送给灵敏放大器。
S33：灵敏放大器在接受到控制信号SAEN时，恰好处于最佳的信号采样窗口。此时，由灵敏放大器对位线电压差VIN进行采样，并将采样结果转换为对应存储单元的存储数据。
本发明还包括一种高读可靠性的磁性随机存储器，其采用如前述的MRAM的高可靠性的数据读取方法执行任意存储单元中存储数据的读操作。该型高读可靠性的磁性随机存储器包括：原始存储阵列、复制位线时序控制电路、字线组、位线组、正反馈阵列、读写选择电路、行译码器、字线驱动、预充电路、列选择器、灵敏放大器、输入输出单元，以及时序控制模块。
其中，原始存储阵列包括N×M个阵列式排布的存储单元；其中，N为存储阵列的行数，M为存储阵列的列数。每个存储单元均由两个状态相反的磁隧道结MTJ1、MTJ2，以及两个NMOS管NM1、NM2构成。
复制位线时序控制电路用于根据接收到的使能信号EN1生成一个对应的控制信号SAEN。复制位线时序控制电路采用如前述的读操作时序控制电路的电路连接方案，复制位线时序控制电路包括复制阵列和逻辑控制单元。复制阵列为存储阵列额外增加的一个冗余列；选择冗余列中连续的k行的复制单元作为参与工作的有效部分，剩余的复制单元作为不参与工作的无效部分；复制列中无效部分的各个NMOS管的栅极接地。
字线组由N条字线构成，分别为WL[1]～WL[N]。原始存储阵列中位于相同行的各个存储单元与同一条字线相连；每条字线用于开启对应行的所有存储单元。
位线组包括分别连接在原始存储阵列各列上的M条源线SL、M条反源线SLB、M条位线BL、M条反位线BLB。以及连接在复制阵列上的1条复制源线DSL、1条复制反源线DSLB、1条复制位线DBL、1条复制反位线DBLB。
正反馈阵列由M个正反馈单元按行排列构成，原始存储阵列的每一列下方均连接有一个正反馈单元。每个正反馈单元由两个开关SW1、SW2，以及两个NMOS管M1、M2构成。正反馈单元的电路连接方式为：M1的栅极接在对应列的位线BL上，源极接地，漏极通过SW2接在反源线SLB上。M2的栅极接在对应列的反位线BLB上，源极接地，漏极通过SW1接在源线SL上。
读写选择电路用于根据接收到的读写选择信号WEN切换高读可靠性的磁性随机存储器的读/写模式。行译码器用于控制各条字线的字线驱动。字线驱动用于根据行译码器的译码结果控制各条字线的开启或关闭。预充电路用于对位线组中的各个位线电容进行充电。列选择器用于选择各位线组，进而结合行译码器和字线驱动实现对原始存储阵列中任意存储单元进行选择，并在读/写模式下执行对相应存储单元的读/写操作；灵敏放大器用于在读模式下根据接收到的控制信号SAEN确定位线电压差VIN的采样时刻，并根据VIN的采样结果生成并输出对应存储单元的存储数据。输入输出单元用于在写模式下获取待写入的输入数据，并在读模式下输出读取到的存储数据。时序控制模块用于生成读/写操作过程中所需的各个时钟信号。
作为本发明进一步的改进，灵敏放大器由M个灵敏放大电路按行排列而成，灵敏放大电路与原始存储阵列的各列一一对应。每个灵敏放大电路用于输出对应列中某个存储单元的量化结果。
每个灵敏放大电路由4个PMOS管P1、P2、P3、P4，以及5个NMOS管N1、N2、N3、N4、N5构成。电路连接关系如下：
P1、P2、P3、P4的源极接电源VDD；P1、P4、N5的栅极接控制信号SAEN；P3、N2的栅极和P2、N1的漏极相连，并作为输出节点Q；P2N1的栅极、P3P4的漏极和N2的源极相连，并作为反向输出节点QB；N1的源极和N3的漏极相连作为第一节点NET1；N2的源极和N4的漏极相连作为第二节点NET2；N3、N4的源极和N5的漏极相连作为第三节点NET3；N5的源极节点GND；N3的栅极接位线BL，N4的的栅极接反位线BLB。
作为本发明进一步的改进，读写选择电路根据外部使能信号产生一个读写选择信号WEN。当读写选择信号WEN为高电平1时，高读可靠性的磁性随机存储器执行标准写操作；当读写选择信号WEN为低电平0时，高读可靠性的磁性随机存储器按照如前述的MRAM的高可靠性的数据读取方法执行裕度增强型读操作。
本发明还包括一种MRAM芯片，其为集成电路，并由前述的高读可靠性的磁性随机存储器封装而成。
本发明提供的技术方案，具有如下有益效果：
首先，本发明通过在原始存储单元的位线上增加正反馈单元的方式，改变了存储节点在数据读取时的放电特性，进而将位线电压差钳位在峰值电压处，该变了传统器件信号采样窗口较窄的问题。其次，本发明利用复制位线技术设计了一种全新的读操作时序控制电路，该电路可以最大程度跟踪存储阵列的数据读取阶段的放电特性，并准确生成满足时延要求的控制信号，该控制信号输入到灵敏放大器中作为使能信号后，可以使得灵敏放大器总能在最佳的信号采样时机完成信号采样和数值量化，进而克服传统器件中采用时机分布较为分散，灵敏放大器的公共采样时刻难以确定等问题。
基于以上两点改进，本发明还提供了一种新的MRAM电路的设计方案，分别通过对存储阵列结构的调整扩大了电路信号采样的时序裕量，以及通过对读操作时序的优化控制提升了位线电压差采样时刻的控制精度，最终实现对电路的读可靠性的增强。
利用本发明方案设计的MRAM芯片可以同时满足物联网芯片对非易失性磁性随机存储器在读写速率、功耗和可靠性等多重指标上的严格要求，大幅提升了MRAM器件的性能和实用价值。
附图说明
图1为背景技术中的物联网芯片的典型架构，以及对eNVM的性能要求。
图2为背景技术中传统STT-MRAM器件在执行数据读取操作时的采样信号波形图，
图3为本发明实施例1中提供的读裕度增强型存储阵列的电路架构图。
图4为本发明实施例1提供的读裕度增强型存储阵列中各列存储单元与正反馈单元的电路连接图。
图5为本是本发明实施例1中改进的读裕度增强型存储阵列在执行数据读取操作时的采样信号波形图。
图6为本发明实施例2中提供的读操作时序控制电路的电路连接图。
图7为本发明实施例3中提供出的面向高读可靠性磁性随机存储器的读关键电路的架构。
图8为本发明实施例3中提供的MRAM的高可靠性的数据读取方法对应的运行流程图。
图9为本发明实施例4中提供的高读可靠性的磁性随机存储器的电路架构图。
图10为本发明实施例4中提供的高读可靠性的磁性随机存储器采用的灵敏放大电路的电路图。
图11为性能测试阶段读裕度增强型存储阵列进行数据读写操作时的信号波形图。
图12为性能测试阶段读操作时序控制电路控制灵敏放大器启动过程的信号波形图。
图13为性能测试阶段，读裕度增强型存储阵列和读操作时序控制电路联合灵敏放大器执行高可靠性的数据读取时的信号波形图。
图14为性能测试阶段针对实施例4中的高读可靠性的磁性随机存储器进行蒙特卡洛仿真分析时得到的波形图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步地详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
实施例1
一种读裕度增强型存储阵列，其用于改变MRAM的存储阵列在进行数据读取时的信号变化方式，进而扩大灵敏放大器读取数据过程中进行信号采样的时序裕量。
如图3所示，本实施例提供的读裕度增强型存储阵列包括原始存储阵列和正反馈阵列两个部分。原始存储阵列中包括多个按照阵列的方式排列的MRAM存储单元；每个存储单元根据行列位置连接在对应的字线WL和位线组上，位线组中包括源线SL、反源线SLB、位线BL、反位线BLB。具体地，原始存储阵列中的每个存储单元由两个状态相反的磁隧道结MTJ1、MTJ2，以及两个NMOS管NM1、NM2构成。存储单元的电路连接方式如下：MTJ1的一端连接位线BL，另一端连接NM1的源极；NM1的漏极接源线SL。MTJ2的一端连接反位线BLB，另一端连接NM2的源极；NM2的漏极接反源线SLB。NM1和NM2的栅极均接在对应行的字线WL上。
正反馈阵列由多个正反馈单元按行排列构成；正反馈单元的数量与原始存储阵列的列数相同。如图4所示，原始存储阵列的每一列下方均连接有一个正反馈单元。每个正反馈单元由两个开关SW1、SW2，以及两个NMOS管M1、M2构成。正反馈单元的电路连接方式为：M1的栅极接在对应列的位线BL上，源极接地，漏极通过SW2接在反源线SLB上。M2的栅极接在对应列的反位线BLB上，源极接地，漏极通过SW1接在源线SL上。
在本实施例提供的读裕度增强型存储阵列中，各存储节点存储的数据仍然取决于其中包含的两个磁隧道结的阻态。所以该型电路写操作的控制逻辑和原始存储阵列完全相同，主要包括如下过程：
首先，使能被选中的字线WL[i]，关闭其余字线。然后，通过对位线组BL、BLB、SL和SLB施加不同的电压，实现对MTJ1、MTJ2的阻态进行改写，从而在存储节点写入对应的存储内容。
特别地，由于本实施例提供的读裕度增强型存储阵列在原始存储阵列的位线组SL、SLB、BL、BLB上增加了正反馈单元，所以存储单元在数据读取过程中的电流和电压信号发生了变化。存储单元的数据读取操作主要由灵敏放大器完成，灵敏放大器采集BL和BLB的位线电压差VIN，然后根据的VIN值量化出存储数据的值。而在本实施例提供的改进后的读裕度增强型存储阵列中，执行读操作时的控制逻辑大致如下：
一、准备阶段：预充电路将位线BL和反位线BLB上的位线电容CBL和CBLB均预充至高电平。
二、执行阶段：首先，使能被选中的字线WL[i]，关闭其余字线，并闭合对应列的第一开关SW1与第二开关SW2启动正反馈电路。SL和SLB分别通过M2和M1连接至低电平。
接下来，当位线电容CBL和CBLB开始放电时，VBL与VBLB同时开始下降，其下降速度取决于对应存储单元中MTJ的阻态：
当低阻态P对应的位线率先放电至小于M1和M2的阈值电压时，高阻态AP对应的位线放电通路被打断。当低阻态P所对应位线继续放电至M1和M2的阈值电压以下时，位线电压VBL与VBLB的电压差被钳位至一个固定值。
本实施例改进后的读裕度增强型存储阵列的在读取阶段的BL和BLB的位线电压差ΔV(即灵敏放大器的输入：VIN)的变化如图5所示。对比图2和图5可以发现：传统的STT-MRAM电路在数据读阶段的差分位线电压差先上升达到峰值后会逐步下降，最终的波形大致呈正态分布曲线。此时，灵敏放大器的信号采样窗口的宽度即为信号变化最快和最慢的存储单元达到峰值时刻的区间。
而本实施例提供的读裕度增强型存储阵列在数据读阶段，BL和BLB的位线电压差ΔV会不断上升，并在达到峰值后被钳位。此时，对于灵敏放大器而言，信号采样窗口大幅拓宽。实施例提供的读裕度增强型存储阵列可以使得灵敏放大器在读取数据过程中进行信号采样的时序裕量大幅提高，这为提升MRAM器件数据读操作的可靠性奠定了基础。
实施例2
基于实施例1的改进，STT-MRAM电路的信号读取的时序裕度虽然提升了，但是MRAM在数据读取过程中，各个存储单元的BL和BLB的位线电压差ΔV的变化速率认识各不相同的，因此如何在数据读取阶段确定合适的信号采样时刻仍然是一个需要解决的技术难题。在传统方案中，灵敏放大器的信号采样时刻有基于CMOS的时序控制电路生成。正如前文所言，在工艺波动影响下，不同存储单元的TMR会出现变化，在读操作过程中，不同单元的VRSM最大值出现的时机分布较为分散；因此对于灵敏放大器而言，其公共采样时刻难以确定；这仍然会造成MRAM的读操作的可靠性存在不足。
为了进一步解决上述问题，本实施例在实施例1的基础上，进一步提供一种读操作时序控制电路，其基于复制位线技术设计，读操作时序控制电路用于根据接收到的一个与存储单元的字线WL同步激活的使能信号EN1，生成一个与EN1按照预设时间间隔Δt延时的控制信号SAEN。控制信号SAEN作为灵敏放大器执行量化输出操作的使能信号。也就是说，该型读操作时序控制电路主要是代替传统的时序控制电路用来对灵敏放大器的信号采样时刻进行控制。
具体地，如图6所示，本实施例提供的读操作时序控制电路包括复制阵列和逻辑控制单元。其中，复制阵列由多个磁隧道结MTJ和多个NMOS管相互连接并按列排布构成。复制阵列与MRAM的存储阵列中任意列的各元件的电路连接方式完全相同。选择复制阵列中连续的k行的复制单元作为激活部分，其余的复制单元作为冗余部分。将复制阵列中的复制位线组记为SL、SLB、BL和BLB时；激活部分对应的所有连接在DBL和DSL之间NMOS管的栅极相连作为使能信号EN1的输入端。激活部分对应的所有连接在DSLB和DBLB之间NMOS管的栅极相连作为使能信号EN2的输入端。并将位于DBL和DSL之间的各个MTJ置于高阻态AP；将位于DSLB和DBLB之间的各个MTJ置于低阻态P。
逻辑控制单元包括两个CMOS反相器INV1和INV2。INV1的输入端与复制位线DBL相连，输出端输出使能信号EN2；INV2的输入端与复制反位线DBLB相连，输出端输出控制信号SAEN。
本实施例提供的读操作时序控制电路的工作原理是：利用增加的一个与存储阵列相同的复制阵列，可以实现对存储阵列的位线放电过程进行跟踪。在增强型读模式下，复制阵列跟踪存储单元的放电延时，实现对复制位线电容(CDBL/CDBLB)放电，从而产生与存储单元位线相同的放电延迟，同时，通过逻辑控制单元可以生成一个用于启动灵敏放大器的控制信号SAEN。
具体地，读操作时序控制电路的工作过程如下：
第一步，复制位线电容CDBL/CDBLB被预充至高电平。第二步，第一使能信号EN1与选定的字线WL同步被激活，第一复制位线电容CDBL开始放电。第三步，当DBL电压降低至逻辑控制单元第一反相器INV1的翻转电压时，触发第二使能信号EN2，相应的复制位线电容CDBLB开始放电。第四步，当DBLB电压下降至第二CMOS反相器INV2的翻转电压时，SAEN信号被使能。
需要特别说明的是：在本实施例提供的复制阵列中，激活部分的行数k由使能信号EN1与控制信号SAEN间所需的延时时间间隔Δt确定，且k与Δt呈负相关关系，k值通过电路仿真和测试的方式确定。
对于读操作时序控制电路而言，k值越大即被激活的复制单元越多，则在放电过程产生的放电电流越大，而整个复制阵列放电过程持续的时间也就越短。即：从EN1信号被使能至SAEN信号上升至高电平所需要的延迟Δt也就越小。为了提升读操作的可靠性，在电路设计过程中，需要考虑最糟糕的情况，即在PVT影响下最慢放电单元的读操作延迟，首先对存储阵列的读操作过程进行蒙特卡洛仿真以分析得到最大读操作延迟，根据最大读操作延迟确定复制列中被应当被激活使用的存储单元的个数k，最终获得期望的Δt以触发SAEN信号开启灵敏放大器。
实施例3
基于实施例1的读裕度增强型存储阵列和实施例2的读操作时序控制电路；本发明新设计了一种MRAM的高可靠性的数据读取方法，该方法相对于现有的STT-MRAM器件，在数据读取稳定性和可靠性上得到了大幅提升。
具体地，本实施例提供的MRAM的高可靠性的数据读取方法包括如下步骤：
S1：采用如实施例1的读裕度增强型存储阵列对应的电路作为数据存储模块。
新的数据存储模块中增加了正反馈阵列，这使得数据存储节点的位线放电过程调整为如图5所示。
S2：采用如实施例2中的读操作时序控制电路作为生成读操作中灵敏放大器所需的控制信号SAEN的功能模块。
此时，得到的新的面向高读可靠性磁性随机存储器的读关键电路的架构如图7所示。在图7的方案中，读裕度增强型存储阵列在某条位线WL被激活的同时会向读操作时序控制电路发送一个使能信号EN1，读操作时序控制电路在接收到EN1后会对存储阵列的位线放电过程进行跟踪，然后输出一个满足所需延时的控制信号SAEN。灵敏放大器接收读操作时序控制电路的控制信号SAEN时，立即采集读裕度增强型存储阵列中对应位线的位线电压差VIN，并输出对应的量化结果Q。
S3：在数据存储模块中，如图8所示，任意存储单元的数据读取过程包括如下步骤：
S31：读裕度增强型存储阵列中任意一个存储单元的字线WL被激活。与此同时，向读操作时序控制电路同步发送一个使能信号EN1。
S32：读裕度增强型存储阵列执行数据读取操作，并使得BL和BLB间的位线电压差VIN达到峰值。与此同时，读操作时序控制电路根据输入的使能信号EN1生成一个满足时序要求的控制信号SAEN，并发送给灵敏放大器。
S33：灵敏放大器在接受到控制信号SAEN时，恰好处于最佳的信号采样窗口。此时，由灵敏放大器对位线电压差VIN进行采样，并将采样结果转换为对应存储单元的存储数据。
实施例4
在实施例1-3的基础上，本实施例进一步提供一种高读可靠性的磁性随机存储器，其采用如实施例3的MRAM的高可靠性的数据读取方法执行任意存储单元中存储数据的读操作。如图9所示，该型高读可靠性的磁性随机存储器包括：原始存储阵列、复制位线时序控制电路、字线组、位线组、正反馈阵列、读写选择电路、行译码器、字线驱动、预充电路、列选择器、灵敏放大器、输入输出单元，以及时序控制模块。
其中，原始存储阵列包括N×M个阵列式排布的存储单元；其中，N为存储阵列的行数，M为存储阵列的列数。每个存储单元均由两个状态相反的磁隧道结MTJ1、MTJ2，以及两个NMOS管NM1、NM2构成。
复制位线时序控制电路用于根据接收到的使能信号EN1生成一个满足延时条件的对应的控制信号SAEN。复制位线时序控制电路采用如实施例1中的读操作时序控制电路的电路连接方案，复制位线时序控制电路包括复制阵列和逻辑控制单元。复制阵列为存储阵列额外增加的一个冗余列；选择冗余列中连续的k行的复制单元作为参与工作的有效部分，剩余的复制单元作为不参与工作的无效部分；复制列中无效部分的各个NMOS管的栅极接地。
字线组由N条字线构成，分别为WL[1]～WL[N]。原始存储阵列中位于相同行的各个存储单元与同一条字线相连；每条字线用于开启对应行的所有存储单元。
位线组包括分别连接在原始存储阵列各列上的M条源线SL、M条反源线SLB、M条位线BL、M条反位线BLB。以及连接在复制阵列上的1条复制源线DSL、1条复制反源线DSLB、1条复制位线DBL、1条复制反位线DBLB。
正反馈阵列由M个正反馈单元按行排列构成，原始存储阵列的每一列下方均连接有一个正反馈单元。每个正反馈单元由两个开关SW1、SW2，以及两个NMOS管M1、M2构成。正反馈单元的电路连接方式为：M1的栅极接在对应列的位线BL上，源极接地，漏极通过SW2接在反源线SLB上。M2的栅极接在对应列的反位线BLB上，源极接地，漏极通过SW1接在源线SL上。
读写选择电路用于根据接收到的读写选择信号WEN切换高读可靠性的磁性随机存储器的读/写模式。行译码器用于控制各条字线的字线驱动。字线驱动用于根据行译码器的译码结果控制各条字线的开启或关闭。预充电路用于对位线组中的各个位线电容进行充电。列选择器用于选择各位线组，进而结合行译码器和字线驱动实现对原始存储阵列中任意存储单元进行选择，并在读/写模式下执行对相应存储单元的读/写操作；灵敏放大器用于在读模式下根据接收到的控制信号SAEN确定位线电压差VIN的采样时刻，并根据VIN的采样结果生成并输出对应存储单元的存储数据。输入输出单元用于在写模式下获取待写入的输入数据，并在读模式下输出读取到的存储数据。时序控制模块用于生成读/写操作过程中所需的各个时钟信号。
在本实施例中，灵敏放大器由M个灵敏放大电路按行排列而成，灵敏放大电路与原始存储阵列的各列一一对应。每个灵敏放大电路用于输出对应列中某个存储单元的量化结果。如图10所示，每个灵敏放大电路由4个PMOS管P1、P2、P3、P4，以及5个NMOS管N1、N2、N3、N4、N5构成。电路连接关系如下：
P1的栅极连接控制信号SAEN，源极连接电源VDD，漏极连接输出节点Q；P2的栅极连接反向输出节点QB，源极连接电源VDD，漏极连接输出节点Q；P3的栅极连接输出节点Q，源极连接电源VDD，漏极连接反向输出节点QB；P4的栅极连接控制信号SAEN，源极连接电源VDD，漏极连接反向输出节点QB；
N1的栅极连接反向输出节点QB，漏极连接输出节点Q，源极连接第一节点NET1；N2的栅极连接输出节点Q，漏极连接反向输出节点QB，源极连接第二节点NET2；N3的栅极连接位线BL,漏极连接第一节点NET1，源极连接第三节点NET3；N4的栅极连接反位线BLB，漏极连接第二节点NET2，源极连接第三节点NET3；N5的栅极连接控制信号SAEN，漏极连接第三节点NET3，源极连接地GND。
此外，读写选择电路根据外部使能信号产生一个读写选择信号WEN。当读写选择信号WEN为高电平1时，高读可靠性的磁性随机存储器执行标准写操作；当读写选择信号WEN为低电平0时，高读可靠性的磁性随机存储器按照如前述的MRAM的高可靠性的数据读取方法执行裕度增强型读操作。
在实际应用过程中，本实施例提供的高读可靠性的磁性随机存储器可以经过封装后得到一个集成电路。该集成电路的芯片是一种非易失性磁性随机存储器，具有数据读写速率高，响应速度快、功耗较低、读操作的可靠性高等特点，因此非常适合为物联网芯片中所需的eNVM模块使用。
在图9的架构图中可知，本实施提供的高读可靠性的磁性随机存储器中应用的复制阵列和原始存储阵列中的任意列在电路布局上完全一致，区别仅在于技术人员在进行产品设计过程，会预先进行方案测试，通过蒙特卡洛仿真分析确定该电路在最糟糕的情况下，最慢放电单元的读操作延迟，然后确定所需实现的延长周期Δt；并最终确定复制阵列中需要激活的复制单元行数，然后在后续量产过程中确定实际的芯片中需要激活的若干行复制单元的具体方案。量产后的电路中的复制阵列完成定型并与逻辑控制电路相连，形成所需的复制位线时序控制电路，并可以高效控制电路的数据读取操作过程。采用这种电路设计方案可以最大化的降低电路的工艺难度，提高产品良率并降低成本。
性能测试
为了验证本发明提供的方案的有效性，本实施例采用55nm CMOS工艺，在Cadence-Virtuoso-Spectre仿真器中对实施例3中的高读可靠性的磁性随机存储器进行仿真和性能测试，仿真和测试过程如下：
一、基础性能测试
1、读裕度增强型存储阵列的数据读写功能的仿真测试
本实验在TT工艺角，27℃条件下对读裕度增强型存储阵列分别进行数据读操作和数据写操作，操作过程中各信号的波形如图11所述，分析图11可以看到：本发明提供的方案能够执行标准的写操作与裕度增强型读操作。执行标准写操作时，WEN信号置为高电平，开关SW1与开关SW2均断开，被选中行的字线WL[a]置为高电平，随后通过在BL与BLB上施加不同的电压完成MTJ状态的改写，即完成数据写入；在保持状态下，字线均置为低电平且BL与BLB均被预充至高电平，为下一次读或写操作做准备。执行裕度增强型读操作时，WEN信号置为低电平，开关SW1与开关SW2均闭合，被选中行的字线WL[a]置为高电平，BL与BLB开始放电，在正反馈结构的作用下，BL与BLB的电位差最终被钳位至固定的值。
2、读操作时序控制电路控制过程的仿真测试
本实验在TT工艺角，27℃条件下对读时序控制电路时序控制过程进行仿真，控制过程中各信号的波形如图12所述，分析图12可知，当存储阵列中WL被激活时，复制阵列中EN1信号同时触发，复制列开始与存储阵列同步执行放电操作，放电过程中当DBL放电至反相器INV1的阈值电压时，EN2被触发上升至高电平，DBLB开始放电，直至DBL放电至INV2的阈值电压时，SAEN信号被触发上升至高电平。
3、高可靠性的数据读操作测试
本实验在TT工艺角，27℃条件下对所提供的电路方案读操作过程进行整体仿真，结果如图13所示，分析图13可知，当读操作开始时，读裕度增强型存储阵列与读操作时序控制电路同步工作，读裕度增强型存储阵列中执行裕度增强型读操作，将位线BL与BLB电压差放大并钳位至固定电平，与此同时，读操作时序控制电路跟踪存储阵列放电过程，触发灵敏放大器控制信号SAEN，激活灵敏放大器继续将位线BL与BLB电压差放大得到全摆幅输出。
二、蒙特卡罗仿真
为了验证本发明提供的方案能有效克服工艺波动影响，本实施例采用55nm CMOS工艺，在Cadence-Virtuoso-Spectre仿真器中对实施例3中的高读可靠性的磁性随机存储器进行5000次蒙特卡洛仿真和性能测试，仿真结果如图14所示。
从蒙特卡洛仿真波形图的(a)部分可以看出：读裕度增强型存储阵列在执行读操作过程中，能有效克服工艺波动影响，将位线BL与BLB电压差放大并钳位至固定电平，且其电位差(即灵敏放大器输入信号VIN)达到固定峰值电平的时刻服从高斯分布。
从蒙特卡洛仿真波形图的(b)部分可以看出：读操作时序控制电路在控制读操作时序信号过程中，能够有效克服工艺波动影响，跟踪存储阵列位线放电延迟，按照既定的时序路径触发灵敏放大器控制信号SAEN，且SAEN信号被触发的时刻服从高斯分布。
从蒙特卡洛仿真波形图的(c)部分可以看出：在裕度增强型存储阵列对位线电压差的钳位与读操作时序控制电路对SAEN的控制下，灵敏放大器在后续读出数据的过程中可以达到可观的良率，且灵敏放大器在读操作过程中发生翻转的时刻服从高斯分布。
综上所述，本实施例提供的电路方案能有效克服工艺波动影响，提高MRAM阵列读操作成功率。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种读裕度增强型存储阵列，其特征在于，其用于改变MRAM的存储阵列在进行数据读取时的信号变化方式，进而扩大灵敏放大器读取数据过程中进行信号采样的时序裕量；所述读裕度增强型存储阵列包括：
原始存储阵列，其包括多个按照阵列的方式排列的MRAM存储单元；每个存储单元根据行列位置连接在对应的字线WL和位线组上，所述位线组中包括源线SL、反源线SLB、位线BL、反位线BLB；
正反馈阵列，其由多个正反馈单元按行排列构成；所述正反馈单元的数量与原始存储阵列的列数相同，原始存储阵列的每一列下方均连接有一个正反馈单元；每个正反馈单元由两个开关SW1、SW2，以及两个NMOS管M1、M2构成；所述正反馈单元的电路连接方式为：M1的栅极接在对应列的位线BL上，源极接地，漏极通过SW2接在反源线SLB上；M2的栅极接在对应列的反位线BLB上，源极接地，漏极通过SW1接在源线SL上。
2.如权利要求1所述的读裕度增强型存储阵列，其特征在于：所述原始存储阵列中的每个存储单元由两个状态相反的磁隧道结MTJ1、MTJ2，以及两个NMOS管NM1、NM2构成；电路连接方式如下：MTJ1的一端连接位线BL，另一端连接NM1的源极；NM1的漏极接源线SL；MTJ2的一端连接反位线BLB，另一端连接NM2的源极；NM2的漏极接反源线SLB；NM1和NM2的栅极均接在对应行的字线WL上。
3.如权利要求2所述的读裕度增强型存储阵列，其特征在于：所述读裕度增强型存储阵列和原始存储阵列的写操作的控制逻辑相同，包括如下过程：
首先，使能被选中的字线WL[i]，关闭其余字线；然后，通过对位线组BL、BLB、SL和SLB施加不同的电压，实现对MTJ1、MTJ2的阻态进行改写，从而在存储节点写入对应的存储内容。
4.如权利要求3所述的读裕度增强型存储阵列，其特征在于：所述读裕度增强型存储阵列执行读操作时，BL和BLB的位线电压差VIN的控制逻辑如下：
一、准备阶段：预充电路将位线BL和反位线BLB上的位线电容CBL和CBLB均预充至高电平；
二、执行阶段：首先，使能被选中的字线WL[i]，关闭其余字线，并闭合对应列的第一开关SW1与第二开关SW2启动正反馈电路；SL和SLB分别通过M2和M1连接至低电平；
接下来，当位线电容CBL和CBLB开始放电时，VBL与VBLB同时开始下降，其下降速度取决于对应存储单元中MTJ的阻态：
当低阻态P对应的位线率先放电至小于M1和M2的阈值电压时，高阻态AP对应的位线放电通路被打断；当低阻态P所对应位线继续放电至M1和M2的阈值电压以下时，位线电压VBL与VBLB的电压差被钳位至一个固定值。
5.一种读操作时序控制电路，其基于复制位线技术设计，所述读操作时序控制电路用于根据接收到的一个与存储单元的字线WL同步激活的使能信号EN1，生成一个与EN1按照预设时间间隔Δt延时的控制信号SAEN；所述控制信号SAEN作为灵敏放大器执行量化输出操作的使能信号；其特征在于，所述读操作时序控制电路包括：
复制阵列，其由多个磁隧道结MTJ和多个NMOS管相互连接并按列排布构成；所述复制阵列与所述MRAM的存储阵列中任意列的各元件的电路连接方式完全相同；选择复制阵列中连续的k行的复制单元作为激活部分，其余的复制单元作为冗余部分；将复制阵列中的复制位线组记为SL、SLB、BL和BLB时；激活部分对应的所有连接在DBL和DSL之间NMOS管的栅极相连作为使能信号EN1的输入端；激活部分对应的所有连接在DSLB和DBLB之间NMOS管的栅极相连作为使能信号EN2的输入端；并将位于DBL和DSL之间的各个MTJ置于高阻态AP；将位于DSLB和DBLB之间的各个MTJ置于低阻态P；
逻辑控制单元，其包括两个CMOS反相器INV1和INV2；INV1的输入端与复制位线DBL相连，输出端输出使能信号EN2；INV2的输入端与复制反位线DBLB相连，输出端输出控制信号SAEN；
在所述复制阵列中，激活部分的行数k由使能信号EN1与控制信号SAEN间所需的延时时间间隔Δt确定，且k与Δt呈负相关关系，k值通过电路仿真和测试的方式确定。
6.一种MRAM的高可靠性的数据读取方法，其特征在于：其包括如下步骤：
S1：采用如权利要求1-4中任意一项所述读裕度增强型存储阵列对应的电路作为数据存储模块；
S2：采用如权利要求5所述的读操作时序控制电路作为生成读操作中灵敏放大器所需的控制信号SAEN的功能模块；
S3：在数据存储模块中，任意存储单元的数据读取过程包括如下步骤：
S31：读裕度增强型存储阵列中任意一个存储单元的字线WL被激活；与此同时，向所述读操作时序控制电路同步发送一个使能信号EN1；
S32：读裕度增强型存储阵列执行数据读取操作，并使得BL和BLB间的位线电压差VIN达到峰值；与此同时，读操作时序控制电路根据输入的使能信号EN1生成一个满足时序要求的控制信号SAEN，并发送给灵敏放大器；
S33：灵敏放大器在接受到控制信号SAEN时，恰好处于最佳的信号采样窗口；此时，由灵敏放大器对位线电压差VIN进行采样，并将采样结果转换为对应存储单元的存储数据。
7.一种高读可靠性的磁性随机存储器，其特征在于，其采用如权利要求6所述的MRAM的高可靠性的数据读取方法执行任意存储单元中存储数据的读操作；所述高读可靠性的磁性随机存储器包括：
原始存储阵列，其包括N×M个阵列式排布的存储单元；其中，N为存储阵列的行数，M为存储阵列的列数；每个存储单元均由两个状态相反的磁隧道结MTJ1、MTJ2，以及两个NMOS管NM1、NM2构成；
复制位线时序控制电路，其用于根据接收到的使能信号EN1生成一个对应的控制信号SAEN；所述复制位线时序控制电路采用如权利要求5所述的读操作时序控制电路的电路连接方案，复制位线时序控制电路包括复制阵列和逻辑控制单元；所述复制阵列为所述存储阵列额外增加的一个冗余列；选择所述冗余列中连续的k行的复制单元作为参与工作的有效部分，剩余的复制单元作为不参与工作的无效部分；复制列中无效部分的各个NMOS管的栅极接地；
字线组，其由N条字线构成，分别为WL[1]～WL[N]；所述原始存储阵列中位于相同行的各个存储单元与同一条字线相连；每条字线用于开启对应行的所有存储单元；
位线组，其包括分别连接在原始存储阵列各列上的M条源线SL、M条反源线SLB、M条位线BL、M条反位线BLB，以及连接在复制阵列上的1条复制源线DSL、1条复制反源线DSLB、1条复制位线DBL、1条复制反位线DBLB；
正反馈阵列，其由M个正反馈单元按行排列构成；原始存储阵列的每一列下方均连接有一个正反馈单元；每个正反馈单元由两个开关SW1、SW2，以及两个NMOS管M1、M2构成；所述正反馈单元的电路连接方式为：M1的栅极接在对应列的位线BL上，源极接地，漏极通过SW2接在反源线SLB上；M2的栅极接在对应列的反位线BLB上，源极接地，漏极通过SW1接在源线SL上；
读写选择电路，其用于根据接收到的读写选择信号WEN切换所述高读可靠性的磁性随机存储器的读/写模式；
行译码器，其用于控制各条字线的字线驱动；
字线驱动，其用于根据所述行译码器的译码结果控制各条字线的开启或关闭；
预充电路，其用于对位线组中的各个位线电容进行充电；
列选择器，其用于选择各位线组，进而结合行译码器和字线驱动实现对所述原始存储阵列中任意存储单元进行选择，并在读/写模式下执行对相应存储单元的读/写操作；
灵敏放大器，其用于在读模式下根据接收到的控制信号SAEN确定位线电压差VIN的采样时刻，并根据VIN的采样结果生成并输出对应存储单元的存储数据；
输入输出单元，其用于在写模式下获取待写入的输入数据，并在读模式下输出读取到的存储数据；以及
时序控制模块，其用于生成读/写操作过程中所需的各个时钟信号。
8.如权利要求7所述的高读可靠性的磁性随机存储器，其特征在于：所述灵敏放大器由M个灵敏放大电路按行排列而成，灵敏放大电路与所述原始存储阵列的各列一一对应；每个灵敏放大电路用于输出对应列中某个存储单元的量化结果；
所述灵敏放大电路由4个PMOS管P1、P2、P3、P4，以及5个NMOS管N1、N2、N3、N4、N5构成；电路连接关系如下：
P1、P2、P3、P4的源极接电源VDD；P1、P4、N5的栅极接控制信号SAEN；P3、N2的栅极和P2、N1的漏极相连，并作为输出节点Q；P2N1的栅极、P3P4的漏极和N2的源极相连，并作为反向输出节点QB；N1的源极和N3的漏极相连作为第一节点NET1；N2的源极和N4的漏极相连作为第二节点NET2；N3、N4的源极和N5的漏极相连作为第三节点NET3；N5的源极节点GND；N3的栅极接位线BL，N4的的栅极接反位线BLB。
9.如权利要求7所述的高读可靠性的磁性随机存储器，其特征在于：所述读写选择电路根据外部使能信号产生一个读写选择信号WEN；当读写选择信号WEN为高电平1时，所述高读可靠性的磁性随机存储器执行标准写操作；当读写选择信号WEN为低电平0时，所述高读可靠性的磁性随机存储器按照如权利要求6所述的MRAM的高可靠性的数据读取方法执行裕度增强型读操作。
10.一种MRAM芯片，其特征在于：其为集成电路，并由如权利要求7-9中任意一项所述的高读可靠性的磁性随机存储器封装而成。
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| CN (1) | CN116312678A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117807021A (zh) * | 2024-03-01 | 2024-04-02 | 安徽大学 | 2t-2mtj存算单元和mram存内计算电路 |
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2023
- 2023-02-10 CN CN202310095006.0A patent/CN116312678A/zh active Pending
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| CN117807021A (zh) * | 2024-03-01 | 2024-04-02 | 安徽大学 | 2t-2mtj存算单元和mram存内计算电路 |
| CN117807021B (zh) * | 2024-03-01 | 2024-05-10 | 安徽大学 | 2t-2mtj存算单元和mram存内计算电路 |
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