TW201533743A - 記憶體單元電路與其控制方法 - Google Patents

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Abstract

為回應使記憶體單元之資料線具有第一電壓方向之寫入操作，使此資料線具有相反於第一電壓方向之第二電壓方向。

Description

從記憶體單元讀取資料
本發明是有關於從記憶體單元讀取資料。
雙埠暫存器檔案或記憶體單元包含寫入埠和讀取埠。讀取埠包含位元線或資料線，此位元線或資料線係攜帶從記憶體單元讀取之資料。在各種狀況中，資料線被維持在高邏輯(logical high)電壓準位。在一些方式中，電壓維持器係設計來維持資料線的高邏輯電壓準位。記憶體陣列之本地輸入輸出(local input-output；LIO)的電壓維持器係稱為本地電壓維持器，以與記憶體陣列之其他區域的電壓維持器分別。靜態本地電壓維持器具有相對大的通道長度，導致了具有此電壓維持器之本地輸入輸出的佈線區域增加。沒有本地電壓維持器或具有動態本地電壓維持器之記憶體設計會伴隨寫入埠對記憶體單元的假性(dummy)寫入操作，干擾讀取埠的讀取操作。
根據本揭露之一些實施例，提出一種方法。在此方法中，為回應使記憶體單元之資料線具有第一電壓方向 之寫入操作，使資料線具有相反於第一電壓方向之第二電壓方向。
根據本揭露之另一實施例，在此方法中，使資料線具有第二電壓方向之操作包含開啟與資料線耦接之電晶體。
根據本揭露之又一實施例，在此方法中，使資料線具有第二電壓方向之操作包含利用訊號脈衝來開啟與資料線耦接之電晶體；以及此電晶體用以針對記憶體單元之讀取操作來對資料線充電。
根據本揭露之再一實施例，在此方法中，記憶體單元包含讀取埠和寫入埠；以及資料線為記憶體單元之讀取埠的一部分。
根據本揭露之再一實施例，在此方法中，記憶體單元包含控制通閘(passgate)之寫入控制線；此通閘耦接於記憶體單元之儲存節點；以及此儲存節點上之資料影響資料線上之邏輯值。
根據本揭露之再一實施例，在此方法中，第一電壓方向朝向參考供應電壓；以及第二電壓方向朝向供應電壓。
根據本揭露之再一實施例，在此方法中，對記憶體之寫入操作包含：啟用記憶體之寫入控制訊號來開啟電晶體；以及透過電晶體來轉移資料至記憶體單元之節點。
根據本揭露之一些實施例，提出一種電路。此電路包含記憶體單元、充電電路以及脈衝產生電路。記憶體 單元具有控制線和資料線。充電電路耦接於資料線和脈衝產生電路。脈衝產生電路配置來產生訊號之脈衝，以於對應控制線之啟用的時間來控制充電電路。
根據本揭露之另一實施例，在此電路中，充電電路包含P型電晶體，配置來於P型電晶體閘極接收脈衝。
根據本揭露之又一實施例，在此電路中，控制線配置來被啟用；資料線被使得具有第一電壓方向；以及充電電路，基於脈衝，配置來使資料線具有異於第一電壓方向之第二電壓方向。
根據本揭露之再一實施例，在此電路中，脈衝產生電路配置來基於記憶體單元之讀取操作之啟用以及記憶體單元之寫入操作之啟用來產生訊號。
根據本揭露之再一實施例，在此電路中，脈衝產生電路配置來基於資料線上之低邏輯值之讀取來產生該脈衝之寬度。
根據本揭露之再一實施例，在此電路中，脈衝產生電路配置來於讀取資料線之低邏輯值之時段中，基於資料線之預設值來產生脈衝之寬度。
根據本揭露之一些實施例，提出一種電路。此電路包含記憶體單元以及第二型電晶體。記憶體單元包含儲存節點、寫入埠以及讀取埠。讀取埠具有資料線和第一型電晶體。第二型電晶體配置來使資料線上之電壓位準朝向位於第二型電晶體之端點之第一供應電壓，以回應寫入埠將資料 寫入至儲存節點之操作以及讀取埠使該資料線上之電壓位準朝向位於第一電晶體之端點之第二供應電壓之操作。
根據本揭露之另一實施例，在此電路中，第一型電晶體包含N型電晶體；以及第二型電晶體包含P型電晶體。
根據本揭露之又一實施例，在此電路中，該入埠具有耦接於通閘之寫入控制線；通閘耦接至儲存節點；儲存節點耦接至第一型電晶體之閘極；以及資料線耦接至第一型電晶體之另一端點。
根據本揭露之再一實施例，在此電路中，第二型電晶體包含P型電晶體；以及P型電晶體配置來接收位於P型電晶體之閘極之負脈衝，以使資料線在負脈衝之時段中朝向位於P型電晶體之源極之供應電壓。
根據本揭露之再一實施例，此電路包含脈衝產生電路；以及脈衝產生電路配置來基於讀取埠之讀取啟用以及寫入埠之寫入啟用產生負脈衝之寬度。
根據本揭露之一些實施例，提出一種方法。在此方法中，基於具有讀取資料線、讀取控制線以及寫入控制線之記憶體單元來進行：使位於讀取資料線之電壓位準朝向第一電壓值；接著，停止讀取資料線之電壓位準朝向第一電壓值之操作，並啟用讀取控制線來從記憶體單元讀取資料；然後，啟用寫入控制線；接著，回應寫入控制線之啟用，使讀取資料線之電壓位準於預設時段中朝向第二電壓值。
根據本揭露之另一實施例，在此方法中，首先藉由產生訊號脈衝之寬度來使讀取資料線之電壓位準於預設時段中朝向第二電壓值，其中訊號脈衝之寬度係基於資料線於讀取讀取資料線之低邏輯值之期間中之預設值。然後，施加訊號脈衝至耦接至讀取資料線一電晶體之閘極上。
100‧‧‧記憶體巨集
138‧‧‧記憶體陣列
300‧‧‧記憶體陣列部分
400、600‧‧‧電路
500、700‧‧‧波形
ADRS‧‧‧位址
AN_610‧‧‧and閘
C1~CM‧‧‧行
CLK‧‧‧時脈訊號
CSL‧‧‧選擇訊號
CTRL1~CTRLM‧‧‧控制電路
D1‧‧‧資料線
DLGC‧‧‧電路
DCTRL‧‧‧訊號
GCTRL‧‧‧全域控制電路
GIOs‧‧‧全域輸入輸出電路
GRBL1~GRBLM‧‧‧全域讀取位元線
LCTRL‧‧‧本地控制
LIO、LIO1、LIOs‧‧‧本地輸入輸出電路
LRBL、LRBL_L1、LRBL_U1‧‧‧本地讀取位元線
ICLKR_S、ICLKRW_S、ICLKWB_S、ICLKWBD_S‧‧‧時脈訊號
INV‧‧‧反相器
MEMBK1~MEMBK8‧‧‧記憶庫
MEMCELL、MEMCELL_U1‧‧‧記憶體單元
N10、N20、N21、N22、P10、P20、N430、P410、P420、P430、P440‧‧‧電晶體
PCH_U、PCH_L‧‧‧訊號
ND、NDB‧‧‧節點
ND_410、ND_620‧‧‧NAND閘
Q1~QM‧‧‧輸出端
RWL、RWL_U1‧‧‧讀取字元線
SEG1、SEG2‧‧‧記憶體區段
STRG‧‧‧儲存單元
t505、t510、t512、t515、t520、T550、t705、t710、t715‧‧‧時間
VDD、VSS‧‧‧電壓
WWL、WWL_U1‧‧‧寫入字元線
WBL、WBLB‧‧‧寫入位元線
X-Decode‧‧‧位址解碼器
結合圖式來閱讀下面的詳細描述以最完整理解本揭露。需要強調的是，依據在工業上的標準實施，各種特徵未按照比例繪製。事實上，為了清楚討論，各種特徵的尺寸可任意增加或減少。
圖1為根據一些實施例之記憶體巨集之示意圖。
圖2為根據一些實施例之圖1中的記憶體巨集之記憶體單元之示意圖。
圖3為根據一些實施例之圖1中的記憶體巨集之記憶體陣列之示意圖。
圖4為根據一些實施例之包含圖3中之記憶體陣列之本地輸入輸出(LIO)以及全域輸入輸出(GIO)的電路是意圖。
圖5為根據一些實施例之圖1至4所繪示之電路之操作的波形圖。
圖6為根據一些實施例之圖4中產生訊號PCH_U之電路的示意圖。
圖7為根據一些實施例來繪示圖6之電路操作的波形圖。
繪示於圖式中的實施例或其它例子係使用特定的語言而揭露如下。然而可理解的是，這些實施例和其它例子並不意圖成為限制。在這些揭露的實施例中所做的任何更動、替代與潤飾，和任何此文件中所揭露的原則之進一步應用被認為是所屬技藝中具通常知識者通常可思及的。
一些實施例具有以下特色和/或優點的一種或組合。本地讀取位元線之電壓維持器並未被使用，且由寫入操作所造成之被減少和/或消除。相較於其他的方法，電路區域被減少。
記憶體巨集
圖1係依據一些實施例之記憶體巨集100之示意圖。記憶體巨集100為靜態隨機存取記憶體(static random access memory；SRAM)巨集，且其係用以說明。其它種類的記憶體係落在各種不同實施例的範圍中。
記憶體巨集100為對稱。例如，關於解碼器X-Decode、本地控制電路(local control circuits；LCTRLs)或全域控制電路(global control circuit；GCTRL)，在記憶體巨集100左側上的電路元件相似於在記憶體巨集100右側上的電路元件。又例如，記憶體巨集100包含兩個記憶體陣列。一個記憶體陣列在記憶體巨集100的左側上，且一個記憶體陣列在記憶體巨集100的右側上。為了說明，在記憶體巨集100左側上的一記憶體陣列被標記為記憶體陣列138，其具有寬度X和高度Y。
記憶體陣列138包含多個記憶體區段。為了說明，記憶體陣列138的兩個記憶體區段SEG1和SEG2被表示出。不同的記憶體區段編號係落在不同實施例的範圍中。
每一記憶體區段包含兩個記憶庫。例如，記憶體區段SEG1包含兩個記憶庫MEMBK1和MEMBK2，且記憶體區段SEG2包含兩個記憶庫MEMBK3和MEMBK4。為了說明，在圖1中指出了記憶體區段SEG1和SEG2。包含記憶庫MEMBK5、MEMBK6、MEMBK7和MEMBK8之記憶體區段未被標記。
在記憶體區段中，兩個記憶庫共享一列本地輸入輸出電路LIO。例如，記憶庫MEMBK1和記憶庫MEMBK2共享一列本地輸入輸出電路LIOs，記憶庫MEMBK3和記憶庫MEMBK4共享一列本地輸入輸出電路LIOs，記憶庫MEMBK5和記憶庫MEMBK6共享一列本地輸入輸出電路LIOs，而記憶庫MEMBK7和記憶庫MEMBK8共享一列本地輸入輸出電路LIOs。
在記憶庫中的記憶體單元係以多條行與列之方式來排列。因此，在記憶體區段中且在記憶體陣列中的記憶體單元亦以多條行與列之方式來排列。記憶體單元係參照圖2而描述如下，且被標記為MEMCELL。記憶體區段的不同組態係落在不同實施例的範圍中。
基於將被取用來進行讀取或寫入操作之記憶體單元的位址ADDRS，位址解碼器X-Decode提供將被取用之對應記憶體單元的列位址。
本地控制LCTRL係控制對應之本地輸入輸出電路LIO。
全域輸入輸出電路GIO係用以在相應記憶體陣列中的記憶體單元與在記憶體巨集100外的其它電路之間傳送資料。
全域控制GCTRL提供記憶體巨集100之列位址、行位址、預解碼(pre-decode)、時脈和其它訊號。全域訊號GCTRL亦控制在記憶體陣列中的記憶體單元與在記憶體巨集100外的電路之間的資料傳送。例如，基於將被讀取之記憶體單元的時脈訊號CLK與位址ADDRS，全局控制GCTRL產生行選擇訊號CSL來選擇將被預充電、讀取...等等的行。
在一些實施例中，關於記憶體巨集100之記憶體單元的讀取操作，讀取時脈訊號ICLKR(未標示)係從時脈訊號CLK產生。再者，針對每一區段，例如區段SEG1或SEG2，讀取時脈訊號ICLKR_S(未標示)係從讀取時脈訊號ICLKR以及辨識此區段之讀取區段解碼訊號所產生，其中此區段中的相應記憶體單元被讀取。類似地，關於記憶體巨集100之記憶體單元的寫入操作，寫入時脈訊號ICLKW(未標示)係從時脈訊號CLK產生。再者，針對每一區段，寫入時脈訊號ICLKW_S(未標示)係從讀取時脈訊號ICLKW以及辨識此區段之寫入區段解碼訊號所產生，其中此區段中的相應記憶體單元被寫入。時脈訊號ICLKR_S和ICLKW_S之應用係繪示於圖6中。
記憶體單元
圖2為根據一些實施例之記憶體電路或記憶體單元MEMCELL之示意圖。記憶體單元MEMCELL亦稱為雙埠暫存器檔案。
記憶體單元MEMCELL包含儲存單元STRG、寫入埠以及讀取埠。寫入埠包含兩個N型電晶體PG10和PGB10、寫入字元線WWL以及寫入位元線WBL、WBLB。讀取埠包含兩個N型金屬氧化半導體(NMOS)電晶體N21和N22、讀取字元線RWL以及讀取位元線RBL。讀取位元線LRBL亦稱為本地讀取位元線，以與全域讀取位元線分別，例如圖3中的全域讀取位元線GRBL1至GRBLM。
儲存單元STRG包含兩個P型金屬氧化半導體(PMOS)電晶體P10、P20以及兩個N型金屬氧化半導體(NMOS)電晶體N10、N20。電晶體P10、P20、N10以及N20形成互鎖存(cross-latch)或互耦接(cross-coupled)反相器。電晶體P10和N10形成第一反相器，而電晶體P20和N20形成第二反相器。電晶體P10和N10之汲極耦接在一起並形成節點ND。電晶體P20和N20之汲極耦接在一起並形成節點NDB。電晶體P10和N10之閘極耦接在一起且耦接至電晶體P20和N20之汲極。電晶體P20和N20之閘極耦接在一起且耦接至電晶體P10和N10之汲極。
排成一列的記憶體單元中的多個記憶體單元MEMCELL的每一電晶體PG10和PGB10的閘極係耦接於寫入字元線WWL。寫入字元線WWL亦稱為寫入控制線， 因為寫入字元線WWL上的訊號係針對寫入位元線WBL和WBLB上即將被寫入至相應節點ND和NDB的資料來控制電晶體PG10和PGB10。
每一電晶體PG10和PGB10被稱為通閘(pass gate)電晶體。電晶體PG10和PGB10的汲極係耦接至一對寫入位元線WBL和WBLB。在記憶體陣列中排列成行之多個記憶體單元MEMCELL的電晶體PG10和PGB10的每一閘極係耦接於寫入位元線WBL和WBLB。每一寫入位元線WBL和WBLB亦稱為寫入資料線，因為寫入位元線WBL和WBLB上所攜帶的資料被寫入至相應的節點ND和NDB。
在記憶體單元MEMCELL的寫入操作中，即將被寫入至記憶體單元MEMCELL的資料被施加至寫入位元線WBL和WBLB。寫入字元線WWL接著被啟用來開啟電晶體PG10和PGB10。如此，位元線WBL和WBLB上的資料被轉移且儲存至相應的節點ND和NDB。
對於讀取埠而言，電晶體N21之閘極係從儲存單元STRG接收資料。在圖2所繪示之實施例中，電晶體N21之閘極係從節點ND接收資料。電晶體N21之源極係接收參考供應電壓，在一些實施例中其為接地電壓。電晶體N21之汲極係耦接於電晶體N22之源極。電晶體N22之閘極係耦接於讀取字元線RWL。電晶體N22之汲極係耦接於讀取位元線LRBL。在一些實施例中，記憶體庫中之一列記憶體單元MEMCELL中的每一電晶體N22的每一閘極係耦接於讀取字元線RWL。再者，記憶體庫中之一行記憶體單元 MEMCELL中的每一電晶體N22的每一汲極係耦接於本地讀取位元線LRBL。
當記憶體單元MEMCELL被取用來進行寫入操作時，在讀取位元線LRBL上之邏輯值的偵測顯露儲存在記憶體MEMCELL中的邏輯資料。例如，在一些實施例中，在讀取操作中，讀取位元線LRBL係以高邏輯值(high logic value)來預充電。預充電係指在讀取或寫入操作前的充電。再者，讀取字元線RWL係以一高位邏輯值來啟用。如此，電晶體N22被開啟。在一些實施例中，在儲存單元STRG儲存高邏輯值時，儲存單元STRG提供低邏輯值(low logic value)至電晶體N21之閘極。因此，電晶體N21被關閉，且電晶體N21和N22作為開路(open circuit)。讀取位元線LRBL因此維持在預充電的高邏輯值。換句話說，在讀取位元線LRBL上的高邏輯值對應至儲存在儲存單元STRG中的高邏輯資料。
相對地，當儲存單元STRG儲存低邏輯值時，儲存單元STRG提供高邏輯值至電晶體N21之閘極。如此，電晶體N21被開啟。因為電晶體N21和N22被開啟，讀取位元線LRBL被拉至在電晶體N21之源極的低邏輯值。在讀取位元線LRBL上的低邏輯值有效率地對應至儲存在儲存單元STRG的資料之低邏輯值。
在一些實施例中，本地讀取位元線LRBL之資料讀取係藉由讀取相應之全域讀取位元線，例如圖3之全域讀取位元線GRBL1至GRBLM的資料來進行，並解釋如下。
記憶體陣列
圖3係根據一些實施例之圖1中的記憶體陣列138之一部分300的示意圖。在一些實施例中，記憶體陣列138包含多個記憶體陣列部分300。
記憶體陣列區300包含標記為行C1至CM之M行，其中M為整數。為了說明，行C1至CM稱為行C。每一行C包含對應至多個區段的多個本地輸入輸出LIOs。在圖3之繪示中，記憶體陣列部分300包含兩個區段SEG1和SEG2。每一區段SEG1和SEG2依序包含在一行C中的一區域輸入輸出LIO。
本地輸入輸出(LIO)係與兩個本地讀取位元線LRBL和一全域讀取位元線GRBL耦接。本地輸入輸出LIO亦稱為資料電路。例如，在圖3中，行C1的本地輸入輸出LIO1係與兩個本地讀取位元線LRBL_U1、LRBL_L1和一全域讀取位元線GRBL1耦接。每一本地讀取位元線LRBL，例如本地讀取位元線LRBL_U1或LRBL_L1，係與多個記憶體單元MEMCELL和一本地預充電電路耦接。為了說明，耦接至讀取位元線LRBL_U1之一記憶體單元MEMCELL_U1以及耦接至讀取位元線LRBL_L1之一記憶體單元MEMCELL_L1被標記。包含電晶體P410和P420之本地預充電電路未繪示於圖3中，但繪示並解釋於圖4中。記憶體單元MEMCELL與本地讀取位元線LRBL之間的詳細電路連接係參照圖2描述如上。與相應讀取位元線 LRBL耦接的記憶體單元MEMCELL屬於相應的區段。例如，參照行C，與區段SEG1之讀取位元線LRBL_U1耦接的記憶體單元屬於區段SGE1之記憶庫MEMBK1。與區段SEG1之讀取位元線LRBL_L1耦接的記憶體單元屬於區段SGE1之記憶庫MEMBK2。與區段SEG2之兩個讀取位元線耦接的記憶體單元分別屬於記憶庫MEMBK3和MEMBK4...等等。
多個標記為GRBL1至GRBLM之全域讀取位元線係耦接於圖1中的全域輸入輸出(GIO)電路。當儲存在記憶體單元的資料被讀取時，資料被反應在相應本地讀取位元線、本地輸入輸出LIO以及全域讀取位元線上。資料接著藉由相應控制電路CTRL1至CTRLM來控制，以到達輸出端Q1至QM，且被提供至在記憶體巨集100外的電路，如資料線D1。在此狀況下，當記憶體陣列138包含N個記憶體部分300時，記憶體陣列130亦包含從資料線D1至資料線DN(圖未繪示)之N條資料線，其中N為整數。例如，如圖3所示，當儲存在記憶體MEMCELL_U1中的資料被讀取時，資料被反應在讀取位元線LRBL_U1、本地輸入輸出電路LIO1和全域讀取位元線GRBL1上，且藉由控制電路CTRL1來轉移至輸出端Q1和資料線D1。
全域輸入輸出電路GIO對應至行C1至CM之全域讀取位元線GRBL1至GRBLM。全域輸入輸出電路GIO亦稱為資料電路。基於行選擇訊號CSL1至CSLM，全域輸入輸出電路GIO在全域讀取位元線GRBL1至GRBLM中選 擇出一條全域讀取位元線，以將位在被選擇之全域讀取位元線上的資料轉移為相應輸出端Q1至QM上將被讀取的資料。在一些實施例中，在每一條從全域輸入輸出電路GIO而來之全域讀取位元線上的資料被同時讀取。例如，全域輸入輸出電路(未繪示)之每一全域輸入輸出電路GIO選擇行C1之全域讀取位元線GRBL1上的資料來進行讀取。又例如，全域輸入輸出電路之每一全域輸入輸出電路GIO選擇行C2之全域讀取位元線GRBL2上的資料來進行讀取，且全域輸入輸出電路之每一全域輸入輸出電路選擇選擇行C3之全域讀取位元線GRBL3上的資料來進行讀取...等等。
控制電路CTRL1至CTRLM係分別用於控制位在相應全域讀取位元線GRBL1至GRBLM上的資料到達輸出端Q1至QM。為了說明，控制電路CTRL1至CTRLM被稱為控制電路CTRL。每一在輸出端Q1至QM上的資料接著被選擇為在資料線上D1的資料。
記憶體陣列部分300具有兩個區段SEG1和SEG2來進行說明。在記憶體陣列部分300中的不同區段數量係落在不同實施例的範圍中。
本地輸入輸出與全域輸入輸出
圖4係根據一些實施例之電路400之示意圖。電路400包含圖3之本地輸入輸出電路LIO1和全域輸入輸出電路GIO。在圖4所繪示中，圖2所示之從記憶體單元MEMCELL_U1的節點ND而來的資料被讀取。
PMOS電晶體P410係預充電讀取位元線LRBL_U1。例如，在預充電模式中，訊號PCH_U係以低邏輯值來施加，以開啟電晶體P410。如此，讀取位元線LRBL_U1被拉至高邏輯值，其為電晶體P410之源極的供應電壓VDD。
PMOS電晶體P420係預充電讀取位元線LRBL_L1。例如，在預充電模式中，訊號PCH_L係以低邏輯值來施加，以開啟電晶體P420。如此，讀取位元線LRBL_L1被拉至高邏輯值，其為電晶體P420之源極的供應電壓VDD。
反及閘(NAND gate)ND_410與電晶體430係操作來將本地讀取位元線LRBL_U1或LRBL_L1之邏輯值轉移至全域讀取位元線GRBL1。例如，當記憶體單元MEMCELL_U1被存取時，本地讀取位元線LRBL_L1被預充電至高邏輯。當本地讀取位元線LRBL_L1為低邏輯時，NAND閘ND_410之輸出為高邏輯。如此，NMOS電晶體430被開啟，並將全域讀取位元線GRBL1拉至低邏輯值，此低邏輯值為電晶體N430之源極的供應電壓VSS。然而，如果讀取位元線LRBL_U1為高邏輯，全域讀取位元線GRBL1亦為高邏輯。例如，在一些實施例中，在讀取操作之前，讀取位元線LRBL_U1、LRBL_L1以及GRBL1被預充電至高邏輯值。當從記憶體單元MEMCELL_U1之節點ND而來之低邏輯值被讀取時，讀取位元線LRBL_U1停留在預充電高邏輯值。因為讀取位元線LRBL_U1和 LRBL_L1兩者皆為高邏輯，NAND閘ND_410之輸出為低邏輯。如此，NMOS電晶體N430被關閉，且全域讀取位元線GRBL1維持在預充電高邏輯值。
PMOS電晶體440係用以來預充電全域讀取位元線GRBL1。例如，當訊號PCH係以低邏輯值來施加時，電晶體P440被開啟，並將全域讀取位元線GRBL1拉至高邏輯值，其為電晶體P440之源極的供應電壓VDD。
全域輸入輸出電路GIO之電晶體P430、N430以及反相器INV係操作來將讀取位元線GRBL1維持在對應的邏輯值。為了說明，讀取位元線GRBL1達到高邏輯值。如此，反相器INV之輸出為低邏輯，其關閉電晶體N430並開啟電晶體P430。因此，讀取位元線GRBL1被拉至高邏輯值，其為電晶體P430之源極的供應電壓VDD。讀取位元線GRBL1有效率地被維持在高邏輯值。相反地，當讀取位元線GRBL1為低邏輯時，反相器INV之輸出為高邏輯，其關閉電晶體P430並開啟電晶體N430。如此，讀取位元線GRBL1被拉至低邏輯值，其為電晶體N430之源極的供應電壓VSS。讀取位元線GRBL1有效率地被維持在低邏輯值。
與本地讀取位元線LRBL_L1相相關之操作係類似於本地讀取位元線LRBL_U1，其中訊號PCH_L和PMOS電晶體P420係分別對應至訊號訊號PCH_U和PMOS電晶體P410。
在各種實施例中，讀取位元線LRBL-U1和LRBL_L1係耦接在一起。在此些實施例中，反相器取代 NAND閘ND_410且利用一相應預充電電路來接收一讀取位元線。
波形
圖5為根據一些實施例之波形500的圖式。波形500係用來說明圖1-4中之電路的操作，包含讀取圖4中記憶體單元MEMCELL_U1的低邏輯值(“讀取資料0”)和高邏輯值(“讀取資料1”)。
在時間t505，讀取字元線RWL_U1和寫入字元線WWL_U1係被施加低邏輯值。記憶體單元MEMCELL_U1因此並未被讀取或寫入存取。訊號PCH_U被施加低邏輯值，以開啟電晶體P410來將讀取位元線LRBL_U1充電至電晶體P410之源極的高邏輯值。讀取位元線GRBL1亦利用被開啟之電晶體P440來預充電至高邏輯值。
在時間t510，訊號PCH_U係以高邏輯值來施加，以關閉電晶體P410，並斷開供應電壓VDD與讀取位元線LRBL_U1之間的電性連接。再者，讀取字元線RWL_U1被施加高邏輯值，以開啟電晶體N22。記億體單元MEMCELL_U1因此被讀取存取。為了說明，記億體單元MEMCELL_U1之節點ND儲存低邏輯值。因此，針對高邏輯值或資料“1”之資料讀取，在讀取位元線LRBL_U1上以及全域讀取位元線GRBL1上的邏輯值偵測顯露出高邏輯 值。因為節點ND為低邏輯，電晶體N21被關閉，且讀取位元線LRBL_U1維持在預充電高邏輯值。
在時間515，為了說明，記憶體單元亦被寫入存取。如此，寫入字元線WWL_U1被施加以高邏輯值。再者，訊號PCH_U被施加以低邏輯值，以開啟電晶體P410。如此，讀取位元線LRBL_U1被拉至電晶體P410之源極的供應電壓VDD。讀取位元線LRBL_U1有效率地維持在高邏輯。
在時間520，訊號PCH_U係以高邏輯值來施加，以關閉電晶體P410來斷開讀取位元線LRBL_U1與供應電壓VDD之間的電性連接。
關於全域讀取位元線GRBL1，在關於時間t510、t515以及t520的時間區段期間，因為讀取位元線LRBL_U1和LRBL_L1為高邏輯，NAND閘ND_410之輸出為低邏輯，且電晶體N430被關閉。如此，全域讀取位元線GRBL1維持在預充電高邏輯值。
本揭露的各種不同實施例相對於其他方法是有益。例如，在時間t515與時間t520之間的時間區段T550期間，當寫入字元線WWL_U1在時間t515以高邏輯值來啟用時，各種不同實施例避免由寫入操作所造成之寫入干擾。因為寫入字元線為高邏輯，電晶體PG10被開啟，而來至記憶體單元MEMCELL_U1之寫入位元線WBL的高邏輯值被轉移至節點ND，使得電晶體N21開啟。因為電晶體N21被開啟，電晶體N21傾向將讀取位元線LRBL_U1拉至電晶體 N21之源極的參考供應電壓VSS。然而，在時間區段T550期間，電晶體P410被開啟並將讀取位元線LRBL_U1拉至供應電壓VDD，如以上所解釋。因此，讀取位元線LRBL_U1維持在供應電壓VDD，且未被寫入操作干擾。相反地，在其他的方法中，在時間區段T550期間，電晶體P410被關閉且斷開電晶體P410之源極的供應電壓VDD與讀取位元線LRBL_U1之間的電性連接。如此，在其他的方法中，當電晶體N21被開啟時，電晶體N21使得讀取位元線LRBL_U1被拉至電晶體N21之源極的參考供應電壓VSS，這會在各種不同的狀況中改變讀取位元線LRBL_U1的高邏輯值，或干擾讀取操作。
為了說明，在時間T510，節點ND儲存高邏輯值，而資料讀取稱為低邏輯值讀取或資料“0”讀取。因為節點ND為高邏輯，電晶體N21被開啟且將取位元線LRBL_U1拉至低邏輯值。在時間515，當電晶體P410被開啟時，電晶體P410與電晶體N21之間有連接，因為電晶體P410傾向將讀取位元線LRBL拉至供應電壓VDD，而電晶體N21傾向將讀取位元線LRBL_U1拉至參考供應電壓VSS。如此，在時間515之後，讀取位元線LRBL_U1朝向電晶體P410之源極的供應電壓VDD增加。在時間520，當電晶體P410被關閉時，此連接不再存在，且讀取位元線LRBL_U1被拉至電晶體N21之源極的參考供應電壓VSS。
關於全域讀取位元線GRBL1，在時間t512，讀取位元線LRBL_U1達到NAND閘ND_410的閥值，為了說 明，此閥值為½VDD。如此，NAND閘ND_410之輸出為高邏輯，且電晶體N430被開啟。全域讀取位元線GRBL1被拉至低邏輯值，此低邏輯值為電晶體N430之源極的參考供應電壓VSS。
訊號PCH_U
圖6為根據一些實施例之電路600的示意圖。電路600係用來產生訊號PCH_U。圖7為根據一些實施例來繪示電路600之操作波形700的圖式。
時間t710和時間t715係分別對應至圖5之時間t510和時間t515。為了簡化，訊號ICLKR_S的上升緣發生於時間t710，而訊號ICLKW_S的上升緣發生於時間t715。在時間t710，基於訊號ICLKR_S的上升緣，讀取字元線RWL_U1和訊號PCH_U的上升緣被產生。在時間t715，基於訊號ICLKW_S的上升緣，寫入字元線WWL_U1的上升緣和訊號PCH_U的下降緣被產生。
電路DLGC將訊號ICLKW_S反相，以產生訊號ICLKWB_S。在一些實施例中，訊號ICLKWB_S在時間區段T550期間為訊號ICLKW_S的反相邏輯。訊號DCTRL控制將被反相之訊號ICLKW_S的時間延遲，其實際為訊號ICLKWB_S為低邏輯的時間。在一些實施例中，時間區段T550係基於訊號DCTRL來調整。
在時間t710與時間t715之間的時間區段中，訊號ICLKW_S為低邏輯，其藉由NAND閘ND_620之操作造 成訊號ICLKWBD_S為高邏輯。因為訊號ICLKR_S和訊號ICLKWBD_S為高邏輯，訊號PCH_U藉由AND閘AN_610之操作，在時間t710和時間t715之間的時間區段中為高邏輯。
在關於一方法之一些實施例中，為回應造成記憶體單元之資料線具有第一電壓方向之寫入操作，使此資料線具有相反於第一電壓方向之第二電壓方向。
在一些實施例中，電路包含記憶體單元、充電電路以及脈衝產生電路。記憶體單元具有控制線和資料線。充電電路耦接至資料線和脈衝產生電路。脈衝產生電路係配置來於對應控制線啟用之一時間，產生訊號脈衝來控制充電電路。
在一些實施例中，一電路包含記憶體單元以及第二型電晶體。記憶體單元包含儲存節點、寫入埠以及具有資料線和第一型電晶體之讀取埠。第二型電晶體係配置來使資料線之電壓位準朝向位於第二型電晶體之端點的第一供應電壓，以回應a)對節點之輸入埠寫入資料，以及b)讀取埠，此讀取埠使資料線之電壓位準朝向位於第一型電晶體之端點的第二供應電壓。
在有關基於記憶體單元之方法的一些實施例中，位於讀取資料線之電壓位準被使得朝向第一電壓值，其中記憶體單元包含讀取資料線、讀取控制線以及寫入控制線。使得讀取資料線之電壓位準朝向第一電壓值之操作被停止，且讀取控制線被啟用來從記憶體單元讀取資料。寫入控 制線被啟用。為回應被啟用之寫入控制線，讀取資料線之電壓位準被使得朝向第一電壓值並持續一預設時段。
一些實施例已被描述。然而，可理解的是，在沒有違背本揭露之精神和範圍下可進行各種變更。舉例而言，示意為特定摻雜物類型(例如，N型或P型金屬氧化半導體(NMOS或PMOS))之不同電晶體係用於說明目的。本揭露之實施例不侷限在一特定類型。選擇特定電晶體之不同摻雜物類型在各種實施例的範圍中。在以上敘述中所使用之各種訊號之低位或高位邏輯值亦用於說明。在訊號被活化和/或去活化時，各種實施例不侷限在一特定邏輯值。選擇不同的邏輯值在各種實施例的範圍中。在不同的實施例中，電晶體作為切換器。用以取代電晶體之開關電路在各種實施例的範圍中。在不同的實施例中，電晶體之源極作為汲極，且汲極作為源極。
上述說明中包含示範步驟，但此些步驟並未必需以上述順序進行。在符合所揭露之實施例的精神和範圍下，可增加、置換、改變順序、和/或省略上述步驟。
500‧‧‧波形
t505、t510、t512、t515、t520、T550‧‧‧時間
RWL_U1‧‧‧讀取字元線
WWL_U1‧‧‧寫入字元線
PCH_U‧‧‧訊號
LRBL_U1‧‧‧本地讀取位元線
GRBL1‧‧‧全域讀取位元線
VDD‧‧‧電壓

Claims (20)

  1. 一種方法，包含：為回應使一記憶體單元之一資料線具有一第一電壓方向之寫入操作，使該資料線具有相反於該第一電壓方向之一第二電壓方向。
  2. 如請求項第1項所述之方法，其中：使該資料線具有該第二電壓方向之操作包含開啟與該資料線耦接之一電晶體。
  3. 如請求項第1項所述之方法，其中：使該資料線具有該第二電壓方向之操作包含利用一訊號脈衝來開啟與該資料線耦接之一電晶體；以及該電晶體用以針對該記憶體單元之一讀取操作來對該資料線充電。
  4. 如請求項第1項所述之方法，其中：該記憶體單元包含一讀取埠和一寫入埠；以及該資料線為該記憶體單元之該讀取埠的一部分。
  5. 如請求項第1項所述之方法，其中：該記憶體單元包含控制一通閘(passgate)之一寫入控制線；該通閘耦接於該記憶體單元之一儲存節點；以及該儲存節點上之資料影響該資料線上之一邏輯值。
  6. 如請求項第1項所述之方法，其中：該第一電壓方向朝向一參考供應電壓；以及該第二電壓方向朝向一供應電壓。
  7. 如請求項第1項所述之方法，其中：對該記憶體之該寫入操作包含：啟用該記憶體之一寫入控制訊號來開啟一電晶體；以及透過該電晶體來轉移資料至該記憶體單元之一節點。
  8. 一種電路，包含：一記憶體單元，具有一控制線和一資料線；一充電電路；以及一脈衝產生電路，其中該充電電路耦接於該資料線和該脈衝產生電路；以及該脈衝產生電路配置來產生一訊號之一脈衝，以於對應該控制線之啟用的時間來控制該充電電路。
  9. 如請求項第8項所述之電路，其中該充電電路包含一P型電晶體，配置來於該P型電晶體閘極接收該脈衝。
  10. 如請求項第8項所述之電路，其中該控制線配置來被啟用；該資料線被使得具有一第一電壓方向；以及該充電電路，基於該脈衝，配置來使該資料線具有異於該第一電壓方向之一第二電壓方向。
  11. 如請求項第8項所述之電路，其中該脈衝產生電路配置來基於該記憶體單元之一讀取操作之啟用以及該記憶體單元之一寫入操作之啟用來產生該訊號。
  12. 如請求項第8項所述之電路，其中該脈衝產生電路配置來基於該資料線上之一低邏輯值之讀取來產生該脈衝之一寬度。
  13. 如請求項第8項所述之電路，其中該脈衝產生電路配置來於讀取該資料線之一低邏輯值之時段中，基於該資料線之一預設值來產生該脈衝之一寬度。
  14. 一種電路，包含：一記憶體單元，包含：一儲存節點；一寫入埠；以及 一讀取埠，具有一資料線和一第一型電晶體；以及一第二型電晶體；其中該第二型電晶體配置來使該資料線上之一電壓位準朝向位於該第二型電晶體之端點之一第一供應電壓，以回應該寫入埠將資料寫入至該儲存節點之操作以及該讀取埠使該資料線上之電壓位準朝向位於該第一電晶體之端點之一第二供應電壓之操作。
  15. 如請求項第14項所述之電路，其中該第一型電晶體包含一N型電晶體；以及該第二型電晶體包含一P型電晶體。
  16. 如請求項第14項所述之電路，其中該寫入埠具有耦接於一通閘之一寫入控制線；該通閘耦接至該儲存節點；該儲存節點耦接至該第一型電晶體之一閘極；以及該資料線耦接至該第一型電晶體之另一端點。
  17. 如請求項第14項所述之電路，其中該第二型電晶體包含一P型電晶體；以及該P型電晶體配置來接收位於該P型電晶體之閘極之一負脈衝，以使該資料線在該負脈衝之時段中朝向位於該P型電晶體之源極之該供應電壓。
  18. 如請求項第17項所述之電路，其中該電路包含一脈衝產生電路；以及該脈衝產生電路配置來基於一讀取埠之一讀取啟用以及該寫入埠之一寫入啟用產生該負脈衝之一寬度。
  19. 一種方法，包含：基於具有一讀取資料線、一讀取控制線以及一寫入控制線之一記憶體單元，使位於該讀取資料線之一電壓位準朝向一第一電壓值；基於具有該讀取資料線、該讀取控制線以及該寫入控制線之該記憶體單元，停止該讀取資料線之該電壓位準朝向該第一電壓值之操作，並啟用該讀取控制線來從該記憶體單元讀取資料；基於具有該讀取資料線、該讀取控制線以及該寫入控制線之該記憶體單元，啟用該寫入控制線；以及基於具有該讀取資料線、該讀取控制線以及該寫入控制線之該記憶體單元，回應該寫入控制線之啟用，使該讀取資料線之該電壓位準於一預設時段中朝向一第二電壓值。
  20. 如請求項第19項所述之方法，包含：藉由產生一訊號脈衝之一寬度來使該讀取資料線之該電壓位準於該預設時段中朝向該第二電壓值，其中該訊號 脈衝之該寬度係基於該資料線於讀取該讀取資料線之一低邏輯值之期間中之一預設值；以及施加該訊號脈衝至耦接至該讀取資料線之一電晶體之閘極上。
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