CN114708896A - 存储器电路及其操作方法 - Google Patents

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CN114708896A CN202110218704.6A CN202110218704A CN114708896A CN 114708896 A CN114708896 A CN 114708896A CN 202110218704 A CN202110218704 A CN 202110218704A CN 114708896 A CN114708896 A CN 114708896A
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谢豪泰
廖宏仁
吴福安
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Abstract

本公开涉及存储器电路及其操作方法。一种存储器电路，包括：NAND逻辑门、第一N型晶体管、第二N型晶体管、第一反相器和第一锁存器。NAND逻辑门被配置为接收第一位线信号和第二位线信号，并且生成第一信号。第一N型晶体管耦合至NAND逻辑门，并且被配置为接收第一预充电信号。第二N型晶体管耦合至第一N型晶体管和参考电压源，并且被配置为接收第一时钟信号。第一反相器耦合至NAND逻辑门，并且被配置为输出从第一信号反相的数据信号。第一锁存器耦合至NAND逻辑门，并且被配置为响应于至少第一时钟信号或第一预充电信号而锁存第一信号。

Description

存储器电路及其操作方法
技术领域
本公开涉及存储器电路及其操作方法。
背景技术
半导体集成电路(IC)工业已经生产了各种各样的数字设备，以解决 许多不同领域中的问题。这些数字设备中的一些数字设备(例如，存储器 宏(memory macro))被配置用于数据存储。随着IC变得越来越小和越来 越复杂，这些数字设备内的导线的电阻也发生了变化，从而影响了这些数 字设备的操作电压和整体IC性能。
发明内容
根据本公开的第一方面，提供了一种存储器电路，包括：NAND逻辑 门，被配置为接收第一位线信号和第二位线信号，并且生成第一信号；第 一N型晶体管，耦合至所述NAND逻辑门，并且被配置为接收第一预充电 信号；第二N型晶体管，耦合至所述第一N型晶体管和参考电压源，并且 被配置为接收第一时钟信号；第一反相器，耦合至所述NAND逻辑门，并且被配置为输出从所述第一信号反相的数据信号；以及第一锁存器，耦合 至所述NAND逻辑门，并且被配置为响应于至少所述第一时钟信号或所述 第一预充电信号而锁存所述第一信号。
根据本公开的第二方面，提供了一种存储器电路，包括：NAND逻辑 门，被配置为接收第一位线信号和第二位线信号，并且响应于所述第一位 线信号和所述第二位线信号而生成第一信号；第一N型晶体管，具有：第 一漏极，耦合至所述NAND逻辑门的第一电压源节点；第一栅极，被配置 为接收第一预充电信号；以及第一源极，耦合至第一节点；第二N型晶体 管，具有：第二漏极，耦合至所述第一漏极和所述NAND逻辑门的第一电 压源节点；第二栅极，被配置为接收不同于所述第一预充电信号的第二预 充电信号；以及第二源极，耦合至所述第一源极和所述第一节点；第一锁 存器，通过第二节点耦合至所述NAND逻辑门，并且被配置为响应于至少 所述第一预充电信号或所述第二预充电信号而锁存所述第一信号；以及第 一反相器，耦合至所述NAND逻辑门，并且被配置为输出从所述第一信号 反相的数据信号。
根据本公开的第三方面，提供了一种操作存储器电路的方法，所述方 法包括：通过NAND逻辑门电路接收第一位线信号和第二位线信号；通过 所述NAND逻辑门电路响应于所述第一位线信号和所述第二位线信号而生 成第一信号，其中，生成所述第一信号包括：响应于至少第一预充电信号 而启用所述NAND逻辑门电路；以及通过锁存器响应于至少所述第一预充 电信号或第一时钟信号而锁存所述第一信号的状态，所述锁存器包括第一 反相器和第二反相器。
附图说明
当结合附图阅读时，根据以下详细描述可以最好地理解本公开的各方 面。注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为 了讨论的清楚起见，各种特征的尺寸可以任意增大或减小。
图1是根据一些实施例的存储器电路的电路图。
图2是根据一些实施例的电路的电路图。
图3是根据一些实施例的NAND逻辑门电路的电路图。
图4A是根据一些实施例的上拉电路的电路图。
图4B是根据一些实施例的上拉电路的电路图。
图4C是根据一些实施例的电路的电路图。
图4D是根据一些实施例的电路的电路图。
图4E是根据一些实施例的电路的电路图。
图5是根据一些实施例的存储器电路的波形的时序图。
图6是根据一些实施例的电路的电路图。
图7是根据一些实施例的电路的电路图。
图8是根据一些实施例的电路的电路图。
图9A是根据一些实施例的电路的电路图。
图9B是根据一些实施例的存储器电路的波形的时序图。
图10是根据一些实施例的电路的电路图。
图11是根据一些实施例的操作电路的方法的流程图。
具体实施方式
以下公开提供了用于实现所提供的主题的不同特征的许多不同的实施 例或示例。以下描述了组件、材料、值、步骤、布置的特定示例以简化本 公开。当然，这些仅是示例，并且不旨在进行限制。预期其他组件、材料、 值、步骤、布置等。例如，在下面的描述中，在第二特征上方或之上形成 第一特征可以包括直接接触地形成第一特征和第二特征的实施例，并且还 可以包括在第一特征和第二特征之间形成附加特征，使得第一特征和第二 特征可以不直接接触的实施例。另外，本公开可以在各个示例中重复参考 数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所 讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用空间相对术语，例如“在...之 下”、“在...下方”、“下方的”、“在...之上”、“上方的”等，以描 述如图所示的一个元件或特征与另一元件(多个元件)或特征(多个特征) 的关系。除了在图中描述的定向之外，空间相对术语还旨在涵盖器件在使 用或操作中的不同定向。器件可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相对描述语可以同样地被相应地解释。
根据一些实施例，一种存储器电路，包括：NAND逻辑门、第一N型 晶体管、第二N型晶体管、第一反相器和第一锁存器。NAND逻辑门被配 置为接收第一位线信号和第二位线信号，并且被配置为生成第一信号。
第一N型晶体管耦合至NAND逻辑门，并且配置为接收第一预充电信 号。第二N型晶体管耦合至第一N型晶体管和参考电压源，并且被配置为 接收第一时钟信号。
在一些实施例中，第一反相器耦合至NAND逻辑门，并且被配置为输 出从第一信号反相的数据信号。第一锁存器耦合至NAND逻辑门，并且被 配置为响应于至少第一时钟信号或第一预充电信号而锁存第一信号。
在一些实施例中，第一N型晶体管耦合在第二N型晶体管与NAND逻 辑门的第一电压源节点之间。在一些实施例中，通过在第二N型晶体管与 NAND逻辑门的第一电压源节点之间包括第一N型晶体管，第一N型晶体 管可以被禁用，从而使得NAND逻辑门电路响应于第一预充电信号而被禁 用。在一些实施例中，与其他方法相比，通过使得NAND逻辑门电路响应 于第一预充电信号而被禁用，存储器电路减少了切换晶体管(toggling transistor)的数量，从而减少了功耗。
存储器电路
图1是根据一些实施例的存储器电路100的电路图。在图1的实施例 中，集成电路100是存储器宏。
存储器电路100包括存储器单元阵列102、本地输入输出(LIO)电路 104和全局输入输出(GIO)电路106。存储器单元阵列102通过位线BL 耦合至LIO电路104。LIO电路104通过全局位线GBL耦合至GIO电路 106。
存储器单元阵列102包括具有N个行和M个列的存储器单元的阵列， 其中M和N是正整数。为了简洁和便于图示，示出了具有单个存储器单元 102a的存储器单元阵列102。在一些实施例中，存储器单元阵列102中的 每个存储器单元被配置为存储数据的相应位。
存储器单元阵列102中的单元的行被布置在第一方向X(未示出)上。 存储器单元阵列102中的单元的列被布置在第二方向Y(未示出)上。第 二方向Y不同于第一方向X。在一些实施例中，第二方向Y垂直于第一方 向X。
存储器单元阵列102还包括耦合至存储器单元阵列102中的存储器单 元的相应行的N个字线(为了便于图示，未示出)。存储器单元阵列102 中的每一行与相应字线相关联。每个字线WL在第一方向X(未示出)上 延伸。
存储器单元阵列102还包括耦合至存储器单元阵列102中的存储器单 元的相应列的M个位线。存储器单元阵列102中的每一列与相应位线相关 联。每个位线BL在第二方向Y(未示出)上延伸。
存储器单元阵列102中的每个存储器单元与相应位线BL耦合。在一 些实施例中，存储器单元阵列102是单端存储器，并且因此存储器单元阵 列102中的每个存储器单元与相应位线BL耦合。
在一些实施例中，存储器单元阵列102是双端存储器，并且因此存储 器单元阵列102中的每个存储器单元与相应的一对位线BL耦合。位线被 配置为承载位线信号(未示出)。
在一些实施例中，存储器单元阵列102是非易失性随机存取存储器 (NVRAM)阵列。在一些实施例中，存储器单元阵列102中的每个存储 器单元对应于静态随机存取存储器(SRAM)单元。存储器单元阵列102 中的不同类型的存储器单元在本公开的预期范围内。例如，在一些实施例 中，存储器单元阵列102中的每个存储器单元是磁阻随机存取存储器(MRAM)。在一些实施例中，存储器单元阵列102中的每个存储器单元 对应于电阻式随机存取存储器(RRAM)单元。在一些实施例中，存储器 单元阵列102中的每个存储器单元对应于动态随机存取存储器(DRAM) 单元。在一些实施例中，存储器单元阵列102中的每个存储器单元对应于 一次性可编程(OTP)存储器单元。在一些实施例中，存储器单元阵列 102对应于闪存。存储器单元阵列102的其他配置在本公开的范围内。
LIO电路104被配置为从存储器单元阵列102接收相应位线上的位线 信号(未示出)。在一些实施例中，LIO电路104包括读出放大器(sense amplifier)(未示出)，其中来自存储器单元阵列102的位线信号被放大， 并且然后由LIO电路104输出到GIO电路106作为全局位线信号GBL_UP 和GBL_DN。在一些实施例中，至少全局位线信号GBL_UP或GBL_DN 对应于存储在存储器单元阵列102中的读取数据。在一些实施例中，存储 器单元阵列102被划分为上部和下部，并且全局位线信号GBL_UP对应于 存储在存储器单元阵列102的上部中的读取数据，全局位线信号GBL_DN 对应于存储在存储器单元阵列102的下部中的读取数据。LIO电路104的 其他配置在本公开的范围内。
GIO电路106从LIO电路104接收全局位线GBL上的全局位线信号 GBL_UP和GBL_DN。GIO电路106被配置为响应于至少全局位线信号 GBL_UP和GBL_DN而输出数据信号DOUT。数据信号DOUT对应于存储 在存储器单元阵列102中的数据。在一些实施例中，数据信号DOUT对应 于至少全局位线信号GBL_UP或GBL_DN。
在一些实施例中，LIO电路104和GIO电路106被组合成单个IO电 路。在一些实施例中，至少LIO电路104或GIO电路106包括锁存电路 (未示出)，被配置为锁存存储在存储器单元阵列102中的数据。GIO电 路106的其他配置在本公开的范围内。
存储器电路100的其他配置在本公开的范围内。
图2是根据一些实施例的电路200的电路图。
电路200是图1的GIO电路106的实施例，并且因此省略类似的详细 描述。在一些实施例中，电路200是被配置为读取存储在存储器单元阵列 102中的数据的读出电路。
电路200包括NAND逻辑门220、N型金属氧化物半导体(NMOS) 晶体管N1、N2、N3、N4、N5、N6和N7、P型金属氧化物半导体PMOS) 晶体管P1、P2、P3、P4和P5、以及反相器I1和I2。
NAND逻辑门220的第一输入端Nd1被配置为接收全局位线信号 GBL_UP。在一些实施例中，NAND逻辑门220的第一输入端Nd1直接耦 合至图4A的上拉器件400A。NAND逻辑门220的第二输入端Nd2被配置 为接收全局位线信号GBL_DN。在一些实施例中，NAND逻辑门220的第 二输入端Nd2直接耦合至图4B的上拉器件400B。
NAND逻辑门220的输出端被配置为输出信号QB。NAND逻辑门220 被配置为基于全局位线信号GBL_UP和全局位线信号GBL_DN来生成信号 QB。NAND逻辑门220的输出端耦合至至少节点Nd5。
NAND逻辑门220具有第一电压源节点Nd3和第二电压源节点Nd4。 在一些实施例中，NAND逻辑门220的第一电压源节点Nd3被配置为接收 电源电压VDD。在一些实施例中，NAND逻辑门220的第二电压源节点Nd4被配置为接收参考电源电压VSS。在一些实施例中，参考电源电压 VSS不同于电源电压VDD。
PMOS晶体管P1的栅极端被配置为接收时钟信号RCKB。在一些实施 例中，至少时钟信号RCKB或RCK(如下所述)是读取时钟信号，被配置 为使得电路200读取存储在存储器单元阵列102中的数据。PMOS晶体管 P1的源极端耦合至电压源节点VDDN。电压源节点VDDN具有电源电压 VDD。PMOS晶体管P1的漏极端耦合至NAND逻辑门220的第一电压源 节点Nd3。
在一些实施例中，如果PMOS晶体管P1响应于时钟信号RCKB而关 断，则NAND逻辑门220的第一电压源节点Nd3电浮置。在一些实施例 中，如果PMOS晶体管P1响应于时钟信号RCKB而导通，则NAND逻辑 门220的第一电压源节点Nd3耦合至电源电压节点VDDN，并且接收电源 电压VDD。
NMOS晶体管N1的栅极端被配置为接收时钟信号RCK。在一些实施 例中，时钟信号RCK与时钟信号RCKB反相，并且反之亦然。NMOS晶 体管N1的源极端耦合至参考电压源节点VSSN。参考电压源节点VSSN具 有参考电源电压VSS。
NMOS晶体管N1的漏极端、NMOS晶体管N2的源极端和NMOS晶 体管N3的源极端各自耦合在一起。
NMOS晶体管N2的栅极端被配置为接收预充电信号PCHB_UP。 NMOS晶体管N3的栅极端被配置为接收预充电信号PCHB_DN。NMOS晶 体管N2的漏极端、NMOS晶体管N3的漏极端各自耦合在一起，并且进一 步耦合至NAND逻辑门220的第二电压源节点Nd4。
在一些实施例中，如果NMOS晶体管N1响应于时钟信号RCKB而关 断，则NAND逻辑门220的第二电压源节点Nd4电浮置。在一些实施例 中，如果NMOS晶体管N2和N3响应于相应的预充电信号PCHB_UP和 PCHB_DN而关断，则NAND逻辑门220的第二电压源节点Nd4电浮置。
在一些实施例中，如果NMOS晶体管N1响应于时钟信号RCK而导 通，并且NMOS晶体管N2或N3中的至少一者响应于相应的预充电信号PCHB_UP或PCHB_DN而导通，则NAND逻辑门220的第二电压源节点 Nd4耦合至参考电源电压VSSN，并且接收参考电源电压VSS。
反相器I1的输入端、节点Nd5、NAND逻辑门220的输出端、反相器 I2的输入端、NMOS晶体管N5的漏极、和PMOS晶体管P5的漏极各自耦 合在一起。反相器I1的输入端被配置为从至少节点Nd5接收信号QB。在 一些实施例中，反相器I1的输入端被配置为从NAND逻辑门220接收信号 QB。在一些实施例中，反相器I1的输入端被配置为从NMOS晶体管N5的 漏极和PMOS晶体管P5的漏极接收信号QB。
反相器I1的输出端被配置为输出输出数据信号DOUT。在一些实施例 中，输出数据信号DOUT对应于来自图1的存储器单元阵列102的输出信 号。在一些实施例中，输出数据信号DOUT与信号QB反相，并且反之亦 然。
反相器I2的输入端被配置为从至少节点Nd5接收信号QB。在一些实 施例中，反相器I2的输入端被配置为从NAND逻辑门220接收信号QB。 在一些实施例中，反相器I2的输入端被配置为从NMOS晶体管N5的漏极 和PMOS晶体管P5的漏极接收信号QB。
反相器I2的输出端被配置为输出信号QBB。在一些实施例中，信号 QBB与信号QB反相，并且反之亦然。反相器I2的输出端耦合至NMOS晶 体管N5的栅极和PMOS晶体管P5的栅极。
PMOS晶体管P2的栅极端被配置为接收时钟信号RCK。PMOS晶体管 P2的源极端耦合至电压源节点VDDN。
PMOS晶体管P2的漏极端、PMOS晶体管P4的漏极端和PMOS晶体 管P5的源极端各自耦合在一起。
PMOS晶体管P3的栅极端被配置为接收预充电信号PCHB_UP。PMOS 晶体管P3的源极端耦合至电压源节点VDDN。在一些实施例中，PMOS晶 体管P3的源极端和PMOS晶体管P2的源极端耦合在一起。
PMOS晶体管P3的漏极端和PMOS晶体管P4的源极端耦合在一起。 PMOS晶体管P4的栅极端被配置为接收预充电信号PCHB_DN。
PMOS晶体管P5的栅极端、NMOS晶体管N5的栅极端和反相器I2的 输出端各自耦合在一起。PMOS晶体管P5的栅极端被配置为接收信号QBB。 NMOS晶体管N5的栅极端被配置为接收信号QBB。PMOS晶体管P5的漏 极端和NMOS晶体管N5的漏极端耦合在一起。
PMOS晶体管P5的漏极端或NMOS晶体管N5的漏极端被配置为输出 信号QBB1。在一些实施例中，信号QBB1是信号QB的锁存版本。在一些 实施例中，信号QBB1与信号QBB反相，并且反之亦然。在一些实施例 中，信号QBB1对应于反馈到节点Nd5的反馈信号。
NMOS晶体管N4的栅极端被配置为接收时钟信号RCKB。NMOS晶 体管N4的源极端耦合至参考电压源节点VSSN。
NMOS晶体管N4的漏极端、NMOS晶体管N6的漏极端和NMOS晶 体管N5的源极端各自耦合在一起。
NMOS晶体管N6的栅极端被配置为接收预充电信号PCHB_UP。 NMOS晶体管N6的源极端和NMOS晶体管N7的漏极端耦合在一起。
NMOS晶体管N7的栅极端被配置为接收预充电信号PCHB_DN。 NMOS晶体管N7的源极端耦合至参考电压源节点VSSN。在一些实施例 中，NMOS晶体管N7的源极端和NMOS晶体管N4的源极端耦合在一起。
在一些实施例中，PMOS晶体管P5和NMOS晶体管N5形成反相器 I3。在一些实施例中，反相器I3和PMOS晶体管P2和NMOS晶体管N4 形成三态反相器(未标记)。
在一些实施例中，当反相器I3耦合至电压源节点VDDN和参考电源电 压节点VSSN时，反相器I3被启用。在一些实施例中，当反相器I3与电压 源节点VDDN和参考电源电压节点VSSN解耦合时，反相器I3被禁用。 PMOS晶体管P5的源极端具有电压源节点Nd6，并且NMOS晶体管N5的 源极端具有电压源节点Nd7。例如，在一些实施例中，PMOS晶体管P5的 电压源节点Nd6耦合至电源电压节点VDDN，并且被配置为接收电源电压 VDD，并且NMOS晶体管N5的电压源节点Nd7耦合至参考电源电压节点 VSSN，并且被配置为接收参考电源电压VSS，因此反相器I3被启用。例 如，在一些实施例中，PMOS晶体管P5的电压源节点Nd6没有耦合至电源电压节点VDDN，并且NMOS晶体管N5的电压源节点Nd7没有耦合至参 考电源电压节点VSSN，因此反相器I3被禁用。。
在一些实施例中，当启用或禁用反相器I3时，分别启用或禁用锁存器 230。在一些实施例中，当启用反相器I3时，反相器I2和I3是串联耦合的 反相器，并且因此用作被配置为锁存信号QB的状态的锁存器230。
锁存器230被配置为当锁存器230被启用时维持节点Nd5以及信号QB 和数据信号DOUT的状态。在一些实施例中，当NAND逻辑门220电浮置 或被禁用时，锁存器230被启用，并且反之亦然。
在一些实施例中，反相器I2、PMOS晶体管P2和P5以及NMOS晶体 管N4和N5形成被配置为锁存信号QB的状态的锁存器230。例如，在一 些实施例中，当信号RCK为逻辑高时，PMOS晶体管P2和NMOS晶体管 N4导通，并且因此PMOS晶体管P5和NMOS晶体管N5用作反相器I3。换句话说，反相器I3被启用。在这些实施例中，信号RCK为逻辑高使得 PMOS晶体管P2导通，并且信号RCKB为逻辑低从而使NMOS晶体管N4 导通。响应于PMOS晶体管P2和NMOS晶体管N4导通，相应的电压源节 点Nd6和Nd7电耦合至相应的电源电压节点VDDN和参考电源电压节点 VSSN。因此，在这些实施例中，反相器I2、PMOS晶体管P2和P5以及 NMOS晶体管N4和N5由此锁存信号QB的状态。
在一些实施例中，反相器I2、PMOS晶体管P3、P4和P5以及NMOS 晶体管N5、N6和N7形成被配置为锁存信号QB的状态的锁存器230。例 如，在一些实施例中，当预充电信号PCHB_UP和预充电信号PCHB_DN 都为逻辑低时，相应的PMOS晶体管P3和P4以及相应的NMOS晶体管N6和N7导通，并且因此PMOS晶体管P5和NMOS晶体管N5用作反相 器I3。换句话说，反相器I3被启用。在这些实施例中，预充电信号 PCHB_UP为逻辑低使PMOS晶体管P3导通，并且还使预充电信号 PCH_UP为逻辑高从而使NMOS晶体管N6导通，并且预充电信号 PCHB_DN为逻辑低使PMOS晶体管P4导通，并且还使预充电信号 PCH_DN为逻辑高从而使NMOS晶体管N7导通。响应于PMOS晶体管P3 和P4以及NMOS晶体管N6和N7导通，相应的电压源节点Nd6和Nd7电 耦合至相应的电源电压节点VDDN和参考电源电压节点VSSN。因此，在 这些实施例中，反相器I2、PMOS晶体管P3、P4和P5以及NMOS晶体管 N5、N6和N7由此锁存信号QB的状态。
电路200中的晶体管、晶体管数量、或晶体管类型的其他配置在本公 开的范围内。
NAND逻辑门电路
图3是根据一些实施例的NAND逻辑门电路300的电路图。
NAND逻辑门电路300可用作图2和图6-图10的NAND逻辑门220。
NAND逻辑门电路300是图2的NAND逻辑门220的实施例，并且因 此省略类似的详细描述。
NAND逻辑门电路300包括PMOS晶体管P8和P9以及NMOS晶体管 N8和N9。
PMOS晶体管P8的栅极端被配置为接收全局位线信号GBL_UP。 PMOS晶体管P8的源极端耦合至图2的NAND逻辑门220的第一电压源节 点Nd3。
PMOS晶体管P9的栅极端被配置为接收全局位线信号GBL_DN。 PMOS晶体管P9的源极端耦合至图2的NAND逻辑门220的第一电压源节 点Nd3。在一些实施例中，PMOS晶体管P8的源极端和PMOS晶体管P9 的源极端耦合在一起。
PMOS晶体管P8的漏极端、PMOS晶体管P9的漏极端、NMOS晶体 管N8的漏极端各自耦合在一起。
NMOS晶体管N8的栅极端被配置为接收全局位线信号GBL_UP。 NMOS晶体管N8的源极端和NMOS晶体管N9的漏极端耦合在一起。
NMOS晶体管N9的栅极端被配置为接收全局位线信号GBL_DN。 NMOS晶体管N9的源极端耦合至第二电压源节点Nd4。
NAND逻辑门电路300中的晶体管、晶体管数量、或晶体管类型的其 他配置在本公开的范围内。
上拉电路
图4A是根据一些实施例的上拉电路400A的电路图。
上拉电路400A可与图2的集成电路200或图3的NAND逻辑门电路 300一起使用，并且因此省略类似的详细描述。
例如，在一些实施例中，上拉电路400A可与图2的电路200或相应图 6-图10的电路600-1000一起使用，并且耦合至NAND逻辑门220的第一 输入端(例如，节点Nd1)。
例如，在一些实施例中，上拉电路400A可与图3的NAND逻辑门电 路300一起使用，并且耦合至NAND逻辑门220的第一输入端(例如，节 点Nd1)。
上拉电路400A耦合至节点Nd1。上拉电路400A被配置为接收预充电 信号PCHB_UP。上拉电路400A被配置为响应于预充电信号PCHB_UP而 将节点Nd1预充电至预定电压电平。在一些实施例中，预定电压电平对应 于逻辑值，例如逻辑高值或逻辑低值。在一些实施例中，预定电压电平对 应于电源电压VDD或参考电源电压VSS的值。上拉电路400A的其他配置在本公开的范围内。
上拉电路400A包括PMOS晶体管P10。PMOS晶体管P10的栅极端被 配置为接收预充电信号PCHB_UP。PMOS晶体管P10的源极端耦合至电压 源节点VDDN。PMOS晶体管P10的漏极端耦合至节点Nd1。节点Nd1的 电压对应于全局位线信号GBL_UP。在一些实施例中，PMOS晶体管P4被 配置为响应于预充电信号PCHB_UP而将节点Nd1处的全局位线信号 GBL_UP预充电至预定电压电平。
PMOS晶体管P10的晶体管、晶体管数量、或晶体管类型的其他配置 在本公开的范围内。
图4B是根据一些实施例的上拉电路400B的电路图。
上拉电路400B可与图2的集成电路200或图3的NAND逻辑门电路 300一起使用，并且因此省略类似的详细描述。
例如，在一些实施例中，上拉电路400B可与图2的电路200或相应图 6-图10的电路600-1000一起使用，并且耦合至NAND逻辑门220的第二 输入端(例如，节点Nd2)。
例如，在一些实施例中，上拉电路400B可与图3的NAND逻辑门电 路300一起使用，并且耦合至NAND逻辑门220的第二输入端(例如，节 点Nd2)。
上拉电路400B耦合至节点Nd2。上拉电路400B被配置为接收预充电 信号PCHB_DN。上拉电路400B被配置为响应于预充电信号PCHB_DN而 将节点Nd2预充电至预定电压电平。在一些实施例中，预定电压电平对应 于逻辑高值或逻辑低值。上拉电路400B的其他配置在本公开的范围内。
上拉电路400B包括PMOS晶体管P11。PMOS晶体管P11的栅极端被 配置为接收预充电信号PCHB_DN。PMOS晶体管P11的源极端耦合至电 压源节点VDDN。PMOS晶体管P11的漏极端耦合至节点Nd2。节点Nd2 的电压对应于全局位线信号GBL_DN。在一些实施例中，PMOS晶体管P4 被配置为响应于预充电信号PCHB_DN而将节点Nd2处的全局位线信号 GBL_DN预充电至预定电压电平。
PMOS晶体管P11的晶体管、晶体管数量、或晶体管类型的其他配置 在本公开的范围内。
图4C是根据一些实施例的电路400C的电路图。
电路400C被配置为生成预充电信号PCH_UP和预充电信号PCHB_UP。
电路400C可与图2的集成电路200或图4A的上拉电路400A一起使 用，并且因此省略类似的详细描述。
例如，在一些实施例中，电路400C可与图2的电路200或相应图6-图 10的电路600-1000一起使用，并且耦合至至少NMOS晶体管N2的栅极、 PMOS晶体管P3的栅极、或NMOS晶体管N6的栅极。
例如，在一些实施例中，电路400C可与图4A的上拉电路400A一起 使用，并且耦合至PMOS晶体管P10的栅极。
电路400C包括反相器I4和反相器I5。在一些实施例中，电路400C被 配置为生成预充电信号PCH_UP和预充电信号PCHB_UP。
反相器I4被配置为响应于预充电信号RPCHB_UP而生成预充电信号 PCH_UP。反相器I4的输入端被配置为接收预充电信号RPCHB_UP。在一 些实施例中，从外部电路(未示出)接收预充电信号RPCHB_UP。在一些 实施例中，反相器I4的输入端耦合至外部电路(未示出)。反相器I4的输 出端被配置为将预充电信号PCH_UP输出到至少反相器I5的输入端或节点 Nd8。在一些实施例中，预充电信号PCH_UP与预充电信号RPCHB_UP反 相，并且反之亦然。反相器I4的输出端耦合至至少反相器I5的输入端或节 点Nd8。
在一些实施例中，反相器I4的输出端、节点Nd8和NMOS晶体管N6 的栅极各自耦合在一起。在一些实施例中，NMOS晶体管N6的栅极被配 置为从反相器I4的输出端接收预充电信号PCH_UP。
反相器I5被配置为响应于预充电信号PCH_UP而生成预充电信号 PCHB_UP。反相器I5的输入端被配置为接收预充电信号PCH_UP。反相器 I5的输入端耦合至至少反相器I4的输出端或节点Nd8。
反相器I5的输出端被配置为将预充电信号PCHB_UP输出到至少节点 Nd9。在一些实施例中，预充电信号PCHB_UP与预充电信号PCH_UP反 相，并且反之亦然。反相器I5的输出端耦合至至少节点Nd9。
在一些实施例中，反相器I5的输出端、节点Nd9和PMOS晶体管P3 的栅极各自耦合在一起。在一些实施例中，PMOS晶体管P3的栅极被配置 为从反相器I5的输出端接收预充电信号PCHB_UP。
在一些实施例中，反相器I5的输出端、节点Nd9和NMOS晶体管N2 的栅极各自耦合在一起。在一些实施例中，NMOS晶体管N2的栅极被配 置为从反相器I5的输出端接收预充电信号PCHB_UP。
在一些实施例中，反相器I5的输出端、节点Nd9和PMOS晶体管P10 的栅极各自耦合在一起。在一些实施例中，PMOS晶体管P10的栅极被配 置为从反相器I5的输出端接收预充电信号PCHB_UP。
在一些实施例中，反相器I5的输出端、节点Nd9和至少NMOS晶体 管N2的栅极、PMOS晶体管P3的栅极、或PMOS晶体管P10的栅极各自 耦合在一起。
电路400C的其他配置在本公开的范围内。至少反相器I4或I5的反相 器、反相器数量或反相器类型的其他配置在本公开的范围内。
图4D是根据一些实施例的电路400D的电路图。
电路400D被配置为生成预充电信号PCH_DN和预充电信号PCHB_DN。
电路400D可与图2的集成电路200或图4B的上拉电路400B一起使 用，并且因此省略类似的详细描述。
例如，在一些实施例中，电路400D可与图2的电路200或相应图6-图 10的电路600-1000一起使用，并且耦合至至少NMOS晶体管N3的栅极、 PMOS晶体管P4的栅极、或NMOS晶体管N7的栅极。
例如，在一些实施例中，电路400D可与图4B的上拉电路400B一起 使用，并且耦合至PMOS晶体管P11的栅极。
电路400D包括反相器I6和反相器I7。在一些实施例中，电路400D被 配置为生成预充电信号PCH_DN和预充电信号PCHB_DN。
反相器I6被配置为响应于预充电信号RPCHB_DN而生成预充电信号 PCH_DN。反相器I6的输入端被配置为接收预充电信号RPCHB_DN。在一 些实施例中，从外部电路(未示出)接收预充电信号RPCHB_DN。在一些 实施例中，反相器I6的输入端耦合至外部电路(未示出)。反相器I6的输 出端被配置为将预充电信号PCH_DN输出到至少反相器I7的输入端或节点 Nd10。在一些实施例中，预充电信号PCH_DN与预充电信号RPCHB_DN 反相，并且反之亦然。反相器I6的输出端耦合至至少反相器I7的输入端或 节点Nd10。
在一些实施例中，反相器I6的输出端、节点Nd10和NMOS晶体管N7 的栅极各自耦合在一起。在一些实施例中，NMOS晶体管N7的栅极被配 置为从反相器I6的输出端接收预充电信号PCH_DN。
反相器I7被配置为响应于预充电信号PCH_DN而生成预充电信号 PCHB_DN。反相器I7的输入端被配置为接收预充电信号PCH_DN。反相 器I7的输入端耦合至至少反相器I6的输出端或节点Nd10。
反相器I7的输出端被配置为将预充电信号PCHB_DN输出到至少节点 Nd11。在一些实施例中，预充电信号PCHB_DN与预充电信号PCH_DN反 相，并且反之亦然。反相器I7的输出端耦合至至少节点Nd11。
在一些实施例中，反相器I7的输出端、节点Nd11和PMOS晶体管P4 的栅极各自耦合在一起。在一些实施例中，PMOS晶体管P4的栅极被配置 为从反相器I7的输出端接收预充电信号PCHB_DN。
在一些实施例中，反相器I7的输出端、节点Nd11和NMOS晶体管N3 的栅极各自耦合在一起。在一些实施例中，NMOS晶体管N3的栅极被配 置为从反相器I7的输出端接收预充电信号PCHB_DN。
在一些实施例中，反相器I7的输出端、节点Nd11和PMOS晶体管P11 的栅极各自耦合在一起。在一些实施例中，PMOS晶体管P11的栅极被配 置为从反相器I7的输出端接收预充电信号PCHB_DN。
在一些实施例中，反相器I7的输出端、节点Nd11和至少NMOS晶体 管N3的栅极、PMOS晶体管P4的栅极、或PMOS晶体管P11的栅极各自 耦合在一起。
电路400D的其他配置在本公开的范围内。至少反相器I6或I7的反相 器、反相器数量或反相器类型的其他配置在本公开的范围内。
图4E是根据一些实施例的电路400E的电路图。
电路400E被配置为生成时钟信号RCKB和时钟信号RCK。
电路400E可与图2的集成电路200一起使用，并且因此省略类似的详 细描述。
例如，在一些实施例中，电路400E可与图2的电路200或相应图6-图 10的电路600-1000一起使用，并且耦合至至少NMOS晶体管N1的栅极、 PMOS晶体管P2的栅极或NMOS晶体管N4的栅极。
电路400E包括反相器I8和反相器I9。在一些实施例中，电路400E被 配置为生成时钟信号RCKB和时钟信号RCK。
反相器I8被配置为响应于时钟信号RCLK而生成时钟信号RCKB。反 相器I8的输入端被配置为接收时钟信号RCLK。在一些实施例中，时钟信 号RCLK是从外部电路(未示出)接收的。在一些实施例中，至少时钟信 号RCLK、RCKB或RCK是读取时钟信号，被配置为使得电路200读取存 储在存储器单元阵列102中的数据。在一些实施例中，反相器I8的输入端 耦合至外部电路(未示出)。反相器I8的输出端被配置为将时钟信号 RCKB输出到至少反相器I9的输入端或节点Nd12。在一些实施例中，时 钟信号RCKB与时钟信号RCLK反相，并且反之亦然。反相器I8的输出端 耦合到至少反相器I9的输入端或节点Nd12。
在一些实施例中，反相器I8的输出端、节点Nd12和NMOS晶体管N4 的栅极各自耦合在一起。在一些实施例中，NMOS晶体管N4的栅极被配 置为从反相器I8的输出端接收时钟信号RCKB。
在一些实施例中，反相器I8的输出端、节点Nd12和PMOS晶体管P1 的栅极各自耦合在一起。在一些实施例中，PMOS晶体管P1的栅极被配置 为从反相器I8的输出端接收时钟信号RCKB。
在一些实施例中，至少反相器I8的输出端、节点Nd12、NMOS晶体 管N4的栅极、或PMOS晶体管P1的栅极耦合在一起。
反相器I9被配置为响应于时钟信号RCKB而生成时钟信号RCK。反 相器I9的输入端被配置为接收时钟信号RCKB。反相器I9的输入端耦合至 至少反相器I8的输出端或节点Nd12。
反相器I9的输出端被配置为将时钟信号RCK输出到至少节点Nd13。 在一些实施例中，时钟信号RCK与时钟信号RCKB反相，并且反之亦然。 反相器I9的输出端耦合至至少节点Nd13。
在一些实施例中，反相器I9的输出端、节点Nd13和PMOS晶体管P2 的栅极各自耦合在一起。在一些实施例中，PMOS晶体管P2的栅极被配置 为从反相器I9的输出端接收时钟信号RCK。
在一些实施例中，反相器I9的输出端、节点Nd13和NMOS晶体管N1 的栅极各自耦合在一起。在一些实施例中，NMOS晶体管N1的栅极被配 置为从反相器I9的输出端接收时钟信号RCK。
在一些实施例中，至少反相器I9的输出端、节点Nd13、NMOS晶体 管N1的栅极、或PMOS晶体管P2的栅极耦合在一起。
电路400E的其他配置在本公开的范围内。至少反相器I8或I9的反相 器、反相器数量或反相器类型的其他配置在本公开的范围内。
波形
图5是根据一些实施例的诸如图2中的电路200之类的存储器电路的 波形的时序图500。
在一些实施例中，图5是根据一些实施例的至少图3-图4E的电路300- 400E或图6-图10的电路600-1000的波形的时序图500。
在时间T0处，预充电信号PCHB_DN从逻辑高转变为逻辑低，从而使 预充电电路400B的PMOS晶体管P11导通。响应于预充电电路400B的 PMOS晶体管P11导通，节点Nd2被拉向电压源VDD，从而使全局位线信 号GBL_DN从逻辑低转变为逻辑高。在时间T0处，因为时钟信号RCK为 逻辑低，所以NMOS晶体管N1关断，并且因为时钟信号RCKB为逻辑高， 所以PMOS晶体管P1关断，并且因此NAND逻辑门220电浮置。
在时间T1处，预充电信号PCHB_DN为逻辑低，并且全局位线信号 GBL_DN为逻辑高。在时间T1处，时钟信号RCLK从逻辑低转变为逻辑 高，从而使得时钟信号RCKB从逻辑高转变为逻辑低，并且时钟信号RCK 从逻辑低转变为逻辑高。
响应于时钟信号RCKB从逻辑高到逻辑低的转变，PMOS晶体管P1导 通，从而将NAND逻辑门220的第一电压源节点Nd3耦合至电源电压节点 VDDN。响应于时钟信号RCK从逻辑低到逻辑高的转变，NMOS晶体管 N1导通。然而，因为预充电信号PCHB_DN和PCHB_UP都为逻辑低，所 以相应NMOS晶体管N3和N2关断，并且NAND逻辑门220的第二电压 源节点Nd4不耦合至参考电源电压节点VSSN。因此，NAND逻辑门220 的第二电压源节点Nd4电浮置。
在时间T2处，时钟信号RCLK为逻辑高，时钟信号RCKB为逻辑低， 信号QB为逻辑高，并且数据信号DOUT为逻辑低。在一些实施例中，因 为存储在存储器单元102a中的数据是逻辑低或“0”，所以时间T2-T8被 称为读取“0”。
在时间T3处，预充电信号PCHB_UP从逻辑低转变为逻辑高，从而使 预充电电路400A的PMOS晶体管P10开始关断。响应于预充电电路400A 的PMOS晶体管P10关断，节点Nd1与电压源节点VDDN解耦合，并且全 局位线信号GBL_UP不再通过PMOS晶体管P10预充电为逻辑高。在一些 实施例中，因为全局位线信号GBL_UP不再通过PMOS晶体管P10预充电 为逻辑高，所以存储在存储器单元102a中的数据被反映在全局位线信号GBL_UP上。
在时间T4处，预充电信号PCHB_UP仍从逻辑低转变为逻辑高，然而， 预充电信号PCHB_UP几乎为逻辑高，从而使NMOS晶体管N2导通。响 应于NMOS晶体管N2导通，NAND逻辑门220的第二电压源节点Nd4耦 合至参考电源电压节点VSSN。因此，NAND逻辑门220不是电浮置的。 因为全局位线信号GBL_UP和GBL_DN都为逻辑高并且NAND逻辑门220 不是电浮置的，所以NAND逻辑门220的输出为逻辑低，从而使得信号 QB在时间T4处从逻辑高转变为逻辑低。响应于信号QB从逻辑高转变为 逻辑低，使得数据信号DOUT在时间T4处从逻辑低转变为逻辑高。
在时间T5处，信号QB为逻辑低，并且数据信号DOUT为逻辑高。当 数据信号DOUT为逻辑高时，即使存储在存储器单元102a中的数据是 “0”，电路200也将存储在存储器单元102a中的数据读取为“1”，并且 被称为读取“1”小故障(glitch)。在一些实施例中，小故障是不必要的 或不期望的信号转变。
在时间T5处，全局位线信号GBL_UP从逻辑高转变为逻辑低，从而 使NAND逻辑门220的输出开始从逻辑低转变为逻辑高，从而使信号QB 从逻辑低转变为逻辑高。在时间T5处，响应于信号QB从逻辑低转变为逻 辑高，使数据信号DOUT从逻辑高转变为逻辑低。
在时间T6处，全局位线信号GBL_UP为逻辑低，从而使NAND逻辑 门220的输出为逻辑高，从而使信号QB为逻辑高。响应于信号QB为逻辑 高，使得数据信号DOUT在时间T6处为逻辑低。当数据信号DOUT为逻 辑低时，电路200将存储在存储器单元102a中的数据正确地读取为“0”， 并且电路200解决读取“1”小故障。
时间T4-T6被称为读取“1”小故障，并且在时间T2-T4之间的读取 “1”小故障具有持续时间G1。在一些实施例中，与其他方法相比，通过 在电路200中包括NMOS晶体管N2，并且延迟预充电信号PCHB_UP从逻 辑低到逻辑高的转变(例如，时间T3)，读取“1”小故障的持续时间G1 减少。
在时间T7处，时钟信号RCLK从逻辑高转变为逻辑低，从而使时钟 信号RCKB从逻辑低转变为逻辑高，并且时钟信号RCK从逻辑高转变为 逻辑低。
在时间T8处，时钟信号RCLK为逻辑低，从而使时钟信号RCKB为 逻辑高，并且时钟信号RCK仍正在从逻辑高转变为逻辑低。
响应于时钟信号RCKB为逻辑高，使PMOS晶体管P1关断，从而使 NAND逻辑门220的第一电压源节点Nd3与电源电压节点VDDN断开。
响应于时钟信号RCK从逻辑高转变为逻辑低，使NMOS晶体管N1关 断，从而使NAND逻辑门220的第二电压源节点Nd4与参考电源电压节点 VSSN解耦合。因此，NAND逻辑门220的第二电压源节点Nd4电浮置。 在一些实施例中，因为NAND逻辑门220是电浮置的，所以NAND逻辑门 220的输入上的变化不反映在输出上。在一些实施例中，在该时间期间， 锁存器230被配置为维持节点Nd5以及信号QB和数据信号DOUT的状态。
在时间T9处，预充电信号PCHB_UP从逻辑高转变为逻辑低，从而使 预充电电路400A的PMOS晶体管P10开始导通。响应于预充电电路400A 的PMOS晶体管P10导通，节点Nd1耦合至电压源节点VDDN，并且全局 位线信号GBL_UP在时间T10-T11之间通过PMOS晶体管P10预充电为逻 辑高。
在时间T9-T10之间，预充电信号PCHB_UP完成转变为逻辑高。
在时间T10-T11之间，全局位线信号GBL_UP从逻辑低转变为逻辑高。
在时间T11处，全局位线信号GBL_UP为逻辑高。
如图5所示，预充电信号PCHB_UP的下降沿512a可以在时间上提前 持续时间C1。类似地，全局位线信号GBL_UP的上升沿514a可以在时间 上提前持续时间C2。在一些实施例中，持续时间C2等于持续时间C1。在 一些实施例中，持续时间C2不同于持续时间C1。
因此，随着预充电信号PCHB_UP的下降沿在时间上提前，从而使得 全局位信号GBL_UP的上升沿也在时间上提前，并且反之亦然。
在一些实施例中，预充电信号PCHB_UP的下降沿从时钟信号RCK的 下降沿延迟，但是预充电信号PCHB_UP的下降沿与时钟信号RCK的下降 沿之间的延迟小于其他方法的延迟。在一些实施例中，预充电信号PCHB_UP的下降沿与时钟信号RCK的下降沿同时发生。在一些实施例中， 与其他方法相比，通过使预充电信号PCHB_UP的下降沿提前，并且减小 预充电信号PCHB_UP的下降沿与时钟信号RCK的下降沿之间的延迟，电 路200可以被更快地预充电，从而产生读取周期改进。
从T12-T16，电路200被布置为具有与电路200从时间T0-T11类似的 配置。因此，为简洁起见，省略了对电路200从时间T12-T16的详细描述。
在一些实施例中，当NAND逻辑门220电浮置时，锁存器230被配置 为维持节点Nd5以及信号QB和数据信号DOUT的状态。
例如，当时钟信号RCK为逻辑低时，使PMOS晶体管P2导通，并且 当时钟信号RCKB为逻辑高时，使NMOS晶体管N4导通，从而启用反相 器I3。在一些实施例中，当反相器I3耦合至电压源节点VDDN和参考电 压源节点VSSN时，反相器I3被启用。因此，在一些实施例中，至少在时 间T0-T1、T8-12和T15-T16之间，反相器I3通过PMOS晶体管P2和 NMOS晶体管N4被启用，并且锁存器230维持节点Nd5以及信号QB和 数据信号DOUT的状态。
例如，当预充电信号PCHB_UP为逻辑低时，使PMOS晶体管P3导 通，并且预充电信号PCH_UP为逻辑高，使NMOS晶体管N6导通，并且 当预充电信号PCHB_DN为逻辑低时，使PMOS晶体管P4导通，并且预充 电信号PCH_DN为逻辑高，使NMOS晶体管N7导通，从而启用反相器I3。
因此，在一些实施例中，至少在时间T9-T13或T8-T12(例如，对于 曲线512a，其中预充电信号PCHB_UP提前了持续时间C1)之间，反相器 I3通过PMOS晶体管P3和P4以及NMOS晶体管N6和N7被启用，并且 锁存器230维持节点Nd5以及信号QB和数据信号DOUT的状态。在一些 实施例中，预充电信号PCHB_UP的波形和预充电信号PCHB_DN的波形 彼此替换。在一些实施例中，全局位线信号GBL_UP的波形和全局位线信 号GBL_DN的波形彼此替换。电路200、400A-400E、600-900A和1000的 波形的其他时序图在本公开的范围内。
图6是根据一些实施例的电路600的电路图。
电路600是图2的电路200的变型，并且因此省略类似的详细描述。 与图2的电路200相比，电路600不包括NMOS晶体管N1和N4以及 PMOS晶体管P1和P2。与其他方法相比，通过不包括NMOS晶体管N1和 N4以及PMOS晶体管P1和P2，电路600包括更少的切换晶体管，从而减 少了功耗。
在一些实施例中，通过不包括NMOS晶体管N1和N4以及PMOS晶 体管P1和P2，电路600不响应于时钟信号RCK和RCKB而切换。
电路600是图1的GIO电路106的实施例，并且因此省略类似的详细 描述。
电路600包括NAND逻辑门220、NMOS晶体管N2、N3、N5、N6和 N7、PMOS晶体管P3、P4和P5、以及反相器I1和I2。
与图2的电路200相比，电路600不包括NMOS晶体管N1和N4以及 PMOS晶体管P1和P2。
通过不包括PMOS晶体管P1，电路600的NAND逻辑门220的第一 电压源节点Nd3直接耦合至电源电压节点VDDN，并且接收电源电压VDD。 类似地，图3的NAND逻辑门电路300的PMOS晶体管P8和P9的源极端 直接耦合至电源电压节点VDDN，并且接收电源电压VDD。
通过不包括NMOS晶体管N1，NMOS晶体管N2和N3的源极端直接 耦合至参考电源电压节点VSSN，并且接收参考电源电压VSS。
在一些实施例中，与其他方法相比，通过不包括NMOS晶体管N1和 PMOS晶体管P1，电路600不包括堆叠的PMOS晶体管，从而使NAND逻 辑门220的速度增加。
在一些实施例中，通过不包括PMOS晶体管P2和NMOS晶体管N4， PMOS晶体管P5通过单个路径(例如，通过PMOS晶体管P3和P4)耦合 至电源电压节点VDDN，并且NMOS晶体管N5通过单个路径(例如，通 过NMOS晶体管N6和N7)耦合至参考电源电压节点VSSN。换句话说，PMOS晶体管P5不通过PMOS晶体管P2耦合至电源电压节点VDDN，并 且NMOS晶体管N5不通过NMOS晶体管N4耦合至参考电源电压节点 VSSN。
在一些实施例中，与其他方法相比，通过不包括NMOS晶体管N1和N4以及PMOS晶体管P1和P2，电路600不响应于时钟信号RCK和RCKB 而切换或改变状态，从而降低了功耗。
在一些实施例中，电路600的操作的时序图类似于图5的时序图500， 但是电路600的操作的时序图不包括时钟信号RCLK、RCK和RCKB，并 且省略了类似的详细描述。
电路600的晶体管、晶体管数量、或晶体管类型的其他配置在本公开 的范围内。
图7是根据一些实施例的电路700的电路图。
电路700是图2的电路200的变型，并且因此省略类似的详细描述。 与图2的电路200相比，电路700不包括NMOS晶体管N6和N7。与其他 方法相比，通过不包括NMOS晶体管N6和N7，电路700包括更少的切换 晶体管，从而减少了功耗。
在一些实施例中，通过不包括NMOS晶体管N6和N7，电路700不包 括响应于预充电信号PCH_UP和PCH_DN进行切换的晶体管。
电路700是图1的GIO电路106的实施例，并且因此省略类似的详细 描述。
电路700包括NAND逻辑门220、NMOS晶体管N1、N2、N3、N4和 N5、PMOS晶体管P1、P2、P3、P4和P5、以及反相器I1和I2。
与图2的电路200相比，电路700不包括NMOS晶体管N6和N7。
在一些实施例中，通过不包括NMOS晶体管N6和N7，NMOS晶体管 N5通过单个路径(例如，通过NMOS晶体管N4)耦合至参考电源电压节 点VSSN。换句话说，NMOS晶体管N5不通过NMOS晶体管N6和N7耦 合至参考电源电压节点VSSN。在一些实施例中，与其他方法相比，通过 不包括NMOS晶体管N6和N7，电路700包括更少的晶体管，从而降低了 功耗。
在一些实施例中，电路700的操作的时序图类似于图5的时序图500， 并且省略了类似的详细描述。
电路700的晶体管、晶体管数量、或晶体管类型的其他配置在本公开 的范围内。
图8是根据一些实施例的电路800的电路图。
电路800是图2的电路200的变型，并且因此省略类似的详细描述。 与图2的电路200相比，电路800不包括NMOS晶体管N3，并且NMOS 晶体管N2由预充电信号PCHB_UP或PCHB_DN控制。与其他方法相比， 通过不包括NMOS晶体管N3，电路800包括更少的切换晶体管，从而降 低了功耗。
电路800是图1的GIO电路106的实施例，并且因此省略类似的详细 描述。
电路800包括NAND逻辑门220、NMOS晶体管N1、N2、N4、N5、 N6和N7、PMOS晶体管P1、P2、P3、P4和P5、以及反相器I1和I2。
与图2的电路200相比较，电路800不包括NMOS晶体管N3。在一些 实施例中，NMOS晶体管N2由预充电信号PCHB_UP或PCHB_DN控制。 在一些实施例中，通过不包括NMOS晶体管N3，NAND逻辑门220的第 二电压源节点Nd4通过单个路径(例如，通过NMOS晶体管N1和N2)耦合至参考电源电压节点VSSN。换句话说，NAND逻辑门220的第二电压 源节点Nd4不通过NMOS晶体管N3耦合至参考电源电压节点VSSN。
在一些实施例中，与其他方法相比，通过不包括NMOS晶体管N3， 电路800包括更少的晶体管，从而减少了功耗。
在一些实施例中，电路800的操作的时序图类似于图5的时序图500， 并且省略了类似的详细描述。
电路800的晶体管、晶体管数量、或晶体管类型的其他配置在本公开 的范围内。
图9A是根据一些实施例的电路900A的电路图。
电路900A是图8的电路800的变型，并且因此省略类似的详细描述。 与图8的电路800相比，NMOS晶体管N2由控制信号S1控制。在一些实 施例中，控制信号S1具有与至少预充电信号PCHB_UP或PCHB_DN相同 的逻辑电平和相同的时序特性，并且因此省略类似的详细描述。在一些实 施例中，信号S1是至少全局位线信号GBL_UP或GBL_DN的反相版本。
在一些实施例中，从外部电路(未示出)接收控制信号S1。在一些实 施例中，NMOS晶体管N2的栅极端耦合至外部电路(未示出)，并且被 配置为接收控制信号S1。在一些实施例中，通过由外部电路(未示出)生 成，控制信号S1不具有与预充电信号PCHB_UP或PCHB_DN相同的波形 曲线，并且可以具有如图9B所示的其他波形曲线。
与图8的电路800相比，电路900A的NMOS晶体管N2不受预充电信 号PCHB_UP或PCHB_DN的控制。在一些实施例中，通过经由信号S1 (而不是预充电信号PCHB_UP或PCHB_DN)来控制电路900A的NMOS 晶体管N2，信号S1可以跟踪预充电信号PCHB_UP或PCHB_DN的行为， 或与预充电信号PCHB_UP或PCHB_DN相同，从而防止读取“1”小故障 (在下面的图9B中进行描述)。
电路900A是图1的GIO电路106的实施例，并且因此省略类似的详 细描述。
电路900A包括NAND逻辑门220、NMOS晶体管N1、N2、N4、N5、 N6和N7、PMOS晶体管P1、P2、P3、P4和P5、以及反相器I1和I2。
在一些实施例中，与其他方法相比，通过不包括NMOS晶体管N3， 电路900A包括较少的切换晶体管，从而降低了功耗。
电路900A的晶体管、晶体管数量、或晶体管类型的其他配置在本公 开的范围内。
图9B是根据一些实施例的诸如图9A中的电路900A之类的存储器电 路的波形的时序图900B。在一些实施例中，图9B是根据一些实施例的至 少图9A和图10中的电路900A或1000的波形的时序图900B。
在一些实施例中，时序图900B是图5的时序图500，但是还包括信号 S1，并且因此省略类似的详细描述。
在图9B中，在时序图900B中描述了信号S1，但是时序图900B还包 括图5的波形500的相似特征，并且因此省略类似的详细说明。在一些实 施例中，信号S1是全局位线信号GBL_UP的反相版本，因此使得读取“1” 小故障完全从信号QB和数据信号DOUT中去除，如图9B所示。在一些 实施例中，信号S1是全局位线信号GBL_DN的反相版本。
从时间T3-T6描述了波形900B，并且为了简洁起见，图9B中的信号S1的转变以及对存储器电路900B的影响的其他细节没有被描述，但是它 们类似于图5中描述的全局位线信号GBL_UP的时序和图5中描述的预充 电信号PCHB_UP的电压电平，并且因此省略类似的详细描述。
从时间T3-T4，预充电信号PCHB_UP从逻辑低转变为逻辑高，然而， 在图9A中，因为NMOS晶体管N2由信号S1控制，所以NMOS晶体管 N2不导通。因为NMOS晶体管N2不响应于预充电信号PCHB_UP的转变 而导通，所以信号QB在图9B中的时间T4处没有从逻辑高转变为逻辑低 (如在图5中所做的那样)，并且数据信号DOUT在图9B中的时间T4处 没有从逻辑低转变为逻辑高。
在图9B的时间T5处，全局位线信号GBL_UP从逻辑高转变为逻辑低， 并且信号S1从逻辑低转变为逻辑高。然而，因为全局位线信号GBL_UP从 逻辑高到逻辑低的转变是与信号S1从逻辑低到逻辑高的转变同时的，所以 从信号QB和数据信号DOUT中有效地去除了读取“1”小故障。例如，响 应于信号S1从逻辑低到逻辑高的转变，使得NMOS晶体管N2导通，从而使得NAND逻辑门220的第二电压源节点Nd4耦合至参考电源电压节点 VSSN。因此，NAND逻辑门220不是电浮置的。此外，响应于全局位线信 号GBL_UP从逻辑高到逻辑低的转变以及NAND逻辑门220不是电浮置 的，使得NAND逻辑门220的输出保持逻辑高，因为全局位线信号GBL_UP或GBL_DN中的至少一者为逻辑低。因此，NAND逻辑门220的 输出和信号QB为逻辑高，并且数据信号DOUT为逻辑低。
在时间T6处，全局位线信号GBL_UP为逻辑低，信号S1为逻辑高， 信号QB为逻辑高，并且数据信号DOUT为逻辑低。
时序图900B的电路900A从时间T12-T15的操作的细节与电路900A 从时间T3-T6的操作的细节相同，并且因此省略相同的详细描述。
图10是根据一些实施例的电路1000的电路图。
电路1000是图9的存储器电路900的变型，并且因此省略类似的详细 描述。与图9的存储器电路900相比，电路1000不包括NMOS晶体管N6 和N7以及PMOS晶体管P3和P4。与其他方法相比，通过不包括NMOS 晶体管N6和N7以及PMOS晶体管P3和P4，电路1000包括更少的切换 晶体管，从而降低了功耗。
在一些实施例中，通过不包括NMOS晶体管N6和N7以及PMOS晶 体管P3和P4，电路1000不响应于预充电信号PCHB_UP、PCHB_DN、 PCH_UP和PCH_DN进行切换。
电路1000是图1的GIO电路106的实施例，并且因此省略类似的详细 描述。
电路1000包括NAND逻辑门220、NMOS晶体管N1、N2、N4和N5、 PMOS晶体管P1、P2和P5、以及反相器I1和I2。
与图9的存储器电路900相比，电路1000不包括NMOS晶体管N6和 N7以及PMOS晶体管P3和P4。
在一些实施例中，通过不包括PMOS晶体管P3和P4以及NMOS晶体 管N6和N7，PMOS晶体管P5通过单个路径(例如，通过PMOS晶体管 P2)耦合至电源电压节点VDDN，并且NMOS晶体管N5通过单个路径 (例如，通过NMOS晶体管N4)耦合至参考电源电压节点VSSN。换句话 说，PMOS晶体管P5不通过PMOS晶体管P3和P4耦合至电源电压节点 VDDN，并且NMOS晶体管N5不通过NMOS晶体管N6和N7耦合至参考 电源电压节点VSSN。
在一些实施例中，与其他方法相比，通过不包括NMOS晶体管N6和 N7以及PMOS晶体管P3和P4，电路1000不响应于预充电信号PCHB_UP、 PCHB_DN、PCH_UP和PCH_DN而切换或改变状态，从而降低了功耗。
在一些实施例中，与其他方法相比，通过不包括NMOS晶体管N6和 N7以及PMOS晶体管P3和P4，电路1000包括更少的切换晶体管，从而 降低了功耗。
在一些实施例中，电路1000的操作的时序图类似于图9B的时序图 900B，并且省略了类似的详细描述。
电路1000的晶体管、晶体管数量、或晶体管类型的其他配置在本公开 的范围内。
方法
图11是根据一些实施例的操作电路的方法的流程图。
在一些实施例中，图11是操作图1的存储器电路、或图2-图3、图 4A-图4E或图6-图10的电路的方法的流程图。应当理解，可以在图11中 描绘的方法1100之前、期间和/或之后执行附加操作，并且一些其他操作 可以在本文中仅简要描述。应该理解，方法1100利用电路100、200、300、 400A-400E、600、700、800、900A或1000、或图5的波形500中的一者 或多者的特征。
在方法1100的操作1102中，NAND逻辑门电路220接收第一位线信 号和第二位线信号。在一些实施例中，方法1100的第一位线信号包括全局 位线信号GBL_UP。在一些实施例中，方法1100的第二位线信号包括全局 位线信号GBL_DN。
在方法1100的操作1104中，NAND逻辑门电路响应于第一位线信号 和第二位线信号而生成第一信号。在一些实施例中，方法1100的第一信号 包括信号QB。
在一些实施例中，操作1104包括至少操作1106或1108。
在方法1100的操作1106中，响应于至少第一预充电信号而启用 NAND逻辑门电路。在一些实施例中，方法1100的第一预充电信号包括至 少预充电信号PCHB_UP或PCHB_DN。在一些实施例中，操作1106包括 至少操作1106a、1106b或1106c。
在一些实施例中，操作1106a包括响应于第一预充电信号而导通至少 第一N型晶体管。在一些实施例中，第一N型晶体管耦合在NAND逻辑 门与参考电源电压节点VSSN之间。在一些实施例中，方法1100的第一N 型晶体管包括至少NMOS晶体管N2或N3。在一些实施例中，操作1106b 包括响应于第一预充电信号而关断至少第一P型晶体管。在一些实施例中，第一P型晶体管耦合至NAND逻辑门的输入。在一些实施例中，方法1100 的第一P型晶体管包括至少PMOS晶体管P10或P11。在一些实施例中， 操作1106c包括响应于第一位线信号从第二逻辑值(1)到第一个逻辑值 (0)的转变，使第一信号从第一逻辑值(0)转变为第二逻辑值(1)。
在方法1100的操作1108中，响应于至少第一预充电信号或第一时钟 信号而禁用锁存器。在一些实施例中，方法1100的锁存器包括至少锁存器 230。在一些实施例中，方法1100的第一时钟信号包括至少时钟信号 RCLK、RCKB或RCK。
在方法1100的操作1110中，通过锁存器响应于至少第一预充电信号 或第一时钟信号而锁存第一信号的状态。在一些实施例中，方法1100的锁 存器包括第一反相器和第二反相器。在一些实施例中，方法1100的第一反 相器包括反相器I2或I3。在一些实施例中，方法1100的第一反相器包括 反相器I3或I2。
在一些实施例中，操作1110包括至少操作1112或1114。
在方法1100的操作1112中，响应于至少第一预充电信号而禁用 NAND逻辑门电路。在一些实施例中，操作1112包括在时间T8之后响应 于第一预充电信号转变为低逻辑值而禁用NAND逻辑门电路。
在方法1100的操作1114中，响应于至少第一预充电信号或第一时钟 信号而启用第二反相器。在一些实施例中，操作1114包括响应于第一预充 电信号转变为低逻辑值(例如，在时间T8之后)而启用第二反相器。在一 些实施例中，操作1114包括响应于第一时钟信号转变为低逻辑值(例如， 在时间T8之后)而启用第二反相器。
通过操作方法1100，存储器电路进行操作以实现上面关于存储器电路 100-1000所讨论的益处。虽然上面参考图2-图5描述了方法1100，但是应 当理解，方法1100利用图6-图10中的一者或多者的特征。
在一些实施例中，不执行方法1100的一个或多个操作。此外，图2-图 10中所示的各种PMOS或NMOS晶体管具有特定的掺杂剂类型(例如，N 型或P型)是为了说明的目的。本公开的实施例不限于特定的晶体管类型， 并且图2-图10中所示的PMOS或NMOS晶体管中的一个或多个可以用不 同的晶体管/掺杂类型的相应晶体管代替。类似地，以上描述中使用的各种 信号的低或高逻辑值也用于说明。当信号被激活和/或去激活时，本公开的 实施例不限于特定的逻辑值。选择不同的逻辑值在各种实施例的范围内。 在图2-图10中选择不同数量的反相器在各种实施例的范围内。在图2-图 10中选择不同数量的晶体管在各种实施例的范围内。在图2-图10中选择 不同数量的NAND逻辑门在各种实施例的范围内。
本领域的普通技术人员将容易地看出，所公开的实施例中的一个或多 个实施例实现了以上阐述的一个或多个优点。在阅读了前述说明书之后， 本领域的普通技术人员将能够影响本文广泛公开的各种变化、等同物的替 代以及各种其他实施例。因此，旨在本文授权的保护仅受所附权利要求及 其等同物中包含的定义的限制。
本说明书的一方面涉及一种存储器电路。该存储器电路包括NAND逻 辑门、第一N型晶体管、第二N型晶体管、第一反相器和第一锁存器。在 一些实施例中，NAND逻辑门被配置为接收第一位线信号和第二位线信号， 并且生成第一信号。在一些实施例中，第一N型晶体管耦合至NAND逻辑 门，并且被配置为接收第一预充电信号。在一些实施例中，第二N型晶体 管耦合至第一N型晶体管和参考电压源，并且被配置为接收第一时钟信号。 在一些实施例中，第一反相器耦合至NAND逻辑门，并且被配置为输出从 第一信号反相的数据信号。在一些实施例中，第一锁存器耦合至NAND逻 辑门，并且被配置为响应于至少第一时钟信号或第一预充电信号而锁存第 一信号。在一些实施例中，NAND逻辑门包括：NAND逻辑门的第一输入 端，被配置为接收第一位线信号；NAND逻辑门的第二输入端，被配置为 接收第二位线信号；NAND逻辑门的输出端，被配置为响应于第一位线信 号和第二位线信号而输出第一信号；第一电压源节点；以及第二电压源节 点，耦合至第一N型晶体管。在一些实施例中，第一N型晶体管包括：第 一栅极，被配置为接收第一预充电信号；第一漏极，与NAND逻辑门的第二电压源节点耦合；以及第一源极，与第二N型晶体管耦合。在一些实施 例中，第二N型晶体管包括：第二栅极，被配置为接收第一时钟信号；第 二漏极，与第一源极耦合；以及第二源极，与参考电压源耦合。在一些实 施例中，存储器电路还包括第三N型晶体管，该第三N型晶体管具有：第 三栅极，被配置为接收不同于第一预充电信号的第二预充电信号；第三源极，与第二漏极和第一源极耦合；第三漏极，与第一漏极和NAND逻辑门 的第一电压源节点耦合。在一些实施例中，存储器电路还包括第一P型晶 体管，该第一P型晶体管的第一源极耦合至不同于参考电压源的第一电压 源，该第一P型晶体管的第一栅极被配置为接收从第一时钟信号反相的第 二时钟信号，该第一P型晶体管的第一漏极与NAND逻辑门的第一电压源 节点耦合。在一些实施例中，第一锁存器包括第二反相器，具有输入端和 输出端，第二反相器的输入端被配置为接收第一信号，并且耦合至第一节 点和NAND逻辑门的输出，并且第二反相器的输出端被配置为输出从第一 信号反相的第二信号。在一些实施例中，第一锁存器还包括第一P型晶体 管，该第一P型晶体管的栅极被配置为接收第二信号；第一P型晶体管的 源极与第一电压源节点耦合，并且第一P型晶体管的漏极与至少第一节点 耦合。在一些实施例中，第一锁存器还包括第一N型晶体管，该第一N型 晶体管的栅极被配置为接收第二信号并且耦合至第一P型晶体管的栅极和 第二反相器的输出端，该第一N型晶体管的源极与第二电压源节点耦合， 并且第一N型晶体管的漏极与第一节点和第一P型晶体管的漏极耦合。在 一些实施例中，第一锁存器还包括第二P型晶体管，该第二P型晶体管的 栅极被配置为接收第一时钟信号，第二P型晶体管的源极与不同于参考电 压源的第一电压源耦合，并且第二P型晶体管的漏极与第一电压源节点和 第一P型晶体管的源极耦合。在一些实施例中，第一锁存器还包括第二N 型晶体管，该第二N型晶体管的栅极被配置为接收从第一时钟信号反相的 第二时钟信号，第二N型晶体管的源极与所述参考电压源耦合，并且第二N型晶体管的漏极与第二电压源节点和第一N型晶体管的源极耦合。在一 些实施例中，第一锁存器还包括第二P型晶体管，该第二P型晶体管的栅 极被配置为接收第一预充电信号，并且第二P型晶体管的源极与不同于参 考电压电源的第一电压源耦合。在一些实施例中，第一锁存器还包括第三 P型晶体管，该第三P型晶体管的栅极被配置为接收不同于第一预充电信 号的第二预充电信号，第三P型晶体管的源极与第二P型晶体管的漏极耦 合，并且第三P型晶体管的漏极与第一电压源节点和第一P型晶体管的源 极耦合。在一些实施例中，第一锁存器还包括第二N型晶体管，该第二N 型晶体管的栅极被配置为接收从第二预充电信号反相的经反相的第二预充 电信号，并且第二N型晶体管的源极与参考电压源耦合。在一些实施例中， 第一锁存器还包括第三N型晶体管，该第三N型晶体管的栅极被配置为接 收从第一预充电信号反相的经反相的第一预充电信号，第三N型晶体管的 源极与第二N型晶体管的漏极耦合，并且第三N型晶体管的漏极与第二电 压源节点和第一N型晶体管的源极耦合。
本说明书的另一方面涉及一种存储器电路。该存储器电路包括NAND 逻辑门、第一N型晶体管、第二N型晶体管、第一锁存器和第一反相器。 在一些实施例中，NAND逻辑门被配置为接收第一位线信号和第二位线信 号，并且响应于第一位线信号和第二位线信号而生成第一信号。在一些实 施例中，第一N型晶体管具有：第一漏极，耦合至NAND逻辑门的第一电 压源节点；第一栅极，被配置为接收第一预充电信号；以及第一源极，耦 合至第一节点。在一些实施例中，第二N型晶体管具有：第二漏极，耦合 至第一漏极和NAND逻辑门的第一电压源节点；第二栅极，被配置为接收 不同于第一预充电信号的第二预充电信号；以及第二源极，耦合至第一源 极和第一节点。在一些实施例中，第一锁存器通过第二节点耦合至NAND 逻辑门，并且被配置为响应于至少第一预充电信号或第二预充电信号而锁 存第一信号。在一些实施例中，第一反相器耦合至NAND逻辑门，并且被 配置为输出从第一信号反相的数据信号。在一些实施例中，NAND逻辑门 具有第二电压源节点，耦合至第一电压源，并且第一源极、第二源极和第 一节点与参考电压源耦合。在一些实施例中，第一锁存器包括具有输入端 和输出端的第二反相器。在一些实施例中，第二反相器的输入端被配置为 接收第一信号，并且耦合至NAND逻辑门的输出和第二节点，并且第二反 相器的输出端被配置为输出从第一个信号反相的第二信号。在一些实施例 中，第一锁存器还包括第一P型晶体管，具有：第三栅极，被配置为接收 第二信号；第三源极，与第三电压源节点耦合；以及第三漏极，与至少第 二节点耦合。在一些实施例中，第一锁存器还包括第三N型晶体管，具有： 第四栅极，被配置为接收第二信号并且耦合至第三栅极和第二反相器的输 出端；第四源极，与第四电压源节点耦合；以及第四漏极，与第三漏极和 第二节点耦合。在一些实施例中，第一锁存器还包括第二P型晶体管，具 有：第五栅极，被配置为接收第一预充电信号；以及第五源极，与第一电 压源耦合。在一些实施例中，第一锁存器还包括第三P型晶体管，具有：第六栅极，被配置为接收不同于第一预充电信号的第二预充电信号；第六 源极，与第二P型晶体管的第五漏极耦合；以及第六漏极，与第三电压源 节点和第三源极耦合。在一些实施例中，第一锁存器还包括第二N型晶体 管，该第二N型晶体管的第七栅极被配置为接收从第二预充电信号反相的 经反相的第二预充电信号，并且第二N型晶体管的第七源极与参考电压源 耦合。在一些实施例中，第一锁存器还包括第三N型晶体管，具有：第八 栅极，被配置为接收从第一预充电信号反相的经反相的第一预充电信号； 第八源极，与第二N型晶体管的第七漏极耦合；以及第八漏极，与第四电 压源节点和第四源极耦合。在一些实施例中，存储器电路还包括第三N型 晶体管，具有：第三栅极，被配置为接收第一时钟信号；第三漏极，与第 一源极、第二源极和第一节点耦合；以及第三源极，与参考电压源耦合。 在一些实施例中，存储器电路还包括第一P型晶体管，具有：第四源极， 耦合至第一电压源；第四栅极，被配置为接收从该第一时钟信号反相的第 二时钟信号；以及第四漏极，与NAND逻辑门的第二电压源节点耦合。
本说明书的另一方面涉及一种操作存储器电路的方法。该方法包括： 通过NAND逻辑门电路接收第一位线信号和第二位线信号，通过NAND逻 辑门电路响应于第一位线信号和第二位线信号而生成第一信号。在一些实 施例中，生成第一信号包括响应于至少第一预充电信号而启用NAND逻辑 门电路。在一些实施例中，方法还包括通过锁存器响应于至少第一预充电 信号或第一时钟信号而锁存第一信号的状态，该锁存器包括第一反相器和 第二反相器。在一些实施例中，响应于至少第一预充电信号而启用NAND 逻辑门电路包括：响应于第一预充电信号而导通至少第一N型晶体管，该 第一N型晶体管耦合在NAND逻辑门电路和参考电源电压节点之间。在一 些实施例中，响应于至少第一预充电信号或第一时钟信号而锁存第一信号 的状态包括：响应于至少第一预充电信号而禁用NAND逻辑门电路；以及响应于至少第一预充电信号或第一时钟信号而启用第二反相器。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解 本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开 作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或 实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到， 这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公 开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种存储器电路，包括：NAND逻辑门，被配置为接收第一位 线信号和第二位线信号，并且生成第一信号；第一N型晶体管，耦合至所 述NAND逻辑门，并且被配置为接收第一预充电信号；第二N型晶体管， 耦合至所述第一N型晶体管和参考电压源，并且被配置为接收第一时钟信 号；第一反相器，耦合至所述NAND逻辑门，并且被配置为输出从所述第 一信号反相的数据信号；以及第一锁存器，耦合至所述NAND逻辑门，并 且被配置为响应于至少所述第一时钟信号或所述第一预充电信号而锁存所 述第一信号。
示例2.根据示例1所述的存储器电路，其中，所述NAND逻辑门包 括：所述NAND逻辑门的第一输入端，被配置为接收所述第一位线信号； 所述NAND逻辑门的第二输入端，被配置为接收所述第二位线信号；所述 NAND逻辑门的输出端，被配置为响应于所述第一位线信号和所述第二位 线信号而输出所述第一信号；第一电压源节点；以及第二电压源节点，耦合至所述第一N型晶体管。
示例3.根据示例2所述的存储器电路，其中，所述第一N型晶体管包 括：第一栅极，被配置为接收所述第一预充电信号；第一漏极，与所述 NAND逻辑门的第二电压源节点耦合；以及第一源极，与所述第二N型晶 体管耦合。
示例4.根据示例3所述的存储器电路，其中，所述第二N型晶体管包 括：第二栅极，被配置为接收所述第一时钟信号；第二漏极，与所述第一 源极耦合；以及第二源极，与所述参考电压源耦合。
示例5.根据示例4所述的存储器电路，还包括：第三N型晶体管，具 有：第三栅极，被配置为接收不同于所述第一预充电信号的第二预充电信 号，第三源极，与所述第二漏极和所述第一源极耦合，以及第三漏极，与 所述第一漏极和所述NAND逻辑门的第二电压源节点耦合。
示例6.根据示例2所述的存储器电路，还包括：第一P型晶体管，所 述第一P型晶体管的第一源极耦合至不同于所述参考电压源的第一电压源， 所述第一P型晶体管的第一栅极被配置为接收从所述第一时钟信号反相的 第二时钟信号，并且所述第一P型晶体管的第一漏极与所述NAND逻辑门 的第一电压源节点耦合。
示例7.根据示例1所述的存储器电路，其中，所述第一锁存器包括： 第二反相器，具有输入端和输出端，所述第二反相器的输入端被配置为接 收所述第一信号，并且耦合至第一节点和所述NAND逻辑门的输出；并且 所述第二反相器的输出端被配置为输出从所述第一信号反相的第二信号。
示例8.根据示例7所述的存储器电路，其中，所述第一锁存器还包括： 第一P型晶体管，所述第一P型晶体管的栅极被配置为接收所述第二信号， 所述第一P型晶体管的源极与第一电压源节点耦合，并且所述第一P型晶 体管的漏极与至少所述第一节点耦合；以及第一N型晶体管，所述第一N 型晶体管的栅极被配置为接收所述第二信号并且耦合至所述第一P型晶体 管的栅极和所述第二反相器的输出端，所述第一N型晶体管的源极与第二 电压源节点耦合，并且所述第一N型晶体管的漏极与所述第一节点和所述 第一P型晶体管的漏极耦合。
示例9.根据示例8所述的存储器电路，其中，所述第一锁存器还包括： 第二P型晶体管，所述第二P型晶体管的栅极被配置为接收所述第一时钟 信号，所述第二P型晶体管的源极与不同于所述参考电压源的第一电压源 耦合，并且所述第二P型晶体管的漏极与所述第一电压源节点和所述第一 P型晶体管的源极耦合；以及第二N型晶体管，所述第二N型晶体管的栅 极被配置为接收从所述第一时钟信号反相的第二时钟信号，所述第二N型 晶体管的源极与所述参考电压源耦合，并且所述第二N型晶体管的漏极与 所述第二电压源节点和所述第一N型晶体管的源极耦合。
示例10.根据示例8所述的存储器电路，其中，所述第一锁存器还包 括：第二P型晶体管，所述第二P型晶体管的栅极被配置为接收所述第一 预充电信号，并且所述第二P型晶体管的源极与不同于所述参考电压源的 第一电压源耦合；以及第三P型晶体管，所述第三P型晶体管的栅极被配 置为接收不同于所述第一预充电信号的第二预充电信号，所述第三P型晶 体管的源极与所述第二P型晶体管的漏极耦合，并且所述第三P型晶体管 的漏极与所述第一电压源节点和所述第一P型晶体管的源极耦合。
11.根据权利要求8所述的存储器电路，其中，所述第一锁存器还包括： 第二N型晶体管，所述第二N型晶体管的栅极被配置为接收从第二预充电 信号反相的经反相的第二预充电信号，并且所述第二N型晶体管的源极与 所述参考电压源耦合；以及第三N型晶体管，所述第三N型晶体管的栅极 被配置为接收从所述第一预充电信号反相的经反相的第一预充电信号，所 述第三N型晶体管的源极与所述第二N型晶体管的漏极耦合，并且所述第 三N型晶体管的漏极与所述第二电压源节点和所述第一N型晶体管的源极 耦合。
示例12.一种存储器电路，包括：NAND逻辑门，被配置为接收第一 位线信号和第二位线信号，并且响应于所述第一位线信号和所述第二位线 信号而生成第一信号；第一N型晶体管，具有：第一漏极，耦合至所述 NAND逻辑门的第一电压源节点；第一栅极，被配置为接收第一预充电信 号；以及第一源极，耦合至第一节点；第二N型晶体管，具有：第二漏极，耦合至所述第一漏极和所述NAND逻辑门的第一电压源节点；第二栅极， 被配置为接收不同于所述第一预充电信号的第二预充电信号；以及第二源 极，耦合至所述第一源极和所述第一节点；第一锁存器，通过第二节点耦 合至所述NAND逻辑门，并且被配置为响应于至少所述第一预充电信号或 所述第二预充电信号而锁存所述第一信号；以及第一反相器，耦合至所述 NAND逻辑门，并且被配置为输出从所述第一信号反相的数据信号。
示例13.根据示例12所述的存储器电路，其中，所述NAND逻辑门具 有第二电压源节点，所述第二电压源节点耦合至第一电压源，并且所述第 一源极、所述第二源极和所述第一节点与参考电压源耦合。
示例14.根据示例13所述的存储器电路，其中，所述第一锁存器包括： 第二反相器，具有输入端和输出端，所述第二反相器的输入端被配置为接 收所述第一信号，并且耦合至所述NAND逻辑门的输出和所述第二节点； 并且所述第二反相器的输出端被配置为输出从所述第一信号反相的第二信 号。
示例15.根据示例14所述的存储器电路，其中，所述第一锁存器还包 括：第一P型晶体管，具有：第三栅极，被配置为接收所述第二信号；第 三源极，与第三电压源节点耦合；以及第三漏极，与至少所述第二节点耦 合；以及第三N型晶体管，具有：第四栅极，被配置为接收所述第二信号 并且耦合至所述第三栅极和所述第二反相器的输出端；第四源极，与第四 电压源节点耦合；以及第四漏极，与所述第三漏极和所述第二节点耦合。
示例16.根据示例15所述的存储器电路，其中，所述第一锁存器还包 括：第二P型晶体管，具有：第五栅极，被配置为接收所述第一预充电信 号；以及第五源极，与所述第一电压源耦合；以及第三P型晶体管，具有： 第六栅极，被配置为接收不同于所述第一预充电信号的第二预充电信号； 第六源极，与所述第二P型晶体管的第五漏极耦合；以及第六漏极，与所 述第三电压源节点和所述第三源极耦合。
示例17.根据示例16所述的存储器电路，其中，所述第一锁存器还包 括：第二N型晶体管，所述第二N型晶体管的第七栅极被配置为接收从所 述第二预充电信号反相的经反相的第二预充电信号，并且所述第二N型晶 体管的第七源极与所述参考电压源耦合；以及第三N型晶体管，具有：第 八栅极，被配置为接收从所述第一预充电信号反相的经反相的第一预充电 信号；第八源极，与所述第二N型晶体管的第七漏极耦合；以及第八漏极， 与所述第四电压源节点和所述第四源极耦合。
示例18.根据示例12所述的存储器电路，还包括：第三N型晶体管， 具有：第三栅极，被配置为接收第一时钟信号；第三漏极，与所述第一源 极、所述第二源极和所述第一节点耦合；以及第三源极，与参考电压源耦 合；以及第一P型晶体管，具有：第四源极，耦合至第一电压源；第四栅 极，被配置为接收从所述第一时钟信号反相的第二时钟信号；以及第四漏 极，与所述NAND逻辑门的第二电压源节点耦合。
示例19.一种操作存储器电路的方法，所述方法包括：通过NAND逻 辑门电路接收第一位线信号和第二位线信号；通过所述NAND逻辑门电路 响应于所述第一位线信号和所述第二位线信号而生成第一信号，其中，生 成所述第一信号包括：响应于至少第一预充电信号而启用所述NAND逻辑 门电路；以及通过锁存器响应于至少所述第一预充电信号或第一时钟信号 而锁存所述第一信号的状态，所述锁存器包括第一反相器和第二反相器。
示例20.根据示例19所述的方法，其中，响应于至少所述第一预充电 信号而启用所述NAND逻辑门电路包括：响应于所述第一预充电信号而导 通至少第一N型晶体管，所述第一N型晶体管耦合在所述NAND逻辑门 电路和参考电源电压节点之间；并且响应于至少所述第一预充电信号或所 述第一时钟信号而锁存所述第一信号的状态包括：响应于至少所述第一预 充电信号而禁用NAND逻辑门电路；以及响应于至少所述第一预充电信号 或所述第一时钟信号而启用所述第二反相器。

Claims (10)

1.一种存储器电路，包括：
NAND逻辑门，被配置为接收第一位线信号和第二位线信号，并且生成第一信号；
第一N型晶体管，耦合至所述NAND逻辑门，并且被配置为接收第一预充电信号；
第二N型晶体管，耦合至所述第一N型晶体管和参考电压源，并且被配置为接收第一时钟信号；
第一反相器，耦合至所述NAND逻辑门，并且被配置为输出从所述第一信号反相的数据信号；以及
第一锁存器，耦合至所述NAND逻辑门，并且被配置为响应于至少所述第一时钟信号或所述第一预充电信号而锁存所述第一信号。
2.根据权利要求1所述的存储器电路，其中，所述NAND逻辑门包括：
所述NAND逻辑门的第一输入端，被配置为接收所述第一位线信号；
所述NAND逻辑门的第二输入端，被配置为接收所述第二位线信号；
所述NAND逻辑门的输出端，被配置为响应于所述第一位线信号和所述第二位线信号而输出所述第一信号；
第一电压源节点；以及
第二电压源节点，耦合至所述第一N型晶体管。
3.根据权利要求2所述的存储器电路，其中，所述第一N型晶体管包括：
第一栅极，被配置为接收所述第一预充电信号；
第一漏极，与所述NAND逻辑门的第二电压源节点耦合；以及
第一源极，与所述第二N型晶体管耦合。
4.根据权利要求3所述的存储器电路，其中，所述第二N型晶体管包括：
第二栅极，被配置为接收所述第一时钟信号；
第二漏极，与所述第一源极耦合；以及
第二源极，与所述参考电压源耦合。
5.根据权利要求4所述的存储器电路，还包括：
第三N型晶体管，具有：
第三栅极，被配置为接收不同于所述第一预充电信号的第二预充电信号，
第三源极，与所述第二漏极和所述第一源极耦合，以及
第三漏极，与所述第一漏极和所述NAND逻辑门的第二电压源节点耦合。
6.根据权利要求2所述的存储器电路，还包括：
第一P型晶体管，所述第一P型晶体管的第一源极耦合至不同于所述参考电压源的第一电压源，所述第一P型晶体管的第一栅极被配置为接收从所述第一时钟信号反相的第二时钟信号，并且所述第一P型晶体管的第一漏极与所述NAND逻辑门的第一电压源节点耦合。
7.根据权利要求1所述的存储器电路，其中，所述第一锁存器包括：
第二反相器，具有输入端和输出端，
所述第二反相器的输入端被配置为接收所述第一信号，并且耦合至第一节点和所述NAND逻辑门的输出；并且
所述第二反相器的输出端被配置为输出从所述第一信号反相的第二信号。
8.根据权利要求7所述的存储器电路，其中，所述第一锁存器还包括：
第一P型晶体管，所述第一P型晶体管的栅极被配置为接收所述第二信号，所述第一P型晶体管的源极与第一电压源节点耦合，并且所述第一P型晶体管的漏极与至少所述第一节点耦合；以及
第一N型晶体管，所述第一N型晶体管的栅极被配置为接收所述第二信号并且耦合至所述第一P型晶体管的栅极和所述第二反相器的输出端，所述第一N型晶体管的源极与第二电压源节点耦合，并且所述第一N型晶体管的漏极与所述第一节点和所述第一P型晶体管的漏极耦合。
9.一种存储器电路，包括：
NAND逻辑门，被配置为接收第一位线信号和第二位线信号，并且响应于所述第一位线信号和所述第二位线信号而生成第一信号；
第一N型晶体管，具有：第一漏极，耦合至所述NAND逻辑门的第一电压源节点；第一栅极，被配置为接收第一预充电信号；以及第一源极，耦合至第一节点；
第二N型晶体管，具有：第二漏极，耦合至所述第一漏极和所述NAND逻辑门的第一电压源节点；第二栅极，被配置为接收不同于所述第一预充电信号的第二预充电信号；以及第二源极，耦合至所述第一源极和所述第一节点；
第一锁存器，通过第二节点耦合至所述NAND逻辑门，并且被配置为响应于至少所述第一预充电信号或所述第二预充电信号而锁存所述第一信号；以及
第一反相器，耦合至所述NAND逻辑门，并且被配置为输出从所述第一信号反相的数据信号。
10.一种操作存储器电路的方法，所述方法包括：
通过NAND逻辑门电路接收第一位线信号和第二位线信号；
通过所述NAND逻辑门电路响应于所述第一位线信号和所述第二位线信号而生成第一信号，其中，生成所述第一信号包括：
响应于至少第一预充电信号而启用所述NAND逻辑门电路；以及
通过锁存器响应于至少所述第一预充电信号或第一时钟信号而锁存所述第一信号的状态，所述锁存器包括第一反相器和第二反相器。
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