CN110729002B - 半导体存储器设备和半导体存储器设备的操作方法 - Google Patents

半导体存储器设备和半导体存储器设备的操作方法 Download PDF

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Abstract

本发明构思涉及一种半导体存储器设备。该半导体存储器设备可以包括：第一缓冲器，被配置为接收第一信号；第二缓冲器，被配置为接收第二信号；检测器，被配置为将由第一缓冲器接收的第一信号的第一相位与由第二缓冲器接收的第二信号的第二相位进行比较并生成检测信号；以及校正器，响应于检测信号被激活或去激活。当校正器响应于检测信号被激活时，校正器可以被配置为校正由第一缓冲器接收的第一信号和由第二缓冲器接收的第二信号。

Description

半导体存储器设备和半导体存储器设备的操作方法
技术领域
本发明构思涉及半导体电路，具体地，涉及被配置为校正选通信号(strobesignal)的半导体存储器设备，和/或操作该半导体存储器设备的方法。
背景技术
半导体设备(例如，半导体存储器设备)被配置为执行与外部设备的数据通信。半导体存储器设备可以存储从外部设备接收的数据，并且可以将存储的数据传送到外部设备。选通信号(例如，数据选通信号)可以用于半导体设备(例如，半导体存储器设备)和外部设备之间的数据通信。
当数据从外部设备传送到半导体存储器设备时，数据选通信号与数据一起可以传送到半导体存储器设备。数据选通信号可以在高逻辑电平和低逻辑电平之间转变，并且数据选通信号的转变可以用于通知半导体存储器设备锁存数据的每个位的定时。
当数据从半导体存储器设备传送到外部设备时，数据选通信号与数据一起可以传送到外部设备。数据选通信号可以在高逻辑电平和低逻辑电平之间转变，并且数据选通信号的转变可以用于通知外部设备锁存数据的每个位所处的定时。
随着数据的传输速度增加，数据选通信号被应用于各种各样的半导体设备或半导体存储器设备，例如，用以改善数据传输的准确性。为了进一步改善数据传输的准确性，已经进行了许多研究以便改善数据选通信号的传输准确性。另外，正在研究用于降低为改善数据选通信号的传输准确性而消耗的功率的方法。
发明内容
本发明构思的一些示例实施例提供了半导体存储器设备和操作该半导体存储器设备的方法，该半导体存储器设备被配置为以降低的功率校正数据选通信号，从而改进以降低的功率的数据传输的准确性。
根据本发明构思的一些示例实施例，半导体存储器设备可以包括：存储器单元阵列，包括存储器单元；地址缓冲器，被配置为从外部设备接收关于存储器单元的地址信息；命令缓冲器，被配置为从外部设备接收用于访问存储器单元的命令；第一选通缓冲器，被配置为从外部设备接收第一信号和第二信号；以及第一数据缓冲器，被配置为与第一信号和第二信号同步地从外部设备接收数据。选通缓冲器包括：第一缓冲器，被配置为接收第一信号；第二缓冲器，被配置为接收第二信号；检测器，被配置为将由第一缓冲器接收的第一信号的第一相位与由第二缓冲器接收的第二信号的第二相位进行比较，并生成检测信号；以及校正器，被配置为响应于检测信号而被激活或去激活，并且当响应于检测信号而被激活时，校正由第一缓冲器接收的第一信号和由第二缓冲器接收的第二信号。
根据本发明构思的一些示例实施例，半导体存储器设备可以包括：存储器单元阵列，包括存储器单元；地址缓冲器，被配置为从外部设备接收关于存储器单元的地址信息；命令缓冲器，被配置为从外部设备接收用于访问存储器单元的命令；控制逻辑电路，被配置为响应于从外部设备接收到用于存储器单元阵列的写入命令而激活第一信号；第一选通缓冲器，被配置为从外部设备接收第一选通信号和第二选通信号，响应于第一信号被激活而将第一选通信号的第一相位与第二选通信号的第二相位进行比较，响应于第一相位和第二相位彼此不同而校正第一选通信号和第二选通信号，并且输出校正后的第一选通信号和第二选通信号作为第三选通信号和第四选通信号。该存储器设备还包括：第一数据缓冲器，被配置为响应于第一信号被激活，与第三选通信号和第四选通信号同步地锁存从外部设备接收的第一数据信号；第二选通缓冲器，被配置为响应于从外部设备接收到用于存储器单元阵列的读取命令，将第三信号和第四信号输出到外部设备；以及第二数据缓冲器，被配置为与第三信号和第四信号同步地将第二数据信号输出到外部设备。
根据本发明构思的一些示例实施例，操作半导体存储器设备的方法可以包括：在半导体存储器设备的命令缓冲器处接收写入命令；在半导体存储器设备的地址缓冲器处接收与写入命令相关联的地址信息；接收第一选通信号和第二选通信号；在接收到写入命令之后，响应于第一选通信号的第一相位不同于第二选通信号的第二相位，校正第一选通信号和第二选通信号；与第一选通信号和第二选通信号同步地，在半导体存储器设备的数据缓冲器处接收数据；以及将接收到的数据写入与地址信息相对应的半导体存储器设备的存储器单元中。
附图说明
通过以下结合附图进行的简要描述，将更清楚地理解示例实施例。附图表示如本文所述的非限制性示例实施例。
图1是示出根据本发明构思的一些示例实施例的半导体存储器设备的框图。
图2是示出根据本发明构思的一些示例实施例的操作半导体存储器设备的方法的流程图。
图3是示出根据本发明构思的一些示例实施例的第一选通缓冲器的框图。
图4示出了根据本发明构思的一些示例实施例的检测器。
图5示出了图4的检测器的操作的第一示例。
图6示出了图4的检测器的操作的第二示例。
图7示出了图4的检测器的操作的第三示例。
图8示出了图4的检测器的操作的第四示例。
图9示出了根据本发明构思的一些示例实施例的检测器。
图10示出了根据本发明构思的一些示例实施例的校正器。
图11示出了根据本发明构思的一些示例实施例的第一选通缓冲器。
应注意，这些图旨在说明在某些示例实施例中使用的方法、结构和/或材料的一般特征，并补充下面提供的书面描述。然而，这些附图不是按比例绘制的，并且可能没有精确地反映任何给定实施例的精确结构或性能特征，并且不应被解释为限定或限制示例实施例所包含的值或属性的范围。例如，为了清楚起见，可以缩小或夸大微粒、层、区域和/或结构元件的相对厚度和定位。在各个附图中使用相似或相同的附图标记旨在指示存在相似或相同的元素或特征。
具体实施方式
现在将参考其中示出示例实施例的附图更全面地描述本发明构思的示例实施例。
图1是示出根据本发明构思的一些示例实施例的半导体存储器设备10的框图。参考图1，半导体存储器设备10可以包括存储器单元阵列11、行解码器12、写入驱动器/感测放大器13、控制逻辑电路14、地址缓冲器15、命令缓冲器16、第一选通缓冲器17、第一数据缓冲器18、第二选通缓冲器19和/或第二数据缓冲器20。
存储器单元阵列11可以包括多个存储器单元。存储器单元可以包括各种存储器单元，诸如动态随机存取存储器(DRAM)单元、静态随机存取存储器(SRAM)单元、相变存储器单元、磁存储器单元、电阻存储器单元和/或闪存(FLASH)存储器单元。存储器单元可以通过字线WL连接到行解码器12，并且可以通过位线BL连接到写入驱动器/感测放大器13。
行解码器12可以从地址缓冲器15接收行地址RA。行解码器12可以对行地址RA进行解码，并且可以基于解码的结果来选择字线WL。行解码器12可以将第一电压施加到字线WL中的选择的字线，并且可以将与第一电压不同的第二电压施加到未选择的字线。
写入驱动器/感测放大器13可以从地址缓冲器15接收列地址CA。写入驱动器/感测放大器13可以对列地址CA进行解码，并且可以基于解码的结果来选择位线BL。写入驱动器/感测放大器13可以将第三电压施加到位线BL中的选择的位线，并且可以将与第三电压不同的第四电压施加到未选择的位线。虽然图1将写入驱动器/感测放大器13示出为一个电路，但是本发明构思不限于此。例如，写入驱动器/感测放大器13可以包括在一个电路中，或者可以是分立的电路，例如写入驱动器与感测放大器分开。
控制逻辑电路14可以从命令缓冲器16接收命令CMD。控制逻辑电路14可以根据命令CMD控制行解码器12和写入驱动器/感测放大器13。例如，控制逻辑电路14可以控制行解码器12和写入驱动器/感测放大器13对存储器单元阵列11的存储器单元中的所选择的存储器单元执行写入操作或读取操作。控制逻辑电路14可以控制行解码器12和写入驱动器/感测放大器13对所选择的存储器单元执行擦除操作。
控制逻辑电路14可以控制第一信号/EN1和第二信号/EN2。例如，当命令CMD是写入命令时，控制逻辑电路14可以激活(activate)第一信号/EN1(例如，可以将信号设置为低电平，例如具有低电压的低逻辑值)。当命令CMD是另一命令(即，不是写入命令)时，控制逻辑电路14可以去激活(inactivate)第一信号/EN1(例如，可以将信号设置为高电平，例如具有比低电压大的高电压的高逻辑值)。
当命令CMD是读取命令时，控制逻辑电路14可以激活第二信号/EN2(例如，可以将信号设置为低电平)。当命令CMD是另一命令(即，不是读取命令)时，控制逻辑电路14可以去激活第二信号/EN2(例如，可以将信号设置为高电平)。
控制逻辑电路14可以控制检测控制信号DET_ON。例如，当激活对第一数据选通信号DQS1和第二数据选通信号DQS2的校正操作时，控制逻辑电路14可以激活检测控制信号DET_ON(例如，到高电平)。当去激活校正操作时，控制逻辑电路14可以去激活检测控制信号DET_ON(例如，到低电平)。
控制逻辑电路14可以在各种定时控制检测控制信号DET_ON。例如，当向半导体存储器设备10供电时，可以做出是否激活校正操作的决定。当供电时，可以基于模式寄存器(未示出)的设置做出是否激活校正操作的决定。模式寄存器可以被包括作为半导体存储器设备10的一部分，或者替选地可以不作为半导体存储器设备10的一部分，并且可以在半导体存储器设备10的外部。在保持供电的同时，半导体存储器设备10可以将检测控制信号DET_ON保持在激活或去激活状态(active or inactive state)。
作为另一示例，当执行写入操作时，控制逻辑电路14可以激活检测控制信号DET_ON。例如，检测控制信号DET_ON可以具有与第一信号/EN1类似的激活时段(activationperiod)。响应于接收到写入命令作为命令CMD或响应于第一信号/EN1被激活，可以激活检测控制信号DET_ON。响应于接收到不是写入命令的其他命令作为命令CMD或响应于第一信号/EN1被去激活，可以去激活检测控制信号DET_ON。
地址缓冲器15可以从外部设备(例如，半导体存储器设备10的控制器)接收地址ADDR。地址缓冲器15可以将接收到的地址ADDR的行地址RA传送到行解码器12，并且可以将列地址CA传送到写入驱动器/感测放大器13。命令缓冲器16可以将从外部设备(例如，控制器)接收的命令CMD传送到控制逻辑电路14。
第一选通缓冲器17可以从外部设备(例如，控制器)接收第一数据选通信号DQS1和第二数据选通信号DQS2。例如，在接收到作为命令CMD的写入命令之后，第一数据选通信号DQS1和第二数据选通信号DQS2中的每一个可以在高电平和低电平之间切换(toggle)。第一数据选通信号DQS1和第二数据选通信号DQS2可以是互补信号，例如彼此“异相”180度的信号。
第一选通缓冲器17可以重新布置第一数据选通信号DQS1和第二数据选通信号DQS2的切换定时，并且可以输出重新布置的信号作为第三数据选通信号DQS3和第四数据选通信号DQS4。第一选通缓冲器17可以包括检测器130和校正器140。
检测器130可以在写入操作期间(例如，当第一信号/EN1被激活时)以及在检测控制信号DET_ON被激活时操作。检测器130可以将第一数据选通信号DQS1的相位与第二数据选通信号DQS2的相位进行比较。
当第一数据选通信号DQS1的相位与第二数据选通信号DQS2的相位相同(例如，第一数据选通信号DQS1和第二数据选通信号DQS2没有切换)时，检测器130可以去激活校正器140。当第一数据选通信号DQS1的相位与第二数据选通信号DQS2的相位不同(例如，第一数据选通信号DQS1和第二数据选通信号DQS2切换)时，检测器130可以激活校正器140。
校正器140可以校正第一数据选通信号DQS1和第二数据选通信号DQS2。例如，当第一数据选通信号DQS1和第二数据选通信号DQS2之一的占空比改变时，校正器140可以将改变的占空比恢复为原始值。
如果第一数据选通信号DQS1和第二数据选通信号DQS2的切换定时彼此不一致，则可能发生偏斜(skew)，并且在这种情况下，校正器140可以减小第一数据选通信号DQS1和第二数据选通信号DQS2之间的切换定时的差异。校正器140可以将校正后的信号输出作为第三数据选通信号DQS3和第四数据选通信号DQS4。
在一些示例实施例中，第一选通缓冲器17可以仅在第一数据选通信号DQS1和第二数据选通信号DQS2切换时执行校正操作，并且可以在第一数据选通信号DQS1和第二数据选通信号DQS2没有切换时停止校正操作。当校正操作停止时，可以减少，例如阻止(block)，在校正器140中流动的电流。因此，可以降低半导体存储器设备10的功耗。
当第一信号/EN1被激活时，可以激活第一数据缓冲器18。第一数据缓冲器18可以从第一选通缓冲器17接收第三数据选通信号DQS3和第四数据选通信号DQS4。第一数据缓冲器18可以与第三数据选通信号DQS3和第四数据选通信号DQS4同步地锁存从外部设备(例如，控制器)接收的第一数据信号DQ1。
例如，第一数据缓冲器18可以在第三数据选通信号DQS3和第四数据选通信号DQS4切换的定时存储第一数据信号DQ1的电平。第一数据缓冲器18可以对存储的第一数据信号DQ1的电平DQ1L解串行化(deserialize)，并且可以将解串行化的结果传送到写入驱动器/感测放大器13。
当第二信号/EN2被激活时，可以激活第二选通缓冲器19。第二选通缓冲器19可以将第五数据选通信号DQS5和第六数据选通信号DQS6输出到外部设备(例如，控制器)。例如，第二选通缓冲器19可以从外部设备接收时钟信号，并且可以从时钟信号生成第五数据选通信号DQS5和第六数据选通信号DQS6。
当第二信号/EN2被激活时，可以激活第二数据缓冲器20。第二数据缓冲器20可以从写入驱动器/感测放大器13接收第二数据信号DQ2的电平DQ2L。第二数据缓冲器20可以使第二数据信号DQ2的电平串行化(serialize)，并与第五数据选通信号DQS5和第六数据选通信号DQS6同步地输出第二数据信号DQ2。
例如，第一数据选通信号DQS1和第五数据选通信号DQS5可以通过同一信号线与外部设备(例如，控制器)通信。第二数据选通信号DQS2和第六数据选通信号DQS6可以通过同一信号线与外部设备(例如，控制器)通信。第一数据信号DQ1和第二数据信号DQ2可以通过同一信号线与外部设备(例如，控制器)通信。
图2是示出根据本发明构思的一些示例实施例的操作半导体存储器设备10的方法的流程图。参考图1和图2，在步骤S110中，检测器130可以检测第一数据选通信号DQS1和第二数据选通信号DQS2的差异。
在检测到第一数据选通信号DQS1和第二数据选通信号DQS2的差异时，在步骤S120中，检测器130可以激活校正器140以激活第一数据选通信号DQS1和第二数据选通信号DQS2的校正。
在步骤S130中，检测器130可以检测到第一数据选通信号DQS1和第二数据选通信号DQS2被统一(unify)到相同的电平，例如，相同的电压电平和/或相同的逻辑电平。在检测到第一数据选通信号DQS1和第二数据选通信号DQS2的统一(unification)时，在步骤S140中，检测器130可以去激活第一数据选通信号DQS1和第二数据选通信号DQS2的校正。
图3是示出根据本发明构思的一些示例实施例的第一选通缓冲器100的框图。图3的第一选通缓冲器100更详细地示出图1中所示的第一选通缓冲器17的内部结构。
参考图1和图3，第一选通缓冲器100可以包括第一缓冲器110、第二缓冲器120、检测器130和校正器140。第一缓冲器110和第二缓冲器120可以响应于第一信号/EN1而被激活或去激活。第一缓冲器110可以从第一数据选通信号DQS1和第二数据选通信号DQS2生成第三数据选通信号DQS3。第一缓冲器110可以包括第一比较器111和第一反相器(inverter)112至117。
第一比较器111可以具有第一正输入和第二负输入，第一数据选通信号DQS1被传送到第一正输入，并且第二数据选通信号DQS2被传送到第二负输入。第一比较器111的输出可以通过串联连接的第一反相器112至117来传送。包括在第一缓冲器110中的第一反相器的数量可以不受限制。包括在第一缓冲器110中的第一反相器的数量可以是偶数。在第三数据选通信号DQS3的传送路径的长度增加的情况下，可以增加第一反相器的数量。
第一反相器112至117中的特定一个(例如，117)的输出被示为第三数据选通信号DQS3，但是第一反相器中的放置在校正器140之后的任何一个的输出可被用作第三数据选通信号DQS3。第一反相器112至117可以用作传送第三数据选通信号DQS3的中继器(repeater)。
第二缓冲器120可以从第一数据选通信号DQS1和第二数据选通信号DQS2生成第四数据选通信号DQS4。第二缓冲器120可以包括第二比较器121和第二反相器122至127。
第二比较器121可以具有第一负输入和第二正输入，第一数据选通信号DQS1被传送到第一负输入，并且第二数据选通信号DQS2被传送到第二正输入。第二比较器121的输出可以通过第二反相器122至127来传送。包括在第二缓冲器120中的第二反相器的数量可以不受限制。包括在第二缓冲器120中的第二反相器的数量可以是偶数；然而，本发明构思不限于此。在第四数据选通信号DQS4的传送路径的长度增加的情况下，可以增加第二反相器的数量。
第二反相器122至127中的特定一个(例如，127)的输出被示为第四数据选通信号DQS4，但是第二反相器中的放置在校正器140之后的任何一个的输出可被用作第四数据选通信号DQS4。第二反相器122至127可以用作传送第四数据选通信号DQS4的中继器。
检测器130可以接收从第一反相器113输出的第一中间信号SI1和从第二反相器123输出的第二中间信号SI2。检测器130还可以接收第一信号/EN1和检测控制信号DET_ON。取决于第一信号/EN1、检测控制信号DET_ON、第一中间信号SI1和第二中间信号SI2，检测器130可以激活或去激活第三信号EN3。
例如，仅当第一信号/EN1处于激活状态(例如，逻辑低电平)时，检测控制信号DET_ON处于激活状态(例如，逻辑高电平)，并且第一中间信号SI1的相位与第二中间信号SI2的相位不同，检测器130可以激活第三信号EN3(例如，到高电平)。
当第一信号/EN1处于去激活状态(例如，高电平)时，检测控制信号DET_ON处于去激活状态(例如，低电平)，或者第一中间信号SI1的相位与第二中间信号SI2的相位相同，检测器130可以去激活第三信号EN3(例如，到低电平)。
如图3所示，检测器130可以获得第一反相器113的输出作为第一中间信号SI1，并且可以获得第二反相器123的输出作为第二中间信号SI2。然而，在一些示例实施例中，检测器130可以获得第一反相器112至117中的任何一个的输出或第一比较器111的输出作为第一中间信号SI1。另外，检测器130可以获得第二反相器122至127中的任何一个的输出或第二比较器121的输出作为第二中间信号SI2。
校正器140可以接收第一反相器115的输出作为第三中间信号SI3，并且可以接收第二反相器125的输出作为第四中间信号SI4。校正器140还可以接收第三信号EN3。当第三信号EN3被激活(例如，到高电平)时，校正器140可以使用第三中间信号SI3和第四中间信号SI4来校正第三中间信号SI3和第四中间信号SI4。
例如，校正器140可以将第三中间信号SI3和第四中间信号SI4的占空比校正为目标值(例如，50％)。此外，校正器140可以重新布置第三中间信号SI3和第四中间信号SI4的切换定时，以消除或减少偏斜。
如图3所示，校正器140可以获得第一反相器115的输出作为第三中间信号SI3，并且可以获得第二反相器125的输出作为第四中间信号SI4。然而，在一些示例实施例中，校正器140可以获得第一反相器112至117中的任何一个的输出或第一比较器111的输出作为第三中间信号SI3。此外，校正器140可以获得第二反相器122至127中的任何一个的输出或第二比较器121的输出作为第四中间信号SI4。
图4示出了根据本发明构思的一些示例实施例的检测器130。参考图3和图4，检测器130可以包括第一至第八逻辑门，例如，第一运算器131至第八运算器138。第一运算器131可以对第一中间信号SI1和第二中间信号SI2执行或非逻辑(non-disjunction)(例如，NOR)运算。
第二运算器132可以对第一运算器131的输出和检测控制信号DET_ON执行运算。当检测控制信号DET_ON被激活(例如，到高电平)时，第二运算器132可以将第一运算器131的输出反相并输出。当检测控制信号DET_ON被去激活(例如，到低电平)时，第二运算器132可以输出高电平。
第二运算器132可以包括第一至第五逻辑门，例如，第一子运算器132_1至第五子运算器132_5。第一子运算器132_1可以对第一运算器131的输出和检测控制信号DET_ON执行与非逻辑(例如，NAND)运算。第二子运算器132_2至第四子运算器132_4可以是或包括串联连接的反相器。
第五子运算器132_5可以对第一运算器131的输出和第四子运算器132_4的输出执行与非逻辑(NAND)运算。只要输出到第五子运算器132_5的信号的相位不变，第一子运算器132_1和第五子运算器132_5之间的反相器的数量可以不受限制地改变。
第三运算器133可以对第一中间信号SI1和第二中间信号SI2执行与非逻辑(NAND)运算。第四运算器134可以将第三运算器133的输出反相。第五运算器135可以对第四运算器134的输出和检测控制信号DET_ON执行运算。
当检测控制信号DET_ON被激活(例如，到高电平)时，第五运算器135可以将第四运算器134的输出反相并输出。例如，第五运算器135可以无任何改变地输出第三运算器133的输出。当检测控制信号DET_ON被去激活(例如，到低电平)时，第五运算器135可以输出高电平。
第五运算器135可以包括第六至第十逻辑门，例如，第六子运算器135_1至第十子运算器135_5。第六子运算器135_1可以对第四运算器134的输出和检测控制信号DET_ON执行与非逻辑(NAND)运算。第七子运算器135_2至第九子运算器135_4可以是串联连接的反相器。
第十子运算器135_5可以对第四运算器134的输出和第九子运算器135_4的输出执行与非逻辑(NAND)运算。只要输出到第十子运算器135_5的信号的相位不变，第六子运算器135_1和第十子运算器135_5之间的反相器的数量可以不受限制地改变。
第六运算器136可以对第二运算器132的输出和第五运算器135的输出执行与非逻辑(NAND)运算。第七运算器137可以对第六运算器136的输出和第一信号/EN1执行或非逻辑(NOR)运算。可以输出第七运算器137的输出作为第三信号EN3。
如果第一信号/EN1被去激活(例如，到高电平)，则第三信号EN3可以被去激活(例如，到低电平)，而不管第六运算器136的输出如何。换句话说，当不执行写入操作时，校正器140可以被去激活。
图5示出了图4的检测器130的操作的第一示例。参考图1、图4和图5，当外部设备(例如，控制器)没有切换第一数据选通信号DQS1和第二数据选通信号DQS2时，外部设备可以将第一数据选通信号DQS1和第二数据选通信号DQS2固定为低电平。
检测控制信号DET_ON可以被固定为激活状态(例如，高电平)。然而，如上所述，可以取决于写入命令激活检测控制信号DET_ON。如果接收到写入命令WR作为命令CMD，则第一信号/EN1可以被激活(例如，到低电平)。
即使第一信号/EN1被激活，当第一数据选通信号DQS1和第二数据选通信号DQS2具有低电平时，第一运算器131也可以输出高电平。第二运算器132可以将第一运算器131的输出反相并且可以输出低电平。
当第一数据选通信号DQS1和第二数据选通信号DQS2具有低电平时，第三运算器133可以输出高电平。第五运算器135可以输出与第三运算器133的输出相同的高电平。
当第二运算器132的输出为低电平并且第五运算器135的输出为高电平时，第六运算器136可以输出高电平。如果第六运算器136的输出为高电平，则甚至当第一信号/EN1处于激活状态(例如，低电平)时，第七运算器137也可以将第三信号EN3去激活(例如，到低电平)。
当第一信号/EN1被激活并且第一数据选通信号DQS1和第二数据选通信号DQS2具有不同的相位(例如，分别为高电平和低电平)时，第一运算器131可以输出低电平。第二运算器132可以将第一运算器131的输出反相并且可以输出高电平。
当第一信号/EN1被激活并且第一数据选通信号DQS1和第二数据选通信号DQS2具有不同的相位(例如，分别为高电平和低电平)时，第三运算器133可以输出高电平。第五运算器135可以输出与第三运算器133的输出相同的高电平。
当第二运算器132的输出为高电平并且第五运算器135的输出为高电平时，第六运算器136可以输出低电平。当第六运算器136的输出为低电平并且第一信号/EN1处于激活状态(例如，低电平)时，第七运算器137可以将第三信号EN3激活(例如，到高电平)。
如图5所示，当第一数据选通信号DQS1和第二数据选通信号DQS2在待机状态下被固定为低电平时，第一运算器131和第二运算器132可以感测第一数据选通信号DQS1和第二数据选通信号DQS2的切换。如果感测到第一数据选通信号DQS1和第二数据选通信号DQS2的切换，则可以激活第三信号EN3并且可以激活校正器140。
图6示出了图4的检测器130的操作的第二示例。参考图1、图4和图6，当外部设备(例如，控制器)没有切换第一数据选通信号DQS1和第二数据选通信号DQS2时，外部设备可以将第一数据选通信号DQS1和第二数据选通信号DQS2固定为高电平。
检测控制信号DET_ON可以被固定为激活状态(例如，高电平)。然而，如上所述，可以取决于写入命令激活检测控制信号DET_ON。如果接收到写入命令WR作为命令CMD，则第一信号/EN1可以被激活(例如，到低电平)。
即使第一信号/EN1被激活，当第一数据选通信号DQS1和第二数据选通信号DQS2具有高电平时，第一运算器131也可以输出低电平。第二运算器132可以将第一运算器131的输出反相并且可以输出高电平。
当第一数据选通信号DQS1和第二数据选通信号DQS2具有高电平时，第三运算器133可以输出低电平。第五运算器135可以输出与第三运算器133的输出相同的低电平。
当第二运算器132的输出为高电平并且第五运算器135的输出为低电平时，第六运算器136可以输出高电平。如果第六运算器136的输出为高电平，则甚至当第一信号/EN1处于激活状态(例如，低电平)时，第七运算器137也可以将第三信号EN3去激活(例如，到低电平)。
当第一信号/EN1被激活并且第一数据选通信号DQS1和第二数据选通信号DQS2具有不同的相位(例如，分别为高电平和低电平)时，第一运算器131可以输出低电平。第二运算器132可以将第一运算器131的输出反相并且可以输出高电平。
当第一信号/EN1被激活并且第一数据选通信号DQS1和第二数据选通信号DQS2具有不同的相位(例如，分别为高电平和低电平)时，第三运算器133可以输出高电平。第五运算器135可以输出与第三运算器133的输出相同的高电平。
当第二运算器132的输出为高电平并且第五运算器135的输出为高电平时，第六运算器136可以输出低电平。当第六运算器136的输出为低电平并且第一信号/EN1处于激活状态(例如，低电平)时，第七运算器137可以将第三信号EN3激活(例如，到高电平)。
如图6所示，当第一数据选通信号DQS1和第二数据选通信号DQS2在待机状态下被固定为高电平时，第三运算器133、第四运算器134和第五运算器135可以感测第一数据选通信号DQS1和第二数据选通信号DQS2的切换。如果感测到第一数据选通信号DQS1和第二数据选通信号DQS2的切换，则可以激活第三信号EN3并且可以激活校正器140。
如参考图5和图6所描述的，如果，在接收到写入命令WR之后，没有接收到其他命令，则第一信号/EN1可以保持为激活状态(例如，低电平)。如果第一数据选通信号DQS1和第二数据选通信号DQS2没有切换，则根据本发明构思的一些示例实施例的检测器130可以将校正器140去激活。
因此，即使由于在接收到写入命令WR之后没有接收到其他命令，第一信号/EN1也被保持为激活状态，可以禁止，例如防止，校正器140被激活，从而消耗功耗。
图7示出了图4的检测器130的操作的第三示例。参考图1、图4和图7，当外部设备(例如，控制器)没有切换第一数据选通信号DQS1和第二数据选通信号DQS2时，外部设备可以将第一数据选通信号DQS1和第二数据选通信号DQS2固定为低电平。
不同于参考图4所描述的，检测控制信号DET_ON可以被固定为去激活状态(例如，低电平)。如果检测控制信号DET_ON处于去激活状态，则第二运算器132可以总是输出高电平，并且第五运算器135可以总是输出高电平。
因此，第六运算器136可以总是输出低电平。如果第六运算器136输出低电平，则第三信号EN3可以仅通过第一信号/EN1控制。例如，当第一信号/EN1被激活(例如，到低电平)时，第三信号EN3可以被激活(例如，到高电平)。
当第一信号/EN1被去激活(例如，到高电平)时，第三信号EN3可以被去激活(例如，到低电平)。例如，在接收到写入命令WR时，检测器130可以在写入操作的执行期间激活校正器140。
图8示出了图4的检测器130的操作的第四示例。参考图1、图4和图8，当外部设备(例如，控制器)没有切换第一数据选通信号DQS1和第二数据选通信号DQS2时，外部设备可以将第一数据选通信号DQS1和第二数据选通信号DQS2固定为高电平。
不同于参考图6所描述的，检测控制信号DET_ON可以被固定为去激活状态(例如，低电平)。如果检测控制信号DET_ON处于去激活状态，则第二运算器132可以总是输出高电平，并且第五运算器135可以总是输出高电平。
因此，第六运算器136可以总是输出低电平。如果第六运算器136输出低电平，则第三信号EN3可以仅通过第一信号/EN1控制。例如，当第一信号/EN1被激活(例如，到低电平)时，第三信号EN3可以被激活(例如，到高电平)。
当第一信号/EN1被去激活(例如，到高电平)时，第三信号EN3可以被去激活(例如，到低电平)。换句话说，在接收到写入命令WR时，检测器130可以在写入操作的执行期间激活校正器140。
图9示出了根据本发明构思的一些示例实施例的检测器130a。参考图9，检测器130a可以包括第一运算器131、第二运算器132a、第三运算器133、第四运算器134、第五运算器135a、第六运算器136和第七运算器137。每个运算器可以是或对应于逻辑门，例如在互补金属氧化物半导体(CMOS)技术中实现的逻辑门。
当与图4的检测器130相比时，第二运算器132a和第五运算器135a中的每一个可以用反相器实现。检测器130a可以不具有响应于检测控制信号DET_ON而停止检测的功能。与图4的检测器130相比，检测器130a可以具有减小的占用面积。
图10示出了根据本发明构思的一些示例实施例的校正器140。参考图10，校正器140可以包括第一校正反相器141和第二校正反相器142。第一校正反相器141可以包括第一晶体管T1至第四晶体管T4。第一晶体管T1至第四晶体管T4可以串联连接在分别向其提供电源电压VDD和接地电压VSS的电源节点和接地节点之间。
第一晶体管T1和第二晶体管T2可以是PMOS晶体管。第三信号EN3的反相信号/EN3可以被传输到第一晶体管T1的栅极。第三中间信号SI3可以被传输到第二晶体管T2的栅极。第三晶体管T3和第四晶体管T4可以是NMOS晶体管。第三中间信号SI3可以被传输到第三晶体管T3的栅极。第三信号EN3可以被传输到第四晶体管T4的栅极。
第二校正反相器142可以包括第五晶体管T5至第八晶体管T8。第五晶体管T5至第八晶体管T8可以串联连接在向其分别提供电源电压VDD和接地电压VSS的电源节点和接地节点之间。
第五晶体管T5和第六晶体管T6可以是PMOS晶体管。第三信号EN3的反相信号/EN3可以被传输到第五晶体管T5的栅极。第四中间信号SI4可以被传输到第六晶体管T6的栅极。第七晶体管T7和第八晶体管T8可以是NMOS晶体管。第四中间信号SI4可以被传输到第七晶体管T7的栅极。第三信号EN3可以被传输到第八晶体管T8的栅极。
第三中间信号SI3可以被传输到第一校正反相器141，并且第一校正反相器141的输出可以与第四中间信号SI4混合。第四中间信号SI4可以被传输到第二校正反相器142，并且第二校正反相器142的输出可以与第三中间信号SI3混合。第一校正反相器141和第二校正反相器142可以实现交叉耦合锁存器。
当第三中间信号SI3的占空比与第四中间信号SI4的占空比不一致时，可能存在第三中间信号SI3和第四中间信号SI4都具有高电平或低电平的时段。校正器140可以调节第三中间信号SI3和第四中间信号SI4，使得在这些时段中，第三中间信号SI3和第四中间信号SI4以小于典型斜率的斜率改变。
同样地，当在第三中间信号SI3和第四中间信号SI4中发生偏斜时，可能存在第三中间信号SI3和第四中间信号SI4都具有高电平或低电平的时段。校正器140可以调节第三中间信号SI3和第四中间信号SI4，使得在这些时段中，第三中间信号SI3和第四中间信号SI4以小于典型斜率的斜率改变。
如果第三中间信号SI3和第四中间信号SI4通过后续的反相器(例如，116和126)(例如，参见图3)，则第三中间信号SI3和第四中间信号SI4切换的定时可能改变。因此，校正器140可以改善或恢复第三中间信号SI3和第四中间信号SI4的占空比，并且可以消除或减少偏斜。
如图10所示，如果第三信号EN3被去激活(例如，到低电平)，则可以禁止，例如防止，电流流过第一校正反相器141和第二校正反相器142。因此，在校正器140中不会产生功耗。
图11示出了根据本发明构思的另一实施例的第一选通缓冲器100a。参考图1和图11，第一选通缓冲器100a可以包括第一缓冲器110、第二缓冲器120、检测器130、第一校正器140和第二校正器150。在与图3的第一选通缓冲器100相比时，第一选通缓冲器100a还可以包括第二校正器150。
第二校正器150可以接收第一反相器117的输出作为第五中间信号SI5，并且可以接收第二反相器127的输出作为第六中间信号SI6。第二校正器150还可以接收第三信号EN3。当第三信号EN3被激活(例如，到高电平)时，第二校正器150可以使用第五中间信号SI5和第六中间信号SI6来校正第五中间信号SI5和第六中间信号SI6。
例如，第二校正器150可以将第五中间信号SI5和第六中间信号SI6的占空比校正为目标值(例如，50％)。此外，第二校正器150可以布置第五中间信号SI5和第六中间信号SI6的切换定时，以消除或减少偏斜。
第二校正器150被示出为获得第一反相器117的输出作为第五中间信号SI5并且获得第二反相器127的输出作为第六中间信号SI6。然而，第二校正器150可以被配置为获得第一反相器112至117中的任何一个的输出或第一比较器111的输出作为第五中间信号SI5。另外，第二校正器150可以被配置为获得第二反相器122至127中的任何一个的输出或第二比较器121的输出作为第四中间信号SI4。
如参考图11所描述的，一个检测器可用于激活或去激活两个或更多个校正器。随着校正器的数量增加，可以更有效地降低第一选通缓冲器100a中的功耗。
在前述实施例中，已经参考半导体存储器设备10的示例描述了本发明构思。然而，本发明构思可以应用于接收信号(特别是选通信号)的任何半导体设备。
在上述实施例中，通过使用术语“块”来指代一些组件。该块可以用配置为执行包括软件的机器可读指令的硬件来实现，例如集成电路(IC)、专用IC(ASIC)、现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。此外，该块可以包括电路或知识产权(IP)，其利用IC中的半导体设备实现。
根据本发明构思的一些示例实施例，仅当数据选通信号转变到彼此不同的相位时，可以校正数据选通信号。当数据选通信号被固定到相同相位时，数据选通信号的校正被去激活，因此，可以提供以降低的功率校正数据选通信号的半导体存储器设备和操作半导体存储器设备的方法。
尽管已经具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节的变化。

Claims (19)

1.一种半导体存储器设备，包括：
存储器单元阵列，包括存储器单元；
地址缓冲器，被配置为从外部设备接收关于存储器单元的地址信息；
命令缓冲器，被配置为从外部设备接收用于访问存储器单元的命令；
第一选通缓冲器，被配置为从外部设备接收第一选通信号和第二选通信号；以及
第一数据缓冲器，被配置为与第一选通信号和第二选通信号同步地从外部设备接收数据，
其中，所述第一选通缓冲器包括：
第一缓冲器，被配置为接收第一选通信号，
第二缓冲器，被配置为接收第二选通信号，
检测器，被配置为将由第一缓冲器接收的第一选通信号的第一相位与由第二缓冲器接收的第二选通信号的第二相位进行比较，并生成检测信号，以及
校正器，被配置为响应于检测信号而被激活或去激活，并且当响应于检测信号而被激活时，校正由第一缓冲器接收的第一选通信号和由第二缓冲器接收的第二选通信号。
2.如权利要求1所述的半导体存储器设备，其中，响应于第一选通信号的第一相位和第二选通信号的第二相位彼此不同，校正器被激活。
3.如权利要求1所述的半导体存储器设备，其中，响应于第一选通信号的第一相位与第二选通信号的第二相位相同，校正器被去激活。
4.如权利要求1所述的半导体存储器设备，其中，所述检测器包括：
第一逻辑运算器，被配置为响应于第一相位和第二相位都处于逻辑高状态而使校正器去激活；以及
第二逻辑运算器，被配置为响应于第一相位和第二相位都处于逻辑低状态而使校正器去激活。
5.如权利要求1所述的半导体存储器设备，其中，所述检测器被配置为在第一缓冲器中的第一节点处检测第一选通信号的第一相位，并且在第二缓冲器中的第二节点处检测第二选通信号的第二相位，以及
所述校正器被配置为：(i)在第三节点处校正第一选通信号的第一相位，第三节点在第一缓冲器中并且不同于第一节点；以及(ii)在第四节点处校正第二选通信号的第二相位，第四节点在第二缓冲器中并且不同于第二节点。
6.如权利要求5所述的半导体存储器设备，其中，第一缓冲器包括第一节点和第三节点之间的至少一个反相器，并且第二缓冲器包括第二节点和第四节点之间的至少另一个反相器。
7.如权利要求5所述的半导体存储器设备，其中，所述校正器包括：
第一反相器，具有第一输入和第一输出，第一输入连接到第一缓冲器中的第三节点，第一输出连接到第二缓冲器中的第四节点；以及
第二反相器，具有第二输入和第二输出，第二输入连接到第二缓冲器中的第四节点，第二输出连接到第一缓冲器中的第三节点。
8.如权利要求5所述的半导体存储器设备，还包括：
另一校正器，连接到第一缓冲器中的第五节点和第二缓冲器中的第六节点，所述另一校正器被配置为校正第一选通信号和第二选通信号。
9.如权利要求1所述的半导体存储器设备，还包括：
第二选通缓冲器，被配置为向外部设备输出第三信号和第四信号；以及
第二数据缓冲器，被配置为与第三信号和第四信号同步地向外部设备输出第二数据。
10.如权利要求1所述的半导体存储器设备，还包括：
控制逻辑电路，被配置为响应于所述命令是写入命令而激活第一数据缓冲器、第一缓冲器和第二缓冲器。
11.如权利要求10所述的半导体存储器设备，其中，所述控制逻辑电路还被配置为响应于所述命令不是写入命令而去激活第一数据缓冲器、第一缓冲器、第二缓冲器和检测器。
12.如权利要求1所述的半导体存储器设备，还包括：
行解码器，被配置为响应于地址信息从存储器单元阵列选择一些存储器单元；以及
写入驱动器/感测放大器，被配置为对由行解码器选择的存储器单元执行写入或读取操作。
13.一种半导体存储器设备，包括：
存储器单元阵列，包括存储器单元；
地址缓冲器，被配置为从外部设备接收关于存储器单元的地址信息；
命令缓冲器，被配置为从外部设备接收用于访问存储器单元的命令；
控制逻辑电路，被配置为响应于从外部设备接收到用于存储器单元阵列的写入命令而激活第一信号；
第一选通缓冲器，被配置为从外部设备接收第一选通信号和第二选通信号，响应于第一信号被激活而将第一选通信号的第一相位与第二选通信号的第二相位进行比较，响应于第一相位和第二相位彼此不同而校正第一选通信号和第二选通信号，并且输出校正后的第一选通信号和第二选通信号作为第三选通信号和第四选通信号；
第一数据缓冲器，被配置为响应于第一信号被激活，与第三选通信号和第四选通信号同步地锁存从外部设备接收的第一数据信号；
第二选通缓冲器，被配置为响应于从外部设备接收到用于存储器单元阵列的读取命令，将第三信号和第四信号输出到外部设备；以及
第二数据缓冲器，被配置为与第三信号和第四信号同步地将第二数据信号输出到外部设备。
14.如权利要求13所述的半导体存储器设备，其中，所述控制逻辑电路还被配置为响应于从外部设备接收到不同于写入命令的另一命令而去激活第一信号。
15.如权利要求13所述的半导体存储器设备，其中，所述第一选通缓冲器还被配置为响应于第一信号被去激活，阻止用于校正第一选通信号和第二选通信号的电流。
16.如权利要求13所述的半导体存储器设备，其中，所述第一选通缓冲器还被配置为响应于第一信号被激活并且第一相位与第二相位相同，阻止用于校正第一选通信号和第二选通信号的电流。
17.如权利要求13所述的半导体存储器设备，其中，第一选通缓冲器包括：
第一运算器，被配置为输出第一选通信号与第二选通信号之间的或非逻辑的结果作为第一中间信号；
第二运算器，被配置为输出第一选通信号与第二选通信号之间的与非逻辑的结果作为第二中间信号；
第三运算器，被配置为输出第一中间信号的反相信号与第二中间信号之间的与非逻辑的结果作为第三中间信号；以及
第四运算器，被配置为输出第三中间信号与第一信号之间的或非逻辑的结果作为第二信号，
第一信号是低电平激活信号，并且
第一选通缓冲器被配置为响应于第二信号为高电平而激活第一选通信号和第二选通信号的校正。
18.如权利要求13所述的半导体存储器设备，其中，所述控制逻辑电路还被配置为激活或去激活第二信号，
第一选通缓冲器被配置为响应于第二信号被激活，取决于第一信号、第一相位和第二相位来校正第一选通信号和第二选通信号，以及
第一选通缓冲器还被配置为响应于第二信号被激活，使用第一信号而独立于第一相位和第二相位校正第一选通信号和第二选通信号。
19.一种操作半导体存储器设备的方法，包括：
在半导体存储器设备的命令缓冲器处接收写入命令；
在半导体存储器设备的地址缓冲器处接收与写入命令相关联的地址信息；
接收第一选通信号和第二选通信号；
在接收到写入命令之后，响应于第一选通信号的第一相位不同于第二选通信号的第二相位，校正第一选通信号和第二选通信号；
与第一选通信号和第二选通信号同步地，在半导体存储器设备的数据缓冲器处接收数据；
将接收到的数据写入与地址信息相对应的半导体存储器设备的存储器单元中，
在接收到写入命令之后，响应于第一相位与第二相位相同，停止第一选通信号和第二选通信号的校正；以及
响应于接收到不同于写入命令的另一命令，停止第一选通信号和第二选通信号的校正，而不管第一相位是否不同于第二相位。
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