KR102427262B1 - 랜덤 액세스 메모리 장치들 및 불휘발성 메모리 장치들을 포함하는 저장 장치 - Google Patents

랜덤 액세스 메모리 장치들 및 불휘발성 메모리 장치들을 포함하는 저장 장치 Download PDF

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Abstract

본 발명은 저장 장치에 관한 것이다. 본 발명의 저장 장치는, 복수의 랜덤 액세스 메모리 장치들, 복수의 불휘발성 메모리 장치들, 복수의 불휘발성 메모리 장치들을 제어하는 컨트롤러, 커맨드 및 어드레스에 따라 버퍼 커맨드를 출력하고 커맨드 및 어드레스를 복수의 랜덤 액세스 메모리 장치들과 연결된 제1 채널 및 컨트롤러와 연결된 제2 채널 중 하나로 전달하는 드라이버 회로, 그리고 버퍼 커맨드에 응답하여 외부 장치를 제3 채널 및 제4 채널 중 하나와 전기적으로 연결하는 복수의 데이터 버퍼들로 구성된다. 복수의 데이터 버퍼들 각각은 제3 채널과 연결된 피포 회로를 포함한다.

Description

랜덤 액세스 메모리 장치들 및 불휘발성 메모리 장치들을 포함하는 저장 장치{STORAGE DEVICE INCLUDING RANDOM ACCESS MEMORY DEVICES AND NONVOLATILE MEMORY DEVICES}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 랜덤 액세스 메모리 장치들 및 불휘발성 메모리 장치들을 포함하는 저장 장치에 관한 것이다.
컴퓨팅 장치는 프로세서, 주기억 장치 및 스토리지 장치를 포함한다. 반도체 기술이 발전하면서, 프로세서, 주기억 장치 및 스토리지 장치의 성능이 향상되고 있다. 프로세서, 주기억 장치 및 스토리지 장치의 성능이 향상됨에 따라, 컴퓨팅 장치의 성능 또한 향상되고 있다.
통상적으로, 컴퓨팅 장치의 동작 속도를 저해하는 요인은 스토리지 장치의 성능이었다. 그러나, 플래시 메모리, PRAM (Phase-change Random Access Memory), RRAM (Resistive RAM), MRAM (Magnetic RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리들이 스토리지 장치에 적용되면서, 스토리지 장치의 성능은 획기적으로 향상되고 있다. 이에 따라, 컴퓨팅 장치의 동작 속도를 저해하는 요인은 스토리지 장치의 성능으로부터 프로세서와 스토리지 장치 사이의 통신 속도로 이동하고 있다.
따라서, 프로세서와 스토리지 장치 사이의 통신 속도를 향상시키기 위한 새로운 장치 및 방법이 요구되고 있다. 또한, 프로세서와 스토리지 장치 사이의 통신 속도를 향상시키는 과정에서 발견되는 문제점들을 해결하기 위한 새로운 장치 및 방법이 요구되고 있다.
본 발명의 목적은 향상된 속도 및 향상된 유연성(flexibility)을 갖는 저장 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 저장 장치는, 복수의 랜덤 액세스 메모리 장치들, 복수의 불휘발성 메모리 장치들, 복수의 불휘발성 메모리 장치들을 제어하도록 구성되는 컨트롤러, 외부 장치로부터 커맨드 및 어드레스를 수신하고 커맨드 및 어드레스에 따라 버퍼 커맨드를 출력하고 커맨드 및 어드레스에 따라 커맨드 및 어드레스를 복수의 랜덤 액세스 메모리 장치들과 연결된 제1 채널 및 컨트롤러와 연결된 제2 채널 중 하나로 전달하도록 구성되는 드라이버 회로, 그리고 외부 장치와 데이터를 통신하도록 구성되고 버퍼 커맨드에 응답하여 외부 장치를 랜덤 액세스 메모리 장치들과 연결된 제3 채널 및 컨트롤러와 연결된 제4 채널 중 하나와 전기적으로 연결하도록 구성되는 복수의 데이터 버퍼들을 포함한다. 복수의 데이터 버퍼들 각각은 제3 채널과 연결된 피포 회로를 포함한다.
본 발명의 실시 예에 따른 저장 장치는, 제3 채널을 통해 외부 장치와 데이터를 통신하도록 구성되는 복수의 랜덤 액세스 메모리 장치들, 복수의 불휘발성 메모리 장치들, 제4 채널을 통해 상기 외부 장치와 데이터를 통신하고 복수의 불휘발성 메모리 장치들을 제어하도록 구성되는 컨트롤러, 외부 장치로부터 커맨드 및 어드레스를 수신하고 커맨드 및 어드레스에 따라 커맨드 및 어드레스를 복수의 랜덤 액세스 메모리 장치들과 연결된 제1 채널 및 컨트롤러와 연결된 제2 채널 중 하나로 전달하도록 구성되는 드라이버 회로, 그리고 제4 채널에 제공되는 피포 회로를 포함한다.
본 발명의 실시 예들에 따르면, 불휘발성 메모리 장치들이 고속 인터페이스를 통해 호스트 장치에 결합된다. 또한, 호스트 장치의 의도에 따라 불휘발성 메모리 장치들 및 랜덤 액세스 메모리 장치들이 자유롭게 액세스된다. 따라서, 향상된 속도 및 유연성(flexibility)을 갖는 저장 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 하이브리드 저장 장치를 보여주는 블록도이다.
도 3은 데이터 버퍼들 중 하나의 예를 보여준다.
도 4는 데이터 버퍼들 중 하나의 다른 예를 보여준다.
도 5는 도 2의 하이브리드 저장 장치의 응용 예를 보여주는 블록도이다.
도 6은 도 2의 하이브리드 저장 장치의 응용 예를 보여주는 블록도이다.
도 7은 데이터 버퍼들과 연결된 신호 라인들의 예를 보여준다.
도 8은 도 2의 하이브리드 저장 장치의 응용 예를 보여주는 블록도이다.
도 9는 도 2의 하이브리드 저장 장치의 응용 예를 보여주는 블록도이다.
도 10은 도 2의 하이브리드 저장 장치의 응용 예를 보여주는 블록도이다.
도 11은 도 10의 교차점의 예를 보여준다.
도 12는 본 발명의 실시 예에 따른 하이브리드 저장 장치의 동작 방법을 보여주는 순서도이다.
도 13은 본 발명의 실시 예에 따른 불휘발성 메모리 장치들 중 하나를 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 15은 본 발명의 실시 예에 따른 하이브리드 저장 장치들중 적어도 하나가 실장되는 서버 장치의 예를 보여준다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 1을 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 고속 저장 장치(1200), 칩셋(1300), 그래픽 프로세서(1400), 표시 장치(1500), 입출력 장치(1600), 그리고 스토리지 장치(1700)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1100)는 운영체제(OS, Operating System) 및 응용들(Applications)을 구동할 수 있다. 프로세서(1100)는 중앙 처리 장치(CPU, Central Processing Unit) 또는 어플리케이션 프로세서(AP, Application Processor)일 수 있다.
고속 저장 장치(1200)는 고속 인터페이스(1230)를 통해 프로세서(1100)와 통신하도록 구성된다. 고속 인터페이스(1200)는 주기억 장치(1210) 및 하이브리드 저장 장치(100)를 포함할 수 있다. 주기억 장치(1210)는 프로세서(1100)의 동작 메모리로 사용될 수 있다. 주기억 장치(1210)는 DRAM, 더 상세하게는 DDR (Double Data Rate) SDRAM (Synchronous Dynamic Random Access Memory)을 포함할 수 있다. 주기억 장치(1210)는 DIMM (Dual In-line Memory Module), 더 상세하게는 RDIMM (Registered DIMM) 또는 LRDIMM (Load Reduced DIMM)의 시방서(specification)에 기반하여 동작하도록 구성될 수 있다. 고속 인터페이스(1230)는 DIMM 시방서(specification)에 의해 정해진 DIMM 인터페이스를 포함할 수 있다.
하이브리드 저장 장치(100)는 주기억 장치(1210)와 마찬가지로 고속 인터페이스(1230), 예를 들어 DIMM 인터페이스를 통해 프로세서(1100)와 연결될 수 있다. 하이브리드 저장 장치(100)는 플래시 메모리, PRAM (Phase-change Random Access Memory), RRAM (Resistive RAM), MRAM (Magnetic RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치들, 그리고 DRAM, SRAM, MRAM, PRAM, RRAM, FeRAM 등과 같은 랜덤 액세스 메모리 장치들을 포함할 수 있다. 하이브리드 저장 장치(100)에 포함되는 불휘발성 메모리 장치들은 데이터의 영속성을 제공할 수 있다. 하이브리드 저장 장치(100)에 포함되는 랜덤 액세스 메모리 장치들은 데이터 액세스의 고속 특성을 제공할 수 있다. 즉, 하이브리드 저장 장치(100)는 일부 데이터에 대해 영속성을 지원하고, 일부 데이터에 대해 고속 액세스 특성을 지원하는 유연성(flexibility)을 가질 수 있다. 또한, 하이브리드 저장 장치(100)는 고속 인터페이스(1230)에 연결되므로, 향상된 통신 속도를 가질 수 있다. 하이브리드 저장 장치(100)는 DIMM, 더 상세하게는 RDIMM 또는 LRDIMM의 시방서(specification)에 기반하여 동작하도록 구성될 수 있다.
칩셋(1300)은 프로세서(1100)의 제어에 따라 프로세서(1100)와 다른 장치들 사이의 연결을 중재하도록 구성된다. 예를 들어, 칩셋(1300)은 사우스 브릿지(south bridge)를 포함할 수 있다. 또한, 칩셋(1300)은 사운드 프로세서(sound processor), 이더넷 어댑터(ethernet adapter) 등과 같은 다양한 장치들을 포함할 수 있다.
그래픽 프로세서(1400)는 이미지 처리(image processing)을 수행하고, 표시 장치(1500)를 통해 이미지를 표시하도록 구성된다. 그래픽 프로세서(1400)는 GPU (Graphic Processing Unit)일 수 있다. 예시적으로, 그래픽 프로세서(1400)는 칩셋(1300)의 내부에 포함될 수 있다.
표시 장치(1500)는 그래픽 프로세서(1400)의 제어에 따라 이미지를 출력하도록 구성된다. 예를 들어, 표시 장치(1500)는 LCD (Liquid Crystal Display) 장치, LED (Light Emitting Diode) 표시 장치, 빔 프로젝터(Beam Projector) 등을 포함할 수 있다.
입출력 장치(1600)는 컴퓨팅 장치(1000)의 사용자로부터 신호를 수신하는 입력 장치 및 사용자로 신호를 출력하는 출력 장치를 포함할 수 있다. 예를 들어, 입출력 장치(1600)는 키보드, 마우스, 마이크로폰, 터치패드, 터치패널 등과 같은 입력 장치 및 스피커, 램프, 프린터 등과 같은 출력 장치를 포함할 수 있다.
스토리지 장치(1700)는 칩셋(1300)의 제어에 따라 동작하도록 구성된다. 스토리지 장치(1700)는 SATA (Serial AT Attachment), USB (Universal Serial Bus), UFS (Universal Flash Storage), PCI (Peripheral Component Interconnect), PCIexpress, NVMexpress, SCSI (Small Computer System Interface), SAS (Serial Attached SCSI) 등과 같은 인터페이스에 기반하여 칩셋(1300)과 통신할 수 있다.
고속 인터페이스(1230)를 통해 프로세서(1100)와 직접 연결되는 하이브리드 저장 장치(100)의 통신 속도(예를 들어, 프로세서(1100)와의 통신 속도)는 칩셋(1300)에 연결된 스토리지 장치(1700)의 통신 속도(예를 들어, 칩셋(1300)과의 통신 속도)보다 높다. 따라서, 고속 인터페이스(1230)를 통해 프로세서(1100)와 연결되는 하이브리드 저장 장치(100)가 제공되면, 컴퓨팅 장치(1000)의 동작 성능이 향상된다.
도 2는 본 발명의 실시 예에 따른 하이브리드 저장 장치(100)를 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 하이브리드 저장 장치(100)는 데이터 버퍼들(110), 드라이버 회로(120), SPD (130, Serial Presence Detect), 랜덤 액세스 메모리 장치들(140), 컨트롤러(150), 그리고 불휘발성 메모리 장치들(160)을 포함한다.
데이터 버퍼들(110)은 프로세서(1100)로부터 고속 인터페이스(1230)를 통해 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 수신할 수 있다. 데이터 버퍼들(110)은 DDR4 LRDIMM 시방서에 의해 정해진 방식에 따라 구성될 수 있다. 예를 들어, 하이브리드 저장 장치(100)에 9개의 데이터 버퍼들(110)이 제공될 수 있다. 데이터 버퍼들(110) 각각은 8개의 데이터 신호들(DQ) 및 2개의 데이터 스트로브 신호들(DQS)을 외부 장치, 예를 들어 프로세서(1100)와 통신할 수 있다.
데이터 버퍼들(110)은 랜덤 액세스 메모리 장치들(140)과 통신할 수 있다. 예를 들어, 데이터 버퍼들(110)은 버퍼 커맨드(CMD_B)에 응답하여, 외부 장치로부터 수신되는 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 제3 채널(CH3)을 통해 랜덤 액세스 메모리 장치들(140)로 전달할 수 있다. 데이터 버퍼들(110)은 버퍼 커맨드(CMD_B)에 응답하여, 랜덤 액세스 메모리 장치들(140)로부터 제3 채널(CH3)을 통해 수신되는 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 외부 장치로 전달할 수 있다.
데이터 버퍼들(110)은 컨트롤러(150)와 통신할 수 있다. 데이터 버퍼들(110)은 버퍼 커맨드(CMD_B)에 응답하여, 외부 장치로부터 수신되는 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQ)을 제4 채널(CH4)을 통해 컨트롤러(150)로 전달할 수 있다. 데이터 버퍼들(110)은 버퍼 커맨드(CMD_B)에 응답하여, 컨트롤러(150)로부터 제4 채널(CH4)을 통해 수신되는 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 외부 장치로 전달할 수 있다.
데이터 버퍼들(110)은 버퍼 커맨드(CMD_B)에 응답하여, 외부 장치를 제3 채널(CH3) 및 제4 채널(CH4) 중 하나와 전기적으로 연결할 수 있다. 즉, 데이터 버퍼들(110)은 버퍼 커맨드(CMD_B)에 응답하여 외부 장치와 랜덤 액세스 메모리 장치들(140) 사이에서 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 교환하거나 또는 외부 장치와 컨트롤러(150) 사이에서 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 교환할 수 있다.
데이터 버퍼들(110)은 수신된 데이터 신호들(DQ)을 저장하고, 저장된 데이터 신호들(DQ)을 출력하도록 구성된다. 예를 들어, 데이터 버퍼들(110)은 데이터 스트로브 신호들(DQS)에 동기되어 데이터 신호들(DQ)을 저장 및 출력할 수 있다. 데이터 신호들(DQ)을 저장 및 출력함으로써, 데이터 버퍼들(110)은 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS) 사이의 타이밍을 재정렬(rearrange)할 수 있다. 즉, 데이터 버퍼들(110)에 기반하여, 데이터 신호들(DQ)의 스큐(skew)가 개선될 수 있다.
드라이버 회로(120)는 외부 장치로부터 고속 인터페이스(1230)를 통해 커맨드(CMD), 어드레스(ADDR) 및 클럭(CK)을 수신할 수 있다. 드라이버 회로(120)는 수신된 커맨드(CMD) 및 어드레스(ADDR)에 기반하여 버퍼 커맨드(CMD_B)를 출력할 수 있다. 예를 들어, 수신된 어드레스(ADDR)가 랜덤 액세스 메모리 장치들(140)을 가리킬 때, 드라이버 회로(120)는 랜덤 액세스 메모리 장치들(140)과 통신할 것을 요청하는 버퍼 커맨드(CMD_B)를 출력할 수 있다. 수신된 어드레스(ADDR)가 불휘발성 메모리 장치들(160)을 가리킬 때, 드라이버 회로(120)는 컨트롤러(150)와 통신할 것을 요청하는 버퍼 커맨드(CMD_B)를 출력할 수 있다.
드라이버 회로(120)는 수신된 커맨드(CMD), 어드레스(ADDR) 및 클럭(CK)을 랜덤 액세스 메모리 장치들(140) 또는 컨트롤러(150)로 전달할 수 있다. 예를 들어, 수신된 어드레스(ADDR)가 랜덤 액세스 메모리 장치들(140)을 가리킬 때, 드라이버 회로(120)는 수신된 커맨드(CMD), 어드레스(ADDR) 및 클럭(CK)을 랜덤 액세스 메모리 장치들(140)로 전달할 수 있다. 수신된 어드레스(ADDR)가 불휘발성 메모리 장치들(160)을 가리킬 때, 드라이버 회로(120)는 수신된 커맨드(CMD), 어드레스(ADDR) 및 클럭(CK)을 컨트롤러(150)로 전달할 수 있다.
예시적으로, 드라이버 회로(120)는 DIMM 시방서에 의해 정의된 RCD (Registered Clock Driver)의 기능들 및 동작들을 수행하도록 구성될 수 있다.
SPD (130)는 고속 인터페이스(1230)의 보조 신호들(SS, Supplemental Signal)을 통해 프로세서(1100)와 통신하도록 구성된다. 또한, SPD (130)는 보조 신호들(SS)을 통해 장치 제어기(120)와 통신하도록 구성된다. 보조 신호들(SS)은 SPI (Serial Peripheral Interface) 신호들, I2C (Inter-Integrated Circuit) 신호들, UART (Universal Asynchronous Receiver/Transmitter) 신호들 등을 포함할 수 있다. 예를 들어, SPD (130)는 하이브리드 저장 장치(100)의 물리적 특징, 논리적 특징, 구동 상의 특징 등에 대한 정보를 저장할 수 있다. SPD (130)에 저장된 정보는 컴퓨팅 장치(1000)에 전원이 공급될 때, 프로세서(1100)에 의해 고속 인터페이스(1230)의 보조 신호들(SS)을 통해 읽힐 수 있다.
랜덤 액세스 메모리 장치들(140)은 데이터 버퍼들(110)과 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 교환할 수 있다. 랜덤 액세스 메모리 장치들(140)은 드라이버 회로(120)로부터 커맨드(CMD), 어드레스(ADDR) 및 클럭(CK)을 수신할 수 있다. 랜덤 액세스 메모리 장치들(140)은 커맨드(CMD), 어드레스(ADDR) 및 클럭(CK)에 응답하여 읽기 및 쓰기를 수행할 수 있다. 랜덤 액세스 메모리 장치들(140)에 기입되는 데이터는 데이터 버퍼들(110)로부터 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)로서 랜덤 액세스 메모리 장치들(140)에 수신될 수 있다. 랜덤 액세스 메모리 장치들(140)로부터 읽히는 데이터는 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)로서 데이터 버퍼들(110)로 전달될 수 있다.
예시적으로, 랜덤 액세스 메모리 장치들(140)은 DIMM 시방서를 만족하는 장치들, 예를 들어 DRAM을 포함할 수 있다.
컨트롤러(150)는 데이터 버퍼들(110)로부터 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 통신할 수 있다. 예를 들어, 데이터 버퍼들(110)로부터 데이터 스트로브 신호들(DQS) 및 데이터 신호들(DQ)이 수신될 때에, 컨트롤러(150)는 데이터 스트로브 신호들(DQS)에 동기되어 데이터 신호들(DQ)을 수신할 수 있다. 컨트롤러(150)가 데이터 스트로브 신호들(DQS) 및 데이터 신호들(DQ)을 출력할 때에, 컨트롤러(150)는 데이터 스트로브 신호들(DQS)에 동기되어 데이터 신호들(DQ)을 출력할 수 있다. 예를 들어, 컨트롤러(150)는 DIMM 시방서에 의해 정의된 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)의 통신 규칙에 따라 데이터 버퍼들(110)돠 통신할 수 있다.
컨트롤러(150)는 드라이버 회로(120)로부터 커맨드(CMD), 어드레스(ADDR) 및 클럭(CK)을 수신할 수 있다. 컨트롤러(1500는 수신된 커맨드(CMD), 어드레스(ADDR) 및 클럭(CK)에 응답하여 불휘발성 메모리 장치들(160)을 액세스할 수 있다.
컨트롤러(150)는 제어 채널을 통해 불휘발성 메모리 장치들(160)과 제어 신호를 교환하고, 입출력 채널을 통해 커맨드(CMD), 어드레스(ADDR) 및 데이터 신호들(DQ)을 불휘발성 메모리 장치들(160)과 교환할 수 있다.
예를 들어, 컨트롤러(150)는 불휘발성 메모리 장치들(160) 중 적어도 하나의 불휘발성 메모리 장치를 선택하는 칩 인에이블 신호(/CE), 컨트롤러(150)로부터 입출력 채널을 통해 전송되는 신호들이 커맨드(CMD)임을 가리키는 커맨드 래치 인에이블 신호(CLE), 컨트롤러(150)로부터 입출력 채널을 통해 전송되는 신호들이 어드레스(ADDR)임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 컨트롤러(150)에 의해 클럭(CK)으로부터 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드(CMD) 또는 어드레스(ADDR)가 전송될 때에 컨트롤러(150)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 컨트롤러(150)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 컨트롤러(150)에 의해 클럭(CK)으로부터 생성되며 주기적으로 토글되어 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 불휘발성 메모리 장치들(160)로 전송할 수 있다.
예를 들어, 컨트롤러(150)는 불휘발성 메모리 장치들(160)이 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리 장치(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 불휘발성 메모리 장치들(160)로부터 수신할 수 있다.
불휘발성 메모리 장치들(160)은 플래시 메모리 장치들을 포함할 수 있다. 그러나, 불휘발성 메모리 장치들(160)은 플래시 메모리 장치들을 포함하는 것으로 한정되지 않는다. 불휘발성 메모리 장치들(160)은 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들을 포함할 수 있다.
컨트롤러(150) 및 불휘발성 메모리 장치들(160)은 채널 및 웨이(way)에 기반하여 서로 연결될 수 있다. 하나의 채널은 하나의 데이터 채널 및 하나의 제어 채널을 포함할 수 있다. 하나의 데이터 채널은 8개의 데이터 라인들을 포함할 수 있다. 하나의 제어 채널은 상술된 칩 인에이블 신호들(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 그리고 레디 및 비지 신호들(R/nB)를 전송하는 제어 라인들을 포함할 수 있다.
하나의 채널에 연결된 불휘발성 메모리 장치들은 웨이를 형성할 수 있다. 하나의 채널에 n개의 불휘발성 메모리 장치들이 연결되면, n-웨이(n-way)를 형성할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 장치들은 데이터 라인들, 그리고 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 그리고 쓰기 방지 신호(/WP)를 전송하는 제어 라인들을 공유할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 장치들 각각은 칩 인에이블 신호(/CE), 그리고 레디 및 비지 신호(R/nB)를 전송하는 전용의 제어 라인들을 통해 컨트롤러(150)와 통신할 수 있다.
컨트롤러(150)는 하나의 채널에 연결된 n-웨이의 불휘발성 메모리 장치들을 교대로 액세스할 수 있다. 컨트롤러(150)는 서로 다른 채널들에 연결된 불휘발성 메모리 장치들을 독립적으로 액세스할 수 있다. 컨트롤러(150)는 서로 다른 채널에 연결된 불휘발성 메모리 장치들을 교대로 또는 동시에 액세스할 수 있다.
예시적으로, 불휘발성 메모리 장치들(160)은 와이드IO (Wide IO) 형태로 컨트롤러(150)와 연결될 수 있다. 예를 들어, 서로 다른 채널들에 연결된 불휘발성 메모리 장치들이 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유할 수 있다. 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유하는 불휘발성 메모리 장치들은 동시에 액세스될 수 있다. 서로 다른 채널들의 데이터 라인들이 동시에 사용되므로, 넓은 입출력 대역폭이 달성될 수 있다.
상술된 바와 같이, 하이브리드 저장 장치(100)는 외부 장치로부터 수신되는 어드레스(ADDR)에 따라, 외부 장치가 랜덤 액세스 메모리 장치들(140) 및 불휘발성 메모리 장치들(160) 중 하나를 액세스하도록 외부 장치와의 통신 경로를 설정한다. 즉, 하이브리드 저장 장치(100)의 랜덤 액세스 메모리 장치들(140) 및 불휘발성 메모리 장치들(160)은 외부 장치에 의해 식별되며, 외부 장치에 의해 어드레스될 수있다(addressable). 하이브리드 저장 장치(100)의 랜덤 액세스 메모리 장치들(140) 및 불휘발성 메모리 장치들(160)에 대한 정보는 SPD (130)에 저장되며, 파워-온 시에 외부 장치에 의해 식별될 수 있다.
도 1 및 도 2를 참조하면, 프로세서(1100)에 고속 인터페이스(1230)를 통해 하이브리드 장치(100)가 연결되면, 프로세서(1100)는 고속의 랜덤 액세스 메모리 장치들(140) 및 고속의 불휘발성 메모리 장치들(160)을 직접 액세스할 수 있다. 따라서, 컴퓨팅 장치(1000)의 속도가 향상되며, 유연성(flexibility)이 향상된다.
도 3은 데이터 버퍼들(110) 중 하나의 예를 보여준다. 도 2 및 도 3을 참조하면, 데이터 버퍼(110_1)는 버퍼 회로(BC) 및 피포(FIFO, First-In First-Out) 회로(FC)를 포함한다. 버퍼 회로(BC)는 고속 인터페이스(1230)로부터 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)을 수신할 수 있다. 버퍼 회로(BC)는 버퍼 커맨드(CMD_B)에 응답하여, 데이터 스트로브 신호들(DQS)에 동기되어 데이터 신호들(DQ)을 저장할 수 있다. 버퍼 회로(VC)는 버퍼 커맨드(CMD_B)에 응답하여, 저장된 데이터 신호들(DQ)을 데이터 스트로브 신호들(DQS)에 동기되어 제3 채널(CH3) 또는 피포 회로(FC)로 출력할 수 있다.
버퍼 회로(BC)는 버퍼 커맨드(CMD_B)에 응답하여, 피포 회로(FC) 또는 랜덤 액세스 메모리 장치들(140)로부터 데이터 스트로브 신호들(DQS) 및 데이터 신호들(DQ)을 수신할 수 있다. 버퍼 회로(BC)는 데이터 스트로브 신호들(DQS)에 동기되어 데이터 신호들(DQ)을 저장할 수 있다. 버퍼 회로(BC)는 저장된 데이터 신호들(DQ)을 데이터 스트로브 신호들(DQS)에 동기되어 고속 인터페이스(1230)를 통해 출력할 수 있다.
피포 회로(FC)는 버퍼 회로(BC)로부터 출력되는 데이터를 저장하고, 저장된 데이터 신호들(DQ)을 선입선출(First-In First-Out) 정책에 따라 제4 채널(CH4)을 통해 컨트롤러(150)로 출력할 수 있다. 피포 회로(FC)는 컨트롤러(150)로부터 제4 채널(CH4)을 통해 수신되는 데이터 신호들(DQ)을 저장하고, 저장된 데이터 신호들(DQ)을 선입선출 정책에 따라 버퍼 회로(BC)로 출력할 수 있다.
예시적으로, 제4 채널(CH4)에서, 컨트롤러(150) 및 피포 회로(FC)는 제2 데이터 스트로브 신호들(DQS2)에 기반하여 데이터 신호들(DQ)을 교환할 수 있다. 예를 들어, 제2 데이터 스트로브 신호들(DQS2)은 제3 채널(CH3)을 통해 통신되는 데이터 스트로브 신호들(DQS)의 주파수보다 낮은 주파수를 가질 수 있다. 예시적으로, 컨트롤러(150)는 클럭(CK)에 기반하여 데이터 스트로브 신호들(DQS)의 주파수보다 낮은 주파수를 갖는 제2 데이터 스트로브 신호들(DQS2)을 생성할 수 있다. 컨트롤러(150)는 제2 데이터 스트로브 신호들(DQS)을 이용하여 피포 회로(FC)로부터 데이터 신호들(DQ)을 읽거나 피포 회로(FC)에 데이터 신호들(DQ)을 기입할 수 있다.
다른 예로서, 제2 데이터 스트로브 신호들(DQS2)은 제3 채널(CH3)을 통해 통신되는 데이터 스트로브 신호들(DQS)의 주파수와 동일한 주파수를 가질 수 있다. 컨트롤러(150)는 클럭(CK)으로부터 데이터 스트로브 신호들(DQS)을 생성하고, 데이터 스트로브 신호들(DQS)에 동기되어 피포 회로(FC)로부터 데이터 신호들(DQ)을 읽거나 피포 회로(FC)에 데이터 신호들(DQ)을 기입할 수 있다.
예시적으로, 컨트롤러(150)가 불휘발성 메모리 장치들(160)을 액세스하는 속도는 랜덤 액세스 메모리 장치들(140)이 외부 장치에 의해 액세스되는 속도보다 느릴 수 있다. 도 3에 도시된 바와 같이 피포 회로(FC)가 제공되면, 불휘발성 메모리 장치들(160)의 액세스 속도가 낮은 특징이 보상되며, 하이브리드 저장 장치(100)의 속도가 향상된다.
도 4는 데이터 버퍼들(110) 중 하나의 다른 예를 보여준다. 도 4를 참조하면, 데이터 버퍼(110_2)는 피포 회로(FC) 및 버퍼 회로(BC)를 포함한다. 도 3의 데이터 버퍼(110_1)와 비교하면, 데이터 버퍼(110_2)는 제4 채널(CH4)과 연결되는 쓰기 경로(WP) 및 읽기 경로(RP)를 포함한다.
쓰기 경로(WP)는 버퍼 회로(BC)에 저장된 데이터 신호들(DQ)이 제4 채널(CH4) 또는 컨트롤러(150)로 전달되는 경로를 포함한다. 읽기 경로(RP)는 컨트롤러(150) 또는 제4 채널(CH4)로부터 버퍼 회로(BC)로 데이터 신호들(DQ)이 전달되는 경로를 포함한다.
버퍼 회로(BC)는 읽기 경로(BC)를 통해 제4 채널(CH4) 또는 컨트롤러(150)와 직접 연결될 수 있다. 예를 들어, 컨트롤러(150)가 제4 채널(CH4)을 통해 데이터 버퍼(110_2)로 데이터 신호들(DQ)을 전송할 때에, 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)은 컨트롤러(150)로부터 제4 채널(CH4) 및 읽기 경로(RP)를 통해 버퍼 회로(BC)로 직접 전달될 수 있다.
버퍼 회로(BC)와 제4 채널(CH4) 사이의 쓰기 경로(WP)에 피포 회로(FC)가 제공될 수 있다. 버퍼 회로(BC)로부터 제4 채널(CH4) 또는 컨트롤러(150)로 전달되는 데이터 신호들(DQ)피포 회로(FC)에 저장된 후에 컨트롤러(150)로 전달되거나 컨트롤러(150)에 의해 읽힐 수 있다.
예시적으로, 불휘발성 메모리 장치들(160)의 읽기 속도는 랜덤 액세스 메모리 장치들(140)의 읽기 속도와 유사하며, 불휘발성 메모리 장치들(160)의 쓰기 속도는 랜덤 액세스 메모리 장치들(140)의 쓰기 속도보다 느릴 수 있다. 도 4에 도시된 바와 같이 데이터 버퍼(110_2)의 쓰기 경로(WP)에 피포 회로(FC)가 제공되면, 피포 회로(FC)를 설치하는 데에 필요한 자원 및 피포 회로(FC)를 관리하는 데에 필요한 자원을 최소화하면서, 불휘발성 메모리 장치들(160)의 저속 동작에 의해 발생하는 랜덤 액세스 메모리 장치들(140) 및 불휘발성 메모리 장치들(160)의 액세스 속도들의 미스매치(mismatch)가 보상될 수 있다.
도 5는 도 2의 하이브리드 저장 장치(100)의 응용 예를 보여주는 블록도이다. 도 1 및 도 5를 참조하면, 하이브리드 저장 장치(100a)는 데이터 버퍼들(110), 드라이버 회로(120), SPD (130, Serial Presence Detect), 랜덤 액세스 메모리 장치들(140), 컨트롤러(150a), 그리고 불휘발성 메모리 장치들(160)을 포함한다.
도 2의 하이브리드 저장 장치(100)와 비교하면, 하이브리드 저장 장치(100a)의 컨트롤러(150a)는 피포 회로(FC)를 포함한다.
예시적으로, 도 3을 참조하여 설명된 바와 같이, 피포 회로(FC)는 제4 채널(CH4)과 연결된 읽기 경로 및 쓰기 경로에 제공될 수 있다. 데이터 버퍼들(110)로부터 컨트롤러(150a)로 전달되는 데이터 신호들(DQ)은 우선 피포 회로(FC)에 저장될 수 있다. 피포 회로(FC)에 저장된 데이터 신호들(DQ)은 컨트롤러(150a)에 의해 불휘발성 메모리 장치들(160)에 기입될 수 있다. 불휘발성 메모리 장치들(160)로부터 컨트롤러(150a)에 의해 읽힌 데이터 신호들(DQ)은 데이터 버퍼들(110)로 출력되기 전에 피포 회로(FC)에 저장될 수 있다. 이후에, 피포 회로(FC)에 저장된 데이터 신호들(DQ)은 데이터 버퍼들(110)로 전송될 수 있다.
다른 예로서, 도 4를 참조하여 설명된 바와 같이, 피포 회로(FC)는 제4 채널(CH4)과 연결된 쓰기 경로에 제공될 수 있다. 데이터 버퍼들(110)로부터 컨트롤러(150a)로 전달되는 데이터 신호들(DQ)은 우선 피포 회로(FC)에 저장될 수 있다. 피포 회로(FC)에 저장된 데이터 신호들(DQ)은 컨트롤러(150a)에 의해 불휘발성 메모리 장치들(160)에 기입될 수 있다. 불휘발성 메모리 장치들(160)로부터 컨트롤러(150a)에 의해 읽힌 데이터 신호들(DQ)은 피포 회로(FC)에 저장되지 않고 데이터 버퍼들(110)로 바로 출력될 수 있다.
도 6은 도 2의 하이브리드 저장 장치(100)의 응용 예를 보여주는 블록도이다. 도 1 및 도 5를 참조하면, 하이브리드 저장 장치(100b)는 데이터 버퍼들(110), 드라이버 회로(120), SPD (130, Serial Presence Detect), 랜덤 액세스 메모리 장치들(140), 컨트롤러(150a), 불휘발성 메모리 장치들(160), 그리고 피포 회로(FC)를 포함한다.
도 2의 하이브리드 저장 장치(100)와 비교하면, 하이브리드 저장 장치(100b)는 피포 회로(FC)를 더 포함한다. 피포 회로(FC)는 데이터 버퍼들(110) 및 컨트롤러(150) 사이의 제4 채널(CH4)에 제공될 수 있다.
예를 들어, 도 3을 참조하여 설명된 바와 같이, 피포 회로(FC)는 제4 채널(CH4)의 읽기 경로 및 쓰기 경로에 제공될 수 있다. 데이터 버퍼들(110)로부터 컨트롤러(150)로 전달되는 데이터 신호들(DQ)은 우선 피포 회로(FC)에 저장될 수 있다. 피포 회로(FC)에 저장된 데이터 신호들(DQ)은 컨트롤러(150a)로 전달될 수 있다. 불휘발성 메모리 장치들(160)로부터 컨트롤러(150a)에 의해 읽힌 데이터 신호들(DQ)은 피포 회로(FC)에 저장될 수 있다. 이후에, 피포 회로(FC)에 저장된 데이터 신호들(DQ)은 데이터 버퍼들(110)로 전송될 수 있다.
다른 예로서, 도 4를 참조하여 설명된 바와 같이, 피포 회로(FC)는 제4 채널(CH4)의 쓰기 경로에 제공될 수 있다. 데이터 버퍼들(110)로부터 컨트롤러(150a)로 전달되는 데이터 신호들(DQ)은 피포 회로(FC)에 저장될 수 있다. 피포 회로(FC)에 저장된 데이터 신호들(DQ)은 컨트롤러(150a)로 전달될 수 있다. 불휘발성 메모리 장치들(160)로부터 컨트롤러(150a)에 의해 읽힌 데이터 신호들(DQ)은 피포 회로(FC)를 경유하지 않고 데이터 버퍼들(110)로 직접 전달될 수 있다.
도 7은 데이터 버퍼들(110)과 연결된 신호 라인들의 예를 보여준다. 도 2 및 도 7을 참조하면, 각 데이터 버퍼(110)는 제1 내지 제N 데이터 신호 라인들(DQ[1:N]) 및 제1 내지 제M 데이터 스트로브 신호 라인들(DQS[1:M])을 통해 외부 장치와 통신할 수 있다. N 및 M 각각은 양의 정수일 수 있다.
각 데이터 버퍼(110)가 랜덤 액세스 메모리 장치들(140)과 통신하는 제3 채널(CH3)은 제1 내지 제N 데이터 신호 라인들(DQ[1:N]) 및 제1 내지 제M 데이터 스트로브 신호 라인들(DQS[1:M])을 포함한다. 즉, 각 데이터 버퍼(110)가 고속 인터페이스(1230)와 제3 채널(CH3)을 연결할 때에, 각 데이터 버퍼(110)는 고속 인터페이스(1230)의 제1 내지 제N 데이터 신호 라인들(DQ[1:N]) 및 제1 내지 제M 데이터 스트로브 신호 라인들(DQS[1:M])을 제3 채널(CH3)의 제1 내지 제N 데이터 신호 라인들(DQ[1:N]) 및 제1 내지 제M 데이터 스트로브 신호 라인들(DQS[1:M])에 각각 연결할 수 있다.
각 데이터 버퍼(110)가 컨트롤러(150)와 통신하는 제4 채널(CH4)은 제1 내지 제I 신호 라인들(DQ[1:I]) 및 제1 내지 제J 데이터 스트로브 신호 라인들(DQS[1:J])을 포함한다. I는 N보다 작은 양의 정수이고, J는 M보다 작은 양의 정수일 수 있다. 즉, 각 데이터 버퍼(110)가 고속 인터페이스(1230)와 제4 채널(CH4)을 연결할 때에, 각 데이터 버퍼(110)는 고속 인터페이스(1230)의 제1 내지 제N 데이터 신호 라인들(DQ[1:N])의 일부를 제4 채널(CH4)의 제 내지 제I 데이터 신호 라인들(DQ[1:I])과 연결할 수 있다. 각 데이터 버퍼(110)는 고속 인터페이스(1230)의 제1 내지 제M 데이터 스트로브 신호 라인들(DQS[1:M]) 중 일부를 제4 채널(CH4)의 제1 내지 제J 데이터 스트로브 신호 라인들(DQS[1:J])과 연결할 수 있다.
예시적으로, 컨트롤러(160)가 데이터 버퍼들(110)과 통신하는 대역폭(예를 들어, 신호 라인들의 수)은 랜덤 액세스 메모리 장치들(140)이 데이터 버퍼들(110)과 통신하는 대역폭(예를 들어, 신호 라인들의 수)보다 적을 수 있다. 이 경우, 도 7에 도시된 바와 같이, 고속 인터페이스(1230)의 데이터 신호 라인들(DQ[1:N}) 및 데이터 스트로브 신호 라인들(DQS[1:M]) 중 일부가 컨트롤러(150)와 연결될 수 있다.
도 8은 도 2의 하이브리드 저장 장치의 응용 예를 보여주는 블록도이다. 도 1 및 도 8을 참조하면, 하이브리드 저장 장치(100c)는 데이터 버퍼들(110), 드라이버 회로(120), SPD (130, Serial Presence Detect), 랜덤 액세스 메모리 장치들(140), 컨트롤러(150a), 불휘발성 메모리 장치들(160), 그리고 버퍼 메모리(170)를 포함한다.
컨트롤러(150)는 불휘발성 메모리 장치들(160)을 제어하는 데에 필요한 데이터를 버퍼 메모리(170)에 저장할 수 있다. 예를 들어, 컨트롤러(150)는 불휘발성 메모리 장치들(160)의 배경 동작을 제어하는 데에 필요한 데이터, 외부 장치의 논리 어드레스와 불휘발성 메모리 장치들(160)의 물리 어드레스 사이의 관계에 대한 데이터를 버퍼 메모리(170)에 저장하고 관리할 수 있다.
도 3 및 도 4를 참조하여 설명된 바와 같이, 하이브리드 저장 장치(100c)의 데이터 버퍼들(110)에 피포 회로가 제공될 수 있다. 도 5를 참조하여 설명된 바와 같이, 하이브리드 저장 장치(100c)의 컨트롤러(150)에 피포 회로가 제공될 수 있다. 도 6을 참조하여 설명된 바와 같이, 데이터 버퍼들(110) 및 컨트롤러(150) 사이의 제4 채널(CH4)에 피포 회로가 제공될 수 있다.
도 9는 도 2의 하이브리드 저장 장치(100)의 응용 예를 보여주는 블록도이다. 도 1 및 도 9를 참조하면, 하이브리드 저장 장치(100d)는 드라이버 회로(120), SPD (130, Serial Presence Detect), 랜덤 액세스 메모리 장치들(140), 컨트롤러(150), 불휘발성 메모리 장치들(160), 그리고 스위치 회로들(180)을 포함한다.
도 2의 하이브리드 저장 장치(100)와 비교하면, 하이브리드 저장 장치(100d)에서 데이터 버퍼들(110) 대신에 스위치 회로들(180)이 제공된다. 스위치 회로들(180)은 스위치 신호(SWS)에 응답하여 고속 인터페이스(1230)를 제3 채널(CH3) 및 제4 채널(CH4) 중 하나와 전기적으로 연결할 수 있다. 예를 들어, 스위치 회로들(180)은 제3 및 제4 채널들(CH3, CH4) 중 하나와 고속 인터페이스(1230) 사이의 전기적 연결 관계만을 제공하고, 데이터 스트로브 신호들(DQS)에 동기되어 데이터 신호들(DQ)을 재정렬하는 동작을 수행하지 않도록 구성될 수 있다. 다른 예로서, 스위치 회로들(180)은 상술된 전기적 연결 관계뿐 아니라, 데이터 스트로브 신호들(DQS)에 동기되어 데이터 신호들(DQ)을 재정렬하는 동작 또한 수행하도록 구성될 수 있다.
예시적으로, 스위치 회로들(180)을 제어하는 스위치 신호(SWS)는 외부 장치로부터 고속 인터페이스(1230)를 통해 수신될 수 있다.
예시적으로, 도 3 및 도 4를 참조하여 설명된 바와 같이, 스위치 회로들(180)에 피포 회로가 제공될 수 있다. 도 5를 참조하여 설명된 바와 같이, 컨트롤러(150)에 피포 회로가 제공될 수 있다. 도 6을 참조하여 설명된 바와 같이, 스위치 회로들(180) 및 컨트롤러(150) 사이의 제4 채널(CH4)에 피포 회로가 제공될 수 있다. 도 7을 참조하여 설명된 바와 같이, 스위치 회로들(180)은 고속 인터페이스(1230)의 데이터 신호 라인들 및 데이터 스트로브 신호 라인들을 제3 채널(CH3)과 연결하고, 고속 인터페이스(1230)의 데이터 신호 라인들의 일부 및 데이터 스트로브 신호 라인들의 일부를 제4 채널(CH4)과 연결할 수 있다.
도 10은 도 2의 하이브리드 저장 장치의 응용 예를 보여주는 블록도이다. 도 1 및 도 10을 참조하면, 하이브리드 저장 장치(100e)는 드라이버 회로(120), SPD (130, Serial Presence Detect), 랜덤 액세스 메모리 장치들(140), 컨트롤러(150), 그리고 불휘발성 메모리 장치들(160)을 포함한다. 도 2의 하이브리드 저장 장치(100)와 비교하면, 하이브리드 저장 장치(100e)에 데이터 버퍼들(110)이 제공되지 않는다. 고속 인터페이스(1230)의 데이터 신호들(DQ) 및 데이터 스트로브 신호들(DQS)은 랜덤 액세스 메모리 장치들(140) 및 컨트롤러(150)와 직접 통신될 수 있다. 즉, 고속 인터페이스(1230)의 데이터 신호 라인들 및 데이터 스트로브 신호 라인들은 교차점(CP)에서 제3 채널(CH3) 및 제4 채널(CH4)로 분화될 수 있다.
도 11은 도 10의 교차점(CP)의 예를 보여준다. 도 10 및 도 11을 참조하면, 고속 인터페이스(1230)의 제1 내지 제N 데이터 신호 라인들(DQ[1:N])은 제3 채널(CH3)의 제1 내지 제N 데이터 신호 라인들(DQ[1:N])과 각각 연결될 수 있다. 고속 인터페이스(1230)의 제1 내지 제M 데이터 스트로브 신호 라인들(DQS[1:M])은 제3 채널(CH3)의 제1 내지 제M 데이터 스트로브 신호 라인들(DQS[1:M])과 각각 연결될 수 있다. N 및 M은 각각 양의 정수이다.
고속 인터페이스(1230)의 제1 내지 제N 데이터 신호 라인들(DQ[1:N])의 일부는 제4 채널(CH4)의 제1 내지 제I 데이터 신호 라인들(DQ[1:I])과 각각 연결될 수 있다. 고속 인터페이스(1230)의 제1 내지 제M 데이터 스트로브 신호 라인들(DQS[1:M])의 일부는 제4 채널(CH4)의 제1 내지 제J 데이터 스트로브 신호 라인들(DQS[1:J])과 각각 연결될 수 있다. I는 N보다 작은 양의 정수이고, J는 M보다 작은 양의 정수이다.
도 12는 본 발명의 실시 예에 따른 하이브리드 저장 장치(100)의 동작 방법을 보여주는 순서도이다. 도 2 및 도 12를 참조하면, S110 단계에서, 하이브리드 저장 장치(100)는 외부 장치로부터 수신되는 데이터 신호들(DQ)을 피포 회로(FC)에 저장할 수 있다. 예를 들어, 도 3 내지 도 6을 참조하여 설명된 바와 같이, 피포 회로(FC)는 데이터 버퍼들(110) 내부에, 컨트롤러(150)의 내부에, 또는 컨트롤러(150)와 데이터 버퍼들(110)의 사이의 제4 채널(CH4) 상에 제공될 수 있다.
S120 단계에서, 피포 회로(FC)의 자유 용량이 임계값(VCR) 이하이면, S130 단계에서, 하이브리드 저장 장치(100)는 외부장치로 경고를 전송할 수 있다. 예를 들어, 하이브리드 저장 장치(100)는 DIMM 시방서에 정의된 Alert_n 신호 또는 Save_n 신호를 활성화 또는 비활성화 함으로써, 외부 장치로 경고를 전송할 수 있다. 외부 장치는 경고에 응답하여 보조 신호들(SS)을 이용하여 하이브리드 장치(100)와 통신할 수 있다. 하이브리드 장치(100)는 보조 신호들(SS)을 통해, 피포 회로(FC)의 자유 용량이 임계값(VCR) 이하임을 외부 장치에 알릴 수 있다.
피포 회로(FC)의 자유 용량이 임계값(FC)보다 큰 경우, 하이브리드 저장 장치(100)는 경고를 전송하지 않을 수 있다.
도 13은 본 발명의 실시 예에 따른 불휘발성 메모리 장치들(160) 중 하나를 보여주는 블록도이다. 도 2 및 도 13을 참조하면, 불휘발성 메모리 장치(160)는 메모리 셀 어레이(161), 행 디코더 회로(163), 페이지 버퍼 회로(165), 데이터 입출력 회로(167), 그리고 제어 로직 회로(169)를 포함한다.
메모리 셀 어레이(161)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(163)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(165)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(161)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
행 디코더 회로(163)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(161)에 연결된다. 행 디코더 회로(163)는 제어 로직 회로(169)의 제어에 따라 동작한다. 행 디코더 회로(163)는 컨트롤러(150)로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 행 디코더 회로(163)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 행 디코더 회로(163)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 행 디코더 회로(163)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(165)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(161)에 연결된다. 페이지 버퍼 회로(165)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(167)와 연결된다. 페이지 버퍼 회로(165)는 제어 로직 회로(169)의 제어에 따라 동작한다.
프로그램 시에, 페이지 버퍼 회로(165)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(165)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(165)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(165)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(165)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(167)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(165)와 연결된다. 데이터 입출력 회로(167)는 페이지 버퍼 회로(165)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러(150)로 출력하고, 컨트롤러(150)로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(165)로 전달할 수 있다.
제어 로직 회로(169)는 컨트롤러(150)로부터 입출력 채널을 통해 커맨드를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(169)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스는 행 디코더 회로(163)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(167)로 라우팅할 수 있다. 제어 로직 회로(169)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(160)를 제어할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(169)는 컨트롤러(150)로부터 제어 채널을 통해 수신되는 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성할 수 있다. 생성된 데이터 스트로브 신호(DQS)는 제어 채널을 통해 컨트롤러(150)로 출력될 수 있다. 쓰기 시에, 제어 로직 회로(169)는 컨트롤러(150)로부터 제어 채널을 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 14를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인들(GSL1, GSL2)에 각각 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)은 제1 접지 선택 라인(GSL1)에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)은 제2 접지 선택 라인(GSL2)에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
도 14에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 14에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 15은 본 발명의 실시 예에 따른 하이브리드 저장 장치들(100, 100a~100e) 중 적어도 하나가 실장되는 서버 장치(2000)의 예를 보여준다. 도 15를 참조하면, 서버 장치(2000)는 둘 이상의 랙들(2010, racks)을 포함할 수 있다. 랙들(2010) 각각에 둘 이상의 하이브리드 저장 장치들(100)이 실장될 수 있다.
예시적으로, 랙들(2010) 각각은 본 발명의 실시 예에 따른 하이브리드 저장 장치들(100, 100a~100e) 중 적어도 하나, 메인 메모리 장치들(1210), 적어도 하나의 프로세서(1100), 적어도 하나의 칩셋(1300), 그리고 적어도 하나의 스토리지 장치(1700)를 실장할 수 있다. 입출력 장치(1600), 그래픽 프로세서(1400), 그리고 표시 장치(1500)는 서버 장치(2000)에 제공될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000; 컴퓨팅 장치 1100; 프로세서
1210; 주기억 장치 100; 스토리지 장치
1230; 고속 인터페이스 1300; 칩셋
1400; 그래픽 프로세서 1500; 표시 장치
1600; 입출력 장치 1700; 스토리지 장치
100; 스토리지 장치 110; 데이터 버퍼들
120; 드라이버 회로 130; Serial Presence Detect
140; 랜덤 액세스 메모리 장치들 150; 컨트롤러
160; 불휘발성 메모리 장치들 BC; 버퍼 회로
FC; 피포 회로
2000; 서버 장치 2010; 랙

Claims (10)

  1. 복수의 랜덤 액세스 메모리 장치들;
    복수의 불휘발성 메모리 장치들;
    상기 복수의 불휘발성 메모리 장치들을 제어하도록 구성되는 컨트롤러;
    외부 장치로부터 커맨드 및 어드레스를 수신하고, 상기 커맨드 및 상기 어드레스에 따라 버퍼 커맨드를 출력하고, 상기 커맨드 및 상기 어드레스에 따라 상기 커맨드 및 상기 어드레스를 상기 복수의 랜덤 액세스 메모리 장치들과 연결된 제1 채널 및 상기 컨트롤러와 연결된 제2 채널 중 하나로 전달하도록 구성되는 드라이버 회로; 그리고
    상기 외부 장치와 데이터를 통신하도록 구성되고, 상기 버퍼 커맨드에 응답하여 상기 외부 장치를 상기 랜덤 액세스 메모리 장치들과 연결된 제3 채널 및 상기 컨트롤러와 연결된 제4 채널 중 하나와 전기적으로 연결하도록 구성되는 복수의 데이터 버퍼들을 포함하고,
    상기 복수의 데이터 버퍼들 각각은 상기 제3 채널과 연결된 피포(FIFO, First-In First-Out) 회로를 포함하고,
    상기 제3 채널은 상기 복수의 데이터 버퍼들 각각에 대응하는 쓰기 경로 및 읽기 경로를 포함하고,
    상기 피포 회로는 상기 복수의 데이터 버퍼들 각각의 상기 쓰기 경로와 연결되는 저장 장치.
  2. 제1 항에 있어서,
    상기 드라이버 회로 및 상기 복수의 데이터 버퍼들은 DIMM (Dual In-line Memory Module) 인터페이스에 기반하여 상기 외부 장치와 통신하도록 구성되는 저장 장치.
  3. 복수의 랜덤 액세스 메모리 장치들;
    복수의 불휘발성 메모리 장치들;
    상기 복수의 불휘발성 메모리 장치들을 제어하도록 구성되는 컨트롤러;
    외부 장치로부터 커맨드 및 어드레스를 수신하고, 상기 커맨드 및 상기 어드레스에 따라 버퍼 커맨드를 출력하고, 상기 커맨드 및 상기 어드레스에 따라 상기 커맨드 및 상기 어드레스를 상기 복수의 랜덤 액세스 메모리 장치들과 연결된 제1 채널 및 상기 컨트롤러와 연결된 제2 채널 중 하나로 전달하도록 구성되는 드라이버 회로; 그리고
    상기 외부 장치와 데이터를 통신하도록 구성되고, 상기 버퍼 커맨드에 응답하여 상기 외부 장치를 상기 랜덤 액세스 메모리 장치들과 연결된 제3 채널 및 상기 컨트롤러와 연결된 제4 채널 중 하나와 전기적으로 연결하도록 구성되는 복수의 데이터 버퍼들을 포함하고,
    상기 복수의 데이터 버퍼들 각각은 상기 제3 채널과 연결된 피포(FIFO, First-In First-Out) 회로를 포함하고,
    상기 컨트롤러는 상기 제3 채널 및 상기 복수의 불휘발성 메모리 장치들 사이에 위치하는 제2 피포 회로를 포함하는 저장 장치.
  4. 제3 항에 있어서,
    상기 제2 피포 회로는 상기 제3 채널로부터 상기 복수의 불휘발성 메모리 장치들로 향하는 신호 경로에 제공되는 저장 장치.
  5. 복수의 랜덤 액세스 메모리 장치들;
    복수의 불휘발성 메모리 장치들;
    상기 복수의 불휘발성 메모리 장치들을 제어하도록 구성되는 컨트롤러;
    외부 장치로부터 커맨드 및 어드레스를 수신하고, 상기 커맨드 및 상기 어드레스에 따라 버퍼 커맨드를 출력하고, 상기 커맨드 및 상기 어드레스에 따라 상기 커맨드 및 상기 어드레스를 상기 복수의 랜덤 액세스 메모리 장치들과 연결된 제1 채널 및 상기 컨트롤러와 연결된 제2 채널 중 하나로 전달하도록 구성되는 드라이버 회로; 그리고
    상기 외부 장치와 데이터를 통신하도록 구성되고, 상기 버퍼 커맨드에 응답하여 상기 외부 장치를 상기 랜덤 액세스 메모리 장치들과 연결된 제3 채널 및 상기 컨트롤러와 연결된 제4 채널 중 하나와 전기적으로 연결하도록 구성되는 복수의 데이터 버퍼들을 포함하고,
    상기 복수의 데이터 버퍼들 각각은 상기 제3 채널과 연결된 피포(FIFO, First-In First-Out) 회로를 포함하고,
    상기 컨트롤러 및 상기 복수의 데이터 버퍼들 사이에 위치하는 제2 피포 회로를 더 포함하는 저장 장치.
  6. 제5 항에 있어서,
    상기 제3 채널은 쓰기 경로 및 읽기 경로를 포함하고, 상기 제2 피포 회로를 상기 제3 채널의 상기 쓰기 경로 상에 위치하는 저장 장치.
  7. 복수의 랜덤 액세스 메모리 장치들;
    복수의 불휘발성 메모리 장치들;
    상기 복수의 불휘발성 메모리 장치들을 제어하도록 구성되는 컨트롤러;
    외부 장치로부터 커맨드 및 어드레스를 수신하고, 상기 커맨드 및 상기 어드레스에 따라 버퍼 커맨드를 출력하고, 상기 커맨드 및 상기 어드레스에 따라 상기 커맨드 및 상기 어드레스를 상기 복수의 랜덤 액세스 메모리 장치들과 연결된 제1 채널 및 상기 컨트롤러와 연결된 제2 채널 중 하나로 전달하도록 구성되는 드라이버 회로; 그리고
    상기 외부 장치와 데이터를 통신하도록 구성되고, 상기 버퍼 커맨드에 응답하여 상기 외부 장치를 상기 랜덤 액세스 메모리 장치들과 연결된 제3 채널 및 상기 컨트롤러와 연결된 제4 채널 중 하나와 전기적으로 연결하도록 구성되는 복수의 데이터 버퍼들을 포함하고,
    상기 복수의 데이터 버퍼들 각각은 상기 제3 채널과 연결된 피포(FIFO, First-In First-Out) 회로를 포함하고,
    상기 복수의 데이터 버퍼들 각각은 M 개(M은 양의 정수)의 신호 라인들을 통해 상기 외부 장치와 통신하도록 구성되고, 상기 버퍼 커맨드에 응답하여 상기 M 개의 신호 라인들의 신호들 중 일부를 상기 제3 채널의 N 개(N은 M보다 작은 양의 정수)의 신호 라인들과 전기적으로 연결하고, 그리고 상기 버퍼 커맨드에 응답하여 상기 M 개의 신호 라인들을 상기 제4 채널의 M개의 신호 라인들과 전기적으로 연결하도록 구성되는 저장 장치.
  8. 제1 채널을 통해 외부 장치와 데이터를 통신하도록 구성되는 복수의 랜덤 액세스 메모리 장치들;
    복수의 불휘발성 메모리 장치들;
    제2 채널을 통해 상기 외부 장치와 데이터를 통신하고, 상기 복수의 불휘발성 메모리 장치들을 제어하도록 구성되는 컨트롤러;
    상기 외부 장치로부터 커맨드 및 어드레스를 수신하고, 상기 커맨드 및 상기 어드레스에 따라 상기 커맨드 및 상기 어드레스를 상기 복수의 랜덤 액세스 메모리 장치들과 연결된 제3 채널 및 상기 컨트롤러와 연결된 제4 채널 중 하나로 전달하도록 구성되는 드라이버 회로; 그리고
    상기 제2 채널에 제공되는 피포(FIFO, First-In First-Out) 회로를 포함하고,
    상기 제2 채널은 쓰기 경로 및 읽기 경로를 포함하고,
    상기 피포 회로는 상기 쓰기 경로와 연결되는 저장 장치.
  9. 제8 항에 있어서,
    상기 외부 장치와 통신하도록 구성되고, 스위치 신호에 응답하여 상기 외부 장치를 상기 제1 채널 및 상기 제2 채널 중 하나와 전기적으로 연결하도록 구성되는 복수의 스위치 회로들을 포함하는 저장 장치.
  10. 삭제
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