KR102467357B1 - 메모리 시스템 및 이의 에러 분석 방법 - Google Patents

메모리 시스템 및 이의 에러 분석 방법 Download PDF

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Abstract

메모리 시스템은 메모리 장치, 메모리 컨트롤러 및 인터포저를 포함한다. 상기 메모리 장치는 버퍼 다이, 상기 버퍼 다이 상에 적층되는 코어 다이들 및 상기 코어 다이들 간에 신호를 전송하는 관통 실리콘 비아를 포함한다. 상기 메모리 장치는 복수의 채널들을 포함한다. 상기 메모리 컨트롤러는 커맨드 신호 및 어드레스 신호를 상기 메모리 장치에 출력하고, 데이터 신호를 상기 메모리 장치와 주고 받는다. 상기 인터포저는 상기 메모리 컨트롤러와 상기 메모리 장치의 상기 채널들을 연결하는 복수의 채널 패스(path)들을 포함한다. 상기 메모리 장치는 상기 채널들과 상기 채널 패스들의 연결 관계를 변경하는 패스 선택부를 더 포함한다. 상기 메모리 컨트롤러가 상기 채널 패스들의 제1 연결 상태에서 메모리 시스템의 에러를 검출하는 경우, 상기 패스 선택부는 상기 채널 패스들의 제1 연결 상태를 제2 연결 상태로 변경한다.

Description

메모리 시스템 및 이의 에러 분석 방법 {MEMORY SYSTEM AND METHOD OF DETERMINING ERROR OF THE SAME}
본 발명은 메모리 시스템 및 이의 에러 분석 방법에 관한 것으로, 보다 상세하게는 에러 분석을 위해 실시간으로 채널과 채널 패스의 연결 상태를 변경할 수 있는 메모리 시스템 및 이의 에러 분석 방법에 관한 것이다.
일반적으로, 하이 밴드위스 메모리(high bandwidth memory, HBM)는 멀티 채널 메모리를 포함하고, 멀티 채널 메모리와 메모리 컨트롤러를 연결하는 채널 패스(channel path)를 포함한다.
멀티 채널 메모리를 포함하는 메모리 시스템의 워크 로드에서 에러가 발생하는 경우, 메모리 자체에서 발생하는 에러인지, 상기 멀티 채널 메모리와 상기 메모리 컨트롤러를 연결하는 상기 채널 패스에서 발생하는 에러인지 판단이 어려운 문제가 있다.
또한, 실제 워크 로드가 아닌 별도의 에러 분석 환경으로 해당 메모리 시스템을 옮겨 오는 경우, 실제 워크 로드에서의 에러가 재현되지 않아 에러의 원인 파악이 매우 어려운 문제가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 실시간으로 채널과 채널 패스의 연결 상태를 변경하는 메모리 시스템을 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리 시스템의 에러 분석 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 시스템은 메모리 장치, 메모리 컨트롤러 및 인터포저를 포함한다. 상기 메모리 장치는 버퍼 다이, 상기 버퍼 다이 상에 적층되는 코어 다이들 및 상기 코어 다이들 간에 신호를 전송하는 관통 실리콘 비아를 포함한다. 상기 메모리 장치는 복수의 채널들을 포함한다. 상기 메모리 컨트롤러는 커맨드 신호 및 어드레스 신호를 상기 메모리 장치에 출력하고, 데이터 신호를 상기 메모리 장치와 주고 받는다. 상기 인터포저는 상기 메모리 컨트롤러와 상기 메모리 장치의 상기 채널들을 연결하는 복수의 채널 패스(path)들을 포함한다. 상기 메모리 장치는 상기 채널들과 상기 채널 패스들의 연결 관계를 변경하는 패스 선택부를 더 포함한다. 상기 메모리 컨트롤러가 상기 채널 패스들의 제1 연결 상태에서 메모리 시스템의 에러를 검출하는 경우, 상기 패스 선택부는 상기 채널 패스들의 상기 제1 연결 상태를 제2 연결 상태로 변경한다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 시스템의 에러 분석 방법은 버퍼 다이, 상기 버퍼 다이 상에 적층되는 코어 다이들 및 상기 코어 다이들 간에 신호를 전송하는 관통 실리콘 비아를 포함하는 메모리 장치의 복수의 채널들과 상기 채널들을 메모리 컨트롤러에 연결하는 복수의 채널 패스들의 제1 연결 상태에서, 상기 메모리 시스템의 에러를 검출하는 단계, 상기 메모리 시스템의 상기 에러가 검출됨에 따라 상기 채널들과 상기 채널 패스들의 상기 제1 연결 상태를 제2 연결 상태로 변경하는 단계 및 상기 채널들과 상기 채널 패스들의 제2 연결 상태에서, 상기 메모리 시스템의 에러를 검출하는 단계를 포함한다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 전자 장치는 애플리케이션 프로세서 및 상기 애플리케이션 프로세서에 의해 동작하는 메모리 시스템을 포함한다. 상기 메모리 시스템은 버퍼 다이, 상기 버퍼 다이 상에 적층되는 코어 다이들 및 상기 코어 다이들 간에 신호를 전송하는 관통 실리콘 비아를 포함하고, 복수의 채널들을 포함하는 메모리 장치, 커맨드 신호 및 어드레스 신호를 상기 메모리 장치에 출력하고, 데이터 신호를 상기 메모리 장치와 주고 받는 메모리 컨트롤러 및 상기 메모리 컨트롤러와 상기 메모리 장치의 상기 채널들을 연결하는 복수의 채널 패스들을 포함하는 인터포저를 포함한다. 상기 메모리 장치는 상기 채널들과 상기 채널 패스들의 연결 관계를 변경하는 패스 선택부를 더 포함한다. 상기 메모리 컨트롤러가 상기 채널 패스들의 제1 연결 상태에서 메모리 시스템의 에러를 검출하는 경우, 상기 패스 선택부는 상기 채널 패스들의 상기 제1 연결 상태를 제2 연결 상태로 변경한다.
본 발명의 실시예들에 따른 메모리 시스템, 상기 메모리 시스템의 에러 분석 방법 및 상기 메모리 시스템을 포함하는 전자 장치에 따르면, 메모리 장치의 채널들과 상기 채널들을 메모리 컨트롤러에 연결하는 채널 패스들의 제1 연결 상태에서 상기 메모리 시스템의 에러를 검출하고, 상기 채널들과 상기 채널 패스들의 상기 제1 연결 상태를 제2 연결 상태로 변경하며, 상기 채널들과 상기 채널 패스들의 제2 연결 상태에서 상기 메모리 시스템의 에러를 검출하여, 상기 에러가 상기 메모리 장치의 에러인지, 상기 채널 패스의 에러인지 판단할 수 있다.
또한, 상기 메모리 시스템을 별도의 에러 분석 환경으로 이동할 필요 없이, 상기 메모리 시스템의 실제 워크 로드 상에서 상기 에러 분석이 가능하다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템을 나타내는 개념도이다.
도 3은 도 2의 메모리 장치를 나타내는 개념도이다.
도 4는 도 2의 메모리 장치의 코어 다이들을 나타내는 개념도이다.
도 5는 도 2의 하나의 코어 다이를 나타내는 블록도이다.
도 6a는 도 2의 버퍼 다이에 배치되는 패스 셀렉터들의 제1 연결 상태의 일 실시예를 나타내는 개념도이다.
도 6b는 도 2의 버퍼 다이에 배치되는 패스 셀렉터들의 제2 연결 상태의 일 실시예를 나타내는 개념도이다.
도 7a는 도 2의 버퍼 다이에 배치되는 패스 셀렉터들의 제1 연결 상태의 일 실시예를 나타내는 개념도이다.
도 7b는 도 2의 버퍼 다이에 배치되는 패스 셀렉터들의 제2 연결 상태의 일 실시예를 나타내는 개념도이다.
도 8a는 도 2의 버퍼 다이에 배치되는 패스 셀렉터들의 제1 연결 상태의 일 실시예를 나타내는 개념도이다.
도 8b는 도 2의 버퍼 다이에 배치되는 패스 셀렉터들의 제2 연결 상태의 일 실시예를 나타내는 개념도이다.
도 9a는 도 2의 버퍼 다이에 배치되는 패스 셀렉터들의 제1 연결 상태의 일 실시예를 나타내는 개념도이다.
도 9b는 도 2의 버퍼 다이에 배치되는 패스 셀렉터들의 제2 연결 상태의 일 실시예를 나타내는 개념도이다.
도 10a는 도 2의 버퍼 다이에 배치되는 패스 셀렉터의 제1 연결 상태의 일 실시예를 나타내는 개념도이다.
도 10b는 도 2의 버퍼 다이에 배치되는 패스 셀렉터의 제2 연결 상태의 일 실시예를 나타내는 개념도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 개념도이다.
도 12a는 도 11의 버퍼 다이에 배치되는 패스 셀렉터들의 제1 연결 상태의 일 실시예를 나타내는 개념도이다.
도 12b는 도 11의 버퍼 다이에 배치되는 패스 셀렉터들의 제2 연결 상태의 일 실시예를 나타내는 개념도이다.
도 12c는 도 11의 버퍼 다이에 배치되는 패스 셀렉터들의 제3 연결 상태의 일 실시예를 나타내는 개념도이다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템을 전자 장치에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다. 도 2는 도 1의 메모리 시스템을 나타내는 개념도이다.
도 1 및 도 2를 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(1100) 및 메모리 장치(1200)를 포함한다. 상기 메모리 시스템(1000)은 상기 메모리 컨트롤러(1100) 및 상기 메모리 장치(1200)를 연결하는 인터포저(1300)를 더 포함할 수 있다. 상기 메모리 장치(1200) 및 상기 메모리 컨트롤러(1100)는 상기 인터포저(1300) 상에 배치될 수 있다. 예를 들어, 상기 인터포저(1300)는 실리콘 인터포저일 수 있다. 예를 들어, 상기 메모리 컨트롤러(1100) 및 상기 메모리 장치(1200)는 동일 평면 상에 배치될 수 있다. 상기 메모리 시스템(1000)은 상기 인터포저가 배치되는 패키지 기판(1400)을 더 포함할 수 있다.
상기 인터포저(1300) 및 상기 메모리 컨트롤러(1100) 사이에는 제1 범프들(BP1)이 배치될 수 있다. 상기 인터포저(1300) 및 상기 메모리 장치(1200) 사이에는 제2 범프들(BP2)이 배치될 수 있다. 상기 패키지 기판(1400) 및 상기 인터포저(1300) 사이에는 제3 범프들(BP3)이 배치될 수 있다.
상기 메모리 장치(1200)는 버퍼 다이(BD) 및 상기 버퍼 다이(BD) 상에 배치되는 적어도 하나의 코어 다이들(CD1 내지 CD4)을 포함할 수 있다.
상기 버퍼 다이(BD)는 상기 채널 패스들(CP1 내지 CP16)에 연결되어 상기 채널 패스들(CP1 내지 CP16)을 통해 전달되는 데이터 신호(DQ)를 상기 채널들(CH1 내지 CH16)로 출력하는 복수의 버퍼들을 포함할 수 있다.
상기 메모리 장치(1200)는 복수의 채널들(CH1 내지 CH16)을 포함할 수 있다. 예를 들어, 상기 버퍼 다이(BD) 상에 배치되는 제1 코어 다이(CD1)는 제1 내지 제4 채널들(CH1 내지 CH4)을 포함할 수 있다. 예를 들어, 상기 제1 코어 다이(CD1) 상에 배치되는 제2 코어 다이(CD2)는 제5 내지 제8 채널들(CH5 내지 CH8)을 포함할 수 있다. 예를 들어, 상기 제2 코어 다이(CD2) 상에 배치되는 제3 코어 다이(CD3)는 제9 내지 제12 채널들(CH9 내지 CH12)을 포함할 수 있다. 예를 들어, 상기 제3 코어 다이(CD3) 상에 배치되는 제4 코어 다이(CD4)는 제13 내지 제16 채널들(CH13 내지 CH16)을 포함할 수 있다. 예를 들어, 상기 메모리 장치(1200)는 DRAM 장치일 수 있다.
상기 버퍼 다이(BD) 및 상기 코어 다이들(CD1 내지 CD4) 사이의 신호의 전달은 관통 실리콘 비아를 통하여 수행될 수 있다.
상기 인터포저(1300)는 상기 메모리 장치(1200)의 채널들(CH1 내지 CH16)과 상기 메모리 컨트롤러(1100)를 연결하는 복수의 채널 패스들(CP1 내지 CP16)을 포함할 수 있다. 상기 메모리 장치(1200)의 채널들(CH1 내지 CH16)은 상기 채널 패스들(CP1 내지 CP16)을 통해 상기 메모리 컨트롤러(1100)와 연결될 수 있다. 상기 인터포저(1300)는 상기 메모리 장치(1200)의 채널들(CH1 내지 CH16)과 상기 메모리 컨트롤러(1100)를 연결하는 적어도 하나의 리페어 채널 패스(RP)를 더 포함할 수 있다. 상기 채널 패스들(CP1 내지 CP16)에 오류가 발생하는 경우, 상기 메모리 컨트롤러(1100)는 상기 리페어 채널 패스(RP)를 이용하여 상기 메모리 장치(1200)의 채널들(CH1 내지 CH16)과 통신할 수 있다.
상기 메모리 컨트롤러(1100)는 채널 패스들(CP1 내지 CP16)을 통해 상기 메모리 장치(1200)에 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 출력할 수 있다. 상기 메모리 컨트롤러(1100)는 채널 패스들(CP1 내지 CP16)을 통해 상기 데이터 신호(DQ)를 상기 메모리 장치(1200)와 주고 받을 수 있다.
도 3은 도 2의 메모리 장치(1200)를 나타내는 개념도이다.
도 1 내지 도 3을 참조하면, 상기 버퍼 다이(BD)와 상기 코어 다이들(CD1 내지 CD4)은 적층되어 배치될 수 있다. 상기 버퍼 다이(BD)와 상기 코어 다이들(CD1 내지 CD4)은 관통 실리콘 비아에 의해 서로 연결될 수 있다.
상기 관통 실리콘 비아는 상기 다이들의 내부 회로에 전기적으로 연결된다. 예를 들어, 상기 관통 실리콘 비아와 내부 회로 사이의 전기적 연결은 전기 퓨즈의 선택적인 절단, 제어 신호에 응답한 스위치회로의 선택적인 개폐에 의해 구현될 수 있다.
상기 제1 코어 다이(CD1)의 바로 위에 상기 제2 코어 다이(CD2)가 적층될 수 있고, 상기 제2 코어 다이(CD2)의 바로 위에 상기 제3 코어 다이(CD3)가 적층될 수 있으며, 상기 제3 코어 다이(CD3)의 바로 위에 상기 제4 코어 다이(CD4)가 적층될 수 있다. 예를 들어, 제1 공통 칩 선택 신호(CS1)를 전달하는 관통 실리콘 비아들은 제1 코어 다이(CD1) 및 제3 코어 다이(CD3)의 내부 회로들에 전기적으로 연결될 수 있고, 제2 공통 칩 선택 신호(CS2)를 전달하는 관통 실리콘 비아들은 제2 코어 다이(CD2) 및 제4 코어 다이(CD4)의 내부 회로들에 전기적으로 연결될 수 있다. 커맨드-어드레스 신호(CA)를 전달하는 관통 실리콘 비아들은 제1 내지 제 4 코어 다이들(CD1, CD2, CD3, CD4)의 내부 회로들에 각각 연결될 수 있다. 데이터 신호(DQ)를 전달하는 관통 실리콘 비아들은 제1 내지 제 4 코어 다이들(CD1, CD2, CD3, CD4)의 내부 회로들에 각각 연결될 수 있다.
도 4는 도 2의 메모리 장치(1200)의 코어 다이들(CD1 내지 CD4)을 나타내는 개념도이다.
도 1 내지 도 4를 참조하면, 상기 메모리 장치(1200)는 다수의 코어 다이들 또는 코어 레이어들(CD1 내지 CDK, K는 2이상의 자연수)을 구비할 수 있다.
코어 다이들(CD1 내지 CDK)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 제1 코어 다이(CD1)는 버퍼 다이(BD)를 통해 외부의 메모리 컨트롤러(1100)와 통신할 수 있다.
제1 코어 다이(CD1) 내지 제K 코어 다이(CDK)는 각각 메모리 셀 어레이 영역(1210)을 구동하기 위한 각종 주변 회로들(1220)을 구비한다. 예컨대, 주변 회로들(1220)은 각 메모리 셀 어레이 영역(1210)의 워드 라인을 구동하기 위한 로우 드라이버(X-Driver)와, 각 메모리 셀 어레이 영역의 비트 라인을 구동하기 위한 칼럼 드라이버(Y-Driver)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부, 외부로부터 커맨드 신호(CMD)를 입력받아 버퍼링하는 커맨드 버퍼와, 외부로부터 어드레스 신호(ADDR)를 입력받아 버퍼링하는 어드레스 버퍼 등을 구비할 수 있다.
상기 제1 코어 다이(CD1)는 제어 로직을 더 포함할 수 있다. 제어 로직은 메모리 컨트롤러(1100)로부터 제공되는 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 메모리 영역(1210)에 대한 액세스를 제어하고, 메모리 영역(1210)을 액세스하기 위한 제어 신호들을 생성할 수 있다. 이와는 달리, 상기 제어 로직은 상기 버퍼 다이(BD)에 배치될 수 있다.
도 5는 도 2의 하나의 코어 다이(CD1)를 나타내는 블록도이다.
도 1 내지 도 5를 참조하면, 상기 코어 다이(CD1)는 제어 로직(210), 리프레쉬 제어 회로(215), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290) 및 데이터 입출력 버퍼(295)를 포함한다.
상기 메모리 셀 어레이는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d), 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d), 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 5에는 4개의 뱅크들을 포함하는 코어 다이(CD1)의 예가 도시되어 있으나, 실시예에 따라서, 코어 다이(CD1)는 임의의 수의 뱅크들을 포함할 수 있다.
상기 어드레스 레지스터(220)는 상기 메모리 컨트롤러(도 1의 1100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 상기 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 상기 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 상기 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 상기 컬럼 어드레스 래치(250)에 제공할 수 있다.
상기 뱅크 제어 로직(230)은 상기 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 상기 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 상기 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 상기 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 상기 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
상기 리프레쉬 제어 회로(215)는 리프레쉬 커맨드가 수신되는 경우에 리프레쉬 어드레스(REF_ADDR)를 발생할 수 있다. 예를 들어, 상기 리프레쉬 제어 회로(215)는 리프레쉬 어드레스(REF_ADDR)를 상기 메모리 셀 어레이의 첫 번째 어드레스부터 마지막 어드레스까지 순차적으로 변화시키는 리프레쉬 카운터를 포함할 수 있다.
상기 로우 어드레스 멀티플렉서(240)는 상기 어드레스 레지스터(220)로부터 상기 로우 어드레스(ROW_ADDR)를 수신하고, 상기 리프레쉬 제어 회로(215)로부터 상기 리프레쉬 어드레스(REF_ADDR)를 수신할 수 있다. 상기 로우 어드레스 멀티플렉서(240)는 상기 로우 어드레스(ROW_ADDR) 또는 상기 리프레쉬 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 상기 로우 어드레스 멀티플렉서(240)로부터 출력된 상기 로우 어드레스는 상기 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)에 각각 인가될 수 있다.
상기 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 상기 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 상기 로우 어드레스 멀티플렉서(240)로부터 출력된 상기 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
상기 컬럼 어드레스 래치(250)는 상기 어드레스 레지스터(220)로부터 상기 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 상기 컬럼 어드레스 래치(250)는 일시적으로 저장된 상기 컬럼 어드레스(COL_ADDR)를 상기 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)에 각각 인가할 수 있다.
상기 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 상기 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 상기 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
상기 입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 상기 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 상기 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
상기 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 상기 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 상기 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
상기 제어 로직(210)은 상기 코어 다이(CD1)의 동작을 제어할 수 있다. 예를 들어, 상기 제어 로직(210)은 상기 코어 다이(CD1)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 상기 제어 로직(210)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 코어 다이(CD1)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 상기 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어 로직(210)은 동기 방식으로 상기 코어 다이(CD1)를 구동하기 위한 클럭 신호(CLK) 및 클럭 인에이블 신호(/CKE)를 더 수신할 수 있다.
도 6a는 도 2의 버퍼 다이에 배치되는 패스 셀렉터들의 제1 연결 상태의 일 실시예를 나타내는 개념도이다. 도 6b는 도 2의 버퍼 다이에 배치되는 패스 셀렉터들의 제2 연결 상태의 일 실시예를 나타내는 개념도이다.
도 1 내지 도 6b를 참조하면, 상기 버퍼 다이(BD)는 상기 채널 패스들(CP1 내지 CP16)에 연결되어 상기 채널 패스들(CP1 내지 CP16)을 통해 전달되는 상기 데이터 신호(DQ)를 상기 채널들(CH1 내지 CH16)로 출력하는 복수의 버퍼들을 포함할 수 있다. 상기 버퍼 다이(BD)는 상기 채널들(CH1 내지 CH16)과 상기 채널 패스들(CP1 내지 CP16)의 연결 관계를 변경하는 상기 패스 선택부(MUX1 내지 MUX8)를 포함할 수 있다. 예를 들어, 상기 패스 선택부(MUX1 내지 MUX8)는 멀티플렉서일 수 있다. 상기 메모리 컨트롤러(1100)는 상기 패스 선택부(MUX1 내지 MUX8)의 연결 관계를 변경하기 위한 연결 제어 신호를 상기 패스 선택부(MUX1 내지 MUX8)에 출력할 수 있다.
상기 패스 선택부(MUX1 내지 MUX8)는 일반 동작 모드에서 상기 채널들(CH1 내지 CH16)과 상기 채널 패스들(CP1 내지 CP16)의 연결 관계를 제1 연결 상태로 설정할 수 있다.
상기 제1 연결 상태에서 상기 메모리 시스템(1000)의 에러가 발생하는 경우, 상기 메모리 컨트롤러(1100)는 상기 메모리 시스템의 에러를 검출한다.
이 후, 상기 메모리 컨트롤러(1100)는 상기 연결 제어 신호를 상기 패스 선택부(MUX1 내지 MUX8)로 출력하여, 상기 채널들(CH1 내지 CH16)과 상기 채널 패스들(CP1 내지 CP16)의 상기 제1 연결 상태를 제2 연결 상태로 변경한다. 상기 채널들과 상기 채널 패스들의 제2 연결 상태에서, 상기 메모리 컨트롤러(1100)는 상기 메모리 시스템의 에러를 재검출한다.
상기 제1 연결 상태 및 상기 제2 연결 상태에서 동일 채널 패스의 에러가 검출되는 경우, 상기 메모리 컨트롤러(1100)는 상기 메모리 시스템의 에러가 상기 채널 패스의 에러인 것으로 판단할 수 있다.
상기 제1 연결 상태 및 상기 제2 연결 상태에서 상이한 채널 패스의 에러가 검출되는 경우, 상기 메모리 컨트롤러(1100)는 상기 메모리 시스템의 에러가 상기 메모리 장치의 상기 채널의 에러인 것으로 판단할 수 있다.
도 2와 도 6a 및 도 6b를 함께 참조하면, 본 실시예에서 상기 메모리 장치(1200)는 4개의 코어 다이들(CD1 내지 CD4)을 포함할 수 있고, 상기 코어 다이들은 각각 4개의 채널들(CH1 내지 CH16)을 포함할 수 있다. 또한, 본 실시예에서, 상기 패스 선택부는 2개의 채널들과 연결될 수 있고, 상기 패스 선택부는 동일 코어 다이 내의 2개의 이웃한 채널들과 연결될 수 있다. 따라서, 상기 메모리 장치(1200)는 8개의 패스 선택부(MUX1 내지 MUX8)를 포함할 수 있다.
도 2에서는 상기 메모리 장치(1200)가 4개의 코어 다이들을 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 또한, 상기 코어 다이는 각각 4개의 채널들을 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다.
예를 들어, 상기 제1 코어 다이(CD1)는 제1 채널(CH1) 및 제2 채널(CH2)을 포함한다. 제1 패스 선택부(MUX1)는 상기 제1 채널(CH1) 및 상기 제2 채널(CH2)에 연결된다. 상기 제1 패스 선택부(MUX1)는 제1 연결 상태에서 상기 제1 채널(CH1)을 제1 채널 패스(CP1)에 연결하고, 상기 제2 채널(CH2)을 제2 채널 패스(CP2)에 연결한다. 상기 제1 패스 선택부(MUX1)는 제2 연결 상태에서 상기 제1 채널(CH1)을 상기 제2 채널 패스(CP2)에 연결하고, 상기 제2 채널(CH2)을 상기 제1 채널 패스(CP1)에 연결한다.
상기 제1 연결 상태에서 상기 제1 채널(CH1)과 연결된 상기 제1 채널 패스(CP1)에서 제1 에러가 검출되고, 상기 제2 연결 상태에서 상기 제2 채널(CH2)과 연결된 상기 제1 채널 패스(CP1)에서 상기 제1 에러가 검출되는 경우, 상기 메모리 컨트롤러(1100)는 상기 제1 채널 패스(CP1)에서 에러가 발생한 것으로 판단할 수 있다.
즉, 실시간으로 상기 채널 패스를 스왑(swap)했음에도, 동일 채널 패스에서 에러가 검출되는 경우는 해당 채널 패스에서 에러가 발생한 것으로 판단할 수 있다.
예컨대, 상기 채널 패스의 에러는 이웃한 채널 패스 간의 크로스 토크로 인해 상기 메모리 장치의 채널로 전달되는 데이터 신호에 오류가 발생하거나, 왜곡이 발생하는 경우일 수 있다. 예컨대, 상기 채널 패스의 에러는 이웃한 채널 패스 간의 브릿지 형성으로 인해 상기 메모리 장치의 채널로 전달되는 데이터 신호에 오류가 발생하거나, 왜곡이 발생하는 경우일 수 있다. 예컨대, 상기 채널 패스의 에러는 상기 메모리 컨트롤러(1100) 및 상기 채널 패스 간의 핀의 에러로 인해 상기 메모리 장치의 채널로 전달되는 데이터 신호에 오류가 발생하거나, 왜곡이 발생하는 경우일 수 있다.
상기한 바와 같이, 상기 채널 패스에서 에러가 발생하는 경우, 상기 인터포저(1300) 상에 형성되는 상기 리페어 채널 패스(RP)를 이용하여 상기 채널 패스의 에러를 리페어할 수 있다.
이와는 달리, 상기 제1 연결 상태에서 상기 제1 채널(CH1)과 연결된 상기 제1 채널 패스(CP1)에서 제2 에러가 검출되고, 상기 제2 연결 상태에서 상기 제1 채널(CH1)과 연결된 제2 채널 패스(CP2)에서 상기 제2 에러가 검출되는 경우, 상기 메모리 컨트롤러(1100)는 상기 제1 채널(CH1)에서 에러가 발생한 것으로 판단할 수 있다.
즉, 실시간으로 상기 채널 패스를 스왑(swap)했을 때, 에러가 검출되는 채널 패스가 변경되는 경우, 채널 패스가 아닌 채널 자체에서 에러가 발생한 것으로 판단될 수 있다.
예컨대, 상기 채널 자체의 에러는 상기 채널의 셀에서 발생하는 독출 불량 및/또는 기입 불량일 수 있다. 예컨대, 상기 채널 자체의 에러는 상기 채널의 셀에서 발생하는 리텐션 타임 불량일 수 있다. 예컨대, 상기 채널 자체의 에러는 상기 채널의 셀 이외의 영역에서 발생하는 신호 전송 불량일 수 있다.
상기 채널에서 에러가 발생하는 경우, 상기 채널 내에 형성되는 리페어 셀 및 리페어 배선을 이용하여 상기 채널의 에러를 리페어할 수 있다.
예를 들어, 상기 제1 코어 다이(CD1)는 제3 채널(CH3) 및 제4 채널(CH4)을 포함한다. 제2 패스 선택부(MUX2)는 상기 제3 채널(CH3) 및 상기 제4 채널(CH4)에 연결된다. 상기 제2 패스 선택부(MUX2)는 제1 연결 상태에서 상기 제3 채널(CH3)을 제3 채널 패스(CP3)에 연결하고, 상기 제4 채널(CH4)을 제4 채널 패스(CP4)에 연결한다. 상기 제2 패스 선택부(MUX2)는 제2 연결 상태에서 상기 제3 채널(CH3)을 상기 제4 채널 패스(CP4)에 연결하고, 상기 제4 채널(CH4)을 상기 제3 채널 패스(CP3)에 연결한다.
상기 제1 연결 상태에서 상기 제3 채널(CH3)과 연결된 상기 제3 채널 패스(CP3)에서 제1 에러가 검출되고, 상기 제2 연결 상태에서 상기 제4 채널(CH4)과 연결된 상기 제3 채널 패스(CP3)에서 상기 제1 에러가 검출되는 경우, 상기 메모리 컨트롤러(1100)는 상기 제3 채널 패스(CP3)에서 에러가 발생한 것으로 판단할 수 있다.
이와는 달리, 상기 제1 연결 상태에서 상기 제3 채널(CH3)과 연결된 상기 제3 채널 패스(CP3)에서 제2 에러가 검출되고, 상기 제2 연결 상태에서 상기 제3 채널(CH3)과 연결된 제4 채널 패스(CP4)에서 상기 제2 에러가 검출되는 경우, 상기 메모리 컨트롤러(1100)는 상기 제3 채널(CH3)에서 에러가 발생한 것으로 판단할 수 있다.
도 6a 및 도 6b에서 도시한 바와 같이, 제3 내지 제8 패스 선택부(MUX3 내지 MUX8)도 상기 제1 패스 선택부(MUX1) 및 상기 제2 패스 선택부(MUX2)와 같은 방식으로 동작할 수 있다.
본 실시예에 따르면, 상기 메모리 장치(1200)의 채널들(CH1 내지 CH16)과 상기 채널 패스들(CP1 내지 CP16)의 제1 연결 상태에서 상기 메모리 시스템의 에러를 검출하고, 상기 채널들(CH1 내지 CH16)과 상기 채널 패스들(CP1 내지 CP16)의 상기 제1 연결 상태를 제2 연결 상태로 변경하며, 상기 채널들(CH1 내지 CH16)과 상기 채널 패스들(CP1 내지 CP16)의 제2 연결 상태에서 상기 메모리 시스템의 에러를 검출하여, 상기 에러가 상기 메모리 장치의 상기 채널의 에러인지, 상기 채널 패스의 에러인지 판단할 수 있다. 또한, 상기 메모리 시스템을 별도의 에러 분석 환경으로 이동할 필요 없이, 상기 메모리 시스템의 실제 워크 로드 상에서 상기 에러 분석이 가능하다.
도 7a는 도 2의 버퍼 다이에 배치되는 패스 셀렉터들의 제1 연결 상태의 일 실시예를 나타내는 개념도이다. 도 7b는 도 2의 버퍼 다이에 배치되는 패스 셀렉터들의 제2 연결 상태의 일 실시예를 나타내는 개념도이다.
도 1 내지 도 5, 도 7a 및 도 7b를 참조하면, 본 실시예에서 상기 메모리 장치(1200)는 4개의 코어 다이들(CD1 내지 CD4)을 포함할 수 있고, 상기 코어 다이들은 각각 4개의 채널들(CH1 내지 CH16)을 포함할 수 있다. 또한, 본 실시예에서, 상기 패스 선택부는 2개의 채널들과 연결될 수 있고, 상기 패스 선택부는 서로 다른 코어 다이 내의 2개의 채널들과 연결될 수 있다. 따라서, 상기 메모리 장치(1200)는 8개의 패스 선택부(MUX1 내지 MUX8)를 포함할 수 있다.
예를 들어, 상기 제1 코어 다이(CD1)는 제1 채널(CH1)을 포함하고, 상기 제2 코어 다이(CD2)는 제5 채널(CH5)을 포함한다. 제1 패스 선택부(MUX1)는 상기 제1 채널(CH1) 및 상기 제5 채널(CH5)에 연결된다. 상기 제1 패스 선택부(MUX1)는 제1 연결 상태에서 상기 제1 채널(CH1)을 제1 채널 패스(CP1)에 연결하고, 상기 제5 채널(CH5)을 제5 채널 패스(CP5)에 연결한다. 상기 제1 패스 선택부(MUX1)는 제2 연결 상태에서 상기 제1 채널(CH1)을 상기 제5 채널 패스(CP5)에 연결하고, 상기 제5 채널(CH5)을 상기 제1 채널 패스(CP1)에 연결한다.
상기 제1 연결 상태에서 상기 제1 채널(CH1)과 연결된 상기 제1 채널 패스(CP1)에서 제1 에러가 검출되고, 상기 제2 연결 상태에서 상기 제5 채널(CH5)과 연결된 상기 제1 채널 패스(CP1)에서 상기 제1 에러가 검출되는 경우, 상기 메모리 컨트롤러(1100)는 상기 제1 채널 패스(CP1)에서 에러가 발생한 것으로 판단할 수 있다.
이와는 달리, 상기 제1 연결 상태에서 상기 제1 채널(CH1)과 연결된 상기 제1 채널 패스(CP1)에서 제2 에러가 검출되고, 상기 제2 연결 상태에서 상기 제1 채널(CH1)과 연결된 제5 채널 패스(CP5)에서 상기 제2 에러가 검출되는 경우, 상기 메모리 컨트롤러(1100)는 상기 제1 채널 (CH1)에서 에러가 발생한 것으로 판단할 수 있다.
예를 들어, 상기 제3 코어 다이(CD3)는 제9 채널(CH9)을 포함하고, 상기 제4 코어 다이(CD4)는 제13 채널(CH13)을 포함한다. 제2 패스 선택부(MUX2)는 상기 제9 채널(CH9) 및 상기 제13 채널(CH13)에 연결된다. 상기 제2 패스 선택부(MUX2)는 제1 연결 상태에서 상기 제9 채널(CH3)을 제9 채널 패스(CP9)에 연결하고, 상기 제13 채널(CH13)을 제13 채널 패스(CP13)에 연결한다. 상기 제2 패스 선택부(MUX2)는 제2 연결 상태에서 상기 제9 채널(CH9)을 상기 제13 채널 패스(CP13)에 연결하고, 상기 제13 채널(CH13)을 상기 제9 채널 패스(CP9)에 연결한다.
상기 제1 연결 상태에서 상기 제9 채널(CH9)과 연결된 상기 제9 채널 패스(CP9)에서 제1 에러가 검출되고, 상기 제2 연결 상태에서 상기 제13 채널(CH13)과 연결된 상기 제9 채널 패스(CP9)에서 상기 제1 에러가 검출되는 경우, 상기 메모리 컨트롤러(1100)는 상기 제9 채널 패스(CP9)에서 에러가 발생한 것으로 판단할 수 있다.
이와는 달리, 상기 제1 연결 상태에서 상기 제9 채널(CH9)과 연결된 상기 제9 채널 패스(CP9)에서 제2 에러가 검출되고, 상기 제2 연결 상태에서 상기 제9 채널(CH9)과 연결된 제13 채널 패스(CP13)에서 상기 제2 에러가 검출되는 경우, 상기 메모리 컨트롤러(1100)는 상기 제9 채널 (CH9)에서 에러가 발생한 것으로 판단할 수 있다.
도 7a 및 도 7b에서 도시한 바와 같이, 제3 내지 제8 패스 선택부(MUX3 내지 MUX8)도 상기 제1 패스 선택부(MUX1) 및 상기 제2 패스 선택부(MUX2)와 같은 방식으로 동작할 수 있다.
본 실시예에 따르면, 상기 제1 및 제2 연결 상태에서 상기 메모리 시스템의 에러를 검출하여, 상기 에러가 상기 메모리 장치의 상기 채널의 에러인지, 상기 채널 패스의 에러인지 판단할 수 있다. 또한, 상기 메모리 시스템을 별도의 에러 분석 환경으로 이동할 필요 없이, 상기 메모리 시스템의 실제 워크 로드 상에서 상기 에러 분석이 가능하다.
또한, 상기 패스 선택부는 서로 다른 코어 다이의 채널들에 연결되어 채널 패스 스왑을 수행할 수 있다. 이에 따라, 상기 에러 분석의 신뢰성을 높일 수 있다.
도 8a는 도 2의 버퍼 다이에 배치되는 패스 셀렉터들의 제1 연결 상태의 일 실시예를 나타내는 개념도이다. 도 8b는 도 2의 버퍼 다이에 배치되는 패스 셀렉터들의 제2 연결 상태의 일 실시예를 나타내는 개념도이다.
도 1 내지 도 5, 도 8a 및 도 8b를 참조하면, 본 실시예에서 상기 메모리 장치(1200)는 4개의 코어 다이들(CD1 내지 CD4)을 포함할 수 있고, 상기 코어 다이들은 각각 4개의 채널들(CH1 내지 CH16)을 포함할 수 있다. 또한, 본 실시예에서, 상기 패스 선택부는 4개의 채널들과 연결될 수 있고, 상기 패스 선택부는 동일 코어 다이 내의 4개의 이웃한 채널들과 연결될 수 있다. 따라서, 상기 메모리 장치(1200)는 4개의 패스 선택부(MUX1 내지 MUX4)를 포함할 수 있다.
예를 들어, 상기 제1 코어 다이(CD1)는 제1 채널(CH1) 내지 제4 채널(CH4)을 포함한다. 제1 패스 선택부(MUX1)는 상기 제1 채널(CH1) 내지 상기 제4 채널(CH4)에 연결된다. 상기 제1 패스 선택부(MUX1)는 제1 연결 상태에서 상기 제1 채널(CH1)을 제1 채널 패스(CP1)에 연결하고, 상기 제2 채널(CH2)을 제2 채널 패스(CP2)에 연결하며, 상기 제3 채널(CH3)을 제3 채널 패스(CP3)에 연결하고, 상기 제4 채널(CH4)을 제4 채널 패스(CP4)에 연결한다. 상기 제1 패스 선택부(MUX1)는 제2 연결 상태에서 상기 제1 채널(CH1)을 상기 제4 채널 패스(CP4)에 연결하고, 상기 제2 채널(CH2)을 상기 제3 채널 패스(CP3)에 연결하며, 상기 제3 채널(CH3)을 제2 채널 패스(CP2)에 연결하고, 상기 제4 채널(CH4)을 제1 채널 패스(CP1)에 연결한다.
이와 같은 방식으로, 상기 메모리 시스템의 에러가 메모리 장치의 채널의 에러인지 채널 패스의 에러인지를 판단할 수 있다.
도시하지 않았으나, 상기 제1 패스 선택부(MUX1)는 상기 제1 연결 상태 및 상기 제2 연결 상태와 다른 제3 연결 상태를 형성하여 상기 에러 분석의 신뢰성을 향상시킬 수 있다. 예를 들어, 상기 제1 패스 선택부(MUX1)는 상기 제3 연결 상태에서 상기 제1 채널(CH1)을 상기 제2 채널 패스(CP2)에 연결하고, 상기 제2 채널(CH2)을 상기 제3 채널 패스(CP3)에 연결하며, 상기 제3 채널(CH3)을 제4 채널 패스(CP4)에 연결하고, 상기 제4 채널(CH4)을 제1 채널 패스(CP1)에 연결할 수 있다.
도 8a 및 도 8b에서 도시한 바와 같이, 제2 내지 제4 패스 선택부(MUX2 내지 MUX4)도 상기 제1 패스 선택부(MUX1)와 같은 방식으로 동작할 수 있다.
본 실시예에 따르면, 상기 제1 및 제2 연결 상태에서 상기 메모리 시스템의 에러를 검출하여, 상기 에러가 상기 메모리 장치의 상기 채널의 에러인지, 상기 채널 패스의 에러인지 판단할 수 있다. 또한, 상기 메모리 시스템을 별도의 에러 분석 환경으로 이동할 필요 없이, 상기 메모리 시스템의 실제 워크 로드 상에서 상기 에러 분석이 가능하다.
또한, 상기 패스 선택부는 제3 연결 상태에서 상기 메모리 시스템의 에러를 더 검출하여, 상기 에러 분석의 신뢰성을 높일 수 있다.
도 9a는 도 2의 버퍼 다이에 배치되는 패스 셀렉터들의 제1 연결 상태의 일 실시예를 나타내는 개념도이다. 도 9b는 도 2의 버퍼 다이에 배치되는 패스 셀렉터들의 제2 연결 상태의 일 실시예를 나타내는 개념도이다.
도 1 내지 도 5, 도 9a 및 도 9b를 참조하면, 본 실시예에서 상기 메모리 장치(1200)는 4개의 코어 다이들(CD1 내지 CD4)을 포함할 수 있고, 상기 코어 다이들은 각각 4개의 채널들(CH1 내지 CH16)을 포함할 수 있다. 또한, 본 실시예에서, 상기 패스 선택부는 8개의 채널들과 연결될 수 있고, 상기 패스 선택부는 동일 코어 다이 내의 4개의 이웃한 채널들 및 인접한 코어 다이 내의 4개의 이웃한 채널들과 연결될 수 있다. 따라서, 상기 메모리 장치(1200)는 2개의 패스 선택부(MUX1 및 MUX2)를 포함할 수 있다.
예를 들어, 상기 제1 코어 다이(CD1)는 제1 채널(CH1) 내지 제4 채널(CH4)을 포함하고, 상기 제2 코어 다이(CD2)는 제5 채널(CH5) 내지 제8 채널(CH8)을 포함한다. 제1 패스 선택부(MUX1)는 상기 제1 채널(CH1) 내지 상기 제8 채널(CH8)에 연결된다. 상기 제1 패스 선택부(MUX1)는 제1 연결 상태에서 상기 제1 채널(CH1)을 제1 채널 패스(CP1)에 연결하고, 상기 제2 채널(CH2)을 제2 채널 패스(CP2)에 연결하며, 상기 제3 채널(CH3)을 제3 채널 패스(CP3)에 연결하고, 상기 제4 채널(CH4)을 제4 채널 패스(CP4)에 연결하며, 상기 제5 채널(CH5)을 제5 채널 패스(CP5)에 연결하고, 상기 제6 채널(CH6)을 제6 채널 패스(CP6)에 연결하며, 상기 제7 채널(CH7)을 제7 채널 패스(CP7)에 연결하고, 상기 제8 채널(CH8)을 제8 채널 패스(CP8)에 연결한다.
상기 제1 패스 선택부(MUX1)는 제2 연결 상태에서 상기 제1 채널(CH1)을 상기 제8 채널 패스(CP8)에 연결하고, 상기 제2 채널(CH2)을 상기 제7 채널 패스(CP7)에 연결하며, 상기 제3 채널(CH3)을 제6 채널 패스(CP6)에 연결하고, 상기 제4 채널(CH4)을 제5 채널 패스(CP5)에 연결하며, 상기 제5 채널(CH5)을 제4 채널 패스(CP4)에 연결하고, 상기 제6 채널(CH6)을 제3 채널 패스(CP3)에 연결하며, 상기 제7 채널(CH7)을 제2 채널 패스(CP2)에 연결하고, 상기 제8 채널(CH8)을 제1 채널 패스(CP1)에 연결한다.
이와 같은 방식으로, 상기 메모리 시스템의 에러가 메모리 장치의 채널의 에러인지 채널 패스의 에러인지를 판단할 수 있다.
도시하지 않았으나, 상기 제1 패스 선택부(MUX1)는 상기 제1 연결 상태 및 상기 제2 연결 상태와 다른 제3 연결 상태를 형성하여 상기 에러 분석의 신뢰성을 향상시킬 수 있다.
도 9a 및 도 9b에서 도시한 바와 같이, 제2 패스 선택부(MUX2)도 상기 제1 패스 선택부(MUX1)와 같은 방식으로 동작할 수 있다.
본 실시예에 따르면, 상기 제1 및 제2 연결 상태에서 상기 메모리 시스템의 에러를 검출하여, 상기 에러가 상기 메모리 장치의 상기 채널의 에러인지, 상기 채널 패스의 에러인지 판단할 수 있다. 또한, 상기 메모리 시스템을 별도의 에러 분석 환경으로 이동할 필요 없이, 상기 메모리 시스템의 실제 워크 로드 상에서 상기 에러 분석이 가능하다.
또한, 상기 패스 선택부는 제3 연결 상태에서 상기 메모리 시스템의 에러를 더 검출하여, 상기 에러 분석의 신뢰성을 높일 수 있다.
또한, 상기 패스 선택부는 서로 다른 코어 다이의 채널들에 연결되어 채널 패스 스왑을 수행할 수 있다. 이에 따라, 상기 에러 분석의 신뢰성을 높일 수 있다.
도 10a는 도 2의 버퍼 다이에 배치되는 패스 셀렉터의 제1 연결 상태의 일 실시예를 나타내는 개념도이다. 도 10b는 도 2의 버퍼 다이에 배치되는 패스 셀렉터의 제2 연결 상태의 일 실시예를 나타내는 개념도이다.
도 1 내지 도 5, 도 10a 및 도 10b를 참조하면, 본 실시예에서 상기 메모리 장치(1200)는 4개의 코어 다이들(CD1 내지 CD4)을 포함할 수 있고, 상기 코어 다이들은 각각 4개의 채널들(CH1 내지 CH16)을 포함할 수 있다. 또한, 본 실시예에서, 상기 패스 선택부는 모든 채널들과 연결될 수 있다. 따라서, 상기 메모리 장치(1200)는 하나의 패스 선택부(MUX1)를 포함할 수 있다.
예를 들어, 제1 패스 선택부(MUX1)는 상기 제1 채널(CH1) 내지 상기 제16 채널(CH16)에 연결된다. 상기 제1 패스 선택부(MUX1)는 제1 연결 상태에서 상기 제1 내지 제16 채널(CH1 내지 CH16)을 제1 내지 제16 채널 패스(CP1 내지 CP16)에 순차적으로 연결할 수 있다.
상기 제1 패스 선택부(MUX1)는 제2 연결 상태에서 상기 제1 내지 제16 채널(CH1 내지 CH16)을 제16 내지 제1 채널 패스(CP16 내지 CP1)에 순차적으로 연결할 수 있다.
이와 같은 방식으로, 상기 메모리 시스템의 에러가 메모리 장치의 채널의 에러인지 채널 패스의 에러인지를 판단할 수 있다.
도시하지 않았으나, 상기 제1 패스 선택부(MUX1)는 상기 제1 연결 상태 및 상기 제2 연결 상태와 다른 다양한 연결 상태들을 형성하여 상기 에러 분석의 신뢰성을 향상시킬 수 있다.
본 실시예에 따르면, 상기 제1 및 제2 연결 상태에서 상기 메모리 시스템의 에러를 검출하여, 상기 에러가 상기 메모리 장치의 상기 채널의 에러인지, 상기 채널 패스의 에러인지 판단할 수 있다. 또한, 상기 메모리 시스템을 별도의 에러 분석 환경으로 이동할 필요 없이, 상기 메모리 시스템의 실제 워크 로드 상에서 상기 에러 분석이 가능하다.
또한, 상기 패스 선택부는 상기 제1 및 제2 연결 상태뿐만 아니라 다양한 연결 상태에서 상기 메모리 시스템의 에러를 더 검출하여, 상기 에러 분석의 신뢰성을 높일 수 있다.
또한, 상기 패스 선택부는 서로 다른 코어 다이의 채널들에 연결되어 채널 패스 스왑을 수행할 수 있다. 이에 따라, 상기 에러 분석의 신뢰성을 높일 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 개념도이다. 도 12a는 도 11의 버퍼 다이에 배치되는 패스 셀렉터들의 제1 연결 상태의 일 실시예를 나타내는 개념도이다. 도 12b는 도 11의 버퍼 다이에 배치되는 패스 셀렉터들의 제2 연결 상태의 일 실시예를 나타내는 개념도이다. 도 12c는 도 11의 버퍼 다이에 배치되는 패스 셀렉터들의 제3 연결 상태의 일 실시예를 나타내는 개념도이다.
본 실시예에 따른 메모리 시스템은 상기 메모리 장치가 레퍼런스 채널을 더 포함하는 것을 제외하면, 도 1 내지 도 10b의 메모리 시스템의 구동 방법과 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.
도 11 내지 도 12c를 참조하면, 상기 메모리 시스템(1000)은 메모리 컨트롤러(1100) 및 메모리 장치(1200)를 포함한다. 상기 메모리 시스템(1000)은 상기 메모리 컨트롤러(1100) 및 상기 메모리 장치(1200)를 연결하는 인터포저(1300)를 더 포함할 수 있다.
상기 메모리 장치(1200)는 복수의 채널들(CH1 내지 CH16)을 포함할 수 있다. 상기 메모리 장치(1200)는 레퍼런스 채널을 더 포함할 수 있다. 상기 인터포저(1300)는 상기 레퍼런스 채널을 상기 메모리 컨트롤러에 연결하는 레퍼런스 채널 패스를 더 포함할 수 있다. 예를 들어, 상기 메모리 장치(1200)는 복수의 레퍼런스 채널들(RCH1 내지 RCH4)을 포함할 수 있다. 예를 들어, 코어 다이들은 각각의 레퍼런스 채널을 포함할 수 있다. 예를 들어, 상기 버퍼 다이(BD) 상에 배치되는 제1 코어 다이(CD1)는 제1 내지 제4 채널들(CH1 내지 CH4) 및 제1 레퍼런스 채널(RCH1)을 포함할 수 있다. 예를 들어, 상기 제1 코어 다이(CD1) 상에 배치되는 제2 코어 다이(CD2)는 제5 내지 제8 채널들(CH5 내지 CH8) 및 제2 레퍼런스 채널(RCH2)을 포함할 수 있다.
상기 레퍼런스 채널(RCH1 내지 RCH4)은 상기 채널들에 비해 낮은 에러율을 가질 수 있다. 예를 들어, 상기 레퍼런스 채널(RCH1 내지 RCH4)은 메모리 장치의 생산 단계에서 상기 채널들(CH1 내지 CH16)에 비해 신뢰성에 대한 검사를 타이트하게 수행한 채널들로 지정될 수 있다.
본 실시예에서 상기 메모리 장치(1200)는 4개의 코어 다이들(CD1 내지 CD4)을 포함할 수 있고, 상기 코어 다이들은 각각 4개의 채널들(CH1 내지 CH16)을 포함할 수 있다. 상기 코어 다이들은 각각 하나의 레퍼런스 채널(RCH1 내지 RCH4)을 포함할 수 있다. 또한, 본 실시예에서, 상기 패스 선택부는 하나의 채널 및 하나의 레퍼런스 채널과 연결될 수 있고, 상기 패스 선택부는 동일 코어 다이 내의 하나의 채널 및 하나의 레퍼런스 채널과 연결될 수 있다. 따라서, 상기 메모리 장치(1200)는 16개의 패스 선택부(MUX1 내지 MUX16)를 포함할 수 있다.
도 11에서는 상기 메모리 장치(1200)가 4개의 코어 다이들을 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 또한, 상기 코어 다이는 각각 4개의 채널들을 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 또한, 상기 코어 다이는 각각 하나의 레퍼런스 채널을 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 이와는 달리, 상기 코어 다이는 복수의 레퍼런스 채널들을 포함할 수 있다. 이와는 달리, 상기 메모리 장치의 상기 레퍼런스 채널의 개수는 상기 코어 다이의 개수보다 작을 수 있으며, 따라서 상기 레퍼런스 채널을 포함하지 않는 코어 다이가 존재할 수 있다.
예를 들어, 상기 제1 코어 다이(CD1)는 제1 채널(CH1) 내지 제4 채널(CH4)을 포함한다. 제1 패스 선택부(MUX1)는 상기 제1 채널(CH1) 및 상기 제1 레퍼런스 채널(RCH1)에 연결된다. 상기 제1 패스 선택부(MUX1)는 제1 연결 상태에서 상기 제1 채널(CH1)을 제1 채널 패스(CP1)에 연결하고, 상기 제1 레퍼런스 채널(RCH1)을 제1 레퍼런스 채널 패스(RCP1)에 연결한다. 상기 제1 패스 선택부(MUX1)는 제2 연결 상태에서 상기 제1 채널(CH1)을 상기 제1 레퍼런스 채널 패스(RCP1)에 연결하고, 상기 제1 레퍼런스 채널(RCH1)을 상기 제1 채널 패스(CP1)에 연결한다.
제2 패스 선택부(MUX2)는 상기 제2 채널(CH2) 및 상기 제1 레퍼런스 채널(RCH1)에 연결된다. 상기 제2 패스 선택부(MUX2)는 제1 연결 상태에서 상기 제2 채널(CH2)을 제2 채널 패스(CP2)에 연결하고, 상기 제1 레퍼런스 채널(RCH1)을 제1 레퍼런스 채널 패스(RCP1)에 연결한다. 상기 제2 패스 선택부(MUX2)는 제3 연결 상태에서 상기 제2 채널(CH2)을 상기 제1 레퍼런스 채널 패스(RCP1)에 연결하고, 상기 제1 레퍼런스 채널(RCH1)을 상기 제2 채널 패스(CP2)에 연결한다.
이와 같은 방식으로, 상기 메모리 시스템의 에러가 메모리 장치의 채널의 에러인지 채널 패스의 에러인지를 판단할 수 있다. 본 실시예에서는 채널들에 비해 신뢰성이 높은 레퍼런스 채널들을 이용하여 메모리 시스템의 에러를 분석한다.
도 12a 및 도 12b에서 도시한 바와 같이, 제3 내지 제16 패스 선택부(MUX3 내지 MUX16)도 상기 제1 패스 선택부(MUX1) 및 상기 제2 패스 선택부(MUX2)와 같은 방식으로 동작할 수 있다.
본 실시예에 따르면, 상기 제1 및 제2 연결 상태에서 상기 메모리 시스템의 에러를 검출하여, 상기 에러가 상기 메모리 장치의 상기 채널의 에러인지, 상기 채널 패스의 에러인지 판단할 수 있다. 또한, 상기 메모리 시스템을 별도의 에러 분석 환경으로 이동할 필요 없이, 상기 메모리 시스템의 실제 워크 로드 상에서 상기 에러 분석이 가능하다.
또한, 상기 메모리 장치는 데이터의 신뢰성이 높은 레퍼런스 채널들을 이용하므로, 상기 에러 분석의 신뢰성을 높일 수 있다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템을 전자 장치에 응용한 예를 나타내는 블록도이다.
도 1 내지 도 13을 참조하면, 상기 전자 장치는 애플리케이션 프로세서(2100), 통신(Connectivity)부(2200), 메모리 시스템(2300), 비휘발성 메모리 시스템(2400), 사용자 인터페이스(2500) 및 파워 서플라이(2600)를 포함한다. 예를 들어, 상기 전자 장치는 모바일 장치일 수 있다.
상기 애플리케이션 프로세서(2100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 애플리케이션들을 실행할 수 있다. 상기 통신부(2200)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 상기 비휘발성 메모리 시스템(2400)은 전자 장치(2000)를 부팅하기 위한 부트 이미지를 저장할 수 있다. 상기 사용자 인터페이스(2500)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 상기 파워 서플라이(2600)는 전자 장치(2000)의 동작 전압을 공급할 수 있다. 상기 메모리 시스템(2300)은 애플리케이션 프로세서(2100)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 상기 메모리 시스템(2300)은 전술한 바와 같이, 에러 분석을 위해 실시간으로 채널과 채널 패스의 연결 상태를 변경할 수 있다.
본 발명은 메모리 시스템 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터, 웨어러블 시스템, IoT 시스템, VR 시스템, AR 시스템 등에 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1000, 2300: 메모리 시스템 1100: 메모리 컨트롤러
1200: 메모리 장치 1210: 메모리 셀 어레이 영역
1220: 주변 회로들 1300: 인터포저
1400: 패키지 기판 2100: 애플리케이션 프로세서
2200: 통신(Connectivity)부 2400: 비휘발성 메모리 시스템
2500: 사용자 인터페이스 2600: 파워 서플라이
210: 제어 로직 211: 커맨드 디코더
212: 모드 레지스터 215: 리프레쉬 제어 회로
220: 어드레스 레지스터 230: 뱅크 제어 로직
240: 로우 어드레스 멀티플렉서 250: 컬럼 어드레스 래치
260a, 260b, 260c, 260d: 뱅크 로우 디코더
270a, 270b, 270c, 270d: 뱅크 컬럼 디코더
280a, 280b, 280c, 280d: 뱅크 어레이
285a, 285b, 285c, 285d: 뱅크 센스 앰프
290: 입출력 게이팅 회로 295: 데이터 입출력 버퍼

Claims (10)

  1. 버퍼 다이, 상기 버퍼 다이 상에 적층되는 코어 다이들 및 상기 코어 다이들 간에 신호를 전송하는 관통 실리콘 비아를 포함하고, 복수의 채널들을 포함하는 메모리 장치;
    커맨드 신호 및 어드레스 신호를 상기 메모리 장치에 출력하고, 데이터 신호를 상기 메모리 장치와 주고 받는 메모리 컨트롤러; 및
    상기 메모리 컨트롤러와 상기 메모리 장치의 상기 채널들을 연결하는 복수의 채널 패스(path)들을 포함하는 인터포저를 포함하고,
    상기 메모리 장치는 상기 채널들과 상기 채널 패스들의 연결 관계를 변경하는 패스 선택부를 더 포함하고,
    상기 메모리 컨트롤러가 상기 채널 패스들의 제1 연결 상태에서 메모리 시스템의 에러를 검출하는 경우, 상기 패스 선택부는 상기 채널 패스들의 제1 연결 상태를 제2 연결 상태로 변경하는 것을 특징으로 하는 메모리 시스템.
  2. 제1항에 있어서, 상기 메모리 장치 및 상기 메모리 컨트롤러는 상기 인터포저 상에 배치되고,
    상기 인터포저가 배치되는 패키지 기판을 더 포함하는 것을 특징으로 하는 메모리 시스템.
  3. 제1항에 있어서,
    상기 버퍼 다이는 상기 채널 패스들에 연결되어 상기 채널 패스들을 통해 전달되는 상기 데이터 신호를 상기 채널들로 출력하는 복수의 버퍼들을 포함하고,
    상기 코어 다이들은 상기 채널들을 포함하는 것을 특징으로 하는 메모리 시스템.
  4. 제3항에 있어서, 상기 패스 선택부는 상기 버퍼 다이에 배치되는 것을 특징으로 하는 메모리 시스템.
  5. 제3항에 있어서, 상기 버퍼 다이 상에 배치되는 제1 코어 다이는 제1 채널 및 제2 채널을 포함하고,
    상기 패스 선택부는 상기 제1 연결 상태에서 상기 제1 채널을 제1 채널 패스에 연결하고, 상기 제2 채널을 제2 채널 패스에 연결하며,
    상기 패스 선택부는 상기 제2 연결 상태에서 상기 제1 채널을 상기 제2 채널 패스에 연결하고, 상기 제2 채널을 상기 제1 채널 패스에 연결하는 것을 특징으로 하는 메모리 시스템.
  6. 제3항에 있어서, 상기 버퍼 다이 상에 배치되는 제1 코어 다이는 제1 채널을 포함하고, 상기 제1 코어 다이 상에 배치되는 제2 코어 다이는 제2 채널을 포함하며,
    상기 패스 선택부는 상기 제1 연결 상태에서 상기 제1 채널을 제1 채널 패스에 연결하고, 상기 제2 채널을 제2 채널 패스에 연결하며,
    상기 패스 선택부는 상기 제2 연결 상태에서 상기 제1 채널을 상기 제2 채널 패스에 연결하고, 상기 제2 채널을 상기 제1 채널 패스에 연결하는 것을 특징으로 하는 메모리 시스템.
  7. 제3항에 있어서, 상기 메모리 장치는 상기 채널들에 비해 낮은 에러율을 갖는 레퍼런스 채널을 더 포함하고,
    상기 인터포저는 상기 메모리 컨트롤러와 상기 레퍼런스 채널을 연결하는 레퍼런스 채널 패스를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  8. 제7항에 있어서, 상기 패스 선택부는
    제1 채널 및 상기 레퍼런스 채널에 연결되는 제1 패스 선택부; 및
    제2 채널 및 상기 레퍼런스 채널에 연결되는 제2 패스 선택부를 포함하는 것을 특징으로 하는 메모리 시스템.
  9. 제8항에 있어서, 상기 제1 패스 선택부는 상기 제1 연결 상태에서 상기 제1 채널을 제1 채널 패스에 연결하고, 상기 레퍼런스 채널을 상기 레퍼런스 채널 패스에 연결하며,
    상기 제1 패스 선택부는 상기 제2 연결 상태에서 상기 제1 채널을 상기 레퍼런스 채널 패스에 연결하고, 상기 레퍼런스 채널을 상기 제1 채널 패스에 연결하며,
    상기 제2 패스 선택부는 상기 제1 연결 상태에서 상기 제2 채널을 제2 채널 패스에 연결하고, 상기 레퍼런스 채널을 상기 레퍼런스 채널 패스에 연결하며,
    상기 제2 패스 선택부는 상기 제2 연결 상태에서 상기 제2 채널을 상기 레퍼런스 채널 패스에 연결하고, 상기 레퍼런스 채널을 상기 제2 채널 패스에 연결하는 것을 특징으로 하는 메모리 시스템.
  10. 버퍼 다이, 상기 버퍼 다이 상에 적층되는 코어 다이들 및 상기 코어 다이들 간에 신호를 전송하는 관통 실리콘 비아를 포함하는 메모리 장치의 복수의 채널들과 상기 채널들을 메모리 컨트롤러에 연결하는 복수의 채널 패스(path)들의 제1 연결 상태에서, 메모리 시스템의 에러를 검출하는 단계;
    상기 메모리 시스템의 상기 에러가 검출됨에 따라 상기 채널들과 상기 채널 패스들의 상기 제1 연결 상태를 제2 연결 상태로 변경하는 단계; 및
    상기 채널들과 상기 채널 패스들의 제2 연결 상태에서, 상기 메모리 시스템의 에러를 검출하는 단계를 포함하는 메모리 시스템의 에러 분석 방법.
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