KR102215826B1 - 입출력 부하를 감소하는 적층형 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템 - Google Patents

입출력 부하를 감소하는 적층형 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템 Download PDF

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Abstract

적층형 메모리 칩은, 칩 입출력 패드부, 제1 반도체 다이(semiconductor die) 및 제2 반도체 다이를 포함한다. 상기 칩 입출력 패드부는 외부 장치와 연결되는 칩 코맨드-어드레스 패드부, 칩 하위 데이터 패드부 및 칩 상위 데이터 패드부를 포함한다. 상기 제1 반도체 다이는 상기 칩 코맨드-어드레스 패드부 및 상기 칩 하위 데이터 패드부와 전기적으로 연결되고 상기 칩 상위 데이터 패드부와 전기적으로 단절된다. 제2 반도체 다이는 상기 칩 코맨드-어드레스 패드부 및 상기 칩 상위 데이터 패드부와 전기적으로 연결되고 상기 칩 하위 데이터 패드부와 전기적으로 단절된다. 적층된 복수의 반도체 다이들의 각각을 칩 하위 데이터 패드부 및 칩 상위 데이터 패드부 중 하나에 선택적으로 연결하여 반도체 다이들에 대한 입출력 부하를 감소함으로써 동작 속도를 증가시키고 입출력 파워를 감소시킬 수 있다.

Description

입출력 부하를 감소하는 적층형 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템{STACKED MEMORY CHIP HAVING REDUCED INPUT-OUTPUT LOAD, MEMORY MODULE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 입출력 부하를 감소하는 적층형 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템에 관한 것이다.
하드웨어의 고속화 및 소프트웨어의 복잡화에 따라서 메인 메모리에 요구되는 메모리 용량 및 속도가 점차 증가하고 있다. 메모리 용량을 늘리기 위해 메모리 칩의 패키지 내부에 반도체 다이(semiconductor die)들(또는 반도체 칩들)을 적층하는 기술이 사용되고 있다. 메모리 칩은 외부 장치와 신호를 교환하기 위한 칩 입출력 패드부를 포함하고, 적층된 반도체 다이들은 상기 칩 입출력 패드부의 데이터 패드들에 공통으로 연결되며, 칩 선택 신호들에 따라서 하나의 반도체 다이가 선택되고 액세스된다. 패키지 내에 적층되고 칩 입출력 패드부의 데이터 패드들에 공통으로 연결되는 반도체 다이들의 개수가 증가할수록 입출력 라인의 부하는 점차 증가한다. 이러한 입출력 라인의 부하 증가는 동작 속도를 제한하고 입출력 파워를 증가시킨다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 입출력 부하를 감소할 수 있는 적층형 메모리 칩을 제공하는 것이다.
또한 본 발명의 일 목적은 입출력 부하를 감소할 수 있는 적층형 메모리 칩을 포함하는 메모리 모듈을 제공하는 것이다.
또한 본 발명의 일 목적은 입출력 부하를 감소할 수 있는 적층형 메모리 칩을 포함하는 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 적층형 메모리 칩은, 칩 입출력 패드부, 제1 반도체 다이(semiconductor die) 및 제2 반도체 다이를 포함한다. 상기 칩 입출력 패드부는 외부 장치와 연결되는 칩 코맨드-어드레스 패드부, 칩 하위 데이터 패드부 및 칩 상위 데이터 패드부를 포함한다. 상기 제1 반도체 다이는 상기 칩 코맨드-어드레스 패드부 및 상기 칩 하위 데이터 패드부와 전기적으로 연결되고 상기 칩 상위 데이터 패드부와 전기적으로 단절된다. 제2 반도체 다이는 상기 칩 코맨드-어드레스 패드부 및 상기 칩 상위 데이터 패드부와 전기적으로 연결되고 상기 칩 하위 데이터 패드부와 전기적으로 단절된다.
일 실시예에 있어서, 상기 제1 반도체 다이 및 상기 제2 반도체 다이는 동일한 구조의 다이 입출력 패드부를 각각 포함하고, 상기 다이 입출력 패드부는, 상기 칩 코맨드-어드레스 패드부에 상응하는 다이 코맨드-어드레스 패드부, 상기 칩 하위 데이터 패드부에 상응하는 다이 하위 데이터 패드부 및 상기 칩 상위 데이터 패드부에 상응하는 다이 상위 데이터 패드부를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 반도체 다이의 다이 상위 데이터 패드부는 상기 제1 반도체 다이 내부의 메모리 영역과 전기적으로 단절되어 플로팅되고, 상기 제2 반도체 다이의 다이 하위 데이터 패드부는 상기 제2 반도체 다이 내부의 메모리 영역과 전기적으로 단절되어 플로팅될 수 있다.
일 실시예에 있어서, 상기 제1 반도체 다이 및 상기 제2 반도체 다이의 각각은, 상기 칩 코맨드-어드레스 패드부에 상응하는 다이 코맨드-어드레스 패드부, 상기 칩 하위 데이터 패드부에 상응하는 다이 하위 데이터 패드부 및 상기 칩 상위 데이터 패드부에 상응하는 다이 상위 데이터 패드부를 포함하는 다이 입출력 패드부, 복수의 메모리 셀들이 형성되는 메모리 코어 및 상기 메모리 코어와 상기 다이 입출력 패드부 사이에 교신되는 데이터를 버퍼링하는 입출력 버퍼를 포함하는 메모리 영역 및 상기 다이 하위 데이터 패드부 및 상기 상위 데이터 패드부와 상기 입출력 버퍼 사이의 전기적인 연결을 제어하는 변환 블록을 포함할 수 있다.
일 실시예에 있어서, 상기 메모리 영역의 입출력 버퍼는, 상기 다이 하위 데이터 패드부에 상응하는 하위 입출력 버퍼 및 상기 다이 상위 데이터 패드부에 상응하는 상위 입출력 버퍼를 포함할 수 있다.
일 실시예에 있어서, 상기 변환 블록은, 상기 하위 입출력 버퍼 및 상기 상위 입출력 버퍼에 연결된 스위치 블록, 상기 스위치 블록과 상기 다이 하위 데이터 패드부 사이에 연결된 제1 퓨즈 어레이 및 상기 스위치 블록과 상기 다이 상위 데이터 패드부 사이에 연결된 제2 퓨즈 어레이를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 퓨즈 어레이 및 상기 제2 퓨즈 어레이 중 하나가 선택적으로 절단(cut)될 수 있다.
일 실시예에 있어서, 상기 제1 반도체 다이의 제2 퓨즈 어레이가 절단되어 상기 제1 반도체 다이의 다이 상위 데이터 패드부가 플로팅되고, 상기 제2 반도체 다이의 제1 퓨즈 어레이가 절단되어 상기 제2 반도체 다이의 다이 하위 데이터 패드부가 플로팅될 수 있다.
일 실시예에 있어서, 상기 변환 블록은 경로 선택 신호에 응답하여 상기 하위 입출력 버퍼 및 상기 상위 입출력 버퍼 중 하나를 선택적으로 상기 다이 입출력 패드부와 전기적으로 연결할 수 있다.
일 실시예에 있어서, 경로 선택 신호에 응답하여 상기 하위 입출력 버퍼 및 상기 상위 입출력 버퍼 중 하나가 선택적으로 인에이블될 수 있다.
일 실시예에 있어서, 상기 제1 반도체 다이 및 상기 제2 반도체 다이의 각각은 하나의 공통 칩 선택 신호를 수신하고 상기 공통 칩 선택 신호가 활성화될 때 동시에 선택될 수 있다.
일 실시예에 있어서, 상기 공통 칩 선택 신호 및 최상위 어드레스 비트 신호에 기초하여 경로 선택 신호를 발생하는 경로 제어부를 더 포함하고, 상기 경로 선택 신호에 기초하여 상기 하위 입출력 버퍼 및 상기 상위 입출력 버퍼 중 하나를 선택적으로 상기 다이 입출력 패드부에 연결할 수 있다.
일 실시예에 있어서, 상기 제1 반도체 다이 및 상기 제2 반도체 다이의 각각은 제1 칩 선택 신호 및 제2 칩 선택 신호를 수신하고, 상기 제1 선택 신호 및 상기 제2 선택 신호 중 하나가 활성화될 때 동시에 선택될 수 있다.
일 실시예에 있어서, 상기 제1 칩 선택 신호 및 상기 제2 칩 선택 신호에 기초하여 경로 선택 신호를 발생하는 경로 제어부를 더 포함하고, 상기 경로 선택 신호에 기초하여 상기 하위 입출력 버퍼 및 상기 상위 입출력 버퍼 중 하나를 선택적으로 상기 다이 입출력 패드부에 연결할 수 있다.
일 실시예에 있어서, 상기 적층형 메모리 칩은 상기 칩 코맨드-어드레스 패드부 및 상기 칩 하위 데이터 패드부와 전기적으로 연결되고 상기 칩 상위 데이터 패드부와 전기적으로 단절되는 제3 반도체 다이 및 상기 칩 코맨드-어드레스 패드부 및 상기 칩 상위 데이터 패드부와 전기적으로 연결되고 상기 칩 하위 데이터 패드부와 전기적으로 단절되는 제4 반도체 다이를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 반도체 다이 및 상기 제2 반도체 다이는 제1 공통 칩 선택 신호를 수신하고 상기 제1 공통 칩 선택 신호가 활성화될 때 동시에 선택되고, 상기 제3 반도체 다이 및 상기 제4 반도체 다이는 제2 공통 칩 선택 신호를 수신하고 상기 제2 공통 칩 선택 신호가 활성화될 때 동시에 선택될 수 있다.
일 실시예에 있어서, 상기 제1 반도체 다이의 바로 위에 상기 제3 반도체 다이가 적층되고, 상기 제2 반도체 다이의 바로 위에 상기 제4 반도체 다이가 적층될 수 있다.
일 실시예에 있어서, 상기 제1 반도체 다이의 바로 위에 상기 제2 반도체 다이가 적층되고, 상기 제3 반도체 다이의 바로 위에 상기 제4 반도체 다이가 적층될 수 있다.
일 실시예에 있어서, 상기 제1 반도체 다이 및 상기 제2 반도체 다이의 각각은 서로 독립적으로 동작하는 제1 채널 영역 및 제2 채널 영역을 포함할 수 있다.
일 실시예에 있어서, 상기 칩 코맨드-어드레스 패드부를 통하여 복수의 클록 주기들 동안에 코맨드와 어드레스를 수신할 수 있다.
일 실시예에 있어서, 상기 제1 반도체 다이와 상기 칩 하위 데이터 패드부가 m 비트의(m은 2 이상의 정수) 데이터를 병렬로 교환하는 것과 동시에 상기 제2 반도체 다이와 상기 칩 상위 데이터 패드부는 m 비트의 데이터를 병렬로 교환하고, 상기 칩 입출력 패드부와 상기 외부 장치는 2m 비트의 데이터를 병렬로 교환할 수 있다.
일 실시예에 있어서, 상기 제1 반도체 다이 및 상기 제2 반도체 다이는 본딩 와이어(bonding wire)들을 통하여 상기 칩 하위 데이터 패드부 및 상기 칩 상위 데이터 패드부와 각각 연결될 수 있다.
일 실시예에 있어서, 상기 제1 반도체 다이 및 상기 제2 반도체 다이는 관통 비아(TSV: through-silicon via)를 통하여 상기 칩 코맨드-어드레스 패드부에 공통으로 연결될 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 적층형 메모리 시스템은 메모리 콘트롤러 및 상기 메모리 콘트롤러에 의해 제어되는 적어도 하나의 적층형 메모리 칩을 포함한다. 상기 적층형 메모리 칩은, 상기 메모리 콘트롤러와 연결되는 칩 코맨드-어드레스 패드부, 칩 하위 데이터 패드부 및 칩 상위 데이터 패드부를 포함하는 칩 입출력 패드부 및 복수의 반도체 다이들을 포함한다. 상기 반도체 다이들의 각각은, 상기 칩 코맨드-어드레스 패드부 및 상기 칩 하위 데이터 패드부와 전기적으로 연결되고 상기 칩 상위 데이터 패드부와 전기적으로 단절되거나, 상기 칩 코맨드-어드레스 패드부 및 상기 칩 상위 데이터 패드부와 전기적으로 연결되고 상기 칩 하위 데이터 패드부와 전기적으로 단절된다.
일 실시예에 있어서, 상기 메모리 콘트롤러는 상기 반도체 다이들의 개수의 절반에 해당하는 개수의 칩 선택 신호들 및 상기 각각의 반도체 다이의 메모리 용량의 두 배의 메모리 용량에 상응하는 어드레스 비트 신호들을 통하여 상기 적층형 메모리 칩의 액세스를 제어할 수 있다.
일 실시예에 있어서, 상기 메모리 콘트롤러는 상기 반도체 다이들의 개수와 같은 개수의 칩 선택 신호들 및 상기 각각의 반도체 다이의 메모리 용량에 상응하는 어드레스 비트 신호들을 통하여 상기 적층형 메모리 칩의 액세스를 제어할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 적층형 메모리 모듈은 모듈 기판 및 상기 모듈 기판에 장착된 복수의 메모리 칩들을 포함한다. 상기 적층형 메모리 칩들의 각각은, 외부 장치와 연결되는 칩 코맨드-어드레스 패드부, 칩 하위 데이터 패드부 및 칩 상위 데이터 패드부를 포함하는 칩 입출력 패드부, 상기 칩 코맨드-어드레스 패드부 및 상기 칩 하위 데이터 패드부와 전기적으로 연결되고 상기 칩 상위 데이터 패드부와 전기적으로 단절되는 제1 반도체 다이 및 상기 칩 코맨드-어드레스 패드부 및 상기 칩 상위 데이터 패드부와 전기적으로 연결되고 상기 칩 하위 데이터 패드부와 전기적으로 단절되는 제2 반도체 다이를 포함한다.
본 발명의 실시예들에 따른 적층형 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템은 적층된 복수의 반도체 다이들의 각각을 칩 하위 데이터 패드부 및 칩 상위 데이터 패드부 중 하나에 선택적으로 연결하여 상기 반도체 다이들에 대한 입출력 부하를 감소함으로써 동작 속도를 증가시키고 입출력 파워를 감소시킬 수 있다. 입출력 부하의 감소에 의해 적층되는 반도체 다이들의 개수를 용이하게 증가시킬 수 있고 고용량의 메모리를 효율적으로 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 적층형 메모리 칩을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 적층형 메모리 칩을 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 적층형 메모리 칩의 패드 연결의 일 예를 나타내는 사시도이다.
도 4a 및 4b는 도 1의 적층형 메모리 칩에 포함되는 반도체 다이들을 나타내는 도면들이다.
도 5는 도 4a 및 4b의 반도체 다이에 형성되는 메모리 영역의 일 예를 나타내는 블록도이다.
도 6은 본 발명의 일 실시예에 따른 경로 변환을 설명하기 위한 메모리 칩을 나타내는 블록도이다.
도 7a 및 7b는 도 6의 메모리 칩의 반도체 다이들에 포함되는 변환 블록들을 나타내는 도면들이다.
도 8은 본 발명의 일 실시예에 따른 경로 변환을 설명하기 위한 메모리 칩을 나타내는 블록도이다.
도 9a 및 9b는 도 8의 메모리 칩의 반도체 다이들에 포함되는 변환 블록들을 나타내는 도면들이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 11은 도 10의 메모리 시스템에 포함되는 메모리 칩의 일 예를 나타내는 단면도이다.
도 12a, 12b 및 12c는 도 11의 메모리 칩의 경로 제어의 일 예를 설명하기 위한 도면들이다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 14는 도 13의 메모리 시스템에 포함되는 메모리 칩의 일 예를 나타내는 단면도이다.
도 15a, 15b 및 15c는 도 14의 메모리 칩의 경로 제어의 일 예를 설명하기 위한 도면들이다.
도 16은 도 13의 메모리 시스템에 포함되는 메모리 칩의 일 예를 나타내는 단면도이다.
도 17a, 17b 및 17c는 도 16의 메모리 칩의 경로 제어의 일 예를 설명하기 위한 도면들이다.
도 18은 본 발명의 실시예들에 따른 적층형 메모리 칩을 나타내는 회로도이다.
도 19a 및 19b는 도 18의 적층형 메모리 칩의 실시예들을 나타내는 단면도들이다.
도 20은 본 발명의 실시예들에 따른 적층형 메모리 칩을 나타내는 회로도이다.
도 21은 도 20의 적층형 메모리 칩의 일 실시예를 나타내는 단면도이다.
도 22는 본 발명의 일 실시예에 따른 적층형 메모리 칩을 나타내는 사시도이다.
도 23은 도 22의 적층형 메모리 칩의 어드레싱을 설명하기 위한 도면이다.
도 24는 도 22의 적층형 메모리 칩의 코맨드의 일부를 나타내는 도면이다.
도 25는 도 22의 적층형 메모리 장치의 동작을 나타내는 타이밍도이다.
도 26은 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 27은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 28은 본 발명의 실시예들에 따른 적층형 메모리 장치가 적용된 메모리 시스템을 나타내는 블록도이다.
도 29는 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 30은 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 적층형 메모리 칩을 나타내는 블록도이다.
도 1을 참조하면, 적층형 메모리 칩(10)은 칩 입출력 패드부(20) 및 복수의 반도체 다이(semiconductor die)들(200, 300)을 포함한다. 도 1에는 편의상 2개의 반도체 다이들, 즉 제1 반도체 다이(SD1)(200) 및 제2 반도체 다이(SD2)(300)를 도시하였으나, 하나의 메모리 칩(10)에 함께 패키징되는 반도체 다이들의 개수는 3개 또는 그 이상일 수 있다.
칩 입출력 패드부(20)는 외부 장치와 연결되는 칩 코맨드-어드레스 패드부(30), 칩 하위 데이터 패드부(40) 및 칩 상위 데이터 패드부(50)를 포함한다. 칩 코맨드-어드레스 패드부(30), 칩 하위 데이터 패드부(40) 및 칩 상위 데이터 패드부(50)는 각각 복수의 패드들을 포함할 수 있다. 예를 들어, 칩 코맨드-어드레스 패드부(30)는 메모리 콘트롤러와 같은 외부 장치로부터 코맨드(CMD) 및 어드레스(ADD)를 수신하기 위한 r 개의 패드들을 포함할 수 있고, 칩 하위 데이터 패드부(40)는 상기 외부 장치와 m 비트의 하위 데이터(DTAT_L)를 교신하기 위한 m 개의 패드들을 포함할 수 있고, 칩 상위 데이터 패드부(50)는 상기 외부 장치와 m 비트의 상위 데이터(DATA_U)를 교신하기 위한 m 개의 패드들을 포함할 수 있다.
칩 코맨드-어드레스 패드부(30)는 칩 선택 신호, 클록 인에이블 신호, 행 액세스 스트로브(RAS: row access strobe) 신호, 열 액세스 스트로브(CAS: column access strobe) 신호, 기입 인에이블 신호, 어드레스 신호들 등을 수신하는 패드들을 포함할 수 있다. 상기 코맨드-어드레스 패드들의 종류 및 개수는 반도체 다이에 집적되는 메모리의 종류 및 구성에 따라 다양하게 변경될 수 있다. 도 1에는 본 발명의 실시예들을 설명하기 위한 패드부들만을 도시하였으며, 전압 패드부, 클록 패드부 등은 편의상 도시를 생략하였다.
제1 반도체 다이(200)는 칩 코맨드-어드레스 패드부(30) 및 칩 하위 데이터 패드부(40)와 전기적으로 연결(electrically connected to)되고 칩 상위 데이터 패드부(50)와 전기적으로 단절(electrically disconnected from)된다. 제2 반도체 다이(300)는 칩 코맨드-어드레스 패드부(30) 및 칩 상위 데이터 패드부(50)와 전기적으로 연결되고 칩 하위 데이터 패드부(40)와 전기적으로 단절된다.
제1 반도체 다이(200)가 칩 하위 데이터 패드부(30)와 m 비트의(m은 2 이상의 정수) 하위 데이터(DATA_L)를 병렬로 교환하는 것과 동시에 제2 반도체 다이(300)는 칩 상위 데이터 패드부(50)와 m 비트의 상위 데이터(DATA_U)를 병렬로 교환할 수 있다. 결과적으로 칩 입출력 패드부(30)는 상기 외부 장치와 2m 비트의 데이터(DATA_L, DATA_U)를 병렬로 교환할 수 있다. 일 실시예에서, 하위 데이터(DATA_L) 및 상위 데이터(DATA_U)의 각각은 8-비트(bit) 데이터, 즉 1 바이트(byte) 데이터일 수 있고, 메모리 칩(10)은 외부 장치와 1 워드(word) 데이터를 교환할 수 있다. 다른 실시예에서, 하위 데이터(DATA_L) 및 상위 데이터(DATA_U)의 각각은 복수 바이트의 데이터일 수 있고, 메모리 칩(10)은 외부 장치와 복수 워드(word) 데이터를 교환할 수 있다.
종래에는 패키지 내에 적층된 반도체 다이들은 칩 하위 데이터 패드부(40) 및 칩 상위 데이터 패드부(50)에 모두 공통으로 연결되고 칩 선택 신호들에 따라서 하나의 반도체 다이가 선택되고 액세스된다. 본 발명의 실시예들에 따라서, 반도체 다이들(200, 300)의 각각을 칩 하위 데이터 패드부(40) 및 칩 상위 데이터 패드부(50) 중 하나에 선택적으로 연결하여 반도체 다이들(200, 300)에 대한 입출력 라인의 부하를 감소함으로써 동작 속도를 증가시키고 입출력 파워를 감소시킬 수 있다. 입출력 라인의 부하 감소에 의해 적층되는 반도체 다이들의 개수를 용이하게 증가시킬 수 있고 고용량의 메모리를 효율적으로 구현할 수 있다.
도 2는 본 발명의 실시예들에 따른 적층형 메모리 칩을 나타내는 회로도이고, 도 3은 본 발명의 실시예들에 따른 적층형 메모리 칩의 패드 연결의 일 예를 나타내는 사시도이다.
도 2 및 3을 참조하면, 적층형 메모리 칩(10a)은 베이스 기판(100a) 및 베이스 기판(100a) 위에 적층되는 복수의 반도체 다이들(200a, 300a)을 포함한다. 도 2 및 3에는 편의상 제1 반도체 다이(200a) 및 제2 반도체 다이(300a)를 도시하였으나 하나의 메모리 칩(10a)에 함께 패키징되는 반도체 다이들의 개수는 3개 또는 그 이상일 수 있다.
베이스 기판(100a)은 칩 입출력 패드부(20)를 포함하고, 칩 입출력 패드부(20)는 외부 장치와 연결되는 칩 코맨드-어드레스 패드부(30), 칩 하위 데이터 패드부(40) 및 칩 상위 데이터 패드부(50)를 포함한다. 예를 들어, 칩 코맨드-어드레스 패드부(30)는 칩 선택 신호(CS), 클록 인에이블 신호(CKE) 및 코맨드-어드레스 신호들(CA0~CAs-1)을 수신하는 복수의 패드들을 포함할 수 있다. 칩 하위 데이터 패드부(40)는 m 비트의 하위 데이터(DQ0~DQm-1)를 교신하는 m 개의 패드들을 포함할 수 있고, 칩 상위 데이터 패드부(50)는 m 비트의 상위 데이터(DQm~DQ2m-1)를 교신하는 m 개의 패드들을 포함할 수 있다.
제1 반도체 다이(200a) 및 제2 반도체 다이(300a)는 동일한 구조의 다이 입출력 패드부들(220, 320)을 각각 포함할 수 있고, 다이 입출력 패드부들(220, 320)은 각각 칩 입출력 패드부(20)에 상응할 수 있다. 여기서, 두 개의 패드부들이 상응한다는 것은 두 개의 패드부들이 동일한 신호들을 교신하기 위한 동일한 개수의 패드들을 포함하는 것을 나타낸다. 제1 반도체 다이(200a)의 다이 입출력 패드부(220)는, 칩 코맨드-어드레스 패드부(30)에 상응하는 다이 코맨드-어드레스 패드부(230), 칩 하위 데이터 패드부(40)에 상응하는 다이 하위 데이터 패드부(240) 및 칩 상위 데이터 패드부(50)에 상응하는 다이 상위 데이터 패드부(250)를 포함할 수 있다. 또한, 제2 반도체 다이(300a)의 다이 입출력 패드부(320)는, 칩 코맨드-어드레스 패드부(30)에 상응하는 다이 코맨드-어드레스 패드부(330), 칩 하위 데이터 패드부(40)에 상응하는 다이 하위 데이터 패드부(340) 및 칩 상위 데이터 패드부(50)에 상응하는 다이 상위 데이터 패드부(350)를 포함할 수 있다.
제1 반도체 다이(200a)의 다이 코맨드-어드레스 패드부(230) 및 제2 반도체 다이(300a)의 다이 코맨드-어드레스 패드부(330)는 칩-코맨드 어드레스 패드부(30)에 공통으로 연결될 수 있다. 제1 반도체 다이(200a)의 다이 하위 데이터 패드부(240)는 칩 하위 데이터 패드부(40)와 전기적으로 연결되고, 제1 반도체 다이(200a)의 다이 상위 데이터 패드부(250)는 칩 상위 데이터 패드부(50)와 전기적으로 단절될 수 있다. 제2 반도체 다이(300a)의 다이 상위 데이터 패드부(350)는 칩 상위 데이터 패드부(50)와 전기적으로 연결되고, 제2 반도체 다이(300a)의 다이 하위 데이터 패드부(340)는 칩 하위 데이터 패드부(40)와 전기적으로 단절될 수 있다.
도 3에 도시된 바와 같이, 제1 반도체 다이(200a) 및 제2 반도체 다이(300a)는 본딩 와이어(bonding wire)들을 통하여 칩 하위 데이터 패드부(40) 및 칩 상위 데이터 패드부(50)와 각각 연결될 수 있다. 또한, 제1 반도체 다이(200a) 및 제2 반도체 다이(300a)는 본딩 와이어들을 통하여 칩 코맨드-어드레스 패드부(30)에 공통으로 연결될 수 있다. 다른 실시예에서, 도 11 등을 참조하여 후술하는 바와 같이, 제1 반도체 다이(200a) 및 제2 반도체 다이(300a)는 관통 비아(TSV: through-silicon via)를 통하여 칩 코맨드-어드레스 패드부(30)에 공통으로 연결될 수 있다.
도 4a 및 4b는 도 1의 적층형 메모리 칩에 포함되는 반도체 다이들을 나타내는 도면들이다.
도 4a를 참조하면, 제1 반도체 다이(SD1)(200b)는 다이 입출력 패드부(220), 변환 블록(CBK1)(260) 및 메모리 영역(MEM1)(270)을 포함할 수 있다.
제1 반도체 다이(200b)의 다이 입출력 패드부(220)는 칩 코맨드-어드레스 패드부(30)에 상응하는 다이 코맨드-어드레스 패드부(230), 칩 하위 데이터 패드부(40)에 상응하는 다이 하위 데이터 패드부(240) 및 칩 상위 데이터 패드부(50)에 상응하는 다이 상위 데이터 패드부(250)를 포함할 수 있다. 변환 블록(260)은 다이 하위 데이터 패드부(240) 및 상위 데이터 패드부(250)와 메모리 영역(270) 사이의 전기적인 연결을 제어할 수 있다. 일 실시예에서, 메모리 영역(270)은 도 6을 참조하여 후술하는 바와 같이 복수의 메모리 셀들이 형성되는 메모리 코어 및 상기 메모리 코어와 다이 입출력 패드부(220) 사이에 교신되는 데이터를 버퍼링하는 입출력 버퍼를 포함할 수 있다. 이 경우, 변환 블록(260)은 다이 하위 데이터 패드부(240) 및 상위 데이터 패드부(250)와 상기 입출력 버퍼 사이의 전기적인 연결을 제어할 수 있다.
도 4b를 참조하면, 제2 반도체 다이(SD2)(300b)는 다이 입출력 패드부(320), 변환 블록(CBK2)(360) 및 메모리 영역(MEM2)(370)을 포함할 수 있다.
제2 반도체 다이(300b)의 다이 입출력 패드부(320)는 칩 코맨드-어드레스 패드부(30)에 상응하는 다이 코맨드-어드레스 패드부(330), 칩 하위 데이터 패드부(40)에 상응하는 다이 하위 데이터 패드부(340) 및 칩 상위 데이터 패드부(50)에 상응하는 다이 상위 데이터 패드부(350)를 포함할 수 있다. 변환 블록(360)은 다이 하위 데이터 패드부(340) 및 상위 데이터 패드부(350)와 메모리 영역(370) 사이의 전기적인 연결을 제어할 수 있다. 일 실시예에서, 전술한 바와 같이, 변환 블록(360)은 다이 하위 데이터 패드부(340) 및 상위 데이터 패드부(350)와 메모리 영역(370)에 포함된 입출력 버퍼 사이의 전기적인 연결을 제어할 수 있다.
도 4a 및 4b에 도시된 바와 같이, 제1 반도체 다이(200b)의 다이 코맨드-어드레스 패드부(230) 및 제2 반도체 다이(300b)의 다이 코맨드-어드레스 패드부(330)는 칩-코맨드 어드레스 패드부(30)에 공통으로 연결될 수 있다. 제1 반도체 다이(200b)의 다이 하위 데이터 패드부(240)는 칩 하위 데이터 패드부(40)와 전기적으로 연결되고, 제1 반도체 다이(200b)의 다이 상위 데이터 패드부(250)는 칩 상위 데이터 패드부(50)와 전기적으로 단절될 수 있다. 제2 반도체 다이(300b)의 다이 상위 데이터 패드부(350)는 칩 상위 데이터 패드부(50)와 전기적으로 연결되고, 제2 반도체 다이(300b)의 다이 하위 데이터 패드부(240)는 칩 하위 데이터 패드부(40)와 전기적으로 단절될 수 있다. 한편, 도 6 내지 9를 참조하여 후술하는 바와 같이, 제1 반도체 다이(200b)의 다이 상위 데이터 패드부(250)는 제1 반도체 다이(200b) 내부의 메모리 영역(270)과 전기적으로 단절되어 플로팅될 수 있고, 제2 반도체 다이(300b)의 다이 하위 데이터 패드(340)는 제2 반도체 다이(300b) 내부의 메모리 영역(370)과 전기적으로 단절되어 플로팅될 수 있다.
이와 같이, 반도체 다이들(200b, 300b)의 각각을 칩 하위 데이터 패드부(40) 및 칩 상위 데이터 패드부(50) 중 하나에 선택적으로 연결하여 반도체 다이들(200b, 300b)에 대한 입출력 라인의 부하를 감소시킴으로써 동작 속도를 증가시키고 입출력 파워를 감소시킬 수 있다.
도 5는 도 4a 및 4b의 반도체 다이에 형성되는 메모리 영역의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 메모리 영역(400) 또는 메모리 장치는 제어 로직(410), 어드레스 레지스터(420), 뱅크 제어 로직(430), 로우 어드레스 멀티플렉서(440), 컬럼 어드레스 래치(450), 로우 디코더(460), 컬럼 디코더(470), 메모리 셀 어레이(480), 센스 앰프부(485), 입출력 게이팅 회로(490), 데이터 입출력 버퍼(495) 및 리프레쉬 카운터(445)를 포함할 수 있다.
메모리 셀 어레이(480)는 복수의 뱅크 어레이들(480a~480h)을 포함할 수 있다. 로우 디코더(460)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 뱅크 로우 디코더들(460a~460h)을 포함하고, 컬럼 디코더(470)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 컬럼 디코더들(470a~470h)을 포함하며, 센스 앰프부(485)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 센스 앰프들(485a~485h)을 포함할 수 있다.
어드레스 레지스터(420)는 메모리 컨트롤러로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스 신호(ADD)를 수신할 수 있다. 어드레스 레지스터(420)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(430)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(440)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(450)에 제공할 수 있다.
뱅크 제어 로직(430)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 뱅크 로우 디코더들(460a~460h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 복수의 컬럼 디코더들(470a~470h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 컬럼 디코더(470a~470h)가 활성화될 수 있다.
로우 어드레스 멀티플렉서(440)는 어드레스 레지스터(420)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(445)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(440)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(440)로부터 출력된 로우 어드레스(RA)는 뱅크 로우 디코더들(460a~460h)에 각각 인가될 수 있다.
뱅크 로우 디코더들(460a~460h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(440)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(450)는 어드레스 레지스터(420)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(450)는, 버스트 모드(burst mode)에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(450)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 컬럼 디코더들(470a~470h)에 각각 인가할 수 있다.
컬럼 디코더들(470a~470h) 중 뱅크 제어 로직(430)에 의해 활성화된 컬럼 디코더는 입출력 게이팅 회로(490)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(490)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 뱅크 어레이들(480a~480h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 뱅크 어레이들(480a~480h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(495)를 통하여 메모리 컨트롤러에 제공될 수 있다. 뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(495)에 제공될 수 있다. 데이터 입출력 버퍼(495)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(410)은 반도체 메모리 영역(400)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(410)은 반도체 메모리 영역(400)에 기입 동작 또는 독출 동작이 수행되도록 제어 신호들을 생성할 수 있다. 제어 로직(410)은 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(411) 및 반도체 메모리 영역(400)의 동작 모드를 설정하기 위한 모드 레지스터 세트(MRS: mode register set)(412)를 포함할 수 있다.
예를 들어, 커맨드 디코더(411)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다.
커맨드 디코더(411)가 수신하는 칩 선택 신호는 도 12a 및 12b를 참조하여 후술하는 내부 칩 선택 신호(ICS1, ICS2) 중에서 상응하는 하나의 내부 칩 선택 신호일 수 있다.
이하, 도 6 내지9를 참조하여 본 발명의 실시예들에 따른 메모리 칩의 데이터 경로 변환을 설명한다.
도 6은 본 발명의 일 실시예에 따른 경로 변환을 설명하기 위한 메모리 칩을 나타내는 블록도이다.
도 6을 참조하면, 메모리 칩(10c)은 칩 입출력 패드(20), 제1 반도체 다이(200c) 및 제2 반도체 다이(300c)를 포함한다.
제1 반도체 다이(200c)는 다이 입출력 패드부(220), 변환 블록(CBK1)(260c) 및 메모리 영역(270c)을 포함할 수 있다. 메모리 영역(270c)은 복수의 메모리 셀들이 형성되는 메모리 코어(MCORE1)(272) 및 메모리 코어(272)와 다이 입출력 패드부(220) 사이에 교신되는 데이터를 버퍼링하는 입출력 버퍼(274)를 포함할 수 있다. 입출력 버퍼(274)는 다이 입출력 패드부(20)의 다이 하위 데이터 패드부(40)에 상응하는 하위 입출력 버퍼(LIOB1) 및 다이 상위 데이터 패드부(50)에 상응하는 상위 입출력 버퍼(UIOB1)를 포함할 수 있다. 변환 블록(260c)은 다이 하위 데이터 패드부(240) 및 상위 데이터 패드부(250)와 입출력 버퍼(274), 즉 노드들(NS24, NS25) 사이의 전기적인 연결을 제어할 수 있다. 도 7a를 참조하여 후술하는 바와 같이, 변환 블록(260c)은 제1 경로 선택 신호(PSEL1)에 응답하여 하위 입출력 버퍼(LIOB1) 및 상위 입출력 버퍼(UIOB1) 중 하나를 선택적으로 다이 입출력 패드부(220)와 전기적으로 연결할 수 있다.
제2 반도체 다이(300c)는 다이 입출력 패드부(320), 변환 블록(CBK2)(360c) 및 메모리 영역(370c)을 포함할 수 있다. 메모리 영역(370c)은 복수의 메모리 셀들이 형성되는 메모리 코어(MCORE2)(372) 및 메모리 코어(372)와 다이 입출력 패드부(320) 사이에 교신되는 데이터를 버퍼링하는 입출력 버퍼(374)를 포함할 수 있다. 입출력 버퍼(374)는 다이 입출력 패드부(20)의 다이 하위 데이터 패드부(40)에 상응하는 하위 입출력 버퍼(LIOB2) 및 다이 상위 데이터 패드부(50)에 상응하는 상위 입출력 버퍼(UIOB2)를 포함할 수 있다. 변환 블록(360c)은 다이 하위 데이터 패드부(340) 및 상위 데이터 패드부(350)와 입출력 버퍼(374), 즉 노드들(NS34, NS35) 사이의 전기적인 연결을 제어할 수 있다. 도 7b를 참조하여 후술하는 바와 같이, 변환 블록(360c)은 제2 경로 선택 신호(PSEL2)에 응답하여 하위 입출력 버퍼(LIOB2) 및 상위 입출력 버퍼(UIOB2) 중 하나를 선택적으로 다이 입출력 패드부(320)와 전기적으로 연결할 수 있다. 제1 경로 선택 신호(PSEL1) 및 제2 경로 선택 신호(PSEL2)에 대해서는 도 10 내지 17을 참조하여 후술한다.
도 6에 도시된 바와 같이, 제1 반도체 다이(200c)의 다이 하위 데이터 패드부(240)는 칩 하위 데이터 패드부(40)와 전기적으로 연결되고 제1 반도체 다이(200c)의 다이 상위 데이터 패드부(250)는 칩 상위 데이터 패드부(50)와 전기적으로 단절될 수 있다. 제2 반도체 다이(300c)의 다이 상위 데이터 패드부(350)는 칩 상위 데이터 패드부(50)와 전기적으로 연결되고 제2 반도체 다이(300c)의 다이 하위 데이터 패드부(240)는 칩 하위 데이터 패드부(40)와 전기적으로 단절될 수 있다. 이와 같이, 반도체 다이들(200c, 300c)의 각각을 칩 하위 데이터 패드부(40) 및 칩 상위 데이터 패드부(50) 중 하나에 선택적으로 연결하여 반도체 다이들(200c, 300c)에 대한 입출력 부하를 감소함으로써 동작 속도를 증가시키고 입출력 파워를 감소시킬 수 있다.
도 7a 및 7b는 도 6의 메모리 칩의 반도체 다이들에 포함되는 변환 블록들을 나타내는 도면들이다.
도 7a를 참조하면, 제1 반도체 다이(200c)의 변환 블록(260c)은 스위치 블록(SWBK1), 제1 퓨즈 어레이(FA11) 및 제2 퓨즈 어레이(FA12)를 포함할 수 있다. 스위치 블록(SWBK1)은 제1 반도체 다이(200c)의 하위 입출력 버퍼(LIOB1) (즉, 노드 NS24)) 및 상위 입출력 버퍼(UIOB1)(즉, 노드 (N25))에 각각 연결된다. 제1 퓨즈 어레이(FA11)는 스위치 블록(SWBK1)과 다이 하위 데이터 패드부(240) 사이에 연결되고, 제2 퓨즈 어레이(FA12)는 스위치 블록(SWBK1)과 다이 상위 데이터 패드부(250) 사이에 연결된다.
도 7b를 참조하면, 제2 반도체 다이(300c)의 변환 블록(360c)은 스위치 블록(SWBK2), 제1 퓨즈 어레이(FA21) 및 제2 퓨즈 어레이(FA22)를 포함할 수 있다. 스위치 블록(SWBK2)은 제2 반도체 다이(300c)의 하위 입출력 버퍼(LIOB2) (즉, 노드 NS34)) 및 상위 입출력 버퍼(UIOB2)(즉, 노드 (N35))에 각각 연결된다. 제1 퓨즈 어레이(FA21)는 스위치 블록(SWBK2)과 다이 하위 데이터 패드부(340) 사이에 연결되고, 제2 퓨즈 어레이(FA22)는 스위치 블록(SWBK2)과 다이 상위 데이터 패드부(350) 사이에 연결된다.
변환 블록들(260c), 360c)의 각각은 경로 선택 신호(PSELi)(i=1, 2)에 응답하여 하위 입출력 버퍼(LIOBi) 및 상위 입출력 버퍼(UIOBi) 중 하나를 선택적으로 다이 입출력 패드부들(220, 320)의 각각과 전기적으로 연결할 수 있다. 예를 들어, 상기 경로 선택 신호(PSELi)가 논리 로우 레벨일 때는 하위 입출력 버퍼(LIOBi)를 다이 입출력 패드부들(220, 320)의 각각과 전기적으로 연결할 수 있고, 상기 경로 선택 신호(PSELi)가 논리 하이 레벨일 때는 상위 입출력 버퍼(UIOBi)를 다이 입출력 패드부들(220, 320)의 각각과 전기적으로 연결할 수 있다. 반대로, 상기 경로 선택 신호(PSELi)가 논리 하이 레벨일 때는 하위 입출력 버퍼(LIOBi)를 다이 입출력 패드부들(220, 320)의 각각과 전기적으로 연결할 수 있고, 상기 경로 선택 신호(PSELi)가 논리 로우 레벨일 때는 상위 입출력 버퍼(UIOBi)를 다이 입출력 패드부들(220, 320)의 각각과 전기적으로 연결할 수 있다.
변환 블록들(260c, 360c)에 각각 포함된 상기 제1 퓨즈 어레이 및 상기 제2 퓨즈 어레이 중 하나가 선택적으로 절단(cut)될 수 있다. 예를 들어, 제1 반도체 다이(200c)의 변환 블록(260c)에 대해서는 제2 퓨즈 어레이(FA12)가 전기적으로 절단되고, 제2 반도체 다이(300c)의 변환 블록(360c)에 대해서는 제1 퓨즈 어레이(FA21)가 절단될 수 있다. 이 경우, 제1 반도체 다이(200c)의 제2 퓨즈 어레이(FA12)가 절단되어 제1 반도체 다이(200c)의 다이 상위 데이터 패드부(250)가 플로팅되고, 제2 반도체 다이(300c)의 제1 퓨즈 어레이(FA21)가 절단되어 제2 반도체 다이(300c)의 다이 하위 데이터 패드부(340)가 플로팅될 수 있다.
이와 같은 경로 선택 신호(PSELi)에 응답한 스위치 블록의 스위칭 동작을 이용한 경로 선택을 통하여, 전술한 바와 같은 칩 입출력 패드부와 다이 입출력 패드부들 사이의 선택적인 연결을 구현할 수 있다.
도 8은 본 발명의 일 실시예에 따른 경로 변환을 설명하기 위한 메모리 칩을 나타내는 블록도이다.
도 8을 참조하면, 메모리 칩(10d)은 칩 입출력 패드(20), 제1 반도체 다이(200d) 및 제2 반도체 다이(300d)를 포함한다.
제1 반도체 다이(200d)는 다이 입출력 패드부(220), 변환 블록(CBK1)(260d) 및 메모리 영역(270d)을 포함할 수 있다. 메모리 영역(270d)은 복수의 메모리 셀들이 형성되는 메모리 코어(MCORE1)(272) 및 메모리 코어(272)와 다이 입출력 패드부(220) 사이에 교신되는 데이터를 버퍼링하는 입출력 버퍼(274)를 포함할 수 있다. 입출력 버퍼(274)는 다이 입출력 패드부(20)의 다이 하위 데이터 패드부(40)에 상응하는 하위 입출력 버퍼(LIOB1) 및 다이 상위 데이터 패드부(50)에 상응하는 상위 입출력 버퍼(UIOB1)를 포함할 수 있다. 변환 블록(260d)은 다이 하위 데이터 패드부(240) 및 상위 데이터 패드부(250)와 입출력 버퍼(274), 즉 노드들(NS24, NS25) 사이의 전기적인 연결을 제어할 수 있다. 도 9a를 참조하여 후술하는 바와 같이, 제1 경로 선택 신호(PSEL1)에 응답하여 하위 입출력 버퍼(LIOB1) 및 상위 입출력 버퍼(UIOB1) 중 하나가 선택적으로 인에이블될 수 있다.
제2 반도체 다이(300d)는 다이 입출력 패드부(320), 변환 블록(CBK2)(360d) 및 메모리 영역(370d)을 포함할 수 있다. 메모리 영역(370d)은 복수의 메모리 셀들이 형성되는 메모리 코어(MCORE2)(372) 및 메모리 코어(372)와 다이 입출력 패드부(320) 사이에 교신되는 데이터를 버퍼링하는 입출력 버퍼(374)를 포함할 수 있다. 입출력 버퍼(374)는 다이 입출력 패드부(20)의 다이 하위 데이터 패드부(40)에 상응하는 하위 입출력 버퍼(LIOB2) 및 다이 상위 데이터 패드부(50)에 상응하는 상위 입출력 버퍼(UIOB2)를 포함할 수 있다. 변환 블록(360d)은 다이 하위 데이터 패드부(340) 및 상위 데이터 패드부(350)와 입출력 버퍼(374), 즉 노드들(NS34, NS35) 사이의 전기적인 연결을 제어할 수 있다. 도 9b를 참조하여 후술하는 바와 같이, 제2 경로 선택 신호(PSEL2)에 응답하여 하위 입출력 버퍼(LIOB2) 및 상위 입출력 버퍼(UIOB2) 중 하나가 선택적으로 인에이블될 수 있다.
도 8에 도시된 바와 같이, 제1 반도체 다이(200d)의 다이 하위 데이터 패드부(240)는 칩 하위 데이터 패드부(40)와 전기적으로 연결되고, 제1 반도체 다이(200d)의 다이 상위 데이터 패드부(250)는 칩 상위 데이터 패드부(50)와 전기적으로 단절될 수 있다. 제2 반도체 다이(300d)의 다이 상위 데이터 패드부(350)는 칩 상위 데이터 패드부(50)와 전기적으로 연결되고, 제2 반도체 다이(300d)의 다이 하위 데이터 패드부(240)는 칩 하위 데이터 패드부(40)와 전기적으로 단절될 수 있다. 이와 같이, 반도체 다이들(200d, 300d)의 각각을 칩 하위 데이터 패드부(40) 및 칩 상위 데이터 패드부(50) 중 하나에 선택적으로 연결하여 반도체 다이들(200d, 300d)에 대한 입출력 라인의 부하를 감소시킴으로써 동작 속도를 증가시키고 입출력 파워를 감소시킬 수 있다.
도 9a 및 9b는 도 8의 메모리 칩의 반도체 다이들에 포함되는 변환 블록들을 나타내는 도면들이다.
도 9a를 참조하면, 제1 반도체 다이(200d)의 변환 블록(260c)은 제1 퓨즈 어레이(FA11) 및 제2 퓨즈 어레이(FA12)를 포함할 수 있다. 제1 반도체 다이(200d)의 하위 입출력 버퍼(LIOB1) (즉, 노드 NS24)) 및 상위 입출력 버퍼(UIOB1)(즉, 노드 (N25))는 공통 노드(NSc1)에 연결된다. 제1 퓨즈 어레이(FA11)는 공통 노드(NSc1)와 다이 하위 데이터 패드부(240) 사이에 연결되고, 제2 퓨즈 어레이(FA12)는 공통 노드(NSc1)와 다이 상위 데이터 패드부(250) 사이에 연결된다.
도 9b를 참조하면, 제2 반도체 다이(300d)의 변환 블록(360d)은 제1 퓨즈 어레이(FA21) 및 제2 퓨즈 어레이(FA22)를 포함할 수 있다. 제2 반도체 다이(300d)의 하위 입출력 버퍼(LIOB2) (즉, 노드 NS34)) 및 상위 입출력 버퍼(UIOB2)(즉, 노드 (N35))는 공통 노드(NSc2)에 연결된다. 제1 퓨즈 어레이(FA21)는 공통 노드(NSc2)와 다이 하위 데이터 패드부(340) 사이에 연결되고, 제2 퓨즈 어레이(FA22)는 공통 노드(NSc2)와 다이 상위 데이터 패드부(350) 사이에 연결된다.
경로 선택 신호(PSELi)(i=1, 2)에 응답하여 하위 입출력 버퍼(LIOBi) 및 상위 입출력 버퍼(UIOBi) 중 하나가 선택적으로 인에이블될 수 있다. 예를 들어, 상기 경로 선택 신호(PSELi)가 논리 로우 레벨일 때는 하위 입출력 버퍼(LIOBi)가 인에이블되어 다이 입출력 패드부들(220, 320)의 각각과 전기적으로 연결할 수 있고, 상기 경로 선택 신호(PSELi)가 논리 하이 레벨일 때는 상위 입출력 버퍼(UIOBi)가 인에이블되어 다이 입출력 패드부들(220, 320)의 각각과 전기적으로 연결할 수 있다. 반대로, 상기 경로 선택 신호(PSELi)가 논리 하이 레벨일 때는 하위 입출력 버퍼(LIOBi)가 인에이블되어 다이 입출력 패드부들(220, 320)의 각각과 전기적으로 연결할 수 있고, 상기 경로 선택 신호(PSELi)가 논리 로우 레벨일 때는 상위 입출력 버퍼(UIOBi)가 인에이블되어 다이 입출력 패드부들(220, 320)의 각각과 전기적으로 연결할 수 있다.
변환 블록들(260d, 360d)에 각각 포함된 상기 제1 퓨즈 어레이 및 상기 제2 퓨즈 어레이 중 하나가 선택적으로 절단(cut)될 수 있다. 예를 들어, 제1 반도체 다이(200d)의 변환 블록(260d)에 대해서는 제2 퓨즈 어레이(FA12)가 전기적으로 절단되고, 제2 반도체 다이(300d)의 변환 블록(360d)에 대해서는 제1 퓨즈 어레이(FA21)가 절단될 수 있다. 이 경우, 제1 반도체 다이(200d)의 제2 퓨즈 어레이(FA12)가 절단되어 제1 반도체 다이(200d)의 다이 상위 데이터 패드부(250)가 플로팅되고, 제2 반도체 다이(300d)의 제1 퓨즈 어레이(FA21)가 절단되어 제2 반도체 다이(300d)의 다이 하위 데이터 패드부(340)가 플로팅될 수 있다.
이와 같은 경로 선택 신호(PSELi)에 응답한 입출력 버퍼의 선택적인 인에이블을 이용한 경로 선택을 통하여, 전술한 바와 같은 칩 입출력 패드부와 다이 입출력 패드부들 사이의 선택적인 연결을 구현할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 10을 참조하면, 메모리 시스템(501)은 메모리 콘트롤러(MC)(551) 및 적층형 메모리 칩(11)을 포함한다.
적층형 메모리 칩(11)은 칩 입출력 패드부(21) 및 복수의 반도체 다이들(201, 301)을 포함한다. 도 10에는 편의상 2개의 반도체 다이들, 즉 제1 반도체 다이(SD1)(201) 및 제2 반도체 다이(SD2)(301)를 도시하였으나 하나의 메모리 칩(11)에 함께 패키징되는 반도체 다이들의 개수는 3개 또는 그 이상일 수 있다. 제1 반도체 다이(201) 및 제2 반도체 다이(301)는 동일한 구조의 다이 입출력 패드부들(221, 321)을 각각 포함할 수 있고, 다이 입출력 패드부들(221, 321)은 각각 칩 입출력 패드부(21)에 상응할 수 있다. 전술한 바와 같이, 다이 입출력 패드부들(221, 321)의 다이 하위 데이터 패드부 및 다이 상위 데이터 패드부는 칩 입출력 패드부(21)의 칩 하위 데이터 패드부 및 칩 상위 데이터 패드부에 각각 선택적으로 연결될 수 있다.
메모리 콘트롤러(551)는 메모리 칩(11)을 제어하기 위한 칩 선택 신호(CS), 코맨드-어드레스 신호(CMD-ADD) 등을 발생하고, 메모리 콘트롤러(551)의 제어에 따라서 메모리 칩(11)에 데이터(DATA)가 기입되거나 메모리 칩(11)으로부터 데이터(DATA)가 독출될 수 있다.
예를 들어, 반도체 다이들(201, 301)의 각각의 메모리 용량이 8 Gb 이라고 가정할 때, 메모리 콘트롤러(551)는 16 Gb의 하나의 반도체 다이에 상응하는 인터페이스를 통하여 메모리 칩(11)을 제어할 수 있다. 도 11 및 12를 참조하여 후술하는 바와 같이, 메모리 콘트롤러(551)는 하나의 공통 칩 선택 신호(CS)를 발생하고 제1 반도체 다이(201) 및 제2 반도체 다이(301)의 각각은 공통 칩 선택 신호(CS)를 수신하고 공통 칩 선택 신호(CS)가 활성화될 때 동시에 선택될 수 있다. 또한, 메모리 콘트롤러(551)는 하나의 반도체 다이를 액세스하기 위해 필요한 어드레스 비트 신호들 이외의 최상위 어드레스 비트 신호를 추가적으로 메모리 칩(11)에 전송할 수 있다. 전술한 경로 선택 신호는 공통 칩 선택 신호(CS) 및 상기 최상위 어드레스 비트 신호에 기초하여 발생될 수 있다.
도 11은 도 10의 메모리 시스템에 포함되는 메모리 칩의 일 예를 나타내는 단면도이다.
도 10 및 11을 참조하면, 메모리 칩(11)은 베이스 기판(101), 제1 반도체 다이(201) 및 제2 반도체 다이(301)를 포함할 수 있다. 도 11에는 편의상 제1 반도체 다이(201) 및 제2 반도체 다이(301)를 도시하였으나 하나의 메모리 칩(11)에 함께 패키징되는 반도체 다이들의 개수는 3개 또는 그 이상일 수 있다.
베이스 기판(101)은 메모리 콘트롤러(551)와 연결되는 칩 입출력 패드부(21)를 포함하고, 칩 입출력 패드부(21)는 칩 선택 신호(CS) 및 코맨드-어드레스 신호(CA)를 수신하는 칩 코맨드-어드레스 패드부(31), 하위 데이터 신호(LDQ)를 교신하는 칩 하위 데이터 패드부(41) 및 상위 데이터 신호(UDQ)를 교신하는 칩 상위 데이터 패드부(51)를 포함한다. 코맨드-어드레스 신호(CA), 하위 데이터 신호(LDQ) 및 상위 데이터 신호(UDQ)는 각각 복수 비트의 신호일 수 있다.
제1 반도체 다이(201) 및 제2 반도체 다이(301)는 동일한 구조의 다이 입출력 패드부들(221, 321)을 각각 포함할 수 있고, 다이 입출력 패드부들(221, 321)은 각각 칩 입출력 패드부(21)에 상응할 수 있다. 제1 반도체 다이(201)의 다이 입출력 패드부(221)는, 칩 코맨드-어드레스 패드부(31)에 상응하는 다이 코맨드-어드레스 패드부(231), 칩 하위 데이터 패드부(41)에 상응하는 다이 하위 데이터 패드부(241) 및 칩 상위 데이터 패드부(51)에 상응하는 다이 상위 데이터 패드부(251)를 포함할 수 있다. 또한, 제2 반도체 다이(301)의 다이 입출력 패드부(321)는, 칩 코맨드-어드레스 패드부(31)에 상응하는 다이 코맨드-어드레스 패드부(331), 칩 하위 데이터 패드부(41)에 상응하는 다이 하위 데이터 패드부(341) 및 칩 상위 데이터 패드부(51)에 상응하는 다이 상위 데이터 패드부(351)를 포함할 수 있다.
제1 반도체 다이(201)의 다이 코맨드-어드레스 패드부(231) 및 제2 반도체 다이(301)의 다이 코맨드-어드레스 패드부(331)는 관통 비아들(TSV11, TSV12, TSV21, TSV22)을 통하여 칩-코맨드 어드레스 패드부(31)에 공통으로 연결될 수 있다. 도 11에는 베이스 기판(101)과 반도체 다이들(201, 301) 사이에 마이크로 범프가 매개되는 예를 도시하고 있으나, 마이크로 범프는 인터포저(interposer) 또는 배선이 형성된 테이프 등으로 대체될 수 있다.
제1 반도체 다이(201)의 다이 하위 데이터 패드부(241)는 칩 하위 데이터 패드부(41)와 본딩 와이어들(BW1)을 통하여 전기적으로 연결되고 제1 반도체 다이(201)의 다이 상위 데이터 패드부(251)는 칩 상위 데이터 패드부(51)와 전기적으로 단절될 수 있다. 제2 반도체 다이(301)의 다이 상위 데이터 패드부(351)는 칩 상위 데이터 패드부(51)와 본딩 와이어들(BW2)을 통하여 전기적으로 연결되고 제2 반도체 다이(301)의 다이 하위 데이터 패드부(341)는 칩 하위 데이터 패드부(41)와 전기적으로 단절될 수 있다.
도 11에 도시된 바와 같이, 제1 반도체 다이(201) 및 제2 반도체 다이(301)의 각각은 하나의 공통 칩 선택 신호(CS)를 수신하고, 후술하는 바와 같이 공통 칩 선택 신호(CS)가 활성화될 때 동시에 선택될 수 있다.
도 12a, 12b 및 12c는 도 11의 메모리 칩의 경로 제어의 일 예를 설명하기 위한 도면들이다.
도 12a에는 제1 반도체 다이(201)의 경로 제어부(601)의 일 예가 도시되어 있고, 도 12b에는 제2 반도체 다이(301)의 경로 제어부(701)의 일 예가 도시되어 있고, 도 12c에는 경로 제어부들(601, 701)의 동작을 나타내는 진리표(truth table)가 도시되어 있다. 예를 들어, 경로 제어부들(601, 701)의 각각은 상응하는 반도체 다이의 메모리 영역에 포함되는 도 5에 도시된 바와 같은 제어 로직(410)에 포함될 수 있다.
도 12a를 참조하면, 제1 반도체 다이(201)의 경로 제어부(601)는 버퍼(BF)(611) 및 논리곱 로직 게이트(AND)(612)를 포함할 수 있다.
버퍼(611)는 공통 칩 선택 신호(CS)를 버퍼링하여 제1 내부 칩 선택 신호(ICS1)를 발생한다. 제1 내부 칩 선택 신호(ICS1)는 제1 반도체 다이(201) 내부의 제어 로직으로 제공될 수 있다. 실시예에 따라서, 버퍼(611)는 생략될 수 있고, 공통 칩 선택 신호(CS)가 그대로 제1 내부 칩 선택 신호(ICS1)로서 제공될 수 있다.
논리곱 로직 게이트(612)는 공통 칩 선택 신호(CS) 및 최상위 어드레스 비트 신호(Rn)를 논리곱 연산하여 제1 경로 선택 신호(PSEL1)를 발생한다. 최상위 어드레스 비트 신호(Rn)는 메모리 콘트롤러(551)가 하나의 반도체 다이를 액세스하기 위해 필요한 어드레스 비트 신호들 이외에 추가적으로 메모리 칩(11)에 제공되는 신호이다. 일 실시예에서, 제1 경로 선택 신호(PSEL1)는 도 6을 참조하여 설명한 바와 같이 제1 반도체 다이(201)의 변환 블록(CBK1)에 제공될 수 있다. 변환 블록(CBK1)은 제1 경로 선택 신호(PSEL1)에 응답하여 스위칭 동작을 수행함으로써 하위 입출력 버퍼(LIOB1) 및 상위 입출력 버퍼(UIOB1) 중 하나를 선택적으로 다이 입출력 패드부(221)에 연결할 수 있다. 다른 실시예에서, 제1 경로 선택 신호(PSEL1)는 도 8을 참조하여 설명한 바와 같이 제1 반도체 다이(201)의 입출력 버퍼(LIOB1, UIOB1)에 제공될 수 있다. 제1 경로 선택 신호(PSEL1)에 응답하여 하위 입출력 버퍼(LIOB1) 또는 상위 입출력 버퍼(UIOB1)를 인에이블시킴으로써 하위 입출력 버퍼(LIOB1) 및 상위 입출력 버퍼(UIOB1) 중 하나를 선택적으로 다이 입출력 패드부(221)에 연결할 수 있다.
도 12b를 참조하면, 제2 반도체 다이(301)의 경로 제어부(701)는 버퍼(BF)(711) 및 논리곱 로직 게이트(AND)(712)를 포함할 수 있다.
버퍼(711)는 공통 칩 선택 신호(CS)를 버퍼링하여 제2 내부 칩 선택 신호(ICS2)를 발생한다. 제2 내부 칩 선택 신호(ICS2)는 제2 반도체 다이(301) 내부의 제어 로직으로 제공될 수 있다. 실시예에 따라서, 버퍼(711)는 생략될 수 있고, 공통 칩 선택 신호(CS)가 그대로 제2 내부 칩 선택 신호(ICS2)로서 제공될 수 있다.
논리곱 로직 게이트(712)는 공통 칩 선택 신호(CS) 및 최상위 어드레스 비트 신호(Rn)를 논리곱 연산하여 제2 경로 선택 신호(PSEL2)를 발생한다. 최상위 어드레스 비트 신호(Rn)는 메모리 콘트롤러(551)가 하나의 반도체 다이를 액세스하기 위해 필요한 어드레스 비트 신호들 이외에 추가적으로 메모리 칩(11)에 제공되는 신호이다. 일 실시예에서, 제2 경로 선택 신호(PSEL2)는 도 6을 참조하여 설명한 바와 같이 제2 반도체 다이(301)의 변환 블록(CBK2)에 제공될 수 있다. 변환 블록(CBK2)은 제2 경로 선택 신호(PSEL2)에 응답하여 스위칭 동작을 수행함으로써 하위 입출력 버퍼(LIOB1) 및 상위 입출력 버퍼(UIOB1) 중 하나를 선택적으로 다이 입출력 패드부(321)에 연결할 수 있다. 다른 실시예에서, 제2 경로 선택 신호(PSEL2)는 도 8을 참조하여 설명한 바와 같이 제2 반도체 다이(301)의 입출력 버퍼(LIOB1, UIOB1)에 제공될 수 있다. 제2 경로 선택 신호(PSEL2)에 응답하여 하위 입출력 버퍼(LIOB1) 또는 상위 입출력 버퍼(UIOB1)를 인에이블시킴으로써 하위 입출력 버퍼(LIOB1) 및 상위 입출력 버퍼(UIOB1) 중 하나를 선택적으로 다이 입출력 패드부(321)에 연결할 수 있다.
도 12c를 참조하면, 제1 경우(CASE1) 및 제2 경우(CASE2)는 메모리 칩(11)이 액세스되는 경우에 해당하고, 제3 경우(CASE3)는 메모리 칩(11)이 액세스되지 않는 경우에 해당한다.
메모리 칩(11)이 액세스되는 경우, 공통 칩 선택 신호(CS)가 논리 하이 레벨(H)로 활성화된다. 공통 칩 선택 신호(CS)가 활성화되는 경우, 최상위 어드레스 비트 신호(Rn)의 논리 레벨에 관계없이 제1 내부 칩 선택 신호(ICS2) 및 제2 내부 칩 선택 신호(ICS2)가 논리 하이 레벨로 활성화되고, 제1 반도체 다이(201) 및 제2 반도체 다이(301)가 동시에 선택될 수 있다. 한편, 최상위 어드레스 비트 신호(Rn)의 논리 레벨에 따라서, 제1 경로 선택 신호(PSEL1) 및 제2 경로 선택 신호(PSEL2)의 논리 레벨이 결정될 수 있다.
메모리 칩(11)이 액세스되지 않는 경우, 공통 칩 선택 신호(CS)가 논리 로우 레벨로 비활성화된다. 제1 및 제2 내부 칩 선택 신호들(ICS1, ICS2)은 최상위 어드레스 비트 신호(Rn)의 논리 레벨에 관계없이(X) 논리 로우 레벨로 비활성화된다. 제1 및 제2 경로 선택 신호들(PSEL1, PSEL2)도 마찬가지로 최상위 어드레스 비트 신호(Rn)의 논리 레벨에 관계없이(X) 논리 로우 레벨로 비활성화된다.
이와 같이, 제1 반도체 다이(201) 및 제2 반도체 다이(301)의 각각은 하나의 공통 칩 선택 신호(CS)를 수신하고 공통 칩 선택 신호(CS)가 활성화될 때 동시에 선택될 수 있다. 또한, 공통 칩 선택 신호(CS) 및 최상위 어드레스 비트 신호(Rn)에 기초하여 경로 선택 신호들(PSEL1, PSEL2)을 발생할 수 있고, 경로 선택 신호들(PSEL1, PSEL2)에 기초하여 상기 하위 입출력 버퍼 및 상기 상위 입출력 버퍼 중 하나를 선택적으로 상기 다이 입출력 패드부에 연결할 수 있다.
도 10 내지 12를 참조하여, 메모리 칩(11)이 2개의 반도체 다이들을 포함하는 경우의 실시예를 설명하였다. 이 경우, 메모리 콘트롤러(551)는 1개의 칩 선택 신호 및 각각의 반도체 다이의 메모리 용량(예를 들어, 8 Gb)의 두 배의 메모리 용량(예를 들어, 16 Gb)에 상응하는 어드레스 비트 신호들을 통하여 메모리 칩(11)의 액세스(access)를 제어할 수 있다. 이와 같은 방식으로, 메모리 칩이 일반적으로 2p개의 반도체 다이들을 포함하는 경우, 메모리 콘트롤러는 상기 반도체 다이들의 개수(2p개)의 절반에 해당하는 개수(p개)의 칩 선택 신호들 및 상기 각각의 반도체 다이의 메모리 용량(예를 들어, 8Gb)의 두 배의 메모리 용량(예를 들어, 16 Gb)에 상응하는 어드레스 비트 신호들을 통하여 상기 메모리 칩을 제어할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 13을 참조하면, 메모리 시스템(502)은 메모리 콘트롤러(MC)(552) 및 적층형 메모리 칩(12)을 포함한다.
적층형 메모리 칩(12)은 칩 입출력 패드부(22) 및 복수의 반도체 다이들(202, 302)을 포함한다. 도 13에는 편의상 2개의 반도체 다이들, 즉 제1 반도체 다이(SD1)(202) 및 제2 반도체 다이(SD2)(302)를 도시하였으나, 하나의 메모리 칩(12)에 함께 패키징되는 반도체 다이들의 개수는 3개 또는 그 이상일 수 있다. 제1 반도체 다이(202) 및 제2 반도체 다이(302)는 동일한 구조의 다이 입출력 패드부들(222, 322)을 각각 포함할 수 있고, 다이 입출력 패드부들(222, 322)은 각각 칩 입출력 패드부(22)에 상응할 수 있다. 전술한 바와 같이, 다이 입출력 패드부들(222, 322)의 다이 하위 데이터 패드부 및 다이 상위 데이터 패드부는 칩 입출력 패드부(22)의 칩 하위 데이터 패드부 및 칩 상위 데이터 패드부에 각각 선택적으로 연결될 수 있다.
메모리 콘트롤러(552)는 메모리 칩(12)을 제어하기 위한 칩 선택 신호들(CS1, CS2), 코맨드-어드레스 신호(CMD-ADD) 등을 발생하고, 메모리 콘트롤러(552)의 제어에 따라서 메모리 칩(12)에 데이터(DATA)가 기입되거나 메모리 칩(12)으로부터 데이터(DATA)가 독출될 수 있다.
예를 들어, 반도체 다이들(202, 302)의 각각의 메모리 용량이 8 Gb 이라고 가정할 때, 메모리 콘트롤러(552)는 2개의 8 Gb 반도체 다이들에 상응하는 인터페이스를 통하여 메모리 칩(12)을 제어할 수 있다. 도 14 내지 17을 참조하여 후술하는 바와 같이, 메모리 콘트롤러(552)는 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)를 발생하고 제1 반도체 다이(202) 및 제2 반도체 다이(302)의 각각은 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)를 수신하고, 제1 선택 신호(CS1) 및 제2 선택 신호(CS2) 중 하나가 활성화될 때 동시에 선택될 수 있다. 전술한 경로 선택 신호는 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)에 기초하여 발생될 수 있다.
도 14는 도 13의 메모리 시스템에 포함되는 메모리 칩의 일 예를 나타내는 단면도이다.
도 13 및 14를 참조하면, 메모리 칩(12a)은 베이스 기판(102), 제1 반도체 다이(202a) 및 제2 반도체 다이(302a)를 포함할 수 있다. 도 14에는 편의상 제1 반도체 다이(202a) 및 제2 반도체 다이(302a)를 도시하였으나 하나의 메모리 칩(12a)에 함께 패키징되는 반도체 다이들의 개수는 3개 또는 그 이상일 수 있다.
베이스 기판(102)은 메모리 콘트롤러(552)와 연결되는 칩 입출력 패드부(22)를 포함하고, 칩 입출력 패드부(22)는 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2) 및 코맨드-어드레스 신호(CA)를 수신하는 칩 코맨드-어드레스 패드부(32), 하위 데이터 신호(LDQ)를 교신하는 칩 하위 데이터 패드부(42) 및 상위 데이터 신호(UDQ)를 교신하는 칩 상위 데이터 패드부(52)를 포함한다. 코맨드-어드레스 신호(CA), 하위 데이터 신호(LDQ) 및 상위 데이터 신호(UDQ)는 각각 복수 비트의 신호일 수 있다.
제1 반도체 다이(202a) 및 제2 반도체 다이(302a)는 동일한 구조의 다이 입출력 패드부들(222, 322)을 각각 포함할 수 있고, 다이 입출력 패드부들(222, 322)은 각각 칩 입출력 패드부(22)에 상응할 수 있다. 제1 반도체 다이(202a)의 다이 입출력 패드부(222)는, 칩 코맨드-어드레스 패드부(32)에 상응하는 다이 코맨드-어드레스 패드부(232), 칩 하위 데이터 패드부(42)에 상응하는 다이 하위 데이터 패드부(242) 및 칩 상위 데이터 패드부(52)에 상응하는 다이 상위 데이터 패드부(252)를 포함할 수 있다. 또한, 제2 반도체 다이(302a)의 다이 입출력 패드부(322)는, 칩 코맨드-어드레스 패드부(32)에 상응하는 다이 코맨드-어드레스 패드부(332), 칩 하위 데이터 패드부(42)에 상응하는 다이 하위 데이터 패드부(342) 및 칩 상위 데이터 패드부(52)에 상응하는 다이 상위 데이터 패드부(352)를 포함할 수 있다.
제1 반도체 다이(202a)의 다이 코맨드-어드레스 패드부(232) 및 제2 반도체 다이(302a)의 다이 코맨드-어드레스 패드부(332)는 관통 비아들(TSV11a, TSV12a, TSV13, TSV21a, TSV22a, TSV23)을 통하여 칩-코맨드 어드레스 패드부(32)에 공통으로 연결될 수 있다. 도 14에는 베이스 기판(102)과 반도체 다이들(202a, 302a) 사이에 마이크로 범프가 매개되는 예를 도시하고 있으나, 마이크로 범프는 인터포저(interposer) 또는 배선이 형성된 테이프 등으로 대체될 수 있다.
제1 반도체 다이(202a)의 다이 하위 데이터 패드부(242)는 칩 하위 데이터 패드부(42)와 본딩 와이어들(BW1)을 통하여 전기적으로 연결되고 제1 반도체 다이(202a)의 다이 상위 데이터 패드부(252)는 칩 상위 데이터 패드부(52)와 전기적으로 단절될 수 있다. 제2 반도체 다이(302a)의 다이 상위 데이터 패드부(352)는 칩 상위 데이터 패드부(52)와 본딩 와이어들(BW2)을 통하여 전기적으로 연결되고 제2 반도체 다이(302a)의 다이 하위 데이터 패드부(342)는 칩 하위 데이터 패드부(42)와 전기적으로 단절될 수 있다.
도 14에 도시된 바와 같이, 제1 반도체 다이(202a) 및 제2 반도체 다이(302a)의 각각은 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)를 수신하고, 후술하는 바와 같이 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2) 중 하나가 활성화될 때 동시에 선택될 수 있다. 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)는 동일한 위치에 형성되는 관통 비아들을 통하여 인접한 반도체 다이로 전달될 수 있다. 즉, 제1 칩 선택 신호(CS1)는 동일한 위치의 관통 비아들(TSV11a, TSV21a)을 통하여 제1 반도체 다이(202a)에서 제2 반도체 다이(302a)로 전달될 수 있고, 제2 칩 선택 신호(CS2)도 동일한 위치의 관통 비아들(TSV12a, TSV22a)을 통하여 제1 반도체 다이(202a)에서 제2 반도체 다이(302a)로 전달될 수 있다.
도 15a, 15b 및 15c는 도 14의 메모리 칩의 경로 제어의 일 예를 설명하기 위한 도면들이다.
도 15a에는 제1 반도체 다이(202a)의 경로 제어부(602a)의 일 예가 도시되어 있고, 도 15b에는 제2 반도체 다이(302a)의 경로 제어부(702a)의 일 예가 도시되어 있고, 도 15c에는 경로 제어부들(602a, 702a)의 동작을 나타내는 진리표(truth table)가 도시되어 있다. 예를 들어, 경로 제어부들(602a, 702a)의 각각은 상응하는 반도체 다이의 메모리 영역에 포함되는 도 5에 도시된 바와 같은 제어 로직(410)에 포함될 수 있다.
도 15a를 참조하면, 제1 반도체 다이(202a)의 경로 제어부(602a)는 논리합 로직 게이트(OR)(621a) 및 논리곱 로직 게이트(AND)(622a)를 포함할 수 있다.
논리합 로직 게이트(621a)는 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)를 논리합 연산하여 제1 내부 칩 선택 신호(ICS1)를 발생한다. 제1 내부 칩 선택 신호(ICS1)는 제1 반도체 다이(202a) 내부의 제어 로직으로 제공될 수 있다.
논리곱 로직 게이트(612a)는 제1 칩 선택 신호(CS1) 및 제1 내부 칩 선택 신호(ICS1)를 논리곱 연산하여 제1 경로 선택 신호(PSEL1)를 발생한다. 일 실시예에서, 제1 경로 선택 신호(PSEL1)는 도 6을 참조하여 설명한 바와 같이 제1 반도체 다이(202a)의 변환 블록(CBK1)에 제공될 수 있다. 변환 블록(CBK1)은 제1 경로 선택 신호(PSEL1)에 응답하여 스위칭 동작을 수행함으로써 하위 입출력 버퍼(LIOB1) 및 상위 입출력 버퍼(UIOB1) 중 하나를 선택적으로 다이 입출력 패드부(222)에 연결할 수 있다. 다른 실시예에서, 제1 경로 선택 신호(PSEL1)는 도 8을 참조하여 설명한 바와 같이 제1 반도체 다이(202a)의 입출력 버퍼(LIOB1, UIOB1)에 제공될 수 있다. 제1 경로 선택 신호(PSEL1)에 응답하여 하위 입출력 버퍼(LIOB1) 또는 상위 입출력 버퍼(UIOB1)를 인에이블시킴으로써 하위 입출력 버퍼(LIOB1) 및 상위 입출력 버퍼(UIOB1) 중 하나를 선택적으로 다이 입출력 패드부(222)에 연결할 수 있다.
도 15b를 참조하면, 제2 반도체 다이(302a)의 경로 제어부(702a)는 버퍼(BF)(721a) 및 논리곱 로직 게이트(AND)(722a)를 포함할 수 있다.
논리합 로직 게이트(721a)는 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)를 논리합 연산하여 제2 내부 칩 선택 신호(ICS2)를 발생한다. 제2 내부 칩 선택 신호(ICS2)는 제2 반도체 다이(302a) 내부의 제어 로직으로 제공될 수 있다.
논리곱 로직 게이트(722a)는 제1 칩 선택 신호(CS1) 및 제2 내부 칩 선택 신호(ICS2)를 논리곱 연산하여 제2 경로 선택 신호(PSEL2)를 발생한다. 일 실시예에서, 제2 경로 선택 신호(PSEL2)는 도 6을 참조하여 설명한 바와 같이 제2 반도체 다이(302a)의 변환 블록(CBK1)에 제공될 수 있다. 변환 블록(CBK1)은 제2 경로 선택 신호(PSEL1)에 응답하여 스위칭 동작을 수행함으로써 하위 입출력 버퍼(LIOB1) 및 상위 입출력 버퍼(UIOB1) 중 하나를 선택적으로 다이 입출력 패드부(222)에 연결할 수 있다. 다른 실시예에서, 제2 경로 선택 신호(PSEL2)는 도 8을 참조하여 설명한 바와 같이 제2 반도체 다이(302a)의 입출력 버퍼(LIOB1, UIOB1)에 제공될 수 있다. 제2 경로 선택 신호(PSEL2)에 응답하여 하위 입출력 버퍼(LIOB1) 또는 상위 입출력 버퍼(UIOB1)를 인에이블시킴으로써 하위 입출력 버퍼(LIOB1) 및 상위 입출력 버퍼(UIOB1) 중 하나를 선택적으로 다이 입출력 패드부(222)에 연결할 수 있다.
도 15c를 참조하면, 제1 경우(CASE1) 및 제2 경우(CASE2)는 메모리 칩(12a)이 액세스되는 경우에 해당하고, 제3 경우(CASE3)는 메모리 칩(12a)이 액세스되지 않는 경우에 해당한다.
메모리 칩(12a)이 액세스되는 경우, 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2) 중 하나가 논리 하이 레벨(H)로 활성화된다. 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2) 중 하나가 활성화되는 경우, 제1 내부 칩 선택 신호(ICS2) 및 제2 내부 칩 선택 신호(ICS2)가 논리 하이 레벨로 활성화되고, 제1 반도체 다이(202a) 및 제2 반도체 다이(302a)가 동시에 선택될 수 있다. 한편, 제1 칩 선택 신호(CS1)의 논리 레벨에 따라서, 제1 경로 선택 신호(PSEL1) 및 제2 경로 선택 신호(PSEL2)의 논리 레벨이 결정될 수 있다.
메모리 칩(12a)이 액세스되지 않는 경우, 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)가 모두 논리 로우 레벨로 비활성화된다. 제1 및 제2 내부 칩 선택 신호들(ICS1, ICS2)은 논리 로우 레벨로 비활성화되고, 제1 및 제2 경로 선택 신호들(PSEL1, PSEL2)도 마찬가지로 논리 로우 레벨로 비활성화된다.
이와 같이, 제1 반도체 다이(202a) 및 제2 반도체 다이(302a)의 각각은 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)를 수신하고 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2) 중 하나가 활성화될 때 동시에 선택될 수 있다. 또한, 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)에 기초하여 경로 선택 신호들(PSEL1, PSEL2)을 발생할 수 있고, 경로 선택 신호들(PSEL1, PSEL2)에 기초하여 상기 하위 입출력 버퍼 및 상기 상위 입출력 버퍼 중 하나를 선택적으로 상기 다이 입출력 패드부에 연결할 수 있다.
도 13 내지 15를 참조하여, 메모리 칩(12a)이 2개의 반도체 다이들을 포함하는 경우의 실시예를 설명하였다. 이 경우, 메모리 콘트롤러(552)는 2개의 칩 선택 신호들 및 각각의 반도체 다이의 메모리 용량(예를 들어, 8 Gb)에 상응하는 어드레스 비트 신호들을 통하여 메모리 칩(12a)의 액세스(access)를 제어할 수 있다. 이와 같은 방식으로, 메모리 칩이 일반적으로 2p개의 반도체 다이들을 포함하는 경우, 메모리 콘트롤러는 상기 반도체 다이들의 개수(2p개)와 같은 개수(2p개)의 칩 선택 신호들 및 상기 각각의 반도체 다이의 메모리 용량(예를 들어, 8 Gb)에 상응하는 어드레스 비트 신호들을 통하여 상기 메모리 칩의 액세스를 제어할 수 있다.
도 16은 도 13의 메모리 시스템에 포함되는 메모리 칩의 일 예를 나타내는 단면도이다.
도 13 및 16을 참조하면, 메모리 칩(12b)은 베이스 기판(102), 제1 반도체 다이(202b) 및 제2 반도체 다이(302b)를 포함할 수 있다. 도 16에는 편의상 제1 반도체 다이(202b) 및 제2 반도체 다이(302b)를 도시하였으나 하나의 메모리 칩(12b)에 함께 패키징되는 반도체 다이들의 개수는 3개 또는 그 이상일 수 있다.
베이스 기판(102)은 메모리 콘트롤러(552)와 연결되는 칩 입출력 패드부(22)를 포함하고, 칩 입출력 패드부(22)는 제1 칩 선택 신호(CS1), 제2 칩 선택 신호(CS2) 및 코맨드-어드레스 신호(CA)를 수신하는 칩 코맨드-어드레스 패드부(32), 하위 데이터 신호(LDQ)를 교신하는 칩 하위 데이터 패드부(42) 및 상위 데이터 신호(UDQ)를 교신하는 칩 상위 데이터 패드부(52)를 포함한다. 코맨드-어드레스 신호(CA), 하위 데이터 신호(LDQ) 및 상위 데이터 신호(UDQ)는 각각 복수 비트의 신호일 수 있다.
제1 반도체 다이(202b) 및 제2 반도체 다이(302b)는 동일한 구조의 다이 입출력 패드부들(222, 322)을 각각 포함할 수 있고, 다이 입출력 패드부들(222, 322)은 각각 칩 입출력 패드부(22)에 상응할 수 있다. 제1 반도체 다이(202b)의 다이 입출력 패드부(222)는, 칩 코맨드-어드레스 패드부(32)에 상응하는 다이 코맨드-어드레스 패드부(232), 칩 하위 데이터 패드부(42)에 상응하는 다이 하위 데이터 패드부(242) 및 칩 상위 데이터 패드부(52)에 상응하는 다이 상위 데이터 패드부(252)를 포함할 수 있다. 또한, 제2 반도체 다이(302b)의 다이 입출력 패드부(322)는, 칩 코맨드-어드레스 패드부(32)에 상응하는 다이 코맨드-어드레스 패드부(332), 칩 하위 데이터 패드부(42)에 상응하는 다이 하위 데이터 패드부(342) 및 칩 상위 데이터 패드부(52)에 상응하는 다이 상위 데이터 패드부(352)를 포함할 수 있다.
제1 반도체 다이(202b)의 다이 코맨드-어드레스 패드부(232) 및 제2 반도체 다이(302b)의 다이 코맨드-어드레스 패드부(332)는 관통 비아들(TSV11b, TSV12b, TSV13, TSV21b, TSV22b, TSV23)을 통하여 칩-코맨드 어드레스 패드부(32)에 공통으로 연결될 수 있다. 도 16에는 베이스 기판(102)과 반도체 다이들(202b, 302b) 사이에 마이크로 범프가 매개되는 예를 도시하고 있으나, 마이크로 범프는 인터포저(interposer) 또는 배선이 형성된 테이프 등으로 대체될 수 있다.
제1 반도체 다이(202b)의 다이 하위 데이터 패드부(242)는 칩 하위 데이터 패드부(42)와 본딩 와이어들(BW1)을 통하여 전기적으로 연결되고 제1 반도체 다이(202b)의 다이 상위 데이터 패드부(252)는 칩 상위 데이터 패드부(52)와 전기적으로 단절될 수 있다. 제2 반도체 다이(302b)의 다이 상위 데이터 패드부(352)는 칩 상위 데이터 패드부(52)와 본딩 와이어들(BW2)을 통하여 전기적으로 연결되고 제2 반도체 다이(302b)의 다이 하위 데이터 패드부(342)는 칩 하위 데이터 패드부(42)와 전기적으로 단절될 수 있다.
도 16에 도시된 바와 같이, 제1 반도체 다이(202b) 및 제2 반도체 다이(302b)의 각각은 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)를 수신하고, 후술하는 바와 같이 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2) 중 하나가 활성화될 때 동시에 선택될 수 있다. 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)는 서로 상보적인 위치에 형성되는 관통 비아들을 통하여 인접한 반도체 다이로 전달될 수 있다. 즉, 제1 칩 선택 신호(CS1)는 지그재그 위치의 관통 비아들(TSV12b, TSV21b)을 통하여 제1 반도체 다이(202b)에서 제2 반도체 다이(302b)로 전달될 수 있고, 제2 칩 선택 신호(CS2)도 지그재그 위치의 관통 비아들(TSV11b, TSV22b)을 통하여 제1 반도체 다이(202b)에서 제2 반도체 다이(302b)로 전달될 수 있다.
도 17a, 17b 및 17c는 도 16의 메모리 칩의 경로 제어의 일 예를 설명하기 위한 도면들이다.
도 17a에는 제1 반도체 다이(202b)의 경로 제어부(602b)의 일 예가 도시되어 있고, 도 17b에는 제2 반도체 다이(302b)의 경로 제어부(702b)의 일 예가 도시되어 있고, 도 17c에는 경로 제어부들(602b, 702b)의 동작을 나타내는 진리표(truth table)가 도시되어 있다. 예를 들어, 경로 제어부들(602b, 702b)의 각각은 상응하는 반도체 다이의 메모리 영역에 포함되는 도 5에 도시된 바와 같은 제어 로직(410)에 포함될 수 있다.
도 17a를 참조하면, 제1 반도체 다이(202b)의 경로 제어부(602b)는 논리합 로직 게이트(OR)(621b) 및 논리곱 로직 게이트(AND)(622b)를 포함할 수 있다.
논리합 로직 게이트(621b)는 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)를 논리합 연산하여 제1 내부 칩 선택 신호(ICS1)를 발생한다. 제1 내부 칩 선택 신호(ICS1)는 제1 반도체 다이(202b) 내부의 제어 로직으로 제공될 수 있다.
논리곱 로직 게이트(612b)는 제1 칩 선택 신호(CS1) 및 제1 내부 칩 선택 신호(ICS1)를 논리곱 연산하여 제1 경로 선택 신호(PSEL1)를 발생한다. 일 실시예에서, 제1 경로 선택 신호(PSEL1)는 도 6을 참조하여 설명한 바와 같이 제1 반도체 다이(202b)의 변환 블록(CBK1)에 제공될 수 있다. 변환 블록(CBK1)은 제1 경로 선택 신호(PSEL1)에 응답하여 스위칭 동작을 수행함으로써 하위 입출력 버퍼(LIOB1) 및 상위 입출력 버퍼(UIOB1) 중 하나를 선택적으로 다이 입출력 패드부(222)에 연결할 수 있다. 다른 실시예에서, 제1 경로 선택 신호(PSEL1)는 도 8을 참조하여 설명한 바와 같이 제1 반도체 다이(202b)의 입출력 버퍼(LIOB1, UIOB1)에 제공될 수 있다. 제1 경로 선택 신호(PSEL1)에 응답하여 하위 입출력 버퍼(LIOB1) 또는 상위 입출력 버퍼(UIOB1)를 인에이블시킴으로써 하위 입출력 버퍼(LIOB1) 및 상위 입출력 버퍼(UIOB1) 중 하나를 선택적으로 다이 입출력 패드부(222)에 연결할 수 있다.
도 17b를 참조하면, 제2 반도체 다이(302b)의 경로 제어부(702b)는 버퍼(BF)(721b) 및 논리곱 로직 게이트(AND)(722b)를 포함할 수 있다.
논리합 로직 게이트(721b)는 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)를 논리합 연산하여 제2 내부 칩 선택 신호(ICS2)를 발생한다. 제2 내부 칩 선택 신호(ICS2)는 제2 반도체 다이(302b) 내부의 제어 로직으로 제공될 수 있다.
논리곱 로직 게이트(722b)는 제2 칩 선택 신호(CS2) 및 제2 내부 칩 선택 신호(ICS2)를 논리곱 연산하여 제2 경로 선택 신호(PSEL2)를 발생한다. 일 실시예에서, 제2 경로 선택 신호(PSEL2)는 도 6을 참조하여 설명한 바와 같이 제2 반도체 다이(302b)의 변환 블록(CBK1)에 제공될 수 있다. 변환 블록(CBK1)은 제2 경로 선택 신호(PSEL1)에 응답하여 스위칭 동작을 수행함으로써 하위 입출력 버퍼(LIOB1) 및 상위 입출력 버퍼(UIOB1) 중 하나를 선택적으로 다이 입출력 패드부(222)에 연결할 수 있다. 다른 실시예에서, 제2 경로 선택 신호(PSEL2)는 도 8을 참조하여 설명한 바와 같이 제2 반도체 다이(302b)의 입출력 버퍼(LIOB1, UIOB1)에 제공될 수 있다. 제2 경로 선택 신호(PSEL2)에 응답하여 하위 입출력 버퍼(LIOB1) 또는 상위 입출력 버퍼(UIOB1)를 인에이블시킴으로써 하위 입출력 버퍼(LIOB1) 및 상위 입출력 버퍼(UIOB1) 중 하나를 선택적으로 다이 입출력 패드부(222)에 연결할 수 있다.
도 17c를 참조하면, 제1 경우(CASE1) 및 제2 경우(CASE2)는 메모리 칩(12b)이 액세스되는 경우에 해당하고, 제3 경우(CASE3)는 메모리 칩(12b)이 액세스되지 않는 경우에 해당한다.
메모리 칩(12b)이 액세스되는 경우, 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2) 중 하나가 논리 하이 레벨(H)로 활성화된다. 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2) 중 하나가 활성화되는 경우, 제1 내부 칩 선택 신호(ICS2) 및 제2 내부 칩 선택 신호(ICS2)가 논리 하이 레벨로 활성화되고, 제1 반도체 다이(202b) 및 제2 반도체 다이(302b)가 동시에 선택될 수 있다. 한편, 제1 칩 선택 신호(CS1)의 논리 레벨에 따라서, 제1 경로 선택 신호(PSEL1) 및 제2 경로 선택 신호(PSEL2)의 논리 레벨이 결정될 수 있다.
메모리 칩(12b)이 액세스되지 않는 경우, 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)가 모두 논리 로우 레벨로 비활성화된다. 제1 및 제2 내부 칩 선택 신호들(ICS1, ICS2)은 논리 로우 레벨로 비활성화되고, 제1 및 제2 경로 선택 신호들(PSEL1, PSEL2)도 마찬가지로 논리 로우 레벨로 비활성화된다.
이와 같이, 제1 반도체 다이(202b) 및 제2 반도체 다이(302b)의 각각은 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)를 수신하고 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2) 중 하나가 활성화될 때 동시에 선택될 수 있다. 또한, 제1 칩 선택 신호(CS1) 및 제2 칩 선택 신호(CS2)에 기초하여 경로 선택 신호들(PSEL1, PSEL2)을 발생할 수 있고, 경로 선택 신호들(PSEL1, PSEL2)에 기초하여 상기 하위 입출력 버퍼 및 상기 상위 입출력 버퍼 중 하나를 선택적으로 상기 다이 입출력 패드부에 연결할 수 있다.
도 18은 본 발명의 실시예들에 따른 적층형 메모리 칩을 나타내는 회로도이다.
도 18을 참조하면, 적층형 메모리 칩(13)은 칩 입출력 패드부(23), 제1 반도체 다이(SD1)(203), 제2 반도체 다이(SD2)(303), 제3 반도체 다이(SD3)(204) 및 제4 반도체 다이(SD4)(304)를 포함할 수 있다.
칩 입출력 패드부(23)는 외부 장치와 연결되는 칩 코맨드-어드레스 패드부(33), 칩 하위 데이터 패드부(43) 및 칩 상위 데이터 패드부(53)를 포함한다. 예를 들어, 칩 코맨드-어드레스 패드부(33)는 제1 공통 칩 선택 신호(CS1), 제2 공통 칩 선택 신호(CS2) 및 코맨드-어드레스 신호들(CA)를 수신하는 s+2개의 패드들을 포함할 수 있다. 칩 하위 데이터 패드부(43)는 m 비트의 하위 데이터(LDQ)를 교신하는 m 개의 패드들을 포함할 수 있고, 칩 상위 데이터 패드부(53)는 m 비트의 상위 데이터(DQm~DQ2m-1)를 교신하는 m 개의 패드들을 포함할 수 있다.
제1 반도체 다이(203), 제2 반도체 다이(303), 제3 반도체 다이(204) 및 제4 반도체 다이(304)는 동일한 구조의 다이 입출력 패드부들(223, 323, 224, 324)을 각각 포함할 수 있고, 다이 입출력 패드부들(223, 323, 224, 324)은 각각 칩 입출력 패드부(23)에 상응할 수 있다. 여기서, 두 개의 패드부들이 상응한다는 것은 두 개의 패드부들이 동일한 신호들을 교신하기 위한 동일한 개수의 패드들을 포함하는 것을 나타낸다.
제1 반도체 다이(203)의 다이 입출력 패드부(223)는, 칩 코맨드-어드레스 패드부(33)에 상응하는 다이 코맨드-어드레스 패드부(233), 칩 하위 데이터 패드부(43)에 상응하는 다이 하위 데이터 패드부(243) 및 칩 상위 데이터 패드부(53)에 상응하는 다이 상위 데이터 패드부(253)를 포함할 수 있다. 제2 반도체 다이(303)의 다이 입출력 패드부(323)는, 칩 코맨드-어드레스 패드부(33)에 상응하는 다이 코맨드-어드레스 패드부(333), 칩 하위 데이터 패드부(43)에 상응하는 다이 하위 데이터 패드부(343) 및 칩 상위 데이터 패드부(53)에 상응하는 다이 상위 데이터 패드부(353)를 포함할 수 있다.
제3 반도체 다이(204)의 다이 입출력 패드부(224)는, 칩 코맨드-어드레스 패드부(33)에 상응하는 다이 코맨드-어드레스 패드부(234), 칩 하위 데이터 패드부(43)에 상응하는 다이 하위 데이터 패드부(244) 및 칩 상위 데이터 패드부(53)에 상응하는 다이 상위 데이터 패드부(254)를 포함할 수 있다. 제4 반도체 다이(304)의 다이 입출력 패드부(324)는, 칩 코맨드-어드레스 패드부(33)에 상응하는 다이 코맨드-어드레스 패드부(334), 칩 하위 데이터 패드부(43)에 상응하는 다이 하위 데이터 패드부(344) 및 칩 상위 데이터 패드부(53)에 상응하는 다이 상위 데이터 패드부(354)를 포함할 수 있다.
제1 반도체 다이(203)의 다이 코맨드-어드레스 패드부(233), 제2 반도체 다이(303)의 다이 코맨드-어드레스 패드부(333), 제3 반도체 다이(204)의 다이 코맨드-어드레스 패드부(234) 및 제4 반도체 다이(304)의 다이 코맨드-어드레스 패드부(334)는 칩-코맨드 어드레스 패드부(33)에 공통으로 연결될 수 있다. 제1 반도체 다이(203)의 다이 하위 데이터 패드부(243) 및 제3 반도체 다이(204)의 다이 하위 데이터 패드부(244)는 칩 하위 데이터 패드부(43)와 전기적으로 연결되고 제1 반도체 다이(203)의 다이 상위 데이터 패드부(253) 및 제3 반도체 다이(204)의 다이 상위 데이터 패드부(254)는 칩 상위 데이터 패드부(53)와 전기적으로 단절될 수 있다. 제2 반도체 다이(303)의 다이 상위 데이터 패드부(353) 및 제4 반도체 다이(304)의 다이 상위 데이터 패드부(354)는 칩 상위 데이터 패드부(53)와 전기적으로 연결되고 제2 반도체 다이(303)의 다이 하위 데이터 패드부(343) 및 제4 반도체 다이(304)의 다이 하위 데이터 패드부(344)는 칩 하위 데이터 패드부(43)와 전기적으로 단절될 수 있다.
제1 반도체 다이(203) 및 제2 반도체 다이(303)는 제1 공통 칩 선택 신호(CS1)를 수신하고 제1 공통 칩 선택 신호(CS1)가 활성화될 때 동시에 선택될 수 있다. 또한, 제3 반도체 다이(204) 및 제4 반도체 다이(304)는 제2 공통 칩 선택 신호(CS2)를 수신하고 제2 공통 칩 선택 신호(CS2)가 활성화될 때 동시에 선택될 수 있다.
이와 같이, 적층된 복수의 반도체 다이들의 각각을 칩 하위 데이터 패드부 및 칩 상위 데이터 패드부 중 하나에 선택적으로 연결하여 상기 반도체 다이들에 대한 입출력 부하를 감소함으로써 동작 속도를 증가시키고 입출력 파워를 감소시킬 수 있다. 입출력 부하의 감소에 의해 적층되는 반도체 다이들의 개수를 증가함으로써 고용량의 메모리를 효율적으로 구현할 수 있다.
도 19a 및 19b는 도 18의 적층형 메모리 칩의 실시예들을 나타내는 단면도들이다.
도 19a 및 19b에서 횡 방향의 화살표는 관통 비아가 해당 반도체 다이의 내부 회로에 전기적으로 연결되는 것을 나타낸다. 관통 비아와 내부 회로 사이의 전기적 연결은 전기 퓨즈의 선택적인 절단, 제어 신호에 응답한 스위치회로의 선택적인 개폐에 의해 구현될 수 있다.
도 19a를 참조하면, 제1 반도체 다이(203a)의 바로 위에 제3 반도체 다이(204a)가 적층될 수 있고, 제2 반도체 다이(303a)의 바로 위에 제4 반도체 다이(304a)가 적층될 수 있다. 제1 공통 칩 선택 신호(CS1)를 전달하는 관통 비아들은 제1 반도체 다이(203a) 및 제2 반도체 다이(303a)의 내부 회로들에 전기적으로 연결될 수 있고, 제2 공통 칩 선택 신호(CS2)를 전달하는 관통 비아들은 제3 반도체 다이(204a) 및 제4 반도체 다이(304a)의 내부 회로들에 전기적으로 연결될 수 있다. 코맨드-어드레스 신호(CA)를 전달하는 관통 비아들은 제1 내지 제 4 반도체 다이들(203a, 303a, 204a, 304a)의 내부 회로들에 각각 연결될 수 있다.
도 19b를 참조하면, 제1 반도체 다이(203b)의 바로 위에 제2 반도체 다이(303b)가 적층될 수 있고, 제3 반도체 다이(204b)의 바로 위에 제4 반도체 다이(304b)가 적층될 수 있다. 제1 공통 칩 선택 신호(CS1)를 전달하는 관통 비아들은 제1 반도체 다이(203b) 및 제2 반도체 다이(303b)의 내부 회로들에 전기적으로 연결될 수 있고, 제2 공통 칩 선택 신호(CS2)를 전달하는 관통 비아들은 제3 반도체 다이(204b) 및 제4 반도체 다이(304b)의 내부 회로들에 전기적으로 연결될 수 있다. 코맨드-어드레스 신호(CA)를 전달하는 관통 비아들은 제1 내지 제 4 반도체 다이들(203b, 303b, 204b, 304b)의 내부 회로들에 각각 연결될 수 있다.
도 20은 본 발명의 실시예들에 따른 적층형 메모리 칩을 나타내는 회로도이고, 도 21은 도 20의 적층형 메모리 칩의 일 실시예를 나타내는 단면도이다.
도 20 및 21을 참조하면, 적층형 메모리 칩(15)은 칩 입출력 패드부(20), 제1 반도체 다이(SD1)(205), 제2 반도체 다이(SD2)(207), 제3 반도체 다이(SD3)(305) 및 제4 반도체 다이(SD4)(307)를 포함할 수 있다.
칩 입출력 패드부(25)는 외부 장치와 연결되는 칩 코맨드-어드레스 패드부(35), 제1 칩 쿼터 데이터 패드부(45), 제2 칩 쿼터 데이터 패드부(46), 제3 칩 쿼터 데이터 패드부(55) 및 제4 칩 쿼터 데이터 패드부(56)를 포함한다. 예를 들어, 칩 코맨드-어드레스 패드부(35)는 공통 칩 선택 신호(CS) 및 코맨드-어드레스 신호들(CA)를 수신하는 s+1개의 패드들을 포함할 수 있다. 제1 칩 쿼터 데이터 패드부(45)는 m/2 비트의 제1 쿼터 데이터(1QDQ)를 교신하는 m/2개의 패드들을 포함할 수 있고, 제2 칩 쿼터 데이터 패드부(46)는 m/2 비트의 제2 쿼터 데이터(2QDQ)를 교신하는 m/2개의 패드들을 포함할 수 있고, 제3 칩 쿼터 데이터 패드부(55)는 m/2 비트의 제3 쿼터 데이터(3QDQ)를 교신하는 m/2개의 패드들을 포함할 수 있고 제4 칩 쿼터 데이터 패드부(56)는 m/2 비트의 제4 쿼터 데이터(4QDQ)를 교신하는 m/2개의 패드들을 포함할 수 있다.
제1 반도체 다이(205), 제2 반도체 다이(207), 제3 반도체 다이(305) 및 제4 반도체 다이(307)는 동일한 구조의 다이 입출력 패드부들(225, 227, 325, 327)을 각각 포함할 수 있고, 다이 입출력 패드부들(225, 227, 325, 327)은 각각 칩 입출력 패드부(25)에 상응할 수 있다. 여기서, 두 개의 패드부들이 상응한다는 것은 두 개의 패드부들이 동일한 신호들을 교신하기 위한 동일한 개수의 패드들을 포함하는 것을 나타낸다.
제1 반도체 다이(205)의 다이 입출력 패드부(225)는, 칩 코맨드-어드레스 패드부(35)에 상응하는 다이 코맨드-어드레스 패드부(235), 제1 칩 쿼터 데이터 패드부(45)에 상응하는 제1 다이 쿼터 데이터 패드부(245), 제2 칩 쿼터 데이터 패드부(46)에 상응하는 제2 다이 쿼터 데이터 패드부(246), 제3 칩 쿼터 데이터 패드부(55)에 상응하는 제3 다이 쿼터 데이터 패드부(255) 및 제4 칩 쿼터 데이터 패드부(56)에 상응하는 제4 다이 쿼터 데이터 패드부(256)를 포함할 수 있다. 제2 반도체 다이(207)의 다이 입출력 패드부(227)는, 칩 코맨드-어드레스 패드부(35)에 상응하는 다이 코맨드-어드레스 패드부(237), 제1 칩 쿼터 데이터 패드부(45)에 상응하는 제1 다이 쿼터 데이터 패드부(247), 제2 칩 쿼터 데이터 패드부(46)에 상응하는 제2 다이 쿼터 데이터 패드부(248), 제3 칩 쿼터 데이터 패드부(55)에 상응하는 제3 다이 쿼터 데이터 패드부(257) 및 제4 칩 쿼터 데이터 패드부(56)에 상응하는 제4 다이 쿼터 데이터 패드부(258)를 포함할 수 있다.
제3 반도체 다이(305)의 다이 입출력 패드부(325)는, 칩 코맨드-어드레스 패드부(35)에 상응하는 다이 코맨드-어드레스 패드부(335), 제1 칩 쿼터 데이터 패드부(45)에 상응하는 제1 다이 쿼터 데이터 패드부(345), 제2 칩 쿼터 데이터 패드부(46)에 상응하는 제2 다이 쿼터 데이터 패드부(346), 제3 칩 쿼터 데이터 패드부(55)에 상응하는 제3 다이 쿼터 데이터 패드부(355) 및 제4 칩 쿼터 데이터 패드부(56)에 상응하는 제4 다이 쿼터 데이터 패드부(356)를 포함할 수 있다. 제4 반도체 다이(307)의 다이 입출력 패드부(327)는, 칩 코맨드-어드레스 패드부(35)에 상응하는 다이 코맨드-어드레스 패드부(337), 제1 칩 쿼터 데이터 패드부(45)에 상응하는 제1 다이 쿼터 데이터 패드부(347), 제2 칩 쿼터 데이터 패드부(46)에 상응하는 제2 다이 쿼터 데이터 패드부(348), 제3 칩 쿼터 데이터 패드부(55)에 상응하는 제3 다이 쿼터 데이터 패드부(357) 및 제4 칩 쿼터 데이터 패드부(56)에 상응하는 제4 다이 쿼터 데이터 패드부(358)를 포함할 수 있다.
제1 반도체 다이(205)의 다이 코맨드-어드레스 패드부(235), 제2 반도체 다이(207)의 다이 코맨드-어드레스 패드부(237), 제3 반도체 다이(305)의 다이 코맨드-어드레스 패드부(335) 및 제4 반도체 다이(307)의 다이 코맨드-어드레스 패드부(337)는 칩-코맨드 어드레스 패드부(35)에 공통으로 연결될 수 있다.
제1 반도체 다이(205)의 데이터 패드들(245, 246, 255, 256) 중에서 제1 다이 쿼터 데이터 패드부(245)만이 제1 칩 쿼터 데이터 패드부(45)와 전기적으로 연결되고, 제2 반도체 다이(207)의 데이터 패드들(247, 248, 257, 258) 중에서 제2 다이 쿼터 데이터 패드부(248)만이 제2 칩 쿼터 데이터 패드부(46)와 전기적으로 연결될 수 있다. 제3 반도체 다이(305)의 데이터 패드들(345, 346, 355, 356) 중에서 제3 다이 쿼터 데이터 패드부(355)만이 제3 칩 쿼터 데이터 패드부(55)와 전기적으로 연결되고, 제4 반도체 다이(307)의 데이터 패드들(347, 348, 357, 358) 중에서 제4 다이 쿼터 데이터 패드부(358)만이 제4 칩 쿼터 데이터 패드부(56)와 전기적으로 연결될 수 있다.
제1 반도체 다이(205), 제2 반도체 다이(207), 제3 반도체 다이(305) 및 제4 반도체 다이(307)는 공통 칩 선택 신호(CS)를 수신하고 공통 칩 선택 신호(CS)가 활성화될 때 동시에 선택될 수 있다.
이와 같이, 적층된 복수의 반도체 다이들의 각각을 4개의 칩 쿼터 데이터 패드부들 중 하나에 선택적으로 연결하여 상기 반도체 다이들에 대한 입출력 부하를 감소함으로써 동작 속도를 증가시키고 입출력 파워를 감소시킬 수 있다. 입출력 부하의 감소에 의해 적층되는 반도체 다이들의 개수를 증가함으로써 고용량의 메모리를 효율적으로 구현할 수 있다.
이하, 도 22 내지 25를 참조하여, JEDEC(Joint Electron Device Engineering Council)의 LPDDR4(low-power double data rate 4) 표준에 따른 메모리 장치에 본 발명의 기술적 사상을 적용한 실시예들을 설명한다.
도 22는 본 발명의 일 실시예에 따른 적층형 메모리 칩을 나타내는 사시도이다.
도 22를 참조하면, 적층형 메모리 칩(18)은 베이스 기판(108) 및 베이스 기판(108) 위에 적층되는 복수의 반도체 다이들(208, 308)을 포함한다. 도 22에는 편의상 제1 반도체 다이(208) 및 제2 반도체 다이(308)를 도시하였으나 하나의 메모리 칩(18)에 함께 패키징되는 반도체 다이들의 개수는 3개 또는 그 이상일 수 있다.
베이스 기판(108)은 제1 채널 영역(CHN_A)에 상응하는 제1 칩 입출력 패드부 및 제2 채널 영역(CHN_B)에 상응하는 제2 칩 입출력 패드부를 포함할 수 있다. 상기 제1 칩 입출력 패드부는 외부 장치와 연결되는 제1 칩 코맨드-어드레스 패드부(38), 제1 칩 하위 데이터 패드부(48) 및 제1 칩 상위 데이터 패드부(58)를 포함하고, 상기 제2 칩 입출력 패드부는 외부 장치와 연결되는 제2 칩 코맨드-어드레스 패드부(39), 제2 칩 하위 데이터 패드부(49) 및 제2 칩 상위 데이터 패드부(59)를 포함한다.
제1 칩 코맨드-어드레스 패드부(38)는 제1 칩 선택 신호(CSA), 제1 클록 인에이블 신호(CKEA) 및 제1 코맨드-어드레스 신호들(CAA0~CAA5)을 수신하는 복수의 패드들을 포함할 수 있다. 제1 칩 하위 데이터 패드부(48)는 8비트의 하위 데이터(DQA0~DQA7)를 교신하는 8 개의 패드들을 포함할 수 있고, 제1 칩 상위 데이터 패드부(58)는 8 비트의 상위 데이터(DQA8~DQA15)를 교신하는 8 개의 패드들을 포함할 수 있다.
제2 칩 코맨드-어드레스 패드부(39)는 제2 칩 선택 신호(CSB), 제2 클록 인에이블 신호(CKEB) 및 제2 코맨드-어드레스 신호들(CAB0~CAB5)을 수신하는 복수의 패드들을 포함할 수 있다. 제2 칩 하위 데이터 패드부(49)는 8비트의 하위 데이터(DQB0~DQB7)를 교신하는 8 개의 패드들을 포함할 수 있고, 제2 칩 상위 데이터 패드부(59)는 8 비트의 상위 데이터(DQB8~DQB15)를 교신하는 8 개의 패드들을 포함할 수 있다.
제1 반도체 다이(208) 및 제2 반도체 다이(308)의 각각은 서로 독립적으로 동작하는 제1 채널 영역(CHN_A) 및 제2 채널 영역(CHN_B)을 포함할 수 있다. 도 22에는 제2 반도체 다이(308) 위에 제1 반도체 다이(208)가 적층된 예가 도시되어 있으며, 도 22에는 편의상 제1 반도체 다이(208)의 다이 입출력 패드부(238, 239, 248, 249, 258, 259)만이 도시되어 있다. 제1 반도체 다이(208) 및 제2 반도체 다이(308)는 동일한 구조의 다이 입출력 패드부를 각각 포함할 수 있고, 상기 다이 입출력 패드부들은 각각 칩 입출력 패드부에 상응할 수 있다. 여기서, 두 개의 패드부들이 상응한다는 것은 두 개의 패드부들이 동일한 신호들을 교신하기 위한 동일한 개수의 패드들을 포함하는 것을 나타낸다.
제1 반도체 다이(208)는 제1 채널 영역(CHN_A)에 상응하는 제1 다이 입출력 패드부(238, 248, 258) 및 제2 채널 영역(CHN_B)에 상응하는 제2 다이 입출력 패드부(239, 249, 259)를 포함할 수 있다. 제1 다이 입출력 패드부(238, 248, 258)는 제1 칩 코맨드-어드레스 패드부(38)에 상응하는 제1 다이 코맨드-어드레스 패드부(238), 제1 칩 하위 데이터 패드부(48)에 상응하는 제1 다이 하위 데이터 패드부(248) 및 제1 칩 상위 데이터 패드부(58)에 상응하는 제1 다이 상위 데이터 패드부(258)를 포함할 수 있다. 제2 다이 입출력 패드부(239, 249, 259)는 제2 칩 코맨드-어드레스 패드부(39)에 상응하는 제2 다이 코맨드-어드레스 패드부(239), 제2 칩 하위 데이터 패드부(49)에 상응하는 제2 다이 하위 데이터 패드부(249) 및 제2 칩 상위 데이터 패드부(59)에 상응하는 제2 다이 상위 데이터 패드부(259)를 포함할 수 있다. 제2 반도체 다이(308)도 제1 반도체 다이(208)와 동일한 구조의 제1 채널 영역(CHN_A)에 상응하는 제1 다이 입출력 패드부(미도시) 및 제2 채널 영역(CHN_B)에 상응하는 제2 다이 입출력 패드부를 포함할 수 있다.
제1 반도체 다이(208)의 다이 코맨드-어드레스 패드부들(238, 239) 및 제2 반도체 다이(308)의 다이 코맨드-어드레스 패드부들(미도시)은 칩-코맨드 어드레스 패드부들(38, 39)에 공통으로 연결될 수 있다. 제1 반도체 다이(208)의 다이 하위 데이터 패드부들(248, 249)은 칩 하위 데이터 패드부들(48, 49)과 전기적으로 연결되고 제1 반도체 다이(208)의 다이 상위 데이터 패드부들(258, 259)은 칩 상위 데이터 패드부들(58, 59)과 전기적으로 단절될 수 있다. 제2 반도체 다이(308)의 다이 상위 데이터 패드부들(미도시)은 칩 상위 데이터 패드부들(58, 59)과 전기적으로 연결되고 제2 반도체 다이(308)의 다이 하위 데이터 패드부들(미도시)은 칩 하위 데이터 패드부들(48, 49)과 전기적으로 단절될 수 있다.
도 22에 도시된 바와 같이, 제1 반도체 다이(208) 및 제2 반도체 다이(308)는 본딩 와이어(bonding wire)들을 통하여 칩 하위 데이터 패드부들(48. 49) 및 칩 상위 데이터 패드부들(58, 59)과 각각 연결될 수 있다. 또한, 제1 반도체 다이(208) 및 제2 반도체 다이(308)는 본딩 와이어들을 통하여 칩 코맨드-어드레스 패드부들(38, 39)에 공통으로 연결될 수 있다. 다른 실시예에서, 도 11 등을 참조하여 전술한 바와 같이, 제1 반도체 다이(208) 및 제2 반도체 다이(308)는 관통 비아(TSV: through-silicon via)를 통하여 칩 코맨드-어드레스 패드부들(38, 39)에 공통으로 연결될 수 있다.
도 23은 도 22의 적층형 메모리 칩의 어드레싱을 설명하기 위한 도면이다.
도 23을 참조하면, 각 반도체 다이가 2개의 채널 영역들을 포함하는 경우, 각 반도체 다이의 메모리 용량이 4Gb, 8Gb, 16Gb일 때, 채널 당 메모리 용량은 각각 2Gb, 4Gb, 8Gb 일 수 있다. 각 채널은 8개의 메모리 뱅크들을 포함할 수 있으며, 뱅크 어드레스는 메모리 용량에 관계없이 3개의 어드레스 비트들(BA0, BA1, BA2)로서 결정될 수 있다. 채널당 데이터 폭(즉 데이터 패드들의 개수)이 16일 때, 행 어드레스를 나타내기 위한 어드레스 비트들(R0~R15)은 메모리 용량에 따라서 순차적으로 증가할 수 있고, 열 어드레스를 나타내기 위한 어드레스 비트들(C0~C9)은 고정될 수 있다.
도 10 내지 12를 참조하여 전술한 바와 같이, 메모리 용량이 각각 8Gb 인 2개의 반도체 다이들(201, 301)이 적층된 메모리 칩(11)의 경우에, 메모리 콘트롤러(551)는 16 Gb의 하나의 반도체 다이에 상응하는 인터페이스를 통하여 메모리 칩(11)을 제어할 수 있다. 메모리 콘트롤러(551)는 하나의 반도체 다이를 액세스하기 위해 필요한 어드레스 비트 신호들(R0~R14) 이외의 최상위 어드레스 비트 신호(R15)를 추가적으로 메모리 칩(11)에 전송할 수 있다. 전술한 경로 선택 신호(PSEL)는 공통 칩 선택 신호(CS) 및 이러한 최상위 어드레스 비트 신호(R15)에 기초하여 발생될 수 있다.
도 24는 도 22의 적층형 메모리 칩의 코맨드의 일부를 나타내는 도면이고, 도 25는 도 22의 적층형 메모리 장치의 동작을 나타내는 타이밍도이다.
도 24에는 제1 액티브 코맨드(ACT1), 제2 액티브 코맨드(ACT2), 제1 기입 코맨드(WR1), 제1 독출 코맨드(RD1) 및 제2 카스 코맨드(CAS2)를 나타내는 칩 선택 신호(CS) 및 코맨드-어드레스 신호들(CA0~CA5)의 조합이 도시되어 있다. H는 논리 하이 레벨을 나타내고, L은 논리 로우 레벨을 나타내고, R0~R15는 행 어드레스 신호(RA)의 비트들을 나타내고, BA0~BA2는 뱅크 어드레스(BA)의 비트들을 나타내고, V는 논리 로우 레벨 또는 논리 하이 레벨일 수 있음을 나타내고, BL은 버스트 길이(burst length)를 나타내고, C2~C8은 열 어드레스(CA)의 비트들을 나타내고, AP는 오토 프리차지(auto precharge)를 나타낸다. R1은 클록 신호(CK)의 첫 번째 상승 에지를 나타내고, R2는 클록 신호(CK)의 두 번째 상승 에지를 나타낸다.
도 25에는 버스트 독출 동작 또는 버스트 기입 동작에 상응하는 시퀀스가 도시되어 있다. 코맨드 신호는 제1 코맨드 신호(ACT1)와 제1 코맨드 신호(ACT2)의 조합으로 나타내고, 독출 코맨드는 제1 독출 코맨드와 제2 카스 코맨드(CAS2)의 조합으로 나타내고, 기입 코맨드는 제1 기입 코맨드(WR1)와 제2 카스 코맨드(CAS2)의 조합으로 나타낼 수 있다. 이와 같이, 도 22의 메모리 칩(18)은 칩 코맨드-어드레스 패드부(38, 39)를 통하여 복수의 클록 주기들(예를 들어, 4개의 클록 주기들) 동안에 코맨드와 어드레스를 수신할 수 있다. 메모리 칩에 코맨드가 입력될 때, 클록 인에이블 신호(CKE)는 논리 하이 레벨을 유지할 수 있다.
본 발명의 실시예들에 따라서, 제1 반도체 다이(SD1)의 다이 하위 데이터 패드부는 칩 하위 데이터 패드부와 전기적으로 연결되어 하위 데이터(DQ[7:0])를 교신하고 제1 반도체 다이(SD1)의 다이 상위 데이터 패드부는 칩 상위 데이터 패드부와 전기적으로 단절될 수 있다. 제2 반도체 다이(SD2)의 다이 상위 데이터 패드부는 칩 상위 데이터 패드부와 전기적으로 연결되어 상위 데이터(DQ[15:8])를 교신하고 제2 반도체 다이(SD2)의 다이 하위 데이터 패드부는 칩 하위 데이터 패드부와 전기적으로 단절될 수 있다. 이와 같이, 적층된 복수의 반도체 다이들의 각각을 칩 하위 데이터 패드부 및 칩 상위 데이터 패드부 중 하나에 선택적으로 연결하여 반도체 다이들에 대한 입출력 부하를 감소함으로써 동작 속도를 증가시키고 입출력 파워를 감소시킬 수 있다.
도 26은 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 26을 참조하면, 메모리 모듈(800)은 모듈 기판(810), 복수의 적층형 메모리 칩들(SMC) 및 버퍼 칩(BC)을 포함할 수 있다.
적층형 메모리 칩들(SMC)은 모듈 기판(810)에 장착되고, 적층형 메모리 칩들(SMC)은 데이터 버스(815)를 통하여 기입 모드에서 메모리 콘트롤러와 같은 외부 장치로부터 데이터(DQ)를 수신하거나 독출 모드에서 데이터(DQ)를 외부 장치로 전송할 수 있다.
버퍼 칩(BC)은 모듈 기판(810)에 장착되고 외부로부터 수신한 코맨드-어드레스 신호들(CMD, ADD)을 버퍼링하여 제어 버스(813, 814)를 통하여 적층형 메모리 칩들(SMC)로 전달할 수 있다. 버퍼 칩(BC)은 메모리 모듈(800)의 제어 정보를 저장하는 레지스터 등을 포함할 수 있다.
적층형 메모리 칩들(SMC)의 각각은 상하로 적층된 복수의 반도체 다이들을 각각 포함한다. 전술한 바와 같이, 상기 반도체 다이들의 각각은, 칩 코맨드-어드레스 패드부 및 칩 하위 데이터 패드부와 전기적으로 연결되고 칩 상위 데이터 패드부와 전기적으로 단절되거나, 칩 코맨드-어드레스 패드부 및 칩 상위 데이터 패드부와 전기적으로 연결되고 칩 하위 데이터 패드부와 전기적으로 단절된다. 이와 같이, 적층된 복수의 반도체 다이들의 각각을 칩 하위 데이터 패드부 및 칩 상위 데이터 패드부 중 하나에 선택적으로 연결하여 반도체 다이들에 대한 입출력 부하를 감소함으로써 동작 속도를 증가시키고 입출력 파워를 감소시킬 수 있다.
도 27은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 27에 도시된 바와 같이, 반도체 메모리 장치(901)는 다수의 반도체 다이들 또는 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있다. 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 레이어이고 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 레이어일 수 있다.
반도체 레이어들(LA1 내지 LAk)은 관통 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 레이어(LA1)는 칩 입출력 패드부를 통해 외부의 메모리 컨트롤러(미도시)와 통신할 수 있다. 상기 칩 입출력 패드부는 마스터 레이어(LA1)의 하면에 형성되거나 베이스 기판(미도시)에 형성될 수 있다.
제1 반도체 레이어(910) 내지 제k 반도체 레이어는 각각 메모리 셀 어레이 영역(921)을 구동하기 위한 각종 주변 회로들(922)을 구비한다. 예컨데, 주변 회로들(922)은 각 메모리 셀 어레이 영역(921)의 워드 라인을 구동하기 위한 로우 드라이버(X-Driver)와, 각 메모리 영역의 비트 라인을 구동하기 위한 칼럼 드라이버(Y-Driver)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부, 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼 등을 구비할 수 있다.
제1 반도체 레이어(910)는 제어 로직을 더 포함할 수 있다. 제어 로직은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(921)에 대한 액세스를 제어하고, 메모리 영역(921)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
제1 반도체 레이어(910) 내지 제k 반도체 레이어는 각각 전술한 변환 블록(CBK)(960)을 포함할 수 있다. 제1 반도체 레이어(910) 내지 제k 반도체 레이어는 변환 블록(960)을 이용하여 칩 하위 데이터 패드에 연결된 관통 비아(TSV) 또는 칩 상위 데이터 패드에 연결된 관통 비아를 선택적으로 내부 회로에 연결할 수 있다.
도 28은 본 발명의 실시예들에 따른 적층형 메모리 장치가 적용된 메모리 시스템을 나타내는 블록도이다.
도 28을 참조하면, 메모리 시스템(1000)은 메모리 모듈(1010) 및 메모리 컨트롤러(1020)를 포함할 수 있다. 메모리 모듈(1010)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 칩(DRAM1~DRAMl, 1030)을 포함할 수 있다. 예컨대, 반도체 메모리 칩(1030)은 DRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 칩(1030)은 상하로 적층된 복수의 반도체 다이들을 포함할 수 있다. 상기 반도체 다이들은 하나의 인터페이스 다이(1031)와 적어도 하나의 메모리 다이 또는 슬레이브 다이(1032)를 포함할 수 있다. 서로 적층된 반도체 다이들 사이의 신호의 전달은 관통 실리콘 비아(TSV) 및/또는 본딩 와이어를 통하여 수행될 수 있다.
메모리 모듈(1010)은 시스템 버스를 통해 메모리 컨트롤러(1020)와 통신할 수 있다. 시스템 버스를 통하여 데이터 신호(DQ), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(1010)과 메모리 컨트롤러(1020) 사이에서 송수신될 수 있다.
전술한 바와 같이, 적층형 메모리 칩들(1030)에 적층된 상기 반도체 다이들(1032)의 각각은, 칩 코맨드-어드레스 패드부 및 칩 하위 데이터 패드부와 전기적으로 연결되고 칩 상위 데이터 패드부와 전기적으로 단절되거나, 칩 코맨드-어드레스 패드부 및 칩 상위 데이터 패드부와 전기적으로 연결되고 칩 하위 데이터 패드부와 전기적으로 단절된다. 이와 같이, 적층된 복수의 반도체 다이들의 각각을 칩 하위 데이터 패드부 및 칩 상위 데이터 패드부 중 하나에 선택적으로 연결하여 반도체 다이들에 대한 입출력 부하를 감소함으로써 동작 속도를 증가시키고 입출력 파워를 감소시킬 수 있다.
도 29는 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 29를 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다. 실시예에 따라, 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1210)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1220)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1220)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(1230)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 메모리 장치(1230)는 적층된 복수의 반도체 다이들을 포함한다. 전술한 바와 같이, 적층된 상기 반도체 다이들의 각각은, 칩 코맨드-어드레스 패드부 및 칩 하위 데이터 패드부와 전기적으로 연결되고 칩 상위 데이터 패드부와 전기적으로 단절되거나, 칩 코맨드-어드레스 패드부 및 칩 상위 데이터 패드부와 전기적으로 연결되고 칩 하위 데이터 패드부와 전기적으로 단절된다. 이와 같이, 적층된 복수의 반도체 다이들의 각각을 칩 하위 데이터 패드부 및 칩 상위 데이터 패드부 중 하나에 선택적으로 연결하여 반도체 다이들에 대한 입출력 부하를 감소함으로써 동작 속도를 증가시키고 입출력 파워를 감소시킬 수 있다.
비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1240)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(1200) 또는 모바일 시스템(1200)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 30은 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 30을 참조하면, 컴퓨팅 시스템(1300)은 프로세서(1310), 입출력 허브(1320), 입출력 컨트롤러 허브(1330), 적어도 하나의 메모리 모듈(1340) 및 그래픽 카드(1350)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1300)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1310)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1310)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1310)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 30에는 하나의 프로세서(1310)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1310)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1310)는 메모리 모듈(1340)의 동작을 제어하는 메모리 컨트롤러(1311)를 포함할 수 있다. 프로세서(1310)에 포함된 메모리 컨트롤러(1311)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1311)와 메모리 모듈(1340) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1340)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1311)는 입출력 허브(1320) 내에 위치할 수 있다. 메모리 컨트롤러(1311)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1340)은 적어도 하나의 적층형 메모리 칩을 포함하고, 상기 적층형 메모리 장치는 적층된 복수의 반도체 다이들을 포함한다. 전술한 바와 같이, 적층된 상기 반도체 다이들의 각각은, 칩 코맨드-어드레스 패드부 및 칩 하위 데이터 패드부와 전기적으로 연결되고 칩 상위 데이터 패드부와 전기적으로 단절되거나, 칩 코맨드-어드레스 패드부 및 칩 상위 데이터 패드부와 전기적으로 연결되고 칩 하위 데이터 패드부와 전기적으로 단절된다. 이와 같이, 적층된 복수의 반도체 다이들의 각각을 칩 하위 데이터 패드부 및 칩 상위 데이터 패드부 중 하나에 선택적으로 연결하여 반도체 다이들에 대한 입출력 부하를 감소함으로써 동작 속도를 증가시키고 입출력 파워를 감소시킬 수 있다.
입출력 허브(1320)는 그래픽 카드(1350)와 같은 장치들과 프로세서(1310) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1320)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 프로세서(1310)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 22에는 하나의 입출력 허브(1320)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1320)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1320)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1350)는 AGP 또는 PCIe를 통하여 입출력 허브(1320)와 연결될 수 있다. 그래픽 카드(1350)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1350)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1320)는, 입출력 허브(1320)의 외부에 위치한 그래픽 카드(1350)와 함께, 또는 그래픽 카드(1350) 대신에 입출력 허브(1320)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1320)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1330)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1330)는 내부 버스를 통하여 입출력 허브(1320)와 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 입출력 컨트롤러 허브(1330)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1330)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1330)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1310), 입출력 허브(1320) 및 입출력 컨트롤러 허브(1330)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1310), 입출력 허브(1320) 또는 입출력 컨트롤러 허브(1330) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
이와 같이 본 발명의 실시예들에 따른 메모리 칩, 메모리 모듈 및 메모리 시스템은, 다양한 및 시스템에 적응적으로 채용될 수 있고, 입출력 부하를 감소함으로써 동작 속도를 증가시키고 입출력 파워를 감소시킬 수 있다.
본 발명의 실시예들은 고용량 및/또는 고속의 메모리 장치가 요구되는 장치 및 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
20: 칩 입출력 패드부
30: 칩 코맨드-어드레스 패드부
40: 칩 하위 데이터 패드부
50: 칩 상위 데이터 패드부
220, 320: 다이 입출력 패드부
230, 330: 다이 코맨드-어드레스 패드부
240, 340: 다이 하위 데이터 패드부
250, 350: 다이 상위 데이터 패드부
CBK: 변환 블록
PSEL: 경로 선택 신호

Claims (20)

  1. 외부 장치와 연결되는 칩 코맨드-어드레스 패드부, 칩 하위 데이터 패드부 및 칩 상위 데이터 패드부를 포함하는 칩 입출력 패드부;
    상기 칩 코맨드-어드레스 패드부 및 상기 칩 하위 데이터 패드부와 전기적으로 연결되고 상기 칩 상위 데이터 패드부와 전기적으로 단절되는 제1 반도체 다이(semiconductor die); 및
    상기 칩 코맨드-어드레스 패드부 및 상기 칩 상위 데이터 패드부와 전기적으로 연결되고 상기 칩 하위 데이터 패드부와 전기적으로 단절되는 제2 반도체 다이를 포함하고,
    상기 제1 반도체 다이 및 상기 제2 반도체 다이의 각각은,
    상기 칩 코맨드-어드레스 패드부에 상응하는 다이 코맨드-어드레스 패드부, 상기 칩 하위 데이터 패드부에 상응하는 다이 하위 데이터 패드부 및 상기 칩 상위 데이터 패드부에 상응하는 다이 상위 데이터 패드부를 포함하는 다이 입출력 패드부;
    복수의 메모리 셀들이 형성되는 메모리 코어 및 상기 메모리 코어와 상기 다이 입출력 패드부 사이에 교신되는 데이터를 버퍼링하는 입출력 버퍼를 포함하는 메모리 영역; 및
    상기 다이 하위 데이터 패드부 및 상기 상위 데이터 패드부와 상기 입출력 버퍼 사이의 전기적인 연결을 제어하는 변환 블록을 포함하고,
    상기 메모리 영역의 입출력 버퍼는, 상기 다이 하위 데이터 패드부에 상응하는 하위 입출력 버퍼 및 상기 다이 상위 데이터 패드부에 상응하는 상위 입출력 버퍼를 포함하며,
    상기 변환 블록은,
    상기 하위 입출력 버퍼 및 상기 상위 입출력 버퍼에 연결된 스위치 블록;
    상기 스위치 블록과 상기 다이 하위 데이터 패드부 사이에 연결된 제1 퓨즈 어레이; 및
    상기 스위치 블록과 상기 다이 상위 데이터 패드부 사이에 연결된 제2 퓨즈 어레이를 포함하고,
    상기 제1 퓨즈 어레이 및 상기 제2 퓨즈 어레이 중 하나가 선택적으로 절단(cut)되는 적층형 메모리 칩.
  2. 제1 항에 있어서,
    상기 제1 반도체 다이 및 상기 제2 반도체 다이는 동일한 구조의 다이 입출력 패드부를 각각 포함하고,
    상기 다이 입출력 패드부는, 상기 칩 코맨드-어드레스 패드부에 상응하는 다이 코맨드-어드레스 패드부, 상기 칩 하위 데이터 패드부에 상응하는 다이 하위 데이터 패드부 및 상기 칩 상위 데이터 패드부에 상응하는 다이 상위 데이터 패드부를 포함하는 것을 특징으로 하는 적층형 메모리 칩.
  3. 제2 항에 있어서,
    상기 제1 반도체 다이의 다이 상위 데이터 패드부는 상기 제1 반도체 다이 내부의 메모리 영역과 전기적으로 단절되어 플로팅되고,
    상기 제2 반도체 다이의 다이 하위 데이터 패드부는 상기 제2 반도체 다이 내부의 메모리 영역과 전기적으로 단절되어 플로팅되는 것을 특징으로 하는 적층형 메모리 칩.
  4. 삭제
  5. 삭제
  6. 제1 항에 있어서,
    상기 제1 반도체 다이의 제2 퓨즈 어레이가 절단되어 상기 제1 반도체 다이의 다이 상위 데이터 패드부가 플로팅되고,
    상기 제2 반도체 다이의 제1 퓨즈 어레이가 절단되어 상기 제2 반도체 다이의 다이 하위 데이터 패드부가 플로팅되는 것을 특징으로 하는 적층형 메모리 칩.
  7. 제1 항에 있어서,
    상기 변환 블록은 경로 선택 신호에 응답하여 상기 하위 입출력 버퍼 및 상기 상위 입출력 버퍼 중 하나를 선택적으로 상기 다이 입출력 패드부와 전기적으로 연결하는 것을 특징으로 하는 적층형 메모리 칩.
  8. 제1 항에 있어서,
    경로 선택 신호에 응답하여 상기 하위 입출력 버퍼 및 상기 상위 입출력 버퍼 중 하나가 선택적으로 인에이블되는 것을 특징으로 하는 적층형 메모리 칩.
  9. 제1 항에 있어서,
    상기 제1 반도체 다이 및 상기 제2 반도체 다이의 각각은 하나의 공통 칩 선택 신호를 수신하고 상기 공통 칩 선택 신호가 활성화될 때 동시에 선택되는 것을 특징으로 하는 적층형 메모리 칩.
  10. 제9 항에 있어서,
    상기 공통 칩 선택 신호 및 최상위 어드레스 비트 신호에 기초하여 경로 선택 신호를 발생하는 경로 제어부를 더 포함하고,
    상기 경로 선택 신호에 기초하여 상기 하위 입출력 버퍼 및 상기 상위 입출력 버퍼 중 하나를 선택적으로 상기 다이 입출력 패드부에 연결하는 것을 특징으로 하는 적층형 메모리 칩.
  11. 제1 항에 있어서,
    상기 제1 반도체 다이 및 상기 제2 반도체 다이의 각각은 제1 칩 선택 신호 및 제2 칩 선택 신호를 수신하고, 상기 제1 칩 선택 신호 및 상기 제2 칩 선택 신호 중 하나가 활성화될 때 동시에 선택되는 것을 특징으로 하는 적층형 메모리 칩.
  12. 제11 항에 있어서,
    상기 제1 칩 선택 신호 및 상기 제2 칩 선택 신호에 기초하여 경로 선택 신호를 발생하는 경로 제어부를 더 포함하고,
    상기 경로 선택 신호에 기초하여 상기 하위 입출력 버퍼 및 상기 상위 입출력 버퍼 중 하나를 선택적으로 상기 다이 입출력 패드부에 연결하는 것을 특징으로 하는 적층형 메모리 칩.
  13. 제1 항에 있어서,
    상기 칩 코맨드-어드레스 패드부 및 상기 칩 하위 데이터 패드부와 전기적으로 연결되고 상기 칩 상위 데이터 패드부와 전기적으로 단절되는 제3 반도체 다이; 및
    상기 칩 코맨드-어드레스 패드부 및 상기 칩 상위 데이터 패드부와 전기적으로 연결되고 상기 칩 하위 데이터 패드부와 전기적으로 단절되는 제4 반도체 다이를 더 포함하는 적층형 메모리 칩.
  14. 제13 항에 있어서,
    상기 제1 반도체 다이 및 상기 제2 반도체 다이는 제1 공통 칩 선택 신호를 수신하고 상기 제1 공통 칩 선택 신호가 활성화될 때 동시에 선택되고,
    상기 제3 반도체 다이 및 상기 제4 반도체 다이는 제2 공통 칩 선택 신호를 수신하고 상기 제2 공통 칩 선택 신호가 활성화될 때 동시에 선택되는 것을 특징으로 하는 적층형 메모리 칩.
  15. 제1 항에 있어서,
    상기 제1 반도체 다이 및 상기 제2 반도체 다이의 각각은 서로 독립적으로 동작하는 제1 채널 영역 및 제2 채널 영역을 포함하는 것을 특징으로 하는 적층형 메모리 칩.
  16. 제1 항에 있어서,
    상기 칩 코맨드-어드레스 패드부를 통하여 복수의 클록 주기들 동안에 코맨드와 어드레스를 수신하는 것을 특징으로 하는 적층형 메모리 칩.
  17. 메모리 콘트롤러; 및
    상기 메모리 콘트롤러에 의해 제어되는 적어도 하나의 적층형 메모리 칩을 포함하고,
    상기 적층형 메모리 칩은,
    상기 메모리 콘트롤러와 연결되는 칩 코맨드-어드레스 패드부, 칩 하위 데이터 패드부 및 칩 상위 데이터 패드부를 포함하는 칩 입출력 패드부; 및
    복수의 반도체 다이(semiconductor die)들을 포함하고,
    상기 반도체 다이들의 각각은, 상기 칩 코맨드-어드레스 패드부 및 상기 칩 하위 데이터 패드부와 전기적으로 연결되고 상기 칩 상위 데이터 패드부와 전기적으로 단절되거나, 상기 칩 코맨드-어드레스 패드부 및 상기 칩 상위 데이터 패드부와 전기적으로 연결되고 상기 칩 하위 데이터 패드부와 전기적으로 단절되며,
    상기 반도체 다이들의 각각은,
    상기 칩 코맨드-어드레스 패드부에 상응하는 다이 코맨드-어드레스 패드부, 상기 칩 하위 데이터 패드부에 상응하는 다이 하위 데이터 패드부 및 상기 칩 상위 데이터 패드부에 상응하는 다이 상위 데이터 패드부를 포함하는 다이 입출력 패드부;
    복수의 메모리 셀들이 형성되는 메모리 코어 및 상기 메모리 코어와 상기 다이 입출력 패드부 사이에 교신되는 데이터를 버퍼링하는 입출력 버퍼를 포함하는 메모리 영역; 및
    상기 다이 하위 데이터 패드부 및 상기 상위 데이터 패드부와 상기 입출력 버퍼 사이의 전기적인 연결을 제어하는 변환 블록을 포함하고,
    상기 메모리 영역의 입출력 버퍼는, 상기 다이 하위 데이터 패드부에 상응하는 하위 입출력 버퍼 및 상기 다이 상위 데이터 패드부에 상응하는 상위 입출력 버퍼를 포함하며,
    상기 변환 블록은,
    상기 하위 입출력 버퍼 및 상기 상위 입출력 버퍼에 연결된 스위치 블록;
    상기 스위치 블록과 상기 다이 하위 데이터 패드부 사이에 연결된 제1 퓨즈 어레이; 및
    상기 스위치 블록과 상기 다이 상위 데이터 패드부 사이에 연결된 제2 퓨즈 어레이를 포함하고,
    상기 제1 퓨즈 어레이 및 상기 제2 퓨즈 어레이 중 하나가 선택적으로 절단(cut)되는 메모리 시스템.
  18. 제17 항에 있어서,
    상기 메모리 콘트롤러는 상기 반도체 다이들의 개수의 절반에 해당하는 개수의 칩 선택 신호들 및 상기 각각의 반도체 다이의 메모리 용량의 두 배의 메모리 용량에 상응하는 어드레스 비트 신호들을 통하여 상기 적층형 메모리 칩의 액세스를 제어하는 것을 특징으로 하는 메모리 시스템.
  19. 제17 항에 있어서,
    상기 메모리 콘트롤러는 상기 반도체 다이들의 개수와 같은 개수의 칩 선택 신호들 및 상기 각각의 반도체 다이의 메모리 용량에 상응하는 어드레스 비트 신호들을 통하여 상기 적층형 메모리 칩의 액세스를 제어하는 것을 특징으로 하는 메모리 시스템.
  20. 모듈 기판; 및
    상기 모듈 기판에 장착된 복수의 적층형 메모리 칩들을 포함하고,
    상기 적층형 메모리 칩들의 각각은,
    외부 장치와 연결되는 칩 코맨드-어드레스 패드부, 칩 하위 데이터 패드부 및 칩 상위 데이터 패드부를 포함하는 칩 입출력 패드부;
    상기 칩 코맨드-어드레스 패드부 및 상기 칩 하위 데이터 패드부와 전기적으로 연결되고 상기 칩 상위 데이터 패드부와 전기적으로 단절되는 제1 반도체 다이(semiconductor die); 및
    상기 칩 코맨드-어드레스 패드부 및 상기 칩 상위 데이터 패드부와 전기적으로 연결되고 상기 칩 하위 데이터 패드부와 전기적으로 단절되는 제2 반도체 다이를 포함하며,
    상기 제1 반도체 다이 및 상기 제2 반도체 다이의 각각은,
    상기 칩 코맨드-어드레스 패드부에 상응하는 다이 코맨드-어드레스 패드부, 상기 칩 하위 데이터 패드부에 상응하는 다이 하위 데이터 패드부 및 상기 칩 상위 데이터 패드부에 상응하는 다이 상위 데이터 패드부를 포함하는 다이 입출력 패드부;
    복수의 메모리 셀들이 형성되는 메모리 코어 및 상기 메모리 코어와 상기 다이 입출력 패드부 사이에 교신되는 데이터를 버퍼링하는 입출력 버퍼를 포함하는 메모리 영역; 및
    상기 다이 하위 데이터 패드부 및 상기 상위 데이터 패드부와 상기 입출력 버퍼 사이의 전기적인 연결을 제어하는 변환 블록을 포함하고,
    상기 메모리 영역의 입출력 버퍼는, 상기 다이 하위 데이터 패드부에 상응하는 하위 입출력 버퍼 및 상기 다이 상위 데이터 패드부에 상응하는 상위 입출력 버퍼를 포함하며,
    상기 변환 블록은,
    상기 하위 입출력 버퍼 및 상기 상위 입출력 버퍼에 연결된 스위치 블록;
    상기 스위치 블록과 상기 다이 하위 데이터 패드부 사이에 연결된 제1 퓨즈 어레이; 및
    상기 스위치 블록과 상기 다이 상위 데이터 패드부 사이에 연결된 제2 퓨즈 어레이를 포함하고,
    상기 제1 퓨즈 어레이 및 상기 제2 퓨즈 어레이 중 하나가 선택적으로 절단(cut)되는 메모리 모듈.
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