KR20210053390A - 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

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KR20210053390A
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조영민
변대석
김동성
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Abstract

본 발명의 실시예에 따른 메모리 장치는, 컨트롤러로부터 데이터 및 상기 데이터에 매핑된 소정의 가중치를 수신하고, 상기 가중치를 기초로 상기 데이터의 우선순위를 설정하여 상기 데이터를 제1 순위 데이터 및 제2 순위 데이터 중 어느 하나로 분류하는 우선순위 설정부, 상기 제1 순위 데이터를 저장하기 위한 제1 메모리 영역을 할당하여 제1 채널 그룹을 설정하고, 상기 제2 순위 데이터를 저장하기 위한 제2 메모리 영역을 할당하여 제2 채널 그룹을 설정하는 채널 제어부, 상기 제1 채널 그룹에 포함되는 적어도 하나의 채널과 연결되고, 상기 채널 제어부의 제어 하에 상기 제1 순위 데이터를 상기 제1 메모리 영역에 전송하는 제1 인터페이스, 및 상기 제2 채널 그룹에 포함되는 적어도 하나의 채널과 연결되고, 상기 채널 제어부의 제어 하에 상기 제2 순위 데이터를 상기 제2 메모리 영역에 전송하는 제2 인터페이스를 포함하고, 상기 제2 채널 그룹에 포함되는 적어도 하나의 채널에 연결된 데이터 입출력 핀의 개수는 상기 제1 채널 그룹에 포함되는 적어도 하나의 채널에 연결된 데이터 입출력 핀의 개수보다 많을 수 있다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템{MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
자동차 전장 사업이 발전함에 따라, 이미지 센서, 레이다(Radar), 라이다(Lidar) 등과 같은 다양한 종류의 센서들이 자동차에 탑재되고 있다. 이에 따라, 많은 양의 센싱 데이터를 효율적으로 처리하기 위하여, 더 빠른 데이터 처리 속도 및 데이터 전송 속도를 갖는 메모리 장치에 대한 요구가 증가하고 있다. 하지만, 기존의 메모리 장치의 경우, 데이터 처리 속도를 높이기 위해 비용이 증가할 수 밖에 없고, 전송 채널을 늘리는 데 물리적 한계가 있다는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 센싱 데이터를 중요도에 따라 분류하고, 중요도가 높은 센싱 데이터와 중요도가 낮은 센싱 데이터에 서로 다른 채널을 할당하여 처리하는 스마트 버퍼 및 이를 포함하는 메모리 장치를 제공하는 것이다.
본 발명의 실시예들에 따른 메모리 장치는, 컨트롤러로부터 데이터 및 상기 데이터에 매핑된 소정의 가중치를 수신하고, 상기 가중치를 기초로 상기 데이터의 우선순위를 설정하여 상기 데이터를 제1 순위 데이터 및 제2 순위 데이터 중 어느 하나로 분류하는 우선순위 설정부, 상기 제1 순위 데이터를 저장하기 위한 제1 메모리 영역을 할당하여 제1 채널 그룹을 설정하고, 상기 제2 순위 데이터를 저장하기 위한 제2 메모리 영역을 할당하여 제2 채널 그룹을 설정하는 채널 제어부, 상기 제1 채널 그룹에 포함되는 적어도 하나의 채널과 연결되고, 상기 채널 제어부의 제어 하에 상기 제1 순위 데이터를 상기 제1 메모리 영역에 전송하는 제1 인터페이스, 및 상기 제2 채널 그룹에 포함되는 적어도 하나의 채널과 연결되고, 상기 채널 제어부의 제어 하에 상기 제2 순위 데이터를 상기 제2 메모리 영역에 전송하는 제2 인터페이스를 포함하고, 상기 제2 채널 그룹에 포함되는 적어도 하나의 채널에 연결된 데이터 입출력 핀의 개수는 상기 제1 채널 그룹에 포함되는 적어도 하나의 채널에 연결된 데이터 입출력 핀의 개수보다 많을 수 있다.
또한, 본 발명의 실시예들에 따른 메모리 장치는, 복수의 센서들이 수집한 데이터 및 상기 데이터에 신경망(neural network) 연산을 수행하여 획득되는 소정의 가중치를 이용하여 상기 데이터에 우선순위를 설정하고, 상기 우선순위에 기초하여 복수의 메모리들 중 적어도 일부를 상기 데이터를 저장하기 위한 채널로서 할당하는 스마트 버퍼, 및 상기 복수의 메모리들을 포함하고, 복수의 와이어들 및 복수의 스루 실리콘 비아들(Through Silicon Via: TSV) 중 어느 하나를 이용하여 상기 스마트 버퍼에 연결되는 복수의 반도체 칩들을 포함하고, 상기 스마트 버퍼는 상기 복수의 반도체 칩들과 별개의 반도체 칩으로 구현되고, 상기 스마트 버퍼 및 상기 복수의 반도체 칩들은 하나의 반도체 기판에 실장되어 하나의 메모리 패키지를 제공할 수 있다.
또한, 본 발명의 실시예들에 따른 메모리 시스템은, 복수의 센서들이 생성한 데이터의 가중치를 산출하고, 상기 가중치를 이용하여 상기 데이터의 우선순위 정보를 생성하며, 상기 가중치가 소정의 제1 임계치를 초과하는 경우 상기 데이터를 고 대역폭 메모리(High Bandwidth Memory: HBM)에 저장하기 위한 HBM 모드 제어 신호를 생성하는 컨트롤러, 상기 고 대역폭 메모리를 포함하는 복수의 메모리들에 대해 복수의 채널 그룹들을 설정하는 채널 제어부와, 상기 복수의 채널 그룹들에 각각 구비되는 복수의 인터페이스들을 포함하는 스마트 버퍼, 및 상기 복수의 메모리들을 포함하는 메모리 영역을 포함하고, 상기 복수의 채널 그룹은, 상기 고 대역폭 메모리(HBM)에 설정된 제1 채널 그룹 및 상기 데이터를 실시간 저장하기 위해 소정의 메모리에 설정된 제2 채널 그룹을 포함하고, 상기 스마트 버퍼는, 상기 HBM 모드 제어 신호에 응답하여 상기 제1 채널 그룹을 활성화할 수 있다.
본 발명의 실시예들에 따른 메모리 장치는, 컨트롤러로부터 전달된 센싱 데이터를 수동적으로 저장하고 독출하는 데 그치지 않고, 센싱 데이터의 중요도에 따라 고속 메모리 영역 및 저속 대용량 메모리 영역으로 구분하여 저장함으로써, 센싱 데이터를 보다 효율적으로 처리할 수 있다.
또한, 본 발명의 실시예들에 따른 메모리 장치는, 센싱 데이터의 양 및 중요도에 따라 동적으로 채널을 할당함으로써, 데이터 처리 속도 및 데이터 전송 속도를 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점 및 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 간단하게 나타낸 도면이다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면들이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 도면이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 메모리 장치가 채널 그룹을 생성하는 방법을 설명하기 위한 도면들이다.
도 7은 본 발명의 일 실시예에 따른 메모리의 구성을 나타낸 도면이다.
도 8, 도 9a 및 도 9b는 본 발명의 일 실시예에 따른 메모리 영역에 포함될 수 있는 메모리 셀의 구조를 나타낸 도면들이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 메모리 장치의 구조를 대략적으로 나타낸 도면들이다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 메모리 장치의 구조를 대략적으로 나타낸 도면들이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 나타낸 흐름도이다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 스마트 버퍼가 메모리 영역에 데이터를 전송하는 방법을 설명하기 위한 도면들이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 도면이다.
도 15a 및 도 15b는 본 발명의 일 실시예에 따른 메모리 장치의 구조를 대략적으로 나타낸 도면들이다.
도 16은 본 발명의 일 실시예에 따른 메모리 시스템을 나타낸 도면이다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 도면들이다.
도 19은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 20은 본 발명의 실시예들에 따른 메모리 장치의 응용예를 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들에 대해 상세하게 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 간단하게 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(1)은 센서부(10), 컨트롤러(20) 및 메모리 장치(30)를 포함할 수 있다.
센서부(10)는 복수의 센서들(11-13), 예컨대 이미지 센서, 속도 센서, 거리 센서 등을 포함할 수 있다. 센서부(10)는 복수의 센서들(11-13)을 이용하여 각종 데이터를 수집할 수 있다. 예컨대, 센서부(10)는, 컴퓨팅 시스템(1)을 포함하는 전자 기기의 움직임 정보, 입사광 정보 등을, 복수의 센서들(11-13)을 이용하여 수집할 수 있다. 복수의 센서들(11-13)이 수집한 데이터는 컨트롤러(20)로 전달될 수 있다.
복수의 센서들(11-13)은 차량에 탑재될 수 있으며, 이 경우 컴퓨팅 시스템(1)은 차량의 속도 감지, 전후방 사물 감지 등 차량 주행과 관련된 각종 데이터를 처리하기 위한 차량용 시스템일 수 있다. 또한, 복수의 센서들(11-13)은 댁내에 설치되어 인터넷을 기반으로 무선 센서 네트워크를 구성할 수도 있으며, 이 경우 컴퓨팅 시스템(1)은 사물인터넷(Internet Of Things: IoT) 시스템일 수 있다. 컴퓨팅 시스템(1)은 이에 국한되지 않으며, 다양한 전자 기기에 탑재되어 각종 데이터를 처리할 수 있다.
컨트롤러(20)는 복수의 센서들(11-13)이 수집한 데이터에 소정의 가중치를 부여할 수 있다. 일 실시예에서, 컨트롤러(20)는 데이터의 가중치를 산출하기 위해 신경망(Neural Network) 회로를 포함할 수 있다. 신경망 회로는 인간 뇌의 동작 구조를 공학적으로 모델링한 회로로서, 예컨대 CNN(Convolutional Neural Network), RNN(Recurrent Neural Network), GAN(Generative Adversarial Network) 모델 등을 포함할 수 있다.
컨트롤러(20)는 복수의 센서들(11-13)이 수집한 데이터를 메모리 장치(30)로 전달하여 기입, 독출 등과 같은 메모리 장치(30)의 동작을 제어할 수 있다. 컨트롤러(20)는 인터페이스를 통해 메모리 장치(30)와 데이터를 교환할 수 있다.
메모리 장치(30)는 복수의 메모리 영역들 및 복수의 채널들을 포함할 수 있다. 복수의 채널들 각각은 소정의 저장 용량을 갖는 메모리 영역으로 정의될 수 있다. 메모리 장치(30)는 복수의 채널들을 그룹화하여, 복수의 메모리 영역들을 논리적으로 분할할 수 있다. 예컨대, 메모리 장치(30)는, 복수의 채널들을, 제1 채널 그룹 및 제2 채널 그룹으로 그룹화할 수 있다.
복수의 메모리 영역들에 대한 데이터 처리 및 전송 속도는 채널 그룹 별로 서로 달라질 수 있다. 예컨대, 싱글-레벨 셀(Single Level Cell: SLC) 낸드 플래시 메모리(NAND Flash Memory)가 할당된 제1 채널 그룹의 데이터 처리 및 전송 속도는, 멀티-레벨 셀(Multi-Level Cell: MLC) 낸드 플래시 메모리가 할당된 제2 채널 그룹의 데이터 처리 및 전송 속도 보다 빠를 수 있다.
메모리 장치(30)는 컨트롤러(20)로부터 전달된 데이터 및 가중치(또는, 중요도)에 따라 채널 그룹을 동적으로 생성하고, 해당 채널 그룹을 이용하여 데이터를 저장함으로써, 데이터를 보다 효율적으로 처리할 수 있다.
이하 도 2 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 메모리 시스템을 상세하게 설명하기로 한다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면들이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(2)은 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 컨트롤러(100)는 가중치 산출부(110)를 포함할 수 있다.
가중치 산출부(110)는 외부로부터 수신된 데이터에 소정의 가중치를 부여할 수 있다. 가중치는 데이터의 중요도를 나타내는 값으로서, 메모리 시스템(2)의 운용 환경에 따라 달라질 수 있다. 예컨대, 메모리 시스템(2)이 차량용 시스템인 경우, 차량의 주행 시간(예: 낮, 밤), 주행 방향(예: 전진 주행, 후진 주행) 등에 따라, 복수의 센서들이 수집한 데이터의 가중치는 달라질 수 있다. 또한, 메모리 시스템(2)이 사물인터넷 시스템인 경우, 사용자의 생활 패턴(예: 취침 시간), 집 구조(예: 동남향 집) 등에 따라, 복수의 센서들이 수집한 데이터의 가중치는 달라질 수 있다. 메모리 시스템(2)이 차량용 시스템인 경우의 구체적인 예시는 도 3 및 도 4에 도시된 바와 같다.
먼저 도 3을 참조하면, 메모리 시스템(2)은 제1 차량(V1)에 탑재될 수 있으며, 제1 차량(V1)에는 복수의 센서들이 배치될 수 있다. 복수의 센서들은 이미지 센서(예: RGB 센서, IR(Infrared Ray) 센서), 속도 센서(예: 가속도 센서), 거리 센서(예: 라이다, 초음파 센서) 등을 포함할 수 있다.
복수의 센서들은 제1 차량(V1)의 주행 중에 다양한 데이터를 수집할 수 있다. 예컨대, 제1 차량(V1)이 전진 주행 중인 상태에서, 제1 차량(V1)에 배치된 이미지 센서는 소정의 센싱 영역(SR) 내에 존재하는 장애물(obstacle)을 검출할 수 있다. 예컨대, 제1 차량(V1)에 배치된 이미지 센서는, 센싱 영역(SR) 내에서, 선행 차량(V2) 및 반대 차선의 차량(V3)을 검출할 수 있다.
제1 차량(V1)이 주간 주행 중인 경우, RGB 센서는 선행 차량(V2) 및 반대 차선의 차량(V3)을 IR 센서 보다 정확하게 검출할 수 있다. 반대로, 제1 차량(V1)이 야간 주행 중인 경우, IR 센서는 선행 차량(V2) 및 반대 차선의 차량(V3)을 RGB 센서 보다 정확하게 검출할 수 있다. 따라서, 선행 차량(V2) 및 반대 차선의 차량(V3)을 정확하게 검출하기 위하여, RGB 센서 및 IR 센서가 수집하는 각 데이터의 중요도는 제1 차량(V1)의 주행 시간에 따라 달라질 수 있다.
또한, 제1 차량(V1)이 전진 주행 중인 경우, 주행 속도를 일정하게 유지하기 위하여(예: 크루즈 주행), 속도 센서가 수집하는 데이터는 거리 센서가 수집하는 데이터 보다 중요할 수 있다. 반대로, 제1 차량(V1)이 후진 주행(예: 주차) 중인 경우, 후방 장애물과의 충돌을 방지하기 위하여, 이미지 센서 및 거리 센서가 수집하는 데이터는 속도 센서가 수집하는 데이터 보다 중요할 수 있다.
따라서, 가중치 산출부(110)는 복수의 센서들로부터 전달된 각종 데이터에 소정의 가중치를 부여할 수 있다. 일 실시예에서, 가중치 산출부(110)는 CNN(Convoltional Neural Network), RNN(Recurrent Neural Network), GAN(Generative Adversarial Network) 모델 등으로 구현된 신경망 회로를 포함할 수 있다.
가중치 산출부(110)는, 데이터를 가중치와 매핑시켜 매핑 테이블로서 저장 및 관리할 수 있다. 매핑 테이블의 일 예는 도 4에 도시된 바와 같다.
도 4를 참조하면, 차량용 시스템에서, 주간 전진 주행의 경우, RGB 센서가 가장 높은 가중치를 가질 수 있고, 야간 전진 주행의 경우, IR 센서가 가장 높은 가중치를 가질 수 있다. 또한, 주간 후진 주행의 경우, 이미지 센서 중에서는 RGB 센서가, 거리 센서 중에서는 라이다 센서가, 각각 가장 높은 가중치를 가질 수 있다. 또한, 야간 후진 주행의 경우, 이미지 센서 중에서는 IR 센서가, 거리 센서 중에서는 초음파 센서가, 가장 높은 가중치를 가질 수 있다.
설명의 편의를 위해 도 2를 다시 참조하면, 메모리 장치(200)는 스마트 버퍼(210) 및 메모리 영역(230)을 포함할 수 있다.
스마트 버퍼(210)는 컨트롤러(100)와 메모리 영역(230) 사이의 인터페이스 기능을 수행할 수 있다. 예컨대, 스마트 버퍼(210)는 컨트롤러(100)로부터 전달된 데이터를 소정의 입력 채널을 통해 메모리 영역(230)에 저장할 수 있다. 또한, 스마트 버퍼(210)는 소정의 출력 채널을 통해 메모리 영역(230)으로부터 독출된 데이터를 컨트롤러(100)에 전달할 수 있다.
스마트 버퍼(210)는 컨트롤러(100)로부터 데이터(DATA) 및 이에 매핑된 가중치(WEIGHT)를 수신하고, 수신된 가중치(WEIGHT)에 기초하여 해당 데이터(DATA)에 소정의 채널을 할당할 수 있다.
일 실시예에서, 스마트 버퍼(210)는 복수의 채널들을 그룹화하여, 복수의 메모리들(231-233)을 논리적으로 분할할 수 있다. 예컨대, 메모리 장치(30)는, 제1 메모리(231)를 이용하여 제1 채널 그룹을 생성하고, 제2 내지 제n 메모리들(232-233)을 이용하여 제2 채널 그룹을 생성할 수 있다. 이 경우, 각각의 메모리(231-233) 별로 별도의 채널이 할당될 수 있다.
일 실시예에서, 메모리 장치(200)의 데이터 처리 및 전송 속도는 각각의 채널 그룹에 속하는 채널의 수에 따라 달라질 수 있다. 예컨대, 제1 채널 그룹에 속하는 채널의 수가 제2 채널 그룹에 속하는 채널의 수 보다 작은 경우, 제1 채널 그룹의 데이터 처리 및 전송 속도는 제2 채널 그룹의 데이터 처리 및 전송 속도 보다 빠를 수 있다.
일 실시예에서, 메모리 장치(200)의 데이터 처리 및 전송 속도는 각각의 채널 그룹의 메모리 유형(type)에 따라 달라질 수 있다. 예컨대, 제1 채널 그룹에 SLC(Single Level Cell) 낸드 플래시 메모리(NAND Flash Memory)가 포함되고, 제2 채널 그룹에 2 비트 이상의 데이터를 저장하는 MLC(Multi Level Cell), TLC(Triple Level Cell), 또는 QLC(Quadruple Level Cell) 낸드 플래시 메모리가 포함되는 경우, 제1 채널 그룹의 데이터 처리 및 전송 속도는 제2 채널 그룹의 데이터 처리 및 전송 속도 보다 빠를 수 있다. 또한, 제1 채널 그룹에 상변화 메모리(PRAM), 저항형 메모리(RRAM), 동적 랜덤 억세스 메모리(DRAM)이 할당되고, 제2 채널 그룹에 낸드 플래시 메모리가 할당되는 경우, 제1 채널 그룹의 데이터 처리 및 전송 속도는 제2 채널 그룹의 데이터 처리 및 전송 속도 보다 빠를 수 있다.
스마트 버퍼(210)는, 컨트롤러(100)로부터 전달된 데이터를 메모리 영역(230)에 전달하는 데 그치지 않고, 데이터를 그 중요도에 따라 고속 메모리 영역 및 저속 메모리 영역으로 구분하여 저장함으로써, 데이터 처리 효율을 보다 향상시킬 수 있다. 또한, 스마트 버퍼(210)는, 데이터의 크기 및 중요도에 따라 채널을 동적으로 할당함으로써, 데이터 처리 속도 및 데이터 전송 속도를 보다 향상시킬 수 있다.
메모리 영역(230)은 복수의 메모리들(231-233)을 포함하고, 각각의 메모리(231-233)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리들(231-233)의 크기 및 유형은 다양하게 설정될 수 있다. 예컨대, 복수의 메모리들(231-233) 모두는 SLC 낸드플래시 메모리로서, 동일한 크기를 가질 수 있다. 또한, 제1 메모리(231)를 포함하는 제1 메모리 영역은, N 비트(N은 자연수) 데이터를 각각 저장하는 복수의 제1 메모리 셀들을 포함할 수 있다. 또한, 제2 내지 제n 메모리들(232-233)을 포함하는 제2 메모리 영역은, M 비트(M은 N보다 큰 자연수) 데이터를 각각 저장하는 복수의 제2 메모리 셀들을 포함할 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 일 실시예에 따른 메모리 장치를 보다 상세하게 설명하기로 한다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 도면이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 메모리 장치가 채널 그룹을 생성하는 방법을 설명하기 위한 도면들이다.
먼저 도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(300)는 스마트 버퍼(310) 및 메모리 영역(330)을 포함할 수 있다.
스마트 버퍼(310)는 우선순위 설정부(311), 채널 제어부(313), 및 복수의 인터페이스들(315, 317)을 포함할 수 있다.
우선순위 설정부(311)는, 컨트롤러로부터 전달된 데이터의 가중치에 기초하여 해당 데이터에 소정의 우선순위를 설정할 수 있다. 예컨대, 우선순위 설정부(311)는, 컨트롤러로부터 전달된 데이터의 가중치를 소정의 임계치와 비교하고, 그 비교 결과에 기초하여, 해당 데이터를 제1 순위 데이터 또는 제2 순위 데이터로 분류할 수 있다. 일 실시예에서, 임계치는 1.0 이상의 값으로 미리 설정될 수 있다. 일 실시예에서, 데이터 분류 개수는 시스템 요구사항, 시스템에 포함된 복수의 센서들의 개수, 메모리 영역(330)의 크기 등에 기초하여 가변될 수 있다.
채널 제어부(313)는 데이터의 크기에 기초하여 복수의 메모리 영역들(331-336)에 복수의 채널들(CH1-CH4)을 할당할 수 있다. 예컨대, 채널 제어부(313)는, 제1 순위 데이터로 분류된 데이터의 크기가 1 기가 바이트(GB) 미만인 경우, 제1 메모리(331)에 제1 채널(CH1)을 할당할 수 있다. 또한, 채널 제어부(313)는, 제2 순위 데이터로 분류된 데이터의 크기가 3 기가 바이트(GB) 이상이고 4 기가 바이트(GB) 미만인 경우, 제4 내지 제6 메모리들(334-336)에 제2 내지 제4 채널들(CH2-CH4)을 각각 할당할 수 있다.
각각 서로 다른 채널(CH1-CH4)이 할당되는 복수의 메모리들(331-336)은 서로 다른 메모리 칩에 포함될 수 있다. 또한, 각각 서로 다른 채널(CH1-CH4)이 할당되는 복수의 메모리들(331-336)는 적어도 하나의 메모리 칩에 포함될 수 있다. 예컨대, 제1 및 제2 메모리들(331, 332)은 동일한 메모리 칩에 포함될 수 있다. 다시 말해, 하나의 메모리 칩에 포함되는 복수의 메모리 셀들을 어드레스 범위를 달리하는 복수의 영역들로 분할한 후, 분할된 복수의 영역들 각각을 서로 다른 메모리로 설정할 수도 있다.
채널 제어부(313)는, 우선순위 설정부(311)에 의해 설정된 우선순위에 따라 복수의 채널들(CH1-CH4)을 그룹화할 수 있다. 예컨대, 채널 제어부(313)는, 제1 순위 데이터와 관련하여 할당된 제1 채널(CH1)을 제1 채널 그룹(G1)으로 설정할 수 있다. 또한, 채널 제어부(313)는, 제2 순위 데이터와 관련하여 할당된 제2 내지 제4 채널들(CH2-CH4)을 제2 채널 그룹(G2)으로 설정할 수 있다.
일 실시예에서, 채널 제어부(313)에 의해 생성되는 채널 및 채널 그룹의 개수는, 컨트롤러로부터 수신되는 데이터의 크기 및 가중치에 따라 동적으로(dynamically) 가변될 수 있다.
예컨대, 도 6a를 참조하면, 컨트롤러로부터 전달된 데이터 중 제2 순위 데이터의 크기가 증가하는 경우, 채널 제어부(313)는 제2 순위 데이터와 관련하여 제3 메모리(333)에 제5 채널(CH5)을 추가 할당하고, 제2 내지 제5 채널들(CH2-CH5)을 이용하여 제2 채널 그룹(G2)을 업데이트할 수 있다. 다시 말해, 제2 채널 그룹(G2)은 도 5의 경우와 달리 제3 메모리(333)를 더 포함할 수 있다.
또한, 도 6b를 참조하면, 컨트롤러로부터 전달된 데이터 중 제1 순위 데이터의 크기가 증가하는 경우, 채널 제어부(313)는 제1 순위 데이터와 관련하여 제2 메모리(332)에 제5 채널(CH5)을 추가 할당하고, 제1 및 제2 채널들(CH1, CH2)을 이용하여 제1 채널 그룹(G1)을 업데이트할 수 있다. 다시 말해, 제1 채널 그룹(G1)은 도 5의 경우와 달리 제2 메모리(332)을 더 포함할 수 있다.
도 5 내지 도 6b는 채널 제어부(313)가 총 2개의 채널 그룹들(G1, G2)을 생성한 경우를 도시하지만, 이는 예시적인 것이고 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예컨대, 채널 제어부(313)에 의해 생성되는 복수의 채널 그룹들의 개수는, 우선순위 설정부(311)에 의한 우선순위 분류 개수에 따라 달라질 수 있다. 다시 말해, 우선순위 설정부(311)가 데이터의 우선순위를 그 중요도에 따라 총 3단계로 분류하는 경우, 채널 제어부(313)는 제1 내지 제3 채널 그룹들을 생성할 수도 있다.
설명의 편의를 위해 도 5를 다시 참조하면, 채널 제어부(313)에 의해 생성된 각각의 채널 그룹별로 서로 다른 인터페이스(315, 317)가 제공될 수 있다. 예컨대, 제1 채널 그룹(G1)은 제1 인터페이스(315)에 연결될 수 있다. 또한, 제2 채널 그룹(G2)은 제2 인터페이스(317)에 연결될 수 있다. 제1 채널 그룹(G1)은, 제2 채널 그룹(G1)에 비해 보다 적은 개수의 채널을 포함하며, 제1 순위 데이터를 저장하기 위해 설정되므로, 스마트 버퍼(310)는 제1 인터페이스(315)를 통해 제2 인터페이스(317) 보다 빠른 속도로 데이터를 전송할 수 있다. 따라서, 제1 인터페이스(315)를 고속 인터페이스라고 지칭할 수 있고, 제2 인터페이스(317)를 저속 인터페이스라고 지칭할 수도 있을 것이다.
채널 제어부(313)는 복수의 인터페이스들(315, 317)을 통해 복수의 메모리들(330)과의 데이터 교환을 제어할 수 있다. 예컨대, 채널 제어부(313)는, 제1 순위 데이터를 제1 메모리(331)에 저장하기 위해, 제1 인터페이스(315)를 활성화할 수 있다. 이 경우, 제1 인터페이스(315)에 연결된 제1 채널(CH1)에 대응하는 경로를 통해 제1 메모리(331)에 제1 순위 데이터가 전달될 수 있다. 또한, 채널 제어부(313)는, 제2 순위 데이터를 제3 내지 제6 메모리들(333-336)에 저장하기 위해, 제2 인터페이스(317)를 활성화할 수 있다. 이 경우, 제2 인터페이스(317)에 연결된 제2 내지 제4 채널들(CH2-CH4)에 대응하는 경로를 통해 제4 내지 제6 메모리 영역들(334-336)에 제2 순위 데이터가 전달될 수 있다.
도 5 내지 도 6b는 스마트 버퍼(310)가 총 2개의 인터페이스들(315, 317)을 포함하는 경우를 도시하지만, 이는 예시적인 것이고 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예컨대, 스마트 버퍼(310)는 채널 제어부(313)에 의해 생성되는 복수의 채널 그룹들의 개수에 따라 3개 이상의 인터페이스들을 포함할 수도 있다.
일 실시예에서, 각각의 인터페이스(315, 317)는 적어도 하나의 스위칭 소자를 포함할 수 있다. 또한, 각각의 인터페이스(315, 317)는 USB(universal serial bus), SCSI(small computer system interface), PCIe(peripheral component interconnect express), M-PCIe(mobile PCIe), ATA(advanced technology attachment), PATA(parallel ATA), SATA(serial ATA), SAS(serial attached SCSI), IDE(integrated drive electronics), UFS(universal flash storage) 등 다양한 인터페이스 규약들 중 적어도 하나를 충족할 수 있다.
메모리 영역(330)은 복수의 메모리들(331-336)을 포함할 수 있다. 복수의 메모리들(331-336)에는 복수의 채널들(CH1-CH4)이 할당될 수 있다. 일 실시예에서, 복수의 메모리들(331-336)은 데이터를 그 우선 순위에 따라 구분하여 저장하기 위해 예약된 복수의 영역들을 포함할 수 있다. 예컨대, 복수의 메모리들(331-336)은 제1 순위 데이터를 저장하기 위해 예약된 제1 영역 및 제2 순위 데이터를 저장하기 위해 예약된 제2 영역을 포함할 수 있다. 이 경우, 제1 영역은 고속의 메모리, 예컨대, SLC 낸드 플래시 메모리, 상변화 메모리(PRAM), 저항형 메모리(RRAM), 동적 랜덤 억세스 메모리(DRAM) 중 적어도 하나를 포함할 수 있다. 또한, 제2 영역은 저속의 메모리, 예컨대, MLC, TLC 또는 QLC 낸드 플래시 메모리를 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리의 구성을 나타낸 도면이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 메모리(400)는 주변 회로(410) 및 메모리 셀 영역(430)을 포함할 수 있다.
주변 회로(410)는 메모리 셀 영역(430)에 포함되는 메모리 셀의 종류에 따라 다양한 회로 소자들을 포함할 수 있다. 예컨대, 메모리 셀 영역(430)이 동적 랜덤 억세스 메모리(DRAM)를 포함하는 경우, 주변 회로(410)는 커맨드/어드레스 버퍼, 커맨드 디코더, 데이터 버퍼, 데이터 입출력 핀, 로우 디코더, 및 칼럼 디코더 등을 포함할 수 있다.
커맨드/어드레스 버퍼는 컨트롤러로부터 수신된 각종 커맨드(command) 및 어드레스 신호를 저장할 수 있다. 커맨드는 쓰기 커맨드, 독출 커맨드, 프리차지(precharge) 커맨드, 리프레쉬(refresh) 커맨드 등을 포함할 수 있다. 또한, 어드레스 신호는 뱅크 어드레스, 로우 어드레스, 칼럼 어드레스 등을 포함할 수 있다.
커맨드 디코더는 커맨드/어드레스 버퍼로부터 커맨드를 수신하고 이를 디코딩(decoding)할 수 있다. 커맨드 디코더는 디코딩된 커맨드에 따라 로우 디코더 및 칼럼 디코더를 제어할 수 있다. 예컨대, 커맨드 디코더는 프리차지 커맨드, 또는 리프레쉬 커맨드에 따라 로우 디코더를 제어할 수 있다. 또한, 커맨드 디코더는 쓰기 커맨드 또는 독출 커맨드에 따라 칼럼 디코더를 제어할 수 있다.
데이터 버퍼는 데이터 입출력 핀을 통해 쓰기 데이터를 입력받고, 데이터 입출력 핀을 통해 메모리 셀 영역(430)에 저장된 데이터를 출력할 수 있다. 다시 말해, 메모리(400)는 채널(CH)에 연결된 데이터 입출력 핀을 통해 데이터를 입력받거나 출력할 수 있다.
각 채널 그룹에 연결된 데이터 입출력 핀의 개수는, 각 채널 그룹에 포함되는 메모리의 크기에 따라 달라질 수 있다. 예컨대, 고속 저용량 메모리를 포함하는 제1 채널 그룹에 연결된 데이터 입출력 핀의 개수는, 저속 대용량 메모리를 포함하는 제2 채널 그룹에 연결된 데이터 입출력 핀의 개수 보다 많을 수 있다.
로우 디코더는 커맨드 디코더로부터 수신된 로우 제어 신호(R_CTRL) 및 커맨드/어드레스 버퍼로부터 수신된 로우 어드레스(RA)에 기초하여, 워드 라인(WL)을 선택할 수 있다.
칼럼 디코더는 커맨드 디코더로부터 수신된 칼럼 제어 신호(C_CTRL1) 및 커맨드/어드레스 버퍼로부터 수신된 칼럼 어드레스(CA)에 기초하여, 칼럼 라인(CL)을 선택할 수 있다.
메모리(400)는 선택된 워드 라인(WL) 및 칼럼 라인(CL)에 대응하는 메모리 셀 영역(430)에 데이터를 저장하거나, 해당 메모리 셀 영역(430)으로부터 데이터를 독출할 수 있다.
메모리 셀 영역(430)은 복수의 메모리 셀들을 포함할 수 있다. 일 실시예에서, 메모리 셀 영역(430)에 포함되는 메모리 셀의 종류에 따라, 메모리(400)에는 서로 다른 채널 그룹이 할당될 수 있다. 예컨대, 메모리 셀 영역(430)이 복수의 MTJ, PRAM(Phase Change Random Access Memory), 또는 RRAM(Resistive Random Access Memory) 소자를 포함하는 경우, 해당 메모리(400)에는 제1 순위 데이터를 저장하기 위한 제1 채널 그룹이 할당될 수 있다. 또한, 메모리 셀 영역(430)이 MLC, TLC 또는 QLC 낸드 플래시 메모리 소자를 포함하는 경우, 해당 메모리(400)에는 제2 순위 데이터를 저장하기 위한 제2 채널 그룹이 할당될 수 있다.
도 8, 도 9b 및 도 9b는 본 발명의 일 실시예에 따른 메모리 영역에 포함될 수 있는 메모리 셀의 구조를 나타낸 도면들이다.
먼저 도 8을 참조하면, 메모리 셀 영역(500)은 복수의 워드라인들(WL0-WLN) 및 복수의 비트라인들(BL0-BLM)이 교차하는 영역에 각각 배치되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 각각의 메모리 셀(MC)은 가변 저항(VAR) 및 셀 트랜지스터(CT)를 포함할 수 있다.
복수의 메모리 셀들(MC)이 MTJ 소자인 경우, 가변 저항(VAR)은 고정층(Pinned layer, 510), 장벽층(barrier layer, 520) 및 자유층(free layer, 530)을 포함할 수 있다.
고정층(510)의 자화 방향은 고정되어 있으며, 각각의 메모리 셀(MC)에 저장된 데이터에 따라 자유층(530)의 자화 방향이 고정층(510)의 자화 방향과 평행(parallel)하게 되거나, 반-평행(anti-parallel)하게 될 수 있다. 예컨대, 각 메모리 셀(MC)에 저장된 데이터가 '0' 인 경우, 자유층(530)의 자화 방향은 고정층(510)의 자화 방향과 같은 방향일 수 있다. 반대로, 각 메모리 셀(MC)에 저장된 데이터가 '1' 인 경우, 자유층(530)의 자화 방향은 고정층(510)의 자화 방향과 반대 방향일 수 있다. 각각의 메모리 셀(MC)의 저항값은 자유층(530)의 자화 방향에 따라 달라질 수 있다.
각각의 메모리 셀(MC)은 고정층(510)의 자화 방향을 고정시켜 주기 위하여 반강자성층(anti-ferromagnetic layer)을 더 포함할 수 있다.
셀 트랜지스터(CT)의 게이트는 워드라인(WL0-WLN)에 연결될 수 있다. 또한, 셀 트랜지스터(CT)의 일 전극, 예컨대 드레인은 각각의 메모리 셀(MC)을 통해 비트라인(BL0-BLM)에 연결되고, 셀 트랜지스터(CT)의 다른 전극, 예컨대 소스는 소스라인(SL)에 연결될 수 있다. 셀 트랜지스터(CT)에 연결되는 소스라인(SL)은 메모리 셀(MC) 별로 서로 다를 수 있다. 또한, 셀 트랜지스터(CT)에 연결되는 소스라인(SL)은 하나 이상의 메모리 셀들(MC)에 대해 공통될 수도 있다.
한편, 도 8에서, 복수의 메모리 셀들(MC)의 가변 저항(VAR)을 GST(Ge-Sb-Te) 등의 상변화 물질로 대체하는 경우, 복수의 메모리 셀들(MC)은 PRAM(Phase Change Random Access Memory) 소자일 수 있다. 또한, 복수의 메모리 셀들(MC)의 가변 저항(VAR)을 전이금속 산화물(Complex Metal Oxide) 등의 저항성 물질로 대체하는 경우, 복수의 메모리 셀들(MC)은 RRAM(Resistive Random Access Memory) 소자일 수 있다.
본 발명의 일 실시예에 따른 메모리 셀 영역에 포함될 수 있는 메모리 셀의 또 다른 구조는 도 9a 및 도 9b에 도시된 바와 같을 수 있다.
도 9a를 참조하면, 메모리 셀 영역에 포함되는 메모리 셀(MC)은, 제1 방향(DIR1)으로 연장되는 워드 라인(WL), 및 제1 방향(DIR1)과 수직한 제2 방향(DIR2)으로 연장되는 비트 라인(BL) 사이에 배치될 수 있다.
메모리 셀(MC)은 워드 라인(WL)과 연결되는 제1 전극(610), 비트 라인(BL)과 연결되는 제2 전극(620), 제1 전극(610)과 제2 전극(620) 사이에 배치되는 제3 전극(630)을 포함할 수 있다. 또한, 메모리 셀(MC)은 제1 전극(610)과 제3 전극(630) 사이에 배치되는 저장성 소자층(640), 및 제3 전극(630)과 제2 전극(620) 사이에 배치되는 선택성 소자층(650)을 포함할 수 있다.
저장성 소자층(640)는 게르마늄(Ge), 안티모니(Sb) 및 텔루늄(Te)이 결합된 GST 물질을 포함할 수 있다. 저장성 소자층(640)은 임계 전압 또는 저항의 차이에 따라 데이터를 저장할 수 있다. 예컨대, 저장성 소자층(640)은 결정질 상태에서 낮은 저항 및 낮은 임계 전압을 갖고, 비정질 상태에서 높은 저항 및 높은 임계 전압을 가지며, 이와 같은 특성을 이용하여 데이터를 저장할 수 있다.
선택성 소자층(650)은 메모리 셀(MC)을 선택하기 위한 소자로서, 게르마늄(Ge), 셀레늄(Se) 및 텔루늄(Te)이 결합된 칼코게나이드계 물질을 포함할 수 있다.
도 9b를 참조하면, 메모리 셀 영역은 제1 방향(DIR1)으로 연장되는 제1 워드 라인(WL1), 및 제1 방향(DIR1)과 수직한 제2 방향(DIR2)으로 연장되는 비트 라인(BL) 사이에 배치되는 제1 메모리 셀(MC1)을 포함할 수 있다. 또한, 메모리 셀 영역은, 비트 라인(BL), 및 제1 방향(DIR1)으로 연장되고 제1 및 제2 방향들(DIR1, DIR2)과 모두 수직한 제3 방향(DIR3)으로 제1 워드 라인(WL1)과 이격되는 제2 워드 라인(WL2) 사이에 배치되는 제2 메모리 셀(MC2)을 포함할 수 있다.
제1 및 제2 메모리 셀들(MC1, MC2) 각각은, 도 9a를 참조하여 전술한 메모리 셀(MC)과 동일한 구조를 가질 수 있다. 예컨대, 제1 메모리 셀(MC1)은 제1 내지 제3 전극들(710-730), 제1 전극(710)과 제3 전극(730) 사이에 배치되는 저장성 소자층(740), 및 제3 전극(730)과 제2 전극(720) 사이에 배치되는 선택성 소자층(750)을 포함할 수 있다. 또한, 제2 메모리 셀(MC2)은 제1 내지 제3 전극들(760-780), 제1 전극(760)과 제3 전극(780) 사이에 배치되는 저장성 소자층(790), 및 제3 전극(780)과 제2 전극(770) 사이에 배치되는 선택성 소자층(795)을 포함할 수 있다. 제1 메모리 셀(MC1)의 저장성 소자층(740)과 제2 메모리 셀(MC2)의 저장성 소자층(790)은 GST 물질을 포함할 수 있다. 또한, 제1 메모리 셀(MC1)의 선택성 소자층(750)과 제2 메모리 셀(MC2)의 선택성 소자층(795)은 칼코게나이드계 물질을 포함할 수 있다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 메모리 장치의 구조를 대략적으로 나타낸 도면들이다.
먼저 도 10a를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(800a)는 메모리 패키지로 구현될 수 있다. 메모리 장치(800a)는 패키지 기판(SUB), 패키지 기판(SUB) 상에 실장된 스마트 버퍼(810) 및 복수의 메모리들(831-836)을 포함할 수 있다.
패키지 기판(SUB)은 컨트롤러와 메모리 장치(800a) 사이의 입출력 경로를 제공할 수 있다. 패키지 기판(SUB)은 인쇄 회로 기판, 연성 회로 기판, 세라믹 기판, 또는 인터포저(interposer)를 포함할 수 있다. 패키지 기판(SUB)이 인터포저인 경우, 패키지 기판(SUB)은 실리콘 웨이퍼를 이용하여 구현될 수 있다.
패키지 기판(SUB)의 내부에는 복수의 배선들이 형성될 수 있다. 복수의 배선들은 복수의 채널들을 위한 데이터 경로를 제공할 수 있다.
복수의 메모리들(831-836)은 서로 다른 메모리 다이에 형성되어 패키지 기판(SUB) 상에 수직 적층될 수 있다. 도 10a에 도시된 바와 같이, 각각의 메모리(831-836)는 서로 다른 메모리 칩에 포함될 수 있다. 다만 이는 예시적인 것이므로, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예컨대, 제1 및 제2 메모리들(831, 832)은 하나의 메모리 칩에 포함될 수 있다. 다시 말해, 하나의 메모리 칩에 포함되는 복수의 메모리 셀들을 어드레스 범위를 달리하는 제1 및 제2 영역들로 분할한 후, 제1 및 제2 영역들을 제1 및 제2 메모리들(831, 832)로 각각 설정할 수도 있다. 이 경우, 제1 및 제2 메모리들(831, 832)은 서로 동일한 메모리 다이에 포함되어 패키지 기판(SUB) 상에 동일한 레벨로 배치될 수 있다.
각각의 메모리(831-836)는 주변 회로(856) 및 메모리 셀 영역(876)을 포함할 수 있다. 메모리 셀 영역(876)은 복수의 메모리 셀들을 포함할 수 있으며, 주변 회로(856)는 스마트 버퍼(810)로부터 입력된 데이터를 복수의 메모리 셀들에 저장하거나, 복수의 메모리 셀들로부터 독출된 데이터를 스마트 버퍼(810)로 출력할 수 있다.
메모리 장치(800a)에 저장될 데이터의 우선 순위에 따라, 복수의 메모리들(831-836)에 소정의 채널이 할당될 수 있다. 또한, 복수의 메모리들(831-836)에 할당된 채널은 데이터의 우선 순위에 따라 적어도 하나의 채널 그룹으로 그룹화될 수 있다. 예컨대, 메모리 장치(800a)에 저장될 데이터는 컨트롤러에 의해 산출된 가중치에 따라 제1 순위 데이터 및 제2 순위 데이터로 분류될 수 있다. 스마트 버퍼(810)는 제1 순위 데이터를 저장하기 위해 제1 메모리(831)에 제1 채널 그룹(G1)을 할당하고, 제2 순위 데이터를 저장하기 위해 제4 내지 제6 메모리들(834-836)에 제2 채널 그룹(G2)을 할당할 수 있다.
각각의 채널 그룹(G1, G2)에 포함되는 메모리들(831, 834-836)은 와이어를 통해 스마트 버퍼(810)에 연결될 수 있다. 예컨대, 제1 채널 그룹(G1)에 포함되는 제1 메모리(831)는 제1 와이어를 통해 스마트 버퍼(810)에 연결될 수 있다. 또한, 제2 채널 그룹(G2)에 포함되는 제4 내지 제6 메모리들(834-846)은 제2 와이어를 통해 스마트 버퍼(810)에 연결될 수 있다. 하나의 와이어에 연결된 메모리의 개수가 증가함에 따라, 데이터를 처리하기 위한 로드(load)는 커지므로 데이터 처리 및 전송 속도는 증가할 수 밖에 없다. 예컨대, 제2 와이어에 연결된 제4 내지 제6 메모리들(834-836)에 데이터를 저장하고 독출하는 데 소요되는 시간은, 제1 와이어에 연결된 제1 메모리(831)에 데이터를 저장하고 독출하는 데 소요되는 시간 보다 길 수 있다. 이와 같은 속성은, 각각의 채널 그룹에 포함되는 메모리의 개수가 증가함에 따라 커질 수 있다. 따라서, 본 발명의 일 실시예에 따른 스마트 버퍼(810)는, 중요도(또는, 가중치)가 상대적으로 높은 데이터에 대해서는 채널 그룹의 크기를 컴팩트하게 설정하고 중요도가 상대적으로 낮은 데이터에 대해서는 채널 그룹의 크기를 비교적 넉넉하게 설정하여, 데이터 전송 속도에 차등을 둠으로써, 데이터를 보다 효율적으로 처리할 수 있게 할 수 있다.
한편, 복수의 메모리들(831-836)은 패키지 기판(SUB) 상에 분산 배치될 수도 있다. 예컨대, 도 10b를 참조하면, 제1 메모리(831)은, 패키지 기판(SUB) 상에서 제2 내지 제6 메모리들(832-836)과는 별도로 배치될 수 있다. 마찬가지로, 제2 내지 제6 메모리 영역들(832-836)도 패키지 기판(SUB) 상에서 별도로 배치될 수도 있다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 메모리 장치의 구조를 대략적으로 나타낸 도면들이다.
먼저 도 11a를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(900a)는 메모리 패키지로 구현될 수 있다. 메모리 장치(900a)는 패키지 기판(SUB), 패키지 기판(SUB) 상에 실장된 스마트 버퍼(910) 및 복수의 메모리들(931-936)을 포함할 수 있다.
패키지 기판(SUB)은 컨트롤러와 메모리 장치(900a) 사이의 입출력 경로를 제공할 수 있다. 또한, 패키지 기판(SUB)의 내부에는 복수의 채널들을 위한 배선들이 형성될 수 잇다.
스마트 버퍼(910)는 복수의 메모리들(931-936)에 적어도 하나의 채널을 할당할 수 있고, 데이터 입출력을 제어하는 인터페이스 기능을 제공할 수 있다.
스마트 버퍼(910)는 복수의 센서들로부터 수집된 데이터에 소정의 가중치에 따른 우선순위를 설정하고, 우선순위에 따라 복수의 메모리들(931-936)에 적어도 하나의 채널을 할당함으로써, 데이터 입출력 동작을 제어할 수 있다. 일 실시예에서, 스마트 버퍼(910)는 가중치가 제1 임계치보다 높은 데이터를 제1 순위 데이터로 설정하고, 제1 순위 데이터에 대해 고속의 메모리 영역을 할당함으로써 데이터 처리 속도를 보다 빠르게 제어할 수 있다. 또한, 스마트 버퍼(910)는 가중치가 제1 임계치보다 낮은 데이터를 제2 순위 데이터로 설정하고, 제2 순위 데이터에 대해 저속의 대용량 메모리 영역을 할당함으로써 데이터 처리 속도를 통상적으로 제어할 수 있다.
일 실시예에서, 고속의 메모리 영역과 저속의 대용량 메모리 영역은, 각 영역에 할당되는 채널의 개수에 따라 구분될 수 있다. 예컨대, 고속의 메모리 영역에 할당되는 채널의 개수는 저속의 대용량 메모리 영역에 할당되는 채널의 개수보다 작을 수 있다.
일 실시예에서, 고속의 메모리 영역과 저속의 대용량 메모리 영역은, 각 영역에 포함되는 메모리 셀들의 유형에 따라 구분될 수 있다. 예컨대, 고속의 메모리 영역은 상변화 메모리(PRAM), 저항형 메모리(RRAM), 동적 랜덤 억세스 메모리(DRAM), 및 SLC 낸드 플래시 메모리 중 적어도 하나를 포함할 수 있다. 또한, 저속의 메모리 영역은 MLC, TLC 및 QLC 낸드 플래시 메모리 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 고속의 메모리 영역과 저속의 대용량 메모리 영역은, 각 영역에 포함되는 데이터 입출력 핀의 개수에 따라 구분될 수 있다. 예컨대, 고속의 메모리 영역에 포함되는 데이터 입출력 핀의 개수는, 저속의 대용량 메모리 영역에 포함되는 데이터 입출력 핀의 개수보다 많을 수 있다.
스마트 버퍼(910)는 복수의 메모리들(931-936)에 저장할 데이터에 그 중요도에 따라 우선 순위를 부여할 수 있다. 예컨대, 스마트 버퍼(910)는 복수의 메모리들(931-936)에 저장할 데이터를 제1 순위 데이터 및 제2 순위 데이터로 분류할 수 있다. 스마트 버퍼(910)는 제1 순위 데이터를 저장하기 위해 제1 메모리(931)에 제1 채널 그룹(G1)을 할당하고, 제2 순위 데이터를 저장하기 위해 제4 내지 제6 메모리들(934-936)에 제2 채널 그룹(G2)을 할당할 수 있다.
복수의 메모리들(931-936)과 패키지 기판(SUB) 사이에는 버퍼 다이(BD)가 배치될 수 있다. 버퍼 다이(BD) 내에는 복수의 메모리들(931-936)을 구동하기 위한 주변 회로가 배치될 수 있다.
복수의 메모리들(931-936)은 데이터를 저장하기 위한 메모리 셀 영역(CELL)을 포함할 수 있다. 또한, 복수의 메모리들(931-936)은 복수의 다이들을 관통하는 복수의 스루 실리콘 비아들(Through Silicon Via: TSV)을 포함할 수 있다. 복수의 스루 실리콘 비아들(TSV)은 복수의 메모리들(931-936)에 할당된 채널에 대응하여 배치될 수 있다. 예컨대, 복수의 메모리들(931-936)에 각각 64 비트를 갖는 총 4개의 채널들이 할당된 경우, 복수의 스루 실리콘 비아들(TSV)은 총 256 비트의 데이터 입출력을 위한 구성들을 포함할 수 있다.
한편, 복수의 메모리들(931-936)은 패키지 기판(SUB) 상에 분산 배치될 수도 있다. 예컨대, 도 11b를 참조하면, 제1 메모리(931)는 패키지 기판(SUB) 상에서 제2 내지 제6 메모리들(932-936)과 별도로 배치될 수 있다. 마찬가지로, 제2 내지 제6 메모리들(932-936)도 패키지 기판(SUB) 상에서 소정의 개수로 분할되어 분산 배치될 수도 있다.
이하, 도 12 내지 도 13b를 참조하여, 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 상세하게 설명하기로 한다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 나타낸 흐름도이다.
도 12를 참조하면, 단계 S10에서, 컨트롤러(1000)는 복수의 센서들로부터 수집된 데이터를 수신하고, 수신된 데이터의 가중치를 산출할 수 있다. 가중치는 데이터의 중요도를 나타내는 값으로서, 메모리 시스템의 운용 환경에 따라 달라질 수 있다. 예컨대, 메모리 시스템이 차량용 시스템인 경우, 차량의 주행 시간, 주행 방향 등에 따라, 데이터의 가중치는 달라질 수 있다. 또한, 메모리 시스템이 사물인터넷 시스템인 경우, 사용자의 생활 패턴, 집 구조 등에 따라, 데이터의 가중치는 달라질 수 있다.
일 실시예에서, 컨트롤러(1000)는 복수의 센서들로부터 수집된 데이터에 대해 신경망 회로를 실행하여, 데이터의 가중치를 산출할 수 있다. 신경망 회로는 CNN, RNN, GaN 모델 등을 포함할 수 있다.
일 실시예에서, 컨트롤러(1000)는 복수의 센서들로부터 수집된 데이터와 이에 대응하는 가중치를 매핑 테이블로서 저장 및 관리할 수 있다.
단계 S20에서, 컨트롤러(1000)는 복수의 센서들로부터 수집된 데이터를 이에 대응하는 가중치와 함께 메모리 장치(1100)의 스마트 버퍼(1110)로 전달할 수 있다.
단계 S30에서, 스마트 버퍼(1110)는 컨트롤러(1000)로부터 전달된 데이터 및 가중치를 이용하여, 해당 데이터의 우선순위를 설정할 수 있다. 예컨대, 스마트 버퍼(1110)는 컨트롤러(1000)로부터 전달된 데이터가 제1 임계치 이상인 경우, 해당 데이터를 중요도가 상대적으로 높은 데이터로 간주하여 제1 순위 데이터로 설정할 수 있다. 반대로, 스마트 버퍼(1110)는 컨트롤러(1000)로부터 전달된 데이터가 제1 임계치 미만인 경우, 해당 데이터를 중요도가 상대적으로 낮은 데이터로 간주하여 제2 순위 데이터로 설정할 수 있다.
스마트 버퍼(1110)는 제1 순위 데이터 및 제2 순위 데이터를 저장하기 위해 메모리 영역(1131-1134)에 서로 다른 복수의 채널들을 설정할 수 있다. 예컨대, 스마트 버퍼(1110)는 제1 순위 데이터와 관련하여, 제1 메모리(1131)에 제1 채널을 할당할 수 있다. 또한, 스마트 버퍼(1110)는 제2 순위 데이터와 관련하여, 제2 내지 제4 메모리들(1132-1134)에 제2 내지 제4 채널들을 각각 할당할 수 있다. 이 경우, 제1 채널은 제1 인터페이스에 연결된 제1 채널 그룹을 구성하고, 제2 내지 제4 채널들은 제2 인터페이스에 연결된 제2 채널 그룹을 구성할 수 있다.
단계 S40에서, 스마트 버퍼(1110)는 제1 순위 데이터를 제1 채널을 통해 제1 메모리(1131)으로 전송할 수 있다. 이 경우, 스마트 버퍼(1110)는 기존 시분할 전송 방식, 또는 채널 인터리빙 방식 등이 아닌 직접 전송 방식을 통해 제1 순위 데이터를 전송함으로써, 데이터 전송 속도를 높일 수 있다. 스마트 버퍼(1110)로부터 전달된 제1 순위 데이터는 제1 메모리(1131)에 포함되는 복수의 메모리 셀들에 저장될 수 있다(S50). 일 실시예에서, 제1 메모리(1131)에 포함되는 복수의 메모리 셀들은, MTJ, PRAM, RRAM 소자 등과 같은 차세대 메모리 소자를 포함할 수 있다. 또한, 제1 메모리 영역(1131)에 포함되는 복수의 메모리 셀들은, DRAM 소자, SLC 낸드 플래시 메모리 소자 등을 포함할 수 있다.
단계 S60에서, 스마트 버퍼(1110)는 제2 순위 데이터를 제2 내지 제4 채널들을 통해 제2 내지 제4 메모리들(1132-1134)로 각각 전송할 수 있다. 이 경우, 스마트 버퍼(1110)는 시분할 전송 방식, 또는 채널 인터리빙 방식 등을 이용하여 제2 순위 데이터를 병렬적으로 전송할 수 있다. 스마트 버퍼(1110)로부터 전달된 제2 순위 데이터는 제2 내지 제4 메모리들(1132-1134)에 포함되는 복수의 메모리 셀들에 저장될 수 있다(S70). 일 실시예에서, 제2 내지 제4 메모리들(1132-1134)에 포함되는 복수의 메모리 셀들은, MLC, TLC 또는 QLC 낸드 플래시 메모리 소자 등을 포함할 수 있다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 스마트 버퍼가 메모리 영역에 데이터를 전송하는 방법을 설명하기 위한 도면들이다.
먼저, 도 13a를 참조하면, 메모리 장치(1200a)는 스마트 버퍼(1210) 및 메모리 영역(1230)을 포함할 수 있다.
스마트 버퍼(1210)는 우선순위 설정부(1211), 채널 제어부(1213), 및 복수의 인터페이스들(1215, 1217)을 포함할 수 있다.
우선순위 설정부(1211)는 컨트롤러로부터 수신된 데이터 및 이에 매핑된 가중치를 이용하여, 해당 데이터에 대한 소정의 우선순위를 설정할 수 있다. 우선순위 설정부(1211)에 의해 설정된 우선순위는 해당 데이터의 중요도를 나타내는 것으로서, 소정의 채널이 할당됨으로써 해당 데이터가 저장될 메모리 영역을 나타낼 수 있다.
채널 제어부(1213)는, 우선순위를 갖는 소정의 데이터를 저장하기 위해 메모리 영역(1230)에 적어도 하나의 채널을 할당할 수 있다. 예컨대, 채널 제어부(1213)는 제1 순위 데이터를 저장하기 위해 제1 메모리(1231)에 제1 채널(CH1)을 할당할 수 있다. 또한, 채널 제어부(1213)는 제2 순위 데이터를 저장하기 위해 제4 내지 제6 메모리들(1234-1236)에 제2 내지 제4 채널들(CH2-CH4)을 각각 할당할 수 있다. 이 경우, 제1 채널(CH1)은 제1 채널 그룹(G1)을 구성할 수 있고, 제2 내지 제4 채널들(CH2-CH4)은 제2 채널 그룹(G2)을 구성할 수 있다.
제1 인터페이스(1215)에는 제1 채널(CH1)이 연결될 수 있다. 또한, 제2 인터페이스(1217)에는 제2 내지 제4 채널들(CH2-CH4)이 연결될 수 있다. 채널 제어부(1213)는 제1 및 제2 인터페이스들(1215, 1217)의 활성화 여부를 제어하여, 제1 및 제2 순위 데이터를 메모리 영역(1230)으로 전송할 수 있다.
예컨대, 스마트 버퍼(1210)는, 제1 인터페이스(1215)를 활성화하고 제2 인터페이스(1217)를 비활성화하여, 제1 순위 데이터를 제1 채널(CH1)을 통해 제1 메모리(1231)로 전송할 수 있다. 일 실시예에서, 스마트 버퍼(1210)는 제1 순위 데이터를 직렬 전송 방식으로 제1 메모리(1231)에 전송함으로써, 데이터 전송 속도를 높일 수 있다.
스마트 버퍼(1210)가 제2 순위 데이터를 전송하는 경우의 일 예는 도 13b에 도시된 바와 같다.
도 13b를 참조하면, 스마트 버퍼(1210)는, 제1 인터페이스(1215)를 비활성화하고 제2 인터페이스(1217)를 활성화하여, 제2 순위 데이터를 제2 내지 제4 채널들(CH2-CH4)을 통해 제4 내지 제6 메모리들(1234-1236)로 전송할 수 있다. 일 실시예에서, 스마트 버퍼(1210)는 제2 순위 데이터를 시분할 방식, 또는 채널 인터리빙 방식으로 제4 내지 제6 메모리들(1234-1236)에 전송할 수 있다.
한편, 도 13a 및 도 13b은 우선순위 설정부(1211) 및 채널 제어부(1213)를 별도의 구성들로 도시하고 있지만, 이는 예시적인 것이고 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예컨대, 우선순위 설정부(1211) 및 채널 제어부(1213)는 하나의 구성으로 통합 구현될 수 있다. 또한, 채널 제어부(1213)의 채널 할당 기능을 우선 순위 산출부(1211)가 수행하도록 구현될 수도 있다. 이 경우, 우선순위 설정부(1211)는 데이터 및 이에 매핑된 가중치를 이용하여 해당 데이터의 우선순위를 설정하고, 설정된 우선순위를 이용하여 메모리 영역(1230)에 해당 데이터를 위한 적어도 하나의 채널을 할당할 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 도면이다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(1300)는 스마트 버퍼(1310) 및 메모리 영역(1330)을 포함할 수 있다.
스마트 버퍼(1310)는 우선순위 설정부(1311), 채널 제어부(1313), 및 복수의 인터페이스들(1315-1319)을 포함할 수 있다. 또한, 메모리 영역(1330)은 주변 회로와 메모리 셀 영역을 각각 포함하는 복수의 메모리들(1331-1336)을 포함할 수 있다. 각 구성의 기능 및 동작 내용은 도 1 내지 도 13을 참조하여 전술한 바와 같으므로, 차이점을 중심으로 메모리 장치(1300)를 설명하기로 한다.
채널 제어부(1313)는 우선순위 설정부(1311)에 의해 소정의 데이터에 설정된 우선순위에 기초하여, 해당 데이터에 소정의 채널을 할당할 수 있다. 채널 제어부(1313)에 의해 할당되는 채널은 소정의 채널 그룹으로 그룹화될 수 있다.
예컨대, 우선순위 설정부(1311)는 컨트롤러로부터 전달된 데이터의 가중치가 1.2 이상인 경우, 해당 데이터를 제1 순위 데이터로 설정할 수 있다. 또한, 우선순위 설정부(1311)는 컨트롤러로부터 전달된 데이터의 가중치가 0.8 이상 1.2 미만인 경우, 해당 데이터를 제2 순위 데이터로 설정할 수 있다. 또한, 우선순위 설정부(1311)는 컨트롤러로부터 전달된 데이터의 가중치가 0.8 미만인 경우, 해당 데이터를 제3 순위 데이터로 설정할 수 있다. 이 경우, 제1 순위 데이터는 중요도가 가장 높은 데이터로 간주할 수 있다. 또한, 제2 순위 데이터는 중요도가 보통인 데이터로 간주할 수 있다. 또한, 제3 순위 데이터는 중요도가 가장 낮은 데이터로 간주할 수 있다.
채널 제어부(1313)는 제1 순위 데이터를 저장하기 위한 제1 채널(CH1)을 제1 메모리(1331)에 할당할 수 있다. 또한, 채널 제어부(1313)는 제2 순위 데이터를 저장하기 위한 제2 및 제3 채널들(CH2, CH3)을 제2 및 제3 메모리들(1332, 1333)에 각각 할당할 수 있다. 또한, 채널 제어부(1313)는 제3 순위 데이터를 저장하기 위한 제4 내지 제6 채널들(CH4-CH6을 제4 내지 제6 메모리들(1334-1336)에 각각 할당할 수 있다.
제1 순위 데이터를 위한 제1 채널(CH1)은 제1 채널 그룹(G1)을 구성할 수 있다. 그리고, 제1 채널(CH1)은 제1 인터페이스(1315)에 연결될 수 있다.
제2 순위 데이터를 위한 제2 및 제3 채널들(CH2, CH3)은 제2 채널 그룹(G2)을 구성할 수 있다. 그리고, 제2 및 제3 채널들(CH2, CH3)은 제2 인터페이스(1317)에 연결될 수 있다.
제3 순위 데이터를 위한 제4 내지 제6 채널들(CH4-CH6)은 제3 채널 그룹(G3)을 구성할 수 있다. 그리고, 제4 내지 제6 채널들(CH4-CH6)은 제3 인터페이스(1319)에 연결될 수 있다.
채널 제어부(1313)는 제1 내지 제3 인터페이스들(1315-1319)의 활성화 여부를 제어하여, 제1 내지 제3 순위 데이터를 메모리 영역(1330)으로 전송할 수 있다. 예컨대, 채널 제어부(1313)는 제1 인터페이스(1315)를 활성화하여, 제1 순위 데이터를 메모리 영역(1330)으로 전송할 수 있다. 이 경우, 채널 제어부(1313)는 데이터 전송 속도를 최대화하기 위해, 제1 순위 데이터의 전송을 완료할 때까지 제2 및 제3 인터페이스들(1317, 1319)을 비활성화할 수 있다.
제1 순위 데이터의 전송이 완료된 경우, 채널 제어부(1313)는 제2 인터페이스(1317) 및 제3 인터페이스(1319)를 순차적으로 활성화하여, 제2 순위 데이터 및 제3 순위 데이터를 메모리 영역(1330)으로 전송할 수 있다. 제1 순위 데이터의 전송이 직접 전송 방식에 따르는 것과 달리, 제2 순위 데이터 및 제3 순위 데이터는 시분할 방식 또는 채널 인터리빙 방식 등을 이용하여 각각 병렬적으로 전송될 수 있다. 한편, 일 실시예에서, 채널 제어부(1313)는 제2 및 제3 인터페이스들(1317, 1319)을 동시에 활성화하여, 제2 및 제3 순위 데이터를 메모리 영역(1330)에 동시에 전송할 수도 있다.
도 15a 및 도 15b는 본 발명의 일 실시예에 따른 메모리 장치의 구조를 대략적으로 나타낸 도면들이다.
먼저 도 15a를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(1400a)는 적어도 하나의 메모리 패키지로 구현될 수 있다. 메모리 장치(1400a)는 패키지 기판(SUB), 패키지 기판(SUB) 상에 실장된 스마트 버퍼(810) 및 복수의 메모리 영역들(1431-1436)을 포함할 수 있다.
각각의 메모리 영역(1431-1436)은 주변 회로(1456) 및 메모리 셀 영역(1476)을 포함할 수 있다. 메모리 셀 영역(1476)은 복수의 메모리 셀들을 포함할 수 있으며, 주변 회로(1456)는 스마트 버퍼(1410)로부터 입력된 데이터를 복수의 메모리 셀들에 저장하거나, 복수의 메모리 셀들로부터 독출된 데이터를 스마트 버퍼(1410)로 출력할 수 있다.
스마트 버퍼(1410)는 데이터의 우선순위에 따라 제1 내지 제3 순위 데이터를 분류할 수 있다. 또한, 스마트 버퍼(1410)는 제1 내지 제3 순위 데이터에 대응하는 제1 내지 제3 채널 그룹을 메모리 영역(1431-1436)에 할당할 수 있다.
각각의 채널 그룹 속하는 메모리 영역(1431-1436)은 와이어를 통해 스마트 버퍼(1410)에 연결될 수 있다. 예컨대, 제1 채널 그룹(G1)에 속하는 제1 메모리 영역(1431)은 제1 와이어를 통해 스마트 버퍼(1410)에 연결될 수 있다. 또한, 제2 채널 그룹(G2)에 속하는 제2 및 제3 메모리 영역들(1432-1433)은 제2 와이어를 통해 스마트 버퍼(1410)에 연결될 수 있다. 또한, 제3 채널 그룹(G3)에 속하는 제4 내지 제6 메모리 영역들(1434-1446)은 제3 와이어를 통해 스마트 버퍼(1410)에 연결될 수 있다. 하나의 와이어에 연결된 메모리 영역의 개수가 증가함에 따라, 데이터를 처리하기 위한 로드(load)는 커지므로 데이터 처리 및 전송 속도는 증가할 수 밖에 없다. 예컨대, 제3 와이어에 연결된 제4 내지 제6 메모리 영역들(1434-1446)에 대한 데이터 전송 시간은 제2 와이어에 연결된 제2 및 제3 메모리 영역들(1432, 1433)에 대한 데이터 전송 시간보다 길 수 있다. 또한, 제2 와이에 연결된 제2 및 제3 메모리 영역들(1432, 1433)에 대한 데이터 전송 시간은 제1 와이어에 연결된 제1 메모리 영역(1431)에 대한 데이터 전송 시간보다 길 수 있다.
이와 같은 속성을 이용하여, 본 발명의 일 실시예에 따른 스마트 버퍼(1410)는, 중요도(또는, 가중치)가 상대적으로 높은 데이터에 대해서는 채널 그룹의 용량을 컴팩트하게 할당하고, 중요도가 상대적으로 낮은 데이터에 대해서는 채널 그룹의 용량을 비교적 넉넉하게 할당하여, 데이터 전송 속도에 차등을 둠으로써, 데이터를 보다 효율적으로 처리할 수 있게 할 수 있다.
복수의 메모리 영역들(1431-1436)은 도 10b를 참조하여 전술한 바와 같이 패키지 기판(SUB) 상에 분산 배치될 수도 있다.
도 15b를 참조하면, 복수의 메모리 영역들(1431-1436)은, 도 15a와 달리, 와이어가 아닌 복수의 스루 실리콘 비아들(TSV)과 패키지 기판(SUB) 내에 배치되는 복수의 배선들을 이용하여 스마트 버퍼(1410)에 연결될 수도 있다.
복수의 메모리 영역들(1431-1436)은 도 11c를 참조하여 전술한 바와 같이 패키지 기판(SUB) 상에 분산 배치될 수도 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 시스템을 나타낸 도면이다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(3)은 컨트롤러(1500) 및 메모리 장치(1600)를 포함할 수 있다.
컨트롤러(1500)는 우선순위 설정부(1510) 및 HBM 모드 제어부(1530)를 포함할 수 있다.
우선순위 설정부(1510)는 외부로부터 수신된 데이터에 소정의 가중치를 부여할 수 있다. 가중치는 데이터의 중요도를 나타내는 값으로서, 메모리 시스템(3)의 운용 환경에 따라 달라질 수 있다.
우선순위 설정부(1510)는 데이터에 부여된 가중치를 이용하여 해당 데이터의 우선순위를 설정할 수 있다. 예컨대, 우선순위 설정부(1510)는 데이터의 가중치가 제1 임계치 이상인 경우, 해당 데이터를 제1 순위 데이터로 설정할 수 있다. 반대로, 우선순위 설정부(1510)는 데이터의 가중치가 소정의 제1 임계치 미만인 경우, 해당 데이터를 제2 순위 데이터로 설정할 수 있다. 제1 순위 데이터는 중요도가 상대적으로 높은 데이터로 간주할 수 있고, 제2 순위 데이터는 중요도가 상대적으로 낮은 데이터로 간주할 수 있다. 일 실시예에서, 제1 임계치는 1.0일 수 있다.
우선순위 설정부(1510)가 설정하는 데이터의 우선순위는, 시스템 요구사항, 메모리 장치의 용량 등을 고려하여 다양하게 분류될 수 있다. 예컨대, 우선순위 설정부(1510)는 소정의 제1 임계치 이상의 데이터를 제1 순위 데이터로 설정하고, 소정의 제2 임계치 이상이고 제1 임계치 미만의 데이터를 제2 순위 데이터로 설정하며, 제2 임계치 미만의 데이터를 제3 순위 데이터로 설정할 수도 있다. 일 실시예에서, 제1 임계치는 1.2이고, 제2 임계치는 0.8일 수 있다.
HBM 모드 제어부(1530)는 가중치가 소정의 제4 임계치 이상의 데이터를 최선순위 데이터로 설정하고, 해당 데이터에 대해 HBM(High Bandwidth Memory) 모드를 운용할 것을 결정할 수 있다. 일 실시예에서, 제4 임계치는 1.4일 수 있다.
HBM 모드 제어부(1530)가 HBM 모드를 운용할 것을 결정한 경우, HBM 모드 온(on) 신호(HBMon) 및 이에 대응하는 데이터를 메모리 장치(1600)로 전달할 수 있다. 이 경우, 메모리 장치(1600)는 HBM 모드 온 신호(HBMon)에 응답하여, 해당 데이터를 HBM 메모리 영역에 저장할 수 있다. 일 실시예에서, HBM 메모리 영역은 메모리 장치(1600)의 메모리 영역(1630)에 미리 설정될 수 있으며, 해당 HBM 메모리 영역에는 소정의 채널이 미리 할당될 수 있다. 메모리 장치(1600)는 HBM 모드로 동작하는 경우, 미리 할당된 채널을 통해 관련 데이터를 HBM 메모리 영역에 전달할 수 있다.
메모리 장치(1600)는 스마트 버퍼(1610) 및 메모리 영역(1630)을 포함할 수 있다. 스마트 버퍼(1610) 및 메모리 영역(1630)에 대해서는 도 17 및 도 18을 참조하여 상세하게 설명하기로 한다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 도면들이다.
먼저 도 17을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(1700)는 스마트 버퍼(1710) 및 메모리 영역(1730)을 포함할 수 있다.
스마트 버퍼(1710)는 채널 제어부(1711) 및 복수의 인터페이스들(1713, 1715)을 포함할 수 있다.
채널 제어부(1711)는 컨트롤러로부터 수신된 데이터의 우선순위에 따라 메모리 영역에 적어도 하나의 채널을 할당할 수 있다. 예컨대, 채널 제어부(1711)는 제1 순위 데이터에 대해 제1 메모리 영역(1731)에 제1 채널(CH1)을 할당할 수 있다. 또한, 채널 제어부(1711)는 제2 순위 데이터에 대해 제4 내지 제6 메모리 영역들(1734-1736)에 제2 내지 제4 채널들(CH2-CH4)을 각각 할당할 수 있다. 제1 채널(CH1)은 제1 채널 그룹(G1)을 구성하고, 제2 내지 제4 채널들(CH2-CH4)은 제2 채널 그룹(G2)을 구성할 수 있다.
일 실시예에서, 제1 채널 그룹(G1)은 고 대역폭 메모리(High Bandwidth Memory: HBM)에 설정될 수 있다. 또한, 제2 채널 그룹(G2)은 데이터를 실시간으로 저장하기 위해 저속의 대용량 메모리에 설정될 수 있다.
HBM 모드가 활성화되기 이전에는, 제2 채널 그룹(G2) 만이 활성화되어 중요도가 상대적으로 낮은 데이터가 메모리 영역(1730)에 실시간으로 전달될 수 있다. 또한, HBM 모드가 활성화된 이후(즉, HBM 모드 온 신호(HBMon)가 수신된 경우), 제1 채널 그룹(G1)이 활성화되어 중요도가 상대적으로 높은 데이터가 메모리 영역(1730)의 고 대역폭 메모리(HBM)에 전달될 수 있다. 일 실시예에서, 제1 채널 그룹(G1)에 포함되는 고 대역폭 메모리(HBM)의 크기는 제1 채널 그룹(G1)을 통해 저장하고자 하는 데이터의 용량에 따라 동적으로 가변될 수 있다. 이와 같이 본 발명의 일 실시예에 따른 메모리 장치(1700)는 HBM 모드가 활성화되기 이전에는 일부 채널만을 이용하여 데이터 처리 동작을 수행함으로써 전력 소모를 절감할 수 있다. 또한, 메모리 장치(1700)는 HBM 모드가 활성화된 이후에는 고 대역폭 메모리(HBM)에 고속 채널을 추가로 할당하고, 중요도 높은 데이터의 용량 변화 등에 기초하여 할당된 고속 채널의 개수를 가변시킴으로써, 데이터 처리 효율을 높이고 데이터 처리 성능을 향상시킬 수 있다.
한편, 도 17은 스마트 버퍼(1710)가 제1 및 제2 인터페이스들(1713, 1715)을 포함하는 것을 도시하고 있지만, 이는 예시적인 것이므로 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예컨대, 도 18을 참조하면, 스마트 버퍼(1710)는 제1 내지 제3 인터페이스들(1713-1717)을 포함할 수 있다. 이 경우, 제1 인터페이스(1713)는 제1 메모리 영역(1731)에 할당된 제1 채널 그룹(G1)에 연결되고, 제2 인터페이스(1715)는 제2 및 제3 메모리 영역들(1732, 1733)에 할당된 제2 채널 그룹(G2)에 연결되며, 제3 인터페이스(1717)는 제4 내지 제6 메모리 영역들(1734-1736)에 할당된 제3 채널 그룹(G3)에 연결될 수 있다.
제1 순위 데이터를 메모리 영역(1730)에 저장하기 위하여, 채널 제어부(1711)는 제1 인터페이스(1713)를 활성화하여 제1 순위 데이터를 메모리 영역(1730)에 전송할 수 있다.
제2 순위 데이터를 메모리 영역(1730)에 저장하기 위하여, 채널 제어부(1711)는 제2 인터페이스(1713)를 활성화하여 제2 순위 데이터를 메모리 영역(1730)에 전송할 수 있다. 일 실시예에서, 제2 순위 데이터는 시분할 방식 또는 채널 인터리빙 방식 등을 이용하여 메모리 영역(1730)에 병렬적으로 전송될 수 있다.
도 19은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 19에 도시한 실시예에 따른 전자 기기(1900)는 센서부(1910), 메모리 장치(1920), 포트(1930), 및 프로세서(1940) 등을 포함할 수 있다. 이외에 전자 기기(1900)는 유무선 통신 장치, 전원 장치 등을 더 포함할 수 있다. 도 19에 도시된 구성 요소들 중에서, 포트(1930)는 전자 기기(1900)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 전자 기기(1900)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
센서부(1910)는 복수의 센서들을 포함하며, 복수의 센서들은 이미지 센서, 이벤트 센서, 조도 센서, GPS 장치, 가속도 센서 등을 포함할 수 있다. 복수의 센서들은 전자 기기(1900) 내에 배치되거나, 전자 기기(1900)와 인접한 위치로서 유무선 통신을 통해 데이터를 교환할 수 있는 위치에 배치될 수 있다.
프로세서(1940)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1940)는 CPU(Central Processing Unit) 또는 마이크로프로세서 유닛(MCU), 시스템 온 칩(SoC) 등일 수 있으며, 버스(1950)를 통해 메모리 장치(1920)는 물론, 포트(1930)에 연결된 다른 장치들과 통신할 수 있다. 프로세서(1940)는 센서부(1910)가 수집한 데이터에 대해 신경망 연산을 수행하여 소정의 가중치를 산출하기 위하여, 신경망 회로를 포함할 수 있다. 일 실시예에서, 신경망 회로는 CNN, RNN, GaN 모델로 구현될 수 있다.
메모리 장치(1920)는 전자 기기(1900)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리 장치(1920)는 반도체 소자를 기반으로 하는 저장 장치를 포함할 수 있다. 예컨대, 메모리 장치(1920)는 DRAM, SDRAM(Synchronous DRAM), DDR SDRAM(Double Data Rate SDRAM), LPDDR SDRAM(Low Power Double Data Rate SDRAM), GDDR SDRAM(Graphics Double Data Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM 등과 같은 동적 랜덤 억세스 메모리 장치 또는 PRAM(Phase change Random Access Memory), MRAM(Magnetic Random Access Memory), RRAM(Resistive Random Access Memory) 등과 같은 저항성 메모리 장치를 포함할 수 있다.
또한, 메모리 장치(1920)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다.
일 실시예에서, 메모리 장치(1920)는 도 1 내지 도 18을 참조하여 전술한 다양한 실시예들에 따른 메모리 장치들을 포함할 수 있다.
도 20은 본 발명의 실시예들에 따른 메모리 장치의 응용예를 나타낸 도면이다.
도 20을 참조하면, 본 발명의 실시예들에 따른 메모리 장치(2130)는 차량용 시스템에 구현될 수 있다.
차량은 속도 감지, 전후방 사물 감지 등 차량 주행과 관련된 각종 데이터를 수집하는 복수의 센서들(2010, 2020)을 포함할 수 있다. 예컨대, 차량은 이미지 센서로서 RGB 센서, IR 센서, 속도 센서로서 가속도 센서, 및 거리 센서로서 라이다, 초음파 센서 등을 포함할 수 있다.
컨트롤러(2030)는 복수의 센서들(2010, 2020)을 통해 수집된 데이터를 메모리 장치(2130)에 저장할 수 있다. 또한, 컨트롤러(2030)는 복수의 센서들(2010, 2020)을 통해 수집된 데이터를 이용하여 복수의 액츄에이터들(2050)을 구동하여 차량을 제어할 수 있다.
한편, 메모리 장치(2130)는 차량 내에 구현될 수도 있지만, 도 20에 도시된 바와 같이 차량 외부에 구현되고 통신부(2040, 2110)를 이용하여 컨트롤러(2030)와 무선 통신을 수행할 수 있다.
메모리 장치(2130)는 스마트 버퍼(2131) 및 메모리 영역(2333)을 포함할 수 있으며, 하나의 메모리 패키지로 제공될 수 있다.
스마트 버퍼(2131)는 데이터의 가중치(또는, 중요도)에 따라 해당 데이터의 우선순위를 설정하고, 설정된 우선순위에 따라 메모리 영역(2333)에 동적으로 채널을 할당할 수 있다. 스마트 버퍼(2131)는 우선순위가 상대적으로 높은 데이터에 대해 고속의 메모리 영역을 채널로서 할당하고, 우선순위가 상대적으로 낮은 데이터에 대해 저속의 대용량 메모리 영역을 채널로서 할당할 수 있다. 이를 통해, 스마트 버퍼(2131)는 우선순위가 상대적으로 높은 데이터에 대한 전송 속도를 높이고, 우선순위가 상대적으로 낮은 데이터에 대한 전송 속도를 낮춤으로써, 데이터를 효율적으로 처리할 수 있게 할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 컨트롤러로부터 데이터 및 상기 데이터에 매핑된 소정의 가중치를 수신하고, 상기 가중치를 기초로 상기 데이터의 우선순위를 설정하여 상기 데이터를 제1 순위 데이터 및 제2 순위 데이터 중 어느 하나로 분류하는 우선순위 설정부;
    상기 제1 순위 데이터를 저장하기 위한 제1 메모리 영역을 할당하여 제1 채널 그룹을 설정하고, 상기 제2 순위 데이터를 저장하기 위한 제2 메모리 영역을 할당하여 제2 채널 그룹을 설정하는 채널 제어부;
    상기 제1 채널 그룹에 포함되는 적어도 하나의 채널과 연결되고, 상기 채널 제어부의 제어 하에 상기 제1 순위 데이터를 상기 제1 메모리 영역에 전송하는 제1 인터페이스; 및
    상기 제2 채널 그룹에 포함되는 적어도 하나의 채널과 연결되고, 상기 채널 제어부의 제어 하에 상기 제2 순위 데이터를 상기 제2 메모리 영역에 전송하는 제2 인터페이스;를 포함하고,
    상기 제2 채널 그룹에 포함되는 적어도 하나의 채널에 연결된 데이터 입출력 핀의 개수는 상기 제1 채널 그룹에 포함되는 적어도 하나의 채널에 연결된 데이터 입출력 핀의 개수보다 많은,
    메모리 장치.
  2. 제1항에 있어서,
    상기 우선순위 설정부는,
    상기 데이터에 매핑된 가중치가 소정의 제1 임계치 이상인 경우,
    상기 데이터를 상기 제1 순위 데이터로 분류하는,
    메모리 장치.
  3. 제1항에 있어서,
    상기 제1 메모리 영역은 상변화 메모리(PRAM), 저항형 메모리(RRAM), 동적 랜덤 억세스 메모리(DRAM) 중 적어도 하나를 포함하고,
    상기 제2 메모리 영역은 낸드 플래시 메모리(NAND Flash memory)를 포함하는
    메모리 장치.
  4. 제1항에 있어서,
    상기 제1 메모리 영역은 N 비트(N은 자연수) 데이터를 각각 저장하는 복수의 제1 메모리 셀들을 포함하고,
    상기 제2 메모리 영역은 M 비트(M은 N보다 큰 자연수) 데이터를 각각 저장하는 복수의 제2 메모리 셀들을 포함하는,
    메모리 장치.
  5. 제1항에 있어서,
    상기 제1 메모리 영역 및 상기 제2 메모리 영역은 서로 다른 반도체 칩들을 포함하고,
    상기 제1 메모리 영역 및 상기 제2 메모리 영역 중 적어도 하나는, 복수의 다이들을 관통하는 복수의 스루 실리콘 비아들(Through Silicon Via: TSV)을 포함하는,
    메모리 장치.
  6. 제5항에 있어서,
    상기 제1 메모리 영역은 제1 와이어를 통해 상기 제1 인터페이스에 연결되는 제1 메모리 칩을 포함하고,
    상기 제2 메모리 영역은 제2 와이어를 통해 상기 제2 인터페이스에 연결되는 제2 메모리 칩을 포함하며,
    상기 제2 메모리 칩의 개수는 상기 제1 메모리 칩의 개수보다 많은,
    메모리 장치.
  7. 제1항에 있어서,
    상기 채널 제어부는,
    상기 제1 순위 데이터 중 상기 제1 메모리 영역에 저장되지 않은 데이터의 양에 기초하여 상기 제1 채널 그룹을 재설정하고,
    상기 제2 순위 데이터 중 상기 제2 메모리 영역에 저장되지 않은 데이터의 양에 기초하여 상기 제2 채널 그룹을 재설정하는,
    메모리 장치.
  8. 제1항에 있어서,
    상기 제1 인터페이스는 상기 제1 순위 데이터를 상기 제1 메모리 영역에 직렬 전송하고,
    상기 제2 인터페이스는 상기 제2 순위 데이터를 상기 제2 메모리 영역에 병렬 전송하는,
    메모리 장치.
  9. 복수의 센서들이 수집한 데이터 및 상기 데이터에 신경망(neural network) 연산을 수행하여 획득되는 소정의 가중치를 이용하여 상기 데이터에 우선순위를 설정하고, 상기 우선순위에 기초하여 복수의 메모리들 중 적어도 일부를 상기 데이터를 저장하기 위한 채널로서 할당하는 스마트 버퍼; 및
    상기 복수의 메모리들을 포함하고, 복수의 와이어들 및 복수의 스루 실리콘 비아들(Through Silicon Via: TSV) 중 어느 하나를 이용하여 상기 스마트 버퍼에 연결되는 복수의 반도체 칩들;을 포함하고,
    상기 스마트 버퍼는 상기 복수의 반도체 칩들과 별개의 반도체 칩으로 구현되고,
    상기 스마트 버퍼 및 상기 복수의 반도체 칩들은 하나의 반도체 기판에 실장되어 하나의 메모리 패키지를 제공하는,
    메모리 장치.
  10. 제9항에 있어서,
    상기 스마트 버퍼는,
    상기 우선순위에 기초하여 상기 데이터를 제1 내지 제N 순위 데이터(N은 자연수)로 분류하고,
    상기 복수의 메모리들 중 서로 다른 적어도 하나의 메모리를 상기 제1 내지 제N 순위 데이터에 각각 할당하는,
    메모리 장치.
  11. 제10항에 있어서,
    상기 스마트 버퍼는,
    상기 제1 내지 제K 순위 데이터(K는 N보다 작은 자연수)에 대해 직렬 전송 방식의 인터페이스를 제공하고,
    상기 제K+1 내지 제N 순위 데이터에 대해 병렬 전송 방식의 인터페이스를 제공하는,
    메모리 장치.
  12. 제9항에 있어서,
    상기 복수의 반도체 칩들은,
    상기 반도체 기판 상의 제1 영역에 배치되는 제1 반도체 칩, 및 상기 반도체 기판 상의 제2 영역에 배치되는 제2 반도체 칩을 포함하는,
    메모리 장치.
  13. 제12항에 있어서,
    상기 제1 반도체 칩은 N 비트(N은 자연수) 데이터를 각각 저장하는 복수의 제1 메모리 셀들을 포함하고,
    상기 제2 반도체 칩은 M 비트(M은 N보다 큰 자연수) 데이터를 각각 저장하는 복수의 제2 메모리 셀들을 포함하는,
    메모리 장치.
  14. 복수의 센서들이 생성한 데이터의 가중치를 산출하고, 상기 가중치를 이용하여 상기 데이터의 우선순위 정보를 생성하며, 상기 가중치가 소정의 제1 임계치를 초과하는 경우 상기 데이터를 고 대역폭 메모리(High Bandwidth Memory: HBM)에 저장하기 위한 HBM 모드 제어 신호를 생성하는 컨트롤러;
    상기 고 대역폭 메모리를 포함하는 복수의 메모리들에 대해 복수의 채널 그룹들을 설정하는 채널 제어부와, 상기 복수의 채널 그룹들에 각각 구비되는 복수의 인터페이스들을 포함하는 스마트 버퍼; 및
    상기 복수의 메모리들을 포함하는 메모리 영역;을 포함하고,
    상기 복수의 채널 그룹은, 상기 고 대역폭 메모리(HBM)에 설정된 제1 채널 그룹 및 상기 데이터를 실시간 저장하기 위해 소정의 메모리에 설정된 제2 채널 그룹을 포함하고,
    상기 스마트 버퍼는, 상기 HBM 모드 제어 신호에 응답하여 상기 제1 채널 그룹을 활성화하는,
    메모리 시스템.
  15. 제14항에 있어서,
    상기 스마트 버퍼는,
    상기 HBM 모드 제어 신호를 수신한 경우, 상기 제1 채널 그룹에 연결된 제1 인터페이스를 활성화하고, 상기 가중치가 상기 제1 임계치를 초과하는 데이터의 용량 변화에 기초하여 상기 제1 채널 그룹에 포함되는 상기 고 대역폭 메모리(HBM)의 크기를 조절하는,
    메모리 시스템.
  16. 제14항에 있어서,
    상기 컨트롤러는,
    상기 데이터에 대해 신경망(neural network) 연산을 수행함으로써 상기 가중치를 산출하는,
    메모리 시스템.
  17. 제14항에 있어서,
    상기 복수의 인터페이스들은,
    상기 제1 채널 그룹에 연결되고 직렬 전송 방식으로 동작하는 제1 인터페이스, 및 상기 제2 채널 그룹에 연결되고 병렬 전송 방식으로 동작하는 제2 인터페이스를 포함하는,
    메모리 시스템.
  18. 제14항에 있어서,
    상기 제2 채널 그룹에 포함되는 적어도 하나의 채널에 연결된 데이터 입출력 핀의 개수는, 상기 제1 채널 그룹에 포함되는 적어도 하나의 채널에 연결된 데이터 입출력 핀의 개수보다 많은,
    메모리 시스템.
  19. 제14항에 있어서,
    상기 스마트 버퍼 및 상기 메모리 영역은 서로 다른 반도체 칩으로 구현되는,
    메모리 시스템.
  20. 제14항에 있어서,
    상기 스마트 버퍼 및 상기 메모리 영역은, 반도체 기판 상에 배치되어 하나의 메모리 패키지로서 제공되는,
    메모리 시스템.
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