KR102577160B1 - 메모리 시스템 - Google Patents

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Abstract

본 발명의 실시 예에 따른 메모리 시스템은 쓰기 드라이버를 포함하는 메모리 장치; 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 호스트 장치로부터 수신된 제1 쓰기 커맨드 및 제2 쓰기 커맨드의 워드 라인 어드레스들, 비트 라인 어드레스들 및 쓰기 데이터들을 각각 비교하고, 상기 비트 라인 어드레스들 및 상기 쓰기 데이터들이 서로 동일하고 상기 워드 라인 어드레스들의 최상위 비트들이 서로 다르면 제1 레벨의 동시 쓰기 제어 신호를 출력하는 커맨드 비교 회로; 및 상기 커맨드 비교 회로로부터 상기 제1 레벨의 동시 쓰기 제어 신호가 출력되면 상기 제1 쓰기 커맨드 및 상기 제2 쓰기 커맨드를 동시에 동작시키기 위한 동시 쓰기 커맨드를 상기 메모리 장치로 전송하는 프로세서를 포함한다. 상기 쓰기 드라이버는 상기 제1 레벨의 동시 쓰기 제어 신호가 입력되면 상기 쓰기 전류를 증가시키고, 증가된 쓰기 전류를 출력한다.

Description

메모리 시스템{Memory system}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 저항성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
메모리 장치의 고용량화 및 저전력화 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래시 메모리의 불휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 차세대 메모리 장치로서, PRAM(Phase Change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 실시 예는 쓰기 지연 시간(write latency)을 감소시킬 수 있는 메모리 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 메모리 셀들에 데이터를 쓰기 위한 쓰기 전류를 출력하는 쓰기 드라이버를 포함하는 메모리 장치; 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 호스트 장치로부터 수신된 제1 쓰기 커맨드 및 제2 쓰기 커맨드의 워드 라인 어드레스들, 비트 라인 어드레스들 및 쓰기 데이터들을 각각 비교하고, 상기 비트 라인 어드레스들 및 상기 쓰기 데이터들이 서로 동일하고 상기 워드 라인 어드레스들의 최상위 비트들이 서로 다르면 제1 레벨의 동시 쓰기 제어 신호를 출력하는 커맨드 비교 회로; 및 상기 커맨드 비교 회로로부터 상기 제1 레벨의 동시 쓰기 제어 신호가 출력되면 상기 제1 쓰기 커맨드 및 상기 제2 쓰기 커맨드를 동시에 동작시키기 위한 동시 쓰기 커맨드를 상기 메모리 장치로 전송하는 프로세서를 포함한다. 상기 쓰기 드라이버는 상기 제1 레벨의 동시 쓰기 제어 신호가 입력되면 상기 쓰기 전류를 증가시키고, 증가된 쓰기 전류를 출력한다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 비트 라인들, 복수의 워드 라인들 및 상기 복수의 비트 라인들의 중심부들에 연결된 칼럼 디코더를 포함하는 메모리 셀 영역; 상기 메모리 셀 영역의 상기 칼럼 디코더로 쓰기 전류를 출력하는 쓰기 드라이버; 상기 메모리 셀 영역에 데이터를 쓰도록 상기 쓰기 드라이버를 제어하는 제어 로직; 호스트 장치로부터 수신된 제1 쓰기 커맨드 및 제2 쓰기 커맨드의 워드 라인 어드레스들, 비트 라인 어드레스들 및 쓰기 데이터들을 각각 비교하고, 상기 비트 라인 어드레스들 및 상기 쓰기 데이터들이 서로 동일하고 상기 워드 라인 어드레스들의 최상위 비트들이 서로 다르면 제1 레벨의 동시 쓰기 제어 신호를 출력하는 커맨드 비교 회로; 및 상기 커맨드 비교 회로로부터 상기 제1 레벨의 동시 쓰기 제어 신호가 출력되면 상기 제1 쓰기 커맨드 및 상기 제2 쓰기 커맨드를 동시에 동작시키기 위한 동시 쓰기 커맨드를 상기 제어 로직으로 전송하는 프로세서를 포함한다. 상기 쓰기 드라이버는 상기 커맨드 비교 회로로부터 출력된 상기 제1 레벨의 동시 쓰기 제어 신호에 근거하여 상기 쓰기 전류를 증가시키고, 증가된 쓰기 전류를 상기 칼럼 디코더로 출력한다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 메모리 셀들에 데이터를 쓰기 위한 쓰기 전류를 출력하고 동시 쓰기 제어 신호에 근거하여 상기 쓰기 전류를 제어하는 쓰기 드라이버를 포함하는 메모리 장치; 및 상기 메모리 장치를 제어하고, 제1 및 제2 쓰기 커맨드들의 비트 라인 어드레스들과 상기 제1 및 제2 쓰기 커맨드들의 쓰기 데이터들 및 상기 제1 및 제2 쓰기 커맨드들의 워드 라인 어드레스들의 최상위 비트들을 각각 서로 비교한 후 상기 동시 쓰기 제어 신호를 출력하는 메모리 컨트롤러를 포함한다.
본 실시 예들에 따르면, 하나의 비트 라인에 연결된 복수의 메모리 셀에 대한 쓰기 동작을 동시에 수행할 수 있으므로, 쓰기 동작의 속도를 향상시켜 쓰기 지연 시간(write latency)을 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 도시한 블록도이다.
도 2는 도 1의 메모리 장치를 도시한 도면이다.
도 3은 도 2의 메모리 셀 어레이에 포함된 하나의 셀 영역을 도시한 도면이다.
도 4는 하나의 셀 영역 내에 포함된 워드 라인들, 비트 라인들, 로우 디코더 및 칼럼 디코더 간의 배치 관계를 도시한 도면이다.
도 5a 및 도 5b는 도 3의 쓰기 드라이버에 포함된 전류 증가 회로의 동작 예를 도시한 도면이다.
도 6a는 도 1의 커맨드 비교 회로의 일 예를 도시한 도면이다.
도 6b는 도 6a의 제1 비교 회로(CC1)의 일 예를 도시한 도면이다.
도 7은 비트 라인 어드레스들 및 쓰기 데이터들은 동일하고 워드 라인 어드레스들의 최상위 비트가 다른 두 개의 쓰기 커맨드들을 예시적으로 도시한 도면이다.
도 8은 도 7의 두 개의 쓰기 커맨드에 대한 쓰기 동작들이 동시에 수행되는 것을 예시적으로 도시한 도면이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 전자 시스템을 도시한 블록도이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 도시한 블록도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 도시한 블록도이고, 도 2는 도 1의 메모리 장치를 도시한 도면이고, 및 도 3은 도 2의 메모리 셀 어레이에 포함된 하나의 셀 영역을 도시한 도면이다.
도 1을 참조하면, 본 실시 예에 따른 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
메모리 시스템(10)은 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치에 의해서 액세스되는 데이터를 저장할 수 있다.
메모리 시스템(10)은 호스트 장치와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 메모리 시스템(10)은 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
메모리 시스템(10)은 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 메모리 시스템(10)은 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 메모리 셀 어레이(110) 및 제어 로직(120)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 비트 라인들과 복수의 워드 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시 예에서, 복수의 메모리 셀들(미도시) 각각은 하나의 비트를 저장하는 싱글 레벨 셀(single, level cell, SLC) 또는 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 또한, 복수의 메모리 셀들(미도시) 각각은 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(triple level cell, TLC) 또는 4 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(quad level cell, QLC)일 수 있다. 메모리 셀 어레이(110)는 싱글 레벨 셀, 멀티 레벨 셀, 트리플 레벨 셀, 및 쿼드 레벨 셀 중 적어도 하나 이상을 포함할 수 있다.
일 실시 예에서, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다. 본 실시 예에서는 2차원 수평 구조의 메모리 셀들을 포함하는 것을 예를 들어 설명할 것이나, 본 발명이 특별히 이에 한정되는 것은 아니다.
일 실시 예에서, 메모리 셀 어레이(110)는 가변 저항을 갖는 가변 저항 소자(미도시)를 포함하는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우, 메모리 장치(100)는 PRAM(phase change random access memory)이 될 수 있다. 또한, 가변 저항 소자가 상부 전극, 하부 전극 및 상부 전극과 하부 전극 사이에 형성된 전이 금속 산화물(transition metal oxide)을 포함하는 경우, 메모리 장치(100)는 RRAM(resistive random access memory)이 될 수 있다. 또한, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 형성된 유전체를 포함하는 경우, 메모리 장치(100)는 MRAM(magnetic random access memory)이 될 수 있다.
메모리 셀 어레이(110)는 도 2에 도시한 바와 같이 복수의 셀 영역들을 포함할 수 있다. 이후부터는 셀 영역 단위를 매트(MAT)라 한다. 메모리 셀 어레이(110)의 각 매트(MAT)는 도 3에 도시한 바와 같이 복수의 타일들을 포함할 수 있다. 복수의 타일들은 각각 복수의 메모리 셀들(미도시)을 포함할 수 있다.
각 매트(MAT)는 복수의 타일들 사이에 배치된 로우 디코더(X-Dec) 및 칼럼 디코더(Y-Dec)를 포함할 수 있다. 일 실시 예에서, 복수의 매트(MAT)들은 각각 제1 방향으로 길게 배치된 로우 디코더(X-Dec) 및 상기 제1 방향에 수직하는 제2 방향으로 길게 배치된 칼럼 디코더(Y-Dec)를 포함할 수 있다. 여기에서, 상기 제1 방향은 비트 라인들과 평행한 방향일 수 있고, 상기 제2 방향은 워드 라인들과 평행한 방향일 수 있으나, 특별히 이에 한정되는 것은 아니다. 로우 디코더(X-Dec)와 칼럼 디코더(Y-Dec)는 평면상에서 수직으로 교차할 수 있다.
또한, 각 매트(MAT)는 로우 디코더(X-Dec) 및 칼럼 디코더(Y-Dec)에 대하여 대칭적으로 배치된 제1 타일 내지 제4 타일(Tile 1, Tile 2, Tile 3, Tile 4)을 포함할 수 있다. 예를 들어, 제1 타일(Tile 1) 및 제3 타일(Tile 3)은 각각 제2 타일(Tile 2) 및 제4 타일(Tile 4)과 로우 디코더(X-Dec)에 대하여 대칭하고, 제1 타일(Tile 1) 및 제2 타일(Tile 2)은 각각 제3 타일(Tile 3) 및 제4 타일(Tile 4)과 칼럼 디코더(Y-Dec)에 대하여 대칭할 수 있다. 또한, 제1 타일(Tile 1)은 제4 타일(Tile 4)과 대각선으로 배치되고, 및 제2 타일(Tile 2)은 제3 타일(Tile 3)과 대각선으로 배치될 수 있다.
도 3에서는 하나의 매트(MAT)가 하나의 로우 디코더(X-Dec) 및 하나의 칼럼 디코더(Y-Dec)를 포함하는 것으로 도시하였으나, 특별히 이에 한정되는 것은 아니다. 예를 들어, 각 매트(MAT)는 제1 방향으로 정렬되는 두 개 이상의 로우 디코더(X-Dec) 및 상기 제1 방향에 수직하는 제2 방향으로 정렬되는 두 개 이상의 칼럼 디코더(Y-Dec)를 포함할 수 있다. 즉, 각 매트(MAT)는 제1 타일(Tile 1)과 제2 타일(Tile 2) 사이 및 제3 타일(Tile 3) 및 제4 타일(Tile 4) 사이에 각각 배치된 복수의 로우 디코더(X-Dec)들, 및 제1 타일(Tile 1)과 제3 타일(Tile 3) 사이 및 제2 타일(Tile 2) 및 제4 타일(Tile 4) 사이에 각각 배치된 복수의 칼럼 디코더(Y-Dec)들을 포함할 수 있다.
이후부터는, 평면상에서 칼럼 디코더(Y-Dec)의 상부에 배치된 제1 타일(Tile 1) 및 제2 타일(Tile 2)을 상부 타일 그룹(UTG)이라 하고, 칼럼 디코더(Y-Dec)의 하부에 배치된 제3 타일(Tile 3) 및 제4 타일(Tile 4)을 하부 타일 그룹(LTG)이라 한다. 상부 타일 그룹(UTG)은 복수의 비트 라인들(BL0 ~ BL2m-1)의 중심부들을 기준으로 상부에 배치된 복수의 메모리 셀들을 포함할 수 있고, 하부 타일 그룹(LTG)은 복수의 비트 라인들(BL0 ~ BL2m-1)의 중심부들을 기준으로 하부에 배치된 복수의 메모리 셀들을 포함할 수 있다.
도 4를 참조하면, 각 매트(MAT)는 복수의 비트 라인들(BL0 ~ BL2m-1) 및 복수의 비트 라인들(BL0 ~ BL2m-1)과 수직으로 교차하는 복수의 워드 라인들(WL0 ~ WL2n-1)을 포함할 수 있다. 여기에서, n 및 m은 2 이상의 정수를 의미한다.
복수의 비트 라인들(BL0 ~ BL2m-1)은 상부 타일 그룹(UTG)부터 하부 타일 그룹(LTG)까지 연장할 수 있다. 복수의 비트 라인들(BL0 ~ BL2m-1)은 제1 타일(Tile 1)부터 제3 타일(Tile 3)까지 연장하는 복수의 제1 비트 라인들(BL0 ~ BLm-1) 및 제2 타일(Tile 2)부터 제4 타일(Tile 4)까지 연장하는 복수의 제2 비트 라인들(BLm ~ BL2m-1)을 포함할 수 있다.
복수의 워드 라인들(WL0 ~ WL2n-1)은 상부 타일 그룹(UTG) 및 하부 타일 그룹(LTG) 상에 복수의 비트 라인들(BL0 ~ BL2m-1)과 수직으로 교차하도록 배치될 수 있다. 복수의 워드 라인들(WL0 ~ WL2n-1)은 제1 타일(Tile 1)부터 제2 타일(Tile 2)까지 연장하는 복수의 제1 워드 라인들(WL0 ~ WLn-1) 및 제3 타일(Tile 3)부터 제4 타일(Tile 4)까지 연장하는 복수의 제2 워드 라인들(WLn ~ WL2n-1)을 포함할 수 있다. 제1 워드 라인들(WL0 ~ WLn-1)은 상부 타일 그룹(UTG) 내에 배치되고, 제2 워드 라인들(WLn ~ WL2n-1)은 하부 타일 그룹(LTG) 내에 배치될 수 있다.
일 실시 예에서, 제1 비트 라인들(BL0 ~ BLm-1)의 개수와 제2 비트 라인들(BLm ~ BL2m-1)의 개수는 동일하고, 및 제1 워드 라인들(WL0 ~ WLn-1)의 수와 제2 워드 라인들(WLn ~ WL2n-1)의 개수는 동일할 수 있으나, 특별히 이에 한정되는 것은 아니다.
로우 디코더(X-Dec)는 제1 비트 라인들(BL0 ~ BLm-1)과 제2 비트 라인들(BLm ~ BL2m-1) 사이에 배치될 수 있다. 칼럼 디코더(Y-Dec)는 제1 워드 라인들(WL0 ~ WLn-1)와 제2 워드 라인들(WLn ~ WL2n-1) 사이에 배치될 수 있다. 즉, 칼럼 디코더(Y-Dec)는 상부 타일 그룹(UTG)과 하부 타일 그룹(LTG) 사이에 배치될 수 있다. 예를 들어, 로우 디코더(X-Dec)는 복수의 워드 라인들(WL0 ~ WL2n-1)의 중심부들에 연결되고, 및 칼럼 디코더(Y-Dec)는 복수의 비트 라인들(BL0 ~ BL2m-1)의 중심부들에 연결될 수 있다. 이에 따라, 워드 라인들(WL0 ~ WL2n-1)의 중심부들 및 비트 라인들(BL0 ~ BL2m-1)의 중심부들로 쓰기 전류(또는 쓰기 전압)이 인가될 수 있고, 인가된 쓰기 전류(또는 쓰기 전압)는 워드 라인들(WL0 ~ WL2n-1)의 중심부들로부터 양 단부들을 향하여, 및 비트 라인들(BL0 ~ BL2m-1)의 중심부들로부터 양 단부들을 향하여 흐를 수 있다.
한편, 도 4에서는 제1 워드 라인들(WL0 ~ WLn-1)과 제2 워드 라인들(WLn ~ WL2n-1) 사이 및 제1 비트 라인들(BL0 ~ BLm-1)과 제2 비트 라인들(BLm ~ BL2m-1) 사이가 멀리 떨어진 것처럼 도시하였으나, 이는 설명의 편의를 위한 것일 뿐 워드 라인들(WL0 ~ WL2n-1) 및 비트 라인들(BL0 ~ BL2m-1)의 간격들은 실질적으로 동일할 수 있다. 또한, 로우 디코더(X-Dec)와 워드 라인들(WL0 ~ WL2n-1)은 서로 다른 레이어 상에 배치될 수 있고, 칼럼 디코더(Y-Dec)와 비트 라인들(BL0 ~ BL2m-1)은 서로 다른 레이어 상에 배치될 수 있다.
일 실시 예에서, 제1 워드 라인들(WL0 ~ WLn-1)의 어드레스들(이하, ‘제1 워드 라인 어드레스들’이라 한다)의 배열 순서는 제2 워드 라인들(WLn ~ WL2n-1)의 어드레스들(이하, ‘제2 워드 라인 어드레스들’이라 한다)의 배열 순서의 역순일 수 있으나, 특별히 이에 한정되는 것은 아니다.
예를 들어, 제1 워드 라인 어드레스들은 오름차순으로 배열되고, 제2 워드 라인 어드레스들은 내림차순으로 배열될 수 있다. 즉, 제1 워드 라인 어드레스들 및 제2 워드 라인 어드레스들은 각각 칼럼 디코더(Y-Dec)에 가까울수록 증가하고, 칼럼 디코더(Y-Dec)로부터 멀수록 감소할 수 있다. 또한, 칼럼 디코더(Y-Dec)로부터 동일한 거리만큼 떨어진 하나의 제1 워드 라인 어드레스와 하나의 제2 워드 라인 어드레스는 최상위 비트(most significant byte, MSB)를 제외하고 동일할 수 있다.
예를 들어, 1 MAT의 메모리 셀 영역이 4K의 워드 라인들을 포함하는 경우, 1 MAT의 메모리 셀 영역은 4096개의 워드 라인들을 포함할 수 있다. 4096개의 워드 라인들의 어드레스들은 ‘0’부터 ‘4095’까지로 표현될 수 있다. 이때, 칼럼 디코더(Y-Dec)의 상부에 배치된 2048개의 워드 라인들을 제1 워드 라인들이라 하고, 칼럼 디코더(Y-Dec)의 하부에 배치된 2048개의 워드 라인들을 제2 워드 라인들이라 하면, 제1 워드 라인 어드레스들은 ‘0’부터 ‘2047’까지로 표현될 수 있고, 제2 워드 라인 어드레스들은 ‘2048’부터 ‘4095’까지로 표현될 수 있다.
전술한 바와 같이, 제1 워드 라인 어드레스들은 오름차순으로 배열되므로, 제1 워드 라인들 중 첫 번째 제1 워드 라인의 어드레스는 ‘0’이고, 마지막 제1 워드 라인의 어드레스는 ‘2047’일 수 있다. 또한, 제2 워드 라인 어드레스들은 내림차순으로 배열되므로, 제2 워드 라인들 중 첫 번째 제2 워드 라인의 어드레스는 ‘4095’이고, 마지막 제2 워드 라인의 어드레스는 ‘2048’일 수 있다.
예를 들어, 제1 워드 라인들 중 세 번째 제1 워드 라인의 어드레스는 ‘2’이고, 칼럼 디코더(Y-Dec)를 기준으로 세 번째 제1 워드 라인과 대칭되는 제2 워드 라인, 즉, 마지막 제2 워드 라인으로부터 세 번째 제2 워드 라인의 어드레스는 ‘2050’일 수 있다. 세 번째 제1 워드 라인의 어드레스 ‘2’ 및 세 번째 제2 워드 라인 어드레스 ‘2050’을 각각 2진수로 변환하면 ‘000000000010’ 및 ‘100000000010’일 수 있다. 이와 같이, 칼럼 디코더(Y-Dec)로부터 동일한 거리만큼 떨어진 제1 워드 라인의 어드레스와 제2 워드 라인의 어드레스의 최상위 비트(most significant byte, MSB)들은 서로 다르고, 최상위 비트(most significant byte, MSB)들을 제외한 나머지 비트들은 서로 동일할 수 있다.
각 매트(MAT)는 쓰기/읽기 회로(115)를 포함할 수 있다. 쓰기/읽기 회로(115)는 복수의 비트 라인들을 통해 복수의 메모리 셀들(미도시)에 연결될 수 있다. 구체적으로, 쓰기/읽기 회로(115)는 복수의 비트 라인들의 중심부들에 연결된 칼럼 디코더(Y-Dec)에 연결될 수 있다. 쓰기/읽기 회로(115)는 복수의 메모리 셀들에 데이터를 쓰기 위한 쓰기 드라이버(WD) 및 복수의 메모리 셀들로부터 독출된 데이터를 증폭하기 위한 센스 앰프(SA)를 포함할 수 있다.
쓰기 드라이버(WD)는 복수의 메모리 셀들로 인가되는 쓰기 전류를 증가시키기 위한 전류 증가 회로(CIC)를 포함할 수 있다. 예를 들어, 도 5a 및 도 5b를 참조하면, 전류 증가 회로(CIC)는 전압 공급 단자(Vpp)에 연결된 제1 전류원(I1) 및 제2 전류원(I2)을 포함할 수 있다. 제1 전류원(I1) 및 제2 전류원(I2)은 서로 병렬 연결될 수 있다. 또한, 전류 증가 회로(CIC)는 전압 공급 단자(Vpp)와 제2 전류원(I2)을 전기적으로 연결하는 스위칭 소자(S)를 포함할 수 있다. 스위칭 소자는 트랜지스터를 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다. 스위칭 소자는 메모리 컨트롤러(200)로부터 입력되는 동시 쓰기 제어 신호(CTRL_SW)에 따라 턴 온 또는 턴 오프될 수 있다.
예를 들어, 메모리 컨트롤러(200)로부터 제1 레벨의 동시 쓰기 제어 신호(CTRL_SW)가 입력되면, 스위칭 소자(S)는 턴 온되고, 제1 전류원(I1) 및 제2 전류원(I2)에 각각 쓰기 전류(IWRT)가 흐를 수 있다. 이에 따라, 쓰기 드라이버(WD)는 2 배로 증가된 쓰기 전류(2IWRT)를 출력할 수 있다.
한편, 메모리 컨트롤러(200)로부터 제2 레벨의 동시 쓰기 제어 신호(CTRL_SW)가 입력되면, 스위칭 소자(S)는 턴 오프되고, 쓰기 전류(IWRT)는 제1 전류원(I1)으로만 흐를 수 있다. 이에 따라, 쓰기 드라이버(WD)는 증가되지 않은 원래의 쓰기 전류(IWRT)를 출력할 수 있다. 여기에서, 제1 레벨은 하이 레벨 즉, ‘1’이고, 제2 레벨은 로우 레벨 즉, ‘0’일 수 있으나, 특별히 이에 한정되는 것은 아니다.
즉, 쓰기 드라이버(WD)는 하나의 비트 라인을 공유하는 두 개 이상의 메모리 셀에 동시에 쓰기 동작을 수행하는 경우에는 쓰기 전류를 2 배로 증가시켜 출력하고, 하나의 메모리 셀에 쓰기 동작을 수행하는 경우에는 원래의 쓰기 전류를 출력할 수 있다. 복수의 메모리 셀들이 저항성 메모리 셀들인 경우, 상기 쓰기 전류는 리셋 전류 및 셋 전류를 포함할 수 있다. 또한, 도 5a 및 도 5b에 도시한 전류 증가 회로(CIC)는 하나의 실시 예에 불과하며, 다양한 구성으로 구현될 수 있음은 물론이다.
제어 로직(120)은 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들어, 쓰기 및 읽기 등의 메모리 동작을 수행하기 위하여 쓰기/읽기 회로(115)를 제어할 수 있다. 도 2 및 도 3을 참조하면, 메모리 장치(100)에 대한 쓰기 및 읽기 동작 등을 위하여, 제어 로직(120)은 쓰기 펄스 및 읽기 펄스 등과 같은 각종 펄스 신호(Pulse)를 쓰기/읽기 회로(115)로 제공할 수 있다. 또한, 쓰기/읽기 회로(115)는 각종 펄스 신호를 수신하고 이를 이용하여 메모리 셀 어레이(110)로 쓰기 전류(또는 쓰기 전압)나 읽기 전류(또는 읽기 전압)을 제공할 수 있다. 상기 각종 펄스 신호를 생성하는 펄스 생성기(미도시)는 제어 로직(120) 내에 구비되거나 또는 외부에 구비될 수 있다.
제어 로직(120)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)에 근거하여 메모리 셀 어레이(110)에 데이터를 쓰거나 또는 메모리 셀 어레이(110)로부터 데이터를 읽기 위한 각종 내부 제어 신호(CTRL_RW)를 쓰기/읽기 회로(115)로 출력할 수 있다.
또한, 제어 로직(120)은 메모리 컨트롤러(200)로부터 수신한 어드레스(ADDR)에 근거하여 워드 라인을 선택하기 위한 로우 어드레스(X_ADDR) 및 비트 라인을 선택하기 위한 칼럼 어드레스(Y-ADDR)를 각각 로우 디코더(X-Dec) 및 칼럼 디코더(Y-Dec)로 출력할 수 있다.
다시 도 1을 참조하면, 메모리 컨트롤러(200)는 호스트 장치로부터의 쓰기/읽기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 읽거나, 또는 메모리 장치(100)에 데이터를 쓰도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 쓰기(write)(또는 프로그램(program)), 읽기(read), 및 소거(erase) 동작을 제어할 수 있다. 또한, 메모리 장치(100)에 쓰여질 데이터(DATA)와 메모리 장치(100)로부터 읽혀진 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
메모리 컨트롤러(200)는 프로세서(210), 커맨드 큐(220), 및 커맨드 비교 회로(230)를 포함할 수 있다. 도 1에 도시되지는 않았으나, 메모리 컨트롤러(200)는 랜덤 액세스 메모리(random access memory, RAM), 호스트 장치와 메모리 컨트롤러(200) 간의 데이터 송수신을 수행하기 위한 호스트 인터페이스(host interface), 및 메모리 컨트롤러(200)와 메모리 장치(100) 간의 데이터 송수신을 수행하기 위한 메모리 인터페이스(memory interface)를 더 포함할 수 있다.
프로세서(210)는 메모리 컨트롤러(200)의 제반 동작을 제어할 수 있다.
커맨드 큐(220)는 다수의 커맨드들 및 다수의 어드레스들을 저장하기 위한 공간을 포함할 수 있다. 커맨드 큐(220)는 호스트 장치로부터 수신된 커맨드 및 어드레스를 수신된 순서대로 큐잉할 수 있다.
커맨드 비교 회로(230)는 커맨드 큐(220)에 큐잉된 복수의 쓰기 커맨드들을 비교하여 쓰기 동작을 동시에 수행할 수 있는 쓰기 커맨드들이 있는지 여부에 대한 결과 값을 출력할 수 있다. 일 실시 예에서 커맨드 비교 회로(230)는 커맨드 큐(220)에 큐잉된 다수의 쓰기 커맨드들 중 적어도 두 개의 쓰기 커맨드들을 큐잉된 순서대로 선택하여 비교할 수 있으나, 특별히 이에 한정되는 것은 아니며, 무작위로 선택하여 비교하여도 무방하다.
예를 들어, 커맨드 비교 회로(230)는 커맨드 큐(220)에 큐잉된 복수의 쓰기 커맨드들에 대한 워드 라인 어드레스들, 비트 라인 어드레스들 및 쓰기 데이터들을 각각 비교하고, 동시에 수행할 수 있는 쓰기 커맨드들이 있는지 여부에 대한 결과 값을 출력할 수 있다.
도 6a를 참조하면, 커맨드 비교 회로(230)는 제1 비교 연산 블록(CB1) 및 제2 비교 연산 블록(CB2)을 포함할 수 있다. 제1 비교 연산 블록(CB1)은 제1 비교 회로(CC1), 제2 비교 회로(CC2), 및 제3 비교 회로(CC3)를 포함할 수 있다.
제1 비교 회로(CC1)는 제1 쓰기 커맨드(CMD1)에 대한 워드 라인 어드레스의 최상위 비트(WLMSB)와 제2 쓰기 커맨드(CMD2)에 대한 워드 라인 어드레스의 최상위 비트(WLMSB)를 논리 연산하는 논리 게이트를 포함할 수 있다. 즉, 제1 비교 회로(CC1)는 제1 쓰기 커맨드(CMD1)에 대한 워드 라인 어드레스 및 제2 쓰기 커맨드(CMD2)에 대한 워드 라인 어드레스의 최상위 비트들만 비교하여 최상위 비트들이 서로 다른지 또는 동일한지 여부를 나타내는 결과 값을 출력할 수 있다.
한편, 도 6b를 참조하면, 제1 비교 회로(CC1)는 제1 쓰기 커맨드(CMD1)에 대한 워드 라인 어드레스의 최상위 비트(WLMSB)를 제외한 나머지 비트들(WLMSB -1 ~ WLLSB)과 제2 쓰기 커맨드(CMD2)에 대한 워드 라인 어드레스의 최상위 비트(WLMSB)를 제외한 나머지 비트들(WLMSB -1 ~ WLLSB)을 논리 연산하는 논리 게이트들을 더 포함할 수 있다. 즉, 도 6b에 도시된 제1 비교 회로(CC1)는 제1 쓰기 커맨드(CMD1)에 대한 워드 라인 어드레스의 모든 비트들과 제2 쓰기 커맨드(CMD2)에 대한 워드 라인 어드레스의 모든 비트들을 비교하여 모든 비트들이 서로 다른지 또는 동일한지 여부를 나타내는 결과 값을 출력할 수 있다.
다시 도 6a를 참조하면, 제2 비교 회로(CC2)는 제1 쓰기 커맨드(CMD1)에 대한 비트 라인 어드레스의 최상위 비트(BLMSB) 내지 최하위 비트(BLLSB)와 제2 쓰기 커맨드(CMD2)에 대한 비트 라인 어드레스의 최상위 비트(BLMSB) 내지 최하위 비트(BLLSB)를 각각 논리 연산하는 복수의 논리 게이트들을 포함하는 제1 스테이지(S1) 및 제1 스테이지(S1)의 논리 게이트들의 연산 결과를 논리 연산하는 논리 게이트를 포함하는 제2 스테이지(S2)를 포함할 수 있다. 즉, 제2 비교 회로(CC2)는 제1 쓰기 커맨드(CMD1)에 대한 비트 라인 어드레스의 모든 비트들과 제2 쓰기 커맨드(CMD2)에 대한 비트 라인 어드레스의 모든 비트들을 비교하여 모든 비트들이 서로 다른지 또는 동일한지 여부를 나타내는 결과 값을 출력할 수 있다.
제3 비교 회로(CC3)는 제1 쓰기 커맨드(CMD1)에 대한 쓰기 데이터와 제2 쓰기 커맨드(CMD2)에 대한 쓰기 데이터를 논리 연산하는 논리 게이트를 포함할 수 있다. 즉, 제3 비교 회로(CC3)은 제1 쓰기 커맨드(CMD1)에 대한 쓰기 데이터와 제2 쓰기 커맨드(CMD2)에 대한 쓰기 데이터가 서로 다른지 또는 동일한지 여부를 나타내는 결과 값을 출력할 수 있다.
제2 비교 연산 블록(CB2)은 제1 비교 회로(CC1), 제2 비교 회로(CC2), 및 제3 비교 회로(CC3)로부터 출력된 결과 값들을 논리 연산하는 논리 게이트를 포함할 수 있다.
일 실시 예에서, 제1 비교 회로(CC1)는 XOR 게이트를 포함하고, 제2 비교 회로(CC2)의 제1 스테이지(S1) 및 제3 비교 회로(CC3)는 XNOR 게이트들을 포함하고, 및 제2 비교 회로(CC2)의 제2 스테이지(S2) 및 제2 비교 연산 블록(CB2)은 AND 게이트를 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다.
다른 실시 예에서, 제1 비교 회로(CC1)는 제1 쓰기 커맨드(CMD1)에 대한 워드 라인 어드레스의 최상위 비트(WLMSB)와 제2 쓰기 커맨드(CMD2)에 대한 워드 라인 어드레스의 최상위 비트(WLMSB)를 논리 연산하는 XOR 게이트 및 제1 쓰기 커맨드(CMD1)에 대한 워드 라인 어드레스의 최상위 비트(WLMSB)를 제외한 나머지 비트들(WLMSB-1 ~ WLLSB)과 제2 쓰기 커맨드(CMD2)에 대한 워드 라인 어드레스의 최상위 비트(WLMSB)를 제외한 나머지 비트들(WLMSB -1 ~ WLLSB)을 논리 연산하는 XNOR 게이트들을 포함할 수 있다.
도 6a의 제1 비교 회로(CC1)를 포함하는 커맨드 비교 회로(230)는 제1 쓰기 커맨드(CMD1)의 비트 라인 어드레스와 제2 쓰기 커맨드(CMD2)의 비트 라인 어드레스가 동일하고, 제1 쓰기 커맨드(CMD1)의 쓰기 데이터와 제2 쓰기 커맨드(CMD2)의 쓰기 데이터가 동일하고, 및 제1 쓰기 커맨드(CMD1)의 워드 라인 어드레스의 최상위 비트과 제2 쓰기 커맨드(CMD2)의 최상위 비트가 서로 다르면 동시에 쓰기 동작이 가능함을 나타내는 값(즉, 제1 레벨)을 갖는 동시 쓰기 제어 신호(CTRL_SW)를 출력할 수 있다. 이런 경우, 제1 쓰기 커맨드(CMD1)의 워드 라인 어드레스의 최상위 비트를 제외한 나머지 비트들과 제2 쓰기 커맨드(CMD2)의 워드 라인 어드레스의 최상위 비트를 제외한 나머지 비트들이 동일하지 않아도 제1 쓰기 커맨드(CMD1) 및 제2 쓰기 커맨드(CMD2)에 대응되는 쓰기 동작들을 동시에 수행할 수 있다.
한편, 도 6b의 제1 비교 회로(CC1)를 포함하는 커맨드 비교 회로(230)는 제1 쓰기 커맨드(CMD1)의 비트 라인 어드레스와 제2 쓰기 커맨드(CMD2)의 비트 라인 어드레스가 동일하고, 제1 쓰기 커맨드(CMD1)의 쓰기 데이터와 제2 쓰기 커맨드(CMD2)의 쓰기 데이터가 동일하고, 및 제1 쓰기 커맨드(CMD1)의 워드 라인 어드레스의 최상위 비트과 제2 쓰기 커맨드(CMD2)의 워드 라인 어드레스의 최상위 비트가 서로 다르고, 제1 쓰기 커맨드(CMD1)의 워드 라인 어드레스의 최상위 비트를 제외한 나머지 비트들과 제2 쓰기 커맨드(CMD2)의 워드 라인 어드레스의 최상위 비트를 제외한 나머지 비트들이 동일하면 동시에 쓰기 동작이 가능함을 나타내는 값(즉, 제1 레벨)을 갖는 동시 쓰기 제어 신호(CTRL_SW)를 출력할 수 있다. 이런 경우, 제1 쓰기 커맨드(CMD1)의 워드 라인 어드레스의 최상위 비트와 제2 쓰기 커맨드(CMD2)의 워드 라인 어드레스의 최상위 비트가 서로 다르고, 제1 쓰기 커맨드(CMD1)의 워드 라인 어드레스의 최상위 비트를 제외한 나머지 비트들과 제2 쓰기 커맨드(CMD2)의 워드 라인 어드레스의 최상위 비트를 제외한 나머지 비트들이 동일해야만 제1 쓰기 커맨드(CMD1) 및 제2 쓰기 커맨드(CMD2)에 대응되는 쓰기 동작들을 동시에 수행할 수 있다.
커맨드 비교 회로(230)는 커맨드 큐(220)에 큐잉된 쓰기 커맨드들 중 두 개의 쓰기 커맨드들 즉, 제1 쓰기 커맨드 및 제2 쓰기 커맨드에 대한 워드 라인 어드레스들, 비트 라인 어드레스들, 및 쓰기 데이터들을 비교하고, 제1 쓰기 커맨드와 제2 쓰기 커맨드가 동시에 수행될 수 있는 커맨드들이면 제1 레벨 즉, 하이 레벨의 동시 쓰기 제어 신호(CTRL_RW)를 출력하고, 제1 쓰기 커맨드와 제2 쓰기 커맨드가 동시에 수행될 수 없는 커맨드들이면 제2 레벨 즉, 로우 레벨의 동시 쓰기 제어 신호(CTRL_SW)를 출력할 수 있다.
워드 라인 어드레스들의 최상위 비트들이 서로 다르고, 비트 라인 어드레스들 및 쓰기 데이터들은 서로 동일한 제1 쓰기 커맨드(CMD1) 및 제2 쓰기 커맨드(CMD2)를 도 7에 도시하였다. 이때, 제1 쓰기 커맨드(CMD1)의 워드 라인 어드레스와 제2 쓰기 커맨드(CMD2)의 워드 라인 어드레스는 최상위 비트를 제외한 나머지 비트들은 서로 동일한 것으로 가정하였다. 도 7을 참조하여, 제1 쓰기 커맨드(CMD1) 및 제2 쓰기 커맨드(CMD2)를 비교하고 결과 값을 출력하는 커맨드 비교 회로(230)의 동작을 설명한다. 이후 설명에서는 도 6a의 제1 비교 회로(CC1)를 포함하는 커맨드 비교 회로(230)를 예를 들어 설명할 것이나, 도 6b의 제1 비교 회로(CC1)를 포함하는 커맨드 비교 회로(230) 역시 동일한 방식으로 동작할 수 있다.
제1 쓰기 커맨드(CMD1)에 대한 워드 라인 어드레스의 최상위 비트(WLMSB)와 제2 쓰기 커맨드(CMD2)에 대한 워드 라인 어드레스의 최상위 비트(WLMSB)가 서로 다르므로, XOR 게이트를 포함하는 제1 비교 회로(CC1)는 제1 레벨의 논리 값(‘1’)을 출력할 수 있다.
제1 쓰기 커맨드(CMD1)에 대한 비트 라인 어드레스의 모든 비트들과 제2 쓰기 커맨드(CMD2)에 대한 비트 라인 어드레스의 모든 비트들이 모두 동일하므로, XNOR 게이트들을 포함하는 제2 비교 회로(CC2)의 제1 스테이지(S1)는 복수의 제1 레벨의 논리 값(‘1’)들을 출력할 수 있다. 또한, AND 게이트들을 포함하는 제2 비교 회로(CC2)의 제2 스테이지(S2)는 하나의 제1 레벨의 논리 값(‘1’)을 출력할 수 있다.
제1 쓰기 커맨드(CMD1)에 대한 쓰기 데이터(write data)와 제2 쓰기 커맨드(CMD2)에 대한 쓰기 데이터(write data)가 동일하므로, XNOR 게이트를 포함하는 제3 비교 회로(CC3)는 제1 레벨의 논리 값(‘1’)을 출력할 수 있다.
또한, 제1 비교 회로(CC1), 제2 비교 회로(CC2), 및 제3 비교 회로(CC3)의 출력 값이 모두 제1 레벨의 논리 값(‘1’)이므로, AND 게이트를 포함하는 제2 비교 연산 블록(CB2)은 제1 레벨의 동시 쓰기 제어 신호(CTRL_SW)를 출력할 수 있다.
전술한 바와 같이, 커맨드 비교 회로(230)로부터 출력된 동시 쓰기 제어 신호(CTRL_SW)는 쓰기 드라이버(WD)에 입력될 수 있다. 구체적으로, 커맨드 비교 회로(230)로부터 출력된 동시 쓰기 제어 신호(CTRL_SW)는 쓰기 드라이버(WD)의 전류 증가 회로(CIC)의 병렬 연결된 전류원들 중 하나의 전류원(즉, 제2 전류원(I2))에 연결된 스위칭 소자(S)로 입력되어 스위칭 소자(S)를 턴 온 또는 턴 오프시킬 수 있다. 제1 레벨의 동시 쓰기 제어 신호(CTRL_SW)가 입력됨에 따라, 스위칭 소자(S)는 턴 온되고, 쓰기 드라이버(WD)는 두 배로 증가된 쓰기 전류(2IWRT)를 칼럼 디코더(Y-Dec)로 출력할 수 있다.
프로세서(210)는 커맨드 비교 회로(230)로부터 출력된 동시 쓰기 제어 신호(CTRL_SW)에 근거하여 메모리 장치(100)로 두 개의 메모리 셀들에 동시에 쓰기 동작을 수행하기 위한 동시 쓰기 커맨드를 전송할 수 있다. 동시 쓰기 커맨드는 쓰기 동작을 동시에 수행할 두 개의 메모리 셀들에 대한 어드레스 및 데이터를 포함할 수 있다.
예를 들어, 커맨드 비교 회로(230)로부터 제2 레벨의 동시 쓰기 제어 신호(CTRL_SW)가 출력되면, 프로세서(210)는 제1 쓰기 커맨드(CMD1) 및 제2 쓰기 커맨드(CMD2)는 동시에 수행할 수 없는 것으로 판단하고, 커맨드 큐(220)에 큐잉된 커맨드들을 순차적으로 메모리 장치(100)로 전송할 수 있다.
한편, 커맨드 비교 회로(230)로부터 제1 레벨의 동시 쓰기 제어 신호(CTRL_SW)가 출력되면, 프로세서(210)는 제1 쓰기 커맨드(CMD1) 및 제2 쓰기 커맨드(CMD2)를 동시에 수행할 수 있는 것으로 판단하고, 제1 쓰기 커맨드(CMD1) 및 제2 쓰기 커맨드(CMD2)에 대한 워드 라인 어드레스들, 비트 라인 어드레스들 및 쓰기 데이터들을 모두 포함하는 동시 쓰기 커맨드를 메모리 장치(100)로 전송할 수 있다.
예를 들어, 프로세서(210)는 제1 쓰기 커맨드(CMD1)와 제2 쓰기 커맨드(CMD2)에 대한 공통의 비트 라인 어드레스, 공통의 쓰기 데이터, 및 두 개의 워드 라인 어드레스들을 메모리 장치(100)로 전송할 수 있다.
이때, 제1 쓰기 커맨드(CMD1)의 워드 라인 어드레스와 제2 쓰기 커맨드(CMD2)의 워드 라인 어드레스가 최상위 비트 및 나머지 비트들이 서로 다른 경우, 프로세서(210)는 제1 쓰기 커맨드(CMD1)의 워드 라인 어드레스와 제2 쓰기 커맨드(CMD2)의 워드 라인 어드레스를 모두 메모리 장치(100)로 전송할 수 있다.
한편, 제1 쓰기 커맨드(CMD1)의 워드 라인 어드레스와 제2 쓰기 커맨드(CMD2)의 워드 라인 어드레스가 최상위 비트를 제외한 나머지 비트들이 서로 동일한 경우, 프로세서(210)는 제1 쓰기 커맨드(CMD1)(또는 제2 쓰기 커맨드(CMD2))의 워드 라인 어드레스, 비트 라인 어드레스, 및 쓰기 데이터와 제2 쓰기 커맨드(CMD2)(또는 제1 쓰기 커맨드(CMD1))의 워드 라인 어드레스의 최상위 비트 값을 메모리 장치(100)로 전송할 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 3 및 도 8을 참조하면, 메모리 장치(100)의 제어 로직(120)은 메모리 컨트롤러(200)로부터 수신된 동시 쓰기 커맨드에 대한 공통의 비트 라인 어드레스(예를 들어, ‘BL3’), 공통의 쓰기 데이터(예를 들어, ‘1’), 및 두 개의 워드 라인 어드레스들(예를 들어, ‘WL3’ 및 ‘WL2051’)에 근거하여 공통의 비트 라인을 선택하기 위한 로우 어드레스(X-ADDR) 및 두 개의 워드 라인 어드레스들을 선택하기 위한 칼럼 어드레스(Y-ADDR)을 각각 로우 디코더(X-Dec) 및 칼럼 디코더(X-Dec)로 출력할 수 있다. 로우 디코더(X-Dec)에 의해 비트 라인 (BL3)이 선택되고, 칼럼 디코더(X-Dec)에 의해 워드 라인들(WL3, WL2051)이 선택됨에 따라, 하나의 비트 라인(BL3) 및 하나의 비트 라인(BL3)을 공유하는 두 개의 워드 라인들(WL3, WL2051)이 인에이블될 수 있다. 이때, 인에이블된 두 개의 워드 라인들(WL3, WL2051)은 각각 상부 타일 그룹(UTG) 및 하부 타일 그룹(LTG) 내에 배치될 수 있다.
또한, 제1 레벨의 동시 쓰기 제어 신호(CTRL_SW)가 쓰기 드라이버(WD)의 스위칭 소자(S)로 입력되어 스위칭 소자(S)가 턴 온됨에 따라, 쓰기 드라이버(WD)는 2 배로 증가된 쓰기 전류(2IWRT)를 칼럼 디코더(Y-Dec)로 출력할 수 있다.
전술한 바와 같이, 상부 타일 그룹(UTG) 내에서 하나의 워드 라인(WL3)이 인에이블되고, 하부 타일 그룹(LTG) 내에서 하나의 워드 라인(WL2051)이 인에이블되므로, 쓰기 드라이버(WD)로부터 출력된 증가된 쓰기 전류(2IWRT)는 칼럼 디코더(Y-Dec)에서 상부 타일 그룹(UTG) 및 하부 타일 그룹(LTG)으로 분배될 수 있다.
즉, 두 개의 워드 라인들(WL3, WL2051)이 인에이블되고, 칼럼 디코더(Y-Dec)로부터 워드 라인(WL3)까지의 저항 및 칼럼 디코더(Y-Dec)로부터 워드 라인(WL2051)까지의 저항이 실질적으로 동일하므로, 증가된 쓰기 전류(2IWRT)의 일부 쓰기 전류(IWRT)는 비트 라인(BL3)을 따라 상부 타일 그룹(UTG) 내의 상부 워드 라인(WL3)을 향하여 흐르고, 나머지 쓰기 전류(IWRT)는 비트 라인(BL3)을 따라 하부 타일 그룹(LTG) 내의 하부 워드 라인(WL2051)을 향하여 흐를 수 있다. 이에 따라, 비트 라인(BL3)과 워드 라인(WL3)의 교차 영역에 배치된 메모리 셀과 비트 라인(BL3)과 워드 라인(WL2051)의 교차 영역에 배치된 메모리 셀에 동시에 데이터를 쓸 수 있다.
이때, 전술한 바와 같이 칼럼 디코더(Y-Dec)로부터 워드 라인(WL3)과 비트 라인(BL3)의 교차 영역까지의 거리 및 칼럼 디코더(Y-Dec)로부터 워드 라인(WL2051)과 비트 라인(BL3)의 교차 영역까지의 거리가 실질적으로 동일하므로, 동일한 저항 값을 가질 수 있다. 이에 따라, 워드 라인(WL3)을 향하여 흐르는 쓰기 전류(IWRT)와 워드 라인(WL2051)을 향하여 흐르는 쓰기 전류(IWRT)는 실질적으로 동일할 수 있다.
한편, 프로세서(210)는 제1 쓰기 커맨드(CMD1) 및 제2 쓰기 커맨드(CMD2)에 대한 동시 쓰기 커맨드를 메모리 장치(100)로 전송한 후, 동시 쓰기 동작이 수행된 커맨드들을 상기 커맨드 큐(220)로부터 삭제하고, 커맨드 큐(220) 내의 나머지 커맨드들의 순서를 재정렬할 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 전자 시스템을 도시한 블록도이다.
도 9를 참조하면, 전자 시스템(50)은 프로세서(501), 메모리 컨트롤러(503), 저항성 메모리 장치(505), 입출력 장치(507) 및 기능모듈(500)을 포함할 수 있다.
메모리 컨트롤러(503)는 프로세서(501)의 제어에 따라 저항성 메모리 장치(505)의 데이터 처리 동작, 예를 들어 쓰기, 읽기 등의 동작을 제어할 수 있다. 일 실시 예에서, 메모리 컨트롤러(503)는 도 1에 도시한 메모리 컨트롤러일 수 있으며, 호스트 장치(미도시)로부터 수신된 쓰기 커맨드들 중 동시에 수행 가능한 쓰기 커맨드들이 있는지 여부를 판단하고, 판단 결과에 따라 저항성 메모리 장치(505)가 하나의 메모리 셀에 대한 쓰기 동작을 수행하거나 또는 복수의 메모리 셀에 대한 쓰기 동작을 동시에 수행하도록 제어할 수 있다.
저항성 메모리 장치(505)에 기록된 데이터는 프로세서(501) 및 메모리 컨트롤러(503)의 제어에 따라 입출력 장치(507)를 통해 출력될 수 있다. 이를 위해 입출력 장치(507)는 디스플레이 장치, 스피커 장치 등을 포함할 수 있다.
입출력 장치(507)는 또한 입력 장치를 포함할 수 있으며, 이를 통해 프로세서(501)의 동작을 제어하기 위한 제어 신호, 또는 프로세서(501)에 의해 처리될 데이터를 입력할 수 있다.
본 발명의 다른 실시 예에서, 메모리 컨트롤러(503)는 프로세서(501)의 일부로 구현되거나 프로세서(501)와 별도의 칩셋으로 구현될 수 있다.
저항성 메모리 장치(505)는 예를 들어 저항성 메모리 소자로 이루어진 메모리 영역과, 어드레스 디코더, 컨트롤러, 전압 생성부 등을 구비할 수 있다. 본 발명의 일 실시 예에서, 저항성 메모리 장치(505)는 도 1에 도시한 메모리 장치일 수 있으며, 메모리 컨트롤러(503)의 제어에 따라 하나의 비트 라인에 연결된 복수의 메모리 셀에 대한 쓰기 동작을 동시에 수행하도록 구성될 수 있다.
기능모듈(500)은 도 9에 도시한 전자 시스템(50)의 적용 예에 따라 선택된 기능을 수행할 수 있는 모듈이 될 수 있으며, 도 9에는 통신모듈(509)과 이미지 센서(511)를 그 예로 나타내었다.
통신모듈(509)은 전자 시스템(50)이 유선 또는 무선 통신망에 접속하여 데이터 및 제어신호를 교환할 수 있는 통신 환경을 제공한다.
이미지 센서(511)는 광학 이미지를 디지털 이미지 신호들로 변환하여 프로세서(501) 및 메모리 컨트롤러(503)로 전달한다.
통신모듈(509)을 구비한 경우, 도 9의 전자 시스템(50)은 무선통신 단말기와 같은 휴대용 통신기기일 수 있다. 이미지 센서(511)를 구비한 경우 전자 시스템(50)은 디지털 카메라, 디지털 캠코더, 또는 이들 중 어느 하나가 부착된 전자 시스템(PC, 노트북, 이동통신 단말기 등)일 수 있다.
도 10는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 도시한 블록도이다.
도 10을 참조하면, 메모리 카드 시스템(60)은 카드 인터페이스(601), 메모리 컨트롤러(603) 및 저항성 메모리 장치(605)를 포함할 수 있다.
메모리 카드 시스템(60)은 메모리 카드 또는 스마트 카드의 예시도로, PC카드, 멀티미디어 카드, 임베디드 멀티미디어 카드, 시큐어 디지털 카드, USB 드라이브 중 어느 하나가 될 수 있다.
카드 인터페이스(601)는 호스트의 프로토콜에 따라 호스트와 메모리 컨트롤러(603) 사이에서 데이터 교환을 인터페이싱한다. 일 실시 예에서, 카드 인터페이스(601)는 호스트가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 또는 호스트가 사용하는 프로토콜을 지원하는 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
메모리 컨트롤러(603)는 저항성 메모리 장치(605)와 카드 인터페이스(601) 사이에서 데이터 교환을 제어한다. 메모리 컨트롤러(603)는 도 1에 도시한 메모리 컨트롤러일 수 있으며, 호스트로부터 수신된 쓰기 커맨드들 중 동시에 수행 가능한 쓰기 커맨드들이 있는지 여부를 판단하고, 판단 결과에 따라 저항 변화 메모리 장치(605)가 하나의 비트 라인에 연결된 복수의 메모리 셀에 대한 쓰기 동작을 동시에 수행하도록 제어할 수 있다.
저항 변화 메모리 장치(605)는 도 1에 도시한 메모리 장치가 이용될 수 있으며 메모리 컨트롤러(603)의 제어에 따라 하나의 비트 라인에 연결된 복수의 메모리 셀에 대한 쓰기 동작을 동시에 수행하도록 구성될 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 메모리 시스템 100: 메모리 장치
110: 메모리 셀 어레이 120: 제어 로직
130: 쓰기/읽기 회로 200: 메모리 컨트롤러
210: 프로세서 220: 커맨드 큐
230: 커맨드 비교 회로

Claims (20)

  1. 복수의 메모리 셀들에 데이터를 쓰기 위한 쓰기 전류를 출력하는 쓰기 드라이버를 포함하는 메모리 장치; 및
    상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는,
    호스트 장치로부터 수신된 제1 쓰기 커맨드 및 제2 쓰기 커맨드의 워드 라인 어드레스들, 비트 라인 어드레스들 및 쓰기 데이터들을 각각 비교하고, 상기 비트 라인 어드레스들 및 상기 쓰기 데이터들이 서로 동일하고 상기 워드 라인 어드레스들의 최상위 비트들이 서로 다르면 제1 레벨의 동시 쓰기 제어 신호를 출력하는 커맨드 비교 회로; 및
    상기 커맨드 비교 회로로부터 상기 제1 레벨의 동시 쓰기 제어 신호가 출력되면 상기 제1 쓰기 커맨드 및 상기 제2 쓰기 커맨드를 동시에 동작시키기 위한 동시 쓰기 커맨드를 상기 메모리 장치로 전송하는 프로세서를 포함하고,
    상기 쓰기 드라이버는 상기 제1 레벨의 동시 쓰기 제어 신호가 입력되면 상기 쓰기 전류를 증가시키고, 증가된 쓰기 전류를 출력하는 메모리 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 쓰기 드라이버는,
    전압 공급 단자;
    상기 전압 공급 단자에 병렬 연결된 제1 전류원 및 제2 전류원; 및
    상기 전압 공급 단자와 상기 제2 전류원을 전기적으로 연결하는 스위칭 소자
    를 포함하고,
    상기 스위칭 소자는 상기 커맨드 비교 회로로부터 출력된 상기 동시 쓰기 제어 신호가 제1 레벨이면 턴 온되고, 상기 동시 쓰기 제어 신호가 제2 레벨이면 턴 오프되는 메모리 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 메모리 장치는 복수의 비트 라인들 및 복수의 워드 라인들로 이루어진 메모리 셀 어레이를 포함하고,
    상기 메모리 셀 어레이는 복수의 셀 영역들을 포함하고,
    각 셀 영역은,
    상부 타일 그룹 및 하부 타일 그룹;
    상기 상부 타일 그룹과 상기 하부 타일 그룹 사이에 배치되고, 상기 비트 라인들의 중심부들에 연결된 칼럼 디코더; 및
    상기 상부 타일 그룹과 상기 하부 타일 그룹을 가로지르도록 배치되고 상기 워드 라인들의 중심부들에 연결된 로우 디코더를 포함하고,
    상기 쓰기 드라이버는 상기 증가된 쓰기 전류를 상기 칼럼 디코더로 출력하는 메모리 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 쓰기 드라이버로부터 출력된 상기 증가된 쓰기 전류는 상기 칼럼 디코더에서 상기 상부 타일 그룹 및 상기 하부 타일 그룹으로 분배되는 메모리 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 복수의 워드 라인들은 상기 상부 타일 그룹 내에 배치된 상부 워드 라인들 및 상기 하부 타일 그룹 내에 배치된 하부 워드 라인들을 포함하는 메모리 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 상부 워드 라인들의 어드레스들은 오름차순으로 배열되고, 및 상기 하부 워드 라인들의 어드레스들은 내림차순으로 배열되는 메모리 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 메모리 컨트롤러는 상기 호스트 장치로부터 수신된 커맨드들을 큐잉하는 커맨드 큐를 더 포함하는 메모리 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 프로세서는 상기 메모리 장치로 상기 동시 쓰기 커맨드를 전송한 후, 상기 커맨드 큐로부터 상기 제1 쓰기 커맨드 및 상기 제2 쓰기 커맨드를 삭제하고, 상기 커맨드 큐에 남아있는 커맨드들의 순서를 재정렬하는 메모리 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 커맨드 비교 회로는 상기 커맨드 큐에 큐잉된 쓰기 커맨드들 중 두 개의 쓰기 커맨드들을 큐잉된 순서대로 선택하여 비교하거나 또는 랜덤하게 선택하여 비교하는 메모리 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 커맨드 비교 회로는,
    상기 제1 쓰기 커맨드에 대한 제1 워드 라인 어드레스, 제1 비트 라인 어드레스 및 제1 쓰기 데이터와 상기 제2 쓰기 커맨드에 대한 제2 워드 라인 어드레스, 제2 비트 라인 어드레스 및 제2 쓰기 데이터를 각각 비교하는 복수의 비교 회로들을 포함하는 제1 비교 연산 블록; 및
    상기 제1 비교 연산 블록의 상기 복수의 비교 회로들의 비교 결과들을 비교하는 제2 비교 연산 블록을 포함하는 메모리 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1 비교 연산 블록의 상기 복수의 비교 회로들은,
    상기 제1 쓰기 커맨드의 상기 제1 워드 라인 어드레스의 최상위 비트와 상기 제2 쓰기 커맨드의 상기 제2 워드 라인 어드레스의 최상위 비트를 논리 연산하고 연산 결과를 출력하는 제1 비교 회로;
    상기 제1 쓰기 커맨드의 상기 제1 비트 라인 어드레스의 모든 비트들과 상기 제2 쓰기 커맨드의 상기 제2 비트 라인 어드레스의 모든 비트들을 논리 연산하고 연산 결과를 출력하는 제2 비교 회로; 및
    상기 제1 쓰기 커맨드의 상기 제1 쓰기 데이터와 상기 제2 쓰기 커맨드의 상기 제2 쓰기 데이터를 논리 연산하고 연산 결과를 출력하는 제3 비교 회로를 포함하는 메모리 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제2 비교 회로는,
    상기 제1 쓰기 커맨드의 상기 제1 비트 라인 어드레스의 모든 비트들과 상기 제2 쓰기 커맨드의 상기 제2 비트 라인 어드레스의 모든 비트들을 각각 논리 연산하고 연산 결과들을 출력하는 제1 스테이지; 및
    상기 제1 스테이지로부터 출력된 상기 연산 결과들을 논리 연산하여 연산 결과를 출력하는 제2 스테이지를 포함하는 메모리 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제1 비교 회로는 XOR 게이트를 포함하고, 상기 제2 비교 회로의 상기 제1 스테이지 및 상기 제3 비교 회로는 XNOR 게이트들을 포함하고, 및 상기 제2 비교 회로의 상기 제2 스테이지 및 상기 제2 비교 연산 블록은 AND 게이트를 포함하는 메모리 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1 비교 연산 블록의 상기 복수의 비교 회로들은,
    상기 제1 쓰기 커맨드의 상기 제1 워드 라인 어드레스의 모든 비트들과 상기 제2 쓰기 커맨드의 상기 제2 워드 라인 어드레스의 모든 비트들을 논리 연산하고 연산 결과를 출력하는 제1 비교 회로;
    상기 제1 쓰기 커맨드의 상기 제1 비트 라인 어드레스의 모든 비트들과 상기 제2 쓰기 커맨드의 상기 제2 비트 라인 어드레스의 모든 비트들을 논리 연산하고 연산 결과를 출력하는 제2 비교 회로; 및
    상기 제1 쓰기 커맨드의 상기 제1 쓰기 데이터와 상기 제2 쓰기 커맨드의 상기 제2 쓰기 데이터를 논리 연산하고 연산 결과를 출력하는 제3 비교 회로를 포함하는 메모리 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 비교 회로는,
    상기 제1 쓰기 커맨드의 상기 제1 워드 라인 어드레스의 모든 비트들과 상기 제2 쓰기 커맨드의 상기 제2 워드 라인 어드레스의 모든 비트들을 각각 논리 연산하고 연산 결과들을 출력하는 제1 스테이지; 및
    상기 제1 스테이지로부터 출력된 상기 연산 결과들을 논리 연산하여 연산 결과를 출력하는 제2 스테이지를 포함하는 메모리 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1 비교 회로의 상기 제1 스테이지는 상기 제1 워드 라인 어드레스의 최상위 비트와 상기 제2 워드 라인 어드레스의 최상위 비트를 논리 연산하는 제1 논리 게이트 및 상기 제1 워드 라인 어드레스의 최상위 비트를 제외한 나머지 비트들과 상기 제2 워드 라인 어드레스의 최상위 비트를 제외한 나머지 비트들을 논리 연산하는 제2 논리 게이트를 포함하는 메모리 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 제1 논리 게이트는 XOR 게이트이고, 상기 제2 논리 게이트는 XNOR 게이트인 메모리 시스템.
  18. 복수의 비트 라인들, 복수의 워드 라인들 및 상기 복수의 비트 라인들의 중심부들에 연결된 칼럼 디코더를 포함하는 메모리 셀 영역;
    상기 메모리 셀 영역의 상기 칼럼 디코더로 쓰기 전류를 출력하는 쓰기 드라이버;
    상기 메모리 셀 영역에 데이터를 쓰도록 상기 쓰기 드라이버를 제어하는 제어 로직;
    호스트 장치로부터 수신된 제1 쓰기 커맨드 및 제2 쓰기 커맨드의 워드 라인 어드레스들, 비트 라인 어드레스들 및 쓰기 데이터들을 각각 비교하고, 상기 비트 라인 어드레스들 및 상기 쓰기 데이터들이 서로 동일하고 상기 워드 라인 어드레스들의 최상위 비트들이 서로 다르면 제1 레벨의 동시 쓰기 제어 신호를 출력하는 커맨드 비교 회로; 및
    상기 커맨드 비교 회로로부터 상기 제1 레벨의 동시 쓰기 제어 신호가 출력되면 상기 제1 쓰기 커맨드 및 상기 제2 쓰기 커맨드를 동시에 동작시키기 위한 동시 쓰기 커맨드를 상기 제어 로직으로 전송하는 프로세서를 포함하고,
    상기 쓰기 드라이버는 상기 커맨드 비교 회로로부터 출력된 상기 제1 레벨의 동시 쓰기 제어 신호에 근거하여 상기 쓰기 전류를 증가시키고, 증가된 쓰기 전류를 상기 칼럼 디코더로 출력하는 메모리 시스템.
  19. 복수의 메모리 셀들에 데이터를 쓰기 위한 쓰기 전류를 출력하고 동시 쓰기 제어 신호에 근거하여 상기 쓰기 전류를 제어하는 쓰기 드라이버를 포함하는 메모리 장치; 및
    상기 메모리 장치를 제어하고, 제1 및 제2 쓰기 커맨드들의 비트 라인 어드레스들과 상기 제1 및 제2 쓰기 커맨드들의 쓰기 데이터들 및 상기 제1 및 제2 쓰기 커맨드들의 워드 라인 어드레스들의 최상위 비트들을 각각 서로 비교한 후 상기 동시 쓰기 제어 신호를 출력하는 메모리 컨트롤러
    를 포함하는 메모리 시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 쓰기 전류는, 상기 비트 라인 어드레스들이 서로 동일하고, 상기 쓰기 데이터들이 서로 동일하고, 상기 워드 라인 어드레스들의 최상위 비트들이 서로 다를 때 증가되는 메모리 시스템.
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