KR102645786B1 - 컨트롤러, 메모리 시스템 및 그것의 동작 방법 - Google Patents

컨트롤러, 메모리 시스템 및 그것의 동작 방법 Download PDF

Info

Publication number
KR102645786B1
KR102645786B1 KR1020190082098A KR20190082098A KR102645786B1 KR 102645786 B1 KR102645786 B1 KR 102645786B1 KR 1020190082098 A KR1020190082098 A KR 1020190082098A KR 20190082098 A KR20190082098 A KR 20190082098A KR 102645786 B1 KR102645786 B1 KR 102645786B1
Authority
KR
South Korea
Prior art keywords
storage area
data storage
mode
read
data
Prior art date
Application number
KR1020190082098A
Other languages
English (en)
Other versions
KR20210006556A (ko
Inventor
박진
이종민
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190082098A priority Critical patent/KR102645786B1/ko
Priority to US16/725,770 priority patent/US11003395B2/en
Priority to CN202010022250.0A priority patent/CN112201296A/zh
Publication of KR20210006556A publication Critical patent/KR20210006556A/ko
Priority to US17/235,252 priority patent/US11422752B2/en
Application granted granted Critical
Publication of KR102645786B1 publication Critical patent/KR102645786B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0685—Hybrid storage combining heterogeneous device types, e.g. hierarchical storage, hybrid arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
    • G06F11/108—Parity data distribution in semiconductor storages, e.g. in SSD
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0607—Interleaved addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0634—Configuration or reconfiguration of storage systems by changing the state or mode of one or more devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0647—Migration mechanisms
    • G06F3/0649—Lifecycle management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels

Abstract

본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 컨트롤러, 메모리 시스템 및 그것의 동작 방법에 관한 것이다. 본 발명의 일 실시예에 따르면, 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템으로서, 불휘발성 메모리 장치는 메모리 셀이 1 개의 비트를 저장할 수 있는 제1 모드로 프로그램된 제1 데이터 저장 영역 및 메모리 셀이 2 이상의 비트를 저장할 수 있는 제2 모드로 프로그램된 제2 데이터 저장 영역을 포함하고, 컨트롤러는 불휘발성 메모리 장치가 제1 데이터 저장 영역 및 제2 데이터 저장 영역을 제2 모드로 리드하도록 제어하며, 제1 데이터 저장 영역에 대한 제1 리드 결과를 제1 모드의 데이터로 디코딩하고, 제2 데이터 저장 영역에 대한 제2 리드 결과를 제2 모드의 데이터로 디코딩 하되, 제2 모드의 데이터를 리드하기 위한 복수의 리드 전압들 중 어느 하나를 제1 모드의 데이터를 리드하기 위한 리드 전압 값으로 변경하여 상기 제1 데이터 저장 영역에 대해 제2 모드로 리드하도록 제어하는 메모리 시스템이 제공된다.

Description

컨트롤러, 메모리 시스템 및 그것의 동작 방법{CONTROLLER, MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 컨트롤러, 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템을 사용한다. 메모리 시스템은 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 메모리 시스템은 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템은 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.
본 발명의 일 실시예는 메모리 시스템의 인터리빙 성능을 향상시키는 기술을 제공하고자 한다.
본 발명의 일 실시예에 따르면, 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템으로서, 불휘발성 메모리 장치는 메모리 셀이 1 개의 비트를 저장할 수 있는 제1 모드로 프로그램된 제1 데이터 저장 영역 및 메모리 셀이 2 이상의 비트를 저장할 수 있는 제2 모드로 프로그램된 제2 데이터 저장 영역을 포함하고, 컨트롤러는 불휘발성 메모리 장치가 제1 데이터 저장 영역 및 제2 데이터 저장 영역을 제2 모드로 리드하도록 제어하며, 제1 데이터 저장 영역에 대한 제1 리드 결과를 제1 모드의 데이터로 디코딩하고, 제2 데이터 저장 영역에 대한 제2 리드 결과를 제2 모드의 데이터로 디코딩 하되, 제2 모드의 데이터를 리드하기 위한 복수의 리드 전압들 중 어느 하나를 제1 모드의 데이터를 리드하기 위한 리드 전압 값으로 변경하여 상기 제1 데이터 저장 영역에 대해 제2 모드로 리드하도록 제어하는 메모리 시스템이 제공된다.
본 발명의 일 실시예에 따르면, 불휘발성 메모리 장치를 제어하는 컨트롤러로서, 메모리 셀이 1 개의 비트를 저장할 수 있는 제1 모드로 프로그램된 제1 데이터 저장 영역 및 메모리 셀이 2 이상의 비트를 저장할 수 있는 제2 모드로 프로그램된 제2 데이터 저장 영역을 제2 모드로 리드하도록 불휘발성 메모리 장치를 제어하는 프로세서; 및 제1 데이터 저장 영역에 대한 제1 리드 결과를 제1 모드의 데이터로 디코딩하고, 제2 데이터 저장 영역에 대한 제2 리드 결과를 제2 모드의 데이터로 디코딩하는 ECC 엔진을 포함하되, 프로세서는 제2 모드의 데이터를 리드하기 위한 복수의 리드 전압들 중 어느 하나를 상기 제1 모드의 데이터를 리드하기 위한 리드 전압 값으로 변경하여 제1 데이터 저장 영역에 대해 제2 모드로 리드하도록 제어하는 컨트롤러가 제공된다.
본 발명의 일 실시예에 따르면, 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템의 동작 방법으로서, 컨트롤러가 메모리 셀이 1 개의 비트를 저장할 수 있는 제1 모드로 프로그램된 제1 데이터 저장 영역 및 메모리 셀이 2 이상의 비트를 저장할 수 있는 제2 모드로 프로그램된 제2 데이터 저장 제2 모드로 리드하도록 불휘발성 메모리 장치를 제어하는 단계, 불휘발성 메모리 장치가 제1 데이터 저장 영역을 리드한 제1 리드 결과 및 제2 데이터 저장 영역을 리드한 제2 리드 결과를 컨트롤러에 전송하는 단계; 및 컨트롤러가 제1 리드 결과를 제1 모드의 데이터로 디코딩하고, 제2 리드 결과를 제2 모드의 데이터로 디코딩하는 단계를 포함하되, 제2 모드의 데이터를 리드하기 위한 복수의 리드 전압들 중 어느 하나를 제1 모드의 데이터를 리드하기 위한 리드 전압 값으로 변경하여 제1 데이터 저장 영역에 대해 제2 모드로 리드하도록 제어하는 메모리 시스템 동작 방법이 제공된다.
본 발명의 일 실시예에 따르면, 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법으로서, 메모리 셀이 1 개의 비트를 저장할 수 있는 제1 모드로 프로그램된 제1 데이터 저장 영역 및 메모리 셀이 2 이상의 비트를 저장할 수 있는 제2 모드로 프로그램된 제2 데이터 저장 영역을 제2 모드로 리드하도록 불휘발성 메모리 장치를 제어하는 단계, 제1 데이터 저장 영역에 대한 제1 리드 결과를 제1 모드의 데이터로 디코딩하는 단계 및 제2 데이터 저장 영역에 대한 제2 리드 결과를 제2 모드의 데이터로 디코딩하는 단계를 포함하되, 제2 모드의 데이터를 리드하기 위한 복수의 리드 전압들 중 어느 하나를 제1 모드의 데이터를 리드하기 위한 리드 전압 값으로 변경하여 상기 제1 데이터 저장 영역에 대해 제2 모드로 리드하도록 제어하는 컨트롤러 동작 방법이 제공된다.
본 발명의 실시예에 따르면, 메모리 시스템의 인터리빙 성능이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 도면.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면.
도 6은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 7은 도 6의 컨트롤러의 구성을 예시적으로 나타낸 도면.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 나타낸 도면.
도 11은 본 발명의 실시 예에 따른 메모리 시스템에 포함된 불휘발성 메모리 장치를 예시적으로 나타낸 블록도.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(10)의 구성을 예시적으로 나타낸 도면이다.
도 1을 참조하면, 본 실시 예에 따른 메모리 시스템(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(20)에 의해서 액세스되는 데이터를 저장할 수 있다.
메모리 시스템(10)는 호스트(20)와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 메모리 시스템(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
메모리 시스템(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 메모리 시스템(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 시스템(10)은 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 메모리 시스템(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, ReRAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 1에서는 메모리 시스템(10)이 하나의 불휘발성 메모리 장치(100)를 포함하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 메모리 시스템(10)은 복수의 불휘발성 메모리 장치들을 포함할 수 있으며, 본 발명은 복수의 불휘발성 메모리 장치들을 포함하는 메모리 시스템(10)에 대해서도 동일하게 적용될 수 있다.
불휘발성 메모리 장치(100)는 복수의 비트라인들(도시되지 않음) 및 복수의 워드라인들(도시되지 않음)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이(도시되지 않음)를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있고, 복수의 메모리 블록들은 각각 복수의 페이지들을 포함할 수 있다.
예를 들어, 메모리 셀 어레이의 각 메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 멀티 레벨 셀(MLC)은 2 비트의 데이터, 3 비트의 데이터, 4 비트의 데이터 등을 저장할 수 있다. 일반적으로, 2 비트의 데이터를 저장하는 메모리 셀을 멀티 레벨 셀(MLC)이라 하고, 3 비트의 데이터를 저장하는 메모리 셀을 트리플 레벨 셀(triple level cell, TLC)이라 하고, 4 비트의 데이터를 저장하는 메모리 셀을 쿼드 레벨 셀(quad level cell, QLC)이라 한다. 그러나, 본 실시 예에서는 설명의 편의를 위해 2 비트 내지 4 비트의 데이터를 저장하는 메모리 셀을 통칭하여 멀티 레벨 셀(MLC)이라 할 것이다.
메모리 셀 어레이(110)는 싱글 레벨 셀(SLC) 및 멀티 레벨 셀(MLC) 중 적어도 하나로 동작 할 수 있다. 또한, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
컨트롤러(200)는 메모리(230)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 메모리 시스템(10)의 제반 동작을 제어할 수 있다. 컨트롤러(200)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(200)는 하드웨어, 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
컨트롤러(200)는 호스트 인터페이스(210), 프로세서(220), 메모리(230), 메모리 인터페이스(240) 및 ECC 엔진(250)을 포함할 수 있다.
호스트 인터페이스(210)는 호스트(20)의 프로토콜에 대응하여 호스트(20)와 메모리 시스템(10) 사이를 인터페이싱할 수 있다. 예를 들어, 호스트 인터페이스(210)는 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express) 프로토콜 중 어느 하나를 통해 호스트(20)와 통신할 수 있다.
프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트(20)로부터 전송된 요청을 처리할 수 있다. 호스트(20)로부터 전송된 요청을 처리하기 위해서, 프로세서(220)는 메모리(230)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어를 구동하고, 호스트 인터페이스(210), 메모리(230) 및 메모리 인터페이스(240) 등과 같은 내부 기능 블록들 및 불휘발성 메모리 장치(100)를 제어할 수 있다.
프로세서(220)는 호스트(20)로부터 전송된 요청들에 근거하여 불휘발성 메모리 장치(100)의 동작을 제어할 제어 신호들을 생성하고, 생성된 제어 신호들을 메모리 인터페이스(240)를 통해 불휘발성 메모리 장치(100)로 제공할 수 있다.
메모리(230)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 메모리(230)는 프로세서(220)에 의해서 구동되는 펌웨어를 저장할 수 있다. 또한, 메모리(230)는 펌웨어의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 메모리(230)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다.
일 실시예에서, 메모리(230)는 플래시 변환 계층(flash translation layer, FTL)이 저장되는 영역, 호스트(20)로부터 제공된 요청에 대응하는 커맨드를 큐잉하기 위한 커맨드 큐(CMDQ)로 사용되는 영역쓰기 데이터가 임시 저장되는 쓰기 데이터 버퍼(write data buffer)로 사용되는 영역, 읽기 데이터가 임시 저장되는 읽기 데이터 버퍼(read data buffer)로 사용되는 영역 및 맵 데이터가 캐싱되는 맵 캐시 버퍼(map cache buffer)로 사용되는 영역 등과 같이 다양한 용도로 사용되는 영역들을 포함할 수 있음은 당업자에게 자명할 것이다.
메모리 인터페이스(240)는 프로세서(220)의 제어에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 인터페이스(240)는 메모리 컨트롤러로도 불릴 수 있다. 메모리 인터페이스(240)는 제어 신호들을 불휘발성 메모리 장치(100)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)를 제어하기 위한 커맨드, 어드레스, 동작 제어 신호 등을 포함할 수 있다. 메모리 인터페이스(240)는 데이터 버퍼에 저장된 데이터를 불휘발성 메모리 장치(100)로 제공하거나, 불휘발성 메모리 장치(100)로부터 전송된 데이터를 데이터 버퍼에 저장할 수 있다.
ECC 엔진(250)은 호스트로부터 제공된 쓰기 데이터를 ECC(error correction code) 인코딩하여 패리티(parity)를 생성하고, 불휘발성 메모리 장치(100)로부터 독출된 읽기 데이터를 패리티(parity)를 이용하여 ECC(error correction code) 디코딩할 수 있다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 2를 참조하면 도 2 (a)는 메모리 셀 하나가 1 개의 비트를 저장할 수 있는 SLC 모드, 도 2 (b)는 메모리 셀 하나가 2 개의 비트를 저장할 수 있는 MLC 모드, 도 2 (c)는 메모리 셀 하나가 3 개의 비트를 저장할 수 있는 TLC 모드에서 메모리 셀이 가질 수 있는 문턱 전압 분포의 예를 도시한 것이다. 또한, 메모리 시스템(10)의 사용 목적, 내구성 등에 따라 제조 단계 또는 사용 단계에서 다양하게 문턱 전압 분포가 설정될 수 있으므로, 도 2 (a) 내지 도 2 (c)에 도시된 문턱 전압 분포는 하나의 예시에 불과함은 자명하다.
도 2 (a) 내지 도 2 (c)를 참조하면, SLC 모드에서 두 개의 문턱 전압 분포 즉, 제1 문턱 전압 분포(state 0) 및 제2 문턱 전압 분포(state 1)을 구분하기 위한 리드 전압(S_Rv)는 한 개 존재할 수 있다. MLC 모드에서 4 개의 문턱 전압 분포(state 0 ~ state 3)을 구분하기 위해서는 4 개의 리드 전압(M_Rv0 ~ M_Rv2)가 요구된다. 또한, TLC 모드에서 8개의 문턱 전압 분포(state 0 ~ state 7)을 구분하기 위해서는 7개의 리드 전압(T_Rv0 ~ T_Rv6)이 요구된다.
일반적으로 하나 메모리 셀이 저장할 수 있는 비트의 수에 따라 문턱 전압 분포 및 리드 전압이 상이할 수 있다. 두 개의 데이터 저장 영역 각각에 포함된 메모리 셀들이 저장할 수 있는 비트의 수가 상이한 경우 즉, 제1 데이터 저장 영역은 SLC 모드 제2 데이터 저장 영역은 MLC 모드로 프로그램된 경우 제1 데이터 저장 영역 및 제2 데이터 저장 영역을 웨이 인터리빙 방식으로 동시에 리드하는 것을 불가능할 수 있다. 이는, 메모리 시스템(10)의 컨트롤러(200)는 SLC 모드의 리드 및 MLC 모드 등의 리드를 개별적으로 수행하도록 불휘발성 메모리 장치(100)를 제어해야 하기 때문이다.
도 2 (a) 내지 도 2 (c)과 도 3을 참조하면, MLC 모드 또는 TLC 모드의 리드 전압들 중 적어도 하나는 SLC 모드의 리드 전압에 가까운 값을 가짐을 확인할 수 있다.
일 실시예에서, 불휘발성 메모리 장치(100)는 메모리 셀이 저장할 수 있는 비트의 모드에 따른 리드 전압 값들을 저장하는 레지스터들을 포함할 수 있으며, 불휘발성 메모리 장치(100)는 컨트롤러(200)에 따른 리드 동작시 레지스터에 저장된 리드 전압 값을 기반으로 메모리 셀에 대한 리드 동작을 수행할 수 있다. 예를 들어, 도 3에서와 같이 MLC 모드에서는 제1 내지 제4 레지스터를 포함할 수 있으며, 제1 레지스터에는 M_Rv0, 제2 레지스터에는 M_Rv1, 제3 레지스터에는 M_Rv2, 제4 레지스터에는 S_Rv 가 저장되어 있다. 불휘발성 메모리 장치(100)s는 플레인 0(310)에 저장된 메모리 셀을 리드할 때는 제4 레지스터에 저장된 S_Rv 값을 기반으로 리드 동작을 수행할 수 있다.
따라서, 본 발명의 일 실시예에 따른 메모리 시스템(10)은 SLC 모드로 프로그램된 데이터 저장 영역(310)에 대한 호스트(20)의 리드 요청이 있는 경우, 불휘발성 메모리 장치(100)에서는 MLC 모드, TLC 모드 등의 리드 전압들 중 어느 하나를 SLC 모드의 리드 전압의 값으로 변경하여 리드하고, 리드된 결과를 SLC 모드에 따른 데이터로 디코딩 함으로써 SLC 모드로 프로그램된 데이터 저장 영역과 MLC 모드, TLC 등으로 프로그램된 데이터 저장 영역(320)을 웨이 인터리빙 방식으로 동시에 리드하는 기술을 제공하고자 한다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 시스템(10)의 동작을 설명하기 위한 도면이다.
도 4의 단계 S410에서, 메모리 시스템(10)은 호스트(20)로부터 리드 커맨드를 수신할 수 있다. 구체적 예로, 도 5를 참조하면 컨트롤러(200)의 호스트 인터페이스(210)는 호스트(20)로부터 제1 리드 커맨드 및 제2 리드 커맨드를 수신할 수 있다. 호스트 인터페이스(210)는 수신된 리드 커맨드들을 버스를 통해 프로세서(220)로 전달할 수 있다.
일 실시예에서, 제1 리드 커맨드는 메모리 셀 하나가 하나의 비트를 저장하도록 동작하는 SLC 모드(이하 '제1 모드')로 프로그램된 제1 데이터 저장 영역(예, 플레인 0(310)의 SLC)에 대한 리드 커맨드일 수 있다.
일 실시예에서, 제2 리드 커맨드는 메모리 셀 하나가 2 이상의 비트를 저장하도록 동작하는 제2 모드(예, MLC 모드, TLC 모드, QLC 모드 등)로 프로그램된 제2 데이터 저장 영역(예, 플레인 1(320)의 MLC)에 대한 리드 커맨드일 수 있다.
도 4의 단계 S420에서, 메모리 시스템(10)은 수신된 리드 커맨드들을 큐잉할 수 있다. 구체적 예로, 도 5를 참조하면 프로세서(220)는 제1 데이터 저장 영역(예, 플레인 0(310)의 SLC) 및 제2 데이터 저장 영역(예, 플레인 1(320)의 MLC)을 웨이 인터리빙 방식으로 동시에 리드하기 위해 호스트(20)로부터 수신된 제1 리드 커맨드 및 제2 리드 커맨드를 큐잉할 수 있다.
도 4의 단계 S430에서, 메모리 시스템(10)은 제1 데이터 저장 영역(예, 플레인 0(310)의 SLC)을 제2 모드로 리드하기 위한 리드 전압을 제1 모드의 리드 전압으로 변경하기 위한 오프셋 값을 결정할 수 있다. 구체적 예로, 도 5의 프로세서(220)는 제2 모드의 리드 전압들 중 어느 하나를 제1 모드의 리드 동작을 위한 리드 전압으로 변경할 대상을 결정하고, 결정된 리드 전압과 제1 모드의 리드 동작을 위한 리드 전압과의 차이 값을 오프셋 값으로 결정할 수 있다. 프로세서(220)는 제1 데이터 저장 영역(예, 플레인 0(310)의 SLC) 및 제2 데이터 저장 영역(예, 플레인 1(320)의 MLC)을 제2 모드로 리드하도록 제어하는 신호를 메모리 인터페이스(240)를 통해 불휘발성 메모리 장치(100)로 전송할 수 있다. 여기서, 신호는 결정된 오프셋 값을 포함할 수 있다.
일 실시예에서, 프로세서(220)는 제1 데이터 저장 영역(예, 플레인 0(310)의 SLC) 및 제2 데이터 저장 영역(예, 플레인 2(320)의 MLC)을 인터리빙 방식으로 리드 하도록 제어하는 신호를 불휘발성 메모리 장치(100)로 전송할 수 있다.
도 4의 단계 S440에서, 메모리 시스템(10)은 제1 데이터 저장 영역(예, 플레인 0(310)의 SLC) 및 제2 데이터 저장 영역(예, 플레인 2(320)의 MLC)을 리드할 수 있다. 구체적 예로, 도 5를 참조하면, 불휘발성 메모리 장치(100)는 프로세서(220)의 제어 신호에 응답하여 제1 데이터 저장 영역(예, 플레인 0(310)의 SLC) 및 제2 데이터 저장 영역(예, 플레인 1(320)의 MLC)을 제2 모드의 리드 전압들을 기반으로 프로세서(220)는 제1 데이터 저장 영역(예, 플레인 0(310)(310)의 SLC) 및 제2 데이터 저장 영역(예, 플레인 2(320)의 MLC)에 포함된 메모리 셀들의 문턱 전압 분포를 리드할 수 있다. 불휘발성 메모리 장치(100)는 제2 모드로 제1 데이터 저장 영역(예, 플레인 0(310)의 SLC)을 리드한 제1 리드 결과 및 제2 데이터 저장 영역(예, 플레인 2(320)의 MLC)을 리드한 제2 리드 결과를 채널을 통해 메모리 인터페이스(240)로 전달할 수 있다.
일 실시예에서, 불휘발성 메모리 장치(100)는 제어 신호에 포함된 오프셋 값을 기반으로 제2 모드의 리드 전압들 중 어느 하나를 제1 모드의 리디 전압 값으로 변경하여, 제1 데이터 저장 영역에 대해 제2 모드로 리드 동작을 수행할 수 있다.
일 실시예에서, 불휘발성 메모리 장치(100)는 프로세서(220)의 제어 신호에 따라 제1 데이터 저장 영역(예, 플레인 0(310)의 SLC) 및 제2 데이터 저장 영역(예, 플레인 2(320)의 MLC)에 대한 리드를 동시에 수행하고, 제1 리드 결과 및 제2 리드 결과 중 어느 하나를 먼저 메모리 인터페이스(240)로 전달한 다음, 다른 하나를 메모리 인터페이스(240)로 전달할 수 있다. 이는 제1 데이터 저장 영역 및 제2 데이터 저장 영역이 하나의 웨이(330)를 공유하므로 제2 리드 결과 및 제2 리드 결과를 동시에 메모리 인터페이스(240)로 전달할 수 없기 때문이다.
도 4의 단계 S450에서, 메모리 시스템(10)은 제1 데이터 저장 영역(예, 플레인 0(310)의 SLC) 및 제2 데이터 저장 영역(예, 플레인 2(320)의 MLC)에 대한 리드 결과들을 디코딩할 수 있다. 구체적 예로, 도 5를 참조하면 메모리 인터페이스(240)는 제1 리드 결과 및 제2 리드 결과를 불휘발성 메모리 장치(100)로부터 수신하고, 수시된 제1 리드 결과 및 제2 리드 결과를 버스를 통해 ECC 엔진(250)에 전송할 수 있다. ECC 엔진(250)은 제1 리드 결과를 제1 모드의 데이터로 디코딩하고 제2 리드 결과를 제2 모드의 데이터로 디코딩할 수 있다.
일 실시예에서, 메모리(230)는 디코딩된 데이터들을 저장할 수 있다.
도 4의 단계 S460에서, 메모리(230) 시스템(10)은 제1 리드 커맨드 및 제2 리드 커맨드에 대응하는 데이터들을 호스트(20)에 전송할 수 있다. 구체적 예로, 도 5를 참조하면 메모리(230)는 버스를 통해 디코딩된 데이터들을 ECC 엔진(250)으로부터 수신하여 저장할 수 있다. 호스트 인터페이스(210)는 메모리(230)에 저장된 데이터들을 호스트(20)에 전송할 수 있다.
도 6은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 6을 참조하면, 데이터 처리 시스템(2000)은 호스트(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 7은 도 6의 컨트롤러의 구성을 예시적으로 나타낸 도면이다. 도 7을 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트(2100)의 프로토콜에 따라서, 호스트(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트(2100)가 SSD(2200)를 범용 메모리 시스템, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 8을 참조하면, 데이터 처리 시스템(3000)은 호스트(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트(3100)는 호스트의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 7에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 9를 참조하면, 데이터 처리 시스템(4000)은 호스트(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트(4100)는 호스트의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 7에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템(5000)을 예시적으로 나타낸 도면이다. 도 10을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 1의 메모리 시스템(10), 도 6의 메모리 시스템(2200), 도 8의 메모리 시스템(3200) 및 도 9의 메모리 시스템(4200)로 구성될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 11을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 블럭(140), 전압 발생기(150) 및 제어 로직(160)을 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(120)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 행 디코더(120)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 행 디코더(120)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(120)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(120)는 전압 발생기(150)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(140)은 제어 로직(160)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(140)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(140)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(140)은 읽기 동작 시 메모리 셀 어레이(110)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(130)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 열 디코더(130)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(130)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(140)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(150)는 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(150)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(160)은 외부 장치로부터 제공된 제어 신호에 근거하여 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(160)은 불휘발성 메모리 장치(100)의 읽기, 쓰기, 소거 동작과 같은 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 메모리 시스템 100: 불휘발성 메모리 장치
200: 컨트롤러 210: 호스트 인터페이스
220: 프로세서 230: 메모리
240: 메모리 인터페이스 250: ECC 엔진

Claims (20)

  1. 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템으로서,
    상기 불휘발성 메모리 장치는,
    메모리 셀이 1 개의 비트를 저장할 수 있는 제1 모드로 프로그램된 제1 데이터 저장 영역 및 메모리 셀이 2 이상의 비트를 저장할 수 있는 제2 모드로 프로그램된 제2 데이터 저장 영역을 포함하고,
    상기 컨트롤러는,
    상기 불휘발성 메모리 장치가 상기 제1 데이터 저장 영역 및 제2 데이터 저장 영역을 상기 제2 모드로 리드하도록 제어하며,
    상기 제1 데이터 저장 영역에 대한 제1 리드 결과를 상기 제1 모드의 데이터로 디코딩하고, 상기 제2 데이터 저장 영역에 대한 제2 리드 결과를 상기 제2 모드의 데이터로 디코딩 하되,
    상기 제2 모드의 데이터를 리드하기 위한 복수의 리드 전압들 중 어느 하나를 상기 제1 모드의 데이터를 리드하기 위한 리드 전압 값으로 변경하여 상기 제1 데이터 저장 영역에 대해 상기 제2 모드로 리드하도록 제어하는 메모리 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 컨트롤러는,
    상기 제1 데이터 저장 영역에 대한 제1 리드 커맨드 및 상기 제2 데이터 저장 영역에 대한 제2 리드 커맨드를 호스트로부터 수신하여 큐잉하고,
    큐잉된 리드 커맨드들을 기반으로 상기 불휘발성 메모리 장치가 상기 제1 데이터 저장 영역 및 제2 데이터 저장 영역을 웨이 인터리빙 방식으로 리드하도록 제어하며,
    디코딩된 데이터들을 상기 호스트로 전송하는 메모리 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제1 데이터 저장 영역 및 제2 데이터 저장 영역 각각은 웨이를 공유하는 상이한 플레인들에 포함되는 것을 특징으로 하는 메모리 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 컨트롤러는,
    상기 불휘발성 메모리 장치가 상기 제1 데이터 저장 영역에 대해 상기 가장 작은 차이를 갖는 리드 전압에 따른 리드만 수행하도록 제어하는 것을 특징으로 하는 메모리 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 모드는,
    상기 제1 데이터 저장 영역에 포함된 복수의 메모리 셀들이 SLC(Single Level Cell)로 동작하고,
    상기 제2 모드는,
    상기 제2 데이터 저장 영역에 포함된 복수의 메모리 셀들이 MLC(Multi Level Cell), TLC(Triple Level Cell) 및 QLC(Quad Level Cell) 중 적어도 하나로 동작하는 것을 특징으로 하는 메모리 시스템.
  6. 불휘발성 메모리 장치를 제어하는 컨트롤러로서,
    메모리 셀이 1 개의 비트를 저장할 수 있는 제1 모드로 프로그램된 제1 데이터 저장 영역 및 메모리 셀이 2 이상의 비트를 저장할 수 있는 제2 모드로 프로그램된 제2 데이터 저장 영역을 상기 제2 모드로 리드하도록 상기 불휘발성 메모리 장치를 제어하는 프로세서; 및
    상기 제1 데이터 저장 영역에 대한 제1 리드 결과를 상기 제1 모드의 데이터로 디코딩하고, 상기 제2 데이터 저장 영역에 대한 제2 리드 결과를 상기 제2 모드의 데이터로 디코딩하는 ECC 엔진을 포함하되,
    상기 프로세서는,
    상기 제2 모드의 데이터를 리드하기 위한 복수의 리드 전압들 중 어느 하나를 상기 제1 모드의 데이터를 리드하기 위한 리드 전압 값으로 변경하여 상기 제1 데이터 저장 영역에 대해 상기 제2 모드로 리드하도록 제어하는,
    컨트롤러.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    호스트와 데이터 통신을 수행하는 호스트 인터페이스를 더 포함하되,
    상기 프로세서는,
    상기 호스트 인터페이스를 통해 수신되는 상기 제1 데이터 저장 영역에 대한 제1 리드 커맨드 및 상기 제2 데이터 저장 영역에 대한 제2 리드 커맨드 큐잉하고,
    큐잉된 리드 커맨드들을 기반으로 상기 불휘발성 메모리 장치가 상기 제1 데이터 저장 영역 및 제2 데이터 저장 영역을 웨이 인터리빙 방식으로 리드하도록 제어하는 것을 특징으로 하는 컨트롤러.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제1 데이터 저장 영역 및 제2 데이터 저장 영역 각각은 웨이를 공유하는 상이한 플레인들에 포함되는 것을 특징으로 하는 컨트롤러.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 프로세서는,
    상기 불휘발성 메모리 장치가 상기 제1 데이터 저장 영역에 대해 상기 가장 작은 차이를 갖는 리드 전압에 따른 리드만 수행하도록 제어하는 것을 특징으로 하는 컨트롤러.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제1 모드는,
    상기 제1 데이터 저장 영역에 포함된 복수의 메모리 셀들이 SLC(Single Level Cell)로 동작하고,
    상기 제2 모드는,
    상기 제2 데이터 저장 영역에 포함된 복수의 메모리 셀들이 MLC(Multi Level Cell), TLC(Triple Level Cell) 및 QLC(Quad Level Cell) 중 적어도 하나로 동작하는 것을 특징으로 하는 컨트롤러.
  11. 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템의 동작 방법으로서,
    상기 컨트롤러가 메모리 셀이 1 개의 비트를 저장할 수 있는 제1 모드로 프로그램된 제1 데이터 저장 영역 및 메모리 셀이 2 이상의 비트를 저장할 수 있는 제2 모드로 프로그램된 제2 데이터 저장 상기 제2 모드로 리드하도록 상기 불휘발성 메모리 장치를 제어하는 단계;
    상기 불휘발성 메모리 장치가 상기 제1 데이터 저장 영역을 리드한 제1 리드 결과 및 상기 제2 데이터 저장 영역을 리드한 제2 리드 결과를 상기 컨트롤러에 전송하는 단계; 및
    상기 컨트롤러가 상기 제1 리드 결과를 상기 제1 모드의 데이터로 디코딩하고, 상기 제2 리드 결과를 상기 제2 모드의 데이터로 디코딩하는 단계를 포함하되,
    상기 제2 모드로 리드하도록 상기 불휘발성 메모리 장치를 제어하는 단계는,
    상기 제2 모드의 데이터를 리드하기 위한 복수의 리드 전압들 중 어느 하나를 상기 제1 모드의 데이터를 리드하기 위한 리드 전압 값으로 변경하여 상기 제1 데이터 저장 영역에 대해 상기 제2 모드로 리드하도록 제어하는 메모리 시스템 동작 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 컨트롤러가 상기 제1 데이터 저장 영역에 대한 제1 리드 커맨드 및 상기 제2 데이터 저장 영역에 대한 제2 리드 커맨드를 호스트로부터 수신하여 큐잉하는 단계; 및
    디코딩된 데이터들을 상기 호스트로 전송하는 단계를 더 포함하되,
    상기 제2 모드로 리드하도록 상기 불휘발성 메모리 장치를 제어하는 단계는,
    큐잉된 리드 커맨드들을 기반으로 상기 불휘발성 메모리 장치가 상기 제1 데이터 저장 영역 및 제2 데이터 저장 영역을 웨이 인터리빙 방식으로 리드하도록 제어하는 것을 특징으로 하는 메모리 시스템 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제1 데이터 저장 영역 및 제2 데이터 저장 영역 각각은 웨이를 공유하는 상이한 플레인들에 포함되는 것을 특징으로 하는 메모리 시스템 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제2 모드로 리드하도록 상기 불휘발성 메모리 장치를 제어하는 단계는,
    상기 불휘발성 메모리 장치가 상기 제1 데이터 저장 영역에 대해 상기 가장 작은 차이를 갖는 리드 전압에 따른 리드만 수행하도록 제어하는 것을 특징으로 하는 메모리 시스템 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제1 모드는,
    상기 제1 데이터 저장 영역에 포함된 복수의 메모리 셀들이 SLC(Single Level Cell)로 동작하고,
    상기 제2 모드는,
    상기 제2 데이터 저장 영역에 포함된 복수의 메모리 셀들이 MLC(Multi Level Cell), TLC(Triple Level Cell) 및 QLC(Quad Level Cell) 중 적어도 하나로 동작하는 것을 특징으로 하는 메모리 시스템 동작 방법.
  16. 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법으로서,
    메모리 셀이 1 개의 비트를 저장할 수 있는 제1 모드로 프로그램된 제1 데이터 저장 영역 및 메모리 셀이 2 이상의 비트를 저장할 수 있는 제2 모드로 프로그램된 제2 데이터 저장 영역을 상기 제2 모드로 리드하도록 상기 불휘발성 메모리 장치를 제어하는 단계;
    상기 제1 데이터 저장 영역에 대한 제1 리드 결과를 상기 제1 모드의 데이터로 디코딩하는 단계; 및
    상기 제2 데이터 저장 영역에 대한 제2 리드 결과를 상기 제2 모드의 데이터로 디코딩하는 단계를 포함하되,
    상기 제2 모드로 리드하도록 상기 불휘발성 메모리 장치를 제어하는 단계는,
    상기 제2 모드의 데이터를 리드하기 위한 복수의 리드 전압들 중 어느 하나를 상기 제1 모드의 데이터를 리드하기 위한 리드 전압 값으로 변경하여 상기 제1 데이터 저장 영역에 대해 상기 제2 모드로 리드하도록 제어하는 컨트롤러 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제1 데이터 저장 영역에 대한 제1 리드 커맨드 및 상기 제2 데이터 저장 영역에 대한 제2 리드 커맨드를 호스트로부터 수신하여 큐잉하는 단계 및 디코딩된 데이터들을 상기 호스트에 전송하는 단계를 더 포함하되,
    상기 제2 모드로 리드하도록 상기 불휘발성 메모리 장치를 제어하는 단계는,
    상기 불휘발성 메모리 장치가 상기 제1 데이터 저장 영역 및 제2 데이터 저장 영역을 웨이 인터리빙 방식으로 리드하도록 제어하는 특징으로 하는 컨트롤러 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제1 데이터 저장 영역 및 제2 데이터 저장 영역 각각은 웨이를 공유하는 상이한 플레인들에 포함되는 것을 특징으로 하는 컨트롤러 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제2 모드로 리드하도록 상기 불휘발성 메모리 장치를 제어하는 단계는,
    상기 불휘발성 메모리 장치가 상기 제1 데이터 저장 영역에 대해 상기 가장 작은 차이를 갖는 리드 전압에 따른 리드만 수행하도록 제어하는 것을 특징으로 하는 컨트롤러 동작 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제1 모드는,
    상기 제1 데이터 저장 영역에 포함된 복수의 메모리 셀들이 SLC(Single Level Cell)로 동작하고,
    상기 제2 모드는,
    상기 제2 데이터 저장 영역에 포함된 복수의 메모리 셀들이 MLC(Multi Level Cell), TLC(Triple Level Cell) 및 QLC(Quad Level Cell) 중 적어도 하나로 동작하는 것을 특징으로 하는 컨트롤러 동작 방법.
KR1020190082098A 2019-07-08 2019-07-08 컨트롤러, 메모리 시스템 및 그것의 동작 방법 KR102645786B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190082098A KR102645786B1 (ko) 2019-07-08 2019-07-08 컨트롤러, 메모리 시스템 및 그것의 동작 방법
US16/725,770 US11003395B2 (en) 2019-07-08 2019-12-23 Controller, memory system, and operating methods thereof
CN202010022250.0A CN112201296A (zh) 2019-07-08 2020-01-09 控制器、存储器系统及其操作方法
US17/235,252 US11422752B2 (en) 2019-07-08 2021-04-20 Controller, memory system, and operating methods thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190082098A KR102645786B1 (ko) 2019-07-08 2019-07-08 컨트롤러, 메모리 시스템 및 그것의 동작 방법

Publications (2)

Publication Number Publication Date
KR20210006556A KR20210006556A (ko) 2021-01-19
KR102645786B1 true KR102645786B1 (ko) 2024-03-12

Family

ID=74004820

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190082098A KR102645786B1 (ko) 2019-07-08 2019-07-08 컨트롤러, 메모리 시스템 및 그것의 동작 방법

Country Status (3)

Country Link
US (2) US11003395B2 (ko)
KR (1) KR102645786B1 (ko)
CN (1) CN112201296A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220032366A (ko) * 2020-09-07 2022-03-15 삼성전자주식회사 가변적인 모드 설정을 수행하는 메모리 장치 및 그 동작방법
WO2022193129A1 (en) * 2021-03-16 2022-09-22 Micron Technology, Inc. Memory management procedures for write boost mode

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003022687A (ja) * 2001-07-09 2003-01-24 Mitsubishi Electric Corp 半導体記憶装置
US7793059B2 (en) * 2006-01-18 2010-09-07 Apple Inc. Interleaving policies for flash memory
KR100855972B1 (ko) * 2007-01-23 2008-09-02 삼성전자주식회사 서로 다른 독출 대기 시간을 가지는 복수개의 메모리 셀어레이들을 구비하는 불휘발성 메모리 시스템 및 상기불휘발성 메모리 시스템의 데이터 독출 방법
KR100888695B1 (ko) * 2007-02-27 2009-03-16 삼성전자주식회사 과표본화 읽기 동작을 수행하는 플래시 메모리 장치 및그것의 데이터 독출 방법
KR101437517B1 (ko) * 2007-10-23 2014-09-05 삼성전자주식회사 인터리빙 기법을 이용한 메모리 시스템, 및 그 방법
KR101581858B1 (ko) * 2009-06-18 2016-01-21 삼성전자주식회사 저장 장치 및 그것을 포함하는 정보 처리 시스템
US9245653B2 (en) * 2010-03-15 2016-01-26 Intelligent Intellectual Property Holdings 2 Llc Reduced level cell mode for non-volatile memory
KR20130049332A (ko) * 2011-11-04 2013-05-14 삼성전자주식회사 메모리 시스템 및 그것의 동작 방법
JP2013164888A (ja) * 2012-02-10 2013-08-22 Toshiba Corp 半導体記憶装置
US8856611B2 (en) * 2012-08-04 2014-10-07 Lsi Corporation Soft-decision compensation for flash channel variation
US8839073B2 (en) * 2012-05-04 2014-09-16 Lsi Corporation Zero-one balance management in a solid-state disk controller
KR102048765B1 (ko) * 2013-01-15 2020-01-22 삼성전자주식회사 메모리 시스템의 동작 방법 및 메모리 시스템
DE112015000378T5 (de) * 2014-01-09 2016-09-22 Sandisk Technologies Inc. Selektives Rückkopieren für einen auf einem Chipplättchen gepufferten nichtflüchtigen Speicher
US20150205664A1 (en) * 2014-01-17 2015-07-23 Fusion-Io, Inc. Determining a configuration parameter using a soft read command
KR20160044923A (ko) 2014-10-16 2016-04-26 에스케이하이닉스 주식회사 복수의 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법
US9251891B1 (en) * 2014-11-11 2016-02-02 Sandisk Technologies Inc. Devices and methods to conditionally send parameter values to non-volatile memory
KR20160105100A (ko) * 2015-02-27 2016-09-06 에스케이하이닉스 주식회사 불휘발성 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치
US10347343B2 (en) * 2015-10-30 2019-07-09 Seagate Technology Llc Adaptive read threshold voltage tracking with separate characterization on each side of voltage distribution about distribution mean
US9747974B2 (en) * 2016-01-19 2017-08-29 Via Technologies, Inc. Non-volatile memory apparatus and on-the-fly self-adaptive read voltage adjustment method thereof
KR20170140467A (ko) * 2016-06-10 2017-12-21 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
US9805809B1 (en) * 2016-08-31 2017-10-31 Sandisk Technologies Llc State-dependent read compensation
KR20180060510A (ko) * 2016-11-29 2018-06-07 에스케이하이닉스 주식회사 데이터 저장 장치 및 그 동작 방법
JP2019046530A (ja) * 2017-09-07 2019-03-22 東芝メモリ株式会社 メモリシステム
US20190042130A1 (en) * 2017-12-18 2019-02-07 Intel Corporation Prefix opcode method for slc entry with auto-exit option
US10395728B2 (en) * 2018-06-26 2019-08-27 Intel Corporation Demarcation voltage determination via write and read temperature stamps
JP7128088B2 (ja) * 2018-11-02 2022-08-30 キオクシア株式会社 メモリシステム
JP2020119618A (ja) * 2019-01-21 2020-08-06 キオクシア株式会社 メモリシステム

Also Published As

Publication number Publication date
US11003395B2 (en) 2021-05-11
CN112201296A (zh) 2021-01-08
US20210255809A1 (en) 2021-08-19
US20210011669A1 (en) 2021-01-14
KR20210006556A (ko) 2021-01-19
US11422752B2 (en) 2022-08-23

Similar Documents

Publication Publication Date Title
US10877887B2 (en) Data storage device and operating method thereof
US20200218653A1 (en) Controller, data storage device, and operating method thereof
KR102592803B1 (ko) 데이터 저장 장치 및 그것의 동작 방법
CN111916140B (zh) 控制器及其操作方法以及包括控制器的存储器系统
US10878924B2 (en) Data storage device intergrating host read commands and method of operating the same
KR20200121645A (ko) 컨트롤러 및 그것의 동작 방법과 메모리 시스템
US11748025B2 (en) Nonvolatile memory device, data storage device including the same and operating method thereof
US11422752B2 (en) Controller, memory system, and operating methods thereof
US11231882B2 (en) Data storage device with improved read performance and operating method thereof
US11461238B2 (en) Storage device, memory controller, and method for fetching write commands from submission queues to perform full page writes
KR102434840B1 (ko) 데이터 저장 장치
US11409473B2 (en) Data storage device and operating method thereof
US11429612B2 (en) Address search circuit and method of semiconductor memory apparatus and controller therefor
US11194512B2 (en) Data storage device which selectively performs a cache read or a normal read operation depending on work load and operating method thereof
US11157401B2 (en) Data storage device and operating method thereof performing a block scan operation for checking for valid page counts
KR20210011198A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
US20200409848A1 (en) Controller, memory system, and operating methods thereof
US10572155B2 (en) Data storage device and operating method thereof
US20190212946A1 (en) Data storage device and operating method thereof
KR20210031367A (ko) 컨트롤러 및 그것의 동작 방법
KR20200116265A (ko) 컨트롤러 및 그것의 동작 방법
KR20200073122A (ko) 데이터 저장 장치 및 그것의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant