JP2003022687A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性半導体記憶装置の信頼性を改善しか
つメモリアレイの占有面積を低減する。 【解決手段】 １つのメモリセルが１ビットのデータを
記憶する２値モードメモリセルと１つのメモリセルが多
ビットデータを記憶する多値モードメモリセルを、それ
ぞれ構成するアドレス領域を固定的に定める。これらの
アドレス領域が固定的に定められるため、２値モードメ
モリセルおよび多値モードメモリセルを、それぞれ個々
に最適化することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、データを不揮発的に記憶する不揮発性半
導体記憶装置に関する。より特定的には、この発明は、
面積利用効率に優れた不揮発性半導体記憶装置に関す
る。

【０００２】

【従来の技術】半導体記憶装置の１つの種類として、不
揮発性的に情報を記憶する不揮発性半導体記憶装置があ
る。この不揮発性半導体記憶装置の１つとして、電気的
にデータの書込および消去を行なうことのできるフラッ
シュＥＥＰＲＯＭ（電気的に書込消去可能な読出専用メ
モリ；以下フラッシュメモリと称す）がある。

【０００３】図１２は、従来のフラッシュＥＥＰＲＯＭ
のメモリセルの構造の一例を概略的に示す図である。図
１２において、メモリセルは、半導体基板領域ＳＵＢ上
に間をおいて形成される不純物領域ＳＲおよびＤＲと、
これらの不純物領域ＳＲおよびＤＲの間の領域上に図示
しない絶縁膜を介して形成されるフローティングゲート
ＦＧと、フローティングゲートＦＧ上にこのフローティ
ングゲートＦＧと対向して配置されるコントロールゲー
トＣＧとを含む。

【０００４】不純物領域ＳＲおよびＤＲは、それぞれソ
ース領域およびドレイン領域として機能する。この不揮
発メモリセルは、コントロールゲートとフローティング
ゲートとを有する積層型電界効果トランジスタで構成さ
れる。この不揮発性メモリセルにおいては、フローティ
ングゲートＦＧに蓄積される電荷（電子）の量に応じて
そのしきい値電圧を変更し、そのしきい値電圧が基準電
圧よりも高いか否かに応じてデータを記憶する。

【０００５】このフローティングゲートＦＧに対し電荷
注入する動作および電荷を引抜く動作は、フラッシュメ
モリセルの周辺回路の構成により、その名称が異なる。
１つの不揮発性半導体記憶装置においては、フローティ
ングゲートＦＧから電荷を引抜いた状態を書込状態（プ
ログラム状態）と称しかつ、フローティングゲートＦＧ
へ電荷を注入した状態を消去状態と称す。別の不揮発性
半導体記憶装置においては、フローティングゲートＦＧ
から電荷を引抜いた状態を消去状態と称し、このフロー
ティングゲートＦＧに電荷を注入した状態を書込状態
（プログラム状態）と称す。

【０００６】いずれのメモリセルの構成においても、フ
ローティングゲートの蓄積電荷量に応じてデータを記憶
する点については相違がない。

【０００７】図１３は、不揮発性メモリセルの記憶デー
タの分布を概略的に示す図である。図１３においては、
不揮発性メモリセルのしきい値電圧Ｖｔｈを縦軸に示
し、横軸に、メモリセルの数（ビット数）を示す。

【０００８】半導体基板領域ＳＵＢがＰ型基板領域であ
り、この不揮発性メモリセルが、ｎチャネル電界効果ト
ランジスタで構成される場合、フローティングゲートＦ
Ｇに蓄積される電子の量が増加すれば、そのしきい値電
圧Ｖｔｈが増加する。このフローティングゲートＦＧに
蓄積される電荷量に応じて、メモリセルのしきい値電圧
Ｖｔｈの分布領域を、基準電圧ＶＲＥＦよりも高い領域
ＲＡおよびこの基準電圧ＶＲＥＦよりも低い領域ＲＢに
分割する。この不揮発性メモリセルが、領域ＲＡに存在
するか、領域ＲＢに存在するかに従って、異なる論理レ
ベルのデータを記憶することができる。

【０００９】たとえば、コントロールゲートＣＧに基準
電圧ＶＲＥＦを与えたときに、この不揮発性メモリセル
の不純物領域ＤＲおよびＳＲの間に電流が流れるか否か
に応じて、この不揮発性メモリセルが、領域ＲＡおよび
ＲＢのいずれに存在するかを識別することができる。す
なわち、不揮発メモリセルが、領域ＲＡに存在する場合
には、コントロールゲートに基準電圧ＶＲＥＦを印加し
ても、チャネルは形成されず、不純物領域ＳＲおよびＤ
Ｒ間に電流は流れない。一方、この不揮発メモリセルが
領域ＲＢに存在する場合には、コントロールゲートＣＧ
に基準電圧を印加した場合には、不純物領域ＳＲおよび
ＤＲ間にチャネルが形成されて電流が流れる。

【００１０】すなわち、この不揮発性メモリセルは、そ
のしきい値電圧が、基準電圧ＶＲＥＦよりも高いか低い
かに応じて、異なる論理レベルのデータを記憶し、した
がって、この不揮発性メモリセルは、１ビットの２値デ
ータを記憶する。

【００１１】図１４は、メモリセルの記憶データの他の
分布を示す図である。この図１４に示すしきい値電圧の
分布において、メモリセルのしきい値電圧Ｖｔｈが、基
準電圧ＶＲＥＦ１−ＶＲＥＦ３により、４つの領域ＲＧ
０−ＲＧ３に区分される。不揮発性メモリセルのしきい
値電圧Ｖｔｈが、この領域ＲＧ０−ＲＧ３のいずれの領
域に存在するかに応じて、その記憶データが異なる。し
たがって、この図１４に示すしきい値電圧分布において
は、不揮発性メモリセルは、４つの状態の１つをとるこ
とができ、これらの領域ＲＧ０−ＲＧ３を、たとえば、
データ“０”、“１”、“２”および“３”に対応させ
ることにより、この不揮発性メモリセルは、４値データ
を記憶することができる。したがって、この図１４に示
すしきい値電圧分布を有する不揮発性半導体記憶装置
は、１セル当たり２ビットのデータを記憶することがで
きる。

【００１２】

【発明が解決しようとする課題】４値などの多値データ
を１つのメモリセルで記憶する場合、２値データを記憶
する場合に比べて、１つのメモリセルが複数ビットのデ
ータを記憶することができるため、メモリセルの数を低
減でき、応じてメモリアレイの占有面積を低減すること
ができる。しかしながら、多値データの書込／読出を行
なう場合、３段階の基準電圧ＶＲＥＦ１−ＶＲＥＦ３そ
れぞれとこのメモリセルのしきい値電圧Ｖｔｈとを比較
して、データの書込／読出を行なう必要があり、したが
って、少なくともコントロールゲートＣＧに印加される
電圧を、この記憶データにおいて３段階に切換える必要
がある。したがって、２値データを記憶する不揮発性メ
モリセル（以下２値モードメモリセルと称す）に比べ
て、この多値データを記憶する不揮発性メモリセル（以
下、多値モードメモリセルと称す）のデータの書込およ
び読出時間が長くなり、応じてアクセス時間が長くなる
という問題が生じる。

【００１３】また、多値モードメモリセルおよび２値モ
ードメモリセルを同一メモリアレイに形成し、データの
信頼性の改善およびメモリアレイの占有面積の低減を意
図する構成が、たとえば特開２００１−６３７４号公
報、および特開平１１−３４５４９１号公報に示されて
いる。

【００１４】しかしながら、これらの先行技術において
は、同一メモリアレイ内に多値モードメモリセルと２値
モードメモリセルとを形成しており、同一製造条件下で
これらのメモリセルを製造している。したがって、２値
モードメモリセルに要求されるトランジスタ特性および
多値モードメモリセルに要求されるトランジスタ特性を
互いに異ならせることができず、２値モードメモリセル
および多値モードメモリセルの信頼性を確保するのが困
難となるという問題が生じる。

【００１５】すなわち、多値モードメモリセルの場合、
一般に、ハードディスクとの置換が意図されており、仕
様により書換回数が２値モードメモリセルよりも多いこ
とが要求される。データの書込時において多値モードメ
モリセルに対し書込パルスおよび消去パルスを印加する
回数／時間が２値モードメモリセルに比べて増大するた
め、このデータ書込時の不揮発性メモリセルとゲート絶
縁膜（またはトンネル絶縁膜）に対する電圧ストレス
が、２値モードメモリセルのそれよりも増大する。した
がって、これらの２値モードメモリセルおよび多値モー
ドメモリセルを同一製造条件で製造した場合、多値モー
ドメモリセルの書換回数が多くなると、この記憶データ
の信頼性が低下するという問題が生じる。

【００１６】また、この２値モードメモリセルの特性を
多値モードメモリセルの特性に合わせた場合、ゲート絶
縁膜の信頼性が必要以上に高くなり、応じて、ゲート絶
縁膜の膜厚などが厚くされ、２値モードメモリセルのア
クセス時間が長くなるという問題が生じる。

【００１７】また、２値モードメモリセルの書込／消去
時の１回の動作での電荷の移動量と多値モードメモリセ
ルの書込／消去時の１回の動作サイクルにおける電荷移
動量が異なり、また読み出し時においても選択ワード線
（コントロールゲート）に印加される電圧が異なるた
め、これらの多値メモリセルおよび２値メモリセルのア
クセス制御を同一の制御回路で行った場合、制御回路の
負荷が大きくなるという問題が生じる。

【００１８】また、多値モードメモリセルの場合、同一
記憶容量の記憶装置を実現するためには、２値モードメ
モリセルに比べて必要とされるメモリセルの数は少な
く、アレイ占有面積を低減することができる。しかしな
がら、このような多値モードメモリセルを有するアレイ
の構成において、たとえば不良アドレスの救済および内
部電圧のトリミングなどにおいて溶断可能なリンク素子
（ヒューズ素子）を用いた場合、このようなリンク素子
は溶断時の破片が飛散して近傍の素子に短絡を生じさせ
るなどの影響が生じないように、その占有面積はメモリ
セルトランジスタに比べて比較的大きくされる。したが
って、このようなヒューズ素子で構成されるプログラム
回路を用いた場合、そのレイアウト面積が大きくなり、
チップ占有面積を小さくすることができず、多値メモリ
の利点である小占有面積に対する大きな障害要因とな
る。

【００１９】それゆえ、この発明の目的は、小占有面積
でかつデータを確実に記憶することのできる信頼性の高
い不揮発性半導体記憶装置を提供することである。

【００２０】この発明の他の目的は、２値データおよび
多値データを用途に応じて確実にシステム性能を低下さ
せることなく記憶することのできる不揮発性半導体記憶
装置を提供することである。

【００２１】この発明のさらに他の目的は、小占有面積
で確実に内部状態を設定するデータを記憶することので
きる不揮発性半導体記憶装置を提供することである。

【００２２】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、１セル当り１ビットのデータを記憶する複数
の第１のメモリセルを有する第１のメモリアレイと、第
１のメモリアレイと別の領域に形成され、１セル当り複
数ビットのデータを記憶する複数の第２のメモリセルを
有する第２のメモリアレイを備える。これらの第１およ
び第２のメモリアレイは、予め互いに重なり合わないよ
う固定的にアドレス空間が割り当てられる。

【００２３】好ましくは、第１のメモリセルおよび第２
のメモリセルの各々は、フローティングゲートを有する
積層型電界効果トランジスタで構成される。

【００２４】また、好ましくは、これらの第１および第
２のメモリセルは、同一半導体基板上に形成される。

【００２５】好ましくは、第１および第２のメモリセル
のトランジスタパラメータは、互いに異なる。

【００２６】また、好ましくは、さらに、第１のメモリ
アレイに対応してこの第１のメモリアレイの第１のメモ
リセルのデータの書込、読出および消去を制御するため
の第１の制御回路と、第２のメモリアレイに対応して、
第２のメモリアレイの第２のメモリセルのデータの書
込、読出および消去を制御するための第２の制御回路が
設けられる。

【００２７】これらの第１および第２の制御回路は、好
ましくは、書込／読出時のメモリセルのフローティング
ゲートへの電子の注入／引抜きの少なくとも一方の制御
態様が異なる。

【００２８】また、好ましくは、この第１のメモリセル
と同一構造を有し、所定の情報を固定的に記憶するプロ
グラム素子がさらに設けられる。

【００２９】好ましくは、このプログラム素子は、内部
回路の状態を固定的に設定するために用いられる。

【００３０】また、好ましくは、このプログラム側の素
子は、不良セルの冗長セルとの置換の有無および不良ア
ドレスを記憶する。

【００３１】この発明の別の観点に係る不揮発性半導体
記憶装置は、１セル当たり複数ビットの情報を記憶する
第１のメモリセルを有する第１のメモリアレイと、第１
のメモリアレイと別の領域に形成され、所定の内部状態
を設定する情報を記憶するプログラム回路を含む。この
プログラム回路は、１セル当たり１ビットのデータを記
憶するメモリセルと同一構造のメモリセルを含む。

【００３２】好ましくは、１セル当り１ビットのデータ
を記憶する複数の第２のメモリセルを有する第２のメモ
リアレイが設けられる。この第２のメモリアレイは、第
１のメモリアレイと別の領域に形成される。これらの第
１および第２のメモリアレイは、予め互いに重なり合わ
ないよう固定的にアドレス空間が割り当てられる。

【００３３】好ましくは、第１のメモリセルおよびプロ
グラム回路のメモリセルの各々は、フローティングゲー
トを有する積層型電界効果トランジスタで構成される。

【００３４】また、好ましくは、第１のメモリアレイお
よびプログラム回路は、同一半導体基板上に形成され
る。

【００３５】好ましくは、第１のメモリセルおよびプロ
グラム回路のメモリセルのトランジスタパラメータは、
互いに異なる。

【００３６】また、好ましくは、さらに、第１のメモリ
アレイに対応してこの第１のメモリアレイの第１のメモ
リセルのデータの書込、読出および消去を制御するため
の第１の制御回路と、プログラム回路に対応して、プロ
グラム回路のメモリセルのデータの書込、読出および消
去を制御するための第２の制御回路が設けられる。

【００３７】これらの第１および第２の制御回路は、好
ましくは、書込／読出時のメモリセルのフローティング
ゲートへの電子の注入／引抜きの少なくとも一方の制御
態様が異なる。

【００３８】プログラム回路は、好ましくは、内部回路
の状態を固定的に設定する情報を記憶する。

【００３９】また、これに代えて、好ましくは、プログ
ラム回路は、不良メモリセルの冗長セルとの置換の有無
および不良アドレスを記憶する。

【００４０】２値モードメモリセルを有する第１のメモ
リアレイと多値モードメモリセルを有するメモリアレイ
とを別々の領域に形成することにより、これらを、それ
ぞれ最適化して製造することができ、信頼性の高い小占
有面積の半導体記憶装置を実現することができる。

【００４１】また、第１のメモリセルと同一構造を有す
るメモリセルを用いて所定の内部状態を設定する情報を
記憶することにより安定にかつ正確に２値データを記憶
することができ、安定に内部状態をプログラムされた状
態に保持することができる。

【００４２】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う不揮発性半導体記憶装置の全体
の構成を概略的に示す図である。図１において、不揮発
性半導体記憶装置は、２値モードメモリセルを有する第
１のメモリアレイ１と、多値モードメモリセルを有する
第２のメモリアレイ２と、第１のメモリアレイ１のメモ
リセルの選択を行う回路および書込／消去時の必要電圧
の印加などを行う回路を含む周辺回路３と、第２のメモ
リアレイ２のメモリセルの選択を行う回路および書込／
消去時の必要電圧の印加などを行なう回路を含む周辺回
路２と、周辺回路３に対して設けられる第１の制御回路
５と、周辺回路４に対して設けられる第２の制御回路６
と、外部からのアドレス信号ＡＤを受けて周辺回路３お
よび４に含まれるアドレスデコード回路へ伝達するアド
レス入力回路７と、アドレス入力回路７からの所定のア
ドレス信号ビットを受け、これらの第１のメモリアレイ
１および第２のメモリアレイ２のいずれの領域が指定さ
れたかを判定する領域判定回路８と、外部からの動作モ
ードを指示するコマンドＣＭＤを受けて、内部動作モー
ド指示信号を生成して第１および第２の制御回路５およ
び６へ与えるコマンドデコーダ９を含む。

【００４３】第１のメモリアレイ１および第２のメモリ
アレイ２は、それぞれアドレス空間の領域が固定的に定
められている。これらのメモリアレイ１および２のアド
レス空間は互いに重なり合わない。したがって、２値デ
ータを記憶するアドレス空間と多値データを記憶するア
ドレス空間とは、別々のアドレス空間が予め割り当てら
れ、２値データを記憶するアドレス領域が多値データを
記憶するアドレス領域として利用されることはない。し
たがって、２値データを記憶する第１のメモリセルと多
値データを記憶する第２のメモリセルは、それぞれ、個
々に動作および電気的特性が最適化される。

【００４４】領域判定回路８は、このアドレス入力回路
７からの所定のアドレス信号ビットを受け、このアドレ
ス信号が、第１のメモリアレイ１に割当てられたアドレ
ス空間および第２のメモリアレイ２に割当てられたアド
レス空間のいずれが指定されているかを判定し、その判
定結果に従って第１の制御回路５および第２の制御回路
６の一方を活性化する。この領域判定回路８は、単に第
１のメモリアレイ１および第２のメモリアレイ２に割り
当てられているアドレス空間を識別するアドレス信号ビ
ットを受けてデコードして、そのデコード結果に従って
第１および第２のメモリアレイ１および２のアドレス指
定されたメモリアレイを活性化する信号（アレイ指示信
号）を活性化する。このアレイ活性化信号により指定さ
れたアレイの対応の制御回路が活性化され、指定された
動作に必要な制御を行う。

【００４５】コマンドデコーダ９からの内部動作指示信
号は、書込、消去および読出動作モードを指示する。し
たがって、このコマンドＣＭＤは、通常の、出力イネー
ブル信号ＺＯＥも、動作モードを指示するコマンドとし
て含む。

【００４６】第１および第２のメモリアレイ１および２
は、共通にデータ入出力回路１０に結合される。第１の
制御回路５は、２値モードメモリセルのデータの書込、
読出および消去動作を行なうのに必要な制御信号をコマ
ンドデコーダ９からの動作モード指示信号に従って生成
する。一方、第２の制御回路６は、多値モードメモリセ
ルのデータの書込、読出、および消去に必要な制御信号
を、コマンドデコーダ９からの内部動作モード指示信号
に従って生成する。

【００４７】２値モードメモリセルのデータ読出および
多値モードメモリセルのデータの読出は、その動作シー
ケンスが異なり、また同様、２値モードメモリセルおよ
び多値モードメモリセルにおいて書込および消去動作シ
ーケンスが異なる。すなわち、多値モードメモリセルの
読出、消去および書込動作時においては、複数の基準電
圧について、選択ワード線の電圧を変更する必要があ
る。したがって、これらの動作シーケンスの異なる動作
制御のために、第１の制御回路５および第２の制御回路
６を別々に専用に設けることにより、制御回路５および
６は、それぞれ２値モードメモリセルの制御および多値
モードメモリセルの制御を行なうことが要求されるだけ
であり、１つの制御回路が２値モードメモリセルおよび
多値モードメモリセル両者のデータの書込、読出、およ
び消去動作を制御する構成に比べて、回路負荷が軽減さ
れまた回路構成が簡略化される。

【００４８】すなわち、２値モードおよび多値モードに
応じて、生成読出電圧の変更、書込／消去パルスのパル
ス幅の変更、およびベリファイ動作の変更などを行う必
要がなく、２値モード動作および多値モード動作個々に
制御回路を最適化することができ、回路負荷の軽減およ
び正確かつ安定な書込／消去動作を保証することができ
る。

【００４９】図２は、第１のメモリアレイ１および第２
のメモリアレイ２に割当てられるアドレス空間を概略的
に示す図である。図２において、第１のメモリアレイ１
に対してアドレスＡ０−Ａｍが割当てられ、第２のメモ
リアレイ２に対しては、アドレスＡｎ−ＡＦが割当てら
れる。これらのアドレス空間の割当は固定される。

【００５０】２値メモリセルアドレス空間には、たとえ
ば携帯電話などの携帯情報端末において機器自体を動作
させるのに必要なオペレーションシステム（ＯＳ）など
のプログラムおよびコードの高信頼性および高速読出が
要求されるデータを記憶する。一方、電話番号およびメ
ールアドレス等の個人ユーザが書込む情報は、アクセス
にそれほど高速性は要求されないため、多値メモリセル
アドレス空間に格納する。エラーが生じた場合の対策と
して、この多値モードメモリセルアドレス空間のデ−タ
に対してはＥＣＣ回路（誤り検出訂正回路）を配置し
て、エラーが生じた場合に対処する。

【００５１】特に、音楽データおよび画像データなどに
おいては、１ビットデータのエラーなどは、その全体に
処理にそれほど大きな影響を及ぼさないため、高信頼性
は要求されない。このような大量の画像／音声データ
を、多値メモリセルアドレス空間に記憶することによ
り、大量のデータを、小占有面積で格納することができ
る。この場合、特にＥＣＣ回路は要求されない。

【００５２】したがって、データに対する処理速度およ
び信頼性の要求に応じて、２値モードメモリセルを有す
る第１のメモリアレイ１および多値メモリセルを有する
第２のメモリアレイ２にそれぞれデータを格納すること
により、記憶データの信頼性および処理速度を低下させ
ることなく、メモリアレイの占有面積を低減することが
できる。

【００５３】図３は、２値モードメモリセルおよび多値
モードメモリセルの断面構造を概略的に示す図である。
図３において、２値モードメモリセルは、半導体基板領
域ＳＵＢ２表面に間をおいて形成される不純物領域ＳＲ
２およびＤＲ２と、これらの不純物領域ＳＲ２およびＤ
Ｒ２の間の領域の基板領域ＳＵＢ２上に図示しないゲー
ト絶縁膜（トンネル絶縁膜）を介して形成されるフロー
ティングゲートＦＧ２と、フローティングゲートＦＧ２
上に図示しない層間絶縁膜とを介してこのフローティン
グゲートＦＧ２と対向して形成されるコントロールゲー
トＣＧ２を含む。フローティングゲートＦＧ２と半導体
基板領域ＳＵＢ２の間には、トンネル絶縁膜が形成さ
れ、このトンネル絶縁膜は膜厚Ｔｏｘ２を有する。

【００５４】多値メモリセルは、半導体基板領域ＳＵＢ
４表面に間をおいて形成される不純物領域ＳＲ４および
ＤＲ４と、これらの不純物領域ＳＲ４およびＤＲ４の間
の半導体基板領域表面上に図示しない絶縁膜（ゲート絶
縁膜またはトンネル絶縁膜）を介して形成されるフロー
ティングゲートＦＧ４と、フローティングゲートＦＧ４
と層間絶縁膜（図示せず）を介して形成されるコントロ
ールゲートＣＧ４を含む。このフローティングゲートＦ
Ｇ４と半導体基板領域ＳＵＢ４の間にはトンネル絶縁膜
が形成され、このトンネル絶縁膜は膜厚Ｔｏｘ４を有す
る。

【００５５】これらの２値モードメモリセルおよび多値
モードメモリセルの基板領域は、互いに異なる領域に形
成されており、同一半導体基板上の互いに異なるウェル
領域により形成される。

【００５６】これらの不揮発性メモリセルは、図３に示
すように、積層ゲート型電界効果トランジスタの構成を
有し、別々の領域に形成される。これらの２値モードメ
モリセルおよび多値モードメモリセルの構造パラメータ
を調整して、トランジスタ特性を最適化する。

【００５７】たとえば、高速化が要求される場合には、
トンネル絶縁膜膜厚Ｔｏｘを薄くして、書込／消去時の
電荷の移動を高速化する。また、耐圧特性が要求される
場合には、このトンネル絶縁膜膜厚Ｔｏｘを厚くする。
すなわち、最小限のトンネル絶縁膜膜厚Ｔｏｘを確保
し、動作速度および耐圧特性（絶縁膜膜厚の信頼性）な
どの要求される特性に応じて、このトンネル絶縁膜膜厚
Ｔｏｘを調整する。このトンネル絶縁膜膜厚Ｔｏｘの調
整時においては、２値モードメモリセルの膜厚Ｔｏｘ２
および多値モードメモリセルのトンネル絶縁膜膜厚Ｔｏ
ｘ４それぞれについて、これらの２値モードメモリセル
および多値モードメモリセルに要求される特性に応じて
上述のように、調整される。

【００５８】このトンネル絶縁膜の膜厚調整において、
たとえばデュアルゲートプロセスなどのように、共通の
膜厚部分については同一工程で製造し、異なる膜厚部分
については、マスクをするなどにより、別工程で、要求
される膜厚のトンネル絶縁膜を形成する。

【００５９】また、２値モードメモリセルは、チャネル
長Ｌ２を有し、多値モードメモリセルは、チャネル長Ｌ
４を有する。このチャネル長Ｌを調節することにより、
トランジスタの等価抵抗を変更することができ、また駆
動電流量を調整でき、読出時の駆動電流量を調整して、
高速アクセスを実現する。また、チャネル長Ｌを調整す
ることにより、たとえばチャネルホットエレクトロン
（ＣＨＥ）を利用して書込／消去を行なう場合におい
て、そのチャネル駆動電流が調整され、１つの書込／消
去パルスに応じて駆動される電荷量を調整でき、応じて
１回の書込／消去パルス印加時におけるしきい値電圧変
動量を最適化することができる。

【００６０】特に、多値メモリセルにおいては、２値メ
モリセルに比べて、書込／消去パルス印加時のしきい値
電圧の変化幅を小さくすることにより、多値データの書
込時においてしきい値電圧が所望領域を超えて変化する
のを抑制することができ、２値メモリセルの書込／消去
パルスと同一幅のパルスを利用して、多値データの書込
を行なうことができる。これにより、２値モードメモリ
セルおよび多値モードメモリセルの書込／消去時におけ
る書込／消去パルス印加時におけるしきい値電圧の変化
範囲を最適化することができる。

【００６１】また、チャネル領域の不純物濃度分布（不
純物プロファイル）を最適化することにより、書込／消
去時の高電圧印加時における基板−コントロールゲート
またはドレイン間の高電圧によるドレイン電界を緩和す
ることができ、応じてトンネル絶縁膜の信頼性を確保す
ることができる。

【００６２】また、チャネル領域の不純物プロファイル
を調整することにより、チャネルホットエレクトロン注
入時のホットエレクトロンの発生効率を調整することが
でき、２値モードメモリセルおよび多値モードメモリセ
ルの注入効率を個々に最適化することができる。

【００６３】したがって、別々の領域に、２値モードメ
モリセルおよび多値モードメモリセルを形成し、これら
のアドレス空間を固定することにより、１つのメモリセ
ルが２値モードメモリセルおよび多値モードメモリセル
として利用されることがなく、それぞれ２値モードメモ
リセルおよび多値モードメモリセルとして最適化するこ
とができる。また、同一製造工程で、多値メモリセルお
よび２値メモリセルを同一メモリアレイ内に製造する場
合に比べて、別々の領域にこれらの２値モードメモリセ
ルおよび多値モードメモリセルを配置することにより、
各領域におけるメモリセルパターンの規則性を維持し
て、別工程を利用してこれらの第１および第２のメモリ
セルの構造パラメータを容易に最適化することができ、
これらの２値モードメモリセルおよび多値モードメモリ
セルをそれぞれ最適化することができる。

【００６４】データの書換頻度などに応じて、不純物プ
ロファイルを変更することにより、高電圧印加時におけ
るドレイン電界によるトンネル絶縁膜の電圧ストレスを
緩和でき、絶縁膜の信頼性を確保することができる。た
とえば、２値モードメモリアレイにおいては、ＯＳおよ
びプログラムコードなどのシステムの基本的な情報を記
憶しており、その書き換え頻度は個人ユーザデータなど
に比べて、小さい。したがって２値モードメモリセルに
対しては、多値モードメモリセルに比べてトンネル絶縁
膜の膜厚を薄くして、高速性を保証する。一方、多値メ
モリセルについては、トンネル絶縁膜の膜厚を比較的厚
くして、その信頼性を確保する。

【００６５】図４（Ａ）は、フローティングゲートＦＧ
への電子ｅの注入態様を概略的に示す図である。図４
（Ａ）において、メモリセルトランジスタは積層型Ｎチ
ャネルＭＯＳトランジスタで構成される。この構成にお
いて、Ｎ型ソース不純物領域ＳＲが、接地電圧レベルに
設定され、Ｎ型ドレイン不純物領域ＤＲが、高電圧に設
定される。コントロールゲートＣＧが、このドレイン不
純物領域ＤＲの電圧よりもさらに高い高電圧レベルに設
定される。この場合、Ｎ型ドレイン不純物領域ＤＲから
Ｎ型ソース不純物領域ＳＲへ、チャネル電流が流れ、こ
のチャネル電流が、ドレイン高電界により加速されチャ
ネルホットエレクトロン（ＣＨＥ）が生成される。この
チャネルホットエレクトロンが、コントロールゲートＣ
Ｇに印加された高電圧によりフローティングゲート側に
加速され、フローティングゲートＦＧへ電子ｅが注入さ
れる。このフローティングゲートＦＧへの電子ｅの注入
時においては、メモリセルのしきい値電圧が高くなる。

【００６６】図４（Ｂ）は、フローティングゲートＦＧ
への電子ｅの注入の他の態様を概略的に示す図である。
この図４（Ｂ）においても、メモリセルは、積層型Ｎチ
ャネルＭＯＳトランジスタで構成される。コントロール
ゲートＣＧに高電界が印加され、Ｎ型ドレイン領域ＤＲ
は、たとえば接地電圧レベルに保持される。Ｎ型ソース
不純物領域ＳＲはフローティング状態に設定される。こ
の場合、ドレイン不純物領域ＤＲからフローティングゲ
ートＦＧへ、ファウラ−ノルドハイム（ＦＮ）トンネル
電流が流れ、フローティングゲートＦＧへ電子ｅが注入
される。

【００６７】また、図４（Ｂ）において破線で示すよう
に、基板領域ＳＵＢを接地電圧レベルに保持し、不純物
領域ＳＲおよびＤＲをフローティング状態に設定した場
合、この基板領域ＳＵＢから、フローティングゲートＦ
Ｇへ、電子ｅを注入することができる。

【００６８】したがって、フローティングゲートＦＧへ
の電子ｅの入時において、チャネルホットエレクトロン
（ＣＨＥ）を利用する、ＦＮ電流を利用する、および基
板電子を利用するの少なくとも３つの方法が存在する。
２値モードメモリセルおよび多値モードメモリセルに対
し、それぞれ異なる態様で、フローティングゲートＦＧ
への電子ｅの注入を行なう。たとえば、多値メモリに対
しては、チャネルホットエレクトロン注入を行い、一
方、２値メモリセルにおいてはＦＮトンネル電流または
基板トンネル電流による電子注入を行う。これにより、
２値モードメモリセルおよび多値モードメモリセルに対
し、効率的に、１回の電子注入より要求されるしきい値
電圧の変化量に応じて、フローティングゲートＦＧへの
電子の注入をそれぞれ行なうことができる。

【００６９】図５（Ａ）は、フローティングゲートＦＧ
から電子を引抜く態様を概略的に示す図である。この図
５（Ａ）に示す方式においては、フローティングゲート
ＦＧから半導体基板領域ＳＵＢへ、電子ｅが放出され
る。この場合、コントロールゲートＣＧへ、接地電圧ま
たは負電圧が印加され、半導体基板領域ＳＵＢに高電圧
が印加され、不純物領域ＳＲおよびＤＲがフローティン
グ状態に設定される。この状態においてフローティング
ゲートＦＧと半導体基板領域ＳＵＢの間にＦＮトン電流
が流れ、フローティングゲートＦＧから電子ｅが放出さ
れる。

【００７０】図５（Ｂ）は、フローティングゲートＦＧ
から電子ｅを引抜く他の態様を概略的に示す図である。
図５（Ｂ）においては、ソース不純物領域ＳＲがフロー
ティング状態に設定され、ドレイン不純物領域ＤＲが高
電圧レベルに設定され、コントロールゲートＣＧに接地
電圧または負電圧が印加される。この状態においては、
フローティングゲートＦＧからドレイン不純物領域ＤＲ
に、ＦＮトンネル電流が流れ、フローティングゲートＦ
Ｇから電子ｅが放出される。

【００７１】したがって、この図５（Ａ）および（Ｂ）
に示す電子放出方式において、２値モードメモリセルに
対し、この基板放出方式およびドレイン不純物領域放出
のいずれかを利用し、多値モードメモリセルにおいて
は、その他方の電子放出方式を利用する。これにより、
書込／消去パルスのパルス幅と電子放出効率との関係に
応じて、１回の電子放出動作によりしきい値電圧の変化
幅を、それぞれ２値モードメモリセルおよび多値モード
メモリセルに応じて最適化することができ、高速の書込
／消去を行なうことができる。また、これらの電子の注
入／放出態様を、２値モードメモリセルおよび多値モー
ドメモリセルでそれぞれ変更することにより、先の図３
において示したように、それぞれのトランジスタパラメ
ータを個々の電子駆動方式に応じて最適化することがで
き、効率的に、データの書込を行なうことができる。

【００７２】また、この２値モードメモリセルおよび多
値モードメモリセルそれぞれに対し第１の制御回路５お
よび第２の制御回路６が、それぞれ別々に設けられてお
り、これらの第１の制御回路５および第２の制御回路６
により、このフローティングゲートへの電子の注入／放
出動作が制御されるため、これらの制御回路５および６
を別々に設けることにより、個々の電子注入／放出方式
に応じて、これらの制御回路５および６の回路動作（発
生パルス幅、ベリファイ動作シーケンス等）を最適化す
ることができる。

【００７３】図６は、図１に示す第１および第２の制御
回路５および６の内部構成を概略的に示す図である。図
６において、第１の制御回路５は、書込／消去指示信号
Ｗ／Ｅに従って、周辺回路３に対し書込／消去に必要な
電圧／制御信号を生成する２値書込／消去制御回路１５
を含む。

【００７４】一方、第２の制御回路６は、書込／消去指
示信号Ｗ／Ｅ４に従って、周辺回路４に対し書込／消去
に必要な制御信号／電圧を生成して与える多値書込／消
去制御回路１６を含む。これらの２値書込／消去制御回
路１５および多値書込／消去制御回路１６は、それぞれ
対応の書込／消去指示信号Ｗ／Ｅ２およびＷ／Ｅ４の活
性化時、活性化されて、指定された動作に必要な制御信
号／電圧を生成する。これらの２値書込／消去制御回路
１５および多値書込／消去制御回路１６は、通常、シー
ケンスコントローラで構成され、書込／消去時におい
て、書込・消去パルスの発生とともに、正確に書込／消
去が対象メモリセルに対して行なわれたか否かを行なう
ベリファイ動作をも併せて実行する。

【００７５】これらの書込／消去制御回路１５および１
６は、フローティングゲートへの電子の注入方式が互い
に異なり、またフローティングゲートからの電子の引き
抜き方式も互いに異なる。

【００７６】この２値書込／消去制御回路１５および多
値書込／消去制御回路１６は、さらに加えて、それぞれ
同一モードにおいて、電子の駆動方向が異なる。たとえ
ば、消去モードにおいて、２値書込／消去制御回路１５
が、フローティングゲートへの電子の注入を行なうよう
に制御信号／電圧を生成する場合、多値書込／消去制御
回路１６は、フローティングゲートから電子を引抜くよ
うに制御信号／電圧を生成する。したがって、２値モー
ドメモリセルおよび多値モードメモリセルにおいて、同
じ書込動作が行なわれるまたは消去動作が行なわれる場
合、フローティングゲートに対する電子の駆動方向が異
なり、これらのメモリセルの特性に応じて、最適な動作
態様で、書込／消去を行なうことができる。

【００７７】この同一モードにおける電子の駆動方向の
変更は、これらの第１および第２の制御回路５および６
がそれぞれ別々に設けられているため、これらをそれぞ
れ専用にその書込／消去動作を行なうように構成するこ
とにより、容易に、２値モードメモリセルおよび多値モ
ードメモリセルの書込／消去動作内容を異ならせること
ができる。

【００７８】［変更例］図７は、この発明の実施の形態
１の変更例の構成を概略的に示す図である。図７におい
て、不揮発性半導体記憶装置は、メモリモジュールＭＭ
で構成され、複数のメモリチップを含む。メモリモジュ
ールＭＭは、２値メモリＣＢ０−ＣＢｋと多値メモリＣ
Ｍ０−ＣＭｊを含む、これらのメモリＣＢ０−ＣＢｋお
よびＣＭ０−ＣＭｊが内部データバスＩＬＢを介してイ
ンターフェイス回路ＩＦに結合される。

【００７９】このメモリモジュールＭＭ内において、２
値モードメモリセルで構成される２値メモリＣＢ０−Ｃ
Ｂｋと多値モードメモリセルで構成される多値メモリＣ
Ｍ０−ＣＭｊを内部データバスＩＬＢを介して相互結合
する。この場合、２値メモリＣＢ０−ＣＢｋが構成する
アドレス空間および多値メモリＣＭ０−ＣＭｊが構成す
るアドレス空間は、それぞれ固定的に定められる。２値
メモリＣＢ０−ＣＢｋおよび多値メモリＣＭ０−ＣＭｊ
は、それぞれチップで構成されており、内部において、
動作制御を行なう回路がそれぞれ設けられており、２値
メモリＣＢ０−ＣＢｋおよび多値メモリＣＭ０−ＣＭｊ
が、それぞれメモリセル構造および動作速度などの回路
パラメータは、最適化されている。

【００８０】したがって、この図７に示すように、不揮
発性半導体記憶装置をメモリモジュールＭＭで構成する
場合においても、多値メモリＣＭ０−ＣＭｊにおいて、
個人ユーザデータなどを格納し、２値メモリＣＢ０−Ｃ
Ｂｋにおいて、ＯＳおよび高速処理が必要なデータを格
納する。多値メモリＣＭ０−ＣＭｊは、その１個のメモ
リセルが複数ビットのデータを記憶することができるた
め、２値メモリＣＢ０−ＣＢｋに比べて、大記憶容量を
有する。したがって、メモリモジュールＭＭとしては、
パッケージ面積を増加させることなく、大記憶容量の不
揮発性半導体記憶装置を実現することができ、音声およ
び画像などの大量のデータを小占有面積で記憶すること
ができる。

【００８１】以上のように、この発明の実施の形態１に
従えば、２値モードメモリセルで構成される領域および
多値モードメモリセルで構成される領域に、それぞれ固
定的にアドレス空間を割り当てて、メモリセルを、２値
モードメモリセルまたは多値モードメモリセルとして択
一的に動作させており、それぞれの電気的特性を最適化
することがき、小占有面積で信頼性の高い不揮発性半導
体記憶装置を実現することができる。

【００８２】なお、上述の説明において、２値モードメ
モリセルと多値モードメモリセルを別々の領域に形成し
ている。しかしながら、これらの２値モードメモリセル
および多値モードメモリセルのアドレス領域が予め固定
されていればよく、特に、別々の領域に配置する必要は
ない。

【００８３】［実施の形態２］図８は、この発明の実施
の形態２に従う不揮発性半導体記憶装置の要部の構成を
概略的に示す図である。図８において、不揮発性半導体
記憶装置は、ノーマルメモリセルが行列状に配列される
ノーマルメモリセルアレイ２０と、このノーマルメモリ
セルアレイ２０の不良メモリセルを救済するための冗長
メモリセルを有する冗長メモリセルアレイ２１と、ノー
マルメモリセルアレイ２０の不良ノーマルメモリセルの
アドレスを記憶し、かつこの記憶した不良アドレスが、
外部からのアドレス信号ＡＤによりアドレス指定された
か否かを判定する不良アドレスプログラム回路２４と、
不良アドレスプログラム回路２４が、不良アドレスが指
定されたことを示すときに、冗長メモリセルアレイ２１
の対応の冗長メモリセル行または列を選択する冗長セル
選択回路２３と、不良アドレスプログラム回路２４から
の判定結果指示信号に従ってノーマルセル選択回路２２
を選択的に非活性化する切換回路２５を含む。

【００８４】ノーマルセル選択回路２２は、ノーマルメ
モリセルアレイ２０の正常メモリセルがアドレス指定さ
れた場合には、外部からのアドレス信号ＡＤに従って対
応の正常メモリセルを選択する。

【００８５】ノーマルメモリセルアレイ２０は、２値モ
ードメモリセルを含む。このノーマルセルアレイ２０に
おいて多値メモリセルが配置されてもよい。このノーマ
ルメモリセルアレイ２０の構成としては、したがって、
実施の形態１と同様、２値モードメモリセルと多値モー
ドメモリセルがそれぞれ別々の領域に形成される構成で
あってもよい。この場合、冗長メモリセルアレイ２１
も、同様、その２値モードメモリセルアレイおよび多値
モードメモリセルアレイに対応して分割して配置され
る。

【００８６】この２値モードメモリセルは、そのデータ
保持特性の信頼性は高く、確実にプログラムデータを記
憶する。多値モードメモリセルの場合、記憶データのし
きい値電圧幅が比較的狭いため、リーク電流によりたと
えば記憶データ“１１”がデータ“１０”に変化する可
能性がある。この不良アドレスプログラム回路２４にお
いては、不良アドレスをプログラムするために、この２
値モードメモリセルが用いられる。この２値モードメモ
リセルによりプログラムデータを記憶することにより、
安定に半永久的にプログラムデータを記憶することがで
きる。

【００８７】図９は、図８に示す不良アドレスプログラ
ム回路２４の構成の一例を示す図である。図９におい
て、不良アドレスプログラム回路２４は、電源ノードと
内部信号線３１の間に接続されかつそのゲートにプリチ
ャージ指示信号ＺＰＲＧを受けるＰチャネルＭＯＳトラ
ンジスタ（絶縁ゲート型電界効果トランジスタ）３０
と、アドレス信号ビットＡＤ０−ＡＤｓそれぞれに対応
して設けられ、それぞれ対応のアドレス信号ビットＡＤ
０−ＡＤｓをゲートに受けるＮチャネルＭＯＳトランジ
スタＭＴ０−ＭＴｓと、これらのＭＯＳトランジスタＭ
Ｔ０−ＭＴｓと内部信号線３１の間に直列に接続される
積層ゲート型電界効果トランジスタＦＧＴ０−ＦＧＴｓ
と、内部信号線３１上の信号を反転してスペアイネーブ
ル信号ＺＳＰＥＮを生成するインバータ３２と、インバ
ータ３２の出力するスペアイネーブル信号ＳＰＥＮがＬ
レベルの時にに導通し内部信号線３１を電源電圧レベル
に充電るＰチャネルＭＯＳトランジスタ３３を含む。

【００８８】積層ゲート型電界効果トランジスタＦＧＴ
０−ＦＧＴｓは、ノーマルメモリセルアレイの２値モー
ドメモリセルを構成する積層ゲート型電界効果トランジ
スタと同一特性／構造を有し、正確に、２値データをプ
ログラム時記憶する。これらの積層ゲート型電界効果ト
ランジスタＦＧＴ０−ＦＧＴｓが、不良アドレスに応じ
て、導通／非導通状態に設定される。この積層ゲート型
電界効果トランジスタＦＧＴ０−ＦＧＴｓには、不良ア
ドレスビットの反転値がプログラムされる。したがっ
て、アドレス信号ビットＡＤ０−ＡＤｓが、不良アドレ
スを指定した場合には、アドレス信号ビットＡＤ０−Ａ
Ｄｓの各ビットにおいて、積層ゲート型電界効果トラン
ジスタＦＧＴと対応のＭＯＳトランジスタＭＴの一方が
非導通状態となり、内部信号線３１は、プリチャージ電
圧レベルに維持される。したがって、インバータ３２か
らのスペアイネーブル信号ＺＳＰＥＮがＬレベルとな
り、不良アドレスが指定されたことを示す。

【００８９】一方、不良アドレス以外のアドレスが指定
された場合には、アドレス信号ビットＡＤ０−ＡＤｓの
いずれかのビットにおいて、積層ゲート型電界効果トラ
ンジスタＦＧＴと対応のＭＯＳトランジスタＭＴがとも
に導通状態となり、内部信号線３１が、接地電圧レベル
に放電される。応じて、スペアイネーブル信号ＺＳＰＥ
ＮがＨレベルとなり、不良アドレス以外のアドレスすな
わち正常アドレスが指定されたことが示される。

【００９０】この積層ゲート型電界効果トランジスタＦ
ＧＴ０−ＦＧＴｓを、通常の溶断可能な大きな占有面積
のリンク素子（ヒューズ素子）に代えて利用することに
より、プログラム素子の占有面積を低減することがで
き、応じて、不良アドレスプログラム回路２４の占有面
積を低減することができる。また、２値モードメモリセ
ルと同一特性／構造の積層ゲート型電界効果トランジス
タを、この不良アドレスプログラム用のトランジスタＦ
ＧＴ０−ＦＧＴｓとして利用することにより、確実に、
不良アドレスをプログラムすることができる。これらの
プログラム用のトランジスタＦＧＴ０−ＦＧＴｓを２値
モードメモリセルと同一製造工程で作成することにより
製造工程を増加させることなく、プログラム用のトラン
ジスタを製造することができる。

【００９１】また、ノーマルメモリアレイ２０が多値メ
モリセルで構成され、この多値メモリアレイにおける不
良メモリセルのアドレスを記憶する場合、先の実施の形
態１において説明した２地メモリセルと多値メモリセル
の関係が満たされる。すなわち、プログラム用の２値メ
モリセルと多値メモリセルとは、トランジスタパラメー
タが異なり、また、フローティングゲ−トへの電信注入
およびフローティングゲートからの電子の引き抜き時の
動作制御は、それぞれ互いの特性に応じて最適化され、
その制御態様が実施の形態１と同様に互いに少なくとも
制御動作の一部が異なる。このような多値メモリセルに
対する不良プログラム回路を配置する場合においては、
実施の形態１の場合と同様に多値メモリセルおよびプロ
グラム回路のメモリセルを別工程で作成してそれぞれの
動作特性を最適化する。

【００９２】図１０は、この不良アドレスプログラム回
路２４に対するプログラム制御部の構成の一例を概略的
に示す図である。図１０において、外部アドレス信号Ｅ
ＸＡＤを受けるアドレス入力回路４０に対して配置さ
れ、不良アドレスプログラムモード指示信号ＤＡＰＥに
従って、このアドレス入力回路４０からのアドレス信号
を、ノーマルセル選択回路２２とレジスタ回路４２の一
方へ与えるデマルチプレクサ４１と、不良アドレスプロ
グラム指示信号ＤＡＰＥＥに従って活性化され、活性化
時、レジスタ回路４２に格納されたアドレス信号ビット
に従ってプログラム電圧を発生する電圧発生回路４３を
含む。この電圧発生回路４３の出力電圧が、図９に示す
プログラム用のトランジスタＦＧＴ０−ＦＧＴｓのコン
トロールゲートに印加されて、これらのプログラム用の
トランジスタＦＧＴ０−ＦＧＴｓの記憶データがプログ
ラムされる。

【００９３】このレジスタ回路４２は、アドレス信号ビ
ットそれぞれに対応するレジスタを含み、また電圧発生
回路４３も、このレジスタ回路４２のレジスタそれぞれ
に対応する電圧発生器を含む。この電圧発生回路４３の
出力電圧が、不良アドレスプログラム回路２４の積層ゲ
ート型電界効果トランジスタＦＧＴ０−ＦＧＴｓのコン
トロールゲートへ印加される。この電圧発生回路４３
は、不良アドレスプログラム指示信号ＤＡＰＥＥの活性
化時、レジスタ回路４２に格納されたデータに従ってプ
ログラム電圧を生成して、積層ゲート型電界効果トラン
ジスタＦＧＴ０−ＦＧＴｓのコントロールゲートへ与え
る。この電圧発生回路４３の電圧発生器の構成として
は、ノーマルメモリセルアレイにおいて、データの書き
込み時において、書込データを格納し、対応の書込デー
タに応じて書き込み電圧を発生する回路と同様の構成を
利用することができる。

【００９４】この不良アドレスプログラムモード時にお
いて、アドレス入力回路４０から、不良アドレスを示す
アドレス信号を外部アドレス信号ＥＸＡＤとして与え、
デマルチプレクサ４１により、レジスタ回路４２へ与
え、このレジスタ回路４２に不良アドレスを特定する不
良アドレス信号の各ビットを格納する。

【００９５】次に、電圧発生回路４３において、この不
良アドレスプログラムモード指示信号ＤＡＰＥに従っ
て、この不良アドレスビットに応じて、高電圧を選択的
に発生する。この場合、不良アドレスビットが“１”で
あり、この時に、ＭＯＳトランジスタＭＴｉが導通する
ときには、対応のプログラム用のトランジスタＦＧＴｉ
は、非導通状態に設定される。不良アドレスビットが
“０“であり、ＭＯＳトランジスタＭＴｉが非導通状態
となる場合には、対応のプログラム用のトランジスタＦ
ＧＴｉは、導通状態にプログラムされる。従って、不良
アドレスビットが“１“に対応するプログラム用のトラ
ンジスタＦＧＴｉは、フローティングゲートへの電子の
注入が行われる。不良アドレスビットが“０“に対応す
るプログラム用のトランジスタＦＧＴｉは、初期状態を
維持し、フローティングゲートへの電子の注入は行われ
ない（製造直後の状態においては、プログラム用トラン
ジスタのフローティングゲートは、電子が引き抜かれた
状態にある）。

【００９６】積層ゲート型電界効果トランジスタＦＧＴ
０−ＦＧＴｓは、製造工程完了時においては、低しきい
値電圧レベルである。また、この不良アドレスプログラ
ムモード時においては、対応のＭＯＳトランジスタＭＴ
０−ＭＴｓを導通状態に設定する。したがって、そのコ
ントロールゲートに高電圧が印加された積層ゲート型電
界効果トランジスタのフローティングゲートへ電子が注
入され、そのしきい値電圧が高くなる。したがって、非
導通状態に設定する積層ゲート型電界効果トランジスタ
のコントロールゲートへ高電圧を与え、導通状態に維持
する積層ゲート型電界効果トランジスタのコントロール
ゲートへは、高電圧は印加しない（接地電圧レベルまた
はプログラム電圧よりも小さな電圧を印加する）。これ
により、積層ゲート型電界効果トランジスタＦＧＴ０−
ＦＧＴｓそれぞれを、不良アドレスを格納する状態にプ
ログラムすることができる。

【００９７】この不良アドレスのプログラム時におい
て、一旦、フローティングゲートから電子を引き抜く動
作を実行した後にフローティングゲートに対し電子の注
入が行われてもよい。この場合、プログラム用のトラン
ジスタのしきい値電圧が負電圧レベルとなり、このプロ
グラム用のトランジスタが常時導通状態となっても、特
に問題は生じない。非導通状態とすべきプログラム用の
トランジスタが非導通状態を維持していればよい。

【００９８】この不良アドレスのプログラム動作は、先
の実施の形態１と同様に、このプログラム回路を構成す
る２値メモリセルの構成に応じて、その記憶特性および
電気的（書込／消去）特性が最適化されるように適宜定
められればよい。

【００９９】外部のテスト装置により、不良アドレスを
印加してスペアイネーブル信号ＺＳＰＥＮが活性化され
るかをモニタして（特定のパッドにスペアイネーブル信
号ＺＳＰＥＮをこの不良アドレスプログラムモード時ス
イッチ回路により結合する）、不良アドレスが正確にプ
ログラムされたかを検査する。不良アドレスがまだプロ
グラムされていない場合には、再度外部のテスタからプ
ログラム指示信号ＤＡＰＥＥを印加して、電圧発生回路
４３によりプログラム電圧を発生させる。このベリファ
イ動作は、電圧発生回路４３がスペアイネーブル信号Ｚ
ＳＰＥＮをモニタして実行してもよい。

【０１００】なお、この積層ゲート型電界効果トランジ
スタＦＧＴ０−ＦＧＴｓの基板領域を接地電圧または負
電圧として、この基板領域からフローティングゲートへ
の電子の注入が行なわれてもよい。また、チャネルホッ
トエレクトロンを用いて、フローティングゲートへの電
子の注入が行なわれてもよい。このいずれの電子注入方
式が利用されるかは、このノーマルメモリセルアレイに
おいて形成された２値モードメモリセルのしきい値電圧
を高くする電圧印加方式に応じて決定される。

【０１０１】この場合において、ノーマルメモリアレイ
２０において、多値メモリセルが存在する場合、この多
値メモリセルの書込／消去時の制御態様とプログラム回
路のプログラム時の制御態様は、実施の形態１の場合と
同様、これらのメモリセルの特性に応じて適宜選択され
る。これにより効率的な多値データの記憶および２値の
プログラムデータの記憶を実現することができ、チップ
占有面積を増大させることなく、内部状態（不良アドレ
ス）を設定する２値データを確実に記憶することがで
き、正確に冗長置換による不良救済を実現することがで
き、信頼性の高い不揮発性半導体記憶装置を実現するこ
とができる。

【０１０２】この不良アドレスプログラム回路２４が、
複数の不良アドレスに対応して複数個設けられる場合、
電圧発生回路４３に対しこれらの複数の不良アドレスプ
ログラム回路２４を順次結合して、不良アドレスをプロ
グラムする。

【０１０３】なお、この電圧発生回路４３は、通常動作
モード時においては、読出電圧レベル程度の電圧を生成
して、積層ゲート型電界効果トランジスタＦＧＴ０−Ｆ
ＧＴｓのコントロールゲートへ印加する。これにより、
積層ゲート型電界効果トランジスタＦＧＴ０−ＦＧＴｓ
は、通常動作モード時において、プログラムデータに応
じて導通状態／非導通状態のいずれかに設定される。

【０１０４】この場合、導通状態となるプログラムトラ
ンジスタＦＧＴｉをすべてしきい値電圧を負電圧レベル
に設定し、電圧発生回路４３は通常動作モード時におい
て接地電圧を生成して、プログラム用のトランジスタＦ
ＧＴ０−ＦＧＴｓのコントロールゲートへ印加してもよ
い。

【０１０５】なお、図１０に示す構成においては、アド
レス入力回路４０を介して不良アドレスをレジスタ回路
４２に格納している。しかしながら、特定のパッドを介
してレジスタ回路４２に不良アドレスを外部から格納す
るように構成してもよい。この不良メモリセル救済の工
程は、ウェハ工程での最終工程であるテスト工程におい
て行われるため、パッドを利用して、不良アドレスをプ
ログラムすることができる。

【０１０６】［変更例１］図１１は、この発明の実施の
形態２の変更例１の構成を概略的に示す図である。図１
１においては、基準電圧発生回路が発生する基準電圧Ｖ
ｒｅｆの電圧レベルをトリミング（微調整）する構成が
示される。図１１において、基準電圧発生回路は、電源
ノードとノード５１の間に接続され定電流を供給する定
電流源５０と、ノード５１と接地ノードの間に直列に接
続される抵抗素子Ｒ１−ＲｔおよびＲ０と、抵抗素子Ｒ
１−Ｒｔと並列に接続される積層ゲート型電界効果トラ
ンジスタＳＧＴ１−ＳＧＴｐと、パッドＰＤを介して与
えられるプログラムデータに従って、これらの積層ゲー
ト型電界効果トランジスタＳＧＴ１−ＳＧＴｔの導通／
非導通状態を設定するプログラム電圧をこれらの積層ゲ
ート型電界効果トランジスタＳＧＴ１−ＳＧＴｔのコン
トロールゲートに印加するプログラム電圧印加回路５２
を含む。

【０１０７】積層ゲート型電界効果トランジスタＳＧＴ
１−ＳＧＴｔは、２値モードメモリセルと同一特性／構
造を有し、２値データを確実に記憶する。プログラム電
圧印加回路５２は、シフトレジスタを含み、トリミング
モード指示信号ＴＲＥの活性化時、パッドＰＤを介して
与えられるプログラムデータを順次取込み、この取込ん
だプログラムデータに従って高電圧を印加する。この積
層ゲート型電界効果トランジスタＳＧＴ１−ＳＧＴｔの
基板領域を共通に接続し、基板領域から、対応のフロー
ティングゲートへ電子を注入する。これにより、製造工
程完了時低しきい値状態にあった積層ゲート型電界効果
トランジスタＳＧＴ１−ＳＧＴｔを選択的に高しきい値
電圧状態に設定する。

【０１０８】ただし、プログラム電圧印加回路５２は、
通常動作モード時においては、メモリセルの読出電圧
（ＶＲＥＦ）レベルの電圧を、これらの積層ゲート型電
界効果トランジスタＳＧＴ１−ＳＧＴｔへ与える。した
がって、この積層ゲート型電界効果トランジスタＳＧＴ
１−ＳＧＴｔを、それらのしきい値電圧に応じて選択的
に導通／非導通状態に設定することにより、導通状態の
積層ゲート型電界効果トランジスタＳＧＴｊと並列に接
続される抵抗素子Ｒｊが、短絡された状態となり、ノー
ド５１と接地ノードの間の抵抗値が異なる。したがっ
て、この抵抗素子Ｒ１−Ｒｔを、対応の積層ゲート型電
界効果トランジスタＳＧＴ１−ＳＧＴｔのプログラムに
より選択的に短絡状態に設定することにより、基準電圧
Ｖｒｅｆの電圧レベルを調整することができる。

【０１０９】これらの積層ゲート型電界効果トランジス
タＳＧＴ１−ＳＧＴｔがすべて導通状態に設定された場
合には、基準電圧Ｖｒｅｆは、抵抗素子Ｒ０の抵抗値と
定電流源５０が供給する定電流により決定される電圧レ
ベルとなる（積層トランジスタＳＧＴ１−ＳＧＴｔのチ
ャネル抵抗成分を無視する）。

【０１１０】なお、図１０および図１１に示す電圧発生
回路４３およびプログラム電圧印加回路５２の構成とし
ては、たとえば、通常の不揮発性半導体記憶装置におい
て用いられる、書込データに応じて高電圧を発生する回
路と同様の構成が利用されればよい。

【０１１１】この基準電圧のトリミングを行う回路構成
においては、プログラム電圧印加回路５２にテストプロ
グラムデータを格納して基準電圧を発生して、その基準
電圧が所定値にあるかをテストすることによりプログラ
ムデータを決定することができる。また、基準電圧Ｖｒ
ｅｆの電圧レベルを変更して内部回路を動作させて、こ
の基準電圧Ｖｒｅｆの最適電圧レベルを決定して、プロ
グラムデータを決定することもできる。いずれの方法に
より、トリミング用のトランジスタＳＧＴ１−ＳＧＴｔ
に対するプログラムデータが決定されてもよい。

【０１１２】また、図１１に示す構成においては、プロ
グラム電圧印加回路５２は、特定のパッドＰＤから、シ
リアルにプログラムデータを格納している。しかしなが
ら、アドレス信号またはデータ信号入力端子に結合され
る特定の複数のパッドからの信号が、このプログラム電
圧印加回路５２へ、並列に、トリミングモード指示信号
ＴＲＥの活性化時、印加されるように構成されてもよ
い。

【０１１３】また、図１１においては、抵抗回路の抵抗
値を積層ゲート型トランジスタの導通／非導通状態のプ
ログラムによりトリミングしている。しかしながら、こ
のトリミングされる回路としては、複数の容量素子を含
む容量回路であってもよい。この容量回路において、容
量素子それぞれに対応して、積層ゲート型電界効果トラ
ンジスタ直列に接続し、これらの積層ゲート型電界効果
トランジスタを並列に共通の内部ノードに接続する。こ
の積層ゲート型電界効果トランジスタを選択的に導通／
非導通状態に設定することにより、内部ノードに接続さ
れる容量素子の数を調整することにより、容量回路の容
量値をトリミングする。

【０１１４】また、一般に、従来、ヒューズ素子を用い
て特定の情報がプログラムされるヒューズプログラム回
路において、このヒューズ素子に代えて、２値モードメ
モリセルと同一構造の積層ゲート型電界効果トランジス
タを利用することができる。

【０１１５】また、多値メモリセルが配置される不揮発
性半導体記憶装置において、これらのトリミングなどの
内部状態を設定するためのプログラミング素子として２
値メモリセルを利用し、その電気的特性を最適化しかつ
書込／消去の制御態様をこのプログラム用の２値メモリ
セルの特性に応じて決定して多値メモリセルの制御態様
と独立に設定することにより、効率的かつ正確なプログ
ラムを実現することができる。

【０１１６】また、この実施の形態２においては、多値
メモリセルと２値メモリセルが１つのメモリアレイ内に
混在して形成されてもよく、これらの２値メモリセルお
よび多値モードメモリセルは、実施の形態１と同様、別
々の領域に形成されてもよい。これらの２値モードメモ
リセルおよび多値モードメモリセルのアドレス空間はそ
れぞれ固定的に設定されてもよく、また、２値モードメ
モリセルが選択的に多値モードメモリセルとして利用さ
れて、これらのアドレス空間が適当に切替えられてもよ
い。すなわち、２値モードメモリセルアドレス空間の所
定のアドレス領域が選択的に多値モードメモリセルアド
レス空間として利用されてもよい。

【０１１７】また、この内部状態設定用のプログラム回
路を多値メモリセルのみが形成される不揮発性半導体記
憶装置において配置し、その電気的特性および書込／消
去／読出の制御態様が最適化された２値メモリセルをこ
のプログラム回路として利用することにより、多値メモ
リの小チップ面積に対するエリアペナルティを低減し
て、正確に内部電圧および不良アドレスなどの内部状態
を設定する情報を固定的にかつ安定に記憶することがで
きる。

【０１１８】この場合において、プログラム回路の２値
メモリセルの構成および動作制御と多値メモリセルの構
成および動作制御の関係は、実施の形態１における２値
メモリセルと多値メモリセルの関係が満たされればよ
い。

【０１１９】以上のように、この発明の実施の形態２に
従えば、２値モードメモリセルと同一構造／特性を有す
る積層ゲート型電界効果トランジスタを用いて、特定の
内部状態をプログラムするように構成しており、ヒュー
ズ素子を利用する場合に比べて、占有面積を低減するこ
とができる。また、２値モードメモリセルと同一構造／
特性を有する積層ゲート型電界効果トランジスタを利用
しており、確実に、プログラムデータを保持することが
できる。

【０１２０】また、多値メモリセルとこの内部状態設定
用の２値メモリセルを混在させ、それらのメモリセルト
ランジスタパラメータを個々に最適化しかつそれらの制
御態様を個々に最適化することにより、エリアペナルテ
ィを低減して確実に内部状態を固定的に設定するための
情報を記憶することができる。

【０１２１】なお、メモリセルが、積層型トランジスタ
で構成される場合が説明されている。しかしながら、メ
モリセルとしては、２値データと多値データを記憶する
ことのできるメモリセルであれば、本発明は適用可能で
ある。

【０１２２】

【発明の効果】以上のように、この発明に従えば、２値
モードメモリセルと多値モードメモリセルを、それぞれ
異なるアドレス空間を構成するようにアドレス領域を固
定的に割当ており、これらの２値モードメモリセルおよ
び多値モードメモリセルの構造／特性を最適化すること
ができ、小占有面積で信頼性の高い不揮発性半導体記憶
装置を実現することができる。

【０１２３】また、２値モードメモリセルと同一構造の
素子を内部状態を設定する情報をプログラムする素子と
して利用しており、正確にかつ安定に小占有面積でプロ
グラムデータを記憶することができる。

【０１２４】特に、この２値モードメモリセルおよび多
値モードメモリセルを、積層ゲート型電界効果トランジ
スタで構成することにより、単位メモリセルの占有面積
を低減でき、より占有面積を低減することができる。

【０１２５】これらの２値メモリセルおよび多値メモリ
セルを同一半導体基板に形成することにより、一部の製
造工程をこれらの２値メモリセルおよび多値メモリセル
において共通化することができ、製造工程の増大を抑制
して、小占有面積の不揮発性半導体記憶装置を実現する
ことができる。

【０１２６】また、これらの第１および第２のメモリア
レイを、互いに別々の領域に形成することにより、これ
らの２値モードメモリセルおよび多値モードメモリセル
のデータの書込および消去時の動作制御を個々独立に、
最適化することができ、信頼性の高い不揮発性半導体記
憶装置を実現することができる。

【０１２７】また、これらの２値モードメモリセルおよ
び多値モードメモリセルのトランジスタパラメータを互
いに異ならせることにより、個々の記憶モードおよび動
作モードに応じて要求されるトランジスタ特性をそれぞ
れ個々に最適化することができ、動作特性を損なうこと
なく信頼性の高い不揮発性半導体記憶装置を実現するこ
とができる。

【０１２８】また、これらの２値モードメモリセルおよ
び多値モードメモリセルの書込および消去の動作シーケ
ンスを制御する制御回路をそれぞれ別々に設けることに
より、これらの２値モードメモリセルおよび多値モード
メモリセルの書込／消去動作を個々に最適化することが
できる。

【０１２９】また、これらの２値モードメモリセルおよ
び多値モードメモリセルの書込／消去時の動作を互いに
異ならせることにより、２値モードメモリセルおよび多
値モードメモリセルそれぞれに、適用用途に応じて要求
される使用条件に従って、これらの書込／消去動作シー
ケンスを最適化することができる。

【０１３０】また、２値モードメモリセルと同一構造の
プログラム素子を設け、所定の情報を固定的に記憶する
ことにより、ヒューズ素子などを用いる構成に比べて、
回路占有面積を低減でき、小占有面積で確実に、固定情
報を保持することのできるプログラム回路を実現するこ
とができる。

【０１３１】特に、このプログラム素子を、不良セルの
冗長セルの置換の有無および不良アドレスを記憶する回
路部分に利用することにより、リンク素子の数が多い部
分に、積層ゲート型電界効果トランジスタを利用するこ
とにより、この不良アドレスプログラム回路部の冗長置
換制御部の回路占有面積を大幅に低減することができ
る。

【０１３２】また、多値モードメモリセルを含む不揮発
性半導体記憶装置において、内部状態を設定する情報を
２値モードメモリセルと同一構造のプログラム素子に格
納することより、正確かつ安定に必要な情報を小占有面
積で記憶することができる。

【０１３３】また、２値モードメモリセルと多値モード
メモリセルを、それぞれ異なるアドレス空間を構成する
ようにアドレス領域を固定的に割当てることにより、こ
れらの２値モードメモリセルおよび多値モードメモリセ
ルの構造／特性を最適化することができ、小占有面積で
信頼性の高い不揮発性半導体記憶装置を実現することが
できる。

【０１３４】また、２値モードメモリセルと同一構造の
素子を内部状態を設定する情報をプログラムする素子と
して利用しており、正確にかつ安定に小占有面積でプロ
グラムデータを記憶することができる。

【０１３５】特に、このプログラム回路のメモリセルお
よび多値モードメモリセルを、積層ゲート型電界効果ト
ランジスタで構成することにより、単位メモリセルの占
有面積を低減でき、より占有面積を低減することができ
る。

【０１３６】これらのプログラム回路のメモリセルおよ
び多値メモリセルを同一半導体基板に形成することによ
り、一部の製造工程をこれらのプログラム回路のメモリ
セルおよび多値メモリセルにおいて共通化することがで
き、製造工程の増大を抑制して、小占有面積で内部状態
を設定することができる。

【０１３７】また、これらのプログラム回路のメモリセ
ルおよび多値モードメモリセルのトランジスタパラメー
タを互いに異ならせることにより、個々の記憶モードお
よび動作モードに応じて要求されるトランジスタ特性を
それぞれ個々に最適化することができ、動作特性を損な
うことなく信頼性の高い不揮発性半導体記憶装置を実現
することができる。

【０１３８】また、これらのプログラム回路のメモリセ
ルおよび多値モードメモリセルの書込および消去の動作
シーケンスを制御する制御回路をそれぞれ別々に設ける
ことにより、これらの２値モードメモリセルおよび多値
モードメモリセルの書込／消去動作を個々に最適化する
ことができる。

【０１３９】また、これらのプログラム回路のメモリセ
ルおよび多値モードメモリセルの書込／消去時の少なく
とも一方の動作を互いに異ならせることにより、プログ
ラム回路のメモリセルおよび多値モードメモリセルそれ
ぞれに、適用用途に応じて要求される仕様条件に従っ
て、これらの書込／消去動作シーケンスを最適化するこ
とができる。

【０１４０】また、プログラム回路に所定の情報を固定
的に記憶することにより、ヒューズ素子などを用いる構
成に比べて、回路占有面積を低減でき、小占有面積で確
実に、固定情報を保持することのできるプログラム回路
を実現することができる。

【０１４１】特に、このプログラム回路を、不良セルの
冗長セルの置換の有無および不良アドレスを記憶する回
路部分に利用することにより、リンク素子の数が多い部
分に、積層ゲート型電界効果トランジスタを利用するこ
とにより、この不良アドレスプログラム回路部の冗長置
換制御部の回路占有面積を大幅に低減することができ
る。また、２値モードメモリセルと同一構造であり、こ
のプログラム回路において確実に固定情報を記憶させる
ことができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置の要部の構成を概略的に示す図である。

【図２】 この発明の実施の形態１に従う半導体記憶装
置のメモリセルのアドレス空間の割当を概略的に示すで
ある。

【図３】 この発明の実施の形態１に従う２値モードメ
モリセルおよび多値モードメモリセルの構造を概略的に
示す図である。

【図４】 （Ａ）および（Ｂ）は、不揮発性メモリセル
への電子のフローティングゲート注入時の動作態様を概
略的に示す図である。

【図５】 （Ａ）および（Ｂ）は、不揮発性メモリセル
のフローティングゲートからの電子の引抜きの動作態様
を概略的に示す図である。

【図６】 図１に示す第１および第２の制御回路の構成
を概略的に示す図である。

【図７】 この発明の実施の形態１の変更例の構成を概
略的に示す図である。

【図８】 この発明の実施の形態２に従う半導体記憶装
置の要部の構成を概略的に示す図である。

【図９】 図８に示す不良アドレスプログラム回路野構
成の一例を示す図である。

【図１０】 図９に示す積層ゲート型電界効果トランジ
スタのプログラム部の構成の一例を示す図である。

【図１１】 この発明の実施の形態１の変更例の構成を
概略的に示す図である。

【図１２】 従来の不揮発性メモリセルの断面構造を概
略的に示す図である。

【図１３】 従来の不揮発性メモリセルのしきい値電圧
分布を概略的に示す図である。

【図１４】 従来の不揮発性多値メモリセルのしきい値
電圧分布を概略的に示す図である。

【符号の説明】

１ 第１のメモリアレイ、２ 第２のメモリアレイ、
３，４ 周辺回路、５第１の制御回路、６ 第２の制御
回路、７ アドレス入力回路、８ 領域判定回路、ＦＧ
２，ＦＧ４，ＦＧ フローティングゲート、ＣＧ２，Ｃ
Ｇ４，ＣＧ コントロールゲート、ＳＵＢ２，ＳＵＢ
４，ＳＵＢ 半導体基板領域、ＳＲ２，ＳＲ４，ＳＲ，
ＤＲ２，ＤＲ４，ＤＲ 不純物領域、１５ ２値書込／
消去制御回路、１６ 多値書込／消去制御回路、ＣＢ０
−ＣＢｋ ２値メモリ、ＣＭ０−ＣＭｊ 多値メモリ、
２０ ノーマルメモリセルアレイ、２１ 冗長メモリセ
ルアレイ、２２ ノーマルセル選択回路、２３ 冗長セ
ル選択回路、２４ 不良アドレスプログラム回路、２５
切換回路、ＦＧＴ０−ＦＧＴｓ，ＳＧＴ１−ＳＧＴｔ
積層ゲート型電界効果トランジスタ、４２ レジスタ
回路、４３ 電圧発生回路、５２ プログラム電圧印加
回路。

Claims (18)

【特許請求の範囲】
1. 【請求項１】 １セル当り１ビットのデータを記憶する
   複数の第１のメモリセルを有する第１のメモリアレイ、
   および前記第１のメモリアレイと別の領域に形成され、
   １セル当り複数ビットのデータを記憶する複数の第２の
   メモリセルを有する第２のメモリアレイを備え、 前記第１のメモリアレイ領域のアドレス空間と前記第２
   のメモリアレイのアドレス空間は、予め互いに重なり合
   わないように固定的に定められる、半導体記憶装置。
2. 【請求項２】 前記第１のメモリセルおよび前記第２の
   メモリセルの各々は、フローティングゲートを有する積
   層型電界効果トランジスタで構成される、請求項１記載
   の半導体記憶装置。
3. 【請求項３】 前記第１のメモリアレイと前記第２のメ
   モリアレイは、互いに同一の半導体基板上に形成され
   る、請求項１記載の半導体記憶装置。
4. 【請求項４】 前記第１のメモリセルと前記第２のメモ
   リセルのトランジスタパラメータは互いに異なる、請求
   項２記載の半導体記憶装置。
5. 【請求項５】 前記第１のメモリアレイに対応して配置
   され、前記第１のメモリアレイの第１のメモリセルのデ
   ータの書込、読出および消去を制御するための第１の制
   御回路と、 前記第２のメモリアレイに対応して配置され、前記第２
   のメモリアレイの第２のメモリセルのデータの書込、読
   出および消去を制御するための第２の制御回路を備え
   る、請求項２記載の半導体記憶装置。
6. 【請求項６】 前記第１の制御回路と前記第１のメモリ
   セルに対する書込および消去の少なくとも一方の動作と
   前記第２の制御回路の前記第２のメモリアレイの第２の
   メモリセルに対する前記少なくとも一方の動作とは互い
   に異なる、請求項５記載の半導体記憶装置。
7. 【請求項７】 前記第１のメモリセルと同一構造を有
   し、かつ前記第１のメモリアレイと別の領域に形成され
   て所定の情報を固定的に記憶するプログラム素子をさら
   に備える、請求項１から６のいずれかに記載の半導体記
   憶装置。
8. 【請求項８】 前記プログラム素子は、内部回路の状態
   を固定的に設定する情報を記憶する、請求項７記載の半
   導体記憶装置。
9. 【請求項９】 前記プログラム素子は、不良セルの冗長
   セルとの置換の有無および不良アドレスを記憶する、請
   求項７記載の半導体記憶装置。
10. 【請求項１０】 １セル当たり複数ビットの情報を記憶
    する第１のメモリセルを有する第１のメモリアレイ、 前記第１のメモリアレイと別の領域に形成され、所定の
    内部状態を設定する情報を記憶するプログラム回路を備
    え、前記プログラム回路は、前記１ビット当たり１ビッ
    トのデータを記憶するメモリセルと同一構造を有するメ
    モリセルを含む、半導体記憶装置。
11. 【請求項１１】 前記プログラム回路のメモリセルと同
    一構造を有しかつ、前記第１のメモリアレイと別の領域
    に形成され、１セル当り１ビットのデータを記憶する複
    数の第２のメモリセルを有する第２のメモリアレイをさ
    らに備え、 前記第１のメモリアレイ領域のアドレス空間と前記第２
    のメモリアレイのアドレス空間は、予め互いに重なり合
    わないように固定的に定められる、請求項１０記載の半
    導体記憶装置。
12. 【請求項１２】 前記第１のメモリセルおよび前記プロ
    グラム回路のメモリセルの各々は、フローティングゲー
    トを有する積層型電界効果トランジスタで構成される、
    請求項１０記載の半導体記憶装置。
13. 【請求項１３】 前記第１のメモリアレイと前記プログ
    ラム回路は、互いに同一の半導体基板上に形成される、
    請求項１０記載の半導体記憶装置。
14. 【請求項１４】 前記第１のメモリセルと前記プログラ
    ム回路のメモリセルのトランジスタパラメータは互いに
    異なる、請求項１２記載の半導体記憶装置。
15. 【請求項１５】 前記第１のメモリアレイに対応して配
    置され、前記第１のメモリアレイの第１のメモリセルの
    データの書込、読出および消去を制御するための第１の
    制御回路と、 前記プログラム回路に対応して配置され、前記プログラ
    ム回路のメモリセルのデータの書込、読出および消去を
    制御するための第２の制御回路を備える、請求項１０記
    載の半導体記憶装置。
16. 【請求項１６】 前記第１の制御回路と前記第１のメモ
    リセルに対する書込および消去の少なくとも一方の動作
    と前記第２の制御回路の前記プログラム回路のメモリセ
    ルに対する前記少なくとも一方の動作とは互いに異な
    る、請求項１５記載の半導体記憶装置。
17. 【請求項１７】 前記プログラム回路のメモリセルは、
    内部回路の状態を固定的に設定する情報を記憶する、請
    求項１０記載の半導体記憶装置。
18. 【請求項１８】 前記プログラム回路のメモリセルは、
    不良セルの冗長セルとの置換の有無および不良アドレス
    を記憶する、請求項１０記載の半導体記憶装置。