KR101581858B1

KR101581858B1 - 저장 장치 및 그것을 포함하는 정보 처리 시스템

Info

Publication number: KR101581858B1
Application number: KR1020090054512A
Authority: KR
Inventors: 조명현; 박찬익
Original assignee: 삼성전자주식회사
Priority date: 2009-06-18
Filing date: 2009-06-18
Publication date: 2016-01-21
Also published as: KR20100136250A

Abstract

본 발명에 따른 저장 장치는, 복수의 메모리 장치들과 그리고 복수의 채널드을 통해 상기 복수의 메모리 장치들과 데이터를 교환하고, 외부 명령어(P_CMD)를 디코딩하여 구동 전력 모드(P_mode)를 생성하고, 상기 구동 전력 모드(P_mode)에 따라 상기 복수의 메모리 장치들을 액세스하는 메모리 컨트롤러를 포함한다.

Description

저장 장치 및 그것을 포함하는 정보 처리 시스템{STORAGE DEVICE AND DATA PROCESSING SYSTEM HAVING THE SAME}

본 발명은 전자 장치에 관한 것으로, 더욱 상세하게는 불휘발성 메모리 장치를 기억 매체로 사용하는 솔리드 스테이트 드라이브를 포함하는 정보 처리 시스템 및 그것의 동작 방법에 관한 것이다.

일반적으로, 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능이 있기 때문에, 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다. 최근 들어서는, 휴대폰, PDA, 디지털카메라 등과 같은 휴대용 정보기기의 사용이 급증함에 따라, 하드 디스크 드라이브(HDD) 대신 플래시 메모리가 저장 장치로서 널리 사용되고 있다.

최근에는 기술의 진보와 플래시 메모리 장치의 가격 인하에 따라 플래시 메모리를 하드 디스크 드라이브(HDD)를 대체하기 위한 저장 매체로 사용되고 있다. 상술한 저장 장치를 반도체 디스크 장치 또는 솔리드 스테이트 드라이브(Solid State Drive) 또는 솔리드 스테이트 디스크(Solid State Disk)라고도 한다. 이하에서는 간단히 SSD라 칭하기로 한다. SSD로의 액세스 동작에 의하면, 고속으로 데이 터를 입출력할 수 있으면서도 기계적 지연이나 실패율이 현저히 적다. 또한, SSD는 외부의 충격에도 데이터가 쉽게 손상되지 않으며, 발열·소음 및 전력소모가 적고, 소형화·경량화할 수 있는 장점이 있다. 따라서, 기계적으로 회전하는 플래터(Platter)를 사용하지 않는 SSD에 대한 수요는 저전력·대용량화의 모바일 트랜드에 따라 급격히 증가하고 있다.

하드 디스크 드라이브(HDD)에 대비하여 SSD의 강점 중에 하나가 낮은 전력 소모율이었다. 하지만, 최근의 대용량화 및 고성능화의 요구에 따라 더욱 높은 전력 효율을 가진 SSD에 대한 요구가 더욱 절실해지고 있다.

본 발명의 목적은 전력 효율이 높은 저장 장치 및 그것을 포함하는 정보 처리 시스템을 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명에 따른 저장 장치는, 복수의 메모리 장치들; 그리고 복수의 채널드을 통해 상기 복수의 메모리 장치들과 데이터를 교환하고, 외부 명령어(P_CMD)를 디코딩하여 구동 전력 모드(P_mode)를 생성하고, 상기 구동 전력 모드(P_mode)에 따라 상기 복수의 메모리 장치들을 액세스하는 메모리 컨트롤러를 포함한다.

실시예에 있어서, 상기 구동 전력 모드(P_mode)는 전원의 잔류 전력량에 대응하는 값으로 인코딩된다.

실시예에 있어서, 상기 구동 전력 모드(P_mode)에 따라 상기 메모리 컨트롤러는 상기 복수의 채널들 중 일부 또는 전부를 활성화한다.

실시예에 있어서, 상기 메모리 컨트롤러는 상기 구동 전력 모드(P_mode)에 따라 상기 활성화된 채널에서 인터리빙 액세스되는 메모리 장치의 수를 조정한다.

실시예에 있어서, 상기 메모리 컨트롤러의 제어에 따라 데이터를 버퍼링하는 버퍼 메모리를 더 포함한다.

실시예에 있어서, 상기 메모리 컨트롤러는 상기 구동 전력 모드(P_mode)에 따라 상기 버퍼 메모리를 구동하기 위한 클록의 주파수를 조정한다.

실시예에 있어서, 상기 메모리 컨트롤러는 상기 명령어(P_CMD)를 디코딩하는 중앙 처리 장치를 더 포함하며, 상기 구동 전력 모드(P_mode)에 따라 상기 중앙 처리 장치의 클록 주파수가 조정된다.

실시예에 있어서, 상기 메모리 컨트롤러는 상기 구동 전력 모드(P_mode)에 따라 상기 활성화된 채널에서 데이터를 교환하기 위한 클록의 주파수를 조정한다.

실시예에 있어서, 상기 복수의 메모리 장치들은 플래시 메모리 장치로 구성되며, 상기 복수의 메모리 장치들과 상기 메모리 컨트롤러는 솔리드 스테이트 드라이브로 제공된다.

상기 목적을 달성하기 위한 본 발명의 다른 특징에 따른 정보 처리 시스템은, 전원의 상태를 참조하여 명령어(P_CMD)를 발행하는 호스트; 그리고 상기 명령어(P_CMD)에 응답하여 상기 호스트와 데이터를 교환하되, 상기 명령어(P_CMD)에 포함되는 구동 전력 모드(P_mode)에 대응하는 성능으로 동작하는 솔리드 스테이 트 드라이브를 포함하되, 상기 구동 전력 모드(P_mode)는 상기 전원의 잔류 전력량에 대응하는 값으로 인코딩된다.

이상과 같은 본 발명에 따른 장치 및 방법에 따르면, 동일한 동작이라 할지라도 전력을 고려하여 구동되는 솔리드 스테이트 드라이브를 구동할 수 있다. 따라서, 전원의 잔류 전력을 효과적으로 사용할 수 있는 정보 처리 시스템을 제공할 수 있다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

이하에서는, 본 발명의 특징 및 기능을 설명하기 위한 불휘발성 메모리 시스템으로 솔리드 스테이트 드라이브를 한 예로서 사용할 것이다. 또한, 이동되는 데이터 단위를 섹터 단위로 가정하여 본 발명의 특징이 설명되었으나, 데이터 단위가 섹터 단위에만 국한되지 않는다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 저장 매체로서 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템에도 적용될 수 있다.

본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 실시예에 따른 정보 처리 시스템(100)을 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 정보 처리 시스템(100)은 호스트(110)와 솔리드 스테이트 드라이브(120, 이하, SSD라 칭함)를 포함한다. SSD(120)는 입출력 포트를 통해 호스트(110)와 데이터를 교환한다. SSD(120)는 호스트(110)로부터 읽기/쓰기 요청에 응답하여 메모리 장치들(123, 124, 125)에 데이터를 저장하거나 독출한다.

SSD(120)로의 액세스 요청이 발생하면, 호스트(110)는 SSD(120)에 명령어(P_CMD)를 제공한다. 만일 읽기 요청이 발생하면, 호스트(110)는 SSD(120)에 읽기 명령어 및 어드레스를 제공할 것이다. 쓰기 요청이 발생하면, 호스트(110)는 SSD(120)에 쓰기 명령어, 어드레스, 그리고 쓰기 데이터를 제공하게 될 것이다. 특히, 본 발명의 호스트(110)는 정보 처리 시스템(100)의 전원 상태를 참조하여 명령어(P_CMD)를 제공한다. 예를 들면, 호스트(110)는 정보 처리 시스템(100)을 구동하기 위한 배터리(미도시됨)의 잔류 전력량을 참조하여 명령어(P_CMD)를 발행하고, SSD(120)에 제공한다.

명령어(P_CMD)에는 읽기 또는 쓰기와 같은 액세스 명령과, 액세스 명령을 수 행할때 적용되는 SSD(120)의 성능 정보(Performance information)가 더 포함된다. 즉, 잔류 전력량에 따라서 고성능 또는 저성능으로 SSD(120)가 구동되어 소모 전력량을 가변할 수 있다. 이를 위하여 SSD(120)는 SSD 컨트롤러(121), 버퍼 메모리(122) 및 복수의 메모리 장치들(123, 124, 125)을 포함한다. SSD(120)는 명령어(P_CMD)를 디코딩하여 성능 정보(Performance information)에 대응하는 모드로 메모리 장치들(123, 124, 125)과 버퍼 메모리(122)를 제어한다.

SSD 컨트롤러(121)는 호스트(110)와 SSD(120)와의 물리적 연결을 제공한다. 즉, SSD 컨트롤러(121)는 호스트(110)의 버스 포맷(Bus format)에 대응하여 SSD(120)와의 인터페이싱을 제공한다. 특히, SSD 컨트롤러(121)는 호스트(110)로부터 제공되는 명령어(P_CMD)를 디코딩한다. 디코딩된 결과에 따라, SSD 컨트롤러(121)는 복수의 액세스 모드들 중 어느 하나로 메모리 장치들(123, 124, 125)을 액세스한다. 또한, 버퍼 메모리(122)와의 데이터 교환을 위한 클록 주파수를 가변할 수 있다.

버퍼 메모리(122)에는 호스트(110)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리로부터 읽혀진 데이터가 일시 저장된다. 호스트(110)의 읽기 요청시에 불휘발성 메모리들(123, 124, 125)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(230)는 캐시된 데이터를 직접 호스트(110)로 제공하는 캐시 기능을 지원한다. 이때, 메모리 장치들(123, 124, 125)로의 액세스는 발생하지 않는다. 일반적으로, 호스트(110)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(120)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트(110)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(122)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.

버퍼 메모리(122)는 대용량의 보조 기억 장치로 사용되는 SSD(120)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다. 하지만, 버퍼 메모리(122)가 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

메모리 장치들(123, 124, 125)은 SSD(120)의 저장 매체로서 제공된다. 예를 들면, 메모리들 장치들(123, 124, 125)은 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. 각각의 메모리 장치들(123, 124, 125)은 채널 단위로 SSD 컨트롤러(121)와 연결된다. 하나의 채널에는 복수의 메모리 장치들이 연결되며, 이들 메모리 장치들은 각각 동일한 데이터 버스에 연결된다. 저장 매체로서 메모리 장치들이 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 그리고 저장 매체로서 휘발성 메모리 장치(예를 들면, DRAM)이 포함될 수도 있다.

이상에서 설명된 특징들에 따르면, 본 발명의 정보 처리 시스템(100)은 SSD(120)로의 액세스 요청이 발생하면, 전원의 상태를 고려한 명령어(P_CMD)를 발행하는 호스트(110)를 포함한다. 그리고, 호스트(110)의 명령어(P_CMD)를 디코딩하여 성능 정보(Performance information)에 대응하는 동작 모드로 버퍼 메모리(122) 또는 불휘발성 메모리들(123, 124, 125)에 액세스하는 SSD(120)를 포함한다. 따라서, 본 발명의 정보 처리 시스템(100)은 액세스 명령어를 수행하기 위한 성능(Performance)을 명령어를 통해서 선택할 수 있다. 특히, 배터리와 같은 전원의 잔류 전력량을 참조하여 SSD(120)의 성능을 가변함으로써 SSD(120)의 순간 소모 전력을 제어할 수 있다.

도 2는 도 1의 SSD 컨트롤러(121)의 구성들을 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 SSD 컨트롤러(121)는 중앙 처리 장치(CPU, 210), 호스트 인터페이스(220), 버퍼 매니저(230) 및 플래시 인터페이스(240)를 포함한다.

중앙 처리 장치(210)는 호스트(110, 도 1 참조)로부터 전달되는 명령어(P_CMD)를 디코딩한다. 중앙 처리 장치(210)는 명령어(P_CMD)에 포함되는 성능 정보(Performance information)에 대응하는 구동 조건으로 환경을 설정한다. 그리고 설정된 구동 조건하에서 명령어(P_CMD)에 포함된 읽기나 쓰기와 같은 액세스명령을 수행하도록 버퍼 매니저(230) 또는 플래시 인터페이스(240)를 제어한다.

중앙 처리 장치(210)는 호스트 인터페이스(220)나 플래시 인터페이스(240) 내의 제어 레지스터들(미도시됨)의 값들을 이용하여 임의의 명령을 발생한다. 또는, 중앙 처리 장치(210)는 읽기/쓰기 동작에 필요한 다양한 제어 정보를 호스트(110) 및 플래시 인터페이스(240)의 레지스터들에 전달한다. 예를 들면, 외부에서 명령어(P_CMD)가 입력되면 호스트 인터페이스(220)의 레지스터(미도시됨)에 저장된다. 호스트 인터페이스(220)는 저장된 명령에 따라 중앙 처리 장치(210)에게 읽기/쓰기 명령이 입력되었음을 알려준다. 이러한 동작은 중앙 처리 장치(210)와 플래시 인터페이스(240) 사이에서도 발생한다. 중앙 처리 장치(210)는 SSD(100)을 구동하기 위한 펌웨어에 따라서 각각의 구성들을 제어한다.

호스트 인터페이스(220)는 호스트(Host)와 SSD(120)와의 물리적 연결을 제공한다. 즉, 호스트 인터페이스(220)는 호스트의 버스 포맷(Bus format)에 대응하여 SSD(120)와의 인터페이싱을 제공한다. 호스트(Host)의 버스 포맷으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등으로 구성될 수 있다.

또한, 호스트 인터페이스(220)는 호스트(Host)가 SSD(120)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 지원한다. 예를 들면, 삭제 연산을 숨기기 위한 플래시 변환 계층(Flash Translation Layer: FTL)과 같은 기능을 제공한다.

버퍼 매니저(230)는 버퍼 메모리(122, 도 1 참조)의 읽기 및 쓰기 동작들을 제어한다. 예를 들면, 버퍼 매니저(230)는 쓰기 데이터(Write data)나 읽기 데이터(Read data)를 버퍼 메모리(122)에 일시 저장한다. 버퍼 매니저(230)는 중앙 처리 장치(210)의 제어에 따라 버퍼 메모리(122)의 구동 클록의 주파수를 조정할 수 있다. 즉, 대용량의 버퍼링을 제공하기 위해 탑재되는 동기식 디램(SDRAM)과 같은 휘발성 메모리의 소모 전력은 주파수에 크게 의존한다. 따라서, 버퍼 매니저(230)는 성능이 우선시되는 모드에서는 최대 주파수의 구동 클록으로, 절전이 우선시되는 모드에서는 그보다 낮은 주파수의 구동 클록으로 동작하도록 버퍼 메모리(122) 를 제어할 수 있다.

플래시 인터페이스(240)는 메모리 장치들(123, 124, 125)과 데이터를 주고받는다. 플래시 인터페이스(240)는 버퍼 메모리(120)로부터 전달되는 데이터를 각각의 메모리 채널들(CH.1, CH.2,…, CHn)로 스캐터링(Scattering)한다. 그리고, 메모리 채널을 통하여 제공되는 불휘발성 메모리들(123, 124, 125)로부터 읽혀진 데이터는 플래시 인터페이스(240)에 의해서 취합된다. 취합된 데이터는 이후 버퍼 메모리(122)에 저장될 것이다.

플래시 인터페이스(240)는 중앙 처리 장치(210)의 제어에 따라 메모리 장치들(123, 124, 125)에 대한 액세스 방식을 선택한다. 중앙 처리 장치(210)는 명령어(P_CMD)에 포함되는 성능 정보(Performance information)에 대응하는 구동 조건으로 플래시 인터페이스(240)를 설정할 것이다. 그러면, 각각의 메모리 채널들(CH.1, CH.2,…, CHn) 및 채널들 각각에 연결되는 불휘발성 메모리 장치들의 인터리빙 크기가 조정된다. 만일, 성능 정보(Performance information)가 최대 성능 모드(또는 최대 전력 모드)이면, 모든 메모리 채널들이 활성화되고, 메모리 채널들 각각의 인터리빙 크기는 최대가 될 것이다. 또는, 메모리 채널들 중 일부만이 활성화되도록 그리고 활성화된 채널의 인터리빙 크기의 수도 제한할 수 있다. 즉, 플래시 인터페이스(240)는 명령어(P_CMD)에 대응하는 성능 모드(또는 소모 전력 모드)로 불휘발성 메모리 장치들에 액세스한다.

이러한 SSD 컨트롤러(121)의 특징에 따라, 정보 처리 시스템(100)의 전원(예를 들면, 배터리)에 잔류하는 가용 전력량을 가장 효율적으로 사용할 수 있다. 여 기서, 성능과 소모 전력은 용어의 차이가 있으나, 성능이 높아지면 소모 전력이 증가한다. 따라서, 이들 용어들을 구분하지 않고 사용하기로 한다. 여기서, 인터리빙의 크기는 선택된 채널에서 인터리빙 액세스에 적용되는 불휘발성 메모리 장치의 수를 의미한다.

도 3은 상술한 도 1의 플래시 인터페이스(240)에 의해서 제어되는 불휘발성 메모리 장치들과 메모리 채널 구성을 보여주는 블록도이다. 도 3을 참조하면, 플래시 인터페이스(240)는 복수의 채널(CH.1, CH.2,…, CH.n)을 통해서 불휘발성 메모리 장치들과 연결된다.

제 1 채널(CH.1)에는 m개(m은 자연수)의 메모리 장치들(123: MEM_11, MEM_12, MEM_1m) 각각의 입출력 포트(예를 들면, 8비트 I/O 포트)가 연결된다. 제 2 채널(CH.2) 및 제 3 채널(CH.3) 각각에도 동일한 방식으로 복수의 메모리 장치들(124, 125)이 입출력 포트들을 공유한다. 호스트(110)로부터 제공되는 명령어(P_CMD)가 입력되면, 중앙 처리 장치(210, 도 2 참조)는 이를 디코딩하여 플래시 인터페이스(240)의 레지스터(241)에 저장한다. 레지스터(241)에 저장된 정보에 따라 플래시 인터페이스(240)는 복수의 채널들 중 동시에 활성화되는 채널의 수를 한정한다. 그리고 레지스터(241)에 저장된 정보에 따라 각각의 채널들에서 인터리빙 액세스를 위해 동시에 선택되는 메모리 장치의 수(Way)가 결정된다. 그리고, 레지스터(241)에 저장된 정보는 불휘발성 메모리 장치들과 데이터를 교환하기 위한 클록 주파수 정보를 더 포함할 수 있다.

도 4는 호스트(110)에서 SSD(120)로 제공되는 명령어(P_CMD: 300)의 구성을 보여주는 블록도이다. 도 4를 참조하면, 액세스 요청이 발생하면 호스트(110)는 해당하는 명령(CMD: 340)과 함께 어드레스(LBA: 320), 데이터의 크기를 정의하는 섹터 수(nSC: 330)가 제공된다. 추가적으로 액세스 명령어(P_CMD: 300)에는 기타 정보(350)가 더 포함될 수 있다.

특히, 본 발명의 액세스 명령어(P_CMD: 300)는 호스트(110)의 전원 상태 정보를 담고 있는 구동 전력 모드(P_mode, 310)를 더 포함한다. 구동 전력 모드(P_mode, 310)는 앞서 설명된 성능 정보(Performance information)에 대응한다. 구동 전력 모드(P_mode, 310)는 배터리(Battery)와 같은 전원의 잔류 전력량에 따라 다른 값으로 제공된다. 즉, 호스트(110)의 측정에 의하여, 배터리의 잔류 전력량이 충분한 경우에는 액세스 동작에서 최대 성능을 내도록 구동 전력 모드(P_mode)의 값을 선택할 수 있다. 반면에, 현재 배터리의 잔류 전력량이 부족한 경우라면, 성능보다 SSD(120)의 소모 전력을 최소화하도록 구동 전력 모드(P_mode)를 설정할 수 있다.

도 5a, 도 5b 및 도 5c는 상술한 구동 전력 모드(P_mode)에 따라 가변되는 SSD(120)의 동작 모드들을 예시적으로 보여주는 표들이다. 명령어(P_CMD)에 포함되는 구동 전력 모드(P_mode)에 따라서 다양한 동작 모드로 SSD(120)가 동작하게 될 것이다. 이하에서는, 본 발명의 기술적 특징을 설명하기 위하여 본 발명의 플래시 인터페이스(240)에는 8개의 메모리 채널을 구성하고 있으며, 각각의 메모리 채널들에 의해서 8개의 메모리 장치들의 입출력 포트가 공유되는 것으로 가정한다. 즉, 플래시 인터페이스(240)는 8채널/8웨이(8CH/8Way) 인터페이싱 방식으로 메모리 장 치들을 제어하는 것으로 가정한다. 여기서, 웨이(Way)는 하나의 메모리 채널에서 인터리빙 액세스의 단위가 되는 메모리 장치의 수를 의미한다. 즉, 8웨이 인터리빙 액세스라면, 하나의 채널을 공유하는 8개의 메모리 장치들이 인터리빙 방식으로 프로그램되거나 독출될 수 있음을 의미한다.

도 5a를 참조하면, 구동 전력 모드(P_mode)는 3-비트 크기를 갖고, SSD(120)는 8개의 채널을 통해서 메모리 장치들과 연결된다. 호스트(110)에 의해서 검출된 전원의 잔류 전력량이 특별한 관리를 요하지 않는 정도로 충분하다면, 호스트(110)는 읽기나 쓰기 명령어를 제공할 때 구동 전력 모드(P_mode)를 '000'으로 제공한다. 그러면, SSD(120)는 8개의 채널과 8개의 웨이(Way)를 활성화하여 최대 성능을 제공하기 위한 모드(Full power mode)로 메모리 장치들을 관리한다. 이 경우, SSD(120)의 순간 소모 전력은 최대값까지 다다를 수 있다.

호스트(110)에 의해서 검출된 전원의 가용 전력이 최대 전력의 반보다 적고 1/4 이상인 경우라면, 호스트(110)는 액세스 명령을 제공할 때 포함되는 구동 전력 모드(P_mode)를 '001'로 설정한다. 그러면, SSD(120)는 4개의 메모리 채널과 4개의 웨이(Way)를 활성화하여 반전력 모드(Half power mode)로 메모리 장치들을 관리한다.

호스트(110)에 의해서 검출된 전원의 잔류 전력량이 최대 전력의 1/4 보다 적고 정해진 최소 허용치 이상인 경우라면, 호스트(110)는 액세스 명령을 제공할 때 포함되는 구동 전력 모드(P_mode)를 '010'로 설정한다. 그러면, SSD(120)는 2개의 채널과 2개의 웨이(Way)를 활성화하여 1/4 전력 모드(Quarter power mode)로 메 모리 장치들을 관리한다.

호스트(110)에 의해서 검출된 전원의 잔류 전력량이 최소 허용치의 미만인 경우, 호스트(110)는 구동 전력 모드(P_mode)를 '011'로 설정한다. 그러면, SSD(120)는 1개의 채널과 1개의 웨이(Way)를 활성화하여 최소 전력 모드(Minimum power mode)로 메모리 장치들을 관리한다.

구동 전력 모드(P_mode) 비트들 '100', '101', '110' 및 '111'은 추가적인 특징을 제공하기 위한 예비 비트(Reserved)들로 도시되었다. 그러나, 이들 비트들도 추가적인 구동 전력 모드를 지시하도록 구성될 수 있음은 물론이다.

도 5b는 도 5a의 구동 전력 모드(P_mode)보다 좀더 세분화된 구동 전력 모드(P_mode)의 실시예를 보여주는 표이다. 도 5b를 참조하면, 구동 전력 모드(P_mode)는 4-비트 크기를 가진다. 따라서, 구동 전력 모드(P_mode)의 4-비트를 모두 사용하면 16 단계의 성능 모드를 구성할 수 있다. 만일, 읽기 명령어를 제공하는 경우, 전원의 상태에 따라서 16 단계의 구동 전력 모드들(P_modes) 중 어느 하나를 포함할 수 있을 것이다. 예를 들어, 호스트(110)에 의해서 검출된 전원의 잔류 전력량이 특별한 관리를 요하지 않는 정도로 충분하다면, 호스트(110)는 읽기나 쓰기 명령어를 전달할 때 구동 전력 모드(P_mode)를 '0000'으로 제공한다. 그러면, SSD(120)는 8개의 채널과 8개의 웨이(Way)를 활성화하여 최대 성능을 제공하기 위한 모드(PM0, Full power mode)로 메모리 장치들을 관리한다.

만일, 호스트(110)에 의해서 검출된 전원의 잔류 전력량이 너무 적어 위험 수준일 경우, SSD(120)를 최소 성능으로 구동하기 위한 구동 전력 모드(P_mode) '1111'로 제공할 수 있다. 그러면, SSD(120)는 1개의 채널 단위로 활성화되고, 활성화된 메모리 채널 내에서는 인터리빙 액세스는 사용되지 않는다. 상세하게 설명되지는 않았지만, 나머지 구동 전력 모드들('0001'~'1111')에 대해서도 동일한 절차에 따라서 SSD(120)의 성능이 선택될 수 있다. 이상의 도 5b에 도시된 다수의 구동 전력 모드들(P_modes)에 따라 호스트(110)는 현재의 잔류 전력량에 따라 다양한 소모 전력률 및 성능에 대응하는 명령어를 제공할 수 있다.

도 5c는 구동 전력 모드(P_mode)에 SSD(120)의 구동 클록(CLK) 주파수의 선택 정보를 더 포함하는 실시예를 보여준다. 도 5c를 참조하면, 구동 전력 모드(P_mode)의 비트 값에 따라 SSD(120)의 내부에서 제공되는 구동 클록(CLK)의 주파수(f_O)가 가변될 수 있다. 여기서, 구동 클록(CLK)은 SSD(120)에 포함되는 버퍼 메모리(122)의 동작 클록 신호일 수 있다. 또는, 구동 클록(CLK)은 SSD 컨트롤러(121) 내부의 중앙 처리 장치(210)의 동작 클록일 수 있다. 혹은 구동 클록(CLK)은 플래시 인터페이스(240)의 동작 클록일 수 있다. 예를 들면, 구동 클록(CLK)은 플래시 인터페이스(240)에 제공되어 메모리 장치에 제공되는 쓰기 인에이블 신호(/WE)나 읽기 인에이블 신호(/OE)로 제공될 수 있다.

만일, 3-비트의 구동 전력 모드(P_mode) 중에서 MSB 값이 '0'인 경우에는 디폴트 값에 해당하는 주파수(f_O)의 구동 클록(CLK)이 제공된다. 그리고, 3-비트의 구동 전력 모드(P_mode) 중에서 MSB 값을 제외한 나머지 2-비트의 값에 따라서, 동시에 활성화되는 채널/웨이가 설정된다. 즉, 구동 전력 모드(P_mode)의 값이 '000'인 경우에는 주파수(f_O) 조건에서 8채널/8웨이(PM0: Full power mode) 방식으로 불휘발성 메모리 장치들이 액세스된다. 구동 전력 모드(P_mode)의 값이 '001'인 경우에는 주파수(f_O) 조건에서 4채널/4웨이(PM1) 방식으로 메모리 장치들이 액세스된다. 구동 전력 모드(P_mode)의 값이 '010'인 경우에는 주파수(f_O) 조건에서 2채널/2웨이(PM2) 방식으로 불휘발성 메모리 장치들이 액세스된다. 구동 전력 모드(P_mode)의 값이 '011'인 경우에는 주파수(f_O) 조건에서 1채널/1웨이(PM2) 방식으로 메모리 장치들이 액세스된다.

반면, 3-비트의 구동 전력 모드(P_mode) 중에서 MSB 값이 '1'인 경우에는 구동 클록(CLK)은 주파수(f_O/2)로 제공된다. 구동 전력 모드(P_mode)의 값이 '100'인 경우에는 주파수(f_O/2) 조건에서 8채널/8웨이(PM0′) 방식으로 메모리 장치들이 액세스된다. 구동 전력 모드(P_mode)의 값이 '101'인 경우에는 주파수(f_O/2) 조건에서 4채널/4웨이(PM1′) 방식으로 메모리 장치들이 액세스된다. 구동 전력 모드(P_mode)의 값이 '110'인 경우에는 주파수(f_O/2) 조건에서 2채널/2웨이(PM2′) 방식으로 메모리 장치들이 액세스된다. 구동 전력 모드(P_mode)의 값이 '111'인 경우에는 최소 전력 모드로 SSD(120)가 구동된다. 즉, 주파수(f_O/2) 조건에서 1채널/1웨이(PM3′: Minimum power mode) 방식으로 메모리 장치들이 액세스된다.

도 6a, 6b, 6c 및 6d는 구동 전력 모드(P_mode)의 값에 따라 하나의 채널에 연결되는 불휘발성 메모리 장치들의 인터리빙 액세스 절차를 보여주는 타이밍도들이다. 도 6a는 8웨이 인터리빙(8Way Interleaving)을, 도 6b는 4웨이 인터리빙(4 Way Interleaving)을, 도 6c는 2웨이 인터리빙(2Way Interleaving)을, 그리고 도 6d는 인터리빙 없는 액세스 절차들을 설명하고 있다.

도 6a를 참조하면, 하나의 메모리 채널(예를 들면, CH.1)에는 입출력 포트를 공유하는 8개의 메모리 장치들(MEM_11, MEM_12,…, MEM_18)이 연결되어 있다. 그리고, SSD(120)가 호스트(110)로부터 8웨이 인터리빙 방식에 따라 쓰기 동작을 수행하도록 구동 전력 모드(P_mode)를 전달받았다고 가정하자. 하나의 메모리 장치(MEM_11)에 데이터를 쓰기 위해서는 버퍼 메모리(122)로부터 메모리 장치(MEM_11)로 DMA(Direct Memory Access) 동작에 따라 쓰기 데이터가 제공된다.

DMA 동작에 따라 쓰기 데이터(예를 들면, 4K Byte 또는 16K Byte)가 하나의 메모리 장치(MEM_11)에 제공되는 시간 (tDMA)이 소요된다. 그리고 메모리 장치(MEM_11)에 제공된 쓰기 데이터가 메모리 장치(MEM_11)의 셀 어레이에 프로그램되는 시간(tPROG)이 소요된다. 제공된 쓰기 데이터가 셀 어레이에 모두 프로그램되는 시간 동안(tPROG), 메모리 장치(MEM_11)의 레디/비지 핀(RnB)은 논리 'L'를 유지한다. 그리고 제공된 쓰기 데이터가 셀 어레이에 모두 프로그램된 이후에 레디/비지 핀(RnB)은 논리 'H'로 전환된다.

인터리빙은 메모리 장치(MEM_11)에 대한 DMA 동작(361)이 완료되는 즉시, 메모리 장치(MEM_12)에 대한 DMA 동작(362)을 개시하는 동작을 의미한다. 즉, 하나의 메모리 장치가 제공받은 데이터를 메모리 셀에 프로그램하는 시간(tPROG)을 인터리 빙 방식의 조작을 통해서 숨길 수 있음을 의미한다. 8웨이 인터리빙(8Way Interleaving)은 채널(CH.1)을 공유하는 8개의 메모리 장치들에 대해서 하나의 메모리 장치에 대한 DMA 동작이 끝나는 즉시 다음의 메모리 장치에 대한 DMA 동작을 이어가는 SSD(120)의 동작 모드이다. 순차적인 DMA 동작(361→362→363→364→365→366→367→368)을 통해서 채널(CH.1)을 공유하는 메모리 장치들에 대한 최대의 액세스를 제공할 수 있다.

하지만, 8개의 메모리 장치들(MEM_11~MEM_18)에 대한 최대의 액세스를 제공하는 경우, 각각의 메모리 장치들이 제공된 쓰기 데이터를 셀 어레이에 프로그램 시간(tPROG)이 중첩되는 시점이 발생한다. 프로그램 동작에는 상대적으로 높은 전력이 소모된다. 따라서, 빗금으로 도시된 시간(tPmax)에서는 성능은 최대를 보장하지만, 메모리 장치들(MEM_11~MEM_18)에 의한 순간 소모 전력도 최대이다. 따라서, 충분한 잔류 전력량이 유지되는 경우에 한해서 이러한 8웨이 인터리빙(8Way Interleaving) 방식에 대응하는 구동 전력 모드(P_mode)를 제공해야 한다.

도 6b는 쓰기 동작시 4웨이 인터리빙(4 Way Interleaving)을 적용하는 실시예를 보여주는 타이밍도이다. 도 6b를 참조하면, 메모리 채널(CH.1)을 공유하는 4개의 메모리 장치들(MEM_11~MEM_14)가 하나의 인터리빙 단위로 구분된다. 그리고 나머지 4개의 메모리 장치들(MEM_15~MEM_18)이 하나의 인터리빙 단위로 구분된다. 플래시 인터페이스(240)의 제어에 따라 각각의 4웨이 인터리빙(4 Way Interleaving)은 어느 하나가 종료되는 경우에 다음 인터리빙 동작이 시작될 것이다. 따라서, 4웨이 인터리빙의 경우에는 8웨이 인터리빙에 비하여 순간적으로 소모 되는 최대 전력이 상대적으로 감소한다.

도 6c는 쓰기 동작시 2웨이 인터리빙(2 Way Interleaving)을 적용하는 실시예를 보여주는 타이밍도이다. 도 6c를 참조하면, 메모리 채널(CH.1)을 공유하는 2개의 메모리 장치들(MEM_11~MEM_12)이 하나의 인터리빙 단위로 구분된다. 2개의 메모리 장치들(MEM_13~MEM_14)이 하나의 인터리빙 단위로 구분된다. 2개의 메모리 장치들(MEM_15~MEM_16)이 하나의 인터리빙 단위로 구분된다. 2개의 메모리 장치들(MEM_17~MEM_18)이 하나의 인터리빙 단위로 구분된다. 각각의 인터리빙 단위들은 어느 하나의 인터리빙 동작이 완료된 이후에 시작되도록 플래시 인터페이스(240)에 의해서 제어된다.

도 6d는 인터리빙 방식을 사용하지 않는 방식의 예를 보여주는 타이밍도이다. 이 경우, 메모리 채널(CH.1)을 공유하는 메모리 장치들(MEM_11~MEM_18)의 프로그램 시간(tPROG)은 중첩되지 않는다. 쓰기 동작시에 순간 소모 전력은 최소가 될 것이나, 쓰기 동작에 소요되는 시간은 최대가 된다.

도 7은 본 발명의 다른 실시예를 보여주는 타이밍도이다. 도 5c의 표에서 설명된 구동 클록의 주파수를 가변하는 실시예를 보여준다. 여기서 구동 클록은 플래시 인터페이스(240)에 제공되는 클록 신호에 대해서만 도시하였다. 즉, 플래시 인터페이스(240)에 제공된 구동 클록에 의해서 각각의 채널에 연결되는 메모리 장치의 쓰기 인에이블 신호(/WE)나 출력 인에이블 신호(/OE)가 생성된다. 따라서, 플래시 인터페이스(240)에 제공되는 구동 클록의 주파수는 메모리 장치들의 액세스 속도를 결정한다. 특히, 플래시 인터페이스(240)에 제공되는 구동 클록의 주파수는 DMA 동작시에 각각의 메모리 장치에 로드되는 쓰기 데이터의 입력 속도를 결정한다.

디폴트 값에 대응하는 클록 주파수(f_o)의 경우, DMA 동작에 의한 쓰기 데이터의 입력 시간은 DMA(391)에서는 시간 구간(t0-t1)이 소요될 것이다. 반면에, 클록 주파수(f_o/2)가 제공되는 경우, DMA 동작에 의한 쓰기 데이터의 입력 시간은 DMA(394)에서는 시간 구간(t0-t2)으로 약 2배 증가한다. 일반적으로 소모 전력은 구동 클록의 주파수의 제곱에 비례하는 것으로 알려져 있다. 따라서, 구동 클록의 주파수를 가변하여 소모 전력의 긴축이 가능하다.

상술한 도 7에서 플래시 인터페이스(240)에 제공되는 클록 신호의 주파수에 대해서만 설명하였다. 하지만, 본 발명은 기술적 특징은 플래시 인터페이스(240)에 제공되는 클록 신호에만 국한되지는 않는다. 앞서 간략히 소개되었지만, 버퍼 메모리(122)의 구동 클록의 주파수를 가변할 수도 있다. 또는 SSD 컨트롤러(121)의 구동 클록의 주파수(예를 들면, CPU 클록)를 가변하여 본 발명의 목적을 달성할 수 있을 것이다.

도 8은 본 발명에 따른 정보 처리 시스템(100)의 동작 절차를 보여주는 흐름도이다. 도 8을 참조하면, 본 발명의 정보 처리 시스템(100)은 전원(또는 배터리)의 잔류 전력을 검출하고, 검출 결과에 따라 SSD(120)에 대한 명령어(P_CMD)를 발행한다. 명령어(P_CMD)에는 명령(CMD)을 수행하기 위한 구동 전력 모드(P_mode)가 포함된다. 좀더 상세히 설명하면 다음과 같다.

호스트(110)는 배터리(Battery)의 잔류 전력(P_RM)의 양을 검출한다(S110). 그리고, 잔류 전력(P_RM)의 양에 따라 명령어(P_CMD)에 포함되는 구동 전력 모드(P_mode)를 결정한다(S120).

만일, 잔류 전력(P_RM)이 최대 전력(Pfull)의 반보다 많은 경우(P_RM＞1/2Pfull), 호스트(110)는 명령어(P_CMD)에 포함되는 구동 전력 모드(P_mode)를 '000'으로 설정한다. 그러면, 전력의 고려없이 최대 성능을 제공하기 위한 8채널/8웨이 모드로 메모리 장치들을 액세스할 것이다(S130).

잔류 전력(P_RM)의 양이 (1/4Pfull＜P_RM≤1/2Pfull)인 경우, 호스트(110)는 명령어(P_CMD)에 포함되는 구동 전력 모드(P_mode)를 '001'으로 설정한다. 그러면, 4채널/4웨이 방식의 반전력 모드(Half power mode)로 메모리 장치들을 액세스할 것이다(S140).

잔류 전력(P_RM)의 양이 허용되는 최소 전력(Pmin)보다는 많고, 1/4 전력보다 적은 경우(Pmin＜P_RM≤1/4Pfull)인 경우, 호스트(110)는 명령어(P_CMD)에 포함되는 구동 전력 모드(P_mode)를 '010'으로 설정한다. 그러면, 2채널/2웨이 방식의 전력 모드로 메모리 장치들을 액세스할 것이다(S150).

잔류 전력(P_RM)의 양이 (P_RM＜ Pmin)인 경우, 호스트(110)는 명령어(P_CMD)에 포함되는 구동 전력 모드(P_mode)를 '011'으로 설정한다. 그러면, 단일 채널 단위 및 비인터리빙(Non-Interleaving) 방식의 최소 전력 모드로 메모리 장치들을 액세 스할 것이다(S160).

4개의 전력 모드들 중 어느 하나에 대응하는 구동 전력 모드(P_mode)가 선택되면, 선택된 구동 전력 모드(P_mode)를 포함하는 명령어(P_CMD)를 SSD(120)에 제공하게 될 것이다(S170).

명령어(P_CMD)에 대응하는 액세스 동작이 완료되면, 전원 오프 요청이 있는지 검출하고, 전원 오프 요청이 존재하는 경우에는 제반 동작을 종료한다. 전원 오프 요청이 없으면, 절차는 다시 배터리의 잔류 전력(P_RM)을 검출하기 위한 단계(S110)로 이동한다.

도 9는 잔류 전력(P_RM)에 따라 SSD(120)의 동작에 소요되는 전력 모드들을 간략히 도시한 그래프이다. 도 9를 참조하면, 잔류 전력(P_RM)이 최대 전력(Pfull)의 반보다 많은 경우(P_RM＞0.5Pfull) 시간(0~T1)에는 호스트(110)는 구동 전력 모드(P_mode)를 풀 파워 모드(Full power mode, 예를 들면 '000')로 제공한다. 그러면, SSD(120)는 최대 성능을 제공하기 위한 동작 모드(예를 들면, 8채널/8웨이 모드)로 메모리 장치들을 액세스할 것이다.

잔류 전력(P_RM)의 양이 (0.25Pfull＜P_RM≤0.5Pfull)인 시간(T1~T2)에서, 호스트(110)는 명령어(P_CMD)에 포함되는 구동 전력 모드(P_mode)를 반전력 모드(Half power mode, 예를 들면 '001')으로 설정한다. 그러면, SSD(120)는 4채널/4웨이 방식과 같은 채널/웨이 모드로 메모리 장치들을 액세스할 것이다.

잔류 전력(P_RM)의 양이 (Pmin＜P_RM≤0.25Pfull)인 경우, 호스트(110)는 명령어(P_CMD)에 포함되는 구동 전력 모드(P_mode)를 쿼터 파워 모드(Quarter power mode, 예를 들면, '010')로 설정한다. 그러면, SSD(120)는 2채널/2웨이 방식의 전력 모드로 메모리 장치들을 액세스할 것이다.

잔류 전력(P_RM)의 양이 (P_RM＜ Pmin)인 경우, 호스트(110)는 명령어(P_CMD)에 포함되는 구동 전력 모드(P_mode)를 최소 전력 모드(Minimum power mode)로 설정한다. 그러면, SSD(120)는 단일 채널 단위 또는 비인터리빙 방식의 최소 전력 모드로 메모리 장치들을 액세스할 것이다.

이러한 호스트(110)의 액세스 명령어에 포함되는 구동 전력 모드(P_mode)의 제공을 통하여 잔류 전력을 고려한 SSD(120)의 구동이 가능하다. 모바일 기기와 같은 정보 처리 시스템에서는 이러한 전력을 고려한 SSD의 구동을 통해서 사용 시간의 연장이 가능하다.

도 10에는 본 발명에 따른 솔리드 스테이트 드라이브(SSD)를 장착하는 컴퓨팅 시스템(400)이 예시적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(400)은 시스템 버스(460)에 전기적으로 연결된 마이크로프로세서(420), 램(430), 사용자 인터페이스(440), 배터리(450) 그리고 SSD(410)를 포함한다. SSD(410)는 SSD 컨트롤러(411), 그리고 메모리 장치(412)를 포함한다. 메모리 장치(412)에는 마이크로프로세서(420)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그보다 큰 정수)가 SSD 컨트롤러(411)를 통해 저장될 것이다. 비록 도면에는 도시되지 않았지 만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모뎀, 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 본 발명의 컴퓨팅 시스템(400)은 배터리(450)의 잔류 전력을 고려하여 동일한 명령어라 할지라도 서로 다른 구동 전력으로 동작하도록 SSD(410)를 제어할 수 있다.

본 발명의 SSD(410)는 MMC 카드(Multimedia Card), SD 카드(Secure Digital Card), 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card) 등으로 더 구성될 수 있다.

메모리 장치(412)는 전력이 차단되어도 저장된 데이터를 유지할 수는 불휘발성 메모리 장치로 구성될 수 있다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 메모리 장치(412)는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 널리 사용될 수 있다. 메모리 장치(412) 및 SSD 컨트롤러(411)를 포함하는 SSD(410)는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.

본 발명의 SSD(410)는 임베디드 시스템에 적용가능하다. 임베디드(Embedded) 시스템은 다른 기기의 일부로 내장된 컴퓨팅 시스템으로써, 일반적인 컴퓨터와 달리 자신을 포함하고 있는 기기에 부과된 특정 목적의 컴퓨팅 작업만을 수행한다. 이를 위해, 임베디드 시스템은 중앙처리장치를 갖고 운영 체제를 필요로 하며, 운영체제로 애플리케이션을 실행하여 특정 작업을 수행한다. 일반적으로, 임베디드 시스템은 군사용기기, 산업용 기기, 통신 기기, 셋탑 박스, DTV, 디지털 카메라와 같은 가전기기 등을 제어하기 위해 내장된다.

본 발명에 따른 메모리 장치 그리고/또는 SSD 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 1은 본 발명의 정보 처리 시스템을 보여주는 블록도;

도 2는 도 1의 SSD 컨트롤러를 보여주는 블록도;

도 3은 플래시 인터페이스와 불휘발성 메모리 장치들의 연결 관계를 간략히 보여주는 블록도;

도 4는 본 발명의 액세스 명령어의 구성을 보여주는 도면;

도 5a, 5b, 5c는 구동 전력 모드(P_mode)의 다양한 실시예들을 보여주는 표들;

도 6a, 6b, 6c, 6d는 각각 서로 다른 인터리빙 액세스 모드들을 보여주는 타이밍도;

도 7은 플래시 인터페이스의 구동 클록 주파수를 가변하는 실시예를 보여주는 타이밍도;

도 8은 본 발명의 정보 처리 시스템의 동작을 보여주는 순서도;

도 9는 본 발명의 정보 처리 시스템의 소모 전력 제어의 방법을 보여주는 그래프;

도 10은 본 발명에 따른 컴퓨팅 시스템을 보여주는 블록도.

*도면의 주요 부분에 대한 부호의 설명*

110 : 호스트 120 : SSD

121 : SSD 컨트롤러 122 : 버퍼 메모리

123, 124, 125 : 메모리 장치들

210 : 중앙 처리 장치 220 : 호스트 인터페이스

230 : 버퍼 매니저 240 : 플래시 인터페이스

300 : 액세스 명령어 400 : 컴퓨팅 시스템

410 : SSD 411 : SSD 컨트롤러

412 : 메모리 장치 420 : CPU

430 : 램 440 : 유저 인터페이스

450 : 배터리 460 : 시스템 버스

Claims

복수의 메모리 장치들; 그리고

복수의 채널들을 통해 상기 복수의 메모리 장치들과 데이터를 교환하고, 외부 명령어(P_CMD)를 디코딩하여 구동 전력 모드(P_mode)를 생성하고, 상기 구동 전력 모드(P_mode)에 따라 상기 복수의 메모리 장치들을 액세스하는 메모리 컨트롤러를 포함하되,

상기 구동 전력 모드(P_mode)에 따라 상기 메모리 컨트롤러는 상기 복수의 채널들 중 일부 또는 전부를 활성화하거나, 상기 활성화된 채널에서 인터리빙 액세스되는 메모리 장치의 수를 조정하는 저장 장치.
제 1 항에 있어서,

상기 구동 전력 모드(P_mode)는 전원의 잔류 전력량에 대응하는 값으로 인코딩되는 것을 특징으로 하는 저장 장치.
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제 1 항에 있어서,

상기 메모리 컨트롤러의 제어에 따라 데이터를 버퍼링하는 버퍼 메모리를 더 포함하는 저장 장치.
제 5 항에 있어서,

상기 메모리 컨트롤러는 상기 구동 전력 모드(P_mode)에 따라 상기 버퍼 메모리를 구동하기 위한 클록의 주파수를 조정하는 저장 장치.
제 1 항에 있어서,

상기 메모리 컨트롤러는 상기 명령어(P_CMD)를 디코딩하는 중앙 처리 장치를 더 포함하며, 상기 구동 전력 모드(P_mode)에 따라 상기 중앙 처리 장치의 클록 주파수가 조정되는 저장 장치.
제 1 항에 있어서,

상기 메모리 컨트롤러는 상기 구동 전력 모드(P_mode)에 따라 상기 활성화된 채널에서 데이터를 교환하기 위한 클록의 주파수를 조정하는 저장 장치.
제 1 항에 있어서,

상기 복수의 메모리 장치들은 플래시 메모리 장치로 구성되며, 상기 복수의 메모리 장치들과 상기 메모리 컨트롤러는 솔리드 스테이트 드라이브로 제공되는 저 장 장치.
전원의 상태를 참조하여 명령어(P_CMD)를 발행하는 호스트; 그리고

상기 명령어(P_CMD)에 응답하여 상기 호스트와 데이터를 교환하되, 상기 명령어(P_CMD)에 포함되는 구동 전력 모드(P_mode)에 대응하는 성능으로 동작하는 솔리드 스테이트 드라이브를 포함하되,

상기 구동 전력 모드(P_mode)는 상기 전원의 잔류 전력량에 대응하는 값으로 인코딩되는 것을 특징으로는 정보 처리 시스템.