KR101464741B1

KR101464741B1 - 전원관리 제어 장치 및 방법

Info

Publication number: KR101464741B1
Application number: KR1020070128724A
Authority: KR
Inventors: 오장근
Original assignee: 엘지전자 주식회사
Priority date: 2007-12-12
Filing date: 2007-12-12
Publication date: 2014-11-24
Also published as: CN101458559A; US8090968B2; US20090158069A1; CN101458559B; KR20090061780A

Abstract

본 발명은 전원관리 제어에 관한 것으로, 시스템이 미리 정한 동작 모드로 진입시에는 특정 전원관리모드를 Disable로 설정하고, 시스템이 Resume될 때는 상기 disable된 전원관리모드를 다시 활성화시켜, 효율적인 전원관리를 수행하기 위한 전원관리 제어 장치 및 방법에 관한 것이다.

전원관리, 시스템 상태, Resume

Description

전원관리 제어 장치 및 방법 {Apparatus and Method for controlling Power Management }

도 1은 제어부인 칩셋(North/South Bridge)과 디바이스간의 link가 PCI-E방식으로 구현되는 하나의 실시예 시스템 블럭도.

도 2는 본 발명의 하나의 실시예로써 구성(Component) A와 B가 PCI-E Link 되어 데이터, 예를 들어 패킷(23,24)이 송수신 되는 것을 나타낸 블럭도

도 3은 본 발명의 다른 하나의 실시예로써, PCI-E 구조도 (Fabric Topology)

도 4 및 도 5는 상기 도 3의 PCI-E 구조도 (Fabric Topology)에 있어서 스위치를 사용하는 경우와 사용하지 않는 경우를 각각 나타내는 블럭도

도 6은 도 1, 도 2 및 도 4에서 두개의 구성, 예를 들어 제어부와 디바이스, Component A와 Component B, Root Complex와 End point간의 데이터 송수신이 수행되는 transaction layer overview를 나타낸 도면

도 7a는 PCI-E의 전원관리 ASPM구현을 위해 바이오스와 함께 연동하여 동작할 드라이버,예를 들어 배터리 마이저(Battery Miser)가 포함된 블럭도

도 7b는 배터리 마이저를 이용하여 시스템의 상태에 따라 ASPM을 Enable/Disable하는 것을 나타내는 하나의 실시예

도 8은 배터리 마이저 APPLICATION을 이용하여 제어부에 접속된 각 디바이스들의 ASPM을 설정하는 것을 나타낸 도면

도 9는 시스템의 동작 상태가 S3/S4로 진입시 PCI-E의 ASPM State중 L0s/L1을 바이오스가 Disable로 설정하는 것을 나타내는 흐름도

도 10은 시스템의 상태가 S3/S4에서 Resume시 PCI-E의 ASPM State중 L0s/L1로 바이오스가 Enable로 설정하는 것을 나타내는 흐름도

본 발명은 전원관리 제어에 관한 것으로, 시스템이 미리 정한 동작 모드, 예를 들어 S3/S4로 진입시에는 제어부인 칩셋과 디바이스간의 Active 상태에서의 LINK에 관련된 각 전원관리상태, 예를 들어 L0s 및 L1을 관리하는 전원관리모드인 ASPM(Active State Power Management)을 Disable로 설정하고, 시스템이 Resume될 때는 상기 disable된 ASPM state (L0s, L1)을 다시 활성화시켜, 상기 칩셋과 디바이스간의 LINK 전원모드 상태인 L0s, L1을 지원할 수 있는 전원관리 제어 장치 및 방법에 관한 것이다.

또한 본 발명의 전원관리 ASPM은 시스템의 사용 상태/전원의 종류/전원의 잔량정도등에 따라 제어될 수 있다.

또한 본 발명은 제어부/프로그램/사용자등에 의거 제어될 수 있다.

상기에서 제어부인 칩셋과 디바이스간의 Link는 PCI Express(PCI-E) 방식에 의한 Link이며, 상기 전원관리 ASPM state (L0s, L1)는 PCI-E의 전원관리 상태를 나타낸다.

즉 PCI-E 방식에서의 상기 Link에 대한 전원관리를 ASPM이라 한다.

상기 PCI-E 방식은 제어부와 디바이스 Link간의 통신이 시리얼 방식에 의거 수행된다.

따라서, 일반 병렬방식의 보다는 통신을 위한 고려사항(상기 제어부와 디바이스간의 적어도 하나이상의 동작상태에 의거 데이터 송수신을 위한 link간 동기설정요구등) 및 Link자체의 전원 소비가 크기 때문에, 링크 자체의 전원제어를 위해 ASPM의 설정이 필요하다.

이하 본 발명과 관련된 종래기술(related art)에 대해 설명한다.

종래에는 시스템의 ASPM 설정은 시스템의 상태(S0~S5)에 관계없이 기본적으로 BIOS에서 Enable/Disable하도록 되어 있었다. 시스템이 Working시(S0 state)에 지원이 되는 L0s와 L1 State는 칩셋의 제조업체에서 기본적으로 지원하는 기능이나, 그 완성도에 따라서 지원하는 State가 달라질 수 있으며, 때에 따라서는 시스템의 불안정을 유발 하기도 한다. 특히, 시스템의 제어부와 디바이스간의 전원관리 ASPM 상태가 L0s, L1, 혹은 두가지 모두가 Enable 된 상태에서, 시스템 동작 모드가 S3/S4 상태로 진입한 후 다시 Resume하는 과정에서 L0s 및 L1 상태의 불안정으로 System Hang(시스템이 멈추는 현상) 혹은 Blue screen이 간헐적으로 발생할 수 있다. 따라서, System Resume시의 불안정한 상태를 막기 위해서 제어부인 칩 셋(North/South BRIDE)과 PCI Express Device(예를 들어 Video controller, Ethernet device, Wireless LAN등) 간의 ASPM(L0s/L1)을 BIOS가 지원하지 않는 시스템이 있다.

상기에서 언급된 용어 및 동작상태/전원상태들은 I사의 내용을 참조하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며 이는 해당되는 발명의 설명부분에서 상세히 그 동작 및 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 용어가 가지는 동작/의미로서 본 발명을 파악 하여야 됨을 밝혀두고자 한다.

본 발명은 시스템의 미리 정한 동작 상태에서 제어부와 디바이스 Link의 전원관리 상태를 제어하는 것을 제어하는 것을 제안한다.

본 발명은 시스템이 미리 정한 동작 모드, 예를 들어 S3/S4 상태로 진입시에는 상기 제어부와 디바이스간의 LINK에 관련된 각 전원상태, 예를 들어 L0s 및 L1을 관리하는 전원관리모드인 ASPM을 Disable로 설정하고, 시스템이 Resume될때는 상기 Link의 disable된 미리 정한 전원관리 상태 (L0s, L1)을 활성화 시켜, 제어부와 디바이스간의 LINK 전원상태인 L0s, L1을 지원할 수 있는 전원관리를 제안한다.

본 발명에 있어서, 시스템의 동작 상태인 S3/S4 에서는 제어부인 칩셋(North/South Bridge)와 Device Link에 있어서 PCI-E의 전원관리가 상기 S3/S4에 의하여 ASPM은 L2 or L3가 지원 되도록 되어 있다.

따라서 상기 S3/S4로 진입시에는 칩셋과 디바이스간의 LINK에 관련된 각 전 원상태, 예를 들어 L0s 및 L1을 관리하는 전원관리모드인 ASPM을 Disable로 설정하여도 L2, L3의 지원으로 문제될 것이 없다.

그러나, 시스템이 다시 RESUME되어 시스템의 동작 상태가 S0인 경우에는 상기 칩셋과 Device간의 PCI-E 링크의 전원관리가 상기 시스템 동작 상태(S0)로 인해 이루어지고 있지 않으므로, 상기 칩셋과 디바이스간 전원관리 상태를 L0s, L1로 하기 위해서는 별도의 ASPM 설정에 의해서만 상기 칩셋과 디바이스간 전원관리 제어가 가능하므로, 본 발명에서는 RESUME 완료시 ASPM의 L0s,L1을 활성화시켜 사용하는 것을 제안한다.

본 발명을 구현하는데 있어서, PCI-E 입출력 인터페이스에서의 ASPM은 BIOS에서 지정하는 방법으로 동작하므로, 상기 BIOS와 같이 연동하여 ASPM을 동작 시켜 줄 수 있는 Driver를 제안한다.

또한 본 발명에서의 ASPM(PCI-E방식이 지원하는 전원관리)은 연결된 각 디바이스의 동작 상태가 미리 정한 상태, 예를 들어, D0 상태(Full on, Device Active)에서, Idle상태가 미리 정한 시간 이상이 되는 경우, 상기 ASPM 절차(mechanism)은 physical layer protocol를 착수하여, 상기 Idle 링크의 전원을 Lower power state, 예를 들어 L0s 또는 L1 상태로 천이 되도록 하는 것을 제안한다.

한편, ASPM의 상태가 L0s 또는 L1인 상태에서 상기 링크의 어느 한 부분(칩셋 or 디바이스)의 트래픽 발생에 의거 디바이스의 동작상태가 D0상태로 되는 경우, ASPM을 L0상태로 천이(Transition)되도록 하는 것을 제안한다.

상기 시스템의 동작 상태 및/또는 디바이스의 동작상태가 변경되는 것은 드 라이버에 의거 감지되고 WMI-ACPI를 통한 드라이버의 명령에 의해 바이오스에 의거 ASPM의 전원상태를 천이 시키는 것을 제안한다.

또한 본 발명은 시스템의 사용 상태/전원의 종류/전원의 잔량정도등에 따라 ASPM을 배터리마이저/바이오스/사용자등에 의거 제어하는 것을 제안한다.

상기한 바와 같은 목적을 달성하기 위하여 본 발명에 따른 전원관리 제어 장치는, CPU : 시스템이 특정상태로 진입시에는 미리 정한 전원관리모드를 Disable하고, 시스템이 Resume되는 경우에는 상기 Disable된 전원관리모드를 Enable로 수행할 프로그램이 저장된 메모리부; 및 상기 CPU 및 메모리부와 접속되며 시스템에 상태에 의거 상기 전원관리 수행을 제어하는 제어부;를 포함하여 동작한다.

또한 본 발명에 따른 전원관리제어 방법은, 시스템의 동작 상태가 미리 정한 상태로 진입을 감지하는 단계; 상기 상태로의 진입을 Broadcast하는 단계; 상기 특정상태 진입 브로드캐스팅을 감지하는 단계; 현재의 전원관리상태를 확인하는 단계; 상기 확인결과에 의해 미리 정한 전원관리상태를 Enable/Disable 하도록 지시하는 단계;상기 지시에 의거 제어부의 저장값을 설정하는 단계;를 포함하여 동작한다.

이하에서는 도면을 참조하여 본 발명에 따른 전원관리 제어 장치 및 방법에 대하여 보다 상세히 설명하기로 한다.

먼저, 본 발명에서 언급되고 있는 용어 , ASPM은 PCI-E 방식에서의 제어부/ 디바이스/링크부분에 대한 적어도 하나 이상 부분의 전원관리를 나타낸다.

또한 S0-S5는 시스템의 각 동작 상태를 나타낸다.

또한 D0-D3는 시스템의 각 디바이스의 동작 상태를 나타낸다.

또한 L0, L0s, L1, L2 및 L3은 상기 ASPM에서 지원하는 PCI-E의 각 전원관리 상태를 나타낸다.

아울러, 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며 이는 해당되는 발명의 설명부분에서 상세히 그 동작 및 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 용어가 가지는 동작/의미로서 본 발명을 파악하여야 됨을 밝혀두고자 한다.

본 발명에 대한 개괄적인 내용을 하나의 실시예 의거 설명한다.

데이터 버스 방식에서 PCI-E의 등장으로 속도 및 성능적인 면에서 개선은 크게 향상되었다.

하지만, 이에 따라 제어부인 Chipset과 Device간의 PCI-E Link(버스)에서 소비되는 전력은 크게 늘어났다.

따라서, 상기 제어부와 PCI-E Device간 PCI-E 링크를 위한 전원관리 Spec.이 ASPM이다.

ASPM은 State를 L0, L0s, L1, L2, L3 로 나눌 수 있으며, System이 Woking중에는 L0, L0s, L1 state로의 진입이 가능하다. 따라서 전원관리 입장에서는 L1 State까지의 진입이 필수 요소이다.

그러나, 이 경우는 각 PCI-E 링크 디바이스의 성능에 따라 지원이 될 수도 있고 안될 수도 있다.

대부분의 문제는 System이 S3(Suspend), S4(Hibernation), S5(All power lost except wakeup on ICH)으로 진입후 Resume될 때, ASPM을 L0s 혹은 L1 State까지 지원을 하는 경우 System의 Hang 혹은 Blue Screen같은 치명적인 오류를 나타내는 경우가 발생하며, 이러한 문제점으로 L0s 및 L1을 지원하지 못하게 되는 시스템이 많은 실정이다.

본 발명은 실질적으로 ASPM의 L0s와 L1 State 지원시, System이 Woking상태에는 문제가 발생하지 않으나, 만약 System이 S3(Suspend), S4(Hibernation) or S5으로 진입후 Resume될 때, ASPM을 L0s 혹은 L1 State까지 지원을 하는 경우, 상기와 같이 문제가 발생하기 때문에 ASPM을 지원하지 않는 불합리적인 요소를 제거함이 목적이다.

따라서, 본 발명에서는 System이 S3, S4 Mode로 진입시 활성화 되어 있는 ASPM의 L0s 혹은 L1 State을 비활성화시키고, ASPM의 L0, L2 혹은 L3 State는 활성화시켜 ASPM을 이용함으로써, 시스템의 동작상에 Fail 발생하지 않도록 한다.

즉, OS (Operating system)에서 WMI-ACPI를 통하여 ASPM을 지원할 수 있는 Driver, 예를 들어 배터리 마이저(애플리케이션 소프트웨어)를 통하여, BIOS와 연계하여, ASPM의 각 전원상태를 제어하여 ASPM의 기능을 정상적으로 사용하는 것이다.

상기 ASPM의 관리 기능은 전원 종류, 예를 들어 Battery Mode혹은 AC 모드에 서 모두 적용이 가능하다.

상기와 같은 본 발명의 효과는 외부 그래픽을 사용하는 경우가 가장 크며 약 1 ~ 3Watt의 Saving효과가 있다.

기타 PCI-E에 의거 접속된 Device의 경우는 그 디바이스의 소비전력 수준에 비례하므로, Power Saving효과가 크다. 또한 AC Mode에서 Energy Star 규격을 맞추는데도 사용이 가능하다.

이하 본 발명을 각 도면을 이용하여 설명한다.

도 1은 제어부인 칩셋(North/South Bridge)과 디바이스간의 link가 PCI-E방식으로 구현되는 하나의 실시예 시스템 블럭도이다.

도면에서 보는 바와 같이, 중앙처리 장치 (CPU) (10)와, 상기 CPU와 접속되며 비디오 처리를 제어하는 Video Controller (13) 및 RAM등 시스템 메모리 (12) 를 제어하는 North Bridge (11)와, 주변기기들, 예들 들어 HDD (15), Audio Controller(16), BIOS ROM (17) 및 Ethernet/Wireless LAN/Minicard, Turbo Memory(18) 와 USB(19)등 를 제어하는 South Bridge (14) 및 입력수단인 키보드/터치 패드등을 제어하는 Embedded Controller (110)를 포함하여 구성된다.

상기 제어부(North/South Bridge)와 각 PCI Express 디바이스간의 Link는 PCI-E에 의거 이루어지고 있으며, 상기 PCI-E는 ASPM(Active State Power Management)라는 전력 관리를 지원한다. 한편, PCI-E의 등장으로 속도 및 성능적인 면에서 개선은 크게 향상되었으나 제어부인 Chipset과 Device간의 PCI-E Link에서 소비되는 전력은 크게 늘어 났다. 따라서 상기 Link의 전원관리 Spec.으로써 ASPM 제안 되었으며, 상기 ASPM에서의 전원관리 State를 일반적으로 L0, L0s, L1, L2, L3 로 구분한다.

또한 대부분의 경우 PCI-E의 ASPM은 BIOS에서 지정하는 방법으로 동작하므로, Windows OS에서 전원관리를 지정해도 BIOS에서 지원을 하지 않으면, 동작이 사실상 불가능하므로, 미리 정한 드라이버, 예를 들어 배터리 마이저가 BIOS와 같이 연동하여 ASPM이 동작되도록 한다.

본 발명에서 바이오스는 상기 드라이버의 제어 명령에 의거 ASPM을 Enable/Disable로 설정한다.

또한 상기 구성에서 시스템에서 현재 사용되는 디바이스 또는/및 프로그램 검출을 각각 수행하는 필터드라이브 또는/및 BIOS와 같이 연동하여 ASPM을 동작시키는 드라이버를 포함하고 있는 배터리 마이저(Battery Miser) 프로그램이 HDD(15)에 저장되며, RAM에서 윈도우 응용 프로그램으로 동작된다.

상기 필터드라이브의 동작에 의거 현재 동작되는 PCI Express 디바이스를 판별하여 각 디바이스별로 ASPM설정도 가능할 것이다.

여기에서 ASPM기능을 수행할 디바이스를 filter driver가 인식하는 함수는 다음과 같다.

BOOL Set Device for ASPM ( );

Return Value

Nonzero if the device is successful; otherwise 0.

상기 함수는 현재 실행되는 디바이스가 ASPM실행을 하기 위해 실행되는 함수 이다. 따라서 filter driver는 위의 함수를 hooking하여 현재 실행되는 디바이스를 알아낼 수 있다.

또한 본 발명은 시스템 부팅후 상기 시스템내의 하드웨어 디바이스들을 인식 및 설정하고 시스템의 시동(boot)을 진행하며 OS를 찾아 동작하고, 상기 배터리 마이저와 같이 연동하여 ASPM을 제어(Enable/Disable)하는 바이오스가 내장된 BIOS ROM(17)이 구성된다.

상기 도 1에서의 제어부와 각 디바이스간의 데이터 송수신은 PCI-E에 의거 수행된다.

도 2는 본 발명의 하나의 실시예로써 구성(Component) A와 B가 PCI-E Link 되어 데이터, 예를 들어 패킷(23,24)이 송수신 되는 것을 나타낸 블럭도 이다.

도면에서 보는 바와 같이, Component A (20)와 Component B (21)간의 패킷 데이터(23,24) 송수신은 PCI-E 방식에 의거 수행된다.

상기 PCI-E 링크는 두 구성(20,21)간을 a dual-simplex communications channel(단방향 데이터 버스가 2개 1조로 구성되어, 하나의 버스는 데이터 수신에만, 다른 하나의 버스는 데이터 송신에만 사용되는 구조) 에 의거 구현된다.

기본적인 PCI-E 링크는 두개의 구성, 저전력 및 다르게 구동되는 신호 Pairs등으로 구성된다. (A Link represents a dual-simplex communications channel between two components. The fundamental PCI Express Link consists of two, low-voltage, differentially driven signal pairs: a Transmit pair and a Receive pair as shown in Figure 2)

도 3은 본 발명의 다른 하나의 실시예로써, PCI-E 구조도 (Fabric Topology)이다.

도면에서 보는 바와 같이, 중앙처리 장치 (CPU) (30)와, 상기 CPU, 메모리(32), 및 각 디바이스(33, 34)와 연결되는 ROOT COMPLEX (31)를 포함한다.

한편, PCI-E는 순수한 P2P형태의 구성(Serial 통신)만 가능하기에 다른 디바이스들과의 연결을 위해 스위칭 수단(35)을 사용할 수 있다. 즉 상기 ROOT COMPLEX(31)은 다른 디바이스들(36,37,38 및 39)과의 P2P 연결을 위하여 가상적(Virtual) 또는 실제적(real)으로 스위칭 수단(35)을 포함할 수도 있다.

또한 상기 스위칭 수단을 상기 ROOT COMPLEX와 별도로 구성할 수도 있다. 따라서 상기 스위칭 수단의 구조를 통해 PCI-E는 높은 확장성과 함께 높은 I/O 성능을 보장받을 수 있다.

도 4 및 도 5는 상기 도 3의 PCI-E 구조도 (Fabric Topology)에 있어서 스위치를 사용하는 경우와 사용하지 않는 경우를 각각 나타내는 블럭도이다.

먼저, 본 발명의 PCI-E 방식을 구현하는데 있어서 스위치를 사용하지 않은 도 4를 설명한다.

PCI-E의 ASPM에서 L0s/L1은 시스템의 동작상태 S0, 또는 Device 동작 State D0에서의 Power saving을 지원하기 위한 것이다.

도 4에 나타난 바와 같이, ROOT COMPLEX (41)은 도 1의 제어부(North/South bridge, 11,14)에 해당하며, End Points (48,49)는 도 1의 각 디바이스들(13,16,18)에 해당된다고 할 수 있다.

예를 들어 PCI-E 방식에서, 각 디바이스, 예를 들어 상기 Root complex (41)와 각 device(48,49)간에 통신을 하게 될 경우에, 상기 Device 동작 state가 D0라 하더라도 계속적으로 양방간에 데이터 통신이 이루어 지지 않을 수 있다.

즉, D0상태에서 Idle Link time이 미리 정한 시간 이상이 되는 경우, PCI-E를 위한 양단 장치의 적어도 하나이상의 PCI 통신 Interface부/PCI-E Link를 L0s/L1로 진입하여 Power saving을 하게 할 수 있다.

하나의 예로써, PCI-E의 ASPM 상태가 L0s/L1로 진입한다는 의미는, PCI-E를 구현하는데 있어서, Chipset/디바이스의 Interface 통신부의 Clock을 S0/D0 상태일때 보다 적어도 낮도록 제어하여 소비전력을 줄이도록 한다.

한편, 데이터 송수신등의 임의의 Interrupt에 의해서 양방간에 데이터 통신이 있다는 것을 알게 되는 경우, PCI interface부가 다시 L0로 천이되도록 하여 통신을 개시 할 것이다.

한편, 도 4의 두 구성간의 데이터 송수신에 있어서, upstream이라는 것은 도 1의 칩셋에 해당하는 Root complex (41)가 현재 PCI interface를 하는 Endpoint (48,49)에서 data를 수신(RX)하는 것을 의미하고, Downstream은 도 1의 칩셋에 해당하는 root complex (41)에서 디바이스에 해당하는 End point(48,49)로 데이터를 전송(TX)하는 것을 의미한다.

따라서, BIOS가 RootPort의 ASPM의 enabled 의미는, 도 4에서 TX부(41a/41b) 및 RX부 (41c/41d)의 인터페이스부가 L0s/L1 state로 진입할 수 있게 enable됨을 의미한다.

또한 Endport에서 ASPM의 enabled 의미는, 도 4에서 TX부 (48a/49b) 및 RX부(48c/49c)가 L0s/L1 state로 진입할 수 있게 enabled됨을 의미한다.

상기와 같이 전원관리 상태가 천이 됨으로써, Rx와 TX에서의 Link 전원 관이 상태가 L0s/L1에 진입하게 되어 Power saving이 가능하게 된다.

도 5는 상기 도 3의 PCI-E 구조도 (Fabric Topology)에 있어서 스위치를 사용하는 경우를 나타내는 블럭도이다.

도면에서 보는 바와 같이, 제어부인 칩셋에 해당하는 ROOT COMPLEX (51), 각 디바이스에 해당하는 END POINT (58,59)와, 상기 ROOT COMPLEX 및 END POINT를 연결해 주는 스위칭 수단 (55)를 포함하여 구성된다.

상기 스위칭 수단은 상기 도 3에서 설명한 바와 같이, PCI-E에서의 P2P를 구현하기 위한 것이다.

도 6은 도 1, 도 2 및 도 4에서 두개의 구성, 예를 들어 제어부와 디바이스, Component A와 Component B, Root Complex와 End point간의 데이터 송수신이 수행되는 transaction layer overview를 나타낸 도면이다.

도면에서 보는 바와 같이, 각 송수신 장치마다 데이터 송수신을 위해 미리 정한 통신 계층 (60, 61)과 각 계층에 필요한 통신 프로토콜이 각각 저장되어 있다.

도면에서, 데이터 링크층(60a)은 송신측(60) 상위층(예를 들어 네트웍층등)(미도시)으로부터 수신된 데이터 및 정보에다 네트웍 종류에 맞춘 형식으로 수신측(61)의 정보등을 추가하며, 물리층(60b)은 상기 데이터 링크층으로 부터 수신 된 데이터 및 정보를 신호, 예를 들어 2진수로 변환 및 부호화 하여 수신측(61)의 물리층(61b)로 전송한다.

수신측(61)의 물리계층(61b)에서는 상기 수신된 신호를 데이터로 변환하여 데이터 링크층(61a)로 전송한다.

한편, 상기 언급된 transaction은 양방향 통신에 의거 송신측/수신측이 수신측/송신측으로 변환되어 동작하기 때문에 그에 따라 역활이 변환(RX/TX)되어 수행된다.

도 7a는 PCI-E의 전원관리 ASPM구현을 위해 바이오스와 함께 연동하여 동작할 드라이버,예를 들어 배터리 마이저(Battery Miser)가 포함된 블럭도이다.

도면에서 보는 바와 같이, 메모리부(70)(예를 들어 HDD, RAM)에는 BIOS와 같이 연동하여 본 발명의 ASPM을 동작시킬 OS(70a) 및Application인 Battery Miser(70b)가 저장되어 있으며, Battery Miser는 RAM 상주 프로그램이다.

또한 BIOS ROM (71)에는 디바이스간 데이터 송수신을 위한 인터페이스(WMI-ACPI)부(71a) 및 본 발명의 ASPM를 제어할 바이오스 서비스 Routine (71b)가 저장되어 있다.

상기 배터리 마이저, BIOS, 필터드라이버와의 동작으로 각 디바이스의 상태, 입력전원 또는/및 상기 입력전원중 어느 하나이상의 입력전원에 대한 전원 잔량등을 고려하여 ASPM을 Enable/Disable하도록 제어한다.

물론 상기 ASPM의 Enable/Disable 제어는 사용자가 임의로 제어할 수도 있다.

상기 배터리 마이저는 시스템의 동작상태를 입수하여 그에 의거 ASPM이 설정(Enable/Disable) 되도록 바이오스에 명령을 전달한다. 상기 명령을 받은 바이오스는 ASPM 설정을 제어하고, 상기 설정된 ASPM 정보로 제어부의 레지스터를 설정한다.

도 7b는 배터리 마이저를 이용하여 시스템의 상태에 따라 ASPM을 Enable/Disable하는 것을 나타내는 하나의 실시예이다.

먼저, 시스템(74)의 동작상태가 S0,S1,S2에서 S3, S4 또는 S5로 되는 경우, ASPM을 Disable로 되도록 한다.

한편, 시스템의 상태가 S3, S4 또는 S5에서 Resume되는 경우에는 ASPM이 Enable되도록 한다.

상기 ASPM의 Enable/Disable의 설정은 시스템 상태에 의거 배터리 마이저 및 바이오스에 의거 자동으로 수행하도록 설정하거나, 미리 정한 하나이상의 키를 입력하여 사용자가 제어할 수도 있을 것이다.

상기 시스템 동작 상태 S0-S5등은 I사를 포함한 여러 회사에서 정한 ACPI (Advanced Configuration and Power Interface Specification) 상태를 기본으로 한다.

도 8은 배터리 마이저 APPLICATION을 이용하여 제어부에 접속된 각 디바이스들의 ASPM을 설정하는 것을 나타낸 도면이다.

기본적으로 시스템 및 각 디바이스들(Wireless Lan, Ethernet LAN, Video card, Turbo memory등)은 PCI-E 방식에 의거 데이터 송수신이 수행된다.

배터리 마이저는 시스템의 상태가 변경되는지를 확인하여 PCI-E Link state를 변경하도록 한다. 예를 들어 시스템의 동작상태가 S0,S1,S2에서 S3, S4 또는 S5로 되는 경우, ASPM을 Disable로 되도록 바이오스에 알린다.

한편, 시스템의 상태가 S3, S4 또는 S5에서 Resume되는 경우에는 ASPM이 L0s/L1 상태로 Enable되도록 한다.

상기 ASPM의 Enable/Disable 동작은 각각 디바이스 별(Wireless Lan, Ethernet LAN, Video card, Turbo memory등)(81)로의 제어도 가능하다.

또한 상기 ASPM 설정에 있어서, 시스템의 동작 상태 또는/및 각 디바이스 동작 상태을 고려하여 설정할 수 있음도 이미 설명되었다.

상기와 같은 ASPM의 Enable/Disable 동작 설정은 프로그램, 예를 들어 배터리 마이저/바이오스에 수행됨이 일반적이나, 사용자에 의거 설정도 가능하다.

예를 들어, 사용자가 미리 정한 하나 이상의 입력수단(예를 들어, hot key설정, 미리 정한 키를 조합함)을 이용하여 ASPM을 위한 PCI-E Link state를 변경할 수 있다. 또한 각 디바이스별(81b, 81c)로도 설정 할 수 있다.

상기 ASPM의 Enable/Disable 설정 과정 또는/및 설정된 상태가 출력수단에 디스플레이 될 수도 있다.

한편, 상기 PCI-E에서의 ASPM을 구현하는데 있어서, 시스템의 상태/각 디바이스 상태 뿐만아니라 동작되는 전원의 종류/동작되는 전원의 현재 상태등이 고려되어 ASPM을 Enable/Disable 설정되도록 할 수 있으며, 또한 상기 설정을 하는데 있어서도 상기에서 언급한 설정 종류 및/또는 방법들을 참고하여 자동/수동으로 설 정할 수 있을 것이다.

아래 표 1은 각 입력전원과 각 전원에 따라 시스템 운용을 어떻게 할 것인지에 따른 PCI-E ASPM을 설정하는 윈도우즈 전원정책에 따른 ASPM 설정 내용을 나타낸 것이다.

시스템 운용(윈도우 전원정책)에 따른 ASPM 설정

입력전원	High Performance	Balanced	Power saving	Remarks
AC	off (Disabled)	L0s	L0s/L1
DC	off (Disabled)	L0s/L1	L0s/L1

상기에 나타난 바와 같이, 시스템의 운용을 High performance로 동작하기를 원하는 경우에는, ASPM을 설정하지 않은(Disabled) 오프 상태로 유지하여 시스템이 지체없이 동작할 수 있는 상태로 유지시킨다.

한편, 시스템의 운용을 조화롭게(balanced) 동작하기를 원하는 경우에는 그에 맞도록 ASPM을 설정한다. 이 경우에 상기 표 1에 나와 있는 바와 같이 각 전원별(AC/DC)로 차별적으로 설정할 수도 있지만 이에 한정되지 않는다.

또한 시스템의 운용을 전원 절약 (Power Saving)으로 동작하기를 원하는 경우에는 그에 맞도록 ASPM을 설정한다. 이 경우에 상기 표 1에 나와 있는 바와 같이 설정할 수도 있지만 이에 한정되지 않는다.

상기 도 8 및 표 1에서의 ASPM을 설정하는데 있어서, 사용될 전원의 현재 전원상태/전원상태에 의한 시스템 운용방향등을 고려할 수도 있다.

배터리 용량	시스템운용방향	ASPM 설정	Remarks
75% 이상	High Performace	Disable
50% ~ 75%	Balanced	기설정된 상태 유지
50%이하	Power saving	Enable

상기 설정 및 본 발명에서의 설정 동작들은 배터리 마이저/바이오스 및/또는 사용자가 미리 정한 하나 이상의 입력수단을 이용하여 수행할 수 있다.

도 9는 시스템의 동작 상태가 S3/S4로 진입시 PCI-E의 ASPM State중 L0s/L1을 바이오스가 Disable로 설정하는 것을 나타내는 흐름도이다.

도면에 나타난 바와 같이, 시스템의 동작 상태가 미리 정한 S3/S4로 진입하는 경우, 상기 상태로의 진입을 Broadcast하고, 상기 상태를 HDD에 저장되어 있는 배터리 마이저가 감지한다. (S 901, S 903).

상기에서 시스템의 동작상태가 S3/S4등으로 되었을때, O/S가 상기 S3/S4상태를 브로드캐스트한다. S0인 Working 상태에서 S3/S4/S5로 진입을 하는 경우 O/S에서 현재 진입을 알려주고, Resume되면, 다시 S0 상태가 되었다고 알려 주게 된다.

상기 배터리 마이저는 현재의 PCI-E의 ASPM상태를 확인한다. (S 905).

상기 확인결과, ASPM이 L0s/L1등으로 Enable되어 있는 경우, 바이오스에 상기 설정된 ASPM 상태를 Disable하도록 명령한다. (S 907, S 909).

상기와 같은 제어 명령에 의거 바이오스는 현재 설정된 ASPM이 Disable 되도록 제어부 (North/South Bridge)의 register값을 setting한다. (S 911).

시스템은 S3/S4 상태로 진입 및 유지된다. (S 913).

상기 단계에서 S903-S909은 배터리 마이저에 의거 동작된다.

도 10은 시스템의 상태가 S3/S4에서 Resume시 PCI-E의 ASPM State중 L0s/L1로 바이오스가 Enable로 설정하는 것을 나타내는 흐름도이다.

도면에 나타난 바와 같이, 시스템의 동작 상태가 S3/S4에서, 사용자의 입력 또는 데이터의 수신등으로 인해, 시스템이 Resume되어 OS가 부팅된다. (S 1001, S 1003).

상기 배터리 마이저는 현재의 PCI-E의 ASPM상태를 확인한다. (S 1005).

상기 확인결과, ASPM이 Disable되어 있는 경우, 상기 배터리 마이저는 바이오스에 상기 설정된 ASPM 상태를 Enable하도록 명령한다. (S 1007, S 1009).

상기와 같은 제어 명령에 의거 바이오스는 현재 설정된 ASPM이 Enable 되도록 제어부 (North/South Bridge)의 register값을 setting하고 이에 의거 시스템은 동작된다. (S 1001, S 1003).

상기 단계에서 S 1005-S 1009는 배터리 마이저에 의거 동작된다.

한편, 상기 시스템이 RESUME되는 경우, ASPM이 이미 Enable로 설정된 경우도 있을 수 있으므로, ASPM 설정값을 레지스터에서 확인하는 과정을 통해, 만약 이미 설정되어 있다면 별도의 동작없이 ASPM이 enable 상태로 동작되도록 한다.

상기와 같은 경우는 시스템이 S3/S4로 진입시 ASPM을 disable하지 않을 경우도 해당된다. 즉, 상기 시스템이 S3/S4로 되는 경우, ASPM이 이미 Disable로 설정된 경우도 있을 수 있으므로, ASPM 설정값을 레지스터에서 확인하는 과정을 통해, 만약 이미 설정되어 있다면 별도의 동작없이 ASPM이 disable 상태로 동작되도록 한다.

상기한 바와 같이, 본 발명의 각 실시 예에 따른 전원 관리 제어 장치 및 방법은, 시스템이 미리 정한 동작 모드, 예를 들어 S3/S4로 진입시에는 제어부인 칩셋과 디바이스간의 Active 상태에서의 LINK에 관련된 각 전원관리상태, 예를 들어 L0s 및 L1을 관리하는 전원관리모드인 ASPM(Active State Power Management)을 Disable로 설정하고, 시스템이 Resume될 때는 상기 disable된 ASPM state (L0s, L1)을 다시 활성화시켜, 상기 칩셋과 디바이스간의 LINK 전원모드 상태인 L0s, L1을 지원할 수 있는 전원관리 제어 장치 및 방법에 관한 것이다.

이상, 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 당업자라면, 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서, 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.

상기된 바와 같은 본 발명에 따른 전원관리 제어 장치 및 방법은, 시스템이 특정 상태로 진입하는 경우에는 미리 정한 전원관리 상태를 disable하고, 시스템이 원 상태로 되는 경우에는 상기 disable된 전원상태를 enable시킴으로써 전원 saving효과가 있다.

또한 본 발명은 시스템의 각 운용방향 및/또는 사용전원에 의거 상기 전원관리 설정을 on/off 제어함으로써 전원 사용을 효과적으로 수행할 수 있다.

Claims

CPU ;

적어도 하나 이상의 프로그램이 저장된 메모리부; 및

상기 CPU 및 메모리부와 접속되며 시스템의 동작 상태에 의거 미리 정한 전원관리모드 수행을 제어하는 제어부; 를 포함하고,

상기 적어도 하나 이상의 프로그램은 상기 시스템의 동작 상태가 S3 또는 S4의 상태로 진입시에는 미리 정한 링크 전원 상태에 대한 전원관리모드를 Disable하고, 상기 시스템의 동작 상태가 S0 상태로 Resume되는 경우에는 상기 Disable된 전원관리모드를 Enable하며,

상기 링크는 상기 제어부와 PCI-E DEVICE 사이에 형성된 듀얼-심플렉스 통신 채널인

전원관리제어 장치.
제 1항에 있어서,

상기 메모리부에는 상기 전원관리를 수행할 OS, 상기 적어도 하나 이상의 프로그램 및 BIOS가 저장되며,

상기 OS, 상기 적어도 하나 이상의 프로그램 및 BIOS는 서로 연계하여 상기 전원관리모드를 수행하는

전원관리제어 장치.
제 2항에 있어서,

상기 적어도 하나 이상의 프로그램은 상기 메모리부 중 HDD 또는 ROM에 저장되며,

상기 OS 또는 BIOS는 상기 적어도 하나 이상의 프로그램과 연계하여 상기 전원관리모드를 수행하는

전원관리제어 장치.
삭제
삭제
시스템의 동작 상태가 미리 동작 정한 동작 상태로 진입하는 것 또는 상기 미리 정한 상태 외의 상태로 resume되는 것을 감지하는 단계;

상기 진입하는 것 또는 resume되는 것을 Broadcast하는 단계;

상기 진입 또는 resume에 대한 브로드캐스팅을 감지하는 단계;

현재 링크의 링크 전원 상태가 미리 정한 링크 전원 상태에 있는지 확인하는 단계; 및

상기 확인결과에 기초하여 상기 미리 정한 링크 전원 상태에 대한 전원관리모드를 Enable 또는 Disable로 설정하도록 지시하는 단계;

를 포함하며,

상기 미리 정한 동작 상태는 S3 및 S4 상태를 포함하고,

상기 링크는 제어부와 PCI-E DEVICE 사이에 형성된 듀얼-심플렉스 통신 채널이고,

상기 진입 또는 resume을 감지하는 단계 이후에 상기 시스템의 동작 상태의 변화를 다시 감지하기 전까지는 상기 미리 정한 링크 전원 상태에 대한 전원관리모드의 설정을 유지하는

전원관리 제어 방법.
삭제
삭제
제 6항에 있어서,

현재의 링크 전원 상태에 대한 전원관리모드를 확인하여, 미리 정한 전원관리모드인 L0s/L1가 Enable/Disable되도록 BIOS에 지시하는 단계를 더 포함하는

전원관리 제어 방법.
제 9항에 있어서,

상기 지시에 의거 상기 BIOS는 현재 설정된 전원관리모드가 변경되도록 제어부의 register값을 setting 하는

전원관리 제어 방법.
제 6항에 있어서,

상기 시스템의 각 운용방향 또는 사용전원의 하나 이상의조건에 의거, 상기 미리 정한 전원관리모드인 L0s/L1을 복수개의 동작상태로 조합하여 운용하는

전원관리 제어 방법.