KR102100707B1 - 데이터 저장 장치 - Google Patents

데이터 저장 장치 Download PDF

Info

Publication number
KR102100707B1
KR102100707B1 KR1020130097803A KR20130097803A KR102100707B1 KR 102100707 B1 KR102100707 B1 KR 102100707B1 KR 1020130097803 A KR1020130097803 A KR 1020130097803A KR 20130097803 A KR20130097803 A KR 20130097803A KR 102100707 B1 KR102100707 B1 KR 102100707B1
Authority
KR
South Korea
Prior art keywords
controller
nonvolatile memory
memory device
data storage
storage device
Prior art date
Application number
KR1020130097803A
Other languages
English (en)
Other versions
KR20150021156A (ko
Inventor
박승진
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130097803A priority Critical patent/KR102100707B1/ko
Priority to US14/092,486 priority patent/US9324444B2/en
Publication of KR20150021156A publication Critical patent/KR20150021156A/ko
Application granted granted Critical
Publication of KR102100707B1 publication Critical patent/KR102100707B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0634—Configuration or reconfiguration of storage systems by changing the state or mode of one or more devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Power Engineering (AREA)
  • Power Sources (AREA)
  • Memory System (AREA)

Abstract

본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 동작 상태에 따라 전력 소모를 조절할 수 있는 데이터 저장 장치에 관한 것이다. 상기 데이터 저장 장치는, 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치와 채널을 통해서 연결되고, 상기 불휘발성 메모리 장치의 동작을 제어하도록 구성된 컨트롤러를 포함하되, 상기 컨트롤러는 상기 채널을 통해서 데이터가 전송되는지의 여부에 따라서 사용하는 내부 클럭의 주기와 내부 전압의 레벨을 변경하도록 구성된다.

Description

데이터 저장 장치{DATA STORAGE DEVICE}
본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 동작 상태에 따라 전력 소모를 조절할 수 있는 데이터 저장 장치에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
데이터 저장 장치는 호스트 장치의 요청이 있을 때, 요청에 응답하여 내부적으로 동작을 수행할 수 있다. 데이터 저장 장치는 호스트 장치의 요청이 없을 때, 백그라운드(background) 동작을 수행할 수 있다. 또한 데이터 저장 장치는 호스트 장치의 요청이 없을 때, 유휴(idle) 상태 또는 절전 상태로 동작할 수 있다. 이처럼 데이터 저장 장치는 여러 동작 상태들로 동작할 수 있으며, 각각의 상태로 동작할 때 소모하는 전력 역시 달라질 수 있다.
본 발명의 실시 예는 전력 소모를 조절할 수 있는 데이터 저장 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는, 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치와 채널을 통해서 연결되고, 상기 불휘발성 메모리 장치의 동작을 제어하도록 구성된 컨트롤러를 포함하되, 상기 컨트롤러는 상기 채널을 통해서 데이터가 전송되는지의 여부에 따라서 사용하는 내부 클럭의 주기와 내부 전압의 레벨을 변경하도록 구성된다.
본 발명의 다른 실시 예에 따른 데이터 저장 장치는, 불휘발성 메모리 장치; 및 외부 장치의 요청에 따라서 상기 불휘발성 메모리 장치의 동작을 제어하도록 구성된 컨트롤러를 포함하되, 상기 컨트롤러는 상기 불휘발성 메모리 장치의 동작 상태에 따라서 저속 모드와 고속 모드 중 어느 하나로 동작하도록 구성된다.
본 발명의 실시 예에 따르면 동작 상태에 따라서 사용하는 내부 클럭의 주파수와 내부 전압의 레벨을 조절할 수 있기 때문에 데이터 저장 장치의 전력 소모가 감소될 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블럭도이다.
도 2는 도 1에 도시된 클럭 생성기를 예시적으로 보여주는 블럭도이다.
도 3은 도 1에 전원 공급기를 예시적으로 보여주는 블럭도이다.
도 4는 본 발명의 실시 예에 따른 데이터 저장 장치의 읽기 동작 동안 클럭과 전압 조절 동작을 예시적으로 설명하기 위한 타이밍도이다.
도 5는 본 발명의 실시 예에 따른 데이터 저장 장치의 쓰기 동작 동안 클럭과 전압 조절 동작을 예시적으로 설명하기 위한 타이밍도이다.
도 6은 본 발명의 다른 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블럭도이다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작을 설명하기 위한 순서도이다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 10은 도 9에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블럭도이다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블럭도이다. 도 2는 도 1에 도시된 클럭 생성기를 예시적으로 보여주는 블럭도이다. 그리고 도 3은 도 1에 전원 공급기를 예시적으로 보여주는 블럭도이다.
데이터 저장 장치(100)는 호스트 장치(도시되지 않음)의 요청에 응답하여 동작하도록 구성될 수 있다. 데이터 저장 장치(100)는 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장하도록 구성될 수 있다. 데이터 저장 장치(100)는 메모리 시스템이라고도 불릴 수 있다. 데이터 저장 장치(100)는 메모리 카드로 구성될 수 있다. 데이터 저장 장치(100)는 솔리드 스테이트 드라이브(Solid State Drive: SSD)로 구성될 수 있다. 데이터 저장 장치(100)는 다양한 인터페이스를 통해 호스트 장치(도시되지 않음)와 연결될 수 있다.
도 1을 참조하면, 데이터 저장 장치(100)는 컨트롤러(110) 및 불휘발성 메모리 장치(160)를 포함할 수 있다.
컨트롤러(110)는 호스트 장치(도시되지 않음)로부터의 요청에 응답하여 불휘발성 메모리 장치(160)를 제어하도록 구성될 수 있다. 예를 들면, 컨트롤러(110)는 불휘발성 메모리 장치(160)로부터 독출된 데이터를 호스트 장치(도시되지 않음)로 제공하도록 구성될 수 있다. 다른 예로서, 컨트롤러(110)는 호스트 장치(도시되지 않음)로부터 제공된 데이터를 불휘발성 메모리 장치(160)에 저장하도록 구성될 수 있다. 이러한 동작을 위해서, 컨트롤러(110)는 불휘발성 메모리 장치(160)의 읽기, 쓰기(또는, 프로그램) 및 소거 동작을 제어하도록 구성될 수 있다.
불휘발성 메모리 장치(160)는 데이터 저장 장치(100)의 저장 매체로서 동작할 수 있다. 이하에서, 낸드(NAND) 플래시 메모리 장치로 구성된 불휘발성 메모리 장치(160)가 예시될 것이다. 그러나, 불휘발성 메모리 장치(160)는 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(tunneling magneto-resistive: TMR) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device: PRAM), 전이 금속 산화물(transition metal oxide)을 이용한 저항성 메모리 장치(resistive memory device: RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다. 불휘발성 메모리 장치(160)는 낸드 플래시 메모리 장치와 위에서 언급한 다양한 형태의 불휘발성 메모리 장치의 조합으로 구성될 수 있다.
컨트롤러(110)는 데이터 저장 장치(100)의 제반 동작을 제어하기 위한 펌웨어 또는 소프트웨어를 구동하도록 구성될 수 있다. 불휘발성 메모리 장치(160)는 구조적인 특징으로 인해서 페이지 단위로 읽기 또는 프로그램 동작을 수행할 수 있다. 또한, 불휘발성 메모리 장치(160)는 구조적인 특징으로 인해서 블럭 단위로 소거 동작을 수행할 수 있다. 불휘발성 메모리 장치(160)는 구조적인 특징으로 인해서 덮어쓰기(overwrite)가 불가능할 수 있다. 불휘발성 메모리 장치(160)의 이러한 특징들 때문에, 컨트롤러(110)는 플래시 변환 계층(flash translation layer: FTL)이라 불리는 추가적인 펌웨어 또는 소프트웨어를 구동하도록 구성될 수 있다.
컨트롤러(110)는 마이크로 컨트롤 유닛(120), 메모리 인터페이스(130), 클럭 생성기(140) 및 전원 공급기(150)를 포함할 수 있다. 비록 도시되지는 않았지만, 컨트롤러(110)는 호스트 인터페이스, 동작 메모리 장치, 에러 정정 코드(error correction code: ECC) 유닛과 같은 기능 블럭을 더 포함할 수 있다.
마이크로 컨트롤 유닛(120)은 동작 메모리 장치(도시되지 않음)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 컨트롤러(120)의 제반 동작을 제어하도록 구성될 수 있다.
메모리 인터페이스(130)는 컨트롤러(110)와 불휘발성 메모리 장치(160)를 인터페이싱하도록 구성될 수 있다. 메모리 인터페이스(130)는 마이크로 컨트롤 유닛(120)의 제어에 따라서 불휘발성 메모리 장치(160)를 제어하도록 구성될 수 있다. 예를 들면, 메모리 인터페이스(130)는 불휘발성 메모리 장치(160)를 제어하기 위한 제어 신호들을 불휘발성 메모리 장치(160)로 제공하도록 구성될 수 있다. 메모리 인터페이스(130)를 통해서 제공되는 제어 신호들에 따라서, 불휘발성 메모리 장치(160)에 명령 및 어드레스가 제공될 수 있다. 메모리 인터페이스(130)는 불휘발성 메모리 장치(160)와 데이터를 주고 받도록 구성될 수 있다. 메모리 인터페이스(130)는 채널(CH)을 통해서 불휘발성 메모리 장치(160) 제어 신호들을 제공하고, 데이터를 주고 받을 수 있다.
메모리 인터페이스(130)는 불휘발성 메모리 장치(160)의 동작 상태에 따라서 컨트롤러(110)의 동작 클럭과 동작 전압을 동적으로 조절하기 위한 제어 신호(FVA)를 발생하도록 구성될 수 있다. 예를 들면, 메모리 인터페이스(130)는 불휘발성 메모리 장치(160)의 읽기 또는 쓰기 동작을 제어하는 동안 제어 신호(FVA)를 발생할 수 있다. 다른 예로서, 메모리 인터페이스(130)는 채널(CH)을 통해서 데이터가 전송되도록 제어하는 동안 제어 신호(FVA)를 발생할 수 있다. 즉, 메모리 인터페이스(130)는 불휘발성 메모리 장치(160)로부터 데이터가 전송되도록 제어하는 동안 제어 신호(FVA)를 발생할 수 있다. 메모리 인터페이스(130)는 불휘발성 메모리 장치(160)로 데이터가 전송되도록 제어하는 동안 제어 신호(FVA)를 발생할 수 있다.
메모리 인터페이스(130)를 통해서 발생된 제어 신호(FVA)는 마이크로 컨트롤 유닛(120), 클럭 생성기(140) 및 전원 공급기(150)로 제공될 수 있다. 마이크로 컨트롤 유닛(120)은 제공된 제어 신호(FVA)에 근거하여 데이터 저장 장치(100)의 동작 상태를 판단할 수 있다. 클럭 생성기(140)는 제공된 제어 신호(FVA)에 응답하여 클럭 생성 동작을 동적으로 수행할 수 있다. 전원 공급기(150)는 제공된 제어 신호(FVA)에 응답하여 전원 생성 동작을 동적으로 수행할 수 있다.
클럭 생성기(140)는 컨트롤러(110) 내부에서 사용되는 클럭(CLK)을 생성하도록 구성될 수 있다. 클럭 생성기(140)에 의해서 생성된 클럭(CLK)은 컨트롤러(110)에 포함된 기능 블럭들(예를 들면, 마이크로 컨트롤 유닛(120), 메모리 인터페이스(130) 등)의 동작 클럭으로 사용될 수 있다. 클럭 생성기(140)는 메모리 인터페이스(130)로부터 제공된 제어 신호(FVA)에 따라서 출력 클럭(CLK)의 주파수 또는 주기를 가변할 수 있다.
도 2를 참조하면, 클럭 생성기(140)는 클럭 주파수 제어 블럭(141) 및 클럭 생성 블럭(143)을 포함할 수 있다. 클럭 주파수 제어 블럭(141)은 클럭 생성 블럭(143)을 제어하도록 구성될 수 있다. 클럭 생성 블럭(143)은 클럭 주파수 제어 블럭(141)으로부터 제공되는 제어 신호(FC)에 따라서 다양한 주파수를 갖는 출력 클럭(CLK)을 생성하도록 구성될 수 있다.
클럭 주파수 제어 블럭(141)은 메모리 인터페이스(130)로부터 제공된 제어 신호(FVA)에 응답하여 출력 클럭(CLK)의 주파수 또는 주기가 가변되도록 클럭 생성 블럭(143)을 제어할 수 있다. 예를 들면, 클럭 주파수 제어 블럭(141)은 메모리 인터페이스(130)로부터 활성화된 제어 신호(FVA)가 제공되면, 높은 주파수를 갖는 출력 클럭(CLK), 즉, 주기가 짧은 출력 클럭(CLK)이 생성되도록 클럭 생성 블럭(143)을 제어할 수 있다. 다른 예로서, 클럭 주파수 제어 블럭(141)은 메모리 인터페이스로부터 비활성화된 제어 신호(FVA)가 제공되면, 낮은 주파수를 갖는 출력 클럭(CLK), 즉, 주기가 긴 출력 클럭(CLK)이 생성되도록 클럭 생성 블럭(143)을 제어할 수 있다.
전원 공급기(150)는 컨트롤러(110) 내부에서 사용되는 전원과 불휘발성 메모리 장치을(160)에 제공될 전원을 생성하도록 구성될 수 있다. 전원 공급기(150)에 의해서 생성된 전원(예를 들면, 전압)은 컨트롤러(110)에 포함된 기능 블럭들(예를 들면, 마이크로 컨트롤 유닛(120), 메모리 인터페이스(130) 등)의 동작 전원으로 사용될 수 있다. 전원 공급기(150)는 메모리 인터페이스(130)로부터 제공된 제어 신호(FVA)에 따라서 출력 전압(VLT)의 레벨을 가변할 수 있다.
도 3을 참조하면, 전원 공급기(150)는 전압 레벨 제어 블럭(152) 및 전압 생성 블럭(154)을 포함할 수 있다. 전압 레벨 제어 블럭(152)은 전압 생성 블럭(154)을 제어하도록 구성될 수 있다. 전압 생성 블럭(154)은 전압 레벨 제어 블럭(VC)으로부터 제공되는 제어 신호(VC)에 따라서 다양한 레벨을 갖는 출력 전압(VLT)을 생성하도록 구성될 수 있다.
전압 레벨 제어 블럭(152)은 메모리 인터페이스(130)로부터 제공된 제어 신호(FVA)에 응답하여 출력 전압(VLT)의 레벨이 가변되도록 전압 생성 블럭(154)을 제어할 수 있다. 예를 들면, 전압 레벨 제어 블럭(152)은 메모리 인터페이스(130)로부터 활성화된 제어 신호(FVA)가 제공되면, 높은 레벨을 갖는 출력 전압(VLT)이 생성되도록 전압 생성 블럭(154)을 제어할 수 있다. 다른 예로서, 전압 레벨 제어 블럭(152)은 메모리 인터페이스(130)로부터 비활성화된 제어 신호(FVA)가 제공되면, 낮은 레벨을 갖는 출력 전압(VLT)이 생성되도록 전압 생성 블럭(154)을 제어할 수 있다.
도 4는 본 발명의 실시 예에 따른 데이터 저장 장치의 읽기 동작 동안 클럭과 전압 조절 동작을 예시적으로 설명하기 위한 타이밍도이다. 도 4를 참조하면, 불휘발성 메모리 장치(도 1의 160)가 동작을 수행하지 않는 유휴 기간(IDLE)과 불휘발성 메모리 장치(160)가 읽기 동작을 수행하는 읽기 기간(RD)이 도시되어 있다.
컨트롤러(110)의 동작 클럭과 동작 전압을 동적으로 조절하기 위한 제어 신호(FVA)는 불휘발성 메모리 장치(160)의 동작 상태에 따라서 활성화되거나 비활성화될 수 있다. 예를 들면, 제어 신호(FVA)는 불휘발성 메모리 장치(160)가 읽기 동작을 수행하는 읽기 기간(RD) 동안 활성화될 수 있다. 제어 신호(FVA)는 불휘발성 메모리 장치(160)가 동작을 수행하지 않는 유휴 기간(IDLE) 동안 비활성화될 수 있다.
컨트롤러(110)의 동작 클럭과 동작 전압을 동적으로 조절하기 위한 제어 신호(FVA)는 읽기 기간(RD) 중에서도 채널(CH)을 통해서 데이터(D0~Dn)가 전송되는 기간(t3_r) 동안 활성화될 수 있다. 즉, 제어 신호(FVA)는 메모리 인터페이스(도 1의 130)가 데이터(D0~Dn) 전송을 위해서 빠르게 동작하는 동안 활성화될 수 있다. 제어 신호(FVA)는 채널(CH)을 통해서 데이터가 전송되는 기간(t3_r)을 제외한 나머지 기간, 예를 들면, 읽기 동작을 제어 또는 설정하기 위한 기간(t1_r), 메모리 셀로부터 데이터가 센싱되는 기간(t2_r) 동안 비활성화될 수 있다.
제어 신호(FVA)가 비활성화되는 기간 동안, 클럭 생성기(도 1의 140)로부터 출력되는 클럭(CLK)의 주파수는 낮아질 수 있다. 즉, 제어 신호(FVA)가 비활성화되는 기간 동안 출력되는 클럭(CLK)의 주기(T1)는 제어 신호(FVA)가 활성화되는 기간 동안 출력되는 클럭(CLK)의 주기(T2)보다 길어질 수 있다. 반대로, 제어 신호(FVA)가 활성화되는 기간 동안, 클럭 생성기(140)로부터 출력되는 클럭(CLK)의 주파수는 높아질 수 있다. 즉, 제어 신호(FVA)가 활성화되는 기간 동안 출력되는 클럭(CLK)의 주기(T2)는 제어 신호(FVA)가 비활성화되는 기간 동안 출력되는 클럭(CLK)의 주기(T1)보다 짧아질 수 있다.
예시적으로, 제어 신호(FVA)가 활성화되는 기간 동안 출력되는 클럭(CLK)의 주기(T2)는 컨트롤러(110)가 정상 모드 또는 고속 모드로 동작할 때 필요한 클럭 주기와 동일할 것이다. 제어 신호(FVA)가 비활성화되는 기간 동안 출력되는 클럭(CLK)의 주기(T1)는 컨트롤러(110)가 절전 모드 또는 저속 모드로 동작할 때 필요한 클럭 주기와 동일할 것이다.
제어 신호(FVA)가 비활성화되는 기간 동안, 전원 공급기(도 1의 150)로부터 출력되는 전압(VLT)의 레벨은 낮아질 수 있다. 즉, 제어 신호(FVA)가 비활성화되는 기간 동안 출력되는 전압(VLT)의 레벨(V1)은 제어 신호(FVA)가 활성화되는 기간 동안 출력되는 전압(VLT)의 레벨(V2)보다 낮아질 수 있다. 반대로, 제어 신호(FVA)가 활성화되는 기간 동안, 전원 공급기(150)로부터 출력되는 전압(VLT)의 레벨은 높아질 수 있다. 즉, 제어 신호(FVA)가 활성화되는 기간 동안 출력되는 전압(VLT)의 레벨(V2)은 제어 신호(FVA)가 비활성화되는 기간 동안 출력되는 전압(VLT)의 레벨(V1)보다 높아질 수 있다.
예시적으로, 제어 신호(FVA)가 활성화되는 기간 동안 출력되는 전압(VLT)의 레벨은 컨트롤러(110)가 정상 모드 또는 고속 모드로 동작할 때 필요한 전압 레벨과 동일할 것이다. 제어 신호(FVA)가 비활성화되는 기간 동안 출력되는 전압(VLT)의 레벨은 컨트롤러(110)가 절전 모드 또는 저속 모드로 동작할 때 필요한 전압 레벨과 동일할 것이다.
이러한 동작을 통해서, 불휘발성 메모리 장치(160)로부터 컨트롤러(110)로 데이터가 전송되는 기간 동안 높은 주파수의 클럭과 높은 레벨의 전압이 사용되기 때문에, 컨트롤러(110)는 빠른 동작을 수행할 수 있다. 또한, 데이터가 전송되지 않은 기간 동안 낮은 주파수의 클럭과 낮은 레벨의 전압이 사용되기 때문에, 컨트롤러(110)는 전력 소모를 감소시킬 수 있다.
도 5는 본 발명의 실시 예에 따른 데이터 저장 장치의 쓰기 동작 동안 클럭과 전압 조절 동작을 예시적으로 설명하기 위한 타이밍도이다. 도 5를 참조하면, 불휘발성 메모리 장치(도 1의 160)가 동작을 수행하지 않는 유휴 기간(IDLE)과 불휘발성 메모리 장치(160)가 쓰기 동작을 수행하는 쓰기 기간(WR)이 도시되어 있다.
컨트롤러(110)의 동작 클럭과 동작 전압을 동적으로 조절하기 위한 제어 신호(FVA)는 불휘발성 메모리 장치(160)의 동작 상태에 따라서 활성화되거나 비활성화될 수 있다. 예를 들면, 제어 신호(FVA)는 불휘발성 메모리 장치(160)가 쓰기 동작을 수행하는 쓰기 기간(WR) 동안 활성화될 수 있다. 제어 신호(FVA)는 불휘발성 메모리 장치(160)가 동작을 수행하지 않는 유휴 기간(IDLE) 동안 비활성화될 수 있다.
컨트롤러(110)의 동작 클럭과 동작 전압을 동적으로 조절하기 위한 제어 신호(FVA)는 쓰기 기간(WR) 중에서도 채널(CH)을 통해서 데이터(D0~Dn)가 전송되는 기간(t2_w) 동안 활성화될 수 있다. 즉, 제어 신호(FVA)는 메모리 인터페이스(도 1의 130)가 데이터(D0~Dn) 전송을 위해서 빠르게 동작하는 동안 활성화될 수 있다. 제어 신호(FVA)는 채널(CH)을 통해서 데이터가 전송되는 기간(t2_w)을 제외한 나머지 기간, 예를 들면, 쓰기 동작을 제어 또는 설정하기 위한 기간(t1_w), 메모리 셀에 데이터가 쓰여지는 기간(t3_w) 동안 비활성화될 수 있다.
제어 신호(FVA)가 비활성화되는 기간 동안, 클럭 생성기(도 1의 140)로부터 출력되는 클럭(CLK)의 주파수는 낮아질 수 있다. 즉, 제어 신호(FVA)가 비활성화되는 기간 동안 출력되는 클럭(CLK)의 주기(T1)는 제어 신호(FVA)가 활성화되는 기간 동안 출력되는 클럭(CLK)의 주기(T2)보다 길어질 수 있다. 반대로, 제어 신호(FVA)가 활성화되는 기간 동안, 클럭 생성기(140)로부터 출력되는 클럭(CLK)의 주파수는 높아질 수 있다. 즉, 제어 신호(FVA)가 활성화되는 기간 동안 출력되는 클럭(CLK)의 주기(T2)는 제어 신호(FVA)가 비활성화되는 기간 동안 출력되는 클럭(CLK)의 주기(T1)보다 짧아질 수 있다.
예시적으로, 제어 신호(FVA)가 활성화되는 기간 동안 출력되는 클럭(CLK)의 주기(T2)는 컨트롤러(110)가 정상 모드 또는 고속 모드로 동작할 때 필요한 클럭 주기와 동일할 것이다. 제어 신호(FVA)가 비활성화되는 기간 동안 출력되는 클럭(CLK)의 주기(T1)는 컨트롤러(110)가 절전 모드 또는 저속 모드로 동작할 때 필요한 클럭 주기와 동일할 것이다.
제어 신호(FVA)가 비활성화되는 기간 동안, 전원 공급기(도 1의 150)로부터 출력되는 전압(VLT)의 레벨은 낮아질 수 있다. 즉, 제어 신호(FVA)가 비활성화되는 기간 동안 출력되는 전압(VLT)의 레벨(V1)은 제어 신호(FVA)가 활성화되는 기간 동안 출력되는 전압(VLT)의 레벨(V2)보다 낮아질 수 있다. 반대로, 제어 신호(FVA)가 활성화되는 기간 동안, 전원 공급기(150)로부터 출력되는 전압(VLT)의 레벨은 높아질 수 있다. 즉, 제어 신호(FVA)가 활성화되는 기간 동안 출력되는 전압(VLT)의 레벨(V2)은 제어 신호(FVA)가 비활성화되는 기간 동안 출력되는 전압(VLT)의 레벨(V1)보다 높아질 수 있다.
예시적으로, 제어 신호(FVA)가 활성화되는 기간 동안 출력되는 전압(VLT)의 레벨은 컨트롤러(110)가 정상 모드 또는 고속 모드로 동작할 때 필요한 전압 레벨과 동일할 것이다. 제어 신호(FVA)가 비활성화되는 기간 동안 출력되는 전압(VLT)의 레벨은 컨트롤러(110)가 절전 모드 또는 저속 모드로 동작할 때 필요한 전압 레벨과 동일할 것이다.
이러한 동작을 통해서, 컨트롤러(110)로부터 불휘발성 메모리 장치(160)로 데이터가 전송되는 기간 동안 높은 주파수의 클럭과 높은 레벨의 전압이 사용되기 때문에, 컨트롤러(110)는 빠른 동작을 수행할 수 있다. 또한, 데이터가 전송되지 않은 기간 동안 낮은 주파수의 클럭과 낮은 레벨의 전압이 사용되기 때문에, 컨트롤러(110)는 전력 소모를 감소시킬 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블럭도이다.
데이터 저장 장치(200)는 호스트 장치(도시되지 않음)의 요청에 응답하여 동작하도록 구성될 수 있다. 데이터 저장 장치(200)는 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장하도록 구성될 수 있다. 데이터 저장 장치(200)는 메모리 시스템이라고도 불릴 수 있다. 데이터 저장 장치(200)는 메모리 카드로 구성될 수 있다. 데이터 저장 장치(200)는 솔리드 스테이트 드라이브(Solid State Drive: SSD)로 구성될 수 있다. 데이터 저장 장치(200)는 다양한 인터페이스를 통해 호스트 장치(도시되지 않음)와 연결될 수 있다.
도 6을 참조하면, 데이터 저장 장치(200)는 컨트롤러(210), 전원 공급기(250) 및 불휘발성 메모리 장치(260)를 포함할 수 있다.
컨트롤러(210)는 호스트 장치(도시되지 않음)로부터의 요청에 응답하여 불휘발성 메모리 장치(260)를 제어하도록 구성될 수 있다. 예를 들면, 컨트롤러(210)는 불휘발성 메모리 장치(260)로부터 독출된 데이터를 호스트 장치(도시되지 않음)로 제공하도록 구성될 수 있다. 다른 예로서, 컨트롤러(210)는 호스트 장치(도시되지 않음)로부터 제공된 데이터를 불휘발성 메모리 장치(260)에 저장하도록 구성될 수 있다. 이러한 동작을 위해서, 컨트롤러(210)는 불휘발성 메모리 장치(260)의 읽기, 쓰기(또는, 프로그램) 및 소거 동작을 제어하도록 구성될 수 있다.
불휘발성 메모리 장치(260)는 데이터 저장 장치(200)의 저장 매체로서 동작할 수 있다. 이하에서, 낸드(NAND) 플래시 메모리 장치로 구성된 불휘발성 메모리 장치(260)가 예시될 것이다. 그러나, 불휘발성 메모리 장치(160)는 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(tunneling magneto-resistive: TMR) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device: PRAM), 전이 금속 산화물(transition metal oxide)을 이용한 저항성 메모리 장치(resistive memory device: RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
컨트롤러(210)는 데이터 저장 장치(200)의 제반 동작을 제어하기 위한 펌웨어 또는 소프트웨어를 구동하도록 구성될 수 있다. 불휘발성 메모리 장치(260)는 구조적인 특징으로 인해서 페이지 단위로 읽기 또는 프로그램 동작을 수행할 수 있다. 또한, 불휘발성 메모리 장치(260)는 구조적인 특징으로 인해서 블럭 단위로 소거 동작을 수행할 수 있다. 불휘발성 메모리 장치(260)는 구조적인 특징으로 인해서 덮어쓰기(overwrite)가 불가능할 수 있다. 불휘발성 메모리 장치(260)의 이러한 특징들 때문에, 컨트롤러(210)는 플래시 변환 계층(flash translation layer: FTL)이라 불리는 추가적인 펌웨어 또는 소프트웨어를 구동하도록 구성될 수 있다.
컨트롤러(210)는 마이크로 컨트롤 유닛(220), 메모리 인터페이스(230) 및 클럭 생성기(240)를 포함할 수 있다. 비록 도시되지는 않았지만, 컨트롤러(210)는 호스트 인터페이스, 동작 메모리 장치, 에러 정정 코드(error correction code: ECC) 유닛과 같은 기능 블럭을 더 포함할 수 있다.
마이크로 컨트롤 유닛(220)은 동작 메모리 장치(도시되지 않음)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 컨트롤러(220)의 제반 동작을 제어하도록 구성될 수 있다.
메모리 인터페이스(230)는 컨트롤러(210)와 불휘발성 메모리 장치(260)를 인터페이싱하도록 구성될 수 있다. 메모리 인터페이스(230)는 마이크로 컨트롤 유닛(220)의 제어에 따라서 불휘발성 메모리 장치(260)를 제어하도록 구성될 수 있다. 예를 들면, 메모리 인터페이스(230)는 불휘발성 메모리 장치(260)를 제어하기 위한 제어 신호들을 불휘발성 메모리 장치(260)로 제공하도록 구성될 수 있다. 메모리 인터페이스(230)를 통해서 제공되는 제어 신호들에 따라서, 불휘발성 메모리 장치(260)에 명령 및 어드레스가 제공될 수 있다. 메모리 인터페이스(230)는 불휘발성 메모리 장치(260)와 데이터를 주고 받도록 구성될 수 있다. 메모리 인터페이스(230)는 채널(CH)을 통해서 불휘발성 메모리 장치(260) 제어 신호들을 제공하고, 데이터를 주고 받을 수 있다.
메모리 인터페이스(230)는 불휘발성 메모리 장치(260)의 동작 상태에 따라서 컨트롤러(210)의 동작 클럭과 동작 전압을 동적으로 조절하기 위한 제어 신호(FVA)를 발생하도록 구성될 수 있다. 예를 들면, 메모리 인터페이스(230)는 불휘발성 메모리 장치(260)의 읽기 또는 쓰기 동작을 제어하는 동안 제어 신호(FVA)를 발생할 수 있다. 다른 예로서, 메모리 인터페이스(230)는 채널(CH)을 통해서 데이터가 전송되도록 제어하는 동안 제어 신호(FVA)를 발생할 수 있다. 즉, 메모리 인터페이스(230)는 불휘발성 메모리 장치(260)로부터 데이터가 전송되도록 제어하는 동안 제어 신호(FVA)를 발생할 수 있다. 메모리 인터페이스(230)는 불휘발성 메모리 장치(260)로 데이터가 전송되도록 제어하는 동안 제어 신호(FVA)를 발생할 수 있다. 메모리 인터페이스(230)를 통해서 발생된 제어 신호(FVA)는 마이크로 컨트롤 유닛(220)으로 제공될 수 있다.
클럭 생성기(240)는 컨트롤러(210) 내부에서 사용되는 클럭(CLK)을 생성하도록 구성될 수 있다. 클럭 생성기(240)에 의해서 생성된 클럭(CLK)은 컨트롤러(210)에 포함된 기능 블럭들(예를 들면, 마이크로 컨트롤 유닛(220), 메모리 인터페이스(230) 등)의 동작 클럭으로 사용될 수 있다. 클럭 생성기(240)는 마이크로 컨트롤 유닛(220)으로부터 제공된 제어 신호(FVA)에 따라서 출력 클럭(CLK)의 주파수 또는 주기를 가변할 수 있다.
클럭 생성기(240)의 구성 및 동작은 도 1의 클럭 생성기(140)의 구성 및 동작과 동일할 수 있다. 예를 들면, 클럭 생성기(240)는 활성화된 제어 신호(FVA)가 제공되면, 높은 주파수를 갖는 출력 클럭(CLK), 즉, 주기가 짧은 출력 클럭(CLK)을 생성할 수 있다. 다른 예로서, 클럭 생성기(240)는 비활성화된 제어 신호(FVA)가 제공되면, 낮은 주파수를 갖는 출력 클럭(CLK), 즉, 주기가 긴 출력 클럭(CLK)을 생성할 수 있다.
전원 공급기(250)는 데이터 저장 장치(200) 내부에서 사용되는 전원을 생성하도록 구성될 수 있다. 예를 들면, 전원 공급기(250)는 컨트롤러(210)에 제공될 전원(예를 들면, 전압(VLT1))과 불휘발성 메모리 장치(260)에 제공될 전원(예를 들면, 전압(VLT2))을 생성하도록 구성될 수 있다. 전원 공급기(250)는 마이크로 컨트롤 유닛(220)으로부터 제공된 제어 신호(FVA)에 따라서 컨트롤러(210)에 제공될 출력 전압(VLT1)의 레벨을 가변할 수 있다.
전원 공급기(250)의 구성 및 동작은 도 1의 전원 공급기(150)의 구성 및 동작과 동일할 수 있다. 예를 들면, 전원 공급기(250)는 활성화된 제어 신호(FVA)가 제공되면, 높은 레벨을 갖는 출력 전압(VLT1)을 생성할 수 있다. 다른 예로서, 전원 공급기(250)는 비활성화된 제어 신호(FVA)가 제공되면, 낮은 레벨을 갖는 출력 전압(VLT1)을 생성할 수 있다.
도 1의 데이터 저장 장치(100)와 동일하게, 메모리 인터페이스(230)로부터 제공되는 제어 신호(FVA)에 응답하여 컨트롤러(210) 내부에서 사용되는 동작 클럭(CLK)과 동작 전압(VLT1)이 동적으로 조절될 수 있기 때문에, 컨트롤러(210)는 전력 소모를 감소시킬 수 있다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작을 설명하기 위한 순서도이다. 도 7을 참조하여, 도 1의 데이터 저장 장치(100) 및 도 6의 데이터 저장 장치(200)에 포함된 컨트롤러의 클럭과 전압 조절 동작이 설명될 것이다.
S110 단계에서, 데이터 저장 장치의 불휘발성 메모리 장치가 동작하는지의 여부가 판단될 수 있다. 예를 들면, 불휘발성 메모리 장치와 컨트롤러 사이에 데이터 전송이 이루어지고 있는지의 여부가 판단될 수 있다. 즉, 불휘발성 메모리 장치에 저장될 데이터 또는 불휘발성 메모리 장치로부터 독출된 데이터가 채널을 통해서 전송되고 있는지의 여부가 판단될 수 있다.
불휘발성 메모리 장치가 동작하는 것으로 판단된 경우(예), 컨트롤러는 정상 모드 또는 고속 모드로 동작할 수 있다. 이 경우, S120 단계와 같이, 컨트롤러의 동작에 필요한 클럭 주파수는 증가될 수 있다. 그리고 S130 단계와 같이, 컨트롤러의 동작에 필요한 동작 전압은 증가될 수 있다.
불휘발성 메모리 장치가 동작하지 않는 것으로 판단된 경우(아니오), 컨트롤러는 절전 모드 또는 저속 모드로 동작할 수 있다. 이 경우, S140 단계와 같이, 컨트롤러의 동작에 필요한 클럭 주파수는 감소될 수 있다. 그리고 S150 단계와 같이, 컨트롤러의 동작에 필요한 동작 전압은 감소될 수 있다.
S160 단계에서, 불휘발성 메모리 장치의 동작 상태에 따른 컨트롤러의 클럭과 전압을 조절하는 동작은 데이터 저장 장치가 파워 오프될 때까지 계속 수행될 수 있다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 8을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210) 및 불휘발성 메모리 장치(1220)를 포함할 수 있다. 데이터 저장 장치(1200)는 데스크톱 컴퓨터, 노트북, 디지털 카메라, 휴대폰, MP3 플레이어, 게임기 등과 같은 호스트 장치(1100)에 접속되어 사용될 수 있다. 데이터 저장 장치(1200)는 메모리 시스템이라고도 불린다.
컨트롤러(1210)는 호스트 장치(1100)로부터의 요청에 응답하여 불휘발성 메모리 장치(1220)를 액세스하도록 구성될 수 있다. 예를 들면, 컨트롤러(1210)는 불휘발성 메모리 장치(1220)의 읽기, 프로그램 또는 소거 동작을 제어하도록 구성될 수 있다. 컨트롤러(1210)는 불휘발성 메모리 장치(1220)를 제어하기 위한 펌웨어 또는 소프트웨어를 구동하도록 구성될 수 있다.
컨트롤러(1210)는 호스트 인터페이스(1211), 마이크로 컨트롤 유닛(1212), 메모리 인터페이스(1213), 램(1214), 에러 정정 코드 유닛(1215), 클럭 생성기(1216) 및 전압 공급기(1217)를 포함할 수 있다.
마이크로 컨트롤 유닛(1212)은 호스트 장치의 요청에 응답하여 컨트롤러(1210)의 제반 동작을 제어하도록 구성될 수 있다. 램(1214)은 마이크로 컨트롤 유닛(1212)의 동작 메모리(working memory)로써 이용될 수 있다. 램(1214)은 불휘발성 메모리 장치(1220)로부터 읽혀진 데이터 또는 호스트 장치(1100)로부터 제공된 데이터를 임시로 저장할 수 있다.
호스트 인터페이스(1211)는 호스트 장치(1100)와 컨트롤러(1210)를 인터페이싱하도록 구성될 수 있다. 예를 들면, 호스트 인터페이스(1211)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, PATA(Parallel Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer System Interface) 프로토콜, SAS(Serial Attached SCSI) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트 장치(1100)와 통신하도록 구성될 수 있다.
메모리 인터페이스(1213)는 컨트롤러(1210)와 불휘발성 메모리 장치(1220)를 인터페이싱하도록 구성될 수 있다. 메모리 인터페이스(1213)는 불휘발성 메모리 장치(1220)에 커맨드 및 어드레스를 제공하도록 구성될 수 있다. 그리고 메모리 인터페이스(1213)는 불휘발성 메모리 장치(1220)와 데이터를 주고 받도록 구성될 수 있다. 메모리 인터페이스(1213)는 불휘발성 메모리 장치(1220)의 동작 상태에 따라서 컨트롤러(1210)의 동작 클럭과 동작 전압을 동적으로 조절하기 위한 제어 신호(FVA)를 발생하도록 구성될 수 있다. 예를 들면, 메모리 인터페이스(1213)는 불휘발성 메모리 장치(1220)의 읽기 또는 쓰기 동작을 제어하는 동안 제어 신호(FVA)를 발생할 수 있다. 다른 예로서, 메모리 인터페이스(1213)는 채널을 통해서 데이터가 전송되도록 제어하는 동안 제어 신호(FVA)를 발생할 수 있다.
에러 정정 코드 유닛(1215)은 불휘발성 메모리 장치(1220)로부터 독출된 데이터의 오류를 검출하도록 구성될 수 있다. 그리고 에러 정정 코드 유닛(1215)은 검출된 에러가 정정 범위 내이면, 검출된 오류를 정정하도록 구성될 수 있다. 한편, 에러 정정 코드 유닛(1215)은 메모리 시스템(1000)에 따라 컨트롤러(1210) 내에 구비되거나 밖에 구비될 수 있다.
클럭 생성기(1216)는 컨트롤러(1210) 내부에서 사용되는 클럭을 생성하도록 구성될 수 있다. 클럭 생성기(1216)에 의해서 생성된 클럭은 컨트롤러(1210)에 포함된 기능 블럭들(예를 들면, 호스트 인터페이스(1211), 마이크로 컨트롤 유닛(1212), 메모리 인터페이스(1213), 에러 정정 코드 유닛(1215))의 동작 클럭으로 사용될 수 있다. 클럭 생성기(1216)는 메모리 인터페이스(1213)로부터 제공된 제어 신호(FVA)에 따라서 출력 클럭의 주파수 또는 주기를 가변할 수 있다. 예를 들면, 클럭 생성기(1216)는 활성화된 제어 신호(FVA)가 제공되면, 높은 주파수를 갖는 출력 클럭, 즉, 주기가 짧은 출력 클럭을 생성할 수 있다. 다른 예로서, 클럭 생성기(1216)는 비활성화된 제어 신호(FVA)가 제공되면, 낮은 주파수를 갖는 출력 클럭, 즉, 주기가 긴 출력 클럭을 생성할 수 있다.
전원 공급기(1217)는 컨트롤러(1210) 내부에서 사용되는 전원 및 불휘발성 메모리 장치(1220)에 제공될 전원을 생성하도록 구성될 수 있다. 전원 공급기(1217)에 의해서 생성된 전원은 컨트롤러(1210)에 포함된 기능 블럭들(예를 들면, 호스트 인터페이스(1211), 마이크로 컨트롤 유닛(1212), 메모리 인터페이스(1213), 에러 정정 코드 유닛(1215))의 동작 전원으로 사용될 수 있다. 전원 공급기(1217)는 메모리 인터페이스(1213)로부터 제공된 제어 신호(FVA)에 따라서 출력 전압의 레벨을 가변할 수 있다. 예를 들면, 전원 공급기(1217)는 활성화된 제어 신호(FVA)가 제공되면, 높은 레벨을 갖는 출력 전압을 생성할 수 있다. 다른 예로서, 전원 공급기(1217)는 비활성화된 제어 신호(FVA)가 제공되면, 낮은 레벨을 갖는 출력 전압을 생성할 수 있다.
메모리 인터페이스(1213)로부터 제공되는 제어 신호(FVA)에 응답하여 컨트롤러(1210) 내부에서 사용되는 동작 클럭과 동작 전압이 동적으로 조절될 수 있기 때문에, 컨트롤러(1210)는 전력 소모를 감소시킬 수 있다.
컨트롤러(1210) 및 불휘발성 메모리 장치(1220)는 하나의 반도체 장치로 집적되어, 메모리 장치로 구성될 수 있다. 예를 들면, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 멀티 미디어(multi media) 카드(MMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD), UFS(niversal flash storage) 등으로 구성될 수 있다.
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 9를 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive, 이하, SSD라 칭함, 2200)를 포함할 수 있다.
SSD(2200)는 SSD 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250), 전원 커넥터(2260)를 포함할 수 있다.
SSD(2200)는 호스트 장치(2100)의 요청에 응답하여 동작할 수 있다. 즉, SSD 컨트롤러(2210)는 호스트 장치(2100)로부터의 요청에 응답하여 불휘발성 메모리 장치들(2231~223n)을 액세스하도록 구성될 수 있다. 예를 들면, SSD 컨트롤러(2210)는 불휘발성 메모리 장치들(2231~223n)의 읽기, 프로그램 그리고 소거 동작을 제어하도록 구성될 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장하도록 구성될 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장하도록 구성될 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 SSD 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로써 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 SSD 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공하도록 구성될 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급하도록 구성될 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 슈퍼 캐패시터들(super capacitors)을 포함할 수 있다.
SSD 컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial Attached SCSI) 등의 커넥터로 구성될 수 있다.
도 10은 도 9에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다. 도 10을 참조하면, SSD 컨트롤러(2210)는 메모리 인터페이스(2211), 호스트 인터페이스(2212), ECC 유닛(2213), 마이크로 컨트롤 유닛(2214), 램(2215) 및 클럭 생성기(2216)를 포함할 수 있다.
메모리 인터페이스(2211)는 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스를 제공하도록 구성될 수 있다. 그리고 메모리 인터페이스(2211)는 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고 받도록 구성될 수 있다. 메모리 인터페이스(2211)는 마이크로 컨트롤 유닛(2214)의 제어에 따라 버퍼 메모리 장치(2220)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)할 수 있다. 그리고 메모리 인터페이스(2211)는 마이크로 컨트롤 유닛(2214)의 제어에 따라 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 전달할 수 있다.
메모리 인터페이스(2211)는 불휘발성 메모리 장치들(2231~223n)의 동작 상태에 따라서 SSD 컨트롤러(2210)의 동작 클럭과 동작 전압을 동적으로 조절하기 위한 제어 신호(FVA)를 발생하도록 구성될 수 있다. 예를 들면, 메모리 인터페이스(2211)는 불휘발성 메모리 장치들(2231~223n)중에서 적어도 하나의 읽기 또는 쓰기 동작을 제어하는 동안 제어 신호(FVA)를 발생할 수 있다. 다른 예로서, 메모리 인터페이스(2211)는 채널들(CH1~CHn)을 통해서 데이터가 전송되도록 제어하는 동안 제어 신호(FVA)를 발생할 수 있다.
호스트 인터페이스(2212)는 호스트 장치(2100)의 프로토콜에 대응하여 SSD(2200)와의 인터페이싱을 제공하도록 구성될 수 있다. 예를 들면, 호스트 인터페이스(2212)는 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial Attached SCSI) 프로토콜들 중 어느 하나를 통해 호스트 장치(2100)와 통신하도록 구성될 수 있다. 또한, 호스트 인터페이스(2212)는 호스트 장치(2100)가 SSD(2200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 유닛(2213)은 불휘발성 메모리 장치들(2231~223n)로 전송되는 데이터에 근거하여 패러티 비트를 생성하도록 구성될 수 있다. 생성된 패러티 비트는 불휘발성 메모리(2231~223n)의 스페어 영역(spare area)에 저장될 수 있다. ECC 유닛(2213)은 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터의 에러를 검출하도록 구성될 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 검출된 에러를 정정하도록 구성될 수 있다.
마이크로 컨트롤 유닛(2214)는 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리하도록 구성될 수 있다. 마이크로 컨트롤 유닛(2214)는 호스트 장치(2100)의 요청에 응답하여 SSD 컨트롤러(2210)의 제반 동작을 제어할 수 있다. 마이크로 컨트롤 유닛(2214)은 SSD(2200)를 구동하기 위한 펌웨어에 따라서 버퍼 메모리 장치(2220) 및 불휘발성 메모리 장치들(2231~223n)의 동작을 제어할 수 있다. 램(2215)은 이러한 펌웨어를 구동하기 위한 동작 메모리 장치(working memory device)로써 사용될 수 있다.
클럭 생성기(2216)는 컨트롤러(2210) 내부에서 사용되는 클럭을 생성하도록 구성될 수 있다. 클럭 생성기(2216)에 의해서 생성된 클럭은 컨트롤러(2210)에 포함된 기능 블럭들(예를 들면, 메모리 인터페이스(2211), 호스트 인터페이스(2212), ECC 유닛(2213), 마이크로 컨트롤 유닛(2214), 램(2215))의 동작 클럭으로 사용될 수 있다. 클럭 생성기(2216)는 메모리 인터페이스(1213)로부터 제공된 제어 신호(FVA)에 따라서 출력 클럭의 주파수 또는 주기를 가변할 수 있다. 예를 들면, 클럭 생성기(2216)는 활성화된 제어 신호(FVA)가 제공되면, 높은 주파수를 갖는 출력 클럭, 즉, 주기가 짧은 출력 클럭을 생성할 수 있다. 다른 예로서, 클럭 생성기(2216)는 비활성화된 제어 신호(FVA)가 제공되면, 낮은 주파수를 갖는 출력 클럭, 즉, 주기가 긴 출력 클럭을 생성할 수 있다.
전원 공급기(2240)는 메모리 인터페이스(2211)로부터 제공된 제어 신호(FVA)에 따라서 출력 전압의 레벨을 가변할 수 있다. 예를 들면, 전원 공급기(2240)는 활성화된 제어 신호(FVA)가 제공되면, 높은 레벨을 갖는 출력 전압을 생성할 수 있다. 다른 예로서, 전원 공급기(2240)는 비활성화된 제어 신호(FVA)가 제공되면, 낮은 레벨을 갖는 출력 전압을 생성할 수 있다.
메모리 인터페이스(2211)로부터 제공되는 제어 신호(FVA)에 응답하여 SSD 컨트롤러(2210) 내부에서 사용되는 동작 클럭과 동작 전압이 동적으로 조절될 수 있기 때문에, SSD 컨트롤러(2210)는 전력 소모를 감소시킬 수 있다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 도 9를 참조하면, 컴퓨터 시스템(3000)은 시스템 버스(3700)에 전기적으로 연결되는 네트워크 어댑터(3100), 중앙 처리 장치(3200), 데이터 저장 장치(3300), 램(3400), 롬(3500) 그리고 사용자 인터페이스(3600)를 포함한다. 여기에서, 데이터 저장 장치(3300)는 도 1에 도시된 데이터 저장 장치(100), 도 6에 도시된 데이터 저장 장치(200), 도 8에 도시된 데이터 저장 장치(1200) 또는 도 9에 도시된 SSD(2200)로 구성될 수 있다.
네트워크 어댑터(3100)는 컴퓨터 시스템(3000)과 외부의 네트워크들 사이의 인터페이싱을 제공한다. 중앙 처리 장치(3200)는 램(3400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다.
데이터 저장 장치(3300)는 컴퓨터 시스템(3000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 컴퓨터 시스템(3000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 데이터 저장 장치(3300)에 저장된다.
램(3400)은 컴퓨터 시스템(3000)의 동작 메모리 장치로 사용될 수 있다. 부팅 시에 램(3400)에는 데이터 저장 장치(3300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(3500)에는 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(3600)를 통해서 컴퓨터 시스템(3000)과 사용자 사이의 정보 교환이 이루어진다.
비록 도면에는 도시되지 않았지만, 컴퓨터 시스템(3000)은 배터리(Battery), 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등과 같은 장치들을 더 포함할 수 있음은 잘 이해될 것이다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 데이터 저장 장치
110 : 컨트롤러
120 : 마이크로 컨트롤 유닛
130 : 메모리 인터페이스
140 : 클럭 생성기
150 : 전원 공급기
160 : 불휘발성 메모리 장치

Claims (18)

  1. 불휘발성 메모리 장치; 및
    상기 불휘발성 메모리 장치와 채널을 통해서 연결되고, 상기 불휘발성 메모리 장치의 동작을 제어하도록 구성된 컨트롤러를 포함하되,
    상기 컨트롤러는 상기 채널을 통해서 데이터가 전송되는지의 여부에 따라서 사용하는 내부 클럭의 주기와 내부 전압의 레벨을 변경하도록 구성되고,
    상기 컨트롤러는 상기 채널을 통해서 상기 불휘발성 메모리 장치와 데이터를 송수신하는 메모리 인터페이스를 포함하는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 컨트롤러는,
    주파수 전압 조정 신호에 따라서 주기가 변경된 상기 내부 클럭을 생성하도록 구성된 클럭 생성기; 및
    상기 주파수 전압 조정 신호에 따라서 레벨이 변경된 상기 내부 전압을 생성하도록 구성된 전원 공급기를 더 포함하고,
    상기 메모리 인터페이스는 상기 불휘발성 메모리 장치를 제어하기 위한 제어 신호들을 상기 불휘발성 메모리 장치로 제공하되, 상기 채널을 통해서 상기 데이터가 전송되는지의 여부에 따라 상기 주파수 전압 조정 신호를 활성화하거나 비활성화하도록 구성된 데이터 저장 장치.
  3. 제2항에 있어서,
    상기 메모리 인터페이스는 상기 채널을 통해서 상기 데이터가 전송되도록 상기 불휘발성 메모리 장치를 제어하는 동안 상기 주파수 전압 조정 신호를 활성화하고, 나머지 기간 동안 상기 주파수 전압 조정 신호를 비활성화하도록 구성된 데이터 저장 장치.
  4. 제3항에 있어서,
    상기 클럭 생성기는 활성화된 상기 주파수 전압 조정 신호에 따라서 제1 내부 클럭을 생성하고, 비활성화된 상기 주파수 전압 조정 신호에 따라서 상기 제1 내부 클럭의 주기보다 긴 주기를 갖는 제2 내부 클럭을 생성하도록 구성된 데이터 저장 장치.
  5. 제4항에 있어서,
    상기 컨트롤러는 상기 제1 내부 클럭에 따라서 고속으로 동작하도록 구성된 데이터 저장 장치.
  6. 제4항에 있어서,
    상기 컨트롤러는 상기 제2 내부 클럭에 따라서 저속으로 동작하도록 구성된 데이터 저장 장치.
  7. 제4항에 있어서,
    상기 클럭 생성기는,
    상기 제1 내부 클럭과 상기 제2 내부 클럭 중 어느 하나를 생성하도록 구성된 클럭 생성 블럭; 및
    상기 주파수 전압 조정 신호에 따라서 상기 클럭 생성 블럭을 제어하도록 구성된 클럭 주파수 제어 블럭을 포함하는 데이터 저장 장치.
  8. 제3항에 있어서,
    상기 전원 공급기는 활성화된 상기 주파수 전압 조정 신호에 따라서 제1 내부 전압을 생성하고, 비활성화된 상기 주파수 전압 조정 신호에 따라서 상기 제1 내부 전압의 레벨보다 낮은 레벨을 갖는 제2 내부 전압을 생성하도록 구성된 데이터 저장 장치.
  9. 제8항에 있어서,
    상기 컨트롤러는 상기 제1 내부 전압에 따라서 고속으로 동작하도록 구성된 데이터 저장 장치.
  10. 제8항에 있어서,
    상기 컨트롤러는 상기 제2 내부 전압에 따라서 저속으로 동작하도록 구성된 데이터 저장 장치.
  11. 제8항에 있어서,
    상기 전원 공급기는,
    상기 제1 내부 전압과 상기 제2 내부 전압 중 어느 하나를 생성하도록 구성된 전압 생성 블럭; 및
    상기 주파수 전압 조정 신호에 따라서 상기 전압 생성 블럭을 제어하도록 구성된 전압 레벨 제어 블럭을 포함하는 데이터 저장 장치.
  12. 불휘발성 메모리 장치; 및
    외부 장치의 요청에 따라서 상기 불휘발성 메모리 장치의 동작을 제어하도록 구성된 컨트롤러를 포함하되,
    상기 컨트롤러는 상기 불휘발성 메모리 장치의 동작 상태에 따라서 저속 모드와 고속 모드 중 어느 하나로 동작하도록 구성되고,
    상기 컨트롤러는 상기 불휘발성 메모리 장치와 연결된 채널을 통해서 상기 불휘발성 메모리 장치와 데이터를 송수신하는 메모리 인터페이스를 포함하는 데이터 저장 장치.
  13. 제12항에 있어서,
    상기 컨트롤러는 상기 저속 모드와 상기 고속 모드 중 어느 하나로 동작하기 위해서 동작에 필요한 내부 클럭의 주파수와 내부 전압의 레벨을 가변하도록 구성된 데이터 저장 장치.
  14. 제13항에 있어서,
    상기 컨트롤러는 상기 불휘발성 메모리 장치가 읽기 또는 쓰기 동작을 수행하는 동안 상기 고속 모드로 동작하도록 구성된 데이터 저장 장치.
  15. 제14항에 있어서,
    상기 컨트롤러는 상기 불휘발성 메모리 장치로부터 데이터가 전송되는 동안 또는 상기 불휘발성 메모리 장치로 데이터를 전송하는 동안 상기 고속 모드로 동작하도록 구성된 데이터 저장 장치.
  16. 제14항에 있어서,
    상기 컨트롤러는 상기 고속 모드로 동작하기 위해서 상기 내부 클럭의 주파수와 상기 내부 전압의 레벨을 높이도록 구성된 데이터 저장 장치.
  17. 제13항에 있어서,
    상기 컨트롤러는 상기 불휘발성 메모리 장치가 읽기 또는 쓰기 동작 이외의 동작을 수행하는 동안 상기 저속 모드로 동작하도록 구성된 데이터 저장 장치.
  18. 제17항에 있어서,
    상기 컨트롤러는 상기 저속 모드로 동작하기 위해서 상기 내부 클럭의 주파수와 상기 내부 전압의 레벨을 낮추도록 구성된 데이터 저장 장치.
KR1020130097803A 2013-08-19 2013-08-19 데이터 저장 장치 KR102100707B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130097803A KR102100707B1 (ko) 2013-08-19 2013-08-19 데이터 저장 장치
US14/092,486 US9324444B2 (en) 2013-08-19 2013-11-27 Data storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130097803A KR102100707B1 (ko) 2013-08-19 2013-08-19 데이터 저장 장치

Publications (2)

Publication Number Publication Date
KR20150021156A KR20150021156A (ko) 2015-03-02
KR102100707B1 true KR102100707B1 (ko) 2020-04-16

Family

ID=52466732

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130097803A KR102100707B1 (ko) 2013-08-19 2013-08-19 데이터 저장 장치

Country Status (2)

Country Link
US (1) US9324444B2 (ko)
KR (1) KR102100707B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102285789B1 (ko) * 2014-07-01 2021-08-04 삼성전자 주식회사 외장 저장 장치, 및 이의 기준 주파수를 설정하는 방법
US9658644B2 (en) * 2014-10-06 2017-05-23 S-Printing Solution Co., Ltd. CRUM unit mountable in consumable unit of image forming apparatus and image forming apparatus using the same
US9804795B2 (en) * 2015-09-09 2017-10-31 Toshiba Memory Corporation Memory system and controller
KR102280433B1 (ko) * 2015-09-23 2021-07-22 삼성전자주식회사 전력 공급 회로 및 이를 포함하는 저장 장치
US10140222B1 (en) * 2017-07-06 2018-11-27 Micron Technology, Inc. Interface components
KR20210101632A (ko) * 2020-02-10 2021-08-19 삼성전자주식회사 스토리지 장치 및 상기 스토리지 장치의 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050276110A1 (en) * 2004-06-14 2005-12-15 Renesas Technology Corp. Nonvolatile memory apparatus

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6513103B1 (en) * 1997-10-10 2003-01-28 Rambus Inc. Method and apparatus for adjusting the performance of a synchronous memory system
JP2004070805A (ja) * 2002-08-08 2004-03-04 Fujitsu Ltd 内部電源電圧が制御される半導体集積回路
KR100911866B1 (ko) * 2008-04-14 2009-08-11 주식회사 하이닉스반도체 내부전압 생성회로를 포함하는 반도체 메모리장치
KR101581858B1 (ko) * 2009-06-18 2016-01-21 삼성전자주식회사 저장 장치 및 그것을 포함하는 정보 처리 시스템
US20110010566A1 (en) 2009-07-07 2011-01-13 International Business Machines Corporation Power management by selective authorization of elevated power states of computer system hardware devices
EP4053840A1 (en) * 2010-02-23 2022-09-07 Rambus Inc. Methods and circuits for dynamically scaling dram power and performance
JP2011227957A (ja) * 2010-04-19 2011-11-10 Toshiba Corp 不揮発性半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050276110A1 (en) * 2004-06-14 2005-12-15 Renesas Technology Corp. Nonvolatile memory apparatus

Also Published As

Publication number Publication date
KR20150021156A (ko) 2015-03-02
US20150049552A1 (en) 2015-02-19
US9324444B2 (en) 2016-04-26

Similar Documents

Publication Publication Date Title
KR102140592B1 (ko) 데이터 저장 장치
US9436267B2 (en) Data storage device
KR102691851B1 (ko) 불휘발성 메모리 장치, 이를 포함하는 데이터 저장 장치 및 그 동작 방법
KR102020466B1 (ko) 버퍼 메모리 장치를 포함하는 데이터 저장 장치
KR102419036B1 (ko) 데이터 저장 장치 및 그것의 동작 방법
KR102100707B1 (ko) 데이터 저장 장치
KR20170105760A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20130070251A (ko) 브릿지 칩셋 및 그것을 포함하는 데이터 저장 시스템
KR102225313B1 (ko) 데이터 저장 장치의 동작 방법
KR20200093362A (ko) 메모리 시스템 및 그것의 동작 방법
KR20160025292A (ko) 데이터 저장 장치, 그것을 포함하는 데이터 처리 시스템 및 그것의 동작 방법
KR20210098717A (ko) 컨트롤러, 컨트롤러의 동작 방법 및 이를 포함하는 저장 장치
KR20200129863A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR20160105625A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20200114052A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR20200114212A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR102140297B1 (ko) 불휘발성 메모리 장치 및 그것을 포함하는 데이터 저장 장치
KR20150020384A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20200114086A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR102155611B1 (ko) 데이터 저장 장치
KR102695482B1 (ko) 데이터 저장 장치 및 그것의 동작 방법
KR102475688B1 (ko) 불휘발성 메모리 장치, 이를 포함하는 데이터 저장 장치 및 그것의 동작 방법
KR102609473B1 (ko) 데이터 저장 장치 및 그것의 동작 방법
KR102655360B1 (ko) 컨트롤러, 데이터 저장 장치 및 그것의 동작 방법
KR20210001206A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant