KR102691851B1 - 불휘발성 메모리 장치, 이를 포함하는 데이터 저장 장치 및 그 동작 방법 - Google Patents
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- 238000013500 data storage Methods 0.000 title claims description 65
- 238000011017 operating method Methods 0.000 title description 2
- 238000013507 mapping Methods 0.000 claims abstract description 35
- 230000015654 memory Effects 0.000 claims description 87
- 238000000034 method Methods 0.000 claims description 16
- 238000004458 analytical method Methods 0.000 claims description 9
- 239000002131 composite material Substances 0.000 claims description 7
- 238000012546 transfer Methods 0.000 claims description 2
- 239000000872 buffer Substances 0.000 description 27
- 238000010586 diagram Methods 0.000 description 27
- 238000012545 processing Methods 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 238000012937 correction Methods 0.000 description 5
- 239000007787 solid Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000013403 standard screening design Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/26—Sensing or reading circuits; Data output circuits
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/023—Free address space management
- G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
- G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G06F2212/10—Providing a specific technical effect
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- G06F2212/1021—Hit rate improvement
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- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1016—Performance improvement
- G06F2212/1024—Latency reduction
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- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
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Abstract
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 각각 기 할당된 논리 블록 어드레스들의 맵핑 정보를 저장하는 복수의 다이를 포함하고, 컨트롤러로부터 복합 리드 커맨드와 리드할 논리 블록 어드레스의 맵핑 정보가 저장된 위치를 나타내는 위치 정보가 수신되면, 상기 복수의 다이 중 상기 리드할 논리 블록 어드레스에 대응하는 타겟 다이는 상기 위치 정보에 근거하여 상기 리드할 논리 블록 어드레스를 대응하는 물리 블록 어드레스로 변환하는 제1 동작 및 상기 변환된 물리 블록 어드레스의 영역에 저장된 사용자 데이터를 리드하여 상기 컨트롤러로 출력하는 제2 동작을 수행한다.
Description
본 발명은 반도체 장치에 관한 것으로, 구체적으로 불휘발성 메모리 장치, 이를 포함하는 데이터 저장 장치 및 데이터 저장 장치의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
본 발명의 실시 예는 맵 캐시 미스가 발생한 경우에도 리드 동작의 속도가 저하되는 것을 방지할 수 있는 불휘발성 메모리 장치, 이를 포함하는 데이터 저장 장치 및 데이터 저장 장치의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 각각 기 할당된 논리 블록 어드레스들의 맵핑 정보를 저장하는 복수의 다이를 포함하고, 컨트롤러로부터 복합 리드 커맨드와 리드할 논리 블록 어드레스의 맵핑 정보가 저장된 위치를 나타내는 위치 정보가 수신되면, 상기 복수의 다이 중 상기 리드할 논리 블록 어드레스에 대응하는 타겟 다이는 상기 위치 정보에 근거하여 상기 리드할 논리 블록 어드레스를 대응하는 물리 블록 어드레스로 변환하는 제1 동작 및 상기 변환된 물리 블록 어드레스의 영역에 저장된 사용자 데이터를 리드하여 상기 컨트롤러로 출력하는 제2 동작을 수행한다.
본 발명의 실시 예에 따른 데이터 저장 장치는 각각 기 할당된 논리 블록 어드레스들의 맵핑 정보를 저장하는 복수의 다이를 포함하는 불휘발성 메모리 장치; 호스트 장치로부터 수신된 논리 블록 어드레스의 맵핑 정보를 캐싱하는 메모리; 및 상기 호스트 장치로부터 상기 메모리에 캐싱되어 있지 않은 제1 논리 블록 어드레스가 수신되면, 상기 제1 논리 블록 어드레스의 맵핑 정보가 저장된 위치를 나타내는 위치 정보와 복합 리드 커맨드를 상기 복수의 다이 중 상기 제1 논리 블록 어드레스에 대응하는 타겟 다이로 전송하는 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은 호스트 장치로부터 수신된 논리 블록 어드레스에 대한 맵 캐시 히트 여부를 판단하는 단계; 맵 캐시 미스이면, 상기 논리 블록 어드레스의 맵핑 정보가 저장된 위치를 나타내는 위치 정보와 복합 리드 커맨드를 복수의 다이 중 상기 논리 블록 어드레스에 대응하는 타겟 다이로 전송하는 단계; 및 상기 타겟 다이가 상기 위치 정보에 근거하여 상기 논리 블록 어드레스를 제1 물리 블록 어드레스로 변환하는 제1 동작 및 상기 제1 물리 블록 어드레스의 영역에 저장된 사용자 데이터를 리드하여 컨트롤러로 출력하는 제2 동작을 수행하는 단계를 포함한다.
본 실시 예에 따르면, 불휘발성 메모리 장치가 복합 리드 커맨드에 응답하여 컨트롤러로부터 제공된 논리 블록 어드레스를 물리 블록 어드레스로 변환하고 변환된 물리 블록 어드레스에 해당하는 영역으로부터 데이터를 독출하여 컨트롤러로 제공할 수 있다.
이에 따라, 리드 요청된 논리 블록 어드레스의 맵핑 정보가 컨트롤러에 캐싱되어 있지 않은 경우에도 리드 동작의 속도가 저하되는 것을 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 나타낸 블록도이다.
도 2는 불휘발성 메모리 장치의 메모리 영역을 나타낸 도면이다.
도 3은 도 2의 다이 별 구성을 나타낸 도면이다.
도 4는 불휘발성 메모리 장치에 포함된 시스템 영역, 맵 데이터 영역 및 사용자 데이터 영역을 각각 나타낸 도면이다.
도 5a 및 도 5b는 본 실시 예에 따른 리드 동작을 나타낸 도면들이다.
도 6a 및 도 6b는 본 실시 예에 따른 맵 업데이트 동작을 나타낸 도면들이다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 나타낸 순서도이다.
도 8은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 9는 도 8에 도시된 컨트롤러를 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다.
도 2는 불휘발성 메모리 장치의 메모리 영역을 나타낸 도면이다.
도 3은 도 2의 다이 별 구성을 나타낸 도면이다.
도 4는 불휘발성 메모리 장치에 포함된 시스템 영역, 맵 데이터 영역 및 사용자 데이터 영역을 각각 나타낸 도면이다.
도 5a 및 도 5b는 본 실시 예에 따른 리드 동작을 나타낸 도면들이다.
도 6a 및 도 6b는 본 실시 예에 따른 맵 업데이트 동작을 나타낸 도면들이다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 나타낸 순서도이다.
도 8은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 9는 도 8에 도시된 컨트롤러를 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 보여주는 도면이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치(10)의 구성 예를 도시한 블록도이다.
데이터 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(10)는 메모리 시스템이라고도 불릴 수 있다.
데이터 저장 장치(10)는 호스트 장치와의 전송 프로토콜을 의미하는 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(100)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi-media card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
도 1을 참조하면, 데이터 저장 장치(10)는 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 데이터 저장 장치(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다. 불휘발성 메모리 장치(100)에 대해서는 이후 도면들을 참조하여 상세히 설명한다.
컨트롤러(200)는 호스트 인터페이스(210), 프로세서(220), 제1 메모리(230), 제2 메모리(240) 및 메모리 인터페이스(250)를 포함할 수 있다.
호스트 인터페이스(210)는 호스트 장치와 데이터 저장 장치(10)를 인터페이싱할 수 있다. 예시적으로, 호스트 인터페이스(210)는 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-e(PCI expresss)와 같은 표준 전송 프로토콜들 중 어느 하나를 이용해서 호스트 장치와 통신할 수 있다.
프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트 장치로부터 수신된 요청들을 처리할 수 있다. 프로세서(220)는 호스트 장치로부터 수신된 요청들을 처리하기 위하여 메모리(230)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 소프트웨어를 구동하고, 내부의 기능 블록들 및 불휘발성 메모리 장치(100)를 제어할 수 있다.
제1 메모리(230)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 제1 메모리(230)는 호스트 장치로부터 불휘발성 메모리 장치(100)로 또는 불휘발성 메모리 장치(100)로부터 호스트 장치로 전송될 데이터를 임시 저장할 수 있다. 즉, 메모리(230)는 버퍼 메모리로서 동작할 수 있다.
제1 메모리(230)는 제1 맵 데이터(도시하지 않음)를 저장할 수 있다. 제1 맵 데이터는 L1 맵 데이터로도 불릴 수 있다. L1 맵 데이터는 복수의 논리 블록 어드레스-대-물리 블록 어드레스(logical block address to physical block address, L2P) 엔트리들을 포함하는 복수의 L2 맵 청크들 각각에 대한 위치 정보를 포함할 수 있다. L1 맵 데이터는 불휘발성 메모리 장치(100)의 특정 영역 예를 들어, 시스템 영역(100A, 도 2 참조)에 저장될 수 있다. L1 맵 데이터는 데이터 저장 장치(100)가 부트-업되는 동안 불휘발성 메모리 장치(100)의 시스템 영역(100A)으로부터 독출되어 제1 메모리(230)에 로드될 수 있다.
제2 메모리(240)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 제2 메모리(240)는 프로세서(220)에 의해서 구동되는 소프트웨어를 저장할 수 있다. 또한, 메모리(230)는 소프트웨어의 구동에 필요한 데이터(예컨대, 메타 데이터)를 저장할 수 있다. 즉, 제2 메모리(240)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다. 제2 메모리(240)는 불휘발성 메모리 장치(100)에 저장된 복수의 L2 맵 청크들 중 일부의 L2 맵 청크들을 캐시할 수 있다. 즉, 제2 메모리(240)는 맵 캐시 버퍼(map cache buffer)로서 동작할 수 있다. 복수의 L2 맵 청크들은 불휘발성 메모리 장치(100)의 특정 영역 예를 들어, 맵 데이터 영역(100B, 도 2 참조)에 저장될 수 있다. 제2 메모리(240)에 캐싱된 일부의 L2 맵 청크들은 호스트 장치로부터 빈번히 리드 요청된 논리 블록 어드레스들을 포함하거나 또는 최근 리드 요청된 논리 블록 어드레스들을 포함하는 L2 맵 청크들일 수 있다.
도 1에서는 제1 메모리(230)와 제2 메모리(240)가 모두 컨트롤러(200) 내에 위치하는 것으로 도시하였으나, 특별히 이에 한정되는 것은 아니며, 제1 메모리(230) 또는 제2 메모리(240)는 컨트롤러(200)의 외부에 위치할 수도 있다.
메모리 인터페이스(250)는 프로세서(220)의 제어에 따라서 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 인터페이스(250)는 메모리 컨트롤러로도 불릴 수 있다. 메모리 인터페이스(250)는 제어 신호들을 불휘발성 메모리 장치(100)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)의 동작을 제어하기 위한 커맨드, 어드레스 등을 포함할 수 있다. 메모리 인터페이스(250)는 데이터를 불휘발성 메모리 장치(100)로 제공하거나, 불휘발성 메모리 장치(100)로부터 데이터를 제공 받을 수 있다. 메모리 인터페이스(250)는 하나 이상의 신호 라인들을 포함하는 채널(CH)을 통해 불휘발성 메모리 장치(100)와 연결될 수 있다.
도 2는 불휘발성 메모리 장치(100)의 메모리 영역을 나타낸 도면이고, 도 3은 도 2의 다이(Die) 별 구성을 나타낸 도면이다.
도 2를 참조하면, 불휘발성 메모리 장치(100)는 복수의 다이(die)들을 포함할 수 있다. 도 2에서는 불휘발성 메모리 장치(100)가 4개의 다이들(Die 0 ~ Die 3)을 포함하는 것으로 도시하였으나, 특별히 이에 한정되는 것은 아니다. 설명의 편의를 위해 본 실시 예에서는 불휘발성 메모리 장치(100)가 4개의 다이들(Die 0 ~ Die 3)을 포함하는 것으로 가정한다.
불휘발성 메모리 장치(100)에 포함된 4개의 다이들(Die 0 ~ Die 3)은 각각 메모리 영역을 포함하고, 각 다이의 메모리 영역은 제1 영역(100A), 제2 영역(100B) 및 제3 영역(100C)을 포함할 수 있다. 예를 들어, 제1 영역(100A)은 시스템 데이터 또는 메타 데이터가 저장되는 시스템 영역이고, 제2 영역(100B)은 L2P 엔트리들이 저장되는 맵 데이터 영역이고, 제3 영역(100C)은 호스트 장치로부터 수신된 사용자 데이터가 저장되는 사용자 데이터 영역일 수 있다. 전술한 L1 맵 데이터는 시스템 영역(100A)에 저장될 수 있다.
제1 내지 제4 다이들(Die 0 ~ Die 3)의 제1 영역(100A)들은 하나의 제1 영역(100A)으로 그룹화될 수 있다. 마찬가지로, 제1 내지 제4 다이들(Die 0 ~ Die 3)의 제2 영역(100B)들은 하나의 제2 영역(100B)으로 그룹화되고, 제1 내지 제4 다이들(Die 0 ~ Die 3)의 제3 영역(100C)들은 하나의 제3 영역(100C)으로 그룹화될 수 있다. 여기에서, 복수의 영역들이 하나의 영역으로 그룹화된다는 것은 물리적으로 분리된 영역들을 논리적으로 연결된 하나의 영역으로 인식 및 사용함을 의미할 수 있다.
도 3을 참조하면, 불휘발성 메모리 장치(100)의 각 다이(Die 0 ~ Die 3)는 메모리 셀 어레이(310), 로우 디코더(320), 리드/라이트 회로(330), 컬럼 디코더(340), 페이지 버퍼(350), 전압 발생기(360), 제어 로직(370), 커맨드 레지스터(380) 및 입출력 회로(390)를 포함할 수 있다. 로우 디코더(320), 리드/라이트 회로(330), 컬럼 디코더(340), 페이지 버퍼(350) 및 전압 발생기(360)를 포함하여 주변 회로라고도 한다. 제어 로직(370)은 커맨드 분석 로직(375)을 포함할 수 있다.
메모리 셀 어레이(310)는 복수의 비트라인(BL)들 및 복수의 워드라인(WL)들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(도시하지 않음)을 포함할 수 있다. 메모리 셀 어레이(310)는 복수의 메모리 블록들(도시하지 않음)을 포함할 수 있고, 복수의 메모리 블록들은 각각 복수의 페이지들(도시하지 않음)을 포함할 수 있다.
예를 들어, 메모리 셀 어레이(310)의 각 메모리 셀은 하나의 비트를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC), 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(triple level cell, TLC) 또는 4 비트의 데이터를 저장할 수 있는 쿼드러플 레벨 셀(quadruple level cell, QLC)일 수 있다. 메모리 셀 어레이(310)는 싱글 레벨 셀, 멀티 레벨 셀, 트리플 레벨 셀, 및 쿼드러플 레벨 셀 중 적어도 하나 이상을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
로우 디코더(320)는 워드라인(WL)들을 통해 메모리 셀 어레이(310)와 연결될 수 있다. 로우 디코더(320)는 제어 로직(370)의 제어에 따라 동작할 수 있다. 로우 디코더(320)는 외부 장치 즉, 컨트롤러(200)로부터 제공된 로우 어드레스를 디코딩하고, 디코딩 결과에 근거하여 워드라인(WL)들 중 적어도 하나의 워드라인을 선택하여 구동시킬 수 있다. 로우 디코더(320)는 전압 발생기(360)로부터 제공된 워드라인 전압을 선택된 워드라인(WL)에 제공할 수 있다.
리드/라이트 회로(330)는 비트 라인(BL)들을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 리드/라이트 회로(330)는 비트 라인들(BL) 각각에 대응하는 리드/라이트 회로들(도시되지 않음)을 포함할 수 있다. 리드/라이트 회로(330)는 제어 로직(370)의 제어에 따라 동작할 수 있다. 리드/라이트 회로(330)는 동작 모드에 따라서 라이트 드라이버(WD)로서 또는 감지 증폭기(SA)로서 동작할 수 있다. 리드/라이트 회로(330)는 라이트 동작 시 컨트롤러(200)로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 라이트 드라이버(WD)로서 동작할 수 있다. 리드/라이트 회로(330)는 리드 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기(SA)로서 동작할 수 있다.
컬럼 디코더(340)는 제어 로직(370)의 제어에 따라 동작할 수 있다. 컬럼 디코더(340)는 컨트롤러(200)로부터 제공된 컬럼 어드레스를 디코딩할 수 있다. 컬럼 디코더(340)는 디코딩 결과에 근거하여 비트 라인(BL)들 각각에 대응하는 리드/라이트 회로(330)의 리드/라이트 회로들과 페이지 버퍼(350)를 연결할 수 있다.
페이지 버퍼(350)는 컨트롤러(200)로부터 제공되고 메모리 셀 어레이(310)에 저장될 라이트 데이터 또는 메모리 셀 어레이(310)로부터 독출되고 컨트롤러(200)로 제공될 리드 데이터를 임시 저장하도록 구성될 수 있다. 페이지 버퍼(350)는 제어 로직(370)의 제어에 따라 동작할 수 있다.
전압 발생기(360)는 다이(die)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(360)는 호스트 장치로부터 인가되는 전원을 이용하여 다이(die)의 내부 동작에 사용되는 전압을 생성하고, 생성된 전압을 메모리 셀 어레이(310), 주변 회로 및 제어 로직(370) 등으로 제공할 수 있다. 전압 발생기(360)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다.
제어 로직(370)은 컨트롤러(200)로부터 제공된 제어 신호들에 근거하여 다이(die)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(370)은 컨트롤러(200)로부터 제공된 리드 커맨드, 라이트 커맨드, 및 이레이즈 커맨드에 따라 메모리 셀 어레이(310) 상에서 리드, 라이트 및 이레이즈 동작을 수행하도록 다이(die)의 주변 회로의 동작을 제어할 수 있다.
커맨드 분석 로직(375)은 커맨드 레지스터(380)에 저장된 커맨드들을 분석하고, 분석 결과를 제어 로직(370)으로 제공할 수 있다. 예를 들어, 커맨드 분석 로직(375)은 커맨드 레지스터(380)에 저장된 커맨드가 노멀 리드 커맨드인지 복합 리드 커맨드인지 여부를 분석하고, 해당 커맨드가 노멀 리드 커맨드인지 또는 복합 리드 커맨드인지 여부를 제어 로직(370)으로 제공할 수 있다. 제어 로직(370)은 커맨드 분석 로직(375)으로부터 제공된 분석 결과에 근거하여 노멀 리드 커맨드 또는 복합 리드 커맨드에 대응하는 동작을 수행하도록 주변 회로의 동작을 제어할 수 있다. 이에 대해서는 이후 후속 도면들을 참조하여 상세히 설명한다.
커맨드 레지스터(command register)(380)는 입출력 회로(390)로부터 출력된 커맨드들을 출력된 순서대로 저장하고, 저장된 순서대로 커맨드 분석 로직(375)으로 제공하도록 구성될 수 있다.
입출력 회로(390)는 컨트롤러(200)로부터 제공되는 커맨드, 어드레스, 및 데이터를 수신하거나 또는 메모리 셀 어레이(310)로부터 독출된 데이터, 상태 정보 등을 컨트롤러(200)로 제공하도록 구성될 수 있다. 입출력 회로(390)는 컨트롤러(200)로부터 제공된 커맨드 및 어드레스는 커맨드 레지스터(380)로 출력하고, 컨트롤러(200)로부터 제공된 데이터는 페이지 버퍼(350)로 출력할 수 있다. 입출력 회로(390)는 제어 로직(370)의 제어에 따라 동작할 수 있다.
도 4는 불휘발성 메모리 장치(100)에 포함된 시스템 영역(100A), 맵 데이터 영역(100B) 및 사용자 데이터 영역(100C)을 각각 나타낸 도면이다.
도 4를 참조하면, 시스템 영역(100A)에는 L1 맵 데이터가 저장되고, 맵 데이터 영역(100B)에는 L2P 엔트리(또는 L2 맵 데이터)가 저장되고, 사용자 데이터 영역(100C)에는 사용자 데이터들이 저장될 수 있다.
도 4를 참조하면, 맵 데이터 영역(100B)에서 동일 워드라인들에 연결된 페이지들에 저장된 L2P 엔트리들은 하나의 L2 맵 청크(L2 map chunk)로 묶일 수 있다. L2 맵 청크(L2 map chunk) 내에 포함된 L2P 엔트리들은 논리 블록 어드레스 별로 대응하는 다이(die)에 저장될 수 있다. 예를 들어, 동일 다이(die)의 동일 워드라인에 연결된 페이지에 저장되는 L2P 엔트리들의 논리 블록 어드레스들 간의 오프셋은 기 설정될 수 있다. 도 4에서는 각 다이 별로 동일한 L2 맵 청크 내의 L2P 엔트리들의 논리 블록 어드레스들 간의 오프셋이 ‘4’로 설정된 것을 예를 들어 도시하였으나, 특별히 이에 한정되는 것은 아니다.
즉, 본 실시 예에서는 도 4에 도시한 바와 같이, 각 다이 별로 논리 블록 어드레스들이 기 설정되며, 이에 따라 L2P 엔트리들은 각각 대응하는 다이의 대응하는 L2 맵 청크에 포함되도록 맵 데이터 영역(100B) 내에 저장될 수 있다. 이에 따라, 호스트 장치로부터 라이트 요청 및 라이트할 논리 블록 어드레스가 수신되면, 컨트롤러(200)는 라이트할 논리 블록 어드레스에 대응하는 다이(die)로 라이트 커맨드를 전송할 수 있다.
시스템 영역(100A)에 저장된 L1 맵 데이터는 L2 맵 청크에 대한 맵 업데이트가 수행되면 갱신될 수 있다. 전술한 바와 같이, L1 맵 데이터는 L2 맵 청크가 저장된 위치 정보를 포함한다. 맵 업데이트 동작을 수행할 L2 맵 청크를 불휘발성 메모리 장치(100)의 맵 데이터 영역(100B)으로부터 리드하여 컨트롤러(200)의 제1 메모리(230) 또는 제2 메모리(240)에 저장하고, 저장된 L2 맵 청크에 포함된 L2P 엔트리들 중 맵핑 정보를 변경할 L2P 엔트리들에 대한 맵핑 정보를 변경한다. 맵핑 정보의 변경이 완료된 L2 맵 청크는 다시 불휘발성 메모리 장치(100)의 맵 데이터 영역(100B)에 저장되어야 하는데 리드한 위치가 아닌 다른 위치 즉, 데이터가 저장되지 않은 위치에 저장한다. 이에 따라, 맵 업데이트된 L2 맵 청크의 위치 정보가 변경되고, 변경된 L2 맵 청크의 위치 정보는 L1 맵 데이터에 반영되어야 한다.
사용자 데이터는 사용자 데이터 영역(100C)에서 대응하는 논리 블록 어드레스가 할당된 다이(die)에 저장될 수 있다. 이를 위해, 컨트롤러(200)는 각 다이 별로 할당된 논리 블록 어드레스들에 대한 정보를 갖고 있으며, 해당 정보에 근거하여 라이트 커맨드를 대응하는 다이(die)로 제공할 수 있다.
도 5a 및 도 5b는 본 실시 예에 따른 리드 동작을 나타낸 도면들이다. 구체적으로, 도 5a는 불휘발성 메모리 장치(100)에서 수행되는 리드 동작을 개념적으로 나타낸 도면이고, 도 5b는 타겟 다이(die)에서 수행되는 리드 동작을 개념적으로 나타낸 도면이다.
도 5a 및 도 5b를 참조하면, 컨트롤러(200)는 불휘발성 메모리 장치(100)로 복합 리드 커맨드(CMD_CPR) 및 호스트 장치로부터 수신된 논리 블록 어드레스(즉, LBA6)을 전송한다. 이때, 컨트롤러(200)는 해당 논리 블록 어드레스(LBA6)이 할당된 다이(die 2)로 복합 리드 커맨드(CMD_CPR) 및 논리 블록 어드레스(LBA6)에 대응하는 위치 정보를 전송한다. 이때, 컨트롤러(200)는 호스트 장치로부터 라이트 요청과 함께 수신된 논리 블록 어드레스들의 맵핑 정보가 컨트롤러(200) 내에 캐싱되어 있지 않은 경우 즉, 맵 캐시 미스(map cache miss)가 발생하면, 불휘발성 메모리 장치(100)로 복합 리드 커맨드 및 논리 블록 어드레스를 전송할 수 있다.
컨트롤러(200)는 제1 메모리(230)에 로딩된 L1 맵 데이터를 참조하여 리드할 논리 블록 어드레스(LBA6)의 위치 정보를 확인할 수 있다. 예를 들어, 리드할 논리 블록 어드레스(LBA6)의 위치 정보는 리드할 논리 블록 어드레스(LBA6)를 포함하는 L2 맵 청크(즉, L2 map chunk 0, 도 5 참조)가 저장된 위치의 시작 물리 블록 어드레스 및 리드할 논리 블록 어드레스(LBA6)에 대응하는 오프셋을 포함할 수 있다. 즉, 컨트롤러(200)는 복합 리드 커맨드(CMD_CPR)와 함께 리드할 논리 블록 어드레스(LBA6)에 대응하는 시작 물리 블록 어드레스 및 오프셋을 불휘발성 메모리 장치(100)의 다이(die 2)로 전송할 수 있다.
본 실시 예에서 복합 리드 커맨드(CMD_CPR)는 리드할 논리 블록 어드레스(LBA6)에 대응하는 시작 물리 블록 어드레스 및 오프셋에 근거하여 리드할 논리 블록 어드레스(LBA6)의 맵핑 정보 즉, 맵핑된 물리 블록 어드레스를 리드하는 맵 리드(또는 맵 변환) 동작과 해당 물리 블록 어드레스에 저장된 사용자 데이터를 리드하여 출력하는 데이터 리드 동작을 수행하기 위한 커맨드일 수 있다.
이에 따라, 불휘발성 메모리 장치(100)의 다이(die 2)의 제어 로직(370)은 도 5b에 도시한 바와 같이, 복합 리드 커맨드(CMD_CPR)와 함께 수신된 리드할 논리 블록 어드레스(LBA6)에 대한 시작 물리 블록 어드레스에 근거하여 대응하는 L2 맵 청크를 독출하여 페이지 버퍼(350)에 저장하고(①), 오프셋에 근거하여 페이지 버퍼(350)에 저장된 L2 맵 청크에서 리드할 논리 블록 어드레스(LBA6)에 맵핑된 물리 블록 어드레스만을 리드할 수 있다. 이후, 제어 로직(370)은 리드한 물리 블록 어드레스에 저장된 사용자 데이터를 리드하여 페이지 버퍼(370)에 저장한 후(②) 컨트롤러(200)로 출력할 수 있다.
종래에는 전술한 바와 같이 맵 캐시 미스가 발생하면, 컨트롤러(200)는 우선 불휘발성 메모리 장치(100)로 맵 캐시 미스가 발생된 논리 블록 어드레스를 포함하는 맵 세그먼트를 리드하기 위한 맵 리드 커맨드를 전송하고, 불휘발성 메모리 장치(100)로부터 맵 세그먼트를 수신하여 맵 캐시 버퍼에 캐싱한다. 이후, 컨트롤러(200)는 맵 캐시 버퍼에 캐싱된 맵 세그먼트를 참조하여 해당 논리 블록 어드레스를 대응하는 물리 블록 어드레스로 변환하고, 변환된 물리 블록 어드레스와 함께 데이터 리드 커맨드를 불휘발성 메모리 장치(100)로 전송하였다.
이와 같이, 컨트롤러(200)는 불휘발성 메모리 장치(100)로 두 번의 리드 커맨드를 전송하고 맵 데이터 및 사용자 데이터를 각각 수신함으로써 맵 캐시 미스에 대응하였다. 그러나, 컨트롤러(200)와 불휘발성 메모리 장치(100) 간의 데이터 전송 속도가 매우 느리고 맵 데이터와 사용자 데이터를 두 번의 리드 커맨드를 전송하여 각각 수신함에 따라 리드 속도가 매우 감소하는 문제가 있었다.
앞서 설명한 바와 같이, 본 실시 예에서는 맵 캐시 미스 발생 시 컨트롤러(200)에서 맵 데이터를 수신하여 논리 블록 어드레스를 물리 블록 어드레스로 변환하고 변환된 물리 블록 어드레스로 사용자 데이터를 수신하기 위한 데이터 리드 커맨드를 전송하는 일련의 과정을 생략할 수 있으므로 리드 속도가 감소하는 문제를 해결할 수 있다.
도 6a 및 도 6b는 본 실시 예에 따른 맵 업데이트 동작을 나타낸 도면들이다.
구체적으로, 도 6a는 불휘발성 메모리 장치(100)로부터 업데이트할 논리 블록 어드레스들을 포함하는 L2 맵 청크를 리드하는 동작을 개념적으로 나타낸 도면이고, 도 6b는 업데이트할 논리 블록 어드레스들의 맵핑 정보 변경 후 불휘발성 메모리 장치(100)에 저장하는 동작을 개념적으로 나타낸 도면이다.
도 6a를 참조하면, 컨트롤러(200)는 불휘발성 메모리 장치(100)로 업데이트할 논리 블록 어드레스들을 포함하는 L2 맵 청크(즉, L2 map chunk0)를 리드하기 위한 맵 청크 리드 커맨드(CMD_MCR) 및 리드할 시작 물리 블록 어드레스(즉, X)를 전송한다. 불휘발성 메모리 장치(100)는 맵 청크 리드 커맨드(CMD_MCR) 및 리드할 시작 물리 블록 어드레스(X)에 근거하여 해당 영역에 저장된 L2 맵 청크(L2 map chunk0)를 리드하여 컨트롤러(200)로 출력한다. 컨트롤러(200)는 불휘발성 메모리 장치(100)로부터 출력된 L2 맵 청크(L2 map chunk0)를 수신하여 제1 메모리(230) 또는 제2 메모리(240)에 저장한다.
도 6a를 참조하면, 컨트롤러(200)는 제1 메모리(230) 또는 제2 메모리(240)에 저장된 L2 맵 청크(L2 map chunk0)에서 업데이트할 논리 블록 어드레스들 각각에 대한 맵핑 정보 즉, 물리 블록 어드레스를 변경하고, 불휘발성 메모리 장치(100)에 라이트하기 위한 맵 청크 라이트 커맨드(CMD_MCW), 라이트할 물리 블록 어드레스(X6) 및 업데이트 완료된 L2 맵 청크(L2 map chunk0)를 전송한다. 불휘발성 메모리 장치(100)는 맵 청크 라이트 커맨드(CMD_MCW), 라이트할 물리 블록 어드레스(X6)에 근거하여 업데이트 완료된 L2 맵 청크(L2 map chunk0)를 저장한다. 이때, L2 맵 청크(L2 map chunk0)가 저장된 최신 위치 정보가 변경됨에 따라 컨트롤러(200)는 제1 메모리(230)에 저장된 L1 맵 데이터에서 L2 맵 청크(L2 map chunk0)에 대응하는 맵핑 정보를 갱신할 수 있다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법을 나타낸 순서도이다. 도 7을 참조하여 본 실시 예에 따른 데이터 저장 장치의 동작 방법을 설명함에 있어서, 도 1 내지 도 6b 중 적어도 하나 이상의 도면이 참조될 수 있다.
S910 단계에서, 컨트롤러(200)는 호스트 장치(도시하지 않음)로부터 리드 요청 및 리드할 논리 블록 어드레스를 수신할 수 있다.
S920 단계에서, 컨트롤러(200)는 호스트 장치로부터 수신된 리드할 논리 블록 어드레스의 맵핑 정보가 제2 메모리(240)에 캐싱되어 있는지 여부 즉, L2 맵 캐시 히트(map cache hit)인지 여부를 판단할 수 있다. L2 맵 캐시 히트가 아니면 즉, L2 맵 캐시 미스(map cache miss)이면 S970 단계로 진행될 수 있다. L2 맵 캐시 히트이면 S930 단계로 진행될 수 있다.
S930 단계에서, 컨트롤러(200)는 리드할 논리 블록 어드레스(LBAs)를 대응하는 물리 블록 어드레스(PBAs)로 변환하고, 노멀 리드 커맨드를 생성할 수 있다.
S940 단계에서, 컨트롤러(200)는 생성된 노멀 리드 커맨드와 변환된 물리 블록 어드레스(PBAs)를 불휘발성 메모리 장치(100)로 전송할 수 있다.
S950 단계에서, 불휘발성 메모리 장치(100)는 수신된 노멀 리드 커맨드와 변환된 물리 블록 어드레스(PBAs)에 근거하여 대응하는 영역으로부터 사용자 데이터를 독출할 수 있다.
S960 단계에서, 불휘발성 메모리 장치(100)는 독출된 사용자 데이터를 컨트롤러(200)로 전송함으로써 노멀 리드 동작이 완료될 수 있다. 이후, S910 단계로 진행될 수 있다.
S970 단계에서, 컨트롤러(200)는 제1 메모리(230)에 로드된 L1 맵 데이터를 참조하여 리드할 논리 블록 어드레스(LBAs)의 맵핑 정보가 저장된 위치 정보를 확인하고, 복합 리드 커맨드를 생성할 수 있다. 리드할 논리 블록 어드레스(LBAs)의 맵핑 정보가 저장된 위치 정보는 리드할 논리 블록 어드레스(LBAs)를 포함하는 L2 맵 청크가 저장된 영역의 시작 물리 블록 어드레스와 리드할 논리 블록 어드레스(LBAs)가 위치한 오프셋을 포함할 수 있다. 복합 리드 커맨드에 대해서는 위에서 설명하였으므로, 여기에서는 상세한 설명은 생략한다.
S980 단계에서, 컨트롤러(200)는 생성된 복합 리드 커맨드와 리드할 논리 블록 어드레스(LBAs)의 맵핑 정보가 저장된 위치 정보를 불휘발성 메모리 장치(100)로 전송할 수 있다.
S990 단계에서, 불휘발성 메모리 장치(100)는 수신된 복합 리드 커맨드와 리드할 논리 블록 어드레스(LBAs)의 맵핑 정보가 저장된 위치 정보에 근거하여 리드할 논리 블록 어드레스(LBAs)의 맵핑 정보 즉, 물리 블록 어드레스(PBAs)를 확인할 수 있다. 이후부터는 S950 단계로 진행될 수 있다.
도 8은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 8을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 9는 도 8에 도시된 컨트롤러를 예시적으로 보여주는 도면이다. 도 9를 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-e(PCI expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 9에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 도면이다. 도 11을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 10에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 보여주는 도면이다. 도 12를 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(10), 도 8의 데이터 저장 장치(2200), 도 10의 데이터 저장 장치(3200), 도 11의 데이터 저장 장치(4200)로 구성될 수 있다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
10: 데이터 저장 장치 100: 불휘발성 메모리 장치
200: 컨트롤러 210: 호스트 인터페이스
220: 프로세서 230: 제1 메모리
240: 제2 메모리 250: 메모리 인터페이스
200: 컨트롤러 210: 호스트 인터페이스
220: 프로세서 230: 제1 메모리
240: 제2 메모리 250: 메모리 인터페이스
Claims (14)
- 각각 기 할당된 논리 블록 어드레스들의 맵핑 정보를 저장하는 복수의 다이를 포함하고,
컨트롤러로부터 복합 리드 커맨드와 리드할 논리 블록 어드레스의 맵핑 정보가 저장된 위치를 나타내는 위치 정보가 수신되면, 상기 복수의 다이 중 상기 리드할 논리 블록 어드레스에 대응하는 타겟 다이는 상기 위치 정보에 근거하여 상기 리드할 논리 블록 어드레스를 대응하는 물리 블록 어드레스로 변환하는 제1 동작 및 상기 변환된 물리 블록 어드레스의 영역에 저장된 사용자 데이터를 리드하여 상기 컨트롤러로 출력하는 제2 동작을 수행하는 불휘발성 메모리 장치. - 제1항에 있어서,
상기 위치 정보는, 상기 리드할 논리 블록 어드레스를 포함하는 L2 맵 청크가 저장된 영역의 시작 물리 블록 어드레스 및 상기 L2 맵 청크 내에서 상기 리드할 논리 블록 어드레스의 순서에 해당하는 오프셋을 포함하는 불휘발성 메모리 장치. - 제2항에 있어서,
상기 타겟 다이는, 상기 시작 물리 블록 어드레스에 대응하는 영역으로부터 상기 L2 맵 청크를 독출하고, 상기 독출된 L2 맵 청크에 포함된 복수의 논리 블록 어드레스들의 맵핑 정보 중 상기 오프셋에 해당하는 논리 블록 어드레스의 맵핑 정보를 참조하여 상기 제1 동작을 수행하는 불휘발성 메모리 장치. - 제1항에 있어서,
상기 복수의 다이는 각각,
메모리 셀 어레이;
상기 메모리 셀 어레이의 동작을 제어하는 제어 로직; 및
상기 컨트롤러로부터 수신된 커맨드들을 분석하고, 분석 결과를 상기 제어 로직으로 제공하는 커맨드 분석 로직
을 포함하는 불휘발성 메모리 장치. - 제4항에 있어서,
상기 메모리 셀 어레이는,
논리 블록 어드레스-대-물리 블록 어드레스(logical block address to physical block address, L2P) 엔트리들을 포함하는 복수의 L2 맵 청크들을 저장하는 맵 데이터 영역; 및
상기 복수의 L2 맵 청크들 각각의 저장 위치 정보를 갖는 L1 맵 데이터를 저장하는 시스템 영역
을 포함하는 불휘발성 메모리 장치. - 복수의 다이를 포함하는 불휘발성 메모리 장치, 상기 복수의 다이는 각각 기 할당된 논리 블록 어드레스들의 맵핑 정보를 저장하고;
호스트 장치로부터 수신된 논리 블록 어드레스의 맵핑 정보를 캐싱하는 메모리; 및
상기 호스트 장치로부터 상기 메모리에 캐싱되어 있지 않은 제1 논리 블록 어드레스가 수신되면, 상기 제1 논리 블록 어드레스의 맵핑 정보가 저장된 위치를 나타내는 위치 정보와 복합 리드 커맨드를 상기 복수의 다이 중 상기 제1 논리 블록 어드레스에 대응하는 타겟 다이로 전송하는 컨트롤러
를 포함하는 데이터 저장 장치. - 제6항에 있어서,
상기 타겟 다이는, 상기 위치 정보에 근거하여 상기 제1 논리 블록 어드레스를 대응하는 물리 블록 어드레스로 변환하는 제1 동작 및 상기 변환된 물리 블록 어드레스의 영역에 저장된 사용자 데이터를 리드하여 상기 컨트롤러로 출력하는 제2 동작을 수행하는 데이터 저장 장치. - 제7항에 있어서,
상기 위치 정보는, 상기 제1 논리 블록 어드레스를 포함하는 L2 맵 청크가 저장된 영역의 시작 물리 블록 어드레스 및 상기 L2 맵 청크 내에서 상기 제1 논리 블록 어드레스의 순서에 해당하는 오프셋을 포함하는 데이터 저장 장치. - 제8항에 있어서,
상기 타겟 다이는, 상기 시작 물리 블록 어드레스에 대응하는 영역으로부터 상기 L2 맵 청크를 독출하고, 상기 독출된 L2 맵 청크에 포함된 복수의 논리 블록 어드레스들의 맵핑 정보 중 상기 오프셋에 해당하는 논리 블록 어드레스의 맵핑 정보를 참조하여 상기 제1 동작을 수행하는 데이터 저장 장치. - 제6항에 있어서,
상기 컨트롤러는,
상기 호스트 장치로부터 상기 메모리에 캐싱된 제2 논리 블록 어드레스가 수신되면, 상기 제2 논리 블록 어드레스를 대응하는 물리 블록 어드레스로 변환하고, 노멀 리드 커맨드와 상기 변환된 물리 블록 어드레스를 상기 불휘발성 메모리 장치로 전송하는 데이터 저장 장치. - 기 할당된 논리 블록 어드레스 그룹의 매핑 정보를 저장하는 복수의 다이를 포함하는 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서,
상기 컨트롤러가 호스트 장치로부터 수신된 논리 블록 어드레스에 대한 맵 캐시 히트 여부를 판단하는 단계;
맵 캐시 미스이면, 상기 컨트롤러가 상기 논리 블록 어드레스의 맵핑 정보가 저장된 위치를 나타내는 위치 정보와 복합 리드 커맨드를 상기 복수의 다이 중 상기 논리 블록 어드레스에 대응하는 타겟 다이로 전송하는 단계; 및
상기 타겟 다이가 상기 위치 정보에 근거하여 상기 논리 블록 어드레스를 제1 물리 블록 어드레스로 변환하는 제1 동작 및 상기 제1 물리 블록 어드레스의 영역에 저장된 사용자 데이터를 리드하여 상기 컨트롤러로 출력하는 제2 동작을 수행하는 단계
를 포함하는 데이터 저장 장치의 동작 방법. - 제11항에 있어서,
상기 위치 정보는, 상기 논리 블록 어드레스를 포함하는 L2 맵 청크가 저장된 영역의 시작 물리 블록 어드레스 및 상기 L2 맵 청크 내에서 상기 논리 블록 어드레스의 순서에 해당하는 오프셋을 포함하는 데이터 저장 장치의 동작 방법. - 제12항에 있어서,
상기 타겟 다이는, 상기 시작 물리 블록 어드레스에 대응하는 영역으로부터 상기 L2 맵 청크를 독출하고, 상기 독출된 L2 맵 청크에 포함된 복수의 논리 블록 어드레스들의 맵핑 정보 중 상기 오프셋에 해당하는 논리 블록 어드레스의 맵핑 정보를 참조하여 상기 제1 동작을 수행하는 데이터 저장 장치의 동작 방법. - 제11항에 있어서,
상기 맵 캐시 히트 여부를 판단하는 단계 이후,
맵 캐시 히트이면, 상기 컨트롤러가 상기 논리 블록 어드레스를 제2 물리 블록 어드레스로 변환하고, 노멀 리드 커맨드와 상기 제2 물리 블록 어드레스를 상기 불휘발성 메모리 장치로 전송하는 단계를 더 포함하는 데이터 저장 장치의 동작 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180102153A KR102691851B1 (ko) | 2018-08-29 | 2018-08-29 | 불휘발성 메모리 장치, 이를 포함하는 데이터 저장 장치 및 그 동작 방법 |
| US16/530,697 US10769066B2 (en) | 2018-08-29 | 2019-08-02 | Nonvolatile memory device, data storage device including the same and operating method thereof |
| CN201910781774.5A CN110874330B (zh) | 2018-08-29 | 2019-08-23 | 非易失性存储器装置、数据存储装置及其操作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180102153A KR102691851B1 (ko) | 2018-08-29 | 2018-08-29 | 불휘발성 메모리 장치, 이를 포함하는 데이터 저장 장치 및 그 동작 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200025184A KR20200025184A (ko) | 2020-03-10 |
| KR102691851B1 true KR102691851B1 (ko) | 2024-08-06 |
Family
ID=69642288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180102153A KR102691851B1 (ko) | 2018-08-29 | 2018-08-29 | 불휘발성 메모리 장치, 이를 포함하는 데이터 저장 장치 및 그 동작 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10769066B2 (ko) |
| KR (1) | KR102691851B1 (ko) |
| CN (1) | CN110874330B (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 2018-08-29 KR KR1020180102153A patent/KR102691851B1/ko active IP Right Grant
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- 2019-08-23 CN CN201910781774.5A patent/CN110874330B/zh active Active
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|---|---|---|---|---|
| US20150074329A1 (en) * | 2013-09-09 | 2015-03-12 | Kabushiki Kaisha Toshiba | Information processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110874330B (zh) | 2023-03-21 |
| US20200073804A1 (en) | 2020-03-05 |
| CN110874330A (zh) | 2020-03-10 |
| KR20200025184A (ko) | 2020-03-10 |
| US10769066B2 (en) | 2020-09-08 |
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