JP7472324B2 - 論理－物理（ｌ２ｐ）テーブルにキャッシュするためのオンダイスタティックランダムアクセスメモリ（ｓｒａｍ） - Google Patents

論理－物理（ｌ２ｐ）テーブルにキャッシュするためのオンダイスタティックランダムアクセスメモリ（ｓｒａｍ） Download PDF

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Description

本開示は一般にフラッシュメモリの分野に関し、より詳細には、フラッシュメモリデバイスの動作における待ち時間を短くするためのシステムおよび方法に関する。
メモリセルは、処理技術、回路設計、プログラミングアルゴリズムおよび製造プロセスを改善することによって、より小さいサイズにスケーリングされる。多くのサーバおよびモバイルデバイスでは、その高い記憶密度および比較的短いアクセス待ち時間のため、ＮＡＮＤフラッシュメモリ（あるタイプの不揮発性記憶技術）が主不揮発性記憶デバイスとして広く使用されている。記憶密度をさらに高くし、かつ、製造コストをさらに低減するために三次元（３Ｄ）ＮＡＮＤフラッシュメモリが開発されている。しかしながら、より小さいデバイスサイズが著しく改善された記憶容量の利益を提供するにつれて、効果的に、また、タイムリーにデータをメモリデバイスから読み出し、データをメモリデバイスに書き込むことが増々難しくなっている。
本開示は、フラッシュメモリコントローラによって、複数のフラッシュメモリダイに記憶されているデータに対する読出し要求を受け取るステップを含む、フラッシュメモリからデータを読み出すための方法を含む。読出し要求はデータの論理アドレスを含む。複数のフラッシュメモリダイの個々のフラッシュメモリダイは、１つまたは複数のフラッシュメモリアレイおよび１つまたは複数のオンダイスタティックランダムアクセスメモリ（ＳＲＡＭ）記憶デバイスを含む。方法はまた、論理－物理（Ｌ２Ｐ）情報を含んでいるフラッシュメモリダイのオンダイＳＲＡＭ記憶装置を識別するステップ、および論理アドレスに対応するデータの物理アドレスを獲得するためにＬ２Ｐ情報を探索するステップを含む。方法は、物理アドレスを使用して、フラッシュメモリダイのフラッシュメモリアレイからデータを検索するステップをさらに含む。
本開示はまた、フラッシュメモリコントローラによって、複数のフラッシュメモリダイに記憶されているデータに対する読出し要求を受け取るステップを含む、フラッシュメモリからデータを読み出すための方法を含む。読出し要求はデータの論理アドレスを含み、また、フラッシュメモリコントローラはコントローラ記憶装置を含む。複数のフラッシュメモリダイの個々のフラッシュメモリダイは、１つまたは複数のフラッシュメモリアレイおよび１つまたは複数のオンダイスタティックランダムアクセスメモリ（ＳＲＡＭ）記憶装置を含む。方法はまた、論理－物理（Ｌ２Ｐ）情報を求めてコントローラ記憶装置を探索するステップを含む。Ｌ２Ｐ情報がコントローラ記憶装置に存在していることに応答して、方法は、Ｌ２Ｐ情報を使用してデータの物理アドレスを獲得するステップ、および物理アドレスを使用して、複数のフラッシュメモリダイからデータを検索するステップを含む。Ｌ２Ｐ情報がコントローラ記憶装置に存在していないことに応答して、方法は、Ｌ２Ｐ情報を含んでいるフラッシュメモリダイのオンダイＳＲＡＭ記憶デバイスを識別するステップ、および論理アドレスに対応する物理アドレスを獲得するためにＬ２Ｐ情報を探索するステップを含む。方法は、物理アドレスを使用して、フラッシュメモリダイのフラッシュメモリアレイからデータを検索するステップをさらに含む。
本開示は、複数のフラッシュメモリダイを有するフラッシュメモリシステムをさらに含む。個々のフラッシュメモリダイは、１つまたは複数のＮＡＮＤメモリアレイおよび１つまたは複数のオンダイＳＲＡＭ記憶デバイスを含む。フラッシュメモリシステムはまた、コントローラ記憶装置および１つまたは複数のプロセッサを含むフラッシュメモリコントローラを含む。１つまたは複数のプロセッサは、命令を実行すると、複数のフラッシュメモリダイに記憶されているデータに対する読出し要求を受け取るように構成され、読出し要求はデータの論理アドレスを含む。１つまたは複数のプロセッサは、論理－物理（Ｌ２Ｐ）情報を含んでいるオンダイＳＲＡＭ記憶装置を識別するようにさらに構成され、オンダイＳＲＡＭ記憶デバイスは複数のフラッシュメモリダイのうちの１つのフラッシュメモリダイの上に形成される。１つまたは複数のプロセッサは、論理アドレスに対応するデータの物理アドレスを獲得するためにＬ２Ｐ情報を探索するようにさらに構成される。フラッシュメモリコントローラはまた、物理アドレスを使用して、フラッシュメモリダイのＮＡＮＤメモリアレイからデータを検索するように構成される。
本開示の態様は、添付の図と共に読めば、以下の詳細な説明から最も良好に理解される。業界の一般的な実践に従って、様々な特徴はスケール通りには描かれていないことに留意されたい。実際、様々な特徴の寸法は、例証および考察を明確にするために、任意に大きくし、または小さくすることができる。
本開示のいくつかの実施形態によるフラッシュメモリシステムを示すブロック図である。 本開示のいくつかの実施形態によるフラッシュメモリアレイを示す概略回路図である。 本開示のいくつかの実施形態によるフラッシュメモリシステムの動作を示すフローチャートである。
特定の構成および配置が考察されているが、それは、単に例証を目的としてなされているにすぎないことを理解されたい。当業者は、本開示の精神および範囲を逸脱することなく、他の構成および配置を使用することができることを認識することになる。本開示は様々な他の用途にも使用することができることは当業者には明らかであろう。
本明細書における「一実施形態」、「実施形態」、「例示的実施形態」、「いくつかの実施形態」、等々に対する参照は、説明されている実施形態は特定の特徴、構造または特性を含むことができるが、必ずしもすべての実施形態がこれらの特定の特徴、構造または特性を含んでいるわけではないことを示していることに留意されたい。さらに、このような語句は必ずしも同じ実施形態を意味しているわけではない。さらに、特定の特徴、構造または特性がある実施形態に関連して説明されている場合、明確に説明されている、いないにかかわらず、他の実施形態に関連してこのような特徴、構造または特性を実施することは当業者の知識の範囲内であろう。
一般に、専門用語は、少なくとも部分的に、文脈における使用法から理解され得る。例えば、少なくとも部分的に文脈に応じて本明細書において使用されている「１つまたは複数」という用語は、単数形の意味における何らかの特徴、構造または特性を記述するために使用され得、あるいは複数形の意味における特徴、構造または特性の組合せを記述するために使用され得る。同様に、「ａ」、「ａｎ」、「ｔｈｅ」などの用語も、やはり少なくとも部分的に文脈に応じて、単数形の使用法を伝えるものとして理解されても、または複数形の使用法を伝えるものとして理解されてもよい。
本開示における「～の上」、「～の上方」および「～の真上」の意味は、「～の上」は何か「の直接上」を意味するだけでなく、中間特徴または層が間に介在する何か「の上」の意味をも含むよう、また、「～の上方」または「～の真上」は、何か「の上方」または何か「の真上」の意味を意味するだけでなく、中間特徴または層が間に介在しない何か「の上方」または何か「の真上」（すなわち何かの直接上）に存在しているという意味も含むことができるよう、最も広義の方法で解釈されるべきであることは容易に理解されるべきである。
さらに、「～の真下」、「～の下方」、「下部」、「～の上方」、「上部」、等々などの空間的に関連する用語は、本明細書においては、図に示されている１つの要素または特徴の、別の要素または特徴に対する関係を記述するための説明を容易にするために使用され得る。空間的に関連する用語には、図に描写されている配向に加えて、使用中または動作中のデバイスの異なる配向を包含することが意図されている。装置は描写されている以外の配向も可能であり（９０度回転させる、または他の配向で配向する）、また、本明細書において使用されている空間的に関連する説明も同様にそれに対応して解釈され得る。
本明細書において使用される場合、「基板」という用語は、後続する材料層がその上に加えられる材料を意味している。基板は頂部表面および底部表面を備えている。半導体デバイスは基板の頂部表面に形成され、したがって半導体デバイスは基板の頂部側に形成される。底部表面は頂部表面の反対側であり、したがって基板の底部側は基板の頂部側の反対側である。基板自体をパターン化することができる。基板の頂部に加えられる材料は、パターン化することも、または非パターン化状態を維持することも可能である。さらに、基板は、ケイ素、ゲルマニウム、ヒ化ガリウム、リン化インジウム、等々などの多様な半導体材料を含むことができる。別法として、基板は、ガラス、プラスチックまたはサファイヤウェーハなどの非導電性の材料からできていてもよい。
本明細書において使用される場合、「層」という用語は、厚さを有する領域を含む材料部分を意味している。層は、下に横たわる構造または上に横たわる構造全体に渡って延在することができ、あるいは下に横たわる構造または上に横たわる構造の広さ未満の広さを有することができる。さらに、層は、連続構造の厚さ未満の厚さを有する均質または非均質の連続構造の領域であってもよい。例えば層は、連続構造の頂部表面と底部表面の間の水平方向の平面の任意の対の間、または連続構造の頂部表面および底部表面に配置することができる。層は、水平方向、垂直方向、および／または斜めの表面に沿って延在することができる。基板は、層であってもよく、１つまたは複数の層をその中に含むことができ、ならびに／あるいは１つまたは複数の層をその上、その上方および／またはその下方に有することができる。層は複数の層を含むことができる。例えば相互接続層は、１つまたは複数の導体および接触層（その中にコンタクト、相互接続線および／またはビアが形成される）、ならびに１つまたは複数の誘電体層を含むことができる。
本明細書において使用される場合、「名目上の／名目上は」という用語は、製品またはプロセスの設計段階の間に設定される、構成要素またはプロセス操作のための特性またはパラメータの所望の値または目標値を意味し、その所望の値の上方および／または下方の値の範囲を伴う。値の範囲は、製造プロセスまたは製造公差のわずかな変化によるものであってもよい。本明細書において使用される場合、「約」という用語は、本半導体デバイスと関連する特定の技術ノードに基づいて変更することができる所与の量の値を示している。特定の技術ノードに基づいて、「約」という用語は、例えばその値の１０～３０％以内（例えばその値の±１０％、±２０％または±３０％）で変化する所与の量の値を示すことができる。
本明細書において使用される場合、「３Ｄ ＮＡＮＤメモリデバイス」（本明細書においては「メモリデバイス」と呼ばれる）という用語は、メモリストリングが基板に対して垂直方向に延在するよう、横方向配向基板の上に３Ｄ ＮＡＮＤメモリセルトランジスタの垂直配向ストリング（本明細書においては、ＮＡＮＤストリングまたは３Ｄ ＮＡＮＤストリングなどの「メモリストリング」と呼ばれる）を有する半導体デバイスを意味している。本明細書において使用される場合、「垂直方向の／垂直方向に」という用語は、名目上は基板の横方向の表面に対して直角であることを意味している。
ソリッドステートドライブ（「ＳＳＤ」）はデータを記録することができる記憶デバイスである。例えばＳＳＤデバイスは不揮発性メモリ構成要素を使用してデータを記憶し、検索することができる。ユーザまたはデバイスインタフェースにより、他のシステムはＳＳＤデバイスの記憶容量にアクセスすることができる。データを継続的に記憶するために、フラッシュに基づくメモリなどの様々なタイプの不揮発性メモリを使用することができる。３Ｄ ＮＡＮＤメモリデバイスは、データ記憶容量を大きくするために開発された不揮発性メモリデバイスの一タイプである。フラッシュメモリデバイスは、浮遊ゲートを有するＮＯＲまたはＮＡＮＤ論理ゲートなどのいくつかの異なるタイプの集積回路技術を使用して製造することができる。フラッシュメモリデバイスは、用途に応じてアレイの形態で配置することができ、また、ブロック、ページ、ワードおよび／またはバイトとしてアクセスされるように構成することができる。個々のページは２Ｎバイトを含むことができ、Ｎは整数であり、また、典型的なページサイズは、例えばページ当たり２，０４８バイト（２ｋｂ）、４，０９６バイト（４ｋｂ）、８，１９２バイト（８ｋｂ）またはそれ以上であってもよい。ページはブロックの形態で配置することができる。例えばブロックは、６４ページ、１２８ページまたはそれ以上のページを含むことができる。ＮＡＮＤメモリデバイスのための読出しおよび書込み操作はページ毎を基本として実施されるが、消去操作はブロック毎を基本として実施することができる。
ハードディスクは論理アドレス（例えば論理ブロックアドレス）によって直線的にアドレス指定され、一方、ＮＡＮＤデバイスは物理アドレス（例えばページ番号）によってメモリ記憶装置をアドレス指定する。したがって、フラッシュメモリデバイスは、通常、個々の論理ブロックアドレスのマッピングの記録を維持するために、コントローラ回路機構の一部を、データが記憶されている現在のページ番号に割り当てる。この記録マッピングは、２つのアドレスをマッピングするための論理－物理（Ｌ２Ｐ）テーブルを提供することができるフラッシュ翻訳層（ＦＴＬ）によって管理することができる。ＦＴＬは、フラッシュメモリコントローラ回路機構の割り当てられた部分および制御ソフトウェアを使用して実現することができる。特定のデータ片を検索するために、ホストデバイスは目標データの論理アドレスを提供することができ、また、フラッシュメモリコントローラは、Ｌ２Ｐマッピングテーブルを利用して、不揮発性メモリデバイス中の目標データの物理ページアドレスを識別し、記憶されているデータを検索することができる。
いくつかの手法を使用してＬ２Ｐマッピングテーブルを記憶し、維持することができる。１つのこのような手法は、単一レベル直接Ｌ２Ｐマッピングである。このようなマッピングスキームの下では、マッピングテーブルは、論理ブロックアドレス情報を含んでいる個々のブロックの終わりに、ページ毎のエントリおよびメタデータのためのサマリーページを含む。Ｌ２Ｐマッピングテーブルは、フラッシュメモリコントローラ内のメモリデバイスに記憶することができる。例えばＬ２Ｐマッピングテーブルは、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスに記憶することができる。単一レベル直接Ｌ２Ｐマッピングは、フラッシュメモリデバイス全体のためのマッピング情報を含むことができる。したがって単一レベル直接ページマッピングスキームにはＬ２Ｐマッピングテーブルを記憶するための大量の記憶空間が必要であり（ユーザ記憶装置のＧＢ当たり１～２ＭＢ程度）、これは、大容量フラッシュ記憶メモリデバイスにとって課題であり得る。
Ｌ２Ｐマッピングテーブルを記憶し、維持するための別の手法は多重レベルマッピングスキームである。例えば多重レベルマッピングスキームは多数の隣接する論理ブロックをまとめてグループ化することができ、また、グループ化されたブロック毎のページグローバルディレクトリを含むことができる。ページグローバルディレクトリは、速やかなアクセスのために、フラッシュメモリコントローラ内のメモリデバイス（例えばＳＲＡＭ）に記憶することができる。このマッピングスキームはまた、ＮＡＮＤメモリデバイスの予備領域にメモリセルレベルにおいて配置されたページに記憶され、維持されるページミドルディレクトリおよびページテーブルを含む。ページテーブルはデータの物理ブロック番号および物理ページ番号を含む。
フラッシュ翻訳層（「ＦＴＬ」）は、論理アドレスを物理アドレスに翻訳するためのフラッシュメモリ制御モジュールに配置することができる。単一レベル直接Ｌ２Ｐマッピングの下では、ＦＴＬは、フラッシュメモリコントローラ内に記憶されているＬ２Ｐマッピングテーブルを読み出し、走査することができる。多重レベルマッピングスキームの下では、ＦＴＬは、フラッシュメモリコントローラに記憶されているページグローバルディレクトリを読み出し、また、要求されたデータアドレスを検索するために、ページミドルディレクトリおよびページテーブルのためのＮＡＮＤメモリデバイスの予備メモリセルにアクセスすることになる。ＦＴＬは、フラッシュメモリコントローラモジュール中のスタティックランダムアクセスメモリ（ＳＲＡＭ）またはダイナミックランダムアクセスメモリ（ＤＲＡＭ）に記憶されたモジュールであってもよい。フラッシュメモリ内のＳＲＡＭおよびＮＡＮＤメモリデバイスの予備メモリセルへのアクセス速度は異なっていてもよい。例えばフラッシュメモリコントローラモジュール内のＳＲＡＭの読出し待ち時間は数マイクロ秒程度であり得、一方、ＮＡＮＤメモリデバイスのセルレベルからの読出し待ち時間は一桁程度長くなり、例えば数十マイクロ秒になり得る。
３Ｄ ＮＡＮＤメモリなどのメモリデバイスの記憶容量が大きくなるにつれて、Ｌ２Ｐテーブルのサイズが著しく大きくなっており、Ｌ２Ｐテーブルを記憶し、また、データをバッファするなどのアクセス操作のための著しい量の記憶空間が必要になっている。詳細には、ＤＲＡＭ記憶装置を含んでいないモバイルデバイスでは、フラッシュメモリコントローラＳＲＡＭ記憶装置の中で単一レベル直接Ｌ２Ｐテーブルを実現すると、デバイスサイズがより大きくなり、また、製造コストがより高くなることになり得る。一方、Ｌ２Ｐテーブルの記憶構成要素をフラッシュメモリコントローラと不揮発性メモリデバイスの予備メモリセルとに記憶することによって多重レベルマッピングスキームを実現すると、待ち時間が長くなり、また、デバイス性能が低下することになり得る。
上記欠点に対処するために、本明細書において説明される実施形態は、デバイスフットプリントを拡張することなく、フラッシュメモリシステムにおける待ち時間を短くするためのシステムおよび方法を対象としている。より詳細には、本開示は、ＮＡＮＤフラッシュメモリアレイと同じダイの上に配置されるＳＲＡＭ記憶装置、すなわちオンダイＳＲＡＭへのＬ２Ｐテーブルのキャッシュを対象としている。例えばフラッシュメモリコントローラによる速やかなアクセスのために、オンダイＳＲＡＭにページミドルディレクトリおよびページテーブルを記憶することができる。方法は、目標データのアドレス情報を含んでいるＬ２Ｐテーブルの記憶場所を提供するための指示フラグを実現するプログラムコードおよび／またはアルゴリズムを含むことができる。例えば指示フラグは、目標Ｌ２ＰテーブルがオンダイＳＲＡＭ記憶装置に記憶されていることを示す第１の状態、または目標Ｌ２ＰテーブルがフラッシュメモリコントローラのＳＲＡＭに記憶されていることを示す第２の状態を表示することができる。フラッシュメモリシステムは２つ以上のフラッシュメモリダイを含むことができるため、指示フラグは、目標Ｌ２Ｐテーブルを記憶しているオンダイＳＲＡＭを含んでいるフラッシュメモリダイも指示することができる。さらに、方法はまた、様々なオンダイＳＲＡＭとフラッシュメモリコントローラＳＲＡＭの間のスワッピングＬ２Ｐテーブルを含むことができる。本出願において説明される構造および構成要素は、ハードウェア、ファームウェア、ソフトウェアまたはそれらの任意の組合せの上で実現することができる。本開示において説明される方法およびシステムは、３Ｄ ＮＡＮＤフラッシュメモリデバイスの読出し待ち時間を９０％を超えて短くすることができる。
図１は、いくつかの実施形態によるフラッシュメモリシステム１００のブロック図を示したものである。フラッシュメモリシステム１００は、フラッシュメモリコントローラ１１０およびフラッシュメモリダイ１６０のアレイを含むことができる。フラッシュメモリコントローラ１１０はインタフェース１０４を介してホストコントローラ１０２と通信している。ホストコントローラ１０２は、インタフェース１０４を介してコマンドおよび／またはデータを送ることにより、フラッシュメモリダイ１６０の読出し、プログラムおよび消去操作を実施するようにフラッシュメモリコントローラに要求するように動作することができる。フラッシュメモリコントローラ１１０は、１つまたは複数のフラッシュメモリダイ１６０（例えばフラッシュメモリデバイスのアレイ）からデータを検索し、そのデータをデータバスを介してホストコントローラ１０２に送るように構成することができる。検索されたデータはホストコントローラ１０２によって、図には示されていないホストコンピュータまたは他のシステム構成要素に伝送することができる。フラッシュメモリデバイスのアレイは、要素１７０として以下で紹介されるＮＡＮＤフラッシュメモリの１つまたは複数のアレイを含むことができる。
ホストコントローラ１０２は、フラッシュメモリダイ１６０において記憶されるデータを送り、またはフラッシュメモリダイ１６０からデータを読み出すようにフラッシュメモリコントローラ１１０に命令することによってデータを検索する。ホストコントローラ１０２は、ホストコンピュータ（図１には示されていない）から受け取ったＩ／Ｏ要求を処理し、データ完全性および有効な記憶を保証し、また、フラッシュメモリダイ１６０を管理することができる。インタフェース１０６はデータを提供することができ、また、データバスを介したフラッシュメモリコントローラ１１０とフラッシュメモリダイ１６０の間の通信を制御することができる。
フラッシュメモリコントローラ１１０は、符号器／復号器ユニット１２０、制御論理１３０、コントローラ記憶装置１３２、フラッシュ翻訳層（ＦＴＬ）１４０、およびページバッファ１５０を含むことができる。フラッシュメモリコントローラ１１０には他の適切な構成要素を含めることができるが、簡潔にするために本明細書においては図示も、説明もされない。いくつかの実施形態では、ＦＴＬ１４０は、Ｌ２Ｐマッピング情報または任意の他の適切な情報を記憶するための記憶領域（例えばＳＲＡＭ）をさらに含むことができる。
符号器／復号器ユニット１２０は、フラッシュメモリコントローラ１１０によって処理されたデータの符号化および復号化を提供することができる。符号器／復号器ユニット１２０は、誤り訂正符号（ＥＣＣ）およびメモリ管理のためのメタデータを生成し、かつ、記憶することも可能である。符号器／復号器ユニット１２０を使用して、記憶されているデータの誤りを検出し、訂正することができる。
制御論理１３０は、ホストコントローラ１０２から命令を受け取り、また、インタフェース１０６を介してコマンドおよび／またはデータをフラッシュメモリダイ１６０との間で伝送することにより、当業者（ＰＯＳＡ）によく理解されているように、フラッシュメモリダイ１６０の読出し、プログラムおよび消去操作を実施するように構成された任意の適切な集積回路機構（例えば１つまたは複数のプロセッサ）であってもよい。例えば制御論理１３０は、ホストコントローラ１０２を介して、読出しまたは書込み操作などのフラッシュ媒体アクセスのための要求を１つまたは複数の外部デバイスから受け取る。制御論理１３０は、フラッシュメモリコントローラ１１０の他の構成要素と通信して制御するようにさらに構成することができる。例えば制御論理１３０は、マッピング情報に関して内部メモリ記憶装置を走査するようにＦＴＬに命令することができ、また、ＦＴＬからのアドレス－マッピング情報を送る／受け取ることができる。制御論理１３０は、符号器／復号器ユニット１２０、ページバッファ１５０、およびフラッシュメモリコントローラ１１０の他の適切な構成要素とさらに通信することができる。
コントローラ記憶装置１３２を使用して、制御論理１３０の動作のためのコマンドを記憶することができる。いくつかの実施形態では、コントローラ記憶装置１３２はマッピング情報を記憶するための記憶媒体であってもよい。例えばコントローラ記憶装置１３２は、フラッシュメモリダイ１６０のセクタのための単一レベル直接Ｌ２Ｐマッピングテーブルを含むことができる。いくつかの実施形態では、コントローラ記憶装置１３２は、フラッシュメモリダイ１６０のためのページグローバルディレクトリ情報を含むことができる。ページグローバルディレクトリ情報はランダムアクセスメモリデバイス（ＲＡＭ）に記憶することができ、また、マッピングデータの高速ルックアップを提供するための疑似キャッシュとして使用することができる。ページグローバルディレクトリについてはＰＯＳＡによってよく理解されており、簡潔にするために本明細書においては詳細に説明されない。いくつかの実施形態では、コントローラ記憶装置１３２は、ソフトウェアコード、コマンド、コンピュータ論理、ファームウェア、任意の適切な情報を含むことができる。いくつかの実施形態では、コントローラ記憶装置１３２はＳＲＡＭデバイスであってもよい。
フラッシュ翻訳層（ＦＴＬ）１４０は、論理アドレスを物理アドレスに変換するためのＬ２Ｐマッピングテーブルを提供するように構成することができる。制御論理１３０によって受け取られる、フラッシュ媒体にアクセスするための要求は、ユーザデータが読み出され、または書き込まれることになる１つまたは複数の論理ブロックアドレスを含むことができる。ＦＴＬ１４０は、様々なＬ２Ｐテーブルを介して走査することにより、所望のデータの論理ブロックアドレスを物理アドレスに翻訳するように構成することができる。例えばＦＴＬ１４０は、Ｌ２Ｐマッピング情報を生成し、このような情報をコントローラ記憶装置１３２などのフラッシュメモリコントローラ１１０に配置されている記憶媒体に送ることができる。ＦＴＬ１４０は、マッピング情報をオンダイＳＲＡＭまたはメモリセルなどのフラッシュメモリダイ１６０の上に配置されている記憶媒体に送ることも可能である。ＦＴＬ１４０は、フラッシュメモリコントローラ１１０によって要求されると、Ｌ２Ｐ情報を求めて上記記憶媒体を探索することも可能である。
ページバッファ１５０は、データのセクションを記憶するための１つまたは複数のレジスタ回路機構を含むことができる。例えばツーパスプログラミングスキームの下では、ページバッファ１５０は、下部ページデータ、中間ページデータおよび上部ページデータなどのデータを記憶することができる。ホストコントローラ１０２とフラッシュメモリダイ１６０のアレイの間のデータ転送は、一時的にページバッファ１５０に記憶することができる。ページバッファ１５０の構造および機能についてはＰＯＳＡによってよく理解されており、簡潔にするために本明細書においては詳細に説明されない。
フラッシュメモリダイ１６０はユーザデータを記憶するように構成することができ、また、フラッシュメモリコントローラ１１０と通信するため、およびＬ２Ｐマッピング情報を記憶するための回路機構構成要素を含むことができる。いくつかの実施形態では、個々のフラッシュメモリダイ１６０は、データキャッシュ１６２、オンダイＳＲＡＭ１６４およびＮＡＮＤフラッシュメモリアレイ１７０のアレイを含むことができる。フラッシュメモリダイ１６０は、メモリチップ（パッケージ）、メモリダイまたはメモリダイの任意の部分であってもよい。いくつかの実施形態では、個々のフラッシュメモリダイ１６０は、１つまたは複数のオンダイＳＲＡＭ１６４あるいは１つまたは複数のＮＡＮＤフラッシュメモリアレイ１７０を含むことができる。追加のオンダイＳＲＡＭ１６４およびＮＡＮＤフラッシュメモリアレイ１７０は、簡潔にするために図１には示されていない。
データキャッシュ１６２は、フラッシュメモリコントローラ１１０とＮＡＮＤフラッシュメモリアレイ１７０の間で伝送されるデータを一時的に記憶するように構成することができる。例えば記憶されているユーザデータにＮＡＮＤフラッシュメモリアレイ１７０からアクセスするための読出し操作の間、データキャッシュ１６２は、検索されたデータをフラッシュメモリコントローラ１１０に送る前に、その検索されたデータを一時的に記憶するように構成することができる。
オンダイＳＲＡＭ１６４は、フラッシュメモリコントローラ１１０による速やかなアクセスのためにＬ２Ｐマッピング情報を記憶するように構成することができる。例えば多重レベルマッピングスキームの下では、ページミドルディレクトリおよびページテーブルなどのＬ２Ｐマッピング情報は、オンダイＳＲＡＭ１６４に記憶して、インタフェース１０６を介してフラッシュメモリコントローラ１１０のＦＴＬ１４０によってアクセスすることができる。ＳＲＡＭ記憶媒体からのデータの読出しは、ＮＡＮＤフラッシュメモリアレイの予備メモリセルにおけるＬ２Ｐ情報の記憶と比較すると、ＮＡＮＤフラッシュメモリセルからのデータの読出しよりも場合によっては数桁早いため、このような情報をオンダイＳＲＡＭ１６４に記憶することにより、とりわけデータ読出し待ち時間を短くする利点を提供することができる。いくつかの実施形態では、オンダイＳＲＡＭ１６４は、ＮＡＮＤフラッシュメモリセルよりも速い速度を有する任意の他の適切なメモリデバイスであってもよい。いくつかの実施形態では、オンダイＳＲＡＭ１６４と同様の機能を実施するために、ダイナミックＲＡＭ（ＤＲＡＭ）などの媒体記憶装置をフラッシュメモリダイ１６０の中で実現することができる。
ＮＡＮＤフラッシュメモリアレイ１７０は１つまたは複数のメモリプレーンを含むことができ、メモリプレーンの各々は複数のメモリブロックを含むことができる。全く同一の同時の操作を個々のメモリプレーンにおいて生じさせることができる。メガバイト（ＭＢ）のサイズであってもよいメモリブロックは、消去操作を実施するための最小サイズである。個々のメモリブロックは複数のメモリセルを含むことができ、個々のメモリセルは、ビット線およびワード線などの相互接続を介してアドレス指定することができる。ビット線およびワード線は、直交してレイアウトして（例えばそれぞれ行および列でレイアウトして）、金属線のアレイを形成することができる。分かりやすくするために、メモリブロックは「メモリアレイ」または「アレイ」とも呼ばれる。メモリアレイは、記憶機能を実施するメモリデバイスにおけるコア領域である。
図２は、本開示のいくつかの実施形態によるフラッシュメモリセル配置を示す概略回路図である。ＮＡＮＤフラッシュメモリアレイ１７０は、図２によって示されているようにアレイ配置で展開されるフラッシュメモリセル１７２のアレイを含むことができる。ＮＡＮＤフラッシュメモリアレイ１７０は、基板の真上に配置されたゲート電極のスタックを含む３Ｄ ＮＡＮＤフラッシュメモリアレイであってもよく、半導体チャネルが基板の中へ貫通してワード線と交差している。底部／下部ゲート電極は底部／下部選択ゲートとして機能している。頂部／上部ゲート電極は頂部／上部選択ゲートとして機能している。頂部／上部選択ゲート電極と底部／下部ゲート電極の間のワード線／ゲート電極はワード線として機能している。ワード線と半導体チャネルの交点はメモリセルを形成している。頂部／上部選択ゲートは、行を選択するためにワード線に接続されており、また、底部／下部選択ゲートは、列を選択するためにビット線に接続されている。３Ｄ ＮＡＮＤフラッシュメモリデバイスの例、および３Ｄ ＮＡＮＤフラッシュメモリデバイスを形成するための方法は、参照によりその全体が本明細書に組み込まれている、「Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ ａｎｄ Ｆｏｒｍｉｎｇ Ｍｅｔｈｏｄ Ｔｈｅｒｅｏｆ」という名称の米国特許第１０，５５９，５９２号に見出すことができる。
ＮＡＮＤフラッシュメモリセル１７２の各々は、中に記憶されている１つまたは複数のビット値を示している。詳細には、個々のＮＡＮＤフラッシュメモリセル１７２は、電荷を蓄積する浮遊ゲートを有するトランジスタを含むことができる。ＮＡＮＤフラッシュメモリセル１７２は、複数の直列ストリング１７４の形態で結合されており、メモリセルのドレインは、それぞれ別のＮＡＮＤフラッシュメモリセル１７２のソースに結合されている。ＮＡＮＤフラッシュメモリアレイ１７０はワード線ＷＬ０～ＷＬＮを含むことができる。ワード線ＷＬ０～ＷＬＮの各々は、１行のＮＡＮＤフラッシュメモリアレイ１７０の個々のＮＡＮＤフラッシュメモリセル１７２の制御ゲートに接続することができ、また、ＮＡＮＤフラッシュメモリセル１７２の制御ゲートを行でバイアスするために利用することができる。ＮＡＮＤフラッシュメモリアレイ１７０はまた、ビット線ＢＬ０～ＢＬＫを含む。ビット線ＢＬ０～ＢＬＫの各々は直列ストリング１７４に結合されており、また、データキャッシュ１６２に結合されている。知覚回路機構（示されていないがＰＯＳＡには明らかである）は、ビット線ＢＬ０～ＢＬＫのうちの特定のビット線の電圧または電流を知覚することによって個々のＮＡＮＤフラッシュメモリセル１７２の状態を検出するために、制御論理１３０によって制御することができる。
図２の概略回路図には他の適切な回路機構構成要素を含めることができるが、簡潔にするために示されていない。例えば選択ゲート、知覚回路機構、アドレス復号器、駆動回路、他のサポート論理／回路および任意の適切な回路機構構成要素を含めることができるが、簡潔にするためにここでは省略されている。
図３は、本開示のいくつかの実施形態による、データ読出し待ち時間を短くするためのオンダイＳＲＡＭを実現するフラッシュメモリシステムの動作を示すフローチャートである。方法３００は網羅的なものではないこと、また、示されている何らかの操作ステップの前、後または間に他の操作ステップを実施することも可能であることを理解されたい。いくつかの実施形態では、方法３００のいくつかの操作ステップを省略することができ、または簡潔にするためにここでは説明されていない他の操作ステップを含めることができる。いくつかの実施形態では、方法３００の操作ステップは異なる順序で実施することができ、および／または操作ステップを変更することができる。方法３００は、図１および図２で説明したフラッシュメモリデバイスおよび回路機構を使用して実施することができる。
方法３００は操作ステップ３１０で開始し、本開示のいくつかの実施形態によれば、ホストコントローラがユーザデータ読出し要求を開始する。図１を参照すると、ホストコントローラ１０２は、インタフェース１０４を介して、フラッシュメモリコントローラ１１０に対するユーザデータ要求コマンドを開始し、フラッシュメモリアレイ１７０に記憶されている特定のユーザデータ片を要求することができる。いくつかの実施形態では、要求コマンドは、要求されたユーザデータの１つまたは複数の論理アドレスを含むことができる。
方法３００は操作ステップ３２０を継続し、本開示のいくつかの実施形態によれば、フラッシュメモリコントローラがフラッシュメモリコントローラの媒体記憶装置（例えばＳＲＡＭ）を走査して、Ｌ２Ｐテーブルを探索する。図１を参照すると、フラッシュメモリコントローラ１１０は、ホストコントローラからユーザデータ要求を受け取り、フラッシュメモリコントローラ１１０のコントローラ記憶装置１３２を捜して、コントローラ記憶装置１３２が要求されたユーザデータのマッピング情報を含んでいるかどうかを決定するよう、ＦＴＬ１４０に命令するように構成することができる。いくつかの実施形態では、コントローラ記憶装置１３２は、ユーザデータの選択の単一レベル直接Ｌ２Ｐマッピングを含むことができる。例えば読出し待ち時間を短くするために、フラッシュメモリコントローラ１１０の記憶媒体は、ユーザによって頻繁にアクセスされるユーザデータのための単一レベル直接Ｌ２Ｐマッピング情報を含むことができる。いくつかの実施形態では、フラッシュメモリコントローラ１１０の記憶媒体はまた、Ｌ２Ｐマッピング情報のセクタを含むことができる。例えば多重レベルマッピングスキームの下では、コントローラ記憶装置１３２はページグローバルディレクトリを含むことができ、また、ＦＴＬ１４０はページグローバルディレクトリを探索するように構成することができる。
方法３００は操作ステップ３３０を継続し、本開示のいくつかの実施形態によれば、ＦＴＬは、Ｌ２Ｐデータがコントローラ媒体記憶装置に記憶されているかどうかを決定するように構成されている。いくつかの実施形態では、ホストコントローラによって開始されたユーザデータ要求は、要求されたデータの論理アドレス情報を含むことができる。図１を参照すると、ＦＴＬ１４０は、論理アドレス情報に対応するＬ２Ｐアドレス情報がコントローラ媒体記憶装置またはフラッシュメモリダイに記憶されているかどうかを決定するように構成することができる。
Ｌ２Ｐアドレス情報がフラッシュコントローラ記憶装置に記憶されていることをＦＴＬが決定すると、方法３００は操作ステップ３４０を継続し、本開示のいくつかの実施形態によれば、ＦＴＬがフラッシュコントローラ記憶装置からＬ２Ｐ情報のセクタを読み出す。図１を参照すると、ＦＴＬ１４０は、コントローラ記憶装置１３２の内容を捜して、ホストコントローラ１０２から受け取った論理アドレス情報に対応するＬ２Ｐマッピングデータのセクタを識別するように構成することができる。方法３００は操作ステップ３４２を継続し、Ｌ２Ｐデータの読出し値に基づいて物理アドレスが検索される。単一レベル直接Ｌ２Ｐマッピングスキームの下では、ＦＴＬ１４０は、Ｌ２Ｐマッピングテーブルの物理アドレスをルックアップして、ホストコントローラ１０２から受け取った論理アドレスの対応する物理アドレスを獲得することができる。
方法３００は操作ステップ３８０を継続し、フラッシュメモリコントローラ１１０の制御論理１３０が、ユーザデータの物理アドレスに基づいてＮＡＮＤフラッシュメモリアレイ１７０からユーザデータを検索する。次に方法３００は操作ステップ３９０を継続し、フラッシュメモリコントローラがホストコントローラにデータを伝送する。例えばフラッシュメモリコントローラ１１０はフラッシュメモリダイ１６０からユーザデータを受け取り、そのユーザデータをインタフェース１０４を介してホストコントローラ１０２に伝送する前に、ユーザデータをページバッファ１５０に一時的に記憶する。
一方、操作ステップ３３０で、Ｌ２Ｐアドレス情報がフラッシュコントローラ記憶装置に記憶されていないことをＦＴＬが決定すると、方法３００は操作ステップ３５０を継続し、指示フラグが検査されて、Ｌ２Ｐアドレス情報が記憶されている場所を決定する。例えば指示フラグの第１の状態（例えば状態０）は、対応するＬ２Ｐアドレス情報がフラッシュメモリダイ１６０の１つのダイの中の予備セルに記憶されていることをフラッシュメモリコントローラ１１０に知らせることができる。指示フラグは、フラッシュメモリダイのうちのＬ２Ｐアドレス情報が記憶されているダイの識別などの情報を提供するビットの列であってもよい。例えば指示フラグは、コントローラ記憶装置１３２に記憶されている情報の１つまたは複数のビットであってもよい。指示フラグは、Ｌ２Ｐマッピング情報がＮＡＮＤフラッシュメモリアレイ１７０に記憶されているか、またはオンダイＳＲＡＭ１６４に記憶されているかどうかのブロック情報を含むことも可能である。Ｌ２Ｐアドレス情報がＮＡＮＤフラッシュメモリアレイ１７０の予備セルに記憶されている場合、方法３００は操作ステップ３６０を継続し、ＦＴＬ１４０は、ＮＡＮＤフラッシュメモリアレイ１７０の予備セルに記憶されているＬ２Ｐデータから物理アドレスを検索するように構成することができる。指示フラグは、Ｌ２Ｐデータを含んでいる特定のダイにフラッシュメモリコントローラ１１０を導く情報を含むことができる。
別法として、指示フラグの第２の状態（例えば状態１）は、対応するＬ２Ｐアドレス情報がオンダイＳＲＡＭに記憶されていることをフラッシュメモリコントローラ１１０に知らせることができる。指示フラグは、オンダイＳＲＡＭが上に配置されているダイ番号などのオンダイＳＲＡＭの識別を含むように構成することも可能である。指示フラグは、Ｌ２Ｐマッピング情報の関連する部分がその上に記憶されているオンダイＳＲＡＭのセクタの識別をさらに含むことができる。このようなシナリオでは、方法３００は操作ステップ３７０を継続し、本開示のいくつかの実施形態によれば、ＦＴＬは、オンダイＳＲＡＭからコントローラ記憶装置の上まで、Ｌ２Ｐマッピングデータのセクタを掃引するように構成することができる。指示フラグによって提供される情報に基づいて、ＦＴＬはフラッシュメモリダイ１６０の特定のオンダイＳＲＡＭのセクタを識別し、オンダイＳＲＡＭ１６４からコントローラ記憶装置１３２まで、Ｌ２Ｐマッピングデータのセクタを掃引することができる。いくつかの実施形態では、Ｌ２Ｐマッピングデータのセクタの掃引は、オンダイＳＲＡＭ１６４からフラッシュメモリコントローラ１１０へのＬ２Ｐマッピングデータのセクタの伝送、およびコントローラ記憶装置１３２へのＬ２Ｐマッピングデータのセクタの記憶を含む。方法３００は操作３７２を継続し、本開示のいくつかの実施形態によればＦＴＬが指示フラグを更新する。図１を参照すると、ＦＴＬ１４０は、コントローラ記憶装置１３２に現在記憶されているＬ２Ｐマッピングデータのセクタの情報を含むように指示フラグを更新することができる。記憶されている情報は、後続する読出し要求のために利用可能であり得る。方法３００は操作３７４を継続し、本開示のいくつかの実施形態によれば、Ｌ２Ｐデータから物理アドレスを検索することができる。ＦＴＬ１４０は、コントローラ記憶装置１３２の上まで掃引されたＬ２Ｐデータを走査して読み出し、かつ、ホストコントローラ１０２によって提供された論理アドレスに対応する物理アドレスを獲得するように構成することができる。指示フラグは、１つまたは複数の追加的な適切な状態を含むことができる。
方法３００は、次に、操作ステップ３８０を継続し、本開示のいくつかの実施形態によれば、メモリセルからデータが読み出される。ＦＴＬ１４０によって獲得された物理アドレスに基づいて、フラッシュメモリコントローラ１１０の制御論理１３０は、ユーザデータの物理アドレスに基づいてＮＡＮＤフラッシュメモリアレイ１７０からユーザデータを検索する。
方法３００は、次に、操作ステップ３９０を継続し、フラッシュメモリコントローラがホストコントローラにデータを伝送する。例えばフラッシュメモリコントローラ１１０はフラッシュメモリダイからユーザデータを受け取り、そのユーザデータをインタフェース１０４を介してホストコントローラ１０２に伝送する。
本開示の様々な実施形態は、デバイスフットプリントを拡張することなく、フラッシュメモリシステムにおける待ち時間を短くするためのシステムおよび方法を対象としている。例えばフラッシュメモリダイは、ＮＡＮＤフラッシュメモリアレイと同じダイの上に配置されるＳＲＡＭ記憶装置を含むことができる。方法は、目標データのためのアドレスマッピング情報を含んでいるＬ２Ｐテーブルの場所を提供するための１つまたは複数の指示フラグを実現するプログラムコードおよび／またはアルゴリズムを含むことができる。例えば指示フラグは、目標Ｌ２ＰテーブルがオンダイＳＲＡＭ記憶装置に記憶されていることを示す第１の状態、または目標Ｌ２ＰテーブルがフラッシュメモリコントローラのＳＲＡＭに記憶されていることを示す第２の状態を表示することができる。
いくつかの実施形態では、フラッシュメモリからデータを読み出すための方法は、フラッシュメモリコントローラによって、複数のフラッシュメモリダイに記憶されているデータに対する読出し要求を受け取るステップを含む。読出し要求はデータの論理アドレスを含む。複数のフラッシュメモリダイの個々のフラッシュメモリダイは、１つまたは複数のフラッシュメモリアレイおよび１つまたは複数のオンダイスタティックランダムアクセスメモリ（ＳＲＡＭ）記憶デバイスを含む。方法はまた、論理－物理（Ｌ２Ｐ）情報を含んでいるフラッシュメモリダイのオンダイＳＲＡＭ記憶装置を識別するステップ、および論理アドレスに対応するデータの物理アドレスを獲得するためにＬ２Ｐ情報を探索するステップを含む。方法は、物理アドレスを使用して、フラッシュメモリダイのフラッシュメモリアレイからデータを検索するステップをさらに含む。
いくつかの実施形態では、フラッシュメモリからデータを読み出すための方法は、フラッシュメモリコントローラによって、複数のフラッシュメモリダイに記憶されているデータに対する読出し要求を受け取るステップを含む。読出し要求はデータの論理アドレスを含み、また、フラッシュメモリコントローラはコントローラ記憶装置を含む。複数のフラッシュメモリダイの個々のフラッシュメモリダイは、１つまたは複数のフラッシュメモリアレイおよび１つまたは複数のオンダイスタティックランダムアクセスメモリ（ＳＲＡＭ）記憶装置を含む。方法はまた、論理－物理（Ｌ２Ｐ）情報を求めてコントローラ記憶装置を探索するステップを含む。Ｌ２Ｐ情報がコントローラ記憶装置に存在していることに応答して、方法は、Ｌ２Ｐ情報を使用してデータの物理アドレスを獲得するステップ、および物理アドレスを使用して、複数のフラッシュメモリダイからデータを検索するステップを含む。Ｌ２Ｐ情報がコントローラ記憶装置に存在していないことに応答して、方法は、Ｌ２Ｐ情報を含んでいるフラッシュメモリダイのオンダイＳＲＡＭ記憶デバイスを識別するステップ、および論理アドレスに対応する物理アドレスを獲得するためにＬ２Ｐ情報を探索するステップを含む。方法は、物理アドレスを使用して、フラッシュメモリダイのフラッシュメモリアレイからデータを検索するステップをさらに含む。
いくつかの実施形態では、フラッシュメモリシステムは複数のフラッシュメモリダイを含む。個々のフラッシュメモリダイは、１つまたは複数のＮＡＮＤメモリアレイおよび１つまたは複数のオンダイＳＲＡＭ記憶デバイスを含む。フラッシュメモリシステムはまた、コントローラ記憶装置および１つまたは複数のプロセッサを含むフラッシュメモリコントローラを含む。１つまたは複数のプロセッサは、命令を実行すると、複数のフラッシュメモリダイに記憶されているデータに対する読出し要求を受け取るように構成され、読出し要求はデータの論理アドレスを含む。１つまたは複数のプロセッサは、論理－物理（Ｌ２Ｐ）情報を含んでいるオンダイＳＲＡＭ記憶装置を識別するようにさらに構成され、オンダイＳＲＡＭ記憶デバイスは複数のフラッシュメモリダイのうちの１つのフラッシュメモリダイの上に形成されている。１つまたは複数のプロセッサは、論理アドレスに対応するデータの物理アドレスを獲得するためにＬ２Ｐ情報を探索するようにさらに構成される。フラッシュメモリコントローラはまた、物理アドレスを使用して、フラッシュメモリダイのＮＡＮＤメモリアレイからデータを検索するように構成される。
特定の実施形態についての以上の説明は、本開示の一般的な性質を完全に明らかにしており、したがって他者は、当業者の技術の範囲内における知識を適用することにより、過度の実験を経ることなく、本開示の一般的な概念から逸脱することなく、様々な用途のためにこのような特定の実施形態を容易に修正し、および／または適合させることができる。したがってこのような適合および修正は、本明細書において提示されている教示および手引きに基づく、開示されている実施形態の等価物の意味および範囲の範疇であることが意図されている。本明細書における語法または専門用語は、本明細書における専門用語または語法が教示および手引きに照らして当業者によって解釈されるよう、説明を目的としたものであり、制限するものではないことを理解されたい。
以上、本開示の実施形態について、明記されている機能およびそれらの関係の実施態様を示す機能ビルディングブロックの助けを借りて説明した。これらの機能ビルディングブロックの境界は、説明の便宜上、本明細書において任意に定められている。明記されている機能およびそれらの関係が適切に実施される限り、代替境界を定めることができる。
発明の概要および要約書の節は、本発明者が企図した本開示の、すべてではなく、１つまたは複数の例示的実施形態を示すことができ、したがって本開示および添付の特許請求の範囲を制限することは全く意図されていない。
本開示の広さおよび範囲は、上で説明した例示的実施形態のいずれによっても制限されず、唯一、以下の特許請求の範囲およびそれらの等価物に従って定義されるものとする。
１００ フラッシュメモリシステム
１０２ ホストコントローラ
１０４ インタフェース
１０６ インタフェース
１１０ フラッシュメモリコントローラ
１２０ 符号器／復号器ユニット
１３０ 制御論理
１３２ コントローラ記憶装置
１４０ フラッシュ翻訳層（ＦＴＬ）
１５０ ページバッファ
１６０ フラッシュメモリダイ
１６２ データキャッシュ
１６４ オンダイＳＲＡＭ
１７０ ＮＡＮＤフラッシュメモリアレイ
１７２ フラッシュメモリセル
１７４ ストリング

Claims (19)

  1. フラッシュメモリからデータを読み出すための方法であって、
    フラッシュメモリコントローラによって、複数のフラッシュメモリダイに記憶されているデータに対する読出し要求を受け取るステップであって、
    前記読出し要求が前記データの論理アドレスを含み、
    前記複数のフラッシュメモリダイの個々のフラッシュメモリダイが、１つまたは複数のフラッシュメモリアレイおよび１つまたは複数のオンダイスタティックランダムアクセスメモリ（ＳＲＡＭ）記憶デバイスを含む、
    読出し要求を受け取るステップと、
    前記フラッシュメモリコントローラのコントローラ記憶装置内で論理－物理（Ｌ２Ｐ）情報を探索するステップと、
    前記Ｌ２Ｐ情報を含んでいるフラッシュメモリダイのオンダイＳＲＡＭ記憶デバイスを識別するステップと、
    前記論理アドレスに対応する前記データの物理アドレスを獲得するために前記Ｌ２Ｐ情報を探索するステップと、
    前記物理アドレスを使用して、前記フラッシュメモリダイのフラッシュメモリアレイから前記データを検索するステップと
    を含む方法。
  2. 前記Ｌ２Ｐ情報が前記コントローラ記憶装置に存在していないことに応答して、前記Ｌ２Ｐ情報を含んでいるフラッシュメモリダイを識別するステップをさらに含む、請求項１に記載の方法。
  3. 前記Ｌ２Ｐ情報を含んでいるフラッシュメモリダイのオンダイＳＲＡＭ記憶デバイスを識別するステップが、Ｌ２Ｐマッピングテーブルのセクタを決定するステップを含む、請求項２に記載の方法。
  4. 前記Ｌ２Ｐ情報が前記コントローラ記憶装置に存在していないことに応答して指示フラグを検査するステップをさらに含む、請求項１に記載の方法。
  5. 前記Ｌ２Ｐ情報を含んでいるフラッシュメモリダイのオンダイＳＲＡＭ記憶デバイスを識別するステップが、前記指示フラグから情報を得るステップを含む、請求項４に記載の方法。
  6. 前記指示フラグからの前記得られた情報に基づいてＬ２Ｐマッピングテーブルのセクタを決定するステップをさらに含む、請求項５に記載の方法。
  7. 前記オンダイＳＲＡＭ記憶デバイスから前記コントローラ記憶装置まで前記Ｌ２Ｐマッピングテーブルの前記セクタを掃引するステップをさらに含む、請求項６に記載の方法。
  8. 前記Ｌ２Ｐマッピングテーブルの前記セクタに関連する情報で前記指示フラグを更新するステップをさらに含む、請求項７に記載の方法。
  9. 前記Ｌ２Ｐマッピングテーブルの前記セクタを掃引するステップが、
    前記オンダイＳＲＡＭ記憶デバイスから前記フラッシュメモリコントローラへ前記Ｌ２Ｐマッピングテーブルの前記セクタを伝送するステップと、
    前記コントローラ記憶装置に前記Ｌ２Ｐマッピングテーブルの前記セクタを記憶するステップと
    を含む、請求項７に記載の方法。
  10. フラッシュメモリからデータを読み出すための方法であって、
    フラッシュメモリコントローラによって、複数のフラッシュメモリダイに記憶されているデータに対する読出し要求を受け取るステップであって、
    前記読出し要求が前記データの論理アドレスを含み、
    前記フラッシュメモリコントローラがコントローラ記憶装置を備え、
    前記複数のフラッシュメモリダイの個々のフラッシュメモリダイが、１つまたは複数のフラッシュメモリアレイおよび１つまたは複数のオンダイスタティックランダムアクセスメモリ（ＳＲＡＭ）記憶デバイスを備える、
    読出し要求を受け取るステップと、
    論理－物理（Ｌ２Ｐ）情報を求めて前記コントローラ記憶装置を探索するステップと、
    前記Ｌ２Ｐ情報が前記コントローラ記憶装置に存在していることに応答して、
    前記Ｌ２Ｐ情報を使用して前記データの物理アドレスを獲得するステップと、
    前記物理アドレスを使用して、前記複数のフラッシュメモリダイから前記データを検索するステップと、
    前記Ｌ２Ｐ情報が前記コントローラ記憶装置に存在していないことに応答して、
    前記Ｌ２Ｐ情報を含んでいるフラッシュメモリダイのオンダイＳＲＡＭ記憶デバイスを識別するステップと、
    前記論理アドレスに対応する物理アドレスを獲得するために前記Ｌ２Ｐ情報を探索するステップと、
    前記物理アドレスを使用して、前記フラッシュメモリダイのフラッシュメモリアレイから前記データを検索するステップと
    を含む方法。
  11. 前記Ｌ２Ｐ情報が前記コントローラ記憶装置に存在していないことに応答して指示フラグを検査するステップをさらに含む、請求項１０に記載の方法。
  12. 前記Ｌ２Ｐ情報を含んでいるフラッシュメモリダイのオンダイＳＲＡＭ記憶デバイスを識別するステップが、前記指示フラグから情報を得るステップを含む、請求項１１に記載の方法。
  13. 前記指示フラグからの前記得られた情報に基づいてＬ２Ｐマッピングテーブルのセクタを決定するステップをさらに含む、請求項１２に記載の方法。
  14. 前記オンダイＳＲＡＭ記憶デバイスから前記コントローラ記憶装置まで前記Ｌ２Ｐマッピングテーブルの前記セクタを掃引するステップをさらに含む、請求項１３に記載の方法。
  15. フラッシュメモリシステムであって、
    複数のフラッシュメモリダイであって、個々のフラッシュメモリダイが、
    １つまたは複数のＮＡＮＤメモリアレイと、
    １つまたは複数のオンダイＳＲＡＭ記憶デバイスと
    を備える、複数のフラッシュメモリダイと、
    フラッシュメモリコントローラであって、
    コントローラ記憶装置と、
    １つまたは複数のプロセッサであって、命令を実行すると、
    前記複数のフラッシュメモリダイに記憶されているデータに対する読出し要求であって、前記データの論理アドレスを含む読出し要求を受け取り、
    論理－物理（Ｌ２Ｐ）情報が前記コントローラ記憶装置に記憶されているかどうかを決定し、
    前記Ｌ２Ｐ情報が前記コントローラ記憶装置に記憶されていないことを決定すると、前記Ｌ２Ｐ情報を含んでいるオンダイＳＲＡＭ記憶デバイスであって、前記複数のフラッシュメモリダイのうちの１つのフラッシュメモリダイの上に形成されたオンダイＳＲＡＭ記憶デバイスを識別し、
    前記論理アドレスに対応する前記データの物理アドレスを獲得するために前記Ｌ２Ｐ情報を捜し、
    前記物理アドレスを使用して、前記フラッシュメモリダイのＮＡＮＤメモリアレイから前記データを検索する
    ように構成された１つまたは複数のプロセッサと
    を備える、フラッシュメモリコントローラと
    を備える、フラッシュメモリシステム。
  16. 前記フラッシュメモリコントローラが、前記データの前記物理アドレスを獲得するように構成されたフラッシュ翻訳層（ＦＴＬ）をさらに備える、請求項１５に記載のフラッシュメモリシステム。
  17. 前記フラッシュメモリコントローラが、前記Ｌ２Ｐ情報の場所を含んでいる指示フラグをさらに含む、請求項１５に記載のフラッシュメモリシステム。
  18. 前記場所が前記オンダイＳＲＡＭ記憶デバイスのアドレスを含む、請求項１７に記載のフラッシュメモリシステム。
  19. 前記Ｌ２Ｐ情報が多重レベルマッピングスキームを含む、請求項１５に記載のフラッシュメモリシステム。
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