JP2023532235A - 論理-物理(l2p)テーブルにキャッシュするためのオンダイスタティックランダムアクセスメモリ(sram) - Google Patents
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Abstract
Description
102 ホストコントローラ
104 インタフェース
106 インタフェース
110 フラッシュメモリコントローラ
120 符号器/復号器ユニット
130 制御論理
132 コントローラ記憶装置
140 フラッシュ翻訳層(FTL)
150 ページバッファ
160 フラッシュメモリダイ
162 データキャッシュ
164 オンダイSRAM
170 NANDフラッシュメモリアレイ
172 フラッシュメモリセル
174 ストリング
Claims (20)
- フラッシュメモリからデータを読み出すための方法であって、
フラッシュメモリコントローラによって、複数のフラッシュメモリダイに記憶されているデータに対する読出し要求を受け取るステップであって、
前記読出し要求が前記データの論理アドレスを含み、
前記複数のフラッシュメモリダイの個々のフラッシュメモリダイが、1つまたは複数のフラッシュメモリアレイおよび1つまたは複数のオンダイスタティックランダムアクセスメモリ(SRAM)記憶デバイスを含む、
読出し要求を受け取るステップと、
論理-物理(L2P)情報を含んでいるフラッシュメモリダイのオンダイSRAM記憶デバイスを識別するステップと、
前記論理アドレスに対応する前記データの物理アドレスを獲得するために前記L2P情報を探索するステップと、
前記物理アドレスを使用して、前記フラッシュメモリダイのフラッシュメモリアレイから前記データを検索するステップと
を含む方法。 - 前記フラッシュメモリコントローラのコントローラ記憶装置内で前記L2P情報を探索するステップをさらに含む、請求項1に記載の方法。
- 前記L2P情報が前記コントローラ記憶装置に存在していないことに応答して、前記L2P情報を含んでいるフラッシュメモリダイを識別するステップをさらに含む、請求項2に記載の方法。
- 前記L2P情報を識別するステップが、L2Pマッピングテーブルのセクタを決定するステップを含む、請求項3に記載の方法。
- 前記L2P情報が前記コントローラ記憶装置に存在していないことに応答して指示フラグを検査するステップをさらに含む、請求項2に記載の方法。
- 前記L2P情報を識別するステップが、前記指示フラグから情報を得るステップを含む、請求項5に記載の方法。
- 前記指示フラグからの前記得られた情報に基づいてL2Pマッピングテーブルのセクタを決定するステップをさらに含む、請求項6に記載の方法。
- 前記オンダイSRAM記憶デバイスから前記コントローラ記憶装置まで前記L2Pマッピングテーブルの前記セクタを掃引するステップをさらに含む、請求項7に記載の方法。
- 前記L2Pマッピングテーブルの前記セクタに関連する情報で前記指示フラグを更新するステップをさらに含む、請求項7に記載の方法。
- 前記L2Pマッピングテーブルの前記セクタを掃引するステップが、
前記オンダイSRAM記憶デバイスから前記フラッシュメモリコントローラへ前記L2Pマッピングテーブルの前記セクタを伝送するステップと、
前記コントローラ記憶装置に前記L2Pマッピングテーブルの前記セクタを記憶するステップと
を含む、請求項8に記載の方法。 - フラッシュメモリからデータを読み出すための方法であって、
フラッシュメモリコントローラによって、複数のフラッシュメモリダイに記憶されているデータに対する読出し要求を受け取るステップであって、
前記読出し要求が前記データの論理アドレスを含み、
前記フラッシュメモリコントローラがコントローラ記憶装置を備え、
前記複数のフラッシュメモリダイの個々のフラッシュメモリダイが、1つまたは複数のフラッシュメモリアレイおよび1つまたは複数のオンダイスタティックランダムアクセスメモリ(SRAM)記憶デバイスを備える、
読出し要求を受け取るステップと、
論理-物理(L2P)情報を求めて前記コントローラ記憶装置を探索するステップと、
前記L2P情報が前記コントローラ記憶装置に存在していることに応答して、
前記L2P情報を使用して前記データの物理アドレスを獲得するステップと、
前記物理アドレスを使用して、前記複数のフラッシュメモリダイから前記データを検索するステップと、
前記L2P情報が前記コントローラ記憶装置に存在していないことに応答して、
前記L2P情報を含んでいるフラッシュメモリダイのオンダイSRAM記憶デバイスを識別するステップと、
前記論理アドレスに対応する物理アドレスを獲得するために前記L2P情報を探索するステップと、
前記物理アドレスを使用して、前記フラッシュメモリダイのフラッシュメモリアレイから前記データを検索するステップと
を含む方法。 - 前記L2P情報が前記コントローラ記憶装置に存在していないことに応答して指示フラグを検査するステップをさらに含む、請求項11に記載の方法。
- 前記L2P情報を識別するステップが、前記指示フラグから情報を得るステップを含む、請求項12に記載の方法。
- 前記指示フラグからの前記得られた情報に基づいてL2Pマッピングテーブルのセクタを決定するステップをさらに含む、請求項13に記載の方法。
- 前記オンダイSRAM記憶デバイスから前記コントローラ記憶装置まで前記L2Pマッピングテーブルの前記セクタを掃引するステップをさらに含む、請求項14に記載の方法。
- フラッシュメモリシステムであって、
複数のフラッシュメモリダイであって、個々のフラッシュメモリダイが、
1つまたは複数のNANDメモリアレイと、
1つまたは複数のオンダイSRAM記憶デバイスと
を備える、複数のフラッシュメモリダイと、
フラッシュメモリコントローラであって、
コントローラ記憶装置と、
1つまたは複数のプロセッサであって、命令を実行すると、
前記複数のフラッシュメモリダイに記憶されているデータに対する読出し要求であって、前記データの論理アドレスを含む読出し要求を受け取り、
論理-物理(L2P)情報を含んでいるオンダイSRAM記憶デバイスであって、前記複数のフラッシュメモリダイのうちの1つのフラッシュメモリダイの上に形成されたオンダイSRAM記憶デバイスを識別し、
前記論理アドレスに対応する前記データの物理アドレスを獲得するために前記L2P情報を捜し、
前記物理アドレスを使用して、前記フラッシュメモリダイのNANDメモリアレイから前記データを検索する
ように構成された1つまたは複数のプロセッサと
を備える、フラッシュメモリコントローラと
を備える、フラッシュメモリシステム。 - 前記フラッシュメモリコントローラが、前記データの前記物理アドレスを獲得するように構成されたフラッシュ翻訳層(FTL)をさらに備える、請求項16に記載のフラッシュメモリシステム。
- 前記フラッシュメモリコントローラが、前記L2P情報の場所を含んでいる指示フラグをさらに含む、請求項16に記載のフラッシュメモリシステム。
- 前記場所が前記オンダイSRAM記憶デバイスのアドレスを含む、請求項18に記載のフラッシュメモリシステム。
- 前記L2P情報が多重レベルマッピングスキームを含む、請求項16に記載のフラッシュメモリシステム。
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