CN118155689A - 存储器件、存储器系统及其编程方法 - Google Patents

存储器件、存储器系统及其编程方法 Download PDF

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CN118155689A CN202211557489.3A CN202211557489A CN118155689A CN 118155689 A CN118155689 A CN 118155689A CN 202211557489 A CN202211557489 A CN 202211557489A CN 118155689 A CN118155689 A CN 118155689A
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Abstract

公开内容包括用于对存储器件进行编程的系统、方法和设备，涉及对所述存储器件的存储单元的第一编程操作和第二编程操作。在所述第一编程操作中，所述存储单元被编程为中间状态。在所述第二编程操作中，所述存储单元被从所述中间状态编程为目标状态。所述第一编程操作包括：向耦合至所述存储单元的位线提供偏置电压，以及向耦合至所述存储单元的字线提供编程电压。提供给所述位线的所述偏置电压的幅度取决于所述存储单元要被编程到的所述中间状态或所述目标状态。因此，在所述第一编程操作中不需要对所述存储单元执行验证操作。

Description

存储器件、存储器系统及其编程方法
技术领域
概括地说，本公开内容涉及半导体技术领域，并且更具体地说，本公开内容涉及存储器件、存储器系统及其编程方法。
背景技术
随着存储器件不断缩小到较小的管芯尺寸以降低制造成本并增加存储密度，由于工艺技术的局限性和可靠性问题，平面存储单元的扩展面临挑战。三维(3D)存储器架构可以解决平面存储单元中的密度和性能限制。
在3D NAND闪存器中，可以垂直地堆叠多层存储单元，从而可以大大提高每单位面积的存储密度。垂直堆叠的存储单元可以形成存储串，其中存储单元的沟道在每个存储串中被连接。每个存储单元可以通过字线和位线来寻址。可以对耦合至同一字线的存储单元的数据(即，逻辑状态)进行同时读取或编程。然而，多层存储单元的制造受到刻蚀技术的限制，并且每单位面积的存储密度的激进缩放需要减小存储单元的相邻层之间的距离，并且诸如初始阈值电压移位和字线干扰等问题在影响对存储单元进行编程的可靠性方面变得越来越重要。
发明内容
在本公开内容中描述了用于对存储器件进行编程的系统、方法和设备的实施例。
在一些实施例中，一种方法可以包括：以两步方案对存储器件中的存储单元进行编程，该两步方案包括第一编程操作和第二编程操作。在第一编程操作中，存储单元从擦除状态被编程为中间状态。在第一编程操作之后的第二编程操作中，存储单元根据要存储的数据从中间状态被编程为目标状态。
在一些实施例中，第一编程操作包括：向耦合至存储单元的字线提供编程电压信号，同时在耦合至存储单元的位线上提供偏置电压。
在一些实施例中，提供给位线的偏置电压的幅度是根据目标状态配置的。在一些实施例中，如果目标状态与存储单元的较大阈值电压相对应，则提供给位线的偏置电压的幅度较低。
在一些实施例中，施加在位线上的偏置电压的幅度是根据中间状态配置的。在一些实施例中，如果中间状态与存储单元的较大阈值电压相对应，则提供给位线的偏置电压的幅度较低。
在一些实施例中，在第一编程操作期间，提供给存储单元的字线的编程电压信号包括单个电压脉冲。
在一些实施例中，在执行第一编程操作以将存储单元编程为中间状态之后并且在执行第二编程操作之前，可以省略验证操作。
在一些实施例中，使用增量步进脉冲编程(ISPP)方案来执行第二编程操作。
在一些实施例中，两步编程方法可以通过将对耦合至同一位线和两条相邻字线的第一存储单元和第二存储单元中的每个存储单元的第一编程操作和第二编程操作进行组合而在该第一存储单元和第二存储单元上实现，其中涉及四个编程操作。在第一编程操作中，第一存储单元被编程为第一中间状态。在第二编程操作中，第二存储单元被编程为第二中间状态。在第一存储单元和第二存储单元被编程为第一中间状态和第二中间状态之后，在第三编程操作和第四编程操作中，第一存储单元和第二存储单元被编程为第一目标状态和第二目标状态。
在一些实施例中，中间状态可以是多个中间状态之一，并且目标状态可以是多个目标状态之一。每个中间状态与一个或多个目标状态相对应。
在一些实施例中，向位线提供偏置电压包括：提供具有根据目标状态的幅度的偏置电压。处于目标状态的存储单元的阈值电压越高，幅度越低。
在一些实施例中，向位线提供偏置电压包括：提供具有根据中间状态的幅度的偏置电压。处于中间状态的存储单元的阈值电压越高，幅度越低。
在一些实施例中，多个中间状态的数量为两个，多个目标状态的另一数量为八个。每个中间状态与四个目标状态相对应。
在一些实施例中，多个中间状态的数量为四个，多个目标状态的另一数量为八个。每个中间状态与两个目标状态相对应。
在一些实施例中，多个中间状态的数量为四个，多个目标状态的另一数量为十六个。每个中间状态与四个目标状态相对应。
本公开内容还描述了实现上述编程方法的存储器件的实施例。
在一些实施例中，存储器件可以包括存储阵列和外围电路。存储阵列可以包括多个存储单元、多条位线和多条字线。每个存储单元耦合至多条位线中的位线和多条字线中的字线。外围电路可包括耦合至存储阵列的多条字线的字线驱动器，以及耦合至存储阵列的多条位线的位线驱动器。外围电路可以被配置为：执行第一编程操作以将存储单元编程为中间状态，以及执行第二编程操作以将存储单元从中间状态编程为目标状态。第一编程操作包括：通过位线驱动器向耦合至存储单元的位线提供偏置电压，以及通过字线驱动器向耦合至存储单元的字线提供编程电压。
在一些实施例中，提供给字线的编程电压可以包括单个电压脉冲。
在一些实施例中，外围电路被配置为：在向字线提供编程电压之后并且在执行第二编程操作之前不对存储单元执行验证操作。
在一些实施例中，中间状态可以是多个中间状态之一，并且目标状态可以是多个目标状态之一。每个中间状态与一个或多个目标状态相对应。
在一些实施例中，外围电路被配置为：提供具有根据目标状态的幅度的偏置电压。处于目标状态的存储单元的阈值电压越高，幅度越低。
在一些实施例中，外围电路被配置为：提供具有根据中间状态的幅度的偏置电压。处于中间状态的存储单元的阈值电压越高，幅度越低。
本公开内容还描述了实现上述编程方法的存储器系统的实施例。
在一些实施例中，存储器系统可以包括存储器控制器以及耦合至存储器控制器的存储器件。存储器控制器可以被配置为提供编程命令。存储器件可以被配置为接收编程命令。存储器件可以包括存储阵列和外围电路。存储阵列可以包括多个存储单元、多条位线和多条字线。每个存储单元耦合至多条位线中的位线和多条字线中的字线。外围电路可包括耦合至存储阵列的多条字线的字线驱动器、耦合至存储阵列的多条位线的位线驱动器。外围电路可以被配置为：执行第一编程操作以将存储单元编程为中间状态，以及执行第二编程操作以将存储单元从中间状态编程为目标状态。第一编程操作包括：通过位线驱动器向耦合至存储单元的位线提供偏置电压，以及通过字线驱动器向耦合至存储单元的字线提供编程电压。
在一些实施例中，提供给字线的编程电压可以包括单个电压脉冲。
在一些实施例中，外围电路被配置为：在向字线提供编程电压之后并且在执行第二编程操作之前不对存储单元执行验证操作。
在一些实施例中，中间状态可以是多个中间状态之一，并且目标状态可以是多个目标状态之一。每个中间状态与一个或多个目标状态相对应。
根据本公开内容的说明书、权利要求书和附图，本领域技术人员可以理解本公开内容的其他方面。
附图说明
并入本文中并形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开的原理并使相关领域的技术人员能够进行和使用本公开内容。
图1和图2A-图2B示出了根据一些实施例的具有一个或多个存储器件的存储器系统。
图3示出了根据一些实施例的存储管芯的示意图。
图4示出了根据一些实施例的三维(3D)存储管芯的示意图。
图5示出了根据一些实施例的3D存储器结构的一部分的透视图。
图6示出了根据一些实施例的NAND闪存中的存储单元的阈值电压Vth分布。
图7A示出了根据一些实施例的、受初始阈值电压移位影响的NAND闪存中的存储单元的阈值电压Vth分布的示例。
图7B示出了根据一些实施例的、受字线干扰影响的NAND闪存中的存储单元的阈值电压Vth分布的示例。
图8A-图8C示出了根据一些实施例的两步编程方法中的中间状态和目标状态之间的对应关系的示例。
图9示出了根据一些实施例的、在两步编程方法的第一编程操作中，当中间状态被不足编程、正确编程和过编程时，NAND闪存中的存储单元的阈值电压Vth分布的示例。
图10A-图10C示出了根据一些实施例的、通过向耦合至存储单元的位线提供偏置电压并且向耦合至存储单元的字线提供编程电压来执行两步编程方法中的第一编程操作的示例。
图11示出了根据一些实施例的、两步编程方法在3D NAND闪存中同一串上的相邻单元上的实施。
图12示出了根据一些实施例的、两步编程方法在3D NAND闪存中的包括多个存储单元的阵列上的实施，该多个存储单元涉及多条字线和多条位线。
通过下文结合附图阐述的具体实施方式，本发明的实施例的特征和优势将变得更加显而易见，在附图中，相同的附图标记通篇标识相对应的元素。在附图中，相同的附图标记通常表示相同、功能相似和/或结构相似的元素。元素首次出现在其中的附图由相对应的附图标记中最左边的数位指示。
将参考附图对本发明的实施例进行描述。
具体实施方式
虽然讨论了特定的配置和布置，但应该理解的是：这是仅为了说明的目的。相关领域的技术人员将认识到的是：在不脱离本公开内容的精神和范围的情况下可以使用其他配置和布置。对于相关领域的技术人员来说显而易见的是，本公开内容还可以用于各种其他应用。
应该指出的是：说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的引用指示所描述的实施例可包括特定特征、结构或特性，但是每个实施例可以不一定包括特定的特征、结构或特性。此外，这些短语不一定指的是相同的实施例。另外,当结合实施例来描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例实现这样的特征、结构，或特性将会在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的使用来理解术语。例如，本文中所使用的术语“一个或多个”，至少部分地取决于上下文，可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义来描述特征、结构或特性的组合。类似地，诸如“一”、“一个”或“这个”之类的术语可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。此外，术语“基于”可以被理解为不一定旨在传达因素的排他性集合，而是可以至少部分地取决于上下文，允许存在不一定明确描述的其他因素。
应该容易理解的是，本公开中“上”，“上方”和“上面”的含义应该以最广泛的方式解释，使得“在......上”不仅意味着“直接在某物上”，而且还包括在具有中间特征或其间的层的情况下“在某物上”的含义。此外，“上方”或“上面”不仅意指“在某物上方”或“在某物上面”，而且还可以包括在没有中间特征或其间的层的情况下“在某物上方”或“在某物上面”的含义(即，直接在某物上)。
此外，本文中可以使用空间相对术语，例如“下方”、“下面”、“下部”、“上方”、“上部，”等以便于描述，来描述一个元件或特征与另一个元件或特征如图所示的关系。除了图中所描绘的方位之外，空间相对术语旨在包括使用中或过程步骤中的设备的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且同样可以相应地解释在本文中使用的空间相对描述符。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的位置，并且因此，除非另外说明，否则半导体器件形成在衬底的顶侧。底表面与顶表面相对，并且因此衬底的底侧与衬底的顶侧相对。衬底本身可以被图案化。添加到衬底的顶部的材料可以被图案化或者可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶片。
如本文中所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个底层或上层结构上延伸，或者可以具有小于底层或上层结构的范围的范围。此外，层可以是均匀或不均匀连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶部表面和底部表面之间的或者连续结构的顶部表面和底部表面处的任何水平平面集合之间。层可以水平地、垂直地和/或沿锥面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下具有一个或多个层。层可以包含多个层。例如，互连层可以包括一个或多个导电和接触层(在其中形成触点、互连线和/或垂直互连访问(VIA))以及一个或多个电介质层。
在本公开内容中，为了便于描述，“层(tier)”用于指代沿竖直方向具有基本相同的高度的元件。例如，字线和下面的栅极电介质层可以被称为“层(tier)”，字线和下面的绝缘层可以一起被称为“层(tier)”，高度基本相同的字线可以被称为“一层(tier)字线”或类似字词，等等。
如本文中所使用的，术语“标称/名义上”是指在产品或工艺的设计阶段期间设定的组件或工艺步骤的特征或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以由于制造工艺或公差的微小变化。如本文中所使用的，术语“约”或“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”或“大约”可以指示给定量的值，其在例如值的10-30％内变化(例如，值的±10％，±20％或±30％)。
在本公开内容中，术语“水平/水平地/侧向/侧向地”是指名义上平行于衬底的侧表面，而术语“垂直”或“垂直地”是指名义上垂直于衬底的侧表面。
如本文所使用的，术语“3D存储器”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中被称为“存储串”，例如NAND串)的三维(3D)半导体器件，从而使得存储串相对于衬底在垂直方向上延伸。
图1示出了根据一些实施例的具有存储系统10的系统S1的框图。在一些实施例中，系统S1可以是手机、桌面式计算机、膝上型计算机、平板电脑、车载电脑、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或其中具有存储装置的任何其他合适的电子设备。存储系统10(例如，NAND存储系统)可以包括存储器控制器20和一个或多个半导体存储芯片25-1、25-2、25-3、......、25-n。每个半导体存储器件25(以下简称为“存储器件”)可以是NAND芯片(例如，“闪存”、“NAND闪存”或“NAND”)。存储系统10可以通过存储器控制器20与主机15通信，其中存储器控制器20可以经由一个或多个存储沟道30-1、30-2、30-3、......、30-n连接到一个或多个存储器件25-1、25-2、25-3、......、25-n。在一些实施例中，每个存储器件25可以由存储器控制器20经由一个或多个存储沟道30-1、30-2、30-3、......、30-n来管理。
在一些实施例中，主机15可以包括电子设备的处理器，例如中央处理单元(CPU)，或片上系统(SoC)，例如应用处理器(AP)。主机15可以发送要存储在存储系统10中的数据和/或可以取回来自存储在存储系统10中的数据。
在一些实施例中，存储器控制器20可以处理从主机15接收的I/O请求，确保数据完整性和高效存储，并管理存储器件25。为了执行这些任务，存储器控制器20可以运行固件21，固件21可以由存储器控制器20的一个或多个处理器22(例如，微控制器单元，CPU)执行。例如，存储器控制器20可以运行固件21以将逻辑地址(例如，由与主机数据相关联的主机使用的地址)映射到存储器件25中的物理地址(例如，存储数据的实际位置)。存储器控制器20还运行固件21来管理存储器件25中的有缺陷的存储块，其中固件21可以将逻辑地址重新映射到不同的物理地址，即将数据移动到不同的物理地址。存储器控制器20还可包括一个或多个存储器23(例如DRAM、SRAM、EPROM等)，其可用于存储固件21使用的各种元数据。在一些实施例中，存储器控制器20还可以通过纠错码(ECC)引擎29执行错误恢复。ECC用于检测和校正每个存储器件25内发生的原始比特错误。
在一些实施例中，存储沟道30可以经由数据总线在存储器控制器20和每个存储器件25之间提供数据和控制通信。存储器控制器20可根据启用信号来选择存储器件25之一。
在一些实施例中，图1中的每个存储器件25可以包括一个或多个存储管芯100，其中每个存储管芯可以是3D NAND存储器。
在一些实施例中，存储器控制器20和一个或多个存储器件25可以集成到各种类型的存储器件中，例如，被包括在同一封装中，例如通用闪存(UFS)封装或eMMC封装。也就是说，存储系统10可以被实施并封装到不同类型的终端电子产品中。在如图2A所示的一个示例中，存储器控制器20和单个存储器件25可以集成到存储卡26中。存储卡26可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡26还可以包括将存储卡26与主机(例如，图1中的主机15)耦合的存储卡连接器24。在图2B所示的另一示例中，存储器控制器20和多个存储器件25可以集成到固态驱动器(SSD)27中。SSD 27还可以包括将SSD27与主机(例如，图1中的主机15)耦合的SSD连接器28。
图3示出了根据一些实施例的存储管芯100的俯视图。图3中所示的示例配置是作为非限制性示例给出的，并且应当理解，存储器是可扩展的。在一些实施例中，存储管芯100可以包括一个或多个存储阵列101，每个存储阵列可以包括多个存储块103。相同和并发的操作可以在每个存储阵列101处进行。存储块103(其大小可以是兆字节(MB))是执行擦除操作的最小大小。存储管芯100可以包括例如四个存储阵列101。每个存储阵列101可以包括例如六个存储块103。每个存储块103可以包括多个存储单元，其中每个存储单元可以通过诸如位线和字线的互连来寻址。位线和字线可以垂直地布局(例如，分别在行和列中)，从而形成金属线的阵列。在图3中，位线和字线的方向被标记为“BL”和“WL”。
在一些实施例中，存储管芯100还可以包括外围区域105、围绕存储阵列101的区域。外围区域105可以包括许多数字、模拟和/或混合信号电路以支持存储阵列的功能，例如，页缓冲器、行解码器和列解码器以及感测放大器。外围电路使用有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对于本领域普通技术人员来说是显而易见的。
在一些实施例中，图3所示的存储管芯100中的存储阵列101的布置以及每个存储阵列101中的存储块103的布置仅作为示例，这并不限制本公开内容的范围。
图4示出了根据一些实施例的存储管芯100的示意图。在一些实施例中，存储管芯100可以包括一个或多个存储块103(例如，103-1、103-2、103-3)。每个存储块103可以包括多个存储串212。每个存储串212包括多个存储单元340。耦合至同一字线的存储单元340形成存储页432。存储串212还可以在每一端包括至少一个场效应晶体管(例如，MOSFET)，其分别由底部选择栅(“LSG”)332和顶部选择栅(“TSG”)334控制。底部选择栅(“LSG”)也可以被称为底部选择栅(“BAG”)。顶部选择晶体管334-T的漏极端子可以连接至位线341，而下部选择晶体管332-T的源极端子可以连接至阵列公共源(“ACS”)430。ACS 430可以由整个存储块中的存储串212共享，并且也被称为公共源线。
在一些实施例中，存储管芯100还可以包括外围电路，该外围电路可以包括用于支持存储块103的功能的许多数字、模拟和/或混合信号电路，例如，页缓冲器/感测放大器50、行解码器/字线驱动器40、列解码器/位线驱动器52、控制电路70、电压生成器65以及输入/输出缓冲器55。这些电路可以包括有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对于本领域普通技术人员来说是显而易见的。
在一些实施例中，存储块103可以经由字线(“WL”)333、底部选择栅(“LSG”)332和顶部选择栅(“TSG”)334与行解码器/字线驱动器40耦合。存储块103可以经由位线(“BL”)341与页缓冲器/感测放大器50耦合。行解码器/字线驱动器40可以响应于由控制电路70提供的X路径控制信号来选择存储管芯100上的存储块103之一。行解码器/字线驱动器40可以根据X路径控制信号将从电压生成器65提供的电压传送到字线。在读操作和编程操作期间，行解码器/字线驱动器40可以根据从控制电路70接收到的X路径控制信号将读取电压Vread和编程电压Vpgm传输到所选择的字线，并将通过电压Vpass传输到未选择的字线。
在一些实施例中，列解码器/位线驱动器52可以根据从控制电路70接收的Y路径控制信号将禁止电压Vinhibit传送到未选择的位线并且将所选择的位线连接到地。换言之，列解码器/位线驱动器52可以被配置为根据来自控制电路70的Y路径控制的控制信号来选择或取消选择一个或多个存储串212。页缓冲器/感测放大器50可以被配置为根据来自控制电路70的Y路径控制信号从存储块103读取数据以及向存储块103编程(写入)数据。例如，页缓冲器/感测放大器50可以将要编程的一页数据存储到一个存储页432中。在另一示例中，页缓冲器/感测放大器50可以执行验证操作以确保数据已经被正确地编程到每个存储单元340中。在又一示例中，在读操作期间，页缓冲器/感测放大器50可以感测流过位线341的电流，该电流反映了存储单元340的逻辑状态(即，数据)并将小信号放大到可测量的放大率。
在一些实施例中，列解码器/位线驱动器52可以根据来自控制电路70的Y路径控制信号和来自页缓冲器/感测放大器50的待编程的数据将幅度为Vbias的偏置电压传送到所选择的位线。
在一些实施例中，输入/输出缓冲器55可以传送来自/去往页缓冲器/感测放大器50的I/O数据以及将地址ADDR或命令CMD传送到控制电路70。在一些实施例中，输入/输出缓冲器55可以用作存储器控制器20(在图1中)和存储器件25上的存储管芯100之间的接口。
在一些实施例中，控制电路70可以响应于由输入/输出缓冲器55传送的命令CMD来控制页缓冲器/感测放大器50和行解码器/字线驱动器40。在编程操作期间，控制电路70可以控制行解码器/字线驱动器40、位线驱动器52和页缓冲器/感测放大器50来对所选择的存储单元进行编程。在读操作期间，控制电路70可以控制行解码器/字线驱动器40和页缓冲器/感测放大器50来读取所选择的存储单元。X路径控制信号和Y路径控制信号包括行地址X-ADDR和列地址Y-ADDR，这些地址可用于定位存储块103中的所选择的存储单元。行地址X-ADDR可以包括页索引PD、块索引BD和阵列索引AL以分别识别存储页432、存储块103和存储阵列101(在图3中)。列地址Y-ADDR可以识别存储页432的数据中的字节或字。
在一些实施例中，电压生成器65可以在控制电路70的控制下产生要施加到字线和位线的电压。电压生成器65产生的电压包括读取电压Vread、编程电压Vpgm、通过电压Vpass、禁止电压Vinhibit、位线偏置电压Vbias，等等。
注意，图1、图2A-图2B和图3-图4中的存储系统10和存储管芯100中的电子组件的布置被示为非限制性示例。在一些实施例中，存储系统10和存储管芯100可以具有其他布局并且可以包括附加组件。图4中所示的存储管芯100上的组件(例如，控制电路70、I/O缓冲器55)也可以移出存储管芯100，作为存储系统10中的独立电气组件。图4中所示的存储管芯100上的组件(例如，控制电路70、I/O缓冲器55)也可以移动到存储系统10中的其他组件，例如，控制电路70的一部分可以与存储器控制器20组合，反之亦然。
图5示出了根据一些实施例的3D存储器结构500的透视图。在一些实施例中，存储管芯100可以是3D NAND存储器，并且3D存储器结构500可以是存储管芯100的一部分，例如在图3中的区域108中。3D存储器结构500可以包括阶梯区域210和沟道结构区域211。沟道结构区域211可以包括多个存储串212，每个存储串包括多个堆叠的存储单元340。阶梯区域210可以包括阶梯结构。
在一些实施例中，3D存储器结构500可以包括衬底330、在衬底330上方的绝缘膜331、在绝缘膜331上方的一层(tier)底部选择栅(LSG)332以及多层(tier)控制栅极333(也被称为“字线”)，其堆叠在LSG 332的顶部以形成由交替的导电和电介质层组成的膜堆叠335。为了清楚起见，在图5中未示出与控制栅极层(tier)相邻的电介质层。
一些实施例中，每一层(tier)的控制栅极通过膜堆叠335由狭缝结构216-1和216-2隔开。3D存储器结构500还可以包括在控制栅极333的堆叠上的一层(tier)顶部选择栅(TSG)334。TSG334、控制栅极333和LSG 332的堆叠也可以也被称为“栅电极”。3D存储器结构500还可以包括在相邻的LSG 332之间的衬底330的一些部分中的掺杂的源极线区域344。3D存储器结构500的每个存储串212可以包括延伸穿过绝缘膜331和交替的导电层和电介质层组成的膜堆叠335的沟道孔336。存储串212还可以包括在沟道孔336的侧壁上的存储器膜337，在存储器膜337上方的沟道层338以及被沟道层338围绕的芯填充膜339。存储单元340(例如340-1、340-2、340-3)可以形成在控制栅极333(例如333-1、333-2、333-3)和存储串212的交点处。沟道层338的一部分可以对相应控制栅极进行响应并且也被称为存储单元的沟道338。3D存储器结构500还包括在TSG 334上方与存储串212连接的多条位线(BL)341。3D存储器结构500还可以包括通过多个接触结构214与栅电极连接的多个金属互连线343。膜堆叠335的边缘构造成阶梯形，以允许电连接到栅电极的每一层(tier)。
在图5中，出于说明目的，示出了三层(tier)控制栅极333-1、333-2和333-3以及一层(tier)TSG 334和一层(tier)LSG 332。在该示例中，每个存储串212可以包括三个存储单元340-1、340-2和340-3，其分别与控制栅极333-1、333-2和333-3相对应。在一些实施例中，控制栅极的数量和存储单元的数量可以大于三个以增加存储容量。3D存储器结构500还可以包括其他结构，例如，TSG切口、公共源极触电(即，阵列公共源)以及伪存储串。为了简单起见，这些结构未在图5中示出。需要说明的是，图5所示的3D存储器结构500仅作为示例，并不限制本公开的范围，也可以采用任何其他合适的3D存储器结构。应当理解，图5仅用于说明目的。相关领域的技术人员将认识到的是：在不脱离本公开内容的精神和范围的情况下可以使用其他3D存储器结构。
返回参考图4，在一些实施例中，存储块103可以基于浮栅技术形成。在一些实施例中，可以基于电荷捕获技术来形成存储块103。基于电荷捕获的NAND闪存器可以提供高存储密度和高固有可靠性。以逻辑状态(“状态”，例如，存储单元340的阈值电压Vth)形式的存储数据取决于在存储单元340的存储器膜337中捕获的电荷载流子的数量。
在一些实施例中，在NAND闪存中，可以对存储页432执行读操作和写操作(也被称为编程操作)，并且可以对存储块103执行擦除操作。
在一些实施例中，在NAND存储器中，存储单元340可以处于擦除状态ER或编程状态P1。最初，通过在控制栅极333和沟道338之间实现负电压差使得可以去除存储单元340的存储器膜中捕获的电荷载流子，可以将存储块103中的存储单元340重置为擦除状态ER作为逻辑“1”。例如，可以通过将存储单元340的控制栅极333设置为接地并向ACS 430施加高的正电压(擦除电压Verase)来引起负电压差。在擦除状态ER(“状态ER”)下，存储单元340的阈值电压Vth可以被重置为最低值。
在一些实施例中，在编程(即，写)期间，控制栅极333和沟道338之间的正电压差可以通过例如在控制栅极333上施加编程电压Vpgm(例如，10V和20V之间的正电压脉冲)，并且将相对应的位线341接地而建立。因此，电荷载流子(例如，电子)可以被注入到存储单元340的存储器膜中，从而增加了存储单元340的阈值电压Vth。因此，存储单元340可以被编程为编程状态P1(“状态P1”或逻辑“0”)。
在一些实施例中，可以通过测量或感测存储单元的阈值电压Vth来确定存储单元的状态(例如，状态ER或状态P1)。在读操作期间，可以在存储单元的控制栅极333上施加读电压Vread，并且可以在位线341处测量流过存储单元的电流。可以在未选择的字线上施加通过电压Vpass以导通未选择的存储单元。
在一些实施例中，NAND闪存可以被配置为在单层单元(SLC)模式中操作。为了增加存储容量，NAND闪存还可以被配置为在多层单元(MLC)模式、三层单元(TLC)模式、四层单元(QLC)模式或任意这些模式的组合中操作。在SLC模式中，存储单元存储1比特并具有两个逻辑状态，逻辑{1和0}，即状态ER和S1(状态ER也可以被称为S0)。在MLC模式中，存储单元存储2个比特，并且具有四个逻辑状态，逻辑{11、10、01和00}，即状态ER、M1、M2和M3(状态ER也可以被称为M0)。在TLC模式中，存储单元存储3个比特，并且具有8个逻辑状态，逻辑{111、110、101、100、011、010、001、000}，即状态ER和状态T1–T7(状态ER也可以被称为T0)。在QLC模式中，存储单元存储4个比特，并且具有16个逻辑状态，逻辑{1111,1110,1101,1100,1011,1010,1001,1000,0111,0110,0101,0100,0011,0010,0001,0000}，即状态ER和状态Q1–Q15(状态ER也可以被称为Q0)。存储系统10(参见图1)的存储器控制器20可以将从主机15接收的数据转换成存储管芯100上的存储单元的相对应逻辑状态，反之亦然。
图6示出了根据一些实施例的以SLC、MLC或TLC模式编程的NAND闪存的阈值电压Vth分布。在SLC模式的一些实施例中，状态S1可以与状态P1相对应。在MLC模式的一些实施例中，状态M1-M3可以与状态P1-P3相对应。在TLC模式的一些实施例中，状态T1-T7可以与状态P1-T7相对应。在一些实施例中，存储单元的每个状态可以与特定范围的阈值电压Vth相对应，其中每个状态的阈值电压Vth分布可以用概率密度来表示。在一些实施例中，可以通过使用增量步进脉冲编程(ISPP)方案来对状态进行编程，其中提供给字线的编程电压包括多个电压脉冲，并且每个电压脉冲Vpgm的幅度可以通过将值Vstep添加到先前电压脉冲的幅度而递增地增加。例如，可以使用ISPP方案，将八个TLC状态从与较低阈值电压相对应的状态ER编程为与最高阈值电压相对应的状态T7。
在ISPP方案中，在每个编程电压Vpgm被提供给字线之后，验证操作可以由页缓冲器50执行。验证操作检查存储单元是否已被编程为该状态。在一些实施例中，在每个编程电压Vpgm被提供给字线之后，可以在验证操作期间通过使用一个或多个读参考电压VR1–VR7来验证状态ER和P1-P7。通过将读参考电压VR1–VR7中的一个或多个施加到目标存储单元的控制栅极，可以确定存储单元的阈值电压Vth的范围。例如，为了验证存储单元是否处于状态P1，可以使用读参考电压VR1。如果目标存储单元处于状态ER，则目标存储单元的阈值电压Vth低于读参考电压VR1。目标存储单元可以被导通并在沟道中形成导电路径。如果目标存储单元被编程为状态P1，则目标存储单元的阈值电压Vth高于读参考电压VR1。目标存储单元由此被关断。通过经由页缓冲器/感测放大器50在相对应的位线上测量或感测通过目标存储单元的电流，可以验证阈值电压Vth或目标存储单元的状态。一旦验证存储单元被编程为P1，则编程过程结束。
为了确定存储在SLC模式中的两个状态ER和S1，仅依靠读参考电压VR1就足够了。为了确定MLC模式中的四种状态ER和M1–M3，可以使用读参考电压VR1、VR2和VR3。为了确定TLC模式的八个状态ER和T1–T7，可以使用读参考电压VR1–VR7。例如，在TLC模式中，状态ER的阈值电压低于VR1，而状态T7的阈值电压高于VR7，其中状态T1的阈值电压介于VR1和VR2之间。可以类似地确定状态T2–T6。
在存储单元上提供可靠的编程操作是很重要的，包括降低在编程过程期间未被选择(指定为不被编程)的存储单元被编程或被干扰的概率。返回参考图5，在一些实施例中，在对存储单元(例如，存储单元340-1)进行编程之后，注入到存储单元的存储器膜中的电荷载流子有可能移动到沟道(例如，沟道338)中，从而降低编程后的存储单元的阈值电压Vth。这种现象被称为“快速初始阈值电压移位(IVS)”。在一些实施例中，IVS可以对存储器件的阈值电压分布进行移位和/或加宽。在一些实施例中，对第一存储单元(例如，存储单元340-1)的编程操作可能影响存储在同一串上与第一存储单元相邻的第二存储单元(例如，存储单元340-2)上的信息。这是因为当编程电压被提供给耦合至第一存储单元的第一字线而不是耦合至第二存储单元的第二字线时，可能会发生干扰。两条字线越靠近，干扰可能越强。这种干扰可以改变注入第一存储单元和第二存储单元的存储器膜中的电荷载流子的条件，并对它们的阈值电压进行移位。从统计上看，阈值电压的分布被加宽。这种现象被称为“WL干扰”(或“WL到WL干扰”或“耦合”)。IVS和WL干扰都会显著限制对存储单元进行编程的可靠性。
图7A示出了根据一些实施例的、IVS对阈值电压Vth分布的统计影响的示例。虚线曲线示出了阈值电压Vth的分布相对于实线曲线(与图6中的实线曲线相同)向较低值的“移位”。在一些实施例中，IVS还可以使阈值电压Vth的分布变宽。在一些实施例中，该移位是显著的，使得阈值电压Vth的分布不再被读取参考电压VR1–VR7很好地分开，从而导致编程错误。图7B示出了根据一些实施例的、WL干扰对阈值电压Vth分布的统计影响。虚线曲线示出了阈值电压Vth分布相对于实线曲线(与图6中的实线曲线相同)的“加宽”。在一些实施例中，该加宽是显著的，使得阈值电压Vth分布不再被读取参考电压VR1–VR7很好地分开，从而导致编程错误。在一些实施例中，由IVS和WL干扰引起的问题降低了编程操作的可靠性和存储器件的性能。
为了减轻上述问题，可以引入两步编程方法，该方法包括对每个存储单元的第一编程操作和第二编程操作。在第一编程操作中，存储单元从状态ER被编程为中间状态。在第二编程操作中，存储单元被进一步从中间状态编程为目标状态。在一些实施例中，与中间状态相对应的阈值电压在与状态ER和目标状态相对应的阈值电压之间的范围之内。在一些实施例中，目标状态可以是多个目标状态之一，而中间状态可以是多个中间状态之一，并且中间状态的数量小于目标状态的数量。在一些实施例中，中间状态和目标状态遵循一些对应关系，其中每个中间状态与一个或多个目标状态相对应。
图8A-图8C示出了根据一些实施例的中间状态和目标状态之间的对应关系的示例。在图8A中，中间状态包括两个状态S0和S1，而目标状态包括八个状态T0-T7。在这种对应关系中，S0与T0-T3相对应，而S1与T5-T7相对应。根据这种对应关系，如果存储单元要被编程到的目标状态是T0-T3之一，则通过执行第一编程操作可以将存储单元从状态ER编程为S0，并且然后通过执行第二编程操作可以将存储单元从状态S0编程为目标状态。类似地，如果存储单元要被编程到的目标状态是T4-T7之一，则通过执行第一编程操作可以将存储单元从状态ER编程为S1，并且然后通过执行第二编程操作可以将存储单元从S1编程为目标状态。除了图8A的示例，本领域的普通技术人员可以理解，有多种选择来配置中间状态和目标状态之间的对应关系，并根据对应关系使用两步编程方案对存储单元进行编程。例如，在一些实施例中，S0可以与T0-T2相对应，并且S1可以与T3-T7相对应。在一些实施例中，S0可以与T0和T1相对应，并且S1可以与T2-T7相对应。在一些实施例中，S0可以与T0相对应，并且S1可以与T1-T7相对应。在一些实施例中，S0可以与T0-T4相对应，并且S1可以与T5-T7相对应。在一些实施例中，S0可以与T0-T5相对应，并且S1可以与T6和T7相对应。在一些实施例中，S0可以与T0-T6相对应，并且S1可以与T7相对应。
图8B示出了中间状态与目标状态之间的对应关系的另一示例，其中，中间状态包括四个状态M0-M3，而目标状态包括八个状态T0-T7。在本例中，中间状态与目标状态之间的对应关系为：M0与T0和T1相对应，M1与T2和T3相对应，M2与T4和T5相对应，而M3与T6和T7相对应。图8C示出了中间状态与目标状态之间的对应关系的第三示例，其中，中间状态包括四个状态M0-M3，而目标状态包括十六个状态Q0-Q15。在本例中，中间状态和目标状态的对应关系为：M0与Q0-Q3相对应，M1与Q4-Q7相对应，M2与Q8-Q11相对应，而M3与Q12-Q15相对应。与针对图8A的讨论类似，基于本公开内容，除了图8B和图8C所示的示例之外，中间状态和目标状态之间的对应关系的其他选项对于本领域普通技术人员是显而易见的。
在一些实施例中，两步编程方法可以抑制IVS和WL干扰。然而，如果使用ISPP方案执行两步编程方法中的第一和第二编程操作二者，则将存储单元编程为目标状态的整个编程过程可能是耗时且低效的。在一些实施例中，可以减少第一编程操作的编程时间以提高整个编程过程的效率。在一些实施例中，执行第一编程操作可以包括：向耦合至存储单元的字线提供编程电压。在一些实施例中，提供给字线的编程电压可以包括单个电压脉冲。在一些实施例中，执行第一编程操作可以省略在执行第二编程操作之前的验证操作。与ISPP方案中向字线提供幅度递增的多个电压脉冲，并在向字线提供电压脉冲之后执行验证操作相比，可以通过向字线提供单个脉冲并省略验证操作来提高第一编程操作的效率。
在一些实施例中，在执行第一编程操作之后，存储单元的阈值电压受提供给字线的单个电压脉冲的幅度的影响。在一些实施例中，如果单个电压脉冲的幅度太低，则存储单元可能被编程不足，从而导致低阈值电压。当发生编程不足时，对IVS和WL干扰的抑制可能无效。在一些实施例中，如果单个电压脉冲的幅度太高，则存储单元可能被过编程，从而导致存储单元在中间状态时的阈值电压较高，该阈值电压甚至可能高于存储单元处于目标状态时的阈值电压。在一些实施例中，当发生过编程时，处于中间状态的存储单元的阈值电压可能非常高以致于在第二编程操作之后，如果存储单元处于目标状态，则它可能超过阈值电压。当发生过编程时，编程操作失败，并且编程过程的可靠性降低。
图9示出了在第一编程操作中单个电压脉冲的三个不同幅度被提供给字线的三种情况下中间状态的阈值电压分布的示例。在图9中，中间状态和目标状态之间的对应关系与图8A中讨论的相同。在第一种情况下，单个电压脉冲的幅度较低，存储单元的阈值电压在S1u的分布范围内，并且在第一编程之后，存储单元编程不足。在第二种情况下，单个电压脉冲的幅度中等，存储单元的阈值电压在S1的分布范围内，在第一编程操作之后，存储单元可以被正确编程。在第三种情况下，单个电压脉冲的幅度较高，存储单元的阈值电压在S1o的分布范围内，并且在第一编程操作之后，存储单元可能被过编程。
为了解决编程不足和过编程的问题，第一编程操作可以包括：向字线提供具有足够高幅度的单个电压脉冲以避免编程不足，同时向耦合至存储单元的位线提供偏置电压作为电压补偿以避免过编程。
图10A-图10C示出了根据一些实施例的、通过在耦合至存储单元的位线上提供偏置电压并且向耦合至存储单元的字线提供编程电压来执行第一编程操作以将存储单元编程为中间状态的示例性方案。在一些实施例中，可以向字线提供编程电压，同时向位线提供偏置电压。在一些实施例中，编程电压可以包括单个电压脉冲以提高编程效率。在一些实施例中，编程电压的幅度可以足够高以避免编程不足。在一些实施例中，向位线提供偏置电压可以补偿编程电压的高幅度以避免过编程。在一些实施例中，在为字线提供编程电压之后，并且在对存储单元执行接下来的第二编程操作以将其编程为目标状态之前，可以省略对存储单元的验证操作，这提高了编程效率。
在图10A中，中间状态可以是两个中间状态S0和S1之一，而目标状态可以是八个目标状态T0-T7之一。中间状态与目标状态之间的对应关系为：S0与T0-T3相对应，而S1与T4-T7相对应，这与图8A中的对应关系相同。图10A示出了施加在位线上的偏置电压的幅度取决于存储单元要被编程为的中间状态和目标状态。如果目标状态为T0-T3之一，根据对应关系，中间状态为S0，则在位线上提供的偏置电压的幅度的值可以为值V0。V0的值可以足够高(例如，高达Vinhibit)，使得提供给字线的编程电压禁止存储单元被编程，并且存储单元停留在S0。如果目标状态为T4，则在位线上提供的偏置电压的幅度可以具有V14的值，V14小于V0，使得在字线上提供的编程电压可以将存储单元编程为中间状态S1。如果目标状态为T5，则在位线上提供的偏置电压的幅度可以具有V15的值，V15等于或小于V14，使得在字线上提供的编程电压可以具有更高的效率来将存储单元编程为S1，存储单元的阈值电压等于或高于偏置电压的幅度为V14的情况，并且接下来的第二编程操作可以具有更高的效率以将存储单元从S1编程为T5。如果目标状态为T6，则在位线上提供的偏置电压的幅度可以具有V16的值，V16等于或小于V15，使得在字线上提供的编程电压可以具有更高的效率来将存储单元编程为S1，其中存储单元的阈值电压等于或高于偏置电压的幅度为V15的情况，并且接下来的第二编程操作可以具有更高的效率以将存储单元从S1编程为T6。如果目标状态为T7，则在位线上提供的偏置电压的幅度可以具有V17的值，V17等于或小于V16，使得在字线上提供的编程电压可以具有更高的效率来将存储单元编程为S1，其中存储单元的阈值电压等于或高于偏置电压的幅度为V16的情况，并且接下来的第二编程操作可以具有更高的效率以将存储单元从S1编程为T7。图10A示出了，在一些实施例中，偏置电压幅度的不同值之间的关系可以为V0>V14≥V15≥V16≥V17。在这样的关系下，在第一编程操作之后，处于中间状态S1的存储单元的阈值电压可以更接近处于目标状态的存储单元的阈值电压，同时可以避免过编程，并且可以提高接下来的第二编程操作的效率。
图10B示出了根据一些实施例的、执行第一编程操作以将存储单元编程为中间状态的另一示例性方案。在图10B中，中间状态可以是两个中间状态S0和S1之一，而目标状态可以是八个目标状态T0-T7之一。中间状态与目标状态之间的对应关系为：S0与T0-T4相对应，并且S1与T5-T7相对应。图10B示出了施加在位线上的偏置电压的幅度取决于存储单元要被编程为的中间状态和目标状态。如果目标状态为T0-T4之一，中间状态为S0，则在位线上提供的偏置电压的幅度的值可以为值V0。V0的值可以足够高(例如，高达Vinhibit)，使得存储单元被提供给字线的编程电压禁止，并且存储单元停留在S0。如果目标状态为T5，则在位线上提供的偏置电压的幅度可以具有值V15，V15小于V0。如果目标状态为T6，则在位线上提供的偏置电压的幅度可以具有值V16，V16等于或小于V15。如果目标状态为T7，则在位线上提供的偏置电压的幅度可以具有值V17，V17等于或小于V16。如图10B所示，在一些实施例中，偏置电压幅度的不同值之间的关系可以为V0>V15≥V16≥V17。在这样的关系下，在第一编程操作之后，处于中间状态S1的存储单元的阈值电压可以更接近处于目标状态的存储单元的阈值电压，同时可以避免过编程，并且可以提高接下来的第二编程操作的效率。
图10C示出了根据一些实施例的、执行第一编程操作以将存储单元编程为中间状态的第三示例性方案。在图10C中，中间状态可以是四个中间状态M0-M3之一。中间状态和目标状态之间可以有不同的对应关系。例如，如果目标状态的总数为八个，则每个中间状态可以与两个目标状态相对应，这与图8B中的对应关系相同。如果目标状态的总数为十六个，则每个中间状态可以与四个目标状态相对应，这与图8C中的对应关系相同。图10C示出了施加在位线上的偏置电压的幅度取决于存储单元要被编程为的中间状态。如果中间状态为M0，则在位线上提供的偏置电压的幅度可以具有值V0。V0的值可以足够高(例如，高达Vinhibit)，使得存储单元被提供给字线的编程电压禁止，并且存储单元停留在M0。如果中间状态为M1，则在位线上提供的偏置电压的幅度可以具有值V1。如果中间状态为M2，则在位线上提供的偏置电压的幅度可以具有值V2。如果中间状态为M3，则在位线上提供的偏置电压的幅度可以具有值V3。图10C示出了，在一些实施例中，偏置电压幅度的不同值之间的关系可以为V0>V1>V2>V3。在这样的关系下，在第一编程操作之后，处于中间状态的存储单元的阈值电压可以更接近处于与中间状态相对应的目标状态的存储单元的阈值电压，并且可以提高接下来的第二编程操作的效率。应当理解，图10A-图10C仅用于说明目的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用提供给位线的不同偏置电压的幅度之间的其他关系，并且可以使用中间状态和目标状态之间的其他对应关系。
对一个存储单元的两步编程方法可以扩展到对耦合至同一位线的多个存储单元进行编程。图11示出了在耦合至位线341的多个存储单元中的三个相邻存储单元340-1、340-2和340-3上实施两步编程方法的示例。存储单元340-1、340-2和340-3分别耦合至三个相邻字线333-1、333-2和333-3。对于每个存储单元，第一和第二水平线表示第一和第二编程操作。例如，340-1C表示将存储单元340-1从擦除状态编程为中间状态的第一编程操作，而340-1F表示将存储单元340-1从中间状态编程为目标状态的第二编程操作。340-2C、340-2F、340-3C和340-3F的编程操作类似。在一些实施例中，通过对针对每个存储单元的两次编程操作进行组合，对多个存储单元执行的编程操作的顺序遵循一般规则，其中，在对一个或两个相邻存储单元的第一编程操作完成之后，可以对每个存储单元执行第二编程操作。例如，在对存储单元340-1的第一编程操作340-1C和对存储单元340-3的第一编程操作340-3C完成之后，对存储单元340-2的第二编程操作340-2F被执行。在另一示例中，在对存储单元340-2的第一编程操作340-2C完成之后，对存储单元340-1的第二编程操作340-1F被执行。基于一般规则，根据实施例，对存储单元340-1、340-2和340-3的第一和第二编程操作的顺序可以是340-3C→340-2C→340-1C→340-3F→340-2F→340-1F。在另一实施例中，编程操作的顺序可以是340-3C→340-2C→340-3F→340-1C→340-2F→340-1F。根据一般规则，可以有其他方案来安排对存储单元340-1、340-2和340-3的第一和第二编程操作的顺序，基于本公开内容，这对于本领域普通技术人员来说将是显而易见的。
对存储单元的两步编程方法可以扩展到对涉及多条位线和多条字线的多个存储单元进行编程。图12示出了对存储器件中的存储单元的阵列实施两步编程方法的示例。阵列的存储单元由340-1至340-9表示，其中存储单元340-1、340-2和340-3是耦合至位线341-1的相邻存储单元，存储单元340-4、340-5和340-6是耦合至位线341-2的相邻存储单元，存储单元340-7、340-8和340-9是耦合至位线341-3的相邻存储单元。存储单元340-1、340-4和340-7耦合至字线333-1。存储单元340-2、340-5和340-8耦合至字线333-2。存储单元340-3、340-6和340-9耦合至字线333-3。字线333-1和333-3与字线333-2相邻。在一些实施例中，存储单元、字线和位线可以与图5中的存储单元、字线和位线相同。在每个存储单元中，两条水平线表示两个编程操作，类似于图11中的讨论。例如，340-1C是将存储单元340-1从擦除状态编程为中间状态的第一编程操作，而340-1F是将存储单元340-1从中间状态编程为目标状态的第二编程操作。
类似于图11中的讨论，在一些实施例中，通过对针对每个存储单元的两步编程方法进行组合，对多个存储单元进行编程的顺序遵循一般规则，其中，在对相邻存储单元的第一编程操作完成之后，可以对每个存储单元执行第二编程操作。根据一般规则，安排对图12中的3×3阵列的存储单元的编程操作的顺序的方式不止一种。在一些实施例中，编程操作的顺序根据以下编程方案。首先，耦合至第一和第二相邻字线(例如，字线333-3和333-2)的存储单元可以被编程为中间状态。然后，可以将耦合至第一字线(例如，字线333-3)的存储单元编程为目标状态。第三，可以将耦合至与第二字线相邻的第三字线(例如，字线333-1)的存储单元编程为中间状态。可以对耦合至第三字线之后的其他字线的存储单元重复该过程，基于本公开内容，这对于本领域普通技术人员而言是显而易见的。在示例中，编程操作的顺序可以是：340-3C→340-6C→340-9C→340-2C→340-5C→340-8C→340-3F→340-6F→340-9F→340-1C→340-4C→340-7C→340-2F→340-5F→340-8F。
在一些实施例中，编程操作的顺序根据下文描述的另一编程方案。首先，耦合至第一和第二相邻字线(例如，字线333-3和333-2)以及第一位线(例如，位线341-1)的两个存储单元(例如，存储单元340-3和340-2)可以被编程为中间状态。之后，两个存储单元之一(例如，存储单元340-3)可以被编程为目标状态。第三，耦合至第一和第二相邻字线以及第二位线(例如，位线341-2)的另外两个存储单元(例如，存储单元340-6和340-5)可以被编程为中间状态。可以对耦合至第二字线之后的其他字线以及其他位线的存储单元重复该过程，基于本公开内容，这对于本领域普通技术人员而言是显而易见的。在示例中，顺序可以是：340-3C→340-2C→340-3F→340-6C→340-5C→340-6F→340-9C→340-8C→340-9F→340-1C→340-2F→340-4C→340-5F→340-7C→340-8F。
本领域技术人员清楚，基于一般规则的类似编程方案可以对存储单元的多个阵列中的多个存储单元实现，其中存储单元的阵列可以具有不同的大小，并且可以具有规则和/或不规则的形状。编程操作的顺序，其涉及分别由图4中的字线驱动器40和位线驱动器52访问存储器件的所选择的字线和位线，可以根据存储在控制电路70中或由控制电路70接收的指令来选择。
综上所述，本公开内容提供了一种用于使用两步编程方案对存储器件进行编程的方法，涉及：根据将要存储的数据，将存储单元编程为多个中间状态中的一个中间状态的第一编程操作，以及将该存储单元编程为多个目标状态中的一个目标状态的第二编程操作。每个中间状态与至少一个目标状态相对应。在一些实施例中，第二编程操作可以根据ISPP方案来实现，而第一编程操作可以由与ISPP方案不同的方案来实现，以提高编程效率。在一些实施例中，第一编程操作包括：向耦合至存储单元的位线提供偏置电压，以及向耦合至存储单元的字线提供编程电压。在一些实施例中，提供给字线的编程电压可以包括单个编程脉冲。在一些实施例中，提供给位线的偏置电压可以具有根据处于目标状态或中间状态的存储单元的参考电压而选择的幅度。在一些实施例中，参考电压越大，提供给位线的偏置电压的幅度越低。在一些实施例中，可以省略第一编程操作和第二编程操作之间的验证操作。
在一些实施例中，多个中间状态的数量为两个，多个目标状态的另一数量为八个，并且多个中间状态中的每个中间状态与多个目标状态中的四个目标状态相对应。在一些实施例中，多个中间状态的数量为四个，多个目标状态的另一数量为八个，并且多个中间状态中的每个中间状态与多个目标状态中的两个目标状态相对应。在一些实施例中，多个中间状态的数量为四个，多个目标状态的另一数量为十六个，并且多个中间状态中的每个中间状态与多个目标状态中的四个目标状态相对应。
在一些实施例中，两步编程方法可以被概括为对阵列中的多个存储单元进行编程。在一些实施例中，该方法可以被概括为：应用两步编程方案来对存储单元以及耦合至位线和与字线相邻的另一字线的另一存储单元进行编程，其中，另一存储单元要被编程为多个目标状态之中的另一目标状态。该方法还可以包括：执行第三编程操作以将另一存储单元从擦除状态编程为多个中间状态中的另一个中间状态，以及执行第四编程操作以将另一存储单元从另一中间状态编程为另一目标状态。第三编程操作是在第二编程方法之前执行的。第四编程操作是在第一编程方法之后执行的。
在一些实施例中，存储器件可以实施用于数据存储的两步编程方案。存储器件可以包括存储阵列，存储阵列包含存储单元、耦合至存储单元的位线以及耦合至存储单元的字线。存储器件还可以包括用于对存储单元进行编程的外围电路。外围电路可以包括耦合至位线的页缓冲器和耦合至字线的字线驱动器。外围电路被配置为：通过执行第一编程操作以将存储单元从擦除状态编程为多个中间状态之中的中间状态，以及通过执行第二编程操作以将存储单元从中间状态编程为多个目标状态之中的目标状态，来执行两步编程方案。每个中间状态与至少一个目标状态相对应。在一些实施例中，外围电路通过从页缓冲器向位线提供偏置电压以及通过从字线驱动器向字线提供编程电压来执行第一编程操作。在一些实施例中，提供给字线的编程电压可以包括单个编程脉冲。在一些实施例中，提供给位线的偏置电压可以具有根据处于目标状态或中间状态的存储单元的参考电压而选择的幅度。在一些实施例中，参考电压越大，提供给位线的偏置电压的幅度越低。在一些实施例中，外围电路可以省略第一编程操作和第二编程操作之间的验证操作。
在一些实施例中，存储阵列可包括耦合至位线以及与字线相邻的另一字线的另一存储单元，并且外围电路还可被配置为实施两步编程方法以将另一存储单元编程为多个目标状态之中的另一目标状态。外围电路还可以配置为：执行第三编程操作以将另一存储单元从擦除状态编程为多个中间状态中的另一个中间状态，以及执行第四编程操作以将另一存储单元从另一中间状态编程为另一目标状态。第三编程操作是在第二编程方法之前执行的。第四编程操作是在第一编程方法之后执行的。
在一些实施例中，存储器系统可以实施用于数据存储的两步编程方案。存储器系统可以包括：被配置为提供编程命令的存储器控制器，以及耦合至存储器控制器并且被配置为接收编程命令的存储器件。存储器件可以包括存储阵列，存储阵列包含存储单元、耦合至存储单元的位线以及耦合至存储单元的字线。存储器件还可以包括用于对存储单元进行编程的外围电路。外围电路可以包括耦合至位线的页缓冲器和耦合至字线的字线驱动器。外围电路被配置为：根据编程指令，通过执行第一编程操作以将存储单元从擦除状态编程为多个中间状态之中的中间状态，以及通过执行第二编程操作以将存储单元从中间状态编程为多个目标状态之中的目标状态，来执行两步编程方案。每个中间状态与至少一个目标状态相对应。在一些实施例中，外围电路通过从页缓冲器向位线提供偏置电压以及通过从字线驱动器向字线提供编程电压来执行第一编程操作。在一些实施例中，提供给字线的编程电压可以包括单个编程脉冲。在一些实施例中，提供给位线的偏置电压可以具有根据处于目标状态或中间状态的存储单元的参考电压而选择的幅度。在一些实施例中，参考电压越大，提供给位线的偏置电压的幅度越低。在一些实施例中，外围电路可以省略第一编程操作和第二编程操作之间的验证操作。
具体实施方式的前述描述将完全揭示本公开内容的一般性质，其他人可以在以及不脱离本公开内容的一般概念的情况下，通过应用本领域技术范围内的知识，针对各种应用。容易地修改和/或适应这些具体实施方式，而无需过度实验。因此，基于本文给出的公开内容和指导，这些改造和修改旨在落入所公开实施例的等价物的含义和范围内。应当理解，本文中的措辞或术语是出于描述而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据公开内容和指导来解释。
上文已经借助于示出特定功能及其关系的实现的功能构建块描述了本公开内容的实施例。为了描述方便，已经在本文中任意定义了这些功能构造模块的边界。只要适当地执行所规定的功能及其关系，就可以定义其他边界。
发明内容和摘要部分可以阐述发明人所预期的本公开内容的一个或多个但不是所有示例性实施例，因此，并不旨在以任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应由上述示例性实施例中的任何一个实施例限制，而是应当仅根据所附权利要求及其等价物来定义。

Claims (20)

1.一种用于对存储器件进行编程的方法，其中，所述存储器件包括要被编程为多个目标状态之中的目标状态的存储单元，所述方法包括：
执行第一编程操作以将所述存储单元编程为中间状态，其中，所述中间状态在多个中间状态之中，所述多个中间状态中的每个中间状态与所述多个目标状态中的至少一个目标状态相对应，执行所述第一编程操作包括：
向耦合至所述存储单元的位线提供偏置电压，其中，所述偏置电压具有与所述目标状态相对应的幅度；以及
向耦合至所述存储单元的字线提供编程电压。
2.根据权利要求1所述的方法，还包括：在所述第一编程操作之后执行第二编程操作以将所述存储单元编程为所述目标状态。
3.根据权利要求1所述的方法，其中，提供所述编程电压包括提供单个电压脉冲。
4.根据权利要求2所述的方法，其中，在向字线提供编程电压之后，并且在执行所述第二编程操作之前，不对所述存储单元执行验证操作。
5.根据权利要求2所述的方法，其中，执行第二编程操作包括执行增量步进脉冲编程(ISPP)操作。
6.根据权利要求1所述的方法，其中，
所述多个目标状态包括分别与所述存储单元的第一阈值电压和第二阈值电压相对应的第一目标状态和第二目标状态，其中，所述第二阈值电压大于所述第一阈值电压；并且
所述第一目标状态和所述第二目标状态分别与所述偏置电压的第一幅度和第二幅度相对应，其中，所述第二幅度不大于所述第一幅度。
7.根据权利要求1所述的方法，其中，
所述多个中间状态包括分别与所述存储单元的第一阈值电压和第二阈值电压相对应的第一中间状态和第二中间状态，其中，所述第二阈值电压大于所述第一阈值电压；并且
所述第一中间状态和所述第二中间状态分别与所述偏置电压的第一幅度和第二幅度相对应，其中，所述第二幅度小于所述第一幅度。
8.根据权利要求2所述的方法，其中，所述存储器件还包括另一存储单元，所述另一存储单元要被编程为所述目标状态或者所述多个目标状态之中的另一目标状态，其中，所述另一存储单元耦合至所述位线以及与所述字线相邻的另一字线，所述方法还包括：
在执行所述第二编程操作之前，执行第三编程操作以将所述另一存储单元编程为所述中间状态或者所述多个中间状态之中的另一中间状态，其中，所述另一中间状态与所述另一目标状态相对应，执行所述第三编程操作包括：
向所述位线提供所述偏置电压，其中，所述偏置电压具有所述幅度或者与所述另一目标状态相对应的另一幅度；以及
向所述另一字线提供所述编程电压；以及
在执行所述第一编程操作和所述第三编程操作之后，执行第四编程操作以将所述另一存储单元从所述中间状态编程为所述目标状态或者将所述另一存储单元从所述另一中间状态编程为所述另一目标状态。
9.一种存储器件，包括：
存储阵列，所述存储阵列包括：
存储单元，所述存储单元要被编程为多个目标状态之中的目标状态；
耦合至所述存储单元的字线；以及
耦合至所述存储单元的位线；以及
耦合至所述位线和所述字线的外围电路，所述外围电路被配置为：
执行第一编程操作以将所述存储单元编程为多个中间状态之中的中间状态，其中：
所述中间状态与所述目标状态相对应；
所述多个中间状态中的每个中间状态与所述多个目标状态中的至少一个目标状态相对应；并且
所述第一编程操作包括：
向所述位线提供偏置电压，其中，所述偏置电压具有与所述目标状态相对应的幅度；以及
向所述字线提供编程电压。
10.根据权利要求9所述的存储器件，其中，所述外围电路还被配置为：执行第二编程操作以将所述存储单元从所述中间状态编程为所述目标状态。
11.根据权利要求9所述的存储器件，其中，所述编程电压包括单个电压脉冲。
12.根据权利要求10所述的存储器件，其中，在所述第一编程操作和所述第二编程操作之间，所述外围电路还被配置为：不对所述存储单元执行验证操作。
13.根据权利要求9所述的存储器件，其中：
所述多个目标状态包括分别与所述存储单元的第一阈值电压和第二阈值电压相对应的第一目标状态和第二目标状态，其中，所述第二阈值电压大于所述第一阈值电压；并且
所述第一目标状态和所述第二目标状态分别与所述偏置电压的第一幅度和第二幅度相对应，其中，所述第二幅度不大于所述第一幅度。
14.根据权利要求9所述的存储器件，其中：
所述多个中间状态包括分别与所述存储单元的第一阈值电压和第二阈值电压相对应的第一中间状态和第二中间状态，其中，所述第二阈值电压大于所述第一阈值电压；并且
所述第一中间状态和所述第二中间状态分别与所述偏置电压的第一幅度和第二幅度相对应，其中，所述第二幅度小于所述第一幅度。
15.根据权利要求10所述的存储器件，其中：
所述存储器件还包括另一存储单元，所述另一存储单元要被编程为所述多个目标状态之中的另一目标状态，其中，所述另一存储单元耦合至所述位线和与所述字线相邻的另一字线；并且
所述外围电路还被配置为：
在所述第二编程操作之前，执行第三编程操作以将所述另一存储单元编程为所述多个中间状态之中的另一中间状态，其中，所述另一中间状态与所述另一目标状态相对应，并且其中，所述第三编程操作包括：
通过所述位线驱动器向所述位线提供所述偏置电压，其中，所述偏置电压具有与所述另一目标状态相对应的另一幅度；以及
通过所述字线驱动器向所述另一字线提供所述编程电压；以及
在执行所述第一编程操作和所述第三编程操作之后，执行第四编程操作以将所述另一存储单元从所述另一中间状态编程为所述另一目标状态。
16.一种存储器系统，包括：
存储器控制器，所述存储器控制器被配置为提供编程命令；以及
存储器件，所述存储器件耦合至所述存储器控制器并且被配置为接收所述编程命令，其中，所述存储器件包括：
存储阵列，所述存储阵列包括：
存储单元，所述存储单元要被编程为多个目标状态之中的目标状态；
耦合至所述存储单元的位线；以及
耦合至所述存储单元的字线；以及
外围电路，所述外围电路包括耦合至所述位线的位线驱动器以及耦合至所述字线的字线驱动器，其中，所述外围电路被配置为执行所述编程命令，所述编程命令包括：
执行第一编程操作以将所述存储单元编程为多个中间状态之中的中间状态，其中：
所述中间状态与所述目标状态相对应；
所述多个中间状态中的每个中间状态与所述多个目标状态中的至少一个目标状态相对应；并且
所述第一编程操作包括：
通过所述位线驱动器向所述位线提供偏置电压，其中，所述偏置电压具有与所述目标状态相对应的幅度；以及
通过所述字线驱动器向所述字线提供编程电压。
17.根据权利要求16所述的存储器系统，其中，所述编程命令还包括：执行第二编程操作以将所述存储单元从所述中间状态编程为所述目标状态。
18.根据权利要求16所述的存储器系统，其中，所述编程电压包括单个电压脉冲。
19.根据权利要求16所述的存储器系统，其中：
所述多个目标状态包括分别与所述存储单元的第一阈值电压和第二阈值电压相对应的第一目标状态和第二目标状态，其中，所述第二阈值电压大于所述第一阈值电压；并且
所述第一目标状态和所述第二目标状态分别与所述偏置电压的第一幅度和第二幅度相对应，其中，所述第二幅度不大于所述第一幅度。
20.根据权利要求17所述的存储器系统，其中，所述外围电路还被配置为：在所述第一编程操作和所述第二编程操作之间不对所述存储单元执行验证操作。
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