CN113544784B - 用于三维nand存储器的固件修复 - Google Patents

用于三维nand存储器的固件修复 Download PDF

Info

Publication number
CN113544784B
CN113544784B CN202180001816.4A CN202180001816A CN113544784B CN 113544784 B CN113544784 B CN 113544784B CN 202180001816 A CN202180001816 A CN 202180001816A CN 113544784 B CN113544784 B CN 113544784B
Authority
CN
China
Prior art keywords
memory
cam
address
old
ampi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202180001816.4A
Other languages
English (en)
Other versions
CN113544784A (zh
Inventor
刘艳兰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202311292956.9A priority Critical patent/CN117334240A/zh
Publication of CN113544784A publication Critical patent/CN113544784A/zh
Application granted granted Critical
Publication of CN113544784B publication Critical patent/CN113544784B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0793—Remedial or corrective actions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
    • G06F16/90—Details of database functions independent of the retrieved data types
    • G06F16/903—Querying
    • G06F16/90335—Query processing
    • G06F16/90339—Query processing by using parallel associative memories or content-addressable memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G11C29/765—Masking faults in memories by using spares or by reconfiguring using address translation or modifications in solid state disks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G11C2211/5631—Concurrent multilevel reading of more than one cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Quality & Reliability (AREA)
  • Databases & Information Systems (AREA)
  • Computational Linguistics (AREA)
  • Data Mining & Analysis (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开提供了用于修复闪存存储器器件中的多面读取操作的固件的内容可寻址存储器(CAM)。CAM包括一组CAM寄存器，一组CAM寄存器被配置为存储映射表。映射表包括多个旧地址，每个旧地址对应于新地址。CAM还包括N个比较器，N个比较器耦合到一组CAM寄存器，并且被配置为将旧地址与N个输入信号进行比较，以用于对N个存储器面执行多面读取操作，其中，N是大于1的整数。CAM还包括N个多路复用器，N个多路复用器分别耦合到N个比较器并且耦合到一组CAM寄存器，并且被配置为生成用于多面读取操作的N个输出信号。N个输出信号中的至少一个包括根据映射表的新地址和由比较器输出的比较。

Description

用于三维NAND存储器的固件修复
技术领域
本公开一般地涉及半导体技术领域，并且更特别地，涉及3D NAND存储器中的错误校正的设计和方法。
背景技术
随着存储器器件缩小到更小的管芯尺寸以降低制造成本并且增加存储密度，面存储器单元的缩放面临归因于工艺技术限制和可靠性问题的挑战。三维(3D)存储器架构可以解决面存储器单元中的密度和性能限制。
在3D NAND闪存存储器中，可以垂直地堆叠存储器单元的许多层，使得可以极大地增加每单位面积的存储密度。垂直地堆叠的存储器单元可以形成存储器串，其中，存储器单元的沟道在每个存储器串中连接。每个存储器单元可以通过字线和位线被寻址。共享同一条字线的整个存储器页中的存储器单元的数据(即，逻辑状态)可以同时地被读取或编程。然而，由于工艺变化，并非每个存储器单元可以被编程到目标状态或保持在目标状态处。冗余存储器单元或存储器串可以用于代替缺陷存储器单元或存储器串。在读取操作期间，可以通过用冗余存储器单元或冗余存储器串的地址代替缺陷存储器单元或缺陷存储器串的地址而修复3D NAND的固件。传统上，内容可寻址存储器(CAM)可以用于存储映射表，在映射表中，缺陷存储器单元或存储器串的旧地址对应于冗余存储器单元或存储器串的新地址。
为了提高效率，3D NAND存储器可以执行多面读取操作，在多面读取操作中，可以并行地读取不同存储器面中的存储器页。尽管CAM可以用于在单独读取操作期间修复固件，但是需要多个CAM以支持多面读取操作，这增加了制造成本。因此，需要一种设计和方法来修复用于3D NAND存储器的固件，以便提供用于多面读取操作的低成本但有效的解决方案。
发明内容
本公开描述了用于三维(3D)存储器器件中的固件修复的方法和电路的实施例。
本公开的一个方面提供了用于修复闪存存储器器件中的多面读取操作的固件的内容可寻址存储器(CAM)。CAM包括一组CAM寄存器，一组CAM寄存器被配置为存储映射表。映射表包括多个旧地址，每个旧地址对应于新地址。CAM还包括N个比较器，N个比较器耦合到一组CAM寄存器，并且被配置为将旧地址与N个输入信号进行比较，以用于对N个存储器面执行多面读取操作，其中，N是大于1的整数。CAM还包括N个多路复用器，N个多路复用器分别耦合到N个比较器并且耦合到一组CAM寄存器，并且被配置为生成用于多面读取操作的N个输出信号。N个输出信号中的至少一个包括根据映射表的新地址和由比较器输出的比较。
在一些实施例中，N个比较器中的每一个还被配置为：生成输出使能信号；并且将输出使能信号发送到N个多路复用器中的一个多路复用器。
在一些实施例中，N个多路复用器中的每一个还被配置为：接收由比较器发送的输出使能信号；并且接收存储在映射表中的新地址。
在一些实施例中，在输入信号中的输入地址与多个旧地址中的一个旧地址匹配时，输出使能信号指示匹配状态。
在一些实施例中，在输入信号中的输入地址与多个旧地址中的任何一个旧地址都不匹配时，输出使能信号指示NULL。
在一些实施例中，输入信号中的输入地址标识闪存存储器器件中的存储器单元、存储器串、存储器页、存储器块或存储器面。
在一些实施例中，存储在映射表中的多个旧地址标识闪存存储器器件中的缺陷存储器单元、缺陷存储器串、缺陷存储器页或缺陷存储器块。
在一些实施例中，存储在映射表中的新地址标识闪存存储器器件中的冗余存储器单元、冗余存储器串、冗余存储器页、冗余存储器块或冗余存储器面。
在一些实施例中，输入信号包括第一面索引和不同于第一面索引的第二面索引，其中，多面读取操作同时指向具有第一面索引的第一存储器面中的第一存储器页和具有第二面索引的第二存储器面中的第二存储器页。
在一些实施例中，闪存存储器包括三维NAND闪存存储器。
在一些实施例中，三维NAND闪存存储器包括多个存储器串，多个存储器串垂直地延伸穿过交替的导电层和电介质层的膜堆叠层，其中，多个存储器串均包括：设置在核心填充膜的侧壁上的沟道层；以及设置在沟道层的侧壁上的存储器膜。
本公开还提供了具有M个存储器面的闪存存储器器件，其中，M是大于1的整数。闪存存储器器件还包括控制电路，控制电路通过字线驱动器和/或位线驱动器耦合到M个存储器面。控制电路包括M个具有独立页地址的异步多面(AMPI)读取单元，每个读取单元被配置为提供用于M个存储器面中的相应存储器面的AMPI读取控制信号，以控制对相应存储器面的AMPI读取操作。控制电路还包括内容可寻址存储器(CAM)，内容可寻址存储器包括由M个AMPI读取单元共享的一组CAM寄存器，以用于修复AMPI读取操作的固件。
在一些实施例中，M个AMPI读取单元是微控制器单元(MCU)。
在一些实施例中，M个存储器面中的每一个包括多个存储器串，多个存储器串垂直地延伸穿过交替的导电层和电介质层的膜堆叠层。多个存储器串均包括：设置在核心填充膜的侧壁上的沟道层；以及设置在沟道层的侧壁上的存储器膜。
在一些实施例中，CAM还包括M个比较器。每个比较器耦合到一组CAM寄存器，并且被配置为将存储在一组CAM寄存器中的多个旧地址与用于相应存储器面的AMPI读取控制信号进行比较。
在一些实施例中，多个旧地址标识闪存存储器器件中的缺陷存储器单元、缺陷存储器串、缺陷存储器页或缺陷存储器块。
在一些实施例中，CAM还包括M个多路复用器每个多路复用器耦合到相应比较器和一组CAM寄存器。每个多路复用器被配置为生成用于对相应存储器面进行AMPI读取操作的输出信号。
在一些实施例中，输出信号包括由一组CAM寄存器提供的新地址，新地址标识闪存存储器器件中的冗余存储器单元、冗余存储器串、冗余存储器页或冗余存储器块。
在一些实施例中，每个比较器还被配置为：在AMPI读取控制信号中的输入地址与多个旧地址中的一个旧地址匹配时，生成指示匹配状态的输出使能信号；并且将输出使能信号发送到相应多路复用器，以生成用于对相应存储器面进行AMPI读取操作的输出信号。
本公开还提供了一种具有闪存存储器器件的存储器存储系统。闪存存储器器件包括M个存储器面，其中，M是大于1的整数。闪存存储器器件还包括控制电路，控制电路通过字线驱动器和/或位线驱动器耦合到M个存储器面。控制电路包括M个具有独立页地址的异步多面(AMPI)读取单元，每个读取单元被配置为提供用于M个存储器面中的相应存储器面的AMPI读取控制信号，以控制对相应存储器面的AMPI读取操作。控制电路还包括内容可寻址存储器(CAM)，内容可寻址存储器具有由M个AMPI读取单元共享的一组CAM寄存器，以用于修复AMPI读取操作的固件。
本公开还提供了一种修复用于闪存存储器器件中的多面读取操作的固件的方法。该方法包括下述步骤：在内容可寻址存储器(CAM)处接收N个输入信号，以对N个存储器面执行多面读取操作，其中，N是大于1的整数；通过CAM中的N个比较器将N个输入信号与存储在CAM中的一组CAM寄存器中的第一旧地址进行比较；通过CAM中的N个比较器生成N个输出使能信号，以指示相应输入信号是否包括与第一旧地址匹配的输入地址；以及通过CAM中的N个多路复用器根据N个输出使能信号生成N个输出信号，其中，N个输出信号中的至少一个指向存储在一组CAM寄存器中的新地址，其中，新地址对应于第一旧地址。
在一些实施例中，该方法还包括通过相应比较器确定相应输入信号的输入地址是否与第一旧地址匹配。
在一些实施例中，该方法还包括在输入地址与第一旧地址匹配时，生成指示匹配状态的相应输出使能信号。
在一些实施例中，生成N个输出信号包括：在相应输出使能信号指示匹配状态时，生成具有新地址的相应输出信号。
在一些实施例中，该方法还包括：在输入地址与第一旧地址不匹配时，通过相应比较器将相应输入信号的输入地址与存储在一组CAM寄存器中的第二旧地址进行比较，其中，第二旧地址不同于第一旧地址。
在一些实施例中，该方法还包括：在输入地址与存储在一组CAM寄存器中的任何旧地址都不匹配时，生成相应输出使能信号，以指示NULL。
在一些实施例中，生成N个输出信号包括：在相应输出使能信号指示NULL时，生成具有不改变的输入地址的相应输出信号。
在一些实施例中，该方法还包括接收输入使能信号，以激活CAM。
在一些实施例中，该方法还包括将第一旧地址存储在一组CAM寄存器中，以标识闪存存储器器件中的缺陷存储器单元、缺陷存储器页或缺陷存储器块。
在一些实施例中，该方法还包括将新地址存储在一组CAM寄存器中，以标识闪存存储器器件中的冗余存储器单元、冗余存储器页或冗余存储器块。
在一些实施例中，该方法还包括修复用于三维NAND闪存存储器中的多面读取操作的固件。三维NAND闪存存储器包括多个存储器串，多个存储器串垂直地延伸穿过交替的导电层和电介质层的膜堆叠层。多个存储器串均包括：设置在核心填充膜的侧壁上的沟道层；以及设置在沟道层的侧壁上的存储器膜。
本领域技术人员根据本公开的说明书、权利要求和附图可以理解本公开的其他方面。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开的实施例，并且与描述一起进一步用于解释本公开的原理并且使相关领域的技术人员能够制成和使用本公开。
图1和图2A-图2B示出了根据本公开的一些实施例的具有一个或多个存储器芯片的存储系统。
图3示出了根据本公开的一些实施例的存储器管芯的示意图。
图4示出了根据本公开的一些实施例的三维(3D)存储器管芯的示意图。
图5示出了根据本公开的一些实施例的3D存储器结构的一部分的透视图。
图6示出了根据本公开的一些实施例的多面读取操作的时序图。
图7示出了根据本公开的一些实施例的用于具有拥有独立页地址的异步多面(AMPI)的读取操作的方案。
图8A示出了根据本公开的一些实施例的用于3D NAND存储器的控制电路的示意图。
图8B示出了根据本公开的一些实施例的AMPI读取单元的示意图。
图9和图10示出了根据本公开的一些实施例的用于多面读取操作的内容可寻址存储器。
图11示出了根据本公开的一些实施例的3D NAND存储器中的固件修复的方法。
当结合附图时，本发明的特征和优点将从下面阐述的具体实施方式中变得更加明显，在附图中，类似的附图标记始终标识对应的元件。在附图中，类似的附图标记一般地指示相同的、功能上类似的和/或结构上类似的元件。元件首次出现的附图由对应附图标记中最左侧的(一个或多个)数字指示。
将参考附图描述本公开的实施例。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅仅是出于说明的目的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他构造和布置。对于相关领域的技术人员来说，显然本公开也可以用于各种其他应用。
注意，在本说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例包括特定的特征、结构或特性，但是每个实施例可以不必包括特定的特征、结构或特性。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其他实施例实现这样的特征、结构或特性都将在相关领域的技术人员的知识范围之内。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，而是可以允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
应当容易理解，在本公开中的“在…上”、“在…上方”和“在…之上”的含义应该以最广泛的方式来解释，使得“在…上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义。此外，“在…上方”或“在…之上”不仅意味着在某物“上方”或“之上”，而且还可以包括在某物“上方”或“之上”并且其间不具中间特征或层(即，直接在某物上)的含义。
此外，空间相对术语，例如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等在本文中为了便于描述可以用于描述一个元件或特征与另一个(或多个)元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了图中描绘的取向之外的在器件使用或工艺步骤中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向下)，并且本文所使用的空间相对描述词也可以被相应地进行解释。
如本文所用，术语“衬底”是指在其上添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的地方，并且因此半导体器件形成在衬底的顶侧处，除非另有说明。底表面与顶表面相对，并且因此衬底的底侧与衬底的顶侧相对。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化，也可以保持不被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料、或蓝宝石晶片等非导电材料制成。
如本文所用，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对接近衬底，并且顶侧相对远离衬底。层可以在整个上层结构或下层结构之上延伸，或者可以拥有小于下层结构或上层结构的范围的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于在连续结构的顶表面与底表面之间的或在连续结构的顶表面和底表面处的任何一组水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导电和接触层(其中形成触点、互连线、和/或垂直互连通路(VIA))以及一个或多个电介质层。
在本公开中，为了便于描述，“层级”用于指沿着垂直方向具有基本相同高度的元件。例如，字线和下层栅极电介质层可以被称为“层级”，字线和下层绝缘层一起可以被称为“层级”，具有基本相同高度的字线可以被称为“字线层级”或类似者，等等。
如本文所用，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺步骤的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可能由于制造工艺或公差的微小变化而产生。如本文所用，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“大约”可以指示在例如值的10％到30％内变化的给定量的值(例如，值的±10％、±20％或±30％)。
在本公开中，术语“水平的/水平地/横向的/横向地”意味着标称地平行于衬底的横向表面，并且术语“垂直的”或者“垂直地”意味着标称地垂直于衬底的横向表面。
如本文所用，术语“3D存储器”是指三维(3D)半导体器件，其在横向定向的衬底上具有垂直定向的存储器单元晶体管串(本文中被称为“存储器串”，例如NAND串)，使得存储器串在相对于衬底的垂直方向上延伸。
图1示出了根据本公开的一些实施例的具有存储系统10的示例性系统S1的块图。系统S1可以是移动电话、台式计算机、膝上型计算机、平板计算机、车载计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或任何其他其中具有储存器的电子设备。存储系统10(又被称为NAND存储系统)可以包括存储器控制器20以及一个或多个半导体存储器芯片25-1、25-2、25-3、…、25-n。每个半导体存储器芯片25(下文仅称为“存储器芯片”)可以是NAND芯片(即，“闪存”、“NAND闪存”或“NAND”)。存储系统10可以通过存储器控制器20与主机计算机15通信，其中，存储器控制器20可以经由一个或多个存储器通道30-1、30-2、30-3、…、30-n连接到一个或多个存储器芯片25-1、25-2、25-3、…、25-n。在一些实施例中，每个存储器芯片25可以经由存储器通道30由存储器控制器20管理。
在一些实施例中，主机计算机15可以包括电子设备的处理器(例如，中央处理单元(CPU))或片上系统(SoC)(例如，应用处理器(AP))。主机计算机15发送要存储在NAND存储系统或存储系统10处的数据，或者通过读取存储系统10来检索数据。
存储器控制器20可以处理从主机计算机15接收的I/O请求，确保数据完整性和有效存储，并且管理存储器芯片25。为了执行这些任务，控制器运行固件21，固件21可以由控制器20内部的一个或多个处理器22(例如，微控制器单元)执行。例如，控制器20运行固件21，以将逻辑地址(即，与主机数据相关联的主机所使用的地址)映射到存储器芯片25中的物理地址(即，数据存储的实际位置)。控制器20还运行固件21，以管理存储器芯片25中的缺陷存储器块，其中，固件21可以将逻辑地址重新映射到不同物理地址，即，将数据移动到不同物理地址。控制器20还可以包括用于存储由固件21使用的各个元数据的一个或多个存储器23(例如，DRAM、SRAM、EPROM等)。
存储器通道30可以经由数据总线在存储器控制器20与每个存储器芯片25之间提供数据并且控制通信。存储器控制器20可以根据芯片使能信号选择存储器芯片25中的一个。
在一些实施例中，图1中的每个存储器芯片25可以包括一个或多个存储器管芯100，其中，每个存储器管芯可以是3D NAND存储器。
存储器控制器20和一个或多个存储器芯片25可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储系统10可以实施并且封装到不同类型的终端电子产品中。在如图2A中所示的一个示例中，存储器控制器20和单个存储器芯片25可以集成到存储器卡26中。存储器卡26可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡26还可以包括将存储器卡26与主机(例如，图1中的主机计算机15)耦合的存储器卡连接器24。在如图2B中所示的另一示例中，存储器控制器20和多个存储器芯片25可以集成到固态驱动器(SSD)27中。SSD 27还可以包括将SSD 27与主机(例如，图1中的主机计算机15)耦合的SSD连接器28。
图3示出了根据本公开的一些实施例的示例性存储器管芯100的俯视图。存储器管芯100可以包括一个或多个存储器面101，并且存储器面101中的每一个可以包括多个存储器块103。在每个存储器面101处可以发生相同和并发的操作。大小可以是兆字节(MB)存储器块103是实行擦除操作的最小大小。如图3中所示，示例性存储器管芯100包括四个存储器面101，并且每个存储器面101包括六个存储器块103。每个存储器块103可以包括多个存储器单元，其中，每个存储器单元可以通过互连(例如，位线和字线)被寻址。位线和字线可以垂直地布设(例如，分别以行和列)，从而形成金属线的阵列。在图3中，位线和字线的方向被标记为“BL”和“WL”。在本公开中，存储器块103又被称为“存储器阵列”或“阵列”。存储器阵列是执行存储功能的存储器器件中的核心区域。
存储器管芯100还包括外围区域105，即围绕存储器面101的区域。外围区域105包含许多数字、模拟和/或混合信号电路，以支持存储器阵列的功能，例如，页缓冲器、行解码器和列解码器以及感测放大器。外围电路使用有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对于本领域普通技术人员是显而易见的。
应当注意，图3中所示的存储器管芯100中的存储器面101的布置和每个存储器面101中的存储器块103的布置仅用作示例，其不限制本公开的范围。
图4示出了根据本公开的一些实施例的存储器管芯100的示意图。存储器管芯100包括一个或多个存储器块103(例如，103-1、103-2、103-3)。每个存储器块103包括多个存储器串212。每个存储器串212包括多个存储器单元340。共享同一条字线的存储器单元340形成存储器页432。存储器串212还在每一端处包括至少一个场效应晶体管(例如，MOSFET)，至少一个场效应晶体管分别由下部选择栅极(LSG)332和顶部选择栅极(TSG)334控制。顶部选择晶体管334-T的漏极端子可以连接到位线341，并且下部选择晶体管332-T的源极端子可以连接到阵列公共源极(ACS)430。ACS430可以由整个存储器块中的存储器串212共享，并且又被称为公共源极线。
存储器管芯100还包括外围电路，外围电路包括许多数字、模拟和/或混合信号电路，以支持存储器块103的功能，例如，页缓冲器/感测放大器50、行解码器/字线驱动器40、列解码器/位线驱动器52、控制电路70、电压发生器65以及输入/输出缓冲器55。这些电路可以包括有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对于本领域普通技术人员是显而易见的。
存储器块103可以经由字线(WL)333、下部选择栅极(LSG)332和顶部选择栅极(TSG)334与行解码器/字线驱动器40耦合。存储器块103可以经由位线(BL)341与页缓冲器/感测放大器50耦合。行解码器/字线驱动器40可以响应于由控制电路70提供的X路径控制信号而选择存储器管芯100上的存储器块103中的一个。行解码器/字线驱动器40可以根据X路径控制信号将从电压发生器65提供的电压传递到字线。在读取和编程操作期间，行解码器/字线驱动器40可以根据从控制电路70接收的X路径控制信号将读取电压Vread和编程电压Vpgm传递到选定字线，并且将通过电压Vpass传递到未选定字线。
列解码器/位线驱动器52可以根据从控制电路70接收的Y路径控制信号将禁止电压Vinhibit传递到未选定位线并且将选定位线连接到地。换句话说，列解码器/位线驱动器52可以被配置为根据来自控制电路70的Y路径控制信号来选择或取消选择一个或多个存储器串212。页缓冲器/感测放大器50可以被配置为根据来自控制电路70的Y路径控制信号从存储器块103读取数据以及向存储器块103编程(写入)数据。例如，页缓冲器/感测放大器50可以存储要编程到一个存储器页432中的一页数据。在另一示例中，页缓冲器/感测放大器50可以执行验证操作，以确保数据已经被正确地编程到每个存储器单元340中。在又一示例中，在读取操作期间，页缓冲器/感测放大器50可以感测反映存储器单元340的逻辑状态(即，数据)的流经位线341的电流，并且将小信号放大到可测量的放大率。
输入/输出缓冲器55可以从页缓冲器/感测放大器50传递I/O数据或将I/O数据传递到页缓冲器/感测放大器50，并且将地址ADDR或命令CMD传递到控制电路70。在一些实施例中，输入/输出缓冲器55可以用于存储器控制器20(图1中的)与存储器芯片25上的存储器管芯100之间的接口。
控制电路70可以响应于由输入/输出缓冲器55传递的命令CMD来控制页缓冲器/感测放大器50和行解码器/字线驱动器40。在编程操作期间，控制电路70可以控制行解码器/字线驱动器40和页缓冲器/感测放大器50，以对选定存储器单元进行编程。在读取操作期间，控制电路70可以控制行解码器/字线驱动器40和页缓冲器/感测放大器50，以读取选定存储器单元。X路径控制信号和Y路径控制信号包括可以用于对存储器块103中的选定存储器单元进行定位的行地址X-ADDR和列地址Y-ADDR。行地址X-ADDR可以包括页索引PD、块索引BD和面索引PL，以分别标识存储器页432、存储器块103和存储器面101(图3中的)。列地址Y-ADDR可以标识存储器页432的数据中的字节或字。
电压发生器65可以在控制电路70的控制之下生成要供应到字线和位线的电压。由电压发生器65生成的电压包括读取电压Vread、编程电压Vpgm、通过电压Vpass、禁止电压Vinhibit等。
应当注意，图1、图2A-图2B以及图3-图4中的存储系统10和存储器管芯100中的电子部件的布置是作为示例示出的。存储系统10和存储器管芯100可以具有其他布设并且可以包括附加部件。例如，存储器管芯100还可以具有感测放大器、行解码器和列解码器等。图4中所示的存储器管芯100上的部件(例如，控制电路70、I/O缓冲器55)也可以作为存储系统10中的独立电部件被移到存储器管芯100外部。图4中所示的存储器管芯100上的部件(例如，控制电路70、I/O缓冲器55)也可以被移到存储系统10中的其他部件处，例如，控制电路70的一部分可以与存储器控制器20组合，反之亦然。
图5示出了根据本公开的一些实施例的3D存储器结构500的透视图。在此示例中，存储器管芯100可以是3D NAND存储器。3D存储器结构500可以是例如图3中的区域108中的存储器管芯100的一部分。3D存储器结构500可以包括阶梯区域210和沟道结构区域211。沟道结构区域211可以包括多个存储器串212，每个存储器串212包括多个堆叠的存储器单元340。阶梯区域210可以包括阶梯结构。
3D存储器结构500包括衬底330、在衬底330之上的绝缘膜331、在绝缘膜331之上的下部选择栅极(LSG)332的层级以及堆叠在LSG 332的顶部上以形成交替的导电层和电介质层的膜堆叠层335的控制栅极333的多个层级(又被称为“字线(WL)”)。为了清楚起见，在图5中未示出与控制栅极的层级相邻的电介质层。
每个层级的控制栅极由穿过膜堆叠层335的缝隙结构216-1和216-2分离。3D存储器结构500还包括在控制栅极333的堆叠层之上的顶部选择栅极(TSG)334的层级。TSG 334、控制栅极333和LSG 332的堆叠层又被称为“栅极电极”。3D存储器结构500还包括在相邻LSG332之间的衬底330的部分中的掺杂源极线区域344。3D存储器结构500的每个存储器串212包括延伸穿过绝缘膜331以及交替的导电层和电介质层的膜堆叠层335的沟道孔336。存储器串212还包括在沟道孔336的侧壁上的存储器膜337、在存储器膜337之上的沟道层338以及被沟道层338围绕的核心填充膜339。存储器单元340(例如，340-1、340-2、340-3)可以形成在控制栅极333(例如，333-1、333-2、333-3)与存储器串212的相交处。沟道层338的响应于相应控制栅极的部分也被称为存储器单元的沟道338。3D存储器结构500还包括在TSG334之上与存储器串212连接的多条位线(BL)341。3D存储器结构500还包括通过多个接触结构214与栅极电极连接的多条金属互连线343。膜堆叠层335的边缘被配置为阶梯形状，以允许到栅极电极的每个层级的电连接。
在图5中，出于说明的目的，将控制栅极333-1、333-2和333-3的三个层级与TSG334的一个层级和LSG 332的一个层级一起示出。在此示例中，每个存储器串212可以包括分别对应于控制栅极333-1、333-2和333-3的三个存储器单元340-1、340-2和340-3。在一些实施例中，控制栅极的数量和存储器单元的数量可以超过三个，以增加存储容量。3D存储器结构500还可以包括其他结构，例如，TSG切口、公共源极触点(即，阵列公共源极)和虚设存储器串。为了简单起见，在图5中未示出这些结构。
返回参考图4，在一些实施例中，存储器块103可以基于浮栅技术形成。在一些实施例中，存储器块103可以基于电荷捕获技术形成。基于电荷捕获的NAND闪存存储器可以提供高存储密度和高固有可靠性。存储数据或逻辑状态(“状态”，例如，存储器单元340的阈值电压Vth)取决于在存储器单元340的存储器膜337中捕获的电荷载流子的数量。
在NAND闪存存储器中，可以对存储器页432执行读取操作和写入操作(又被称为编程操作)，并且可以对存储器块103执行擦除操作。
在NAND存储器中，存储器单元340可以处于擦除状态ER或编程状态P1。最初，通过在控制栅极333与沟道338之间实施负电压差，可以将存储器块103中的存储器单元340复位到作为逻辑“1”的擦除状态ER，使得可以去除存储器单元340的存储层中的捕获的电荷载流子。例如，通过将存储器单元340的控制栅极333设置到地并且将高正电压(擦除电压Verase)施加到ACS 430，可以引发负电压差。在擦除状态ER(“状态ER”)中，可以将存储器单元340的阈值电压Vth复位到最低值。
在编程(即，写入)期间，通过例如在控制栅极333上施加编程电压Vpgm(例如，在10V与20V之间的正电压脉冲)并且将对应位线341接地，可以在控制栅极333与沟道338之间建立正电压差。结果，电荷载流子(例如，电子)可以注入到存储器单元340的存储层中，由此提高存储器单元340的阈值电压Vth。因此，可以将存储器单元340可以编程到编程状态P1(“状态P1”)。
通过测量或感测存储器单元的阈值电压Vth，可以确定存储器单元的状态(例如，状态ER或状态P1)。在读取操作期间，可以将读取电压Vread施加在存储器单元的控制栅极333上，并且可以在位线341处测量流经存储器单元的电流。可以将通过电压Vpass施加在未选定字线上，以接通未选定存储器单元。
NAND闪存存储器可以被配置为以单级单元(SLC)模式操作。为了增加存储容量，NAND闪存存储器还可以被配置为以多级单元(MLC)模式、三级单元(TLC)模式、四级单元(QLC)模式或这些模式的组合来操作。在SLC模式中，存储器单元存储1个位，并且具有两个逻辑状态(“状态”)，即，状态ER和P1。在MLC模式中，存储器单元存储2个位，并且具有四个状态，即，状态ER、P1、P2和P3。在TLC模式中，存储器单元存储3个位，并且具有八个状态，即，状态ER和状态P1–P7。在QLC模式中，存储器单元存储4个位，并且具有16个状态。
虽然存储器块是3D NAND存储器中的最小可擦除单位，但是存储器页是用于读取和编程操作的最小可寻址单位。在读取操作期间，可以根据包括在由控制电路70接收的地址ADDR中的页索引PD和块索引BD来读取来自选定存储器块的存储器页的数据。为了增加读取吞吐量，可以通过同时读取多个存储器面中的存储器页来实施多面读取操作。传统上，不能对具有不同页地址的存储器页(例如，不同层级处的不同字线、不同页索引PD等)执行多面读取操作。然而，在3D NAND存储器中，还可以对具有不同页地址的存储器页实施多面读取操作。多面读取操作可以是同步的或异步的。虽然在同步多面读取操作期间对不同存储器面的读取操作可以同时开始，但是异步多面读取操作在不同时间开始读取操作。
图6示出了根据本公开的一些实施例的多面读取操作600的时序图。在此示例中，多面读取操作600可以在3D NAND存储器中同步执行，其中，多面读取操作MPR0(用于具有面索引PL0的存储器面)和多面读取操作MPR1(用于具有不同于面索引PL0的面索引PL1的存储器面)同时开始。多面读取操作MPR0管理命令CMD0、地址ADDR0和数据DOUT0，其中，地址ADDR0包括面索引PL0、块索引BD0和页索引PD0。多面读取操作MPR1管理命令CMD1、地址ADDR1和数据DOUT1，其中，地址ADDR1包括面索引PL1、块索引BD1和页索引PD1。
多面读取操作600可以包括读取步骤和传递步骤，其中，多面读取操作MPR0和MPR1的读取步骤可以并行执行。在传递步骤期间，来自存储器页PD0和PD1的数据可以被发送到页缓冲器/感测放大器50，并且被进一步发送到I/O缓冲器55。
在一些实施例中，读取步骤和传递步骤也可以并行执行，以减小多面读取操作的延迟。在此示例中，在并行操作期间可以使用附加高速缓存，以暂时存储数据DOUT0/DOUT1、命令CMD0/CMD1或地址ADDR0/ADDR1。在一些实施例中，可以实施多面读取操作，以传递用于系统请求的数据，而非整个存储器页，由此进一步减小多面读取操作的延迟。
图7示出了根据本公开的一些实施例的用于具有独立页地址的异步多面(AMPI)读取操作的方案700。在此示例中，在控制电路70处接收的命令CMD(如图4中所示)包括控制信号cache_rbn_en、true_rbn_en、cache_rbn_0、cache_rbn_1、cache_rbn_2和cache_rbn_3，以促进AMPI读取操作。在使能信号cache_rbn_en和true_rbn_en被触发以开始AMPI读取操作之后，用于具有面索引PL0、PL1、PL2和PL3的存储器面的使能信号cache_rbn_0、cache_rbn_1、cache_rbn_2和cache_rbn_3可以在时间t0、t2、t1和t3处依次被设置到到使能电平。在一些实施例中，使能电平可以是用于触发读取操作的下降沿。结果，每个存储器面可以独立地开始读取操作。
在结构上，不同存储器面的顶部选择栅极334可以例如通过TSG切口或单独阶梯结构而被电分离，以存储器面的独立地操作。通过实施AMPI读取操作，可以实现存储器页的随机访问。由此，可以在3D NAND存储器中执行随机读取操作。
由于工艺变化，并非每个存储器单元都可以被编程到目标状态或保持在目标状态处。缺陷存储器单元、缺陷存储器串、缺陷存储器页或缺陷存储器块可以由冗余存储器单元、冗余存储器串、冗余存储器页或冗余存储器块代替。在一些实施例中，随机存取存储器(RAM)(例如，动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM))可以用于存储映射表，映射表将缺陷存储器单元、缺陷存储器串、缺陷存储器页或缺陷存储器块的旧地址ADDR_old映射到冗余存储器单元、冗余存储器串、冗余存储器页或冗余存储器块的新地址ADDR_new。然而，用于RAM的硬件和固件设计是复杂的，并且通常占据较大的面积。在一个示例中，内容可寻址存储器(CAM)可以用于存储映射表。CAM包括一组寄存器(又被称为“一组CAM寄存器”)。例如，如果发现存储器块103中的字线或位线发生故障，则其地址可以被编程到CAM中。此后，每当“故障”字线或位线被寻址时，CAM可以提供代替字线或位线的地址。
图8A示出了根据本公开的一些实施例的示例性控制电路70。在此示例中，控制电路70包括多个AMPI读取单元846(例如，846_0、846_1、846_2等)。每个AMPI读取单元846包括CAM 850(例如，850_0、850_1、850_2等)和微控制器单元(MCU)848(848_0、848_1、848_2等)。每个AMPI读取单元846负责控制相应存储器面(例如，具有面索引PL0、PL1、PL2)的AMPI读取操作(例如，MPR0、MPR1、MPR2)。也就是说，如果有数量N的存储器面(N≥2)，则控制电路70可以实施数量N的AMPI读取单元846。因此，控制电路70可以具有数量N的MCU和数量N的CAM。
在一些实施例中，每个MCU 848可以包括可以执行固件和/或软件代码的一个或多个处理核心(例如，算术逻辑单元)、控制逻辑、寻址逻辑、指令逻辑。每个MCU 848还可以包括一个或多个存储器(例如，DRAM、SRAM、闪存、寄存器等)。应当理解，MCU 848可以包括任何合适类型的处理器。
在一些实施例中，在AMPI读取单元846(例如，846_0)正在执行用于存储器面(例如，PL0)的AMPI读取操作(例如，MPR0)时，MCU 848(例如，848_0)可以执行固件和/或软件代码，并且与CAM 850(例如，850_0)通信，以在必要时修复固件和/或软件代码。
图8B示出了根据本公开的一些实施例的被设计用于执行3D NAND存储器中的多面读取操作的AMPI读取单元846的另一实施例。在此示例中，多个AMPI读取单元846共享同一CAM 850。例如，AMPI读取单元846-0的MCU 848-0可以与CAM 850耦合，以执行用于存储器面PL0的多面读取操作(例如，AMPI读取操作)MPR0。类似地，AMPI读取单元846-1的MCU 848-1(未示出)也与CAM 850耦合，以执行用于存储器面PL1的多面读取操作(例如，AMPI读取操作)MPR1。并且AMPI读取单元846-2的MCU 848-2(未示出)也与CAM 850耦合，以执行用于存储器面PL2的多面读取操作(例如，AMPI读取操作)MPR2。
在3D NAND存储器中，存储密度已经显著增加。然而，由于结构和设计复杂性，各种工艺变化可能导致缺陷存储器单元、缺陷存储器串、缺陷存储器页或缺陷存储器块。CAM850可以用于存储缺陷存储器单元/串/页/块的地址，并且存储作为代替的对应冗余存储器单元/串/页/块的地址。然而，随着错误位的增加，CAM 850可能具有大的尺寸并且占据大的面积。因此，AMPI读取单元846共享同一CAM可以极大地节约面积并且降低成本。
如图8B中所示，CAM 850包括一组CAM寄存器852，一组CAM寄存器852存储具有第一组旧地址和第二组新地址的映射表。每个旧地址对应于新地址。CAM 850可以根据存储在CAM 850中的映射表基于旧地址ADDR_old检索新地址ADDR_new。在CAM 850由MCU 848中的一个激活时，根据输入信号(AMPI读取控制信号)对映射表进行搜索。如果输入信号与旧地址ADDR_old中的一个旧地址匹配，则可以返回对应地址(例如，新地址ADDR_new)。如果输入信号与旧地址ADDR_old中的任何一个旧地址都不匹配，则CAM 850返回逻辑NULL。
例如，在执行多面读取操作MPR0、MPR1和MPR2时，对应MCU可以将输入信号中的输入地址与由第一组编程计数器old_pc_0、old_pc_1和old_pc_2指向的旧地址进行比较。在一些实施例中，输入信号中的输入地址包括先前已知的要读取的存储器单元/串/页/块/面的地址。在CAM 850从相关联的MCU接收输入信号时，搜索映射表并且将输入地址与由编程计数器old_pc_0、old_pc_1和old_pc_2指向的旧地址进行比较。在一些实施例中，第一组编程计数器old_pc_0、old_pc_1和old_pc_2可以暂时存储旧地址。
如果在映射表中发现匹配的旧地址ADDR_old，则指示位于先前已知的地址处的存储器单元/串/页/块是有缺陷的，并且应当被位于新地址ADDR_new处的冗余存储器单元/串/页/块代替。在一些实施例中，第二组编程计数器new_pc_0、new_pc_1和new_pc_2可以用于指向新地址ADDR_new。在一些实施例中，第二组编程计数器new_pc_0、new_pc_1和new_pc_2可以暂时存储新地址ADDR_new。
通过更新编程计数器，可以相应地更新与多面读取操作MPR0、MPR1和MPR2有关的固件。然后，每个AMPI读取单元846中的MCU 848可以执行用于相应多面读取操作的更新的固件。这样，可以修复用于多面读取操作的3D NAND存储器的固件，以避免缺陷存储器单元/串/页/块。在AMPI读取单元846执行多面读取操作时，修复的固件可以指向位于新地址ADDR_new处的冗余存储器单元/串/页/块。
在此示例中，每个MCU 848可以包括固件和软件。在一些实施例中，每个MCU 848还可以提取并且执行安装在与相应MCU 848相关联的另一存储器元件中的固件和软件。
如上文描述的，图8B中的AMPI读取单元846共享CAM 850。例如，为了执行用于数量M的存储器面(M≥2)的AMPI读取操作，可以实施数量M的AMPI读取单元，其中，每个AMPI读取单元包括MCU。然而，数量M的AMPI读取单元可以共享一个CAM。结果，控制电路70的面积可以被缩放到更小的尺寸。另外，因为在多个读取操作期间，可以使用固定固件来修复故障位(缺陷存储器单元/串/页/块)，所以3D NAND存储器的性能可以更有效。
在一些实施例中，控制电路70还可以包括主MCU(图8A-图8B中未示出)。主MCU可以控制AMPI读取单元846的操作并且促进除了AMPI读取操作之外的读取或编程操作。
图9示出了根据本公开的一些实施例的3D NAND存储器900的示意图。与先前关于图1、图3和图4讨论的存储器管芯100类似，3D NAND存储器900也包括一个或多个存储器块103、页缓冲器/感测放大器50、行解码器/字线驱动器40、列解码器/位线驱动器52、电压发生器65和控制电路70。
在此示例中，与关于图8B描述的AMPI读取单元846类似，控制电路70包括共享CAM850的多个MCU 848。由MCU 848执行的固件可以分别包括第一组编程计数器old_pc_0、old_pc_1和old_pc_2，第一组编程计数器可以用于包含先前已知的要执行多面读取操作的存储器单元/串/页/块的地址。在存储在CAM 850中的映射表由特定MCU 848(例如，MCU0)搜索时，并且如果确定存储在第一编程计数器(例如，old_pc_0)中的地址与存储在CAM 850中的旧地址匹配，则CAM 850可以返回对应新地址，对应新地址可以由第二组编程计数器(new_pc_0、new_pc_1和new_pc_2)指向或可以存储到第二组编程计数器中。在相应MCU 848(例如，MCU0)执行用于多面读取操作(例如，AMPI读取操作MPR0)的相关联固件时，可以相应地更新并且修复固件中的地址。结果，基于CAM 850的映射表，旧地址处的缺陷存储器单元/串/页/块可以由新地址处的冗余存储器单元/串/页/块代替。
在一些实施例中，第二组编程计数器new_pc0、new_pc1和new_pc2然后可以用在用于多面读取操作的后续固件和硬件中，以例如分别生成用于行解码器/WL驱动器40、列解码器/BL驱动器52和页缓冲器/感测放大器50的X路径控制信号和Y路径控制信号。这样，CAM850可以用于促进具有修复的(或新的)地址的多面读取操作。应当注意，存储在第一组编程计数器和第二组编程计数器中的旧地址和新地址可以包括页索引PD、块索引BD和面索引PL，其中，面索引PL对于不同存储器面上的读取操作可以不同。
图10示出了用于3D NAND存储器的多面读取操作(例如，AMPI读取操作)的CAM 850的另一实施例。在此示例中，CAM 850包括多个CAM寄存器852、多个比较器854(例如，854-1、854-2、854-3)以及多个多路复用器(MUX)856(例如，856-1、856-2、856-3)。此处，多个CAM寄存器852可以用于存储与图8B中所示的映射表类似的映射表。在此示例中，由CAM 850接收的输入信号(例如，AMPI读取控制信号)MPR0_in、MPR1_in和MPR2_in可以由MCU 848生成，以用于执行用于具有面索引PL0、PL1和PL2的存储器面的多面读取操作MPR0、MPR1和MPR2。另外，输入使能信号PC_remap_en可以由控制电路70内部的主MCU 858生成，其中，输入使能信号PC_remap_en可以用于激活CAM 850。在一些实施例中，多面读取操作可以是先前描述的AMPI读取操作，并且MCU 848可以与关于图8A-图8B和图9描述的控制电路70中的AMPI读取单元的MCU 848类似。如前文描述的，每个AMPI读取单元包括与CAM 850相关联的一个MCU848，其中，CAM 850由其他AMPI读取单元的MCU 848共享。
如图10中所示，可以在比较器854中的一个比较器854处将输入信号MPR0_in、MPR1_in和MPR2_in中的每一个与第一编程计数器old_pc进行比较。此处，第一编程计数器old_pc可以用于存储多个CAM寄存器852的映射表中的旧地址中的一个旧地址(例如，old_pc_0)。如果输入信号MPR0_in、MPR1_in或MPR2_in具有与旧地址(例如，old_pc_0)匹配的内容，则可以生成输出使能信号MPR0_out_en、MPR1_out_en或MPR2_out_en，以指示匹配状态(例如，“TRUE”或“1”)，并且将输出使能信号分别发送到MUX 856-1、856-2和856-3。
如果输入信号MPR0_in、MPR1_in或MPR2_in与旧地址(例如，old_pc_0)不匹配，则第一编程计数器old_pc可以指向映射表中的下一旧地址，例如，old_pc_1，在相应比较器854-1、854-2和854-3处再次将下一旧地址与输入信号MPR0_in、MPR1_in或MPR2_in进行比较。可以重复上文的比较过程，直到映射表中的所有旧地址都已经与输入信号MPR0_in、MPR1_in或MPR2_in进行了比较。如果输入信号MPR0_in、MPR1_in或MPR2_in与映射表中的任何旧地址都不匹配，则输出使能信号MPR0_out_en、MPR1_out_en或MPR2_out_en可以被设置为“NULL”或“0”。
输出使能信号MPR0_out_en、MPR1_out_en或MPR2_out_en可以与包含映射表中的新地址ADDR_new的第二编程计数器new_pc多路复用。在一个示例中，第二编程计数器new_pc对应于第一编程计数器old_pc。例如，在第一编程计数器指向old_pc_0时，第二编程计数器指向new_pc_0。在第一编程计数器指向old_pc_1时，第二编程计数器指向new_pc_1，等等。在第一编程计数器指向old_pc_n时，第二编程计数器指向new_pc_n。如果输出使能信号MPR0_out_en、MPR1_out_en或MPR2_out_en指示匹配状态(例如，“TRUE”或“1”)，则MUX 856-1、856-2或856-3可以生成包含由第二编程计数器new_pc指向的新地址的输出信号MPR0_out、MPR1_out或MPR2_out。这样，具有旧地址的输入信号MPR0_in、MPR1_in和MPR2_in可以被更新为具有新地址的输出信号MPR0_out、MPR1_out和MPR2_out。由此修复了用于多面读取操作的固件。
如果输出使能信号MPR0_out_en、MPR1_out_en和MPR2_out_en指示在映射表中没有发现用于所有旧地址的匹配，则输出信号MPR0_out、MPR1_out和MPR2_out可以被设置为与输入信号MPR0_in、MPR1_in和MPR2_in不存在改变，即，输入地址不变，因为其不对应于缺陷存储器单元/串/页/块。
在图10的示例中，CAM 850还包括数据总线MBUS WR和MBUS RD，以用于更新存储在多个CAM寄存器852中的映射表，例如，向映射表写入新数据以及读取/验证新数据，这可以由主MCU 858控制。
应当注意，图10中所示的多面读取操作的数量不限于此。在一些实施例中，类似的方案可以用于数量N的存储器面的数量N的多面读取操作(N≥2)。在此示例中，CAM 850可以包括数量N的比较器和数量N的MUX。然而，一组CAM寄存器852可以用于数量N的多面读取操作。通过在修复用于多面读取操作的固件时共享多个CAM寄存器852，可以节约面积，可以极大地降低制造成本，并且可以通过使用相同的固定固件而使操作更有效。
还应当注意，图8-图10中的CAM 850的设计和布置仅作为示例示出。修复用于3DNAND存储器中的多面读取操作的固件的CAM 850还可以包括其他布设和附加部件。在一些实施例中，CAM 850可以被包括在存储器控制器20(图1中的)中。在一些实施方案中，可以将CAM 850移到存储器管芯100外部，并且可以将CAM 850设计为存储系统10中的独立电部件。
图11示出了根据本公开的一些实施例的用于修复3D NAND闪存存储器中的固件的方法1100。应当理解，方法1100中所示的步骤不是穷举的，并且在所示步骤中的任何步骤之前、之后或之间也可以执行其他步骤。在一些实施例中，方法1100的一些步骤可以被省略，或者可以包括本文中为了简单起见未描述的其他步骤。在一些实施例中，方法1100的步骤可以以不同的顺序和/或变化执行。
下文将使用图10中的CAM 850作为示例来描述方法1100。类似的方法可以用于其他CAM设计。
在步骤S1110处，在CAM 850处接收输入信号(例如，MPR0_in、MPR1_in和MPR2_in)。输入信号MPR0_in、MPR1_in和MPR2_in与用于在位于不同存储器面(具有面索引PL0、PL1和PL2)上的存储器页(具有页索引PD0、PD1和PD2)处执行读操作的多面读取操作MPR0、MPR1和MPR2相关联。另外，输入使能信号PC_remap_en可以用于激活CAM850。
在一些实施例中，输入信号MPR0_in、MPR1_in和MPR2_in包括先前已知的要执行多面读取操作的存储器单元、存储器串、存储器页、存储器块和/或存储器面的输入地址ADDR0_in、ADDR1_in和ADDR2_in。在一些实施例中，与多面读取操作MPR0、MPR1和MPR2相关联的输入地址ADDR0_in、ADDR1_in和ADDR2_in指向3D NAND存储器中的不同存储器面上的不同存储器页。在一些实施例中，输入地址ADDR0_in、ADDR1_in和ADDR2_in中的每一个可以包括具有页索引PD、块索引BD和面索引PL的行地址X-ADDR。在一些实施例中，输入地址ADDR0_in、ADDR1_in和ADDR2_in中的每一个还可以包括列地址Y-ADDR。然而，由于工艺变化，存储器单元/串/页/块/面中的一些可能是有缺陷的，并且需要用位于新地址处的一组预定冗余存储器单元/串/页/块/面代替。方法1100的剩余步骤提供了相应地更新输入信号MPR0_in、MPR1_in和MPR2_in的处理流程。
在步骤S1120处，分别在比较器854-1、854-2和854-3处将输入信号MPR0_in、MPR1_in和MPR2_in与第一编程计数器old_pc进行比较。第一编程计数器old_pc指向存储在CAM850中的映射表中的第一旧地址old_pc_0(又被称为第一组映射地址中的第一地址)。在一些实施例中，映射表可以存储在CAM 850内部的多个CAM寄存器852中。映射表包含多个旧地址(又被称为第一组映射地址)和多个新地址(又被称为第二组映射地址)，其中，旧地址(即，第一组映射地址)提供缺陷存储器单元/串/页/块/面的位置，并且新地址(即，第二组映射地址)提供旨在代替缺陷存储器单元/串/页/块/面的冗余存储器单元/串/页/块/面的位置。在映射表中，一个新地址对应于一个旧地址。尽管旧地址可以存储在第一编程计数器old_pc中，但是新地址则可以存储在第二编程计数器new_pc中。
在步骤S1130处，确定输入信号MPR0_in、MPR1_in和MPR2_in是否具有与存储在第一编程计数器old_pc中的地址(例如，第一旧地址old_pc_0)匹配的地址。
如果输入信号MPR0_in的输入地址ADDR0_in与第一旧地址old_pc_0匹配，则在步骤S1140处可以由比较器854-1生成输出使能信号MPR0_out_en，以指示匹配状态。类似地，如果输入信号MPR1_in的输入地址ADDR1_in或输入信号MPR2_in的输入地址ADDR2_in与第一旧地址old_pc_0匹配，则可以由比较器854-2或854-3生成输出使能信号MPR1_out_en或MPR2_out_en，以指示匹配状态。
如果输入信号MPR0_in的输入地址ADDR0_in与第一旧地址old_pc_0不匹配，则第一编程计数器old_pc中的第一旧地址old_pc_0可以由映射表中的第二旧地址(例如，old_pc_1)代替，如步骤S1150中所示。第一编程计数器old_pc由此可以指向第二旧地址old_pc_1(又被称为第一组映射地址中的第二地址)。并且在步骤S1130处可以将输入信号MPR0_in再次与第一编程计数器进行比较，以确定输入地址ADDR0_in是否与第二旧地址old_pc_1匹配。类似的处理流程可以应用于输入信号MPR1_in和MPR2_in。
如果已经将映射表中的所有旧地址(即，所有第一组映射地址)与输入信号MPR0_in中的输入地址ADDR0_in进行了比较，并且没有发现匹配地址(参见步骤S1145)，则在步骤S1160处可以由比较器854-1生成输出使能信号MPR0_out_en，以指示NULL。类似地，如果在映射表中没有发现匹配地址，则在步骤S1160处可以由比较器854-2和854-3生成输出使能信号MPR1_out_en和MPR2_out_en，以指示NULL。
在步骤S1170处，如果输出使能信号MPR0_out_en指示NULL，则可以由MUX 856-1生成输出信号MPR0_out，而不改变输入地址ADDR0_in。换句话说，要在位于输入地址ADDR0_in处的存储器单元/串/页/块/面处执行的多面读取操作没有被存储系统标记为有缺陷。
如果输出使能信号MPR0_out_en指示匹配状态，则在步骤S1180处可以生成具有新地址ADDR0_new的输出信号MPR0_out。换句话说，在位于输入地址ADDR0_in处的存储器单元/串/页/块/面被存储系统标记为有缺陷时，它们可以由位于新地址ADDR0_new处的冗余存储器单元/串/页/块/面代替。可以根据返回对应于旧地址old_pc_0的映射表中(即，第一组映射地址中的第一地址)的新地址new_pc_0(又被称为第二组映射地址中的第一地址)的第二编程计数器new_pc来确定新地址ADDR0_new。
概括地说，本公开提供了用于修复闪存存储器器件中的多面读取操作的固件的内容可寻址存储器(CAM)。CAM包括一组CAM寄存器，一组CAM寄存器被配置为存储映射表。映射表包括多个旧地址，每个旧地址对应于新地址。CAM还包括N个比较器，N个比较器耦合到一组CAM寄存器，并且被配置为将旧地址与N个输入信号进行比较，以用于对N个存储器面执行多面读取操作，其中，N是大于1的整数。CAM还包括N个多路复用器，N个多路复用器分别耦合到N个比较器并且耦合到一组CAM寄存器，并且被配置为生成用于多面读取操作的N个输出信号。N个输出信号中的至少一个包括根据映射表的新地址和由比较器输出的比较。
本公开还提供了具有M个存储器面的闪存存储器器件，其中，M是大于1的整数。闪存存储器器件还包括控制电路，控制电路通过字线驱动器和/或位线驱动器耦合到M个存储器面。控制电路包括M个具有独立页地址的异步多面(AMPI)读取单元，每个读取单元被配置为提供用于M个存储器面中的相应存储器面的AMPI读取控制信号，以控制对相应存储器面的AMPI读取操作。控制电路还包括内容可寻址存储器(CAM)，内容可寻址存储器包括由M个AMPI读取单元共享的一组CAM寄存器，以用于修复AMPI读取操作的固件。
本公开还提供了一种具有闪存存储器器件的存储器存储系统。闪存存储器器件包括M个存储器面和控制电路，其中，M是大于1的整数，控制电路通过字线驱动器和/或位线驱动器耦合到M个存储器面。控制电路包括M个具有独立页地址的异步多面(AMPI)读取单元，每个读取单元被配置为提供用于M个存储器面中的相应存储器面的AMPI读取控制信号，以控制对相应存储器面的AMPI读取操作。控制电路还包括内容可寻址存储器(CAM)，内容可寻址存储器具有由M个AMPI读取单元共享的一组CAM寄存器，以用于修复AMPI读取操作的固件。
本公开还提供了一种修复用于闪存存储器器件中的多面读取操作的固件的方法。该方法包括下述步骤：在内容可寻址存储器(CAM)处接收N个输入信号，以对N个存储器面执行多面读取操作，其中，N是大于1的整数；通过CAM中的N个比较器将N个输入信号与存储在CAM中的一组CAM寄存器中的第一旧地址进行比较；通过CAM中的N个比较器生成N个输出使能信号，以指示相应输入信号是否包括与第一旧地址匹配的输入地址；以及通过CAM中的N个多路复用器根据N个输出使能信号生成N个输出信号，其中，N个输出信号中的至少一个指向存储在一组CAM寄存器中的新地址，其中，新地址对应于第一旧地址。
具体实施例的前述描述将如此充分地揭示本公开的一般性质，使得其他人可以通过应用本领域的技术内的知识而在不进行过度实验的情况下、并且在不脱离本公开的一般概念的情况下容易地修改和/或调整此些具体实施例以用于各种应用。因此，基于本文所呈现的公开和指导，此类调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文的措辞或术语是为了描述而非限制的目的，使得本说明书的术语或措辞由技术人员根据公开和指导来解释。
以上已经借助于示出了指定功能及其关系的实施方式的功能构建块描述了本公开的实施例。为了便于描述，本文已经任意地限定了这些功能性构建块的边界。只要适当地执行指定的功能及其关系，就可以限定替换的边界。
发明内容和摘要部分可以阐述(一个或多个)发明人所设想的本公开的一个或多个但不是所有示例性实施例，并且因此，不旨在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应由上述示例性实施例中的任何一个限制，而应仅根据所附权利要求及其等同物来限定。

Claims (31)

1.一种用于修复闪存存储器器件中的多面读取操作的固件的内容可寻址存储器(CAM)，包括：
一组CAM寄存器，所述一组CAM寄存器被配置为存储映射表，其中，所述映射表包括多个旧地址，每个旧地址对应于新地址；
N个比较器，所述N个比较器耦合到所述一组CAM寄存器，并且被配置为将所述多个旧地址与N个输入信号进行比较，以用于对N个存储器面执行所述多面读取操作，其中，N是大于1的整数；以及
N个多路复用器，所述N个多路复用器分别耦合到所述N个比较器并且耦合到所述一组CAM寄存器，并且被配置为生成用于所述多面读取操作的N个输出信号，其中，所述N个输出信号中的至少一个包括根据所述映射表的所述新地址和由所述比较器输出的比较。
2.根据权利要求1所述的CAM，其中，所述N个比较器中的每一个还被配置为：
生成输出使能信号；并且
将所述输出使能信号发送到所述N个多路复用器中的一个多路复用器。
3.根据权利要求2所述的CAM，其中，所述N个多路复用器中的每一个还被配置为：
接收由所述比较器发送的所述输出使能信号；并且
接收存储在所述映射表中的所述新地址。
4.根据权利要求2所述的CAM，其中，在所述输入信号中的输入地址与所述多个旧地址中的一个旧地址匹配时，所述输出使能信号指示匹配状态。
5.根据权利要求4所述的CAM，其中，在所述输入信号中的所述输入地址与所述多个旧地址中的任何一个旧地址都不匹配时，所述输出使能信号指示NULL。
6.根据权利要求4所述的CAM，其中，所述输入信号中的所述输入地址标识所述闪存存储器器件中的存储器单元、存储器串、存储器页、存储器块或存储器面。
7.根据权利要求1所述的CAM，其中，存储在所述映射表中的所述多个旧地址标识所述闪存存储器器件中的缺陷存储器单元、缺陷存储器串、缺陷存储器页或缺陷存储器块。
8.根据权利要求1所述的CAM，其中，存储在所述映射表中的所述新地址标识所述闪存存储器器件中的冗余存储器单元、冗余存储器串、冗余存储器页、冗余存储器块或冗余存储器面。
9.根据权利要求1所述的CAM，其中，所述输入信号包括第一面索引和不同于所述第一面索引的第二面索引，其中，所述多面读取操作同时指向具有所述第一面索引的第一存储器面中的第一存储器页和具有所述第二面索引的第二存储器面中的第二存储器页。
10.根据权利要求1所述的CAM，其中，所述闪存存储器包括三维NAND闪存存储器。
11.根据权利要求10所述的CAM，其中，所述三维NAND闪存存储器包括多个存储器串，所述多个存储器串垂直地延伸穿过交替的导电层和电介质层的膜堆叠层，其中，所述多个存储器串均包括：
设置在核心填充膜的侧壁上的沟道层；以及
设置在所述沟道层的侧壁上的存储器膜。
12.一种闪存存储器器件，包括：
M个存储器面，其中，M是大于1的整数；以及
控制电路，所述控制电路通过字线驱动器和/或位线驱动器耦合到所述M个存储器面，其中，所述控制电路包括：
M个具有独立页地址的异步多面(AMPI)读取单元，每个读取单元被配置为提供用于所述M个存储器面中的相应存储器面的AMPI读取控制信号，以控制对所述相应存储器面的AMPI读取操作；以及
内容可寻址存储器(CAM)，所述内容可寻址存储器包括由所述M个AMPI读取单元共享的一组CAM寄存器，以用于修复所述AMPI读取操作的固件。
13.根据权利要求12所述的闪存存储器器件，其中，所述M个AMPI读取单元是微控制器单元(MCU)。
14.根据权利要求12所述的闪存存储器器件，其中，所述M个存储器面中的每一个包括多个存储器串，所述多个存储器串垂直地延伸穿过交替的导电层和电介质层的膜堆叠层，其中，所述多个存储器串均包括：
设置在核心填充膜的侧壁上的沟道层；以及
设置在所述沟道层的侧壁上的存储器膜。
15.根据权利要求12所述的闪存存储器器件，其中，所述CAM还包括M个比较器，每个比较器耦合到所述一组CAM寄存器，并且被配置为将存储在所述一组CAM寄存器中的多个旧地址与用于所述相应存储器面的所述AMPI读取控制信号进行比较。
16.根据权利要求15所述的闪存存储器器件，其中，所述多个旧地址标识所述闪存存储器器件中的缺陷存储器单元、缺陷存储器串、缺陷存储器页或缺陷存储器块。
17.根据权利要求15所述的闪存存储器器件，其中，所述CAM还包括M个多路复用器，每个多路复用器耦合到相应比较器和所述一组CAM寄存器，并且每个多路复用器被配置为生成用于对所述相应存储器面进行所述AMPI读取操作的输出信号。
18.根据权利要求17所述的闪存存储器器件，其中，所述输出信号包括由所述一组CAM寄存器提供的新地址，所述新地址标识所述闪存存储器器件中的冗余存储器单元、冗余存储器串、冗余存储器页或冗余存储器块。
19.根据权利要求17所述的闪存存储器器件，其中，每个比较器还被配置为：
在所述AMPI读取控制信号中的输入地址与所述多个旧地址中的一个旧地址匹配时，生成指示匹配状态的输出使能信号；并且
将所述输出使能信号发送到相应多路复用器，以生成用于对所述相应存储器面进行所述AMPI读取操作的所述输出信号。
20.一种存储器存储系统，包括：
闪存存储器器件，包括：
M个存储器面，其中，M是大于1的整数；以及
控制电路，所述控制电路通过字线驱动器和/或位线驱动器耦合到所述M个存储器面，其中，所述控制电路包括：
M个具有独立页地址的异步多面(AMPI)读取单元，每个读取单元被配置为提供用于所述M个存储器面中的相应存储器面的AMPI读取控制信号，以控制对所述相应存储器面的AMPI读取操作；以及
内容可寻址存储器(CAM)，所述内容可寻址存储器包括由所述M个AMPI读取单元共享的一组CAM寄存器，以用于修复所述AMPI读取操作的固件。
21.一种修复用于闪存存储器器件中的多面读取操作的固件的方法，包括：
在内容可寻址存储器(CAM)处接收N个输入信号，以对N个存储器面执行所述多面读取操作，其中，N是大于1的整数；
通过所述CAM中的N个比较器将所述N个输入信号与存储在所述CAM中的一组CAM寄存器中的第一旧地址进行比较；
通过所述CAM中的所述N个比较器生成N个输出使能信号，以指示相应输入信号是否包括与所述第一旧地址匹配的输入地址；以及
通过所述CAM中的N个多路复用器根据所述N个输出使能信号生成N个输出信号，其中，所述N个输出信号中的至少一个指向存储在所述一组CAM寄存器中的新地址，其中，所述新地址对应于所述第一旧地址。
22.根据权利要求21所述的方法，还包括：
通过相应比较器确定所述相应输入信号的所述输入地址是否与所述第一旧地址匹配。
23.根据权利要求22所述的方法，还包括：
在所述输入地址与所述第一旧地址匹配时，生成指示匹配状态的相应输出使能信号。
24.根据权利要求23所述的方法，其中，生成所述N个输出信号包括：
在所述相应输出使能信号指示所述匹配状态时，生成包括所述新地址的相应输出信号。
25.根据权利要求22所述的方法，还包括：
在所述输入地址与所述第一旧地址不匹配时，通过所述相应比较器将所述相应输入信号的所述输入地址与存储在所述一组CAM寄存器中的第二旧地址进行比较，其中，所述第二旧地址不同于所述第一旧地址。
26.根据权利要求25所述的方法，还包括：
在所述输入地址与存储在所述一组CAM寄存器中的任何旧地址都不匹配时，生成相应输出使能信号，以指示NULL。
27.根据权利要求26所述的方法，其中，生成所述N个输出信号包括：
在所述相应输出使能信号指示NULL时，生成包括所述输入地址的相应输出信号。
28.根据权利要求25所述的方法，还包括：
接收输入使能信号，以激活所述CAM。
29.根据权利要求21所述的方法，还包括：
将所述第一旧地址存储在所述一组CAM寄存器中，以标识所述闪存存储器器件中的缺陷存储器单元、缺陷存储器页或缺陷存储器块。
30.根据权利要求21所述的方法，还包括：
将所述新地址存储在所述一组CAM寄存器中，以标识所述闪存存储器器件中的冗余存储器单元、冗余存储器页或冗余存储器块。
31.根据权利要求21所述的方法，还包括：
修复用于三维NAND闪存存储器中的所述多面读取操作的所述固件，其中，所述三维NAND闪存存储器包括：
多个存储器串，所述多个存储器串垂直地延伸穿过交替的导电层和电介质层的膜堆叠层，其中，所述多个存储器串均包括：
设置在核心填充膜的侧壁上的沟道层；以及
设置在所述沟道层的侧壁上的存储器膜。
CN202180001816.4A 2021-06-04 2021-06-04 用于三维nand存储器的固件修复 Active CN113544784B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311292956.9A CN117334240A (zh) 2021-06-04 2021-06-04 用于三维nand存储器的固件修复

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2021/098277 WO2022252205A1 (en) 2021-06-04 2021-06-04 Firmware repair for three-dimensional nand memory

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202311292956.9A Division CN117334240A (zh) 2021-06-04 2021-06-04 用于三维nand存储器的固件修复

Publications (2)

Publication Number Publication Date
CN113544784A CN113544784A (zh) 2021-10-22
CN113544784B true CN113544784B (zh) 2023-10-31

Family

ID=78092820

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202311292956.9A Pending CN117334240A (zh) 2021-06-04 2021-06-04 用于三维nand存储器的固件修复
CN202180001816.4A Active CN113544784B (zh) 2021-06-04 2021-06-04 用于三维nand存储器的固件修复

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202311292956.9A Pending CN117334240A (zh) 2021-06-04 2021-06-04 用于三维nand存储器的固件修复

Country Status (3)

Country Link
US (2) US11892902B2 (zh)
CN (2) CN117334240A (zh)
WO (1) WO2022252205A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022019454A (ja) * 2020-07-17 2022-01-27 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその制御方法
EP4181142A1 (en) * 2021-11-16 2023-05-17 Samsung Electronics Co., Ltd. Nonvolatile memory device and operation method thereof
CN118245402A (zh) * 2022-12-22 2024-06-25 长江存储科技有限责任公司 提高多逻辑单元（lun）操作效率的总线间插协议

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014047225A1 (en) * 2012-09-18 2014-03-27 Mosys, Inc. Substitute redundant memory
CN104205232A (zh) * 2012-03-30 2014-12-10 英特尔公司 用于存储器设备的芯片上冗余修复
CN107068195A (zh) * 2017-05-03 2017-08-18 上海交通大学 带有故障修复装置的三维芯片及故障修复和数据读取方法
US9852807B1 (en) * 2015-12-17 2017-12-26 Cadence Design Systems, Inc. Content addressable memory in an emulation system

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050036363A1 (en) * 1996-05-24 2005-02-17 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US6480931B1 (en) * 1999-11-05 2002-11-12 International Business Machines Corporation Content addressable storage apparatus and register mapper architecture
JP4004847B2 (ja) * 2002-05-08 2007-11-07 川崎マイクロエレクトロニクス株式会社 連想メモリ装置
US7016243B1 (en) * 2002-05-10 2006-03-21 Netlogic Microsystems, Inc. Content addressable memory having column redundancy
JP2008234806A (ja) * 2007-03-23 2008-10-02 Toshiba Corp 半導体記憶装置およびそのリダンダンシ方法
KR20170090177A (ko) * 2016-01-28 2017-08-07 에스케이하이닉스 주식회사 메모리 시스템, 반도체 메모리 장치 및 그의 동작 방법
US10395748B2 (en) * 2016-06-15 2019-08-27 Micron Technology, Inc. Shared error detection and correction memory
KR102126017B1 (ko) * 2017-12-12 2020-06-23 연세대학교 산학협력단 베이스 다이 스페어 셀을 이용한 적층형 메모리 장치 및 그 수리 방법
US10937499B2 (en) * 2019-04-12 2021-03-02 Micron Technology, Inc. Content addressable memory systems with content addressable memory buffers
KR20210012825A (ko) * 2019-07-26 2021-02-03 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR20210117557A (ko) * 2020-03-19 2021-09-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 메모리 장치에서의 리페어 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104205232A (zh) * 2012-03-30 2014-12-10 英特尔公司 用于存储器设备的芯片上冗余修复
WO2014047225A1 (en) * 2012-09-18 2014-03-27 Mosys, Inc. Substitute redundant memory
US9852807B1 (en) * 2015-12-17 2017-12-26 Cadence Design Systems, Inc. Content addressable memory in an emulation system
CN107068195A (zh) * 2017-05-03 2017-08-18 上海交通大学 带有故障修复装置的三维芯片及故障修复和数据读取方法

Also Published As

Publication number Publication date
US11892902B2 (en) 2024-02-06
WO2022252205A1 (en) 2022-12-08
CN113544784A (zh) 2021-10-22
US20220391280A1 (en) 2022-12-08
US20240152422A1 (en) 2024-05-09
CN117334240A (zh) 2024-01-02

Similar Documents

Publication Publication Date Title
CN113544784B (zh) 用于三维nand存储器的固件修复
US20240161789A1 (en) Page buffer circuits in three-dimensional memory devices
US11984193B2 (en) Page buffer circuits in three-dimensional memory devices
US20240168640A1 (en) Method of improving programming operations in 3d nand systems
US11887671B2 (en) Programming for three-dimensional NAND memory
US20240242745A1 (en) Memory device including page buffer, memory system including page buffer, and operating method thereof
US12057176B2 (en) 3D NAND memory device and control method thereof
US20240192857A1 (en) Three-dimensional nand memory device and system and method for performing read operations thereof
US12061799B1 (en) System and method of performing a read operation
US11769559B2 (en) Methods of reducing program disturb by array source coupling in 3D NAND memory devices
US20240185925A1 (en) Memory device, memory system, and program method thereof
US20240160356A1 (en) Method of reducing vpass disturb in 3d nand systems
US20240153547A1 (en) Control method and system in 3d nand systems
JP7433482B2 (ja) ３次元メモリーデバイスにおける非同期のマルチプレーンの独立したスキームのダイナミックアナログリソースシェアリング
CN118280424A (zh) 存储器装置、存储器装置的编程方法和存储器系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant