JP7433482B2 - 3次元メモリーデバイスにおける非同期のマルチプレーンの独立したスキームのダイナミックアナログリソースシェアリング - Google Patents
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- 238000000034 method Methods 0.000 claims description 40
- 230000004044 response Effects 0.000 claims description 19
- 230000002457 bidirectional effect Effects 0.000 claims description 17
- 230000001276 controlling effect Effects 0.000 description 24
- 239000000758 substrate Substances 0.000 description 22
- 238000010586 diagram Methods 0.000 description 18
- 230000002093 peripheral effect Effects 0.000 description 16
- 239000004065 semiconductor Substances 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000007667 floating Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 101000934888 Homo sapiens Succinate dehydrogenase cytochrome b560 subunit, mitochondrial Proteins 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 102100025393 Succinate dehydrogenase cytochrome b560 subunit, mitochondrial Human genes 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000003190 augmentative effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
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- Engineering & Computer Science (AREA)
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Description
102 メモリーシステム
104 メモリーデバイス
106 メモリーコントローラー
108 ホスト
112 メモリーカード
114 メモリーカードコネクター
116 SSD
118 SSDコネクター
202 メモリーセルアレイ
204 ページバッファー
206 カラムデコーダー/ビットラインドライバー
208 ローデコーダー/ワードラインドライバー
210 電圧発生器
212 制御ロジック
214 レジスター
216 インターフェース
302 周辺回路
304 ブロック
306 メモリーセル
308 NANDメモリーストリング
310 ソース選択ゲート(SSG)
312 ドレイン選択ゲート(DSG)
313 DSGライン
314 ソースライン(SL)
315 SSGライン
316 ビットライン
318 ワードライン
320 ページ
400 3次元(3D)メモリーセルアレイ構造体
412 メモリーストリング
414 接触構造体
416-1 スリット構造体
416-2 スリット構造体
430 基板
431 絶縁フィルム
432 底部選択ゲート(BSG)
433 コントロールゲート
433-1 コントロールゲート
433-2 コントロールゲート
433-3 コントロールゲート
435 フィルムスタック
436 チャネルホール
437 メモリーフィルム
438 チャネル層
439 コア充填フィルム
440 メモリーセル
440-1 メモリーセル
440-2 メモリーセル
440-3 メモリーセル
441 ビットライン(BL)
443 金属相互接続ライン
444 ソースライン領域
450 3Dメモリーデバイス
460 メモリープレーン
465 メモリーブロック
471 ビットライン(BL)TAC領域
473 ワードライン(BL)TAC領域
480 階層構造体(SS)TAC領域
490 コンタクトパッド
50 ポンプ
500、501、…50m リニアレギュレーター
51 ポンプ
510、511、…51m リニアレギュレーター
5n ポンプ
5n0、5n1、…5nm リニアレギュレーター
610 第1のポンプセット
620 第2のポンプセット
630 第1のリニアレギュレーターセット
640 第1のリニアレギュレーターサブセット
641 第1のリニアレギュレーター
650 第2のリニアレギュレーターセット
660 第2のリニアレギュレーターサブセット
662 第2のリニアレギュレーター
670 第3のリニアレギュレーターサブセット
673 第3のリニアレギュレーター
680 マルチプレクサー回路
688 双方向スイッチ
BL ビットライン方向
WL ワードライン方向
Claims (20)
- メモリーデバイスであって、前記メモリーデバイスは、
複数のメモリープレーンと、
第1のポンプセットであって、前記第1のポンプセットは、前記複数のメモリープレーンと連結されており、定常フェーズの間に第1の出力電圧を複数のリニアレギュレーターに供給するように構成されている、第1のポンプセットと、
第2のポンプセットであって、前記第2のポンプセットは、前記複数のメモリープレーンと連結されており、ランピングフェーズの間に第2の出力電圧を前記複数のリニアレギュレーターに供給するように構成されている、第2のポンプセットと
を含み、
前記複数のリニアレギュレーターは、
前記複数のメモリープレーンの第1のグループのワードラインのための第1の電圧バイアスを発生させるために、前記第1の出力電圧または前記第2の出力電圧を調整するように構成されている第1のリニアレギュレーターセットと、
前記複数のメモリープレーンの第2のグループのワードラインのための第2の電圧バイアスを発生させるために、前記第1の出力電圧または前記第2の出力電圧を調整するように構成されている第2のリニアレギュレーターセットと
を含む、メモリーデバイス。 - 前記複数のメモリープレーンのそれぞれは、対応してビットラインと連結している複数のメモリーストリングを含み、
前記第1のグループのワードラインは、前記第2のグループのワードラインと比較して、前記メモリーデバイスの読み取り動作のストリング電流に対してより高い影響を有する、請求項1に記載のメモリーデバイス。 - 前記第1のグループのワードラインは、1つまたは複数の選択されたワードラインと、前記1つまたは複数の選択されたワードラインの直接的に近隣のワードラインとを含み、
前記第2のグループのワードラインは、1つもしくは複数のダミーワードライン、または、1つもしくは複数の特別なワードラインを含む、請求項1に記載のメモリーデバイス。 - 前記第1のリニアレギュレーターセットは、前記複数のメモリープレーンのうちの1つにそれぞれ対応する複数の第1のリニアレギュレーターサブセットを含み、
前記第2のリニアレギュレーターセットは、
前記定常フェーズの間に前記第2の電圧バイアスを発生させるために、前記第1の出力電圧を調整するように構成されている第2のリニアレギュレーターサブセットと、
前記ランピングフェーズの間に前記第2の電圧バイアスを発生させるために、前記第2の出力電圧を調整するように構成されている第3のリニアレギュレーターサブセットと
を含む、請求項1に記載のメモリーデバイス。 - 前記メモリーデバイスは、前記第1および第2のポンプセットと前記第1のリニアレギュレーターセットとの間に接続されているマルチプレクサー回路をさらに含み、
前記マルチプレクサー回路は、複数の双方向スイッチを含み、前記複数の双方向スイッチは、対応する第1のリニアレギュレーターサブセットを前記第1のポンプセットまたは前記第2のポンプセットに交互に接続するようにそれぞれ構成されている、請求項1に記載のメモリーデバイス。 - コントローラーをさらに含み、前記コントローラーは、ワードラインランピング動作が完了した後に、ランピング供給から保持供給へ切り替えるために、前記複数の双方向スイッチのうちの1つを制御するように構成されており、
検出器は前記ワードラインランピング動作のステータスを自動的に検出するように構成されている、請求項5に記載のメモリーデバイス。 - 前記メモリーデバイスは、3次元NANDメモリーデバイスである、請求項1に記載のメモリーデバイス。
- 前記コントローラーは、
非同期のマルチプレーンの独立した読み取り動作における定常フェーズの間に、前記第1の出力電圧を前記複数のリニアレギュレーターに供給するために、前記第1のポンプセットを制御するようにさらに構成されており、
前記非同期のマルチプレーンの独立した読み取り動作におけるランピングフェーズの間に、前記第2の出力電圧を前記複数のリニアレギュレーターに供給するために、前記第2のポンプセットを制御するようにさらに構成されている、請求項6に記載のメモリーデバイス。 - 前記コントローラーは、
第1の読み取り動作を受け取ることに応答して、第1のメモリープレーンにおける第1のワードラインの第1のランピング動作を実施するために、前記第1のポンプセットおよび/または前記第2のポンプセットを制御するようにさらに構成されており、
前記第1のメモリープレーンにおける前記第1のワードラインの前記第1のランピング動作が完了した後に、第2の読み取り動作を受け取ることに応答して、第2のメモリープレーンにおける第2のワードラインの第2のランピング動作を実施するために、前記第1のポンプセットおよび/または前記第2のポンプセットを制御するようにさらに構成されている、請求項6に記載のメモリーデバイス。 - 前記コントローラーは、前記第1のメモリープレーンにおける前記第1のワードラインの前記第1のランピング動作が完了した後に、第2の読み取り動作および第3の読み取り動作を受け取ることに応答して、第2のメモリープレーンにおける第2のワードラインの第2のランピング動作、および、第3のメモリープレーンにおける第3のワードラインの第3のランピング動作を同時に実施するために、前記第1のポンプセットおよび/または前記第2のポンプセットを制御するようにさらに構成されている、請求項9に記載のメモリーデバイス。
- 前記コントローラーは、前記第2のメモリープレーンにおける前記第2のワードラインの前記第2のランピング動作が完了した後に、第3の読み取り動作を受け取ることに応答して、第2のメモリープレーンにおける第3のワードラインの第3のランピング動作を実施するために、前記第1のポンプセットおよび/または前記第2のポンプセットを制御するようにさらに構成されている、請求項9に記載のメモリーデバイス。
- 複数のメモリープレーンを含むメモリーデバイスに対して非同期のマルチプレーンの独立した読み取り動作を実施するための方法であって、前記方法は、
第1のポンプセットを制御するステップであって、前記第1のポンプセットは、前記複数のメモリープレーンに連結されており、定常フェーズの間に第1の出力電圧を複数のリニアレギュレーターに供給する、ステップと、
第2のポンプセットを制御するステップであって、前記第2のポンプセットは、前記複数のメモリープレーンに連結されており、ランピングフェーズの間に第2の出力電圧を前記複数のリニアレギュレーターに供給する、ステップと、
前記メモリーデバイスの前記複数のメモリープレーンのうちの1つの第1のグループのワードラインのための第1の電圧バイアスを発生させるために、前記第1の出力電圧または前記第2の出力電圧を調整するために、前記複数のリニアレギュレーターの中の第1のリニアレギュレーターセットを制御するステップと、
前記メモリーデバイスの前記複数のメモリープレーンのうちの1つの第2のグループのワードラインのための第2の電圧バイアスを発生させるために、前記第1の出力電圧または前記第2の出力電圧を調整するために、前記複数のリニアレギュレーターの中の第2のリニアレギュレーターセットを制御するステップと
を含む、方法。 - 前記複数のメモリープレーンは、対応してビットラインと連結している複数のメモリーストリングを含み、前記第1のグループのワードラインは、前記第2のグループのワードラインと比較して、前記メモリーデバイスの読み取り動作のストリング電流に対してより高い影響を有する、請求項12に記載の方法。
- 前記第1のグループのワードラインは、1つまたは複数の選択されたワードラインと、前記1つまたは複数の選択されたワードラインの直接的に近隣のワードラインとを含み、
前記第2のグループのワードラインは、1つもしくは複数のダミーワードライン、または、1つもしくは複数の特別なワードラインを含む、請求項12に記載の方法。 - 前記定常フェーズの間に前記第2の電圧バイアスを発生させるために、前記第1の出力電圧を調整するために、第2のリニアレギュレーターサブセットを制御するステップと、
前記ランピングフェーズの間に前記第2の電圧バイアスを発生させるために、前記第2の出力電圧を調整するために、第3のリニアレギュレーターサブセットを制御するステップと
をさらに含む、請求項12に記載の方法。 - 対応する第1のリニアレギュレーターサブセットを前記第1のポンプセットまたは前記第2のポンプセットに交互に接続するために、双方向スイッチを制御するステップと、
ワードラインランピング動作が完了した後に、ランピング供給から保持供給へ切り替えるために、前記双方向スイッチを制御するステップと
をさらに含む、請求項12に記載の方法。 - 非同期のマルチプレーンの独立した読み取り動作における定常フェーズの間に、前記第1の出力電圧を前記複数のリニアレギュレーターに供給するために、前記第1のポンプセットを制御するステップと、
前記非同期のマルチプレーンの独立した読み取り動作におけるランピングフェーズの間に、前記第2の出力電圧を前記複数のリニアレギュレーターに供給するために、前記第2のポンプセットを制御するステップと
をさらに含む、請求項12に記載の方法。 - 第1の読み取り動作を受け取ることに応答して、第1のメモリープレーンにおける第1のワードラインの第1のランピング動作を実施するために、前記第1のポンプセットおよび/または前記第2のポンプセットを制御するステップと、
前記第1のメモリープレーンにおける前記第1のワードラインの前記第1のランピング動作が完了した後に、第2の読み取り動作を受け取ることに応答して、第2のメモリープレーンにおける第2のワードラインの第2のランピング動作を実施するために、前記第1のポンプセットおよび/または前記第2のポンプセットを制御するステップと
をさらに含む、請求項12に記載の方法。 - 前記第1のメモリープレーンにおける前記第1のワードラインの前記第1のランピング動作が完了した後に、第2の読み取り動作および第3の読み取り動作を受け取ることに応答して、第2のメモリープレーンにおける第2のワードラインの第2のランピング動作、および、第3のメモリープレーンにおける第3のワードラインの第3のランピング動作を同時に実施するために、前記第1のポンプセットおよび/または前記第2のポンプセットを制御するステップをさらに含む、請求項18に記載の方法。
- 前記第2のメモリープレーンにおける前記第2のワードラインの前記第2のランピング動作が完了した後に、第3の読み取り動作を受け取ることに応答して、第2のメモリープレーンにおける第3のワードラインの第3のランピング動作を実施するために、前記第1のポンプセットおよび/または前記第2のポンプセットを制御するステップをさらに含む、請求項18に記載の方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2021/083909 WO2022204930A1 (en) | 2021-03-30 | 2021-03-30 | Asynchronous multi-plane independent scheme dynamic analog resource sharing in three-dimensional memory devices |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2023531028A JP2023531028A (ja) | 2023-07-20 |
JP7433482B2 true JP7433482B2 (ja) | 2024-02-19 |
Family
ID=79734954
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022578909A Active JP7433482B2 (ja) | 2021-03-30 | 2021-03-30 | 3次元メモリーデバイスにおける非同期のマルチプレーンの独立したスキームのダイナミックアナログリソースシェアリング |
Country Status (6)
Country | Link |
---|---|
US (1) | US11901034B2 (ja) |
JP (1) | JP7433482B2 (ja) |
KR (1) | KR20230012640A (ja) |
CN (1) | CN113994431A (ja) |
TW (1) | TWI808420B (ja) |
WO (1) | WO2022204930A1 (ja) |
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2021
- 2021-03-30 KR KR1020227044882A patent/KR20230012640A/ko active Search and Examination
- 2021-03-30 WO PCT/CN2021/083909 patent/WO2022204930A1/en active Application Filing
- 2021-03-30 CN CN202180001094.2A patent/CN113994431A/zh active Pending
- 2021-03-30 JP JP2022578909A patent/JP7433482B2/ja active Active
- 2021-05-18 TW TW110117893A patent/TWI808420B/zh active
- 2021-05-26 US US17/331,226 patent/US11901034B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
US11901034B2 (en) | 2024-02-13 |
TWI808420B (zh) | 2023-07-11 |
US20220319571A1 (en) | 2022-10-06 |
WO2022204930A1 (en) | 2022-10-06 |
TW202303616A (zh) | 2023-01-16 |
JP2023531028A (ja) | 2023-07-20 |
CN113994431A (zh) | 2022-01-28 |
KR20230012640A (ko) | 2023-01-26 |
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