KR20230012640A - 3-차원 메모리 디바이스에서 비동기식 다중-평면 독립 기법 동적 아날로그 리소스 공유 - Google Patents

3-차원 메모리 디바이스에서 비동기식 다중-평면 독립 기법 동적 아날로그 리소스 공유 Download PDF

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KR20230012640A
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plane
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KR1020227044882A
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제이슨 궈
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

다수의 메모리 평면을 포함한 메모리 디바이스가 개시된다. 메모리 디바이스는 다수의 메모리 평면과 결합되며, 정상 시기 동안 다수의 선형 조절기로 제1 출력 전압을 공급하도록 구성된 제1 펌프 세트, 및 다수의 메모리 평면과 결합되며 램핑 시기 동안 다수의 선형 조절기로 제2 출력 전압을 공급하도록 구성된 제2 펌프 세트를 추가로 포함한다. 다수의 선형 조절기는 복수의 메모리 평면의 워드 라인의 제1 그룹에 대한 제1 전압 바이어스를 생성하기 위해 제1 출력 전압 또는 제2 출력 전압을 조절하도록 구성된 제1 선형 조절기 세트, 및 복수의 메모리 평면의 워드 라인의 제2 그룹에 대한 제2 전압 바이어스를 생성하기 위해 제1 출력 전압 또는 제2 출력 전압을 조절하도록 구성된 제2 선형 조절기 세트를 포함할 수 있다.

Description

3-차원 메모리 디바이스에서 비동기식 다중-평면 독립 기법 동적 아날로그 리소스 공유
본 개시는 일반적으로 반도체 기술의 분야에 관한 것이며, 보다 구체적으로는, 3-차원(3D) 메모리에서의 비동기식 다중-평면 독립 판독 동작을 수행하기 위한 방법에 관한 것이다.
메모리 디바이스가 제조 비용을 줄이고 저장 밀도를 증가시키기 위해 더 작은 다이 크기로 줄어들고 있음에 따라, 평면 메모리 셀의 스케일링은 프로세스 기술 제한 및 신뢰성 이슈로 인한 도전에 직면한다. 3-차원(3D) 메모리 아키텍처는 평면 메모리 셀에서 밀도 및 성능 제한을 다룰 수 있다. 3D NAND 메모리에서, 하나의 칩은 판독, 기록, 및 소거와 같은 NAND 동작을 독립적으로 수행할 수 있는 다수의 다이를 포함할 수 있다. 각각의 다이는 다수의 메모리 평면을 포함할 수 있으며 각각의 메모리 평면은 단위 면적당 저장 용량을 증가시키기 위해 수직으로 적층된 다수의 메모리 셀을 포함할 수 있고, 상기 메모리 셀은 공유된 워드 라인으로부터 어드레싱될 수 있다.
다이에서의 다수의 메모리 평면이 또한 비동기식 독립 판독 동작을 수행할 수 있음을 의미하는, 비동기식 다중-평면 독립(AMPI) 판독은 랜덤 판독 성능의 속도를 높이기 위한 3D NAND 상에서의 중요한 특징이다. 비동기식 독립 판독 절차 동안, 3D NAND 디바이스는 램핑 동작이 선택되지 않은 워드 라인 모두를 램프 업하기 위해 복수의 전하 펌프 상에서 수행될 때 큰 용량성 부하를 가질 수 있다. 램핑 동작의 처음에, 복수의 전하 펌프의 출력은 3D NAND 디바이스에서 다수의 메모리 평면에 의한 전하 공유에 의해 끌어내려질 수 있다. AMPI를 지원하기 위해, 종래의 기법은 아날로그 리소스를 복제하는 것이며, 따라서 각각의 평면은 워드 라인 바이어스를 공급하기 위해, 펌프 및 선형 조절기 등과 같은, 그 자신의 구동 회로부를 가질 수 있다.
3-차원(3D) 메모리 디바이스 및 그것 상에서 비동기식 다중-평면 독립 판독 동작을 수행하기 위한 방법의 실시예가 본 개시에서 설명된다.
본 개시의 일 양상은 메모리 디바이스를 제공하며, 상기 메모리 디바이스는: 복수의 메모리 평면; 상기 복수의 메모리 평면과 결합되며 정상(steady) 시기 동안 복수의 선형 조절기로 제1 출력 전압을 공급하도록 구성된 제1 펌프; 및 상기 복수의 메모리 평면과 결합되며, 램핑 시기 동안 복수의 선형 조절기로 제 2 출력 전압을 공급하도록 구성된 제2 펌프 세트를 포함하며; 상기 복수의 선형 조절기는: 상기 복수의 메모리 평면의 워드 라인의 제1 그룹에 대한 제1 전압 바이어스를 생성하기 위해 제1 출력 전압 또는 제2 출력 전압을 조절하도록 구성된 제1 선형 조절기 세트, 및 상기 복수의 메모리 평면의 워드 라인의 제2 그룹에 대한 제2 전압 바이어스를 생성하기 위해 제1 출력 전압 또는 제2 출력 전압을 조절하도록 구성된 제2 선형 조절기 세트를 포함한다.
몇몇 실시예에서, 복수의 메모리 평면의 각각은 그에 대응하여 비트 라인과 결합하는 복수의 메모리 스트링을 포함하며; 상기 워드 라인의 제1 그룹은 상기 워드 라인의 제2 그룹과 비교하여 메모리 디바이스의 판독 동작의 스트링 전류에 더 높은 영향을 준다.
몇몇 실시예에서, 워드 라인의 제1 그룹은 하나 이상의 선택된 워드 라인, 및 하나 이상의 선택된 워드 라인의 직접 이웃 워드 라인을 포함한다.
몇몇 실시예에서, 워드 라인의 제2 그룹은 하나 이상의 더미 워드 라인, 또는 하나 이상의 특별 워드 라인을 포함한다.
몇몇 실시예에서, 제1 선형 조절기 세트는 각각이 복수의 메모리 평면 중 하나에 대응하는 복수의 제1 선형 조절기 서브세트를 포함한다.
몇몇 실시예에서, 제2 선형 조절기 세트는: 정상 시기 동안 제2 전압 바이어스를 생성하기 위해 제1 출력 전압을 조절하도록 구성된 제2 선형 조절기 서브세트; 및 램핑 시기 동안 제2 전압 바이어스를 생성하기 위해 제2 출력 전압을 조절하도록 구성된 제3 선형 조절기 서브세트를 포함한다.
몇몇 실시예에서, 메모리 디바이스는 제1 및 제2 펌프 세트와 제1 선형 조절기 세트 사이에 연결된 다멀티플렉서 회로를 추가로 포함한다.
몇몇 실시예에서, 다멀티플렉서 회로는 각각 제1 펌프 세트 또는 제2 펌프 세트에 대응하는 제1 선형 조절기 서브세트를 교번하여 연결하도록 구성된 복수의 양방향 스위치를 포함한다.
몇몇 실시예에서, 메모리 디바이스는 워드 라인 램핑 동작이 완료된 후 공급을 램핑하는 것에서 공급을 유지하는 것으로 스위칭하기 위해 복수의 양방향 스위치 중 하나를 제어하도록 구성된 제어기를 추가로 포함한다.
몇몇 실시예에서, 메모리 디바이스는 워드 라인 램핑 동작의 상태를 자동으로 검출하도록 구성된 검출기를 추가로 포함한다.
몇몇 실시예에서, 메모리 디바이스는 3-차원 NAND 메모리 디바이스이다.
몇몇 실시예에서, 제어기는 또한: 비동기식 다중-평면 독립 판독 동작에서 정상 시기 동안 복수의 선형 조절기로 제1 출력 전압을 공급하도록 제1 펌프 세트를 제어하며; 비동기식 다중-평면 독립 판독 동작에서 램핑 시기 동안 복수의 선형 조절기로 제2 출력 전압을 공급하도록 제2 펌프 세트를 제어하기 위해 구성된다.
몇몇 실시예에서, 제어기는 또한: 제1 판독 동작을 수신하는 것에 응답하여 제1 메모리 평면에서 제1 워드 라인의 제1 램핑 동작을 수행하도록 제1 펌프 세트 및/또는 제2 펌프 세트를 제어하며; 제1 메모리 평면에서 제1 워드 라인의 제1 램핑 동작이 완료된 후, 제2 판독 동작을 수신하는 것에 응답하여 제2 메모리 평면에서 제2 워드 라인의 제2 램핑 동작을 수행하도록 제1 펌프 세트 및/또는 제2 펌프 세트를 제어하기 위해 구성된다.
몇몇 실시예에서, 제어기는 또한 제1 메모리 평면에서 제1 워드 라인의 제1 램핑 동작이 완료된 후, 제2 판독 동작 및 제3 판독 동작을 수신하는 것에 응답하여 제2 메모리 평면에서 제2 워드 라인의 제2 램핑 동작 및 제3 메모리 평면에서 제3 워드 라인의 제3 램핑 동작을 동시에 수행하도록 제1 펌프 세트 및/또는 제2 펌프 세트를 제어하기 위해 구성된다.
몇몇 실시예에서, 제어기는 또한 제2 메모리 평면에서 제2 워드 라인의 제2 램핑 동작이 완료된 후, 제3 판독 동작을 수신하는 것에 응답하여 제2 메모리 평면에서 제3 워드 라인의 제3 램핑 동작을 수행하도록 제1 펌프 세트 및/또는 제2 펌프 세트를 제어하기 위해 구성된다.
본 개시의 또 다른 양상은 복수의 메모리 평면을 포함한 메모리 디바이스 상에서 비동기식 다중-평면 독립 판독 동작을 수행하기 위한 방법을 제공하며, 상기 방법은: 정상 시기 동안 복수의 선형 조절기로 제1 출력 전압을 공급하도록 복수의 메모리 평면에 결합된 제1 펌프 세트를 제어하는 단계; 램핑 시기 동안 복수의 선형 조절기로 제2 출력 전압을 공급하도록 복수의 메모리 평면에 결합된 제2 펌프 세트를 제어하는 단계; 메모리 디바이스의 복수의 메모리 평면 중 하나의 워드 라인의 제1 그룹에 대한 제1 전압 바이어스를 생성하기 위해 제1 출력 전압 또는 제2 출력 전압을 조절하도록 복수의 선형 조절기에서 제1 선형 조절기 세트를 제어하는 단계; 및 메모리 디바이스의 복수의 메모리 평면 중 하나의 워드 라인의 제2 그룹에 대한 제2 전압 바이어스를 생성하기 위해 제1 출력 전압 또는 제2 출력 전압을 조절하도록 복수의 선형 조절기에서 제2 선형 조절기 세트를 제어하는 단계를 포함한다.
몇몇 실시예에서, 상기 방법은: 정상 시기 동안 제2 전압 바이어스를 생성하기 위해 제1 출력 전압을 조절하도록 제2 선형 조절기 서브세트를 제어하는 단계; 및 램핑 시기 동안 제2 전압 바이어스를 생성하기 위해 제2 출력 전압을 조절하도록 제3 선형 조절기 서브세트를 제어하는 단계를 추가로 포함한다.
몇몇 실시예에서, 상기 방법은 제1 펌프 세트 또는 제2 펌프 세트에 대응하는 제1 선형 조절기 서브세트를 교번하여 연결하도록 양방향 스위치를 제어하는 단계를 추가로 포함한다.
몇몇 실시예에서, 상기 방법은 워드 라인 램핑 동작이 완료된 후 공급을 램핑하는 것에서 공급을 유지하는 것으로 스위칭하도록 양방향 스위치를 제어하는 단계를 추가로 포함한다.
몇몇 실시예에서, 상기 방법은: 비동기식 다중-평면 독립 판독 동작에서 정상 시기 동안 복수의 선형 조절기로 제1 출력 전압을 공급하도록 제1 펌프 세트를 제어하는 단계; 및 비동기식 다중-평면 독립 판독 동작에서 램핑 시기 동안 복수의 선형 조절기로 제2 출력 전압을 공급하도록 제2 펌프 세트를 제어하는 단계를 추가로 포함한다.
몇몇 실시예에서, 상기 방법은: 제1 판독 동작을 수신하는 것에 응답하여 제1 메모리 평면에서 제1 워드 라인의 제1 램핑 동작을 수행하도록 제1 펌프 세트 및/또는 제2 펌프 세트를 제어하는 단계; 제1 메모리 평면에서 제1 워드 라인의 제1 램핑 동작이 완료된 후, 제2 판독 동작을 수신하는 것에 응답하여 제2 메모리 평면에서 제2 워드 라인의 제2 램핑 동작을 수행하도록 제1 펌프 세트 및/또는 제2 펌프 세트를 제어하는 단계를 추가로 포함한다.
몇몇 실시예에서, 상기 방법은: 제1 메모리 평면에서 제1 워드 라인의 제1 램핑 동작이 완료된 후, 제2 판독 동작 및 제3 판독 동작을 수신하는 것에 응답하여 제2 메모리 평면에서 제2 워드 라인의 제2 램핑 동작 및 제3 메모리 평면에서 제3 워드 라인의 제3 램핑 동작을 동시에 수행하도록 제1 펌프 세트 및/또는 제2 펌프 세트를 제어하는 단계를 추가로 포함한다.
몇몇 실시예에서, 상기 방법은: 제2 메모리 평면에서 제2 워드 라인의 제2 램핑 동작이 완료된 후, 제3 판독 동작을 수신하는 것에 응답하여 제2 메모리 평면에서 제3 워드 라인의 제3 램핑 동작을 수행하도록 제1 펌프 세트 및/또는 제2 펌프 세트를 제어하는 단계를 추가로 포함한다.
본 개시의 또 다른 양상은 메모리 시스템을 제공하며, 상기 메모리 시스템은: 상기 개시된 메모리 디바이스, 및 비동기식 다중-평면 독립 판독 동작을 수행하도록 상기 메모리 디바이스를 제어하도록 구성된 메모리 제어기를 포함한다.
본 개시의 다른 양상은 본 개시의 설명, 청구항, 및 도면을 고려하여 이 기술분야의 숙련자에 의해 이해될 수 있다.
본원에 통합되며, 명세서의 일부를 형성하는, 수반된 도면은 본 개시의 실시예를 예시하며, 설명과 함께, 또한 본 개시의 원리를 설명하고 관련 있는 기술에서의 숙련자가 본 개시를 만들고 사용할 수 있게 하도록 작용한다.
도 1a는 몇몇 실시예에 따른, 메모리 디바이스를 가진 대표적인 시스템의 블록도를 예시한다.
도 1b는 몇몇 실시예에 따른, 메모리 디바이스를 가진 대표적인 메모리 카드의 다이어그램을 예시한다.
도 1c는 몇몇 실시예에 따른 메모리를 가진 대표적인 고체-상태 드라이브(SSD)의 다이어그램을 예시한다.
도 2는 몇몇 실시예에 따른, 메모리 시스템의 대표적인 하드웨어 모듈 구성의 개략적인 블록도를 예시한다.
도 3은 본 개시의 몇몇 양상에 따라, 주변 회로를 포함한 대표적인 메모리 디바이스의 개략적인 회로도를 예시한다.
도 4a는 몇몇 실시예에 따른, 대표적인 3-차원(3D) 메모리 어레이 구조의 일 부분의 투시도를 예시한다.
도 4b는 몇몇 실시예에 따른, 평면도에서 대표적인 3D 메모리 디바이스의 개략도를 예시한다.
도 5는 몇몇 실시예에 따른, 3D NAND 디바이스의 워드 라인의 예시적인 구동 시스템의 개략적인 논리 회로도를 예시한다.
도 6은 몇몇 실시예에 따른, 3D NAND 디바이스의 워드 라인의 또 다른 예시적인 구동 시스템의 개략적인 논리 회로도를 예시한다.
도 7a 내지 도 7d는 몇몇 실시예에 따른, 메모리 동작의 다양한 구현하에서, 3D NAND 디바이스의 워드 라인의 예시적인 구동 시스템의 개략적인 전압 시간 변화도를 예시한다.
본 발명의 특징 및 이점은 도면과 함께 취할 때 이하에서 제시된 상세한 설명으로부터 더 분명해질 것이며, 여기에서 유사한 문자는 전체에 걸쳐 대응하는 요소를 식별한다. 도면에서, 유사한 참조 숫자는 일반적으로 동일한, 기능적으로 유사한, 및/또는 구조적으로 유사한 요소를 나타낸다. 요소가 처음 나타나는 도면은 대응하는 참조 숫자에서 가장 왼쪽 숫자(들)로 표시된다.
본 개시의 실시예는 수반된 도면을 참조하여 설명될 것이다.
특정 구성과 배열이 논의되지만, 이것은 단지 예시적인 목적을 위해 행해진다는 것을 이해해야 한다. 관련 기술에서의 숙련자는 다른 구성과 배열이 본 개시의 사상 및 범위로부터 벗어나지 않고 사용될 수 있다는 것을 인지할 것이다. 본 개시는 또한 다양한 다른 애플리케이션에서 이용될 수 있다는 것이 관련 기술에서의 숙련자에게 분명할 것이다.
명세서에서 "일 실시예", "실시예", "예시적인 실시예", "몇몇 실시예" 등에 대한 참조는 설명된 실시예가 특정한 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정한 특징, 구조, 또는 특성을 포함할 수 있는 것은 아님을 나타낸다는 것이 주의된다. 게다가, 이러한 구절은 반드시 동일한 실시예를 나타내는 것은 아니다. 뿐만 아니라, 특정한 특징, 구조 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명되는지에 관계없이 다른 실시예와 관련하여 이러한 특징, 구조 또는 특성에 영향을 주는 것이 관련 기술에서의 숙련자의 지식 내에 있을 것이다.
일반적으로, 전문 용어가 적어도 부분적으로 맥락에서의 사용으로부터 이해될 수 있다. 예를 들어, 본원에서 사용된 바와 같이 용어 "하나 이상"은 적어도 부분적으로 맥락에 의존하여, 단수형 의미로 임의의 특징, 구조, 또는 특성을 설명하기 위해 사용될 수 있거나 또는 복수형 의미로 특징, 구조, 또는 특성의 조합을 설명하기 위해 사용될 수 있다. 유사하게, "~들"이 붙지 않은 경우에도 문맥에 따라 복수의 의미로 해석될 수 있어야 하며 "~들"이 붙지 않았다고 단수로 해석되어서는 안된다. 또한, 용어 "~에 기초하여"는 반드시 인자들의 배타적 세트를 전달하도록 의도되는 것은 아닌 것으로 이해될 수 있으며 대신에, 다시 적어도 부분적으로 맥락에 의존하여, 반드시 명확하게 설명되는 것은 아닌 부가적인 인자들의 존재를 허용할 수 있다.
본 개시에서 "~ 상에", "위", 및 "~위에"의 의미는 "~상에"가 어떤 것 "바로 상에"를 의미할 뿐만 아니라, 또한 그 사이에 중간 특징 또는 층을 갖고 어떤 것 "상에"의 의미를 포함하도록 가장 넓은 의미로 해석되어야 한다는 것이 쉽게 이해되어야 한다. 게다가, "위" 또는 "~ 위에"는 어떤 것 "위" 또는 "위에"를 의미할 뿐만 아니라, 또한 그것이 그 사이에 중간 특징 또는 층 없이 (즉, 어떤 것 상에 바로) 어떤 것 "위" 또는 "위에" 있다는 의미를 포함할 수 있다.
뿐만 아니라, "밑에", "아래", "하부", "위", "상부" 등과 같은, 공간적으로 상대적인 용어는 설명의 용이함을 위해 본원에서 도면에 예시된 바와 같이 하나의 요소 또는 특징의 관계를 또 다른 요소(들) 또는 특징(들)에 대해 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에서 묘사된 배향 외에 사용 또는 프로세스 단계에서 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 그 외 배향될 수 있으며(90도 회전되거나 또는 다른 배향으로) 본원에서 사용된 공간적으로 상대적 기술어는 마찬가지로 그에 따라 해석될 수 있다.
본원에서 사용된 바와 같이, 용어 "기판"은 뒤이은 재료 층이 부가되는 재료를 나타낸다. 기판은 "최상부(top)" 표면 및 "최하부(bottom)" 표면을 포함한다. 기판의 전방 표면은 통상적으로 반도체 디바이스가 형성되는 곳이며, 그러므로 반도체 디바이스는 달리 서술되지 않는다면 기판의 최상부측에 형성된다. 최하부 표면은 앞면 표면의 반대편이며 그러므로 기판의 최하부측은 기판의 최상부측의 반대편이다. 기판 자체는 패터닝될 수 있다. 기판의 최상부 상에 부가된 재료는 패터닝될 수 있거나 또는 패터닝되지 않은 채로 있을 수 있다. 더욱이, 기판은 실리콘, 게르마늄, 비화 갈륨, 인화 인듐 등과 같은, 반도체 재료의 광범위한 어레이를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은, 전기적 비-도전성 재료로부터 만들어질 수 있다.
본원에서 사용된 바와 같이, 용어 "층"은 두께를 가진 영역을 포함한 재료 부분을 나타낸다. 층은 최상부측 및 최하부측을 가지며 여기에서 층의 최하부측은 기판에 비교적 가깝고 최상부측은 기판으로부터 비교적 멀다. 층은 밑에 있거나 또는 위에 있는 구조의 전체부에 걸쳐 연장될 수 있거나, 또는 밑에 있거나 또는 위에 있는 구조의 정도보다 적은 정도를 가질 수 있다. 뿐만 아니라, 층은 연속 구조의 두께보다 작은 두께를 가진 동종 또는 동종이 아닌 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 최상부 표면 및 최하부 표면 사이에, 또는 그것에서 수평 평면의 임의의 세트 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼링 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있으며, 및/또는 그것 상에, 그것 위에, 및/또는 그것 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호연결 층은 하나 이상의 도전 및 접촉 층(여기에서 접촉, 상호연결 라인, 및/또는 수직 상호연결 액세스(VIA들)가 형성된다) 및 하나 이상의 유전성 층을 포함할 수 있다.
본 개시에서, 설명의 용이함을 위해, "티어"는 수직 방향을 따라 대체로 동일한 높이의 요소를 나타내기 위해 사용된다. 예를 들어, 워드 라인 및 밑에 있는 게이트 유전성 층은 "티어"로서 불리울 수 있고, 워드 라인 및 밑에 있는 절연 층은 함께 "티어"로서 불리울 수 있고, 대체로 동일한 높이의 워드 라인은 "워드 라인의 티어" 또는 유사물로서 불리울 수 있다.
본원에서 사용된 바와 같이, 용어 "공칭/공칭적으로"는 원하는 값을 초과한 및/또는 그 미만인 값들의 범위와 함께, 제품 또는 프로세스의 설계 단계 동안 설정된, 구성요소 또는 프로세스 단계를 위한 특성 또는 파라미터의 원하는, 또는 타깃 값을 나타낸다. 값들의 범위는 제조 프로세스에서의 작은 변화 또는 허용 오차로 인한 것일 수 있다. 본원에서 사용된 바와 같이, 용어 "약"은 본 반도체 디바이스와 연관된 특정한 기술 노드에 기초하여 달라질 수 있는 주어진 양의 값을 나타낸다. 특정한 기술 노드에 기초하여, 용어 "약"은 예를 들어, 값의 10 내지 30%(예컨대, 값의 ±10%, ±20%, 또는 ±30%) 내에서 달라지는 주어진 양의 값을 나타낼 수 있다.
본 개시에서, 용어 "수평/수평으로/측/측방향으로"는 공칭적으로 기판의 측방향 표면에 평행하는 것을 의미하며, 용어 "수직" 또는 "수직으로"는 공칭적으로 기판의 측방향 표면에 수직임을 의미한다.
본원에서 사용된 바와 같이, 용어 "3D 메모리"는 메모리 스트링이 기판에 대하여 수직 방향으로 연장되도록 측-배향된 기판상에서 메모리 셀 트랜지스터의 수직으로 배향된 스트링(본원에서, NAND 스트링과 같은, "메모리 스트링"으로서 불리운다)을 가진 3-차원(3D) 반도체 디바이스를 나타낸다.
도 1a는 본 개시의 몇몇 양상에 따라, 메모리 디바이스를 가진 대표적인 시스템(100)의 블록도를 예시한다. 시스템(100)은 이동 전화, 데스크탑 컴퓨터, 랩탑 컴퓨터, 태블릿, 차량 컴퓨터, 게이밍 콘솔, 프린터, 위치결정 디바이스, 착용 가능한 전자 디바이스, 스마트 센서, 가상 현실(VR) 디바이스, 증강 현실(AR) 디바이스, 또는 그 안에 저장장치를 가진 임의의 다른 적절한 전자 디바이스일 수 있다. 도 1a에 도시된 바와 같이, 시스템(100)은 호스트(108) 및 하나 이상의 메모리 디바이스(104)와 메모리 제어기(106)를 가진 메모리 시스템(102)을 포함할 수 있다. 호스트(108)는 중앙 프로세싱 유닛(CPU)과 같은 전자 디바이스, 또는 애플리케이션 프로세서(AP)와 같은, 시스템-온-칩(SoC)의 프로세서일 수 있다. 호스트(108)는 데이터를 메모리 디바이스(104)로 또는 그로부터 전송하거나 또는 수신하도록 구성될 수 있다.
메모리 디바이스(104)는 NAND 플래시 메모리 디바이스와 같은, 본원에 개시된 임의의 메모리 디바이스일 수 있다. 본 개시의 범위와 일치하여, 메모리 제어기(106)는 NGS 동작이 모든 메모리 셀 상에서 가능화되며, 심지어 다중-패스 프로그램의 마지막이 아닌 프로그래밍 패스에서, 그것들이 각각의 검증 동작을 통과하도록 메모리 디바이스(104) 상에서 다중-패스 프로그래밍을 제어할 수 있다. 워드 라인 드라이버와 같은, 주변 회로는 선택된 워드 라인에 결합된 각각의 메모리 스트링의 DSG 상에서, 저 전압, 예컨대, 접지(GND) 전압을 인가할 수 있으며, 마지막이 아닌 프로그래밍 패스 동안 선택된 워드 라인에 결합된 모든 메모리 셀 상에서 NGS 동작을 가능화하기 위해 선택된 워드 라인 상에서 저 또는 음 전압을 인가할 수 있다.
메모리 제어기(106)는, 몇몇 구현예에 따라, 메모리 디바이스(104) 및 호스트(108)에 결합되며 메모리 디바이스(104)를 제어하도록 구성된다. 메모리 제어기(106)는 메모리 디바이스(104)에 저장된 데이터를 관리하며 호스트(108)와 통신할 수 있다. 몇몇 구현예에서, 메모리 제어기(106)는 보안 디지털(SD) 카드, 컴팩트 플래시(CF) 카드, 범용 직렬 버스(USB) 플래시 드라이브, 또는 개인용 컴퓨터, 디지털 카메라, 이동 전화 등과 같은, 전자 디바이스에서의 사용을 위한 다른 미디어처럼 저 듀티-사이클 환경에서 동작하기 위해 설계된다. 몇몇 구현예에서, 메모리 제어기(106)는 스마트폰, 태블릿, 랩탑 컴퓨터 등과 같은, 이동 디바이스를 위한 데이터 저장장치, 및 기업 저장 어레이로서 사용된 고 듀티-사이클 환경 SSD 또는 내장형 다중-미디어-카드(eMMC)에서 동작하기 위해 설계된다. 메모리 제어기(106)는 판독, 소거, 및 프로그램 동작과 같은, 메모리 디바이스(104)의 동작을 제어하도록 구성될 수 있다. 메모리 제어기(106)는 또한 이에 제한되지 않지만, 불량-블록 관리, 가비지 컬렉션, 논리-대-물리 어드레스 변환, 마모 레벨링 등을 포함한 메모리 디바이스(104)에 저장되거나 또는 저장될 데이터에 대하여 다양한 기능을 관리하도록 구성될 수 있다. 몇몇 구현예에서, 메모리 제어기(106)는 또한 메모리 디바이스(104)로부터 판독되거나 또는 그것으로 기록된 데이터에 대하여 에러 정정 코드(ECC들)를 프로세싱하도록 구성된다. 임의의 다른 적절한 기능은 또한 메모리 제어기(106), 예를 들어, 프로그래밍 메모리 디바이스(104)에 의해 수행될 수 있다. 메모리 제어기(106)는 특정한 통신 프로토콜에 따라 외부 디바이스(예컨대, 호스트(108))와 통신할 수 있다. 예를 들어, 메모리 제어기(106)는 USB 프로토콜, MMC 프로토콜, 주변 구성요소 상호연결(PCI) 프로토콜, PCI-고속(PCI-E) 프로토콜, 고급 기술 접속(ATA) 프로토콜, 직렬-ATA 프로토콜, 병렬-ATA 프로토콜, 소형 컴퓨터 소형 인터페이스(SCSI) 프로토콜, 강화된 소형 디스크 인터페이스(ESDI) 프로토콜, 집적 구동 전자장치(IDE) 프로토콜, 파이어와이어(Firewire) 프로토콜 등과 같은, 다양한 인터페이스 프로토콜 중 적어도 하나를 통해 외부 디바이스와 통신할 수 있다.
메모리 제어기(106) 및 하나 이상의 메모리 디바이스(104)는 다양한 유형의 저장 디바이스로 통합될 수 있으며, 예를 들어, 범용 플래시 저장장치(UFS) 패키지 또는 eMMC 패키지와 같은, 동일한 패키지에 포함될 수 있다. 즉, 메모리 시스템(102)이 구현되며 상이한 유형의 최종 전자 제품으로 패키징될 수 있다. 도 1b에 도시된 바와 같이 일 예에서, 메모리 제어기(106) 및 단일 메모리 디바이스(104)는 메모리 카드(112)로 통합될 수 있다. 메모리 카드(112)는 PC 카드(PCMCIA, 개인 컴퓨터 메모리 카드 국제협회), CF 카드, 스마트 미디어(SM) 카드, 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), UFS 등을 포함할 수 있다. 메모리 카드(112)는 호스트(예컨대, 도 1a에서의 호스트(108))와 메모리 카드(112)를 결합한 메모리 카드 커넥터(114)를 추가로 포함할 수 있다. 도 1c에 도시된 바와 같이 또 다른 예에서, 메모리 제어기(106) 및 다수의 메모리 디바이스(104)는 SSD(116)로 통합될 수 있다. SSD(116)는 호스트(예컨대, 도 1a에서의 호스트(108))와 SSD(116)를 결합한 SSD 커넥터(118)를 추가로 포함할 수 있다. 몇몇 구현예에서, SSD(116)의 저장 용량 및/또는 동작 속도는 메모리 카드(112)의 것보다 크다.
도 2는 메모리 셀 어레이(202) 및 페이지 버퍼(204), 컬럼 디코더/비트 라인 드라이버(206), 로우 디코더/워드 라인 드라이버(208), 전압 발생기(210), 제어 로직(212), 레지스터(214), 및 인터페이스(216)를 포함한 주변 회로를 가진, 대표적인 메모리 디바이스(104), 예컨대, NAND 플래시 메모리의 다이어그램을 예시한다. 도 3은 메모리 셀 어레이(202) 및 메모리 셀 어레이(202)에 결합된 주변 회로(302)를 포함한 대표적인 메모리 디바이스(104)의 개략적인 회로도를 예시한다. 예시의 용이함을 위해, 도 2 및 도 3에서의 몇몇 구성요소는 함께 설명된다. 주변 회로(302)는 도 2에서의 페이지 버퍼(204), 컬럼 디코더/비트 라인 드라이버(206), 로우 디코더/워드 라인 드라이버(208), 전압 발생기(210), 제어 로직(212), 레지스터(214), 및 인터페이스(216)를 포함할 수 있다. 몇몇 예에서, 부가적인 주변 회로가 또한 포함될 수 있다는 것이 이해된다.
몇몇 실시예에서, 전압 발생기(210)는 복수의 전하 펌프 및 선형 조절기를 포함할 수 있다. 몇몇 실시예에서, 메모리 셀 어레이는 다수의 평면(즉, 평면 0, 평면 1, 평면 2, 및 평면 3)을 포함할 수 있다. 도 2는 4개의 평면(평면 0, 평면 1, 평면 2, 및 평면 3)을 도시하지만, 몇몇 다른 실시예에서, NAND 다이는 4개보다 적거나 또는 많은 평면(예컨대, 1, 2, 6, 8 등)으로 나뉠 수 있다. 평면은 메모리 블록으로 그룹핑될 수 있는 다수의 메모리 셀을 포함한다. 메모리 블록은 통상적으로 NAND 플래시 다이에서 최소 소거 가능한 엔티티이다. 일 예에서, 메모리 블록은 동일한 비트 라인에 결합되는 다수의 셀을 포함한다. 메모리 블록은 셀의 하나 또는 다수의 페이지를 포함한다. 페이지의 크기는 구현예에 의존하여 달라질 수 있다. 일 예에서, 페이지는 16kB의 크기를 가진다. 16kB 미만 또는 초과의 페이지 크기가 또한 가능하다(예컨대, 512B, 2kB, 4kB 등)
NAND 메모리 디바이스는 한 번에 하나의 평면상에서 판독 동작을 수행할 수 있다는 것이 주의된다. 이러한 NAND 메모리 디바이스는 전체 다이에 대해 단일 상태 기계를 가진다. 판독이 하나의 평면상에서 제공된다면, 다른 평면은 유휴 상태이다. 그러므로, 이러한 판독(단일 평면 판독으로 불리우는)은 동시에 평면 모두를 이용하지 않는다. 동시 실행의 부족은 예를 들어, 판독이 다른 판독 뒤에서 막히는 것으로 인해 높은 대기시간을 야기한다.
또 다른 유형의 동작은 다중-평면 동작(예컨대, 4개의 평면상에서 판독을 즉시 수행하는 사중 평면 판독)이다. 다중-평면 동작으로, 명령에 대한 다수의 제한이 있다. 어레이 명령에 대해, 어레이 동작은 동일해야 하며(예컨대, 프로그램, 소거, 또는 판독, 그러나 조합은 아님) 이들 어레이 동작을 위한 페이지 유형은 동일해야 한다. 상이한 페이지 유형(예컨대, 하부 페이지, 상부 페이지 등)을 액세스하기 위한 전압 바이어싱은 상이하며, 다이 상에서 단일 상태 기계는 평면 모두에 대해 동일한 전압 바이어스를 인가한다. 랜덤 작업부하로, 이러한 요건은 판독 명령을 만족시키기 어렵다. 모든 4개의 평면상에서 동일한 페이지 유형에 대한 판독을 수신할 가능성은 랜덤 작업부하에 대해 낮다. 그러므로, 사중 평면 판독을 이용한 판독 대기시간에서의 개선은 랜덤 작업부하에 대해 최소이다. 따라서, 이러한 특징은 통상적으로 SSD(고체 상태 드라이브)에 대한 주요 작업부하인 것으로 고려되는, 랜덤 판독 작업부하를 위해 이용되지 않는다.
시도된 또 다른 해법은 상이한 평면상에서 상이한 페이지 유형의 판독을 단일 명령으로 통합하는 것이다. 그러나, 모든 이들 판독은 NAND에 의한 단일 명령으로 취급되며, 이것은 판독에 대해 단일 시작 및 완료가 있음을 의미한다. 그러므로, 이러한 기술을 이용하여, 판독 지속기간은 최악의(예컨대, 가장 느린) 페이지 유형에 의해 주도되며 비동기식 판독은 가능하지 않다. 따라서, 상이한 평면상에서의 상이한 페이지 유형을 단일 명령으로 조합하는 것은 또한 성능 및 서비스 품질(QoS)에서의 최소 증가를 야기한다.
종래의 NAND 동작과 대조적으로, 독립적인 다중-평면 동작은 평면마다 독립적으로 동시발생적인 동작을 가능하게 한다. 각각의 평면에 대한 별개의 상태 기계는 요청을 독립적으로 및 동시에 서비스하기 위해 각각의 평면에 대해 상이한 바이어스 전압의 인가를 가능하게 한다. 모든 NAND 어레이 명령이 평면 레벨 상에서 독립적으로 허용되어, 중요한 성능 개선을 가능하게 한다. 어레이 명령은 데이터를 어레이로 프로그래밍하는 것, 어레이로부터 데이터를 판독하는 것, 블록을 소거하는 것, 또는 어레이 상에서의 다른 동작과 같은, 어레이 동작을 야기하는 명령이다.
일 예에서, 각각의 평면은 상이한 어레이 명령(예컨대, 판독 명령, 프로그램 명령, 소거 명령 등)을 수신하고 서비스할 수 있으며, 명령은 상이한 시간에 전송되고 완료될 수 있다. 비-어레이 명령(예컨대, 리셋 명령, 타이밍 모드 변화 명령 등)은 다이-레벨 명령으로 유지될 수 있다. 대안적인 예에서, 판독 동작은 평면 레벨 상에서 독립적으로 허용된다. 프로그램 동작 및 소거 명령과 같은, 다른 동작은 다이-레벨 동작이다. 뿐만 아니라, 강화된 판독 상태 및 판독 컬럼과 같은, 판독을 위한 몇몇 지원하는 명령이 또한 평면-레벨 명령일 수 있다.
도 3에 도시된 바와 같이, 메모리 셀 어레이(202)는 메모리 셀(306)이 각각 기판(도시되지 않음) 위에서 수직으로 연장되는 NAND 메모리 스트링(308)의 어레이의 형태로 제공되는 NAND 플래시 메모리 셀 어레이일 수 있다. 몇몇 구현예에서, 각각의 NAND 메모리 스트링(308)은 직렬로 결합되며 수직으로 적층된 복수의 메모리 셀(306)을 포함한다. 각각의 메모리 셀(306)은 메모리 셀(306)의 영역 내에 포획된 전자의 수에 의존하는, 전기 전압 또는 전하와 같은, 연속적인, 아날로그 값을 유지할 수 있다. 각각의 메모리 셀(306)은 플로팅-게이트 트랜지스터를 포함한 플로팅 게이트 유형의 메모리 셀 또는 전하-트랩 트랜지스터를 포함한 전하 트랩 유형의 메모리 셀일 수 있다. 일 예에서, 메모리 셀(306)은 교체 게이트를 가진 트랜지스터를 포함한다. 교체 게이트를 가진 메모리 셀(306)은 통상적으로 저 저항 게이트(예컨대, 텅스텐 게이트) 및 전하가 하나 이상의 비트 값을 나타내기 위해 포획되거나 또는 저장되는 게이트와 채널 간의 전하 트랩 층을 가진다. 또 다른 예에서, 메모리 셀(306)은 하나 이상의 비트 값을 나타내는 전하를 저장하는 플로팅 게이트(예컨대, 고 저항 폴리 게이트)를 가진 트랜지스터를 포함할 수 있다.
몇몇 구현예에서, 각각의 메모리 셀(306)은 두 개의 가능한 메모리 상태를 가지며, 따라서 1비트의 데이터를 저장할 수 있는 단일-레벨 셀(SLC)이다. 예를 들어, 제1 메모리 상태 "0"은 전압의 제1 범위에 대응할 수 있으며, 제2 메모리 상태 "1"은 전압의 제2 범위에 대응할 수 있다. 몇몇 구현예에서, 각각의 메모리 셀(306)은 4개보다 많은 메모리 상태로 단일 비트 이상의 데이터를 저장할 수 있는 다중-레벨 셀(MLC)이다. 예를 들어, MLC는 셀 당 2비트, 셀 당 3비트(또한 삼중-레벨 셀(TLC)로서 알려짐), 또는 셀 당 4비트(또한 사중-레벨 셀(QLC)로서 알려짐)를 저장할 수 있다. 각각의 MLC는 가능한 공칭 저장 값의 범위를 가정하도록 프로그램될 수 있다. 일 예에서, 각각의 MLC가 2비트의 데이터를 저장한다면, MLC는 3개의 가능한 공칭 저장 값 중 하나를 셀에 기록함으로써 소거 상태로부터 3개의 가능한 프로그래밍 레벨 중 하나를 가정하도록 프로그램될 수 있다. 4번째 공칭 저장 값은 소거 상태를 위해 사용될 수 있다.
도 3에 도시된 바와 같이, 각각의 NAND 메모리 스트링(308)은 그것의 소스 단부에 소스 선택 게이트(SSG)(310) 및 그것의 드레인 단부에 드레인 선택 게이트(DSG)(312)를 포함할 수 있다. SSG(310) 및 DSG(312)는 각각 SSG 트랜지스터 및 DSG 트랜지스터의 게이트 전극이며 판독 및 프로그램 동작 동안 선택된 NAND 메모리 스트링(308)(어레이의 컬럼)을 활성화하도록 구성될 수 있다. 몇몇 구현예에서, 동일한 블록(304)에서 NAND 메모리 스트링(308)의 SSG(310)는 동일한 소스 라인(SL)(314), 예컨대, 공통 SL을 통해, 예를 들어, 접지로 결합된다. 각각의 NAND 메모리 스트링(308)의 DSG(312)는 몇몇 구현예에 따라, 그로부터 데이터가 출력 버스(도시되지 않음)를 통해 판독될 수 있는 각각의 비트 라인(316)에 결합된다. 몇몇 구현예에서, 각각의 NAND 메모리 스트링(308)은 하나 이상의 DSG 라인(313)을 통해 선택 전압(예컨대, DSG(312)를 가진 트랜지스터의 임계 전압을 초과한) 또는 선택해제 전압(예컨대, 0V)을 각각의 DSG(312)로 인가함으로써 및/또는 하나 이상의 SSG 라인(315)을 통해 선택 전압(예컨대, SSG(310)를 가진 트랜지스터의 임계 전압을 초과한) 또는 선택해제 전압(예컨대, 0V)을 인가함으로써 선택되거나 또는 선택 해제되도록 구성된다.
도 3에 도시된 바와 같이, NAND 메모리 스트링(308)은 그 각각이 공통 소스 라인(314)을 가질 수 있는, 다수의 블록(304)으로 조직될 수 있다. 몇몇 구현예에서, 각각의 블록(304)은 소거 동작을 위한 기본 데이터 단위이며, 즉 동일한 블록(304) 상에서 모든 메모리 셀(306)은 동시에 소거된다. 인접한 NAND 메모리 스트링(308)의 메모리 셀(306)은 메모리 셀(306)의 어떤 로우가 판독 및 프로그램 동작에 의해 영향을 받는지를 선택하는 워드 라인(318)을 통해 결합될 수 있다. 몇몇 구현예에서, 각각의 워드 라인(318)은 프로그램 동작을 위한 기본 데이터 단위인, 메모리 셀(306)의 페이지(320)에 결합된다. 비트에서 하나의 페이지(320)의 크기는 하나의 블록(304)에서 워드 라인(318)에 의해 결합된 NAND 메모리 스트링(308)의 수에 대응할 수 있다. 각각의 워드 라인(318)은 각각의 페이지(320)에서 각각의 메모리 셀(306)에서의 복수의 제어 게이트(게이트 전극) 및 제어 게이트를 결합한 게이트 라인을 포함할 수 있다. 몇몇 경우에서, 어떤 사용자 데이터도 포함하지 않는 더미 워드 라인이 또한 선택 게이트 트랜지스터에 인접한 메모리 어레이에서 사용될 수 있다. 이러한 더미 워드 라인은 특정한 에지 효과로부터 에지 데이터 워드 라인을 보호할 수 있다.
주변 회로(302)는 비트 라인(316), 워드 라인(318), 소스 라인(314), SSG 라인(315), 및 DSG 라인(313)을 통해 메모리 셀 어레이(202)에 결합될 수 있다. 주변 회로(302)는 마지막이 아닌 프로그래밍 패스에서 제안된 NGS 기법을 포함한 다중-패스 프로그래밍을 수행하기 위해 비트 라인(316), 워드 라인(318), 소스 라인(314), SSG 라인(315), 및 DSG 라인(313) 상에서 전압을 인가할 수 있다. 상기 설명된 바와 같이, 주변 회로(302)는 워드 라인(318), 소스 라인(314), SSG 라인(315), 및 DSG 라인(313)을 통해 각각의 타깃 메모리 셀(306)로 및 그로부터 비트 라인(316)을 통해 전압 신호 및/또는 전류 신호를 인가하고 감지함으로써 메모리 셀 어레이(202)의 동작을 가능하게 하기 위한 임의의 적절한 회로를 포함할 수 있다. 주변 회로(302)는 MOS 기술을 사용하여 형성된 다양한 유형의 주변 회로를 포함할 수 있다.
메모리 셀(306)의 그룹에 대한 프로그래밍 시퀀스는 메모리 셀(306)의 그룹으로 의도된 페이지의 모두의 프로그래밍을 포함할 수 있다. 프로그래밍 패스(하나 이상의 프로그래밍 루프를 포함할 수 있는)는 하나 이상의 페이지를 프로그램할 수 있다. 프로그래밍 패스는 프로그램될 셀로의 하나 이상의 유효 프로그램 전압의 인가에 이어 어떤 셀이 프로그래밍을 마쳤는지(뒤이은 프로그래밍 패스는 일반적으로 프로그래밍을 마친 셀에 유효 프로그램 전압 및/또는 검증 전압을 인가하지 않을 것이다)를 결정하기 위해 이들 셀로 하나 이상의 검증 전압의 인가를 포함할 수 있다. 셀로의 유효 프로그램 전압의 인가는 셀의 임계 전압을 변경하기 위해 셀의 제어 게이트와 채널 간의 전압 차를 변경하는 것을 포함할 수 있다. 따라서, 워드 라인(타깃 셀의 제어 게이트에 결합됨) 및/또는 셀의 채널의 전압은 유효 프로그램 전압의 인가를 유발하기 위해 설정될 수 있다. 프로그램 전압이 일반적으로 워드 라인에 인가된 전압을 나타내기 위해 사용됨에 따라, 유효 프로그램 전압은 셀의 제어 게이트와 채널 간의 전압 차일 수 있다(채널이 0V로 유지되는 인스턴스에서 프로그램 전압과 동의어일 수 있다).
도 4a는 몇몇 실시예에 따른, 대표적인 3-차원(3D) 메모리 셀 어레이 구조(400)의 일 부분의 투시도를 예시한다. 메모리 셀 어레이 구조(400)는 기판(430), 기판(430) 위에 있는 절연 필름(431), 절연 필름(431) 위의 최하부 선택 게이트(BSG들)이 티어, 및 또한 교번하는 도전성 및 유전성 층의 필름 스택(435)을 형성하기 위해 BSG(432)의 최상부 상에 적층한 "워드 라인"(WL들)으로 불리우는, 제어 게이트(433)의 복수의 티어를 포함한다. 제어 게이트의 티어에 인접한 유전성 층은 명료함을 위해 도 4에서 도시되지 않는다.
각각의 티어의 제어 게이트는 필름 스택(435)을 통해 슬릿 구조(416-1 및 416-2)에 의해 분리된다. 메모리 셀 어레이 구조(400)는 또한 제어 게이트(433)의 스택 위에 최상부 선택 게이트(TSG들)(434)의 티어를 포함한다. TSG(434), 제어 게이트(4133), 및 BSG(432)의 스택은 또한 "게이트 전극"으로서 불리운다. 메모리 셀 어레이 구조(400)는 메모리 스트링(412) 및 인접한 BSG(432) 사이에 있는 기판(430)의 부분들에 도핑 소스 라인 영역(444)을 추가로 포함한다. 각각의 메모리 스트링(412)은 절연 필름(431) 및 교번하는 도전성 및 유전성 층의 필름 스택(435)을 통해 연장된 채널 홀(436)을 포함한다. 메모리 스트링(412)은 또한 채널 홀(436)의 측벽 상에 메모리 필름(437), 메모리 필름(437) 위의 채널 층(438), 및 채널 층(438)으로 둘러싸인 코어 충전 필름(439)을 포함한다. 메모리 셀(440)은 제어 게이트(433) 및 메모리 스트링(412)의 교차 지점에 형성될 수 있다. 제어 게이트(433) 밑에 있는 채널 층(438)의 일 부분은 또한 메모리 셀(440)의 채널로서 불리운다. 메모리 셀 어레이 구조(400)는 TSG(434) 위에 메모리 스트링(412)과 연결된 복수의 비트 라인(BL들)(441)을 추가로 포함한다. 메모리 셀 어레이 구조(400)는 또한 복수의 접촉 구조(414)를 통해 게이트 전극과 연결된 복수의 금속 상호연결 라인(443)을 포함한다. 필름 스택(436)의 에지는 게이트 전극의 각각의 티어로의 전기적 연결을 허용하기 위해 계단의 형태로 구성된다.
도 4a에서, 예시적인 목적을 위해, 제어 게이트(433-1, 433-2, 및 433-3)의 3개의 티어가 TSG(434)의 하나의 티어 및 BSG(432)의 하나의 티어와 함께 도시된다. 이 예에서, 각각의 메모리 스트링(412)은 각각 제어 게이트(433-1, 433-2 및 433-3)에 대응하는, 3개의 메모리 셀(440-1, 440-2 및 440-3)을 포함할 수 있다. 제어 게이트의 수와 메모리 셀의 수는 저장 용량을 증가시키기 위해 3보다 클 수 있다. 메모리 셀 어레이 구조(400)는 또한 다른 구조, 예를 들어, TSG 절단 구조, 공통 소스 접촉 및 더미 메모리 스트링 등을 포함할 수 있다. 이들 구조는 단순성을 위해 도 4a에서 도시되지 않는다.
도 4b는 본 개시의 몇몇 실시예에 따른, 평면도에서 대표적인 3D 메모리 디바이스(450)의 개략도를 예시한다. 3D 메모리 디바이스(450)는 메모리 평면, 메모리 블록, 메모리 핑거 등과 같은, 복수의 채널 구조 영역을 포함할 수 있으며, 하나 이상의 스루 어레이 접촉(TAC) 구조가 두 개의 이웃하는 채널 구조 영역 사이에 형성될 수 있다. 도 4b에서 도시된 바와 같이 몇몇 실시예에서 3D 메모리 디바이스(450)는 4개 이상의 메모리 평면(460)을 포함할 수 있으며, 그 각각은 복수의 메모리 블록(465)을 포함할 수 있다. 3D 메모리 디바이스(450)에서의 메모리 평면(460)의 배열 및 도 4b에 예시된 각각의 메모리 평면(460)에서의 메모리 블록(465)의 배열은 단지 예로서 사용되며, 본 개시의 범위를 제한하지 않는다는 것이 주의된다.
TAC 구조는 3D 메모리 디바이스의 비트 라인 방향(도면에서 "BL"로 라벨링됨)으로 두 개의 이웃 메모리 블록(465)에 의해 끼워 넣어지고 3D 메모리 디바이스의 워드 라인 방향(도면에서 "WL"로 라벨링됨)을 따라 연장된 하나 이상의 비트 라인(BL) TAC 영역(471), 워드 라인 방향(WL)으로 두 개의 이웃 메모리 블록(465)에 의해 끼워 넣어지고 비트 라인 방향(BL)을 따라 연장된 하나 이상의 워드 라인(BL) TAC 영역(473), 및 각각의 메모리 평면(460)의 에지에 위치되는 하나 이상의 계단 구조(SS) TAC 영역(480)을 포함할 수 있다.
몇몇 실시예에서, 3D 메모리 디바이스(450)는 3D 메모리 디바이스(450)의 에지에서의 라인에 배열된 복수의 접촉 패드(490)를 포함할 수 있다. 상호연결 접촉은 구동 전력을 제공하고, 제어 신호를 수신하고, 응답 신호를 송신하는 등을 하는 임의의 적절한 디바이스 및/또는 인터페이스로 3D 메모리 디바이스(450)를 전기적으로 상호연결하기 위해 사용될 수 있다.
도 5는 몇몇 기존의 시스템에 따른, 3D NAND 디바이스의 워드 라인의 예시적인 구동 시스템의 개략적인 논리 회로도를 예시한다.
상기 배경 섹션에서 설명된 바와 같이, 비동기식 다중 평면 독립(AMPI) 판독은 다수의 평면이 비동기식 독립 판독 동작을 수행할 수 있는 것을 허용하며, 그에 따라 3D NAND의 랜덤 판독 성능의 속도를 상당히 높일 수 있다. AMPI 판독을 지원하기 위해, 종래의 기법은 아날로그 리소스를 복제하도록 구동 시스템을 설계하며, 따라서 각각의 평면이 워드 라인 바이어스를 공급하기 위해, 펌프 및 선형 조절기 등과 같은, 그 자신의 구동 회로부를 가질 수 있다는 것이다. 펌프는 또한 사전-충전(pre-charge) 드라이버로 불리우고, 판독 동작 이전에 평면을 사전-충전하기 위해 사용될 수 있다는 것이 주의된다. 선형 조절기는 펌프의 출력 전압을 조절할 수 있는 직류(DC) 선형 전압 조절기(예컨대, 저-강하 조절기)일 수 있다.
도 5에 도시된 바와 같이, 평면 0은 펌프(50) 및 다수의 선형 조절기(500, 501, ... 50m)에 연결될 수 있고; 평면 1은 펌프(51) 및 다수의 선형 조절기(510, 511, ... 51m)에 연결될 수 있고; ... ; 평면 N은 펌프(5n) 및 다수의 선형 조절기(5n0, 5n1, ... 5nm)에 연결될 수 있다. N은 평면의 수이며 m은 각각의 평면에서 워드 라인의 수이다. 즉, 종래의 기법에서, 각각의 구동 회로부는 중간에 오는 연결 없이 다수의 평면의 각각의 것에 연결된다. 이러한 기법에서, 칩이 4개 이상의 평면을 갖는다면, 이러한 배열을 위한 면적 비용 및 전력은 비교적 높을 수 있다.
도 6은 몇몇 실시예에 따른, 3D NAND 디바이스의 워드 라인의 또 다른 예시적인 구동 시스템의 개략적인 논리 회로도를 예시한다.
도시된 바와 같이, 다수의 펌프는 2개의 그룹으로 분리될 수 있다: 제1 펌프 세트(610) 및 제2 펌프 세트(620). 제1 펌프 세트(610)는 정상 시기(pumps_hold 상태) 동안 선형 조절기로 제1 출력 전압을 공급하기 위해 사용될 수 있다. 제2 펌프 세트(620)는 램핑 시기(pumps_ramp 상태) 동안 선형 조절기로 제2 출력 전압을 공급하기 위해 사용될 수 있다.
선형 조절기는 또한 두 개의 그룹으로 분리될 수 있다: 제1 선형 조절기 세트(630) 및 제2 선형 조절기 세트(650). 제1 선형 조절기 세트(630)는 워드 라인의 제1 그룹에 대한 제1 워드 라인 전압 바이어스를 공급하기 위해 제1 출력 전압 또는 제2 출력 전압을 조절하기 위해 사용될 수 있다. 몇몇 실시예에서, 워드 라인의 제1 그룹은 NAND 디바이스의 성능에 대해 높은 중대성을 가질 수 있다. 예를 들어, 워드 라인의 제1 그룹은 워드 라인의 제2 그룹과 비교하여 메모리 디바이스의 판독 동작의 스트링 전류에 더 높은 영향을 가질 수 있다. 제2 선형 조절기 세트(640)는 워드 라인의 제2 그룹에 대해 워드 라인 전압 바이어스를 공급하기 위해 제1 출력 전압 또는 제2 출력 전압을 조절하기 위해 사용될 수 있다. 몇몇 실시예에서, 워드 라인의 제2 그룹은 워드 라인의 제1 그룹과 비교하여 NAND 디바이스의 성능에 더 낮은 중대성을 가질 수 있다. 예를 들어, 워드 라인의 제2 그룹은 워드 라인의 제1 그룹에 비교하여 메모리 디바이스의 판독 동작의 스트링 전류에 더 낮은 영향을 가질 수 있다.
몇몇 실시예에서, 제1 선형 조절기 세트(630)는 각각 수 N의 평면(예컨대, 평면 0, 평면 1, ... 평면 N)의 대응하는 것에 대한 수 N의 제1 선형 조절기 서브세트(640)를 포함할 수 있다. 각각의 제1 선형 조절기 서브세트(640)는 수 k의 제1 선형 조절기(641)를 포함할 수 있다. 몇몇 실시예에서, 각각의 제1 선형 조절기(641)는 NAND 디바이스의 성능에 높은 중대성을 가질 수 있는 하나 이상의 선택된 워드 라인을 구동하기 위해 사용될 수 있다. 예를 들어, 각각의 제1 선형 조절기(641)는 선택된 워드 라인(예컨대, WLn) 및 그것의 직접 이웃 워드 라인(예컨대, WLn+1 및 WLn-1)을 구동하기 위해 사용될 수 있다. 몇몇 실시예에서, 각각의 제1 선형 조절기(641)는 제1 수의 워드 라인을 구동하기 위해 사용될 수 있으며, 상기 제1 수는 미리 결정된 수보다 크거나 또는 같다.
몇몇 실시예에서, 제2 선형 조절기 세트(650)는 제2 선형 조절기 서브세트(660) 및 제3 선형 조절기 서브세트(670)를 포함할 수 있다. 제2 선형 조절기 서브세트(660)에서 각각의 제2 선형 조절기(662)는 정상 시기(pumps_hold 상태) 동안 제2 워드 라인 전압 바이어스를 발생시키도록 제1 출력 전압을 조절하기 위해 사용될 수 있다. 제3 선형 조절기 서브세트(670)에서 각각의 제3 선형 조절기(673)는 램핑 시기(pumps_ramp 상태) 동안 제3 워드 라인 전압 바이어스를 발생시키도록 제2 출력 전압을 조절하기 위해 사용될 수 있다. 제2 선형 조절기(662) 및 제3 선형 조절기(673)는 NAND 디바이스의 성능에 적은 중대성을 가질 수 있는 하나 이상의 워드 라인을 구동하기 위해 사용될 수 있다. 예를 들어, 각각의 제2 선형 조절기(662) 또는 제3 선형 조절기(673)는 하나 이상의 더미 워드 라인을 구동하기 위해 또는 하나 이상의 특별 워드 라인을 구동하기 위해 사용될 수 있다. 몇몇 실시예에서, 각각의 제2 선형 조절기(662) 또는 제3 선형 조절기(673)는 제2 수의 워드 라인을 구동하기 위해 사용될 수 있으며, 여기에서 제2 수는 미리 결정된 수보다 작다.
도 5에 도시된 바와 같이 평면의 수로 펌프 및 선형 조절기를 복제하는 구성에 비교하여, 도 6에 도시된 바와 같은 구성은 모든 평면에 걸쳐 공유된 두 개의 세트의 펌프 및 선형 조절기를 포함한다. 각각의 제1 선형 조절기 서브세트(640)는 수 k의 제1 선형 조절기(641)를 포함할 수 있다. 제2 선형 조절기 서브세트(660)는 수 (m-k)의 제2 선형 조절기(662)를 포함할 수 있으며, 제3 선형 조절기 서브세트(670)는 수 (m-k)의 제3 선형 조절기(673)를 포함할 수 있다. 이와 같이, 선형 조절기의 총 수는 n×m에서 (n×k+2m-2k)로 상당히 감소될 수 있다.
도 6에 도시된 바와 같이, 램핑 조절기 출력 및 정상 조절기 출력은 모든 평면(예컨대, 평면 0, 평면 1, ... 평면 N)에 상호 연결할 다멀티플렉서 회로(680)에 연결될 수 있다. 각각의 제1 선형 조절기 서브세트는 양방향 스위치(688)를 통해 제1 펌프 세트(610) 및 제2 펌프 세트(620)에 교번하여 연결될 수 있다. 몇몇 실시예에서, 제어기(예컨대, 도 4에 도시된 바와 같은 제어기(404))는 램핑이 완료된 후 공급을 램핑하는 것에서 공급을 유지하는 것으로 스위칭을 개시할 수 있다. 하나의 가능한 단순한 구현예는 이러한 스위칭에 대한 트림 가능 지연을 사용할 수 있다. 또 다른 개선된 구현예는 램핑 완료의 자동 검출 기법에 의해 달성될 수 있다.
NAND x-경로 바이어스의 대부분은 판독 동작의 처음에 램프 업하며 복구까지 동일한 전압 레벨에 머무른다. 몇몇 바이어스는 판독 동작의 처음에 펄스를 가질 수 있다. 도 6에 도시된 바와 같이 개시된 비동기식 다중-평면 독립(AMPI) 동적 아날로그 리소스 공유 기법은 이러한 요건을 충족시킬 수 있으며, 도 5에 도시된 기법에 대해 면적 및 전력 이점을 가질 수 있다.
일 예에서, 평면의 수 n은 4이다. 4-방향 AMPI를 지원하기 위해, 4개의 그룹 대신에 단지 펌프의 2개의 그룹만이 개시된 AMPI 동적 아날로그 리소스 공유 기법에 사용될 수 있다. 상기 설명된 바와 같이, 선형 조절기의 총 수는 4m에서 (2k+2m)으로 감소된다. 그러므로, 개시된 AMPI 동적 아날로그 리소스 공유 기법은 보다 적은 수의 펌프 및 선형 조절기를 가짐으로써 면적 및 전력 이익 둘 모두를 가질 수 있다. 몇몇 실시예에서, 트레이드오프는 AMPI 판독 명령 엔트리의 시간 간격에 의존하여, 때때로 추가 대기시간이 있다는 것이다.
도 7a에 도시된 바와 같이, 제1 평면에 대한 제1 AMPI 명령(예컨대, 라벨링된 바와 같이 AMPI Read PI 1 명령)은 시점(t1)에 입력되며, 제1 평면에 대한 펌프 및 선형 조절기를 포함한 램핑 리소스는 시점(t11)에서 램프를 시작할 수 있다. 제1 평면의 램핑 동작이 시점(t2)에서 완료된 후, 제2 평면에 대한 제2 AMPI 명령(예컨대, 라벨링된 바와 같이 AMPI Read PI2 명령)은 시점(t3)에 입력되며, 제2 평면에 대한 펌프 및 선형 조절기를 포함한 램핑 리소스는 시점(t33)에서 램프를 시작할 수 있다. 일반적으로, 워드 라인 램핑 시간은 비교적 작은 퍼센티지의 판독 시간을 차지한다. 도 7a에 도시된 바와 같이, 대기 시간 기간((t11-t1) 및 (t33-t3))은 작고 무시해도 될 정도이며, 따라서 0 대기시간으로 고려될 수 있다.
도 7b에 도시된 바와 같이, 제1 평면에 대한 제1 AMPI 명령(예컨대, 라벨링된 바와 같이 AMPI Read PI1 명령)은 시점(t1)에 입력되며, 제1 평면에 대한 펌프 및 선형 조절기를 포함한 램핑 리소스는 시점(t11)에서 램프를 시작할 수 있다. 제2 평면에 대한 제2 AMPI 명령(예컨대, 라벨링된 바와 같이 AMPI read PI2)은 시점(t2)에 입력되지만, 제1 평면은 워드 라인 램핑의 중간에 있다. 펌프 및 선형 조절기를 포함한 램핑 리소스가 바쁘므로, 제1 평면이 시점(t3)에서 램핑을 완료하기까지 기다리는데 추가 대기시간이 있다. 도 7b에 도시된 바와 같이, 제2 AMPI 명령에 대한 추가 대기 시간 기간은 (t3-t2)이다.
일 구현예에서, 하나의 평면이 워드 라인 램핑의 중간에 있는 동안 다수의 AMPI 명령이 입력된다면, 하나의 가능한 구현예는 제어기가 한 번에 하나의 평면에서 워드 라인을 램핑할 수 있다는 것이다. 예를 들어, 하나의 평면의 램프 완료의 자동 검출은 다음 평면의 램핑 동작을 트리거할 수 있다. 이러한 구현예는 간단하지만, 하나 이상의 평면은 더 긴 대기시간을 가질 수 있다. 도 7c에 도시된 바와 같이, 제1 평면에 대한 제1 AMPI 명령(예컨대, 도시된 바와 같이 AMPI Read PI1)은 시점(t1)에 입력되며, 제1 평면에 대한 펌프 및 선형 조절기를 포함한 램핑 리소스는 시점(t11)에서 램프를 시작할 수 있다. 제2 평면에 대한 제2 AMPI 명령(예컨대, 라벨링된 바와 같이 AMPI read PI2)은 시점(t2)에 입력되며, 제3 평면에 대한 제3 AMPI 명령(예컨대, 라벨링된 바와 같이, AMPI read PI0)은 시점(t3)에 입력되지만, 제1 평면은 워드 라인 램핑의 중간에 있다. 제1 평면이 시점(t4)에서 램핑을 완료하기까지 제2 AMPI 명령이 대기하는 추가 대기 시간 기간(t4-t2)이 있으며, 제2 평면이 시점(t5)에서 램핑을 완료하기까지 제3 AMPI 명령이 대기하는 추가 대기 시간 기간(t5-t3)이 있다.
또 다른 구현예는 제어기가 동시에 다수의 평면에서 워드 라인을 램핑할 수 있다는 것이다. 하나의 평면이 WL 램핑의 중간에 있는 동안 다수의 AMPI 명령이 입력된다고 가정하자. 상기 평면이 램핑을 완료한 후, 대기하고 있던 다른 평면 모두는 동시에 워드 라인 램핑 동작을 시작할 수 있다. 다수의 평면이 동시에 램핑하므로, 램프 시간은 단일 평면을 램프 업하는 것보다 길 수 있지만, 다수의 평면을 순차적으로 램핑하는 것보다 짧을 수 있다. 구체적으로, 도 7d에 도시된 바와 같이, 제1 평면에 대한 제1 AMPI 명령(예컨대, 도시된 바와 같이 AMPI Read PI1 명령)은 시점(t1)에 입력되며, 제1 평면에 대한 펌프 및 선형 조절기를 포함한 램핑 리소스는 시점(t11)에서 램프를 시작할 수 있다. 제2 평면에 대한 제2 AMPI 명령(예컨대, 라벨링된 바와 같이 AMPI read PI2)은 시점(t2)에 입력되며, 제3 평면에 대한 제3 AMPI 명령(예컨대, 라벨링된 바와 같이 AMPI read PI0)은 시점(t3)에 입력되지만, 제1 평면은 워드 라인 램핑의 중간에 있다. 제1 평면이 시간 포인트(t4)에서 램핑을 완료한 후, 제1 평면 및 제2 평면 둘 모두는 시점(t4)에서 동시에 워드 라인 램핑 동작을 시작한다. 따라서, 제2 AMPI 명령에 대한 대기 시간 기간은 (t4-t2)이며, 제3 AMPI 명령에 대한 대기 시간 기간은 (t4-t3)이다.
실제 사용을 위한 몇몇 실시예에서, 제어기는 각각의 평면에 대한 데이터 아웃 시간을 AMPI 명령 입력의 자연스러운 스태거링으로 설정할 수 있다. 이와 같이, 추가 대기시간을 마주하게 될 확률은 추가 대기시간의 영향을 줄이기 위해 감소될 수 있다.
뿐만 아니라, 하나의 가능한 우려는 공급 스위칭 동안 정상 평면 바이어스에서 도입된 잡음이다. 도 6과 관련하여 상기 설명된 바와 같이, 선형 조절기는 각각 제1 우선 전압 바이어스 및 제2 우선 전압 바이어스를 생성하기 위해 제1 출력 전압 또는 제2 출력 전압을 조절하기 위해 두 개의 그룹으로 분리된다. 제1 우선 전압 바이어스를 생성하기 위해 사용된 제1 선형 조절기 세트(630)는 평면 의존적이다. 조절기 펌프 공급 조절기는 작은 펌프 공급 스위칭 잡음을 책임질 수 있다. 제2 우선 전압 바이어스를 생성하기 위해 제1 출력 전압 또는 제2 출력 전압을 조절하기 위해 사용된 제2 선형 조절기 세트(640)는 어레이 셀 전류 변화를 야기하지 않는 출력상에서의 작은 강하를 가질 수 있다. 그러므로, 감지에 대한 영향은 무시될 수 있다.
몇몇 실시예에서, 개시된 동적 아날로그 리소스 공유 기법의 동작은 도 2와 관련하여 상기 설명된 바와 같이 NAND 플래시 메모리 디바이스의 제어기 로직(212)에 의해 직접 실행되며, 대응하는 소프트웨어 모듈과 조합될 수 있다. 소프트웨어 모듈은 랜덤 액세스 메모리, 플래시 메모리, 판독-전용 메모리, 프로그램 가능한 판독-전용 메모리, 전기적으로 소거 가능한 프로그램 가능 메모리, 레지스터 등과 같은, 임의의 적절한 저장/메모리 매체에 존재할 수 있다.
따라서, 개시된 동적 아날로그 리소스 공유 기법은 AMPI를 가능화하기 위해 종래의 기법에 대해 면적 및 전력 이점을 가질 수 있다. AMPI 판독 명령 입력의 시간 간격이 매우 짧다면 추가 대기시간이 있을 수 있다. 실제 사용을 위해, 각각의 평면에 대한 데이터 아웃 시간은 AMPI 명령 입력을 스태거링할 수 있으며, 대기시간 단점은 상당히 감소된다.
NAND 메모리 디바이스에서, 어레이 면적 아키텍처 외 주변부 회로 및 어레이 아키텍처 아래의 주변부 회로는 특히 증가하는 수의 워드 라인 티어를 가진 몇몇 제품에 대해, 회로 면적이 어레이 면적보다 크다는 문제를 가질 수 있다. 개시된 동적 아날로그 리소스 공유 기법이 큰 회로 면적을 절약할 수 있으므로, 절약은 다이 크기 및 비용 감소로 직접 옮겨질 수 있다.
본 개시의 일 양상은 메모리 디바이스를 제공하며, 상기 메모리 디바이스는: 복수의 메모리 평면; 상기 복수의 메모리 평면과 결합되며 정상 시기 동안 복수의 선형 조절기로 제1 출력 전압을 공급하도록 구성된 제1 펌프 세트; 및 복수의 메모리 평면과 결합되며 램핑 시기 동안 복수의 선형 조절기로 제2 출력 전압을 공급하도록 구성된 제2 펌프 세트를 포함하며; 상기 복수의 선형 조절기는: 복수의 메모리 평면의 워드 라인의 제1 그룹에 대한 제1 전압 바이어스를 생성하기 위해 제1 출력 전압 또는 제2 출력 전압을 조절하도록 구성된 제1 선형 조절기 세트, 및 복수의 메모리 평면의 워드 라인의 제2 그룹에 대한 제2 전압 바이어스를 생성하기 위해 제1 출력 전압 또는 제2 출력 전압을 조절하도록 구성된 제2 선형 조절기 세트를 포함한다.
몇몇 실시예에서, 복수의 메모리 평면의 각각은 그에 대응하여 비트 라인과 결합한 복수의 메모리 스트링을 포함하며; 워드 라인의 제1 그룹은 워드 라인의 제2 그룹에 비교하여 메모리 디바이스의 판독 동작의 스트링 전류에 더 높은 영향을 준다.
몇몇 실시예에서, 워드 라인의 제1 그룹은 하나 이상의 선택된 워드 라인, 및 하나 이상의 선택된 워드 라인의 직접 이웃 워드 라인을 포함한다.
몇몇 실시예에서, 워드 라인의 제2 그룹은 하나 이상의 더미 워드 라인, 또는 하나 이상의 특별 워드 라인을 포함한다.
몇몇 실시예에서, 제1 선형 조절기 세트는 각각이 복수의 메모리 평면의 하나에 대응하는 복수의 제1 선형 조절기 서브세트를 포함한다.
몇몇 실시예에서, 제2 선형 조절기 세트는: 정상 시기 동안 제2 전압 바이어스를 생성하기 위해 제1 출력 전압을 조절하도록 구성된 제2 선형 조절기 서브세트; 및 램핑 시기 동안 제2 전압 바이어스를 생성하기 위해 제2 출력 전압을 조절하도록 구성된 제3 선형 조절기 서브세트를 포함한다.
몇몇 실시예에서, 메모리 디바이스는 제1 및 제2 펌프 세트와 제1 선형 조절기 세트 사이에 연결된 다멀티플렉서 회로를 추가로 포함한다.
몇몇 실시예에서, 다멀티플렉서 회로는 각각이 제1 펌프 세트 또는 제2 펌프 세트에 대응하는 제1 선형 조절기 서브세트를 교번하여 연결하도록 구성된 복수의 양방향 스위치를 포함한다.
몇몇 실시예에서, 메모리 디바이스는 워드 라인 램핑 동작이 완료된 후 공급을 램핑하는 것에 공급을 유지하는 것으로 스위칭하도록 복수의 양방향 스위치 중 하나를 제어하기 위해 구성된 제어기를 추가로 포함한다.
몇몇 실시예에서, 메모리 디바이스는 워드 라인 램핑 동작의 상태를 자동으로 검출하도록 구성된 검출기를 추가로 포함한다.
몇몇 실시예에서, 메모리 디바이스는 3-차원 NAND 메모리 디바이스이다.
몇몇 실시예에서, 제어기는 또한: 비동기식 다중-평면 독립 판독 동작에서 정상 시기 동안 복수의 선형 조절기로 제1 출력 전압을 공급하도록 제1 펌프 세트를 제어하며; 비동기식 다중-평면 독립 판독 동작에서 램핑 시기 동안 복수의 선형 조절기로 제2 출력 전압을 공급하도록 제2 펌프 세트를 조절하기 위해 구성된다.
몇몇 실시예에서, 제어기는 또한: 제1 판독 동작을 수신하는 것에 응답하여 제1 메모리 평면에서 제1 워드 라인의 제1 램핑 동작을 수행하도록 제1 펌프 세트 및/또는 제2 펌프 세트를 제어하고; 제1 메모리 평면에서 제1 워드 라인의 제1 램핑 동작이 완료된 후, 제2 판독 동작을 수신하는 것에 응답하여 제2 메모리 평면에서 제2 워드 라인의 제2 램핑 동작을 수행하도록 제1 펌프 세트 및/또는 제2 펌프 세트를 제어하기 위해 구성된다.
몇몇 실시예에서, 제어기는 또한: 제1 메모리 평면에서 제1 워드 라인의 제1 램핑 동작이 완료된 후, 제2 판독 동작 및 제3 판독 동작을 수신하는 것에 응답하여 제2 메모리 평면에서 제2 워드 라인의 제2 램핑 동작 및 제3 메모리 평면에서 제3 워드 라인의 제3 램핑 동작을 동시에 수행하도록 제1 펌프 세트 및/또는 제2 펌프 세트를 제어하기 위해 구성된다.
몇몇 실시예에서, 제어기는 또한: 제2 메모리 평면에서 제2 워드 라인의 제2 램핑 동작이 완료된 후, 제3 판독 동작을 수신하는 것에 응답하여 제2 메모리 평면에서 제3 워드 라인의 제3 램핑 동작을 수행하도록 제1 펌프 세트 및/또는 제2 펌프 세트를 제어하기 위해 구성된다.
본 개시의 또 다른 양상은 복수의 메모리 평면을 포함한 메모리 디바이스 상에서 비동기식 다중-평면 독립 판독 동작을 수행하기 위한 방법을 제공하며, 상기 방법은: 정상 시기 동안 복수의 선형 조절기로 제1 출력 전압을 공급하도록 복수의 메모리 평면에 결합된 제1 펌프 세트를 제어하는 단계; 램핑 시기 동안 복수의 선형 조절기로 제2 출력 전압을 공급하도록 복수의 메모리 평면에 결합된 제2 펌프 세트를 제어하는 단계; 메모리 디바이스의 복수의 메모리 평면 중 하나의 워드 라인의 제1 그룹에 대한 제1 전압 바이어스를 생성하기 위해 제1 출력 전압 또는 제2 출력 전압을 조절하도록 복수의 선형 조절기에서의 제1 선형 조절기 세트를 제어하는 단계; 및 메모리 디바이스의 복수의 메모리 평면 중 하나의 워드 라인의 제2 그룹에 대한 제2 전압 바이어스를 생성하기 위해 제1 출력 전압 또는 제2 출력 전압을 조절하도록 복수의 선형 조절기에서의 제2 선형 조절기 세트를 제어하는 단계를 포함한다.
몇몇 실시예에서, 상기 방법은: 정상 시기 동안 제2 전압을 생성하기 위해 제1 출력 전압을 조절하도록 제2 선형 조절기 서브세트를 제어하는 단계; 및 램핑 시기 동안 제2 전압을 생성하기 위해 제2 출력 전압을 조절하도록 제3 선형 조절기 서브세트를 제어하는 단계를 추가로 포함한다.
몇몇 실시예에서, 상기 방법은: 대응하는 제1 선형 조절기 서브세트를 제1 펌프 세트 또는 제2 펌프 세트에 교번하여 연결하도록 양방향 스위치를 제어하는 단계를 추가로 포함한다.
몇몇 실시예에서, 상기 방법은 워드 라인 램핑 동작이 완료된 후 공급을 램핑하는 것에서 공급을 유지하는 것으로 양방향 스위치를 제어하는 단계를 추가로 포함한다.
몇몇 실시예에서, 상기 방법은: 비동기식 다중-평면 독립 판독 동작에서 정상 시기 동안 복수의 선형 조절기로 제1 출력 전압을 공급하도록 제1 펌프 세트를 제어하는 단계; 및 비동기식 다중-평면 독립 판독 동작에서 램핑 시기 동안 복수의 선형 조절기로 제2 출력 전압을 공급하도록 제2 펌프 세트를 제어하는 단계를 추가로 포함한다.
몇몇 실시예에서, 상기 방법은: 제1 판독 동작을 수신하는 것에 응답하여 제1 메모리 평면에서 제1 워드 라인의 제1 램핑 동작을 수행하도록 제1 펌프 세트 및/또는 제2 펌프 세트를 제어하는 단계; 제1 메모리 평면에서 제1 워드 라인의 제1 램핑 동작이 완료된 후, 제2 판독 동작을 수신하는 것에 응답하여 제2 메모리 평면에서 제2 워드 라인의 제2 램핑 동작을 수행하도록 제1 펌프 세트 및/또는 제2 펌프 세트를 제어하는 단계를 추가로 포함한다.
몇몇 실시예에서, 상기 방법은: 제1 메모리 평면에서 제1 워드 라인의 제1 램핑 동작이 완료된 후, 제2 판독 동작 및 제3 판독 동작을 수신하는 것에 응답하여, 제2 메모리 평면에서 제2 워드 라인의 제2 램핑 동작 및 제3 메모리 평면에서 제3 워드 라인의 제3 램핑 동작을 동시에 수행하도록 제1 펌프 세트 및/또는 제2 펌프 세트를 제어하는 단계를 추가로 포함한다.
몇몇 실시예에서, 상기 방법은: 제2 메모리 평면에서 제2 워드 라인의 제2 램핑 동작이 완료된 후, 제3 판독 동작을 수신하는 것에 응답하여 제2 메모리 평면에서 제3 워드 라인의 제3 램핑 동작을 수행하도록 제1 펌프 세트 및/또는 제2 펌프 세트를 제어하는 단계를 추가로 포함한다.
본 개시의 또 다른 양상은 메모리 시스템을 제공하며, 상기 메모리 시스템은: 상기 개시된 메모리 디바이스, 및 비동기식 다중-평면 독립 판독 동작을 수행하도록 메모리 디바이스를 제어하기 위해 구성된 메모리 제어기를 포함한다.
특정 실시예에 대한 앞서 말한 설명은 다른 것들이, 이 기술 분야 내에 있는 지식을 이용함으로써, 과도한 실험 없이, 및 본 개시의 일반적인 개념으로부터 벗어나지 않고, 다양한 애플리케이션을 위해, 이러한 특정 실시예를 쉽게 수정하고 및/또는 적응시킬 수 있는 본 개시의 일반적인 특징을 완전히 드러낼 것이다. 그러므로, 이러한 적응화 및 수정은 본원에 제공된 개시 및 안내에 기초하여, 개시된 실시예의 등가물의 의미 및 범위 내에 있도록 의도된다. 본원에서 어법 또는 전문 용어는 제한이 아닌 설명의 목적을 위한 것이며, 따라서 본 명세서의 전문 용어 또는 어법은 개시 및 안내를 고려하여 숙련자에 의해 해석될 것이라는 것이 이해될 것이다.
본 개시의 실시예는 특정된 기능 및 그것의 관계의 구현을 예시한 기능적 빌딩 블록의 도움으로 상기 설명되었다. 이들 기능적 빌딩 블록의 경계는 본원에서 설명의 편리함을 위해 임의로 정의되었다. 대안적인 경계는 특정된 기능 및 그 관계가 적절히 수행되는 한 정의될 수 있다.
요약 및 관념 섹션은 발명자(들)에 의해 고려된 것으로서 본 개시의 모두가 아닌 하나 이상의 대표적인 실시예를 제시할 수 있으며, 따라서 임의의 방식으로 본 개시 및 첨부된 청구항을 제한하도록 의도되지 않는다.
본 개시의 폭 및 범위는 상기 설명된 대표적인 실시예 중 임의의 것에 의해 제한되지 않아야 하며, 단지 이어지는 청구항 및 그것의 등가물에 따라서만 정의되어야 한다.

Claims (41)

  1. 메모리 디바이스로서,
    복수의 메모리 평면;
    상기 복수의 메모리 평면과 결합되며, 정상 시기(steady phase) 동안 복수의 선형 조절기로 제1 출력 전압을 공급하도록 구성된 제1 펌프 세트; 및
    상기 복수의 메모리 평면과 결합되며, 램핑 시기(ramping phase) 동안 상기 복수의 선형 조절기로 제2 출력 전압을 공급하도록 구성된 제2 펌프 세트
    를 포함하며;
    상기 복수의 선형 조절기는:
    상기 복수의 메모리 평면의 워드 라인의 제1 그룹에 대한 제1 전압 바이어스를 생성하기 위해 상기 제1 출력 전압 또는 상기 제2 출력 전압을 조절하도록 구성된 제1 선형 조절기 세트, 및
    상기 복수의 메모리 평면의 워드 라인의 제2 그룹에 대한 제2 전압 바이어스를 생성하기 위해 상기 제1 출력 전압 또는 상기 제2 출력 전압을 조절하도록 구성된 제2 선형 조절기 세트
    를 포함하는, 메모리 디바이스.
  2. 제1항에 있어서,
    상기 복수의 메모리 평면의 각각은 그에 대응하는 비트 라인과 결합한 복수의 메모리 스트링을 포함하며;
    상기 워드 라인의 제1 그룹은 상기 워드 라인의 제2 그룹에 비교하여 메모리 디바이스의 판독 동작의 스트링 전류에 더 높은 영향을 주는, 메모리 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 워드 라인의 제1 그룹은 하나 이상의 선택된 워드 라인, 및 상기 하나 이상의 선택된 워드 라인의 직접 이웃 워드 라인을 포함하는, 메모리 디바이스.
  4. 제1항 또는 제2항에 있어서,
    상기 워드 라인의 제2 그룹은 하나 이상의 더미 워드 라인, 또는 하나 이상의 특별 워드 라인을 포함하는, 메모리 디바이스.
  5. 제1항에 있어서,
    상기 제1 선형 조절기 세트는 각각이 상기 복수의 메모리 평면 중 하나에 대응하는 복수의 제1 선형 조절기 서브세트를 포함하는, 메모리 디바이스.
  6. 제1항 또는 제5항에 있어서,
    상기 제2 선형 조절기 세트는:
    상기 정상 시기 동안 제2 전압 바이어스를 생성하기 위해 상기 제1 출력 전압을 조절하도록 구성된 제2 선형 조절기 서브세트; 및
    상기 램핑 시기 동안 상기 제2 전압 바이어스를 생성하기 위해 상기 제2 출력 전압을 조절하도록 구성된 제3 선형 조절기 서브세트
    를 포함하는,
    메모리 디바이스.
  7. 제1항에 있어서,
    상기 제1 및 제2 펌프 세트와 상기 제1 선형 조절기 세트 사이에 연결된 다멀티플렉서 회로를 더 포함하는 메모리 디바이스.
  8. 제7항에 있어서,
    상기 다멀티플렉서 회로는 각각이 상기 제1 펌프 세트 또는 상기 제2 펌프 세트에 대응하는 제1 선형 조절기 서브세트를 교번하여 연결하도록 구성된 복수의 양방향 스위치를 포함하는, 메모리 디바이스.
  9. 제1항에 있어서,
    워드 라인 램핑 동작이 완료된 후 공급을 램핑하는 것에서 공급을 유지하는 것으로 스위칭하도록 상기 복수의 양방향 스위치 중 하나를 제어하도록 구성된 제어기를 더 포함하는 메모리 디바이스.
  10. 제10항에 있어서,
    워드 라인 램핑 동작의 상태를 자동으로 검출하도록 구성된 검출기를 더 포함하는 메모리 디바이스.
  11. 제1항에 있어서,
    상기 메모리 디바이스는 3-차원 NAND 메모리 디바이스인, 메모리 디바이스.
  12. 제9항에 있어서,
    상기 제어기는 또한:
    비동기식 다중-평면 독립 판독 동작에서 정상 시기 동안 상기 복수의 선형 조절기로 상기 제1 출력 전압을 공급하도록 상기 제1 펌프 세트를 제어하며;
    상기 비동기식 다중-평면 독립 판독 동작에서 램핑 시기 동안 상기 복수의 선형 조절기로 상기 제2 출력 전압을 공급하도록 상기 제2 펌프 세트를 제어하도록 구성되는, 메모리 디바이스.
  13. 제9항에 있어서,
    상기 제어기는 또한:
    제1 판독 동작을 수신하는 것에 응답하여 제1 메모리 평면에서 제1 워드 라인의 제1 램핑 동작을 수행하도록 상기 제1 펌프 세트 및/또는 상기 제2 펌프 세트를 제어하며;
    상기 제1 메모리 평면에서 제1 워드 라인의 제1 램핑 동작이 완료된 후, 제2 판독 동작을 수신하는 것에 응답하여 제2 메모리 평면에서 제2 워드 라인의 제2 램핑 동작을 수행하도록 상기 제1 펌프 세트 및/또는 상기 제2 펌프 세트를 제어하도록 구성되는, 메모리 디바이스.
  14. 제13항에 있어서,
    상기 제어기는 또한:
    상기 제1 메모리 평면에서 제1 워드 라인의 제1 램핑 동작이 완료된 후, 제2 판독 동작 및 제3 판독 동작을 수신하는 것에 응답하여 제2 메모리 평면에서 제2 워드 라인의 제2 램핑 동작 및 제3 메모리 평면에서 제3 워드 라인의 제3 램핑 동작을 동시에 수행하도록 상기 제1 펌프 세트 및/또는 상기 제2 펌프 세트를 제어하도록 구성되는, 메모리 디바이스.
  15. 제13항에 있어서,
    상기 제어기는 또한:
    상기 제2 메모리 평면에서 제2 워드 라인의 제2 램핑 동작이 완료된 후, 제3 판독 동작을 수신하는 것에 응답하여 제2 메모리 평면에서 제3 워드 라인의 제3 램핑 동작을 수행하도록 상기 제1 펌프 세트 및/또는 상기 제2 펌프 세트를 제어하도록 구성되는, 메모리 디바이스.
  16. 복수의 메모리 평면을 포함한 메모리 디바이스 상에서 비동기식 다중-평면 독립 판독 동작을 수행하기 위한 방법으로서,
    정상 시기 동안 복수의 선형 조절기로 제1 출력 전압을 공급하도록 상기 복수의 메모리 평면에 결합된 제1 펌프 세트를 제어하는 단계;
    램핑 시기 동안 상기 복수의 선형 조절기로 제2 출력 전압을 공급하도록 상기 복수의 메모리 평면에 결합된 제2 펌프 세트를 제어하는 단계;
    상기 메모리 디바이스의 복수의 메모리 평면 중 하나의 워드 라인의 제1 그룹에 대한 제1 전압 바이어스를 생성하기 위해 상기 제1 출력 전압 또는 상기 제2 출력 전압을 조절하도록 상기 복수의 선형 조절기에서의 제1 선형 조절기 세트를 제어하는 단계; 및
    상기 메모리 디바이스의 복수의 메모리 평면 중 하나의 워드 라인의 제2 그룹에 대한 제2 전압 바이어스를 생성하기 위해 상기 제1 출력 전압 또는 상기 제2 출력 전압을 조절하도록 상기 복수의 선형 조절기에서의 제2 선형 조절기 세트를 제어하는 단계
    를 포함하는 방법.
  17. 제16항에 있어서,
    상기 복수의 메모리 평면은 그에 대응하는 비트 라인과 결합한 복수의 메모리 스트링을 포함하며, 상기 워드 라인의 제1 그룹은 상기 워드 라인의 제2 그룹에 비교하여 상기 메모리 디바이스의 판독 동작의 스트링 전류에 더 높은 영향을 주는, 방법.
  18. 제16항에 있어서,
    상기 워드 라인의 제1 그룹은 하나 이상의 선택된 워드 라인, 및 상기 하나 이상의 선택된 워드 라인의 직접 이웃 워드 라인을 포함하는, 방법.
  19. 제16항에 있어서,
    상기 워드 라인의 제2 그룹은 하나 이상의 더미 워드 라인, 또는 하나 이상의 특별 워드 라인을 포함하는, 방법.
  20. 제16항에 있어서,
    상기 정상 시기 동안 상기 제2 전압 바이어스를 생성하기 위해 상기 제1 출력 전압을 조절하도록 제2 선형 조절기 서브세트를 제어하는 단계; 및
    상기 램핑 시기 동안 상기 제2 전압 바이어스를 생성하기 위해 상기 제2 출력 전압을 조절하도록 제3 선형 조절기 서브세트를 제어하는 단계
    를 더 포함하는 방법.
  21. 제16항에 있어서,
    상기 제1 펌프 세트로 또는 상기 제2 펌프 세트로 대응하는 제1 선형 조절기 서브세트를 교번하여 연결하도록 양방향 스위치를 제어하는 단계를 더 포함하는 방법.
  22. 제21항에 있어서,
    워드 라인 램핑 동작이 완료된 후 공급을 램핑하는 것에서 공급을 유지하는 것으로 스위칭하도록 상기 양방향 스위치를 제어하는 단계를 더 포함하는 방법.
  23. 제16항에 있어서,
    비동기식 다중-평면 독립 판독 동작에서 정상 시기 동안 상기 복수의 선형 조절기로 상기 제1 출력 전압을 공급하도록 상기 제1 펌프 세트를 제어하는 단계; 및
    상기 비동기식 다중-평면 독립 판독 동작에서 램핑 시기 동안 상기 복수의 선형 조절기로 상기 제2 출력 전압을 공급하도록 상기 제2 펌프 세트를 제어하는 단계
    를 더 포함하는 방법.
  24. 제16항에 있어서,
    제1 판독 동작을 수신하는 것에 응답하여 제1 메모리 평면에서 제1 워드 라인의 제1 램핑 동작을 수행하도록 상기 제1 펌프 세트 및/또는 상기 제2 펌프 세트를 제어하는 단계; 및
    상기 제1 메모리 평면에서 제1 워드 라인의 제1 램핑 동작이 완료된 후, 제2 판독 동작을 수신하는 것에 응답하여 제2 메모리 평면에서 제2 워드 라인의 제2 램핑 동작을 수행하도록 상기 제1 펌프 세트 및/또는 상기 제2 펌프 세트를 제어하는 단계
    를 더 포함하는 방법.
  25. 제24항에 있어서,
    상기 제1 메모리 평면에서 상기 제1 워드 라인의 제1 램핑 동작이 완료된 후, 제2 판독 동작 및 제3 판독 동작을 수신하는 것에 응답하여 제2 메모리 평면에서 제2 워드 라인의 제2 램핑 동작 및 제3 메모리 평면에서 제3 워드 라인의 제3 램핑 동작을 동시에 수행하도록 상기 제1 펌프 세트 및/또는 상기 제2 펌프 세트를 제어하는 단계를 더 포함하는 방법.
  26. 제24항에 있어서,
    상기 제2 메모리 평면에서 상기 제2 워드 라인의 제2 램핑 동작이 완료된 후, 제3 판독 동작을 수신하는 것에 응답하여 제2 메모리 평면에서 제3 워드 라인의 제3 램핑 동작을 수행하도록 상기 제1 펌프 세트 및/또는 상기 제2 펌프 세트를 제어하는 단계를 더 포함하는 방법.
  27. 메모리 시스템에 있어서,
    메모리 디바이스; 및
    비동기식 다중-평면 독립 판독 동작을 수행하도록 상기 메모리 디바이스를 제어하기 위해 구성된 메모리 제어기
    를 포함하고,
    상기 메모리 디바이스는,
    복수의 메모리 평면;
    정상 시기 동안 복수의 선형 조절기로 제1 출력 전압을 공급하도록 구성된 제1 펌프 세트; 및
    램핑 시기 동안 상기 복수의 선형 조절기로 제2 출력 전압을 공급하도록 구성된 제2 펌프 세트
    를 포함하며;
    상기 복수의 선형 조절기는:
    워드 라인의 제1 그룹에 대한 제1 전압 바이어스를 생성하기 위해 상기 제1 출력 전압 또는 상기 제2 출력 전압을 조절하도록 구성된 제1 선형 조절기 세트, 및
    워드 라인의 제2 그룹에 대한 제2 전압 바이어스를 생성하기 위해 상기 제1 출력 전압 또는 상기 제2 출력 전압을 조절하도록 구성된 제2 선형 조절기 세트
    를 포함하는,
    메모리 시스템.
  28. 제27항에 있어서,
    상기 복수의 메모리 평면의 각각은 그에 대응하는 비트 라인과 결합한 복수의 메모리 스트링을 포함하며;
    상기 워드 라인의 제1 그룹은 워드 라인의 제2 그룹에 비교하여 상기 메모리 디바이스의 판독 동작의 스트링 전류에 더 높은 영향을 주는, 메모리 시스템.
  29. 제27항 또는 제28항에 있어서,
    상기 워드 라인의 제1 그룹은 하나 이상의 선택된 워드 라인, 및 상기 하나 이상의 선택된 워드 라인의 직접 이웃 워드 라인을 포함하는, 메모리 시스템.
  30. 제27항 또는 제28항에 있어서,
    상기 워드 라인의 제2 그룹은 하나 이상의 더미 워드 라인, 또는 하나 이상의 특별 워드 라인을 포함하는, 메모리 시스템.
  31. 제27항에 있어서,
    상기 제1 선형 조절기 세트는 각각이 상기 복수의 메모리 평면 중 하나에 대응하는 복수의 제1 선형 조절기 서브세트를 포함하는, 메모리 시스템.
  32. 제27항 또는 제31항에 있어서,
    상기 제2 선형 조절기 세트는:
    상기 정상 시기 동안 상기 제2 전압 바이어스를 생성하기 위해 상기 제1 출력 전압을 조절하도록 구성된 제2 선형 조절기 서브세트; 및
    상기 램핑 시기 동안 상기 제2 전압 바이어스를 생성하기 위해 상기 제2 출력 전압을 조절하도록 구성된 제3 선형 조절기 서브세트
    를 포함하는, 메모리 시스템.
  33. 제27항에 있어서,
    상기 메모리 디바이스는 상기 제1 및 제2 펌프 세트와 상기 제1 선형 조절기 세트 사이에 연결된 다멀티플렉서 회로를 더 포함하는, 메모리 시스템.
  34. 제33항에 있어서,
    상기 다멀티플렉서 회로는 각각이 상기 제1 펌프 세트 또는 상기 제2 펌프 세트에 대응하는 제1 선형 조절기 서브세트를 교번하여 연결하도록 구성된 복수의 양방향 스위치를 포함하는, 메모리 시스템.
  35. 제27항에 있어서,
    워드 라인 램핑 동작이 완료된 후 공급을 램핑하는 것에서 공급을 유지하는 것으로 스위칭하도록 상기 복수의 양방향 스위치 중 하나를 제어하기 위해 구성된 제어기를 더 포함하는, 메모리 시스템.
  36. 제35항에 있어서,
    상기 워드 라인 램핑 동작의 상태를 자동으로 검출하도록 구성된 검출기를 더 포함하는, 메모리 시스템.
  37. 제27항에 있어서
    상기 메모리 디바이스는 3-차원 NAND 메모리 디바이스인, 메모리 시스템.
  38. 제35항에 있어서,
    상기 제어기는 또한:
    비동기식 다중-평면 독립 판독 동작에서 정상 시기 동안 상기 복수의 선형 조절기로 상기 제1 출력 전압을 공급하도록 상기 제1 펌프 세트를 제어하며,
    상기 비동기식 다중-평면 독립 판독 동작에서 램핑 시기 동안 상기 복수의 선형 조절기로 제2 출력 전압을 공급하도록 상기 제2 펌프 세트를 제어하도록 구성되는,
    메모리 시스템.
  39. 제35항에 있어서,
    상기 제어기는 또한:
    제1 판독 동작을 수신하는 것에 응답하여 제1 메모리 평면에서 제1 워드 라인의 제1 램핑 동작을 수행하도록 상기 제1 펌프 세트 및/또는 제2 펌프 세트를 제어하며;
    상기 제1 메모리 평면에서 상기 제1 워드 라인의 제1 램핑 동작이 완료된 후, 제2 판독 동작을 수신하는 것에 응답하여 제2 메모리 평면에서 제2 워드 라인의 제2 램핑 동작을 수행하도록 상기 제1 펌프 세트 및/또는 상기 제2 펌프 세트를 제어하도록 구성되는,
    메모리 시스템.
  40. 제39항에 있어서,
    상기 제어기는 또한:
    상기 제1 메모리 평면에서 상기 제1 워드 라인의 제1 램핑 동작이 완료된 후, 제2 판독 동작 및 제3 판독 동작을 수신하는 것에 응답하여 제2 메모리 평면에서 제2 워드 라인의 제2 램핑 동작 및 제3 메모리 평면에서 제3 워드 라인의 제3 램핑 동작을 동시에 수행하도록 상기 제1 펌프 세트 및/또는 제2 펌프 세트를 제어하도록 구성되는, 메모리 시스템.
  41. 제39항에 있어서,
    상기 제어기는 또한:
    상기 제2 메모리 평면에서 상기 제2 워드 라인의 제2 램핑 동작이 완료된 후, 제3 판독 동작을 수신하는 것에 응답하여 제2 메모리 평면에서 제3 워드 라인의 제3 램핑 동작을 수행하도록 상기 제1 펌프 세트 및/또는 상기 제2 펌프 세트를 제어하도록 구성되는, 메모리 시스템.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835420A (en) * 1997-06-27 1998-11-10 Aplus Flash Technology, Inc. Node-precise voltage regulation for a MOS memory system
KR100362700B1 (ko) 2000-02-03 2002-11-27 삼성전자 주식회사 반도체 메모리 장치의 전압 레귤레이터 회로
US6522193B2 (en) * 2000-12-19 2003-02-18 Hynix Semiconductor Inc. Internal voltage generator for semiconductor memory device
JP2010108541A (ja) 2008-10-29 2010-05-13 Samsung Electronics Co Ltd 不揮発性半導体記憶装置の書込み方法および書込み装置
US10579458B2 (en) * 2015-11-13 2020-03-03 Sandisk Technologies Llc Data logger
CN106843744B (zh) * 2015-12-03 2020-05-26 群联电子股份有限公司 数据程序化方法与存储器储存装置
US9698676B1 (en) * 2016-03-11 2017-07-04 Sandisk Technologies Llc Charge pump based over-sampling with uniform step size for current detection
KR102477267B1 (ko) * 2017-11-14 2022-12-13 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
JP6592126B2 (ja) * 2018-02-09 2019-10-16 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． ビット線電源供給装置
US10504562B2 (en) * 2018-03-12 2019-12-10 Micron Technology, Inc. Power management integrated circuit load switch driver with dynamic biasing
US10877696B2 (en) * 2019-03-28 2020-12-29 Intel Corporation Independent NAND memory operations by plane
US10796773B1 (en) * 2019-05-14 2020-10-06 Micron Technolgy, Inc. Memory devices including voltage generation systems
US10867684B1 (en) 2019-08-29 2020-12-15 Micron Technology, Inc. Driving access lines to target voltage levels
WO2022094901A1 (en) * 2020-11-06 2022-05-12 Yangtze Memory Technologies Co., Ltd. Pseudo asynchronous multi-plane independent read
US11443816B2 (en) * 2020-12-01 2022-09-13 Micron Technology, Inc. Managing digitally-controlled charge pump operation in a memory sub-system

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