TW202303616A - 記憶體元件及其操作方法 - Google Patents

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Abstract

記憶體元件包括第一幫浦集，第一幫浦集與多個記憶體面耦合，並且被配置為在穩定階段期間將第一輸出電壓供應到多個線性調節器；及第二幫浦集，第二幫浦集與多個記憶體面耦合，並且被配置為在斜變階段期間將第二輸出電壓供應到多個線性調節器。多個線性調節器可以包括：第一線性調節器集，第一線性調節器集被配置為調節第一輸出電壓或第二輸出電壓，生成用於多個記憶體面的第一組字元線的第一電壓偏置；及第二線性調節器集，第二線性調節器集被配置為調節第一輸出電壓或第二輸出電壓，以生成用於多個記憶體面的第二組字元線的第二電壓偏置。

Description

記憶體元件及其操作方法
本揭露涉及半導體技術領域，並且更特別地，涉及用於對三維（3D）記憶體執行非同步多面獨立讀取操作的方法。
隨著記憶體元件縮小到更小的晶片大小以降低製造成本並且增加存儲密度，面記憶體單元的縮放面臨由於製程技術限制及可靠性問題的挑戰。三維（3D）記憶體架構可以解決面記憶體單元中的密度和性能限制。在3D NAND記憶體中，一個晶片可以包括可以獨立地執行NAND操作（例如，讀取、寫入和抹除）的複數個晶片。每個晶片可以包括複數個記憶體面，並且每個記憶體面可以包括垂直地堆疊的複數個記憶體單元，以增加每單位面積的存儲容量，其中，可以從共用字元線定址記憶體單元。
非同步多面獨立（AMPI）讀取（其意味著晶片中的複數個記憶體面也可以執行非同步獨立讀取操作）是3D NAND上用於加速隨機讀取性能的重要特徵。在非同步獨立讀取過程期間，在對複數個電荷幫浦執行斜變操作以斜升所有未選定的字元線時，3D NAND元件可能具有大的電容性負荷。在斜變操作開始處，可以通過3D NAND元件中的複數個記憶體面的電荷共用來下拉複數個電荷幫浦的輸出。為了支持AMPI，常規方案是複製類比資源，使得每個面可以具有其自己的驅動電路（例如，幫浦和線性調節器等）以供應字元線偏置。
本揭露中描述了用於對其執行非同步多面獨立讀取操作的三維（3D）記憶體元件和方法的實施例。
本揭露的一個方面提供了一種記憶體元件，包括：複數個記憶體面；第一幫浦集，第一幫浦集與複數個記憶體面耦合，並且被配置為在穩定階段期間將第一輸出電壓供應到複數個線性調節器；以及第二幫浦集，第二幫浦集與複數個記憶體面耦合，並且被配置為在斜變階段期間將第二輸出電壓供應到複數個線性調節器；其中，複數個線性調節器包括：第一線性調節器集，第一線性調節器集被配置為調節第一輸出電壓或第二輸出電壓，以生成用於複數個記憶體面的第一組字元線的第一電壓偏置，以及第二線性調節器集，第二線性調節器集被配置為調節第一輸出電壓或第二輸出電壓，以生成用於複數個記憶體面的第二組字元線的第二電壓偏置。
在一些實施例中，複數個記憶體面中的每一個包括對應地與位元線耦合的複數個記憶體串；以及與第二組字元線相比，第一組字元線對記憶體元件的讀取操作的串電流具有較高影響。
在一些實施例中，第一組字元線包括一條或多條選定的字元線以及一條或多條選定的字元線的直接相鄰的字元線。
在一些實施例中，第二組字元線包括一條或多條虛設字元線或者一條或多條專用字元線。
在一些實施例中，第一線性調節器集包括複數個第一線性調節器子集，複數個第一線性調節器子集均對應於複數個記憶體面中的一個記憶體面。
在一些實施例中，第二線性調節器集包括：第二線性調節器子集，第二線性調節器子集被配置為在穩定階段期間調節第一輸出電壓，以生成第二電壓偏置；以及第三線性調節器子集，第三線性調節器子集被配置為在斜變階段期間調節第二輸出電壓，以生成第二電壓偏置。
在一些實施例中，記憶體元件還包括多工器電路，多工器電路連接在第一幫浦集與第一線性調節器集之間並且連接在第二幫浦集與第一線性調節器集之間。
在一些實施例中，多工器電路包括複數個雙向開關，複數個雙向開關均被配置為交替地將對應的第一線性調節器子集連接到第一幫浦集或第二幫浦集。
在一些實施例中，記憶體元件還包括控制器，控制器被配置為控制複數個雙向開關中的一個雙向開關，以在字元線斜變操作完成之後從斜變電源切換到保持電源。
在一些實施例中，記憶體元件還包括檢測器，檢測器被配置為自動地檢測字元線斜變操作的狀態。
在一些實施例中，記憶體元件是三維NAND記憶體元件。
在一些實施例中，控制器還被配置為：控制第一幫浦集，以在非同步多面獨立讀取操作中的穩定階段期間將第一輸出電壓供應到複數個線性調節器；以及控制第二幫浦集，以在非同步多面獨立讀取操作中的斜變階段期間將第二輸出電壓供應到複數個線性調節器。
在一些實施例中，控制器還被配置為：回應於接收到第一讀取操作，控制第一幫浦集和/或第二幫浦集，以執行第一記憶體面中的第一字元線的第一斜變操作；在完成第一記憶體面中的第一字元線的第一斜變操作之後，回應於接收到第二讀取操作，控制第一幫浦集和/或第二幫浦集，以執行第二記憶體面中的第二字元線的第二斜變操作。
在一些實施例中，控制器還被配置為：在完成第一記憶體面中的第一字元線的第一斜變操作之後，回應於接收到第二讀取操作和第三讀取操作，控制第一幫浦集和/或第二幫浦集，以同時地執第二記憶體面中的第二字元線的第二斜變操作和第三記憶體面中的第三字元線的第三斜變操作。
在一些實施例中，控制器還被配置為：在完成第二記憶體面中的第二字元線的第二斜變操作之後，回應於接收到第三讀取操作，控制第一幫浦集和/或第二幫浦集，以執行第三記憶體面中的第三字元線的第三斜變操作。
本揭露的另一方面提供了一種用於對包括複數個記憶體面的記憶體元件執行非同步多面獨立讀取操作的方法，包括：控制耦合到複數個記憶體面的第一幫浦集，以在穩定階段期間將第一輸出電壓供應到複數個線性調節器；控制耦合到複數個記憶體面的第二幫浦集，以在斜變階段期間將第二輸出電壓供應到複數個線性調節器；控制複數個線性調節器中的第一線性調節器集，以調節第一輸出電壓或第二輸出電壓，以生成用於記憶體元件的複數個記憶體面中的一個記憶體面的第一組字元線的第一電壓偏置，以及控制複數個線性調節器中的第二線性調節器集，以調節第一輸出電壓或第二輸出電壓，以生成用於記憶體元件的複數個記憶體面中的一個記憶體面的第二組字元線的第二電壓偏置。
在一些實施例中，方法進一步包括：控制第二線性調節器子集，以在穩定階段期間調節第一輸出電壓，以生成第二電壓偏置；以及控制第三線性調節器子集，以在斜變階段期間調節第二輸出電壓，以生成第二電壓偏置。
在一些實施例中，方法還包括控制雙向開關，以交替地將對應的第一線性調節器子集連接到第一幫浦集或第二幫浦集。
在一些實施例中，方法還包括控制雙向開關，以在完成字元線斜變操作之後從斜變電源切換到保持電源。
在一些實施例中，方法進一步包括：控制第一幫浦集，以在非同步多面獨立讀取操作中的穩定階段期間將第一輸出電壓供應到複數個線性調節器；以及控制第二幫浦集，以在非同步多面獨立讀取操作中的斜變階段期間將第二輸出電壓供應到複數個線性調節器。
在一些實施例中，方法進一步包括：回應於接收到第一讀取操作，控制第一幫浦集和/或第二幫浦集，以執行第一記憶體面中的第一字元線的第一斜變操作；在完成第一記憶體面中的第一字元線的第一斜變操作之後，回應於接收到第二讀取操作，控制第一幫浦集和/或第二幫浦集，以執行第二記憶體面中的第二字元線的第二斜變操作。
在一些實施例中，方法進一步包括：在完成第一記憶體面中的第一字元線的第一斜變操作之後，回應於接收到第二讀取操作和第三讀取操作，控制第一幫浦集和/或第二幫浦集，以同時地執第二記憶體面中的第二字元線的第二斜變操作和第三記憶體面中的第三字元線的第三斜變操作。
在一些實施例中，方法進一步包括：在完成第二記憶體面中的第二字元線的第二斜變操作之後，回應於接收到第三讀取操作，控制第一幫浦集和/或第二幫浦集，以執行第三記憶體面中的第三字元線的第三斜變操作。
本揭露的另一方面提供了一種記憶體系統，包括：上文公開的記憶體元件和記憶體控制器，記憶體控制器被配置為控制記憶體元件，以執行非同步多面獨立讀取操作。
本領域具有通常知識者根據本揭露的說明書、權利要求和圖式可以理解本揭露的其他方面。
儘管討論了具體的構造和佈置，但是應當理解，這樣做僅僅是出於說明的目的。相關領域的具有通常知識者將認識到，在不脫離本揭露的精神和範圍的情況下，可以使用其他構造和佈置。對於相關領域的具有通常知識者來說，顯然本揭露也可以用於各種其他應用。
應當注意，在本說明書中對“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等的引用指示所描述的實施例包括特定的特徵、結構或特性，但是每個實施例可以不必包括特定的特徵、結構或特性。此外，這樣的短語未必是指同一實施例。此外，在結合實施例描述特定的特徵、結構或特性時，無論是否明確描述，結合其他實施例實現這樣的特徵、結構或特性都將在相關領域的具有通常知識者的知識範圍之內。
一般地，術語可以至少部分地從上下文中的使用來理解。例如，至少部分地取決於上下文，如本文所使用的術語“一個或複數個”可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，諸如“一”或“所述”的術語同樣可以被理解為傳達單數用法或傳達複數用法，這至少部分地取決於上下文。另外，術語“基於”可以被理解為不一定旨在傳達排他的一組因素，並且可以代替地允許存在不一定明確地描述的附加因素，這同樣至少部分地取決於上下文。
應當容易理解，在本揭露中的“在…上”、“在…上方”和“在…之上”的含義應該以最廣泛的方式來解釋，使得“在…上”不僅意味著“直接在某物上”，而且還包括“在某物上”並且其間具有中間特徵或層的含義。此外“在…上方”或“在…之上”不僅意味著在某物“上方”或“之上”的含義，而且還可以包括在某物“上方”或“之上”並且其間不具中間特徵或層（即，直接在某物上）。
此外，空間相對術語，例如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等在本文中為了便於描述可以用於描述一個元件或特徵與另一個（或複數個）元件或特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了圖中描繪的取向之外的在元件使用或製程步驟中的不同取向。裝置可以以其他方式定向（旋轉90度或在其他取向下），並且本文所使用的空間相對描述詞也可以被相應地進行解釋。
如本文所用，術語“基底”是指在其上添加後續材料層的材料。基底包括“頂”表面和“底”表面。基底的正表面通常是形成半導體元件的地方，並且因此半導體元件形成在基底的頂側處，除非另有說明。底表面與正表面相對，並且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。添加在基底的頂部上的材料可以被圖案化，也可以保持不被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠、或藍寶石晶片等非導電材料製成。
如本文所用，術語“層”是指包括具有厚度的區域的材料部分。層具有頂側和底側，其中層的底側相對接近基底並且頂側相對遠離基底。層可以在整個上層結構或下層結構之上延伸，或者可以擁有小於下層結構或上層結構的範圍的範圍。此外，層可以是均勻或不均勻的連續結構的區域，其厚度小於連續結構的厚度。例如，層可以位於在連續結構的頂表面與底表面之間的或在連續結構的頂表面和底表面處的任何一組水平面之間。層可以水準地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以在其中包括一個或複數個層，和/或可以在其上、其上方和/或其下方具有一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導電和接觸層（其中形成觸點、互連線、和/或垂直互連接入（VIA））以及一個或複數個電介質層。
在本揭露中，為了便於描述，“層面”用於指沿垂直方向具有基本相同高度的元件。例如，字元線和下層閘極電介質層可以被稱為“層面”，字元線和下層絕緣層可以一起可以被稱為“層面”，具有基本相同高度的字元線可以被稱為“字元線層面”或者類似者，等等。
如本文所用，術語“標稱/標稱地”是指在產品或製程的設計階段期間設置的用於部件或製程步驟的特性或參數的期望值或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能由於製造製程或公差的微小變化而產生。如本文所用，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語“大約”可以指示在例如值的10%到30%內變化的給定量的值（例如，值的±10%、±20%或±30%）。
在本揭露中，術語“水準的/水準地/橫向的/橫向地”意味著標稱地平行於基底的橫向表面，並且術語“垂直的”或“垂直地”意味著標稱地垂直於基底的橫向表面。
如本文所用，術語“3D記憶體”是指一種在橫向定向的基底上具有垂直取向的記憶體單元電晶體串（本文稱為“記憶體串”，例如NAND串）的三維（3D）半導體元件，其使得記憶體串相對於基底在垂直方向上延伸。
圖1A示出了根據本揭露的一些方面的具有記憶體元件的示例性系統100的塊圖。系統100可以是行動電話、臺式電腦、膝上型電腦、平板電腦、車輛電腦、遊戲控制台、印表機、定位設備、可穿戴電子設備、智慧感測器、虛擬實境（VR）設備、增強現實（AR）設備或者其中具有儲存器的任何其他合適的電子設備。如圖1A中所示，系統100可以包括主機108和儲存系統102，儲存系統102具有一個或複數個記憶體元件104和記憶體控制器106。主機108可以是電子設備的處理器（例如，中央處理單元（CPU））或者片上系統（SoC）（例如，應用處理器（AP））。主機108可以被配置為將資料發送到記憶體元件104或從記憶體元件104接收資料。
記憶體元件104可以是本文公開的任何記憶體元件，例如，NAND快閃記憶體記憶體元件。與本揭露的範圍一致，記憶體控制器106可以控制對記憶體元件104的多遍程式設計，使得在多遍程式設計的非最後的程式設計遍中，在所有記憶體單元（即使是通過了相應的驗證操作的那些記憶體單元）上使能NGS操作。週邊電路（例如，字元線驅動器）可以將低電壓（例如，地（GND）電壓）施加在耦合到選定的字元線的每個記憶體串的DSG上，並且可以將低電壓或負電壓施加到選定的字元線上，以在非最後的程式設計遍期間在耦合到選定的字元線的所有記憶體單元上使能NGS操作。
根據一些實施方式，記憶體控制器106耦合到記憶體元件104和主機108，並且被配置為控制記憶體元件104。記憶體控制器106可以管理存儲在記憶體元件104中的資料，並且與主機108通信。在一些實施方式中，記憶體控制器106被設計為用於在低占空比環境中操作，如安全數位（SD）卡、緊湊型快閃記憶體（CF）卡、通用序列匯流排（USB）快閃記憶體驅動器、或用於在諸如個人計算器、數位相機、行動電話等的電子設備中使用的其他介質。在一些實施方式中，記憶體控制器106被設計為用於在高占空比環境SSD或嵌入式多媒體卡（eMMC）中操作，SSD或eMMC用作諸如智慧型電話、平板電腦、膝上型電腦等的移動設備的資料儲存器以及企業存儲陣列。記憶體控制器106可以被配置為控制記憶體元件104的操作，例如讀取、抹除和程式設計操作。記憶體控制器106還可以被配置為管理關於存儲在或要存儲在記憶體元件104中的資料的各種功能，包括但不限於壞塊管理、垃圾收集、邏輯到物理位址轉換、損耗均衡等。在一些實施方式中，記憶體控制器106還被配置為處理關於從記憶體元件104讀取的或者被寫入到記憶體元件104的資料的改錯碼（ECC）。記憶體控制器106還可以執行任何其他合適的功能，例如，程式設計記憶體元件104。記憶體控制器106可以根據特定通信協定與外部設備（例如，主機108）通信。例如，記憶體控制器106可以通過各種介面協定中的至少一種與外部設備通信，介面協定例如USB協定、MMC協定、週邊部件互連（PCI）協議、PCI高速（PCI-E）協定、高級技術附件（ATA）協定、串列ATA協定、併行ATA協定、小型電腦小型介面（SCSI）協定、增強型小型磁片介面（ESDI）協定、集成驅動電子設備（IDE）協定、Firewire協定等。
記憶體控制器106和一個或複數個記憶體元件104可以集成到各種類型的存放裝置中，例如，包括在相同封裝（例如，通用快閃記憶體存儲（UFS）封裝或eMMC封裝）中。也就是說，記憶體系統102可以實施並且封裝到不同類型的終端電子產品中。在如圖1B中所示的一個示例中，記憶體控制器106和單個記憶體元件104可以集成到記憶體卡112中。記憶體卡112可以包括PC卡（PCMCIA，個人電腦記憶體卡國際協會）、CF卡、智能媒體（SM）卡、記憶體棒、多媒體卡（MMC、RS-MMC、MMCmicro）、SD卡（SD、miniSD、microSD、SDHC）、UFS等。記憶體卡112還可以包括將記憶體卡112與主機（例如，圖1A中的主機108）耦合的記憶體卡連接器114。在如圖1C中所示的另一示例中，記憶體控制器106和複數個記憶體元件104可以集成到SSD（固態硬碟）116中。SSD 116還可以包括將SSD 116與主機（例如，圖1A中的主機108）耦合的SSD連接器118。在一些實施方式中，SSD 116的存儲容量和/或操作速度大於記憶體卡112的存儲容量和/或操作速度。
圖2示出了具有記憶體單元陣列202和週邊電路的示例性記憶體元件104（例如，NAND快閃記憶體記憶體）的示圖，週邊電路包括頁緩衝器204、行解碼器/位元線驅動器206、列解碼器/字元線驅動器208、電壓發生器210、控制邏輯212、寄存器214和介面216。圖3示出了包括記憶體單元陣列202和耦合到記憶體單元陣列202的週邊電路302的示例性記憶體元件104的示意電路圖。為了便於說明，一起描述圖2和圖3中的一些部件。週邊電路302可以包括圖2中的頁緩衝器204、行解碼器/位元線驅動器206、列解碼器/字元線驅動器208、電壓發生器210、控制邏輯212、寄存器214和介面216。應當理解，在一些示例中，還可以包括附加的週邊電路。
在一些實施例中，電壓發生器210可以包括複數個電荷幫浦和線性調節器。在一些實施例中，記憶體單元陣列可以包括複數個面（即，面0、面1、面2和面3）。儘管圖2示出了四個面（面0、面1、面2和面3），但是在一些其他實施例中，NAND晶片可以被劃分為少於四個面或多於四個面（例如，1、2、6、8等）。面包括複數個記憶體單元，複數個記憶體單元可以被分組為記憶體塊。記憶體塊通常是NAND快閃記憶體晶片中的最小可抹除實體。在一個示例中，記憶體塊包括耦合到同一位元線的若干單元。記憶體塊包括一頁或多頁單元。頁的大小可以根據實施方式而變化。在一個示例中，頁具有16kB的大小。少於或者多於16kB的頁大小也是可能的（例如，512B、2kB、4kB等）。
應當注意，NAND記憶體元件能夠一次對一個面執行讀取操作。這種NAND記憶體元件具有用於整個晶片的單個狀態機。如果在一個面上服務於讀取，則其他面是空閒的。因此，這樣的讀取（稱為單個面讀取）不同時利用所有面。例如，由於讀取變得被“阻塞”在其他讀取之後，併行性的缺乏導致高延遲。
另一類型的操作是多面操作（例如，一次對四個面執行讀取的四面讀取）。對於多面操作，存在對命令的複數個約束。對於陣列命令，陣列操作必須相同（例如，程式設計、抹除或讀取，但不是組合），而且那些陣列操作的頁類型也必須相同。用於存取不同頁類型（例如，下部頁、上部頁等）的電壓偏置是不同的，並且晶片上的單個狀態機對所有面施加相同的電壓偏置。對於隨機工作負荷，這種要求難以滿足讀取命令。對於隨機工作負荷，在所有四個面上接收對相同頁類型的讀取的可能性較低。因此，對於隨機工作負荷，用四面讀取的讀取延遲的改進是最小的。因此，這一特徵通常不用於隨機讀取工作負荷，隨機讀取工作負荷通常被認為是SSD（固態硬碟）的關鍵工作負荷。
嘗試的另一解決方案是將不同面上的不同頁類型的讀取組合為單個命令。然而，所有這些讀取被NAND作為單個命令來處理，這意味著對於讀取存在單個開始和完成。因此，對於這種技術，讀取持續時間由最差（例如，最慢）的頁類型支配，並且非同步讀取是不可能的。因此，將不同面上的不同頁類型組合為單個命令還導致性能和服務品質（QoS）的最小增加。
與常規NAND操作相反，獨立多面操作使能每面的獨立操作和平行作業。用於每個面的單獨狀態機使能施加用於每個面的不同偏置電壓以獨立地並且同時地服務於請求。在面級上獨立地允許所有NAND陣列命令，從而實現了顯著的性能改進。陣列命令是引起陣列操作的命令，例如將資料編寫到陣列、從陣列讀取資料、抹除塊或者對陣列的其他操作。
在一個示例中，每個面可以接收和服務於不同的陣列命令（例如，讀取命令、程式設計命令、抹除命令等），並且在不同的時間發送和完成命令。非陣列命令（例如，重定命令、定時模式改變命令等）可以維持為晶片級命令。在替代示例中，在面級上獨立地允許取操作。其他操作（例如，程式設計命令和抹除命令）是晶片級操作。此外，一些用於讀取的支持命令（例如，讀取狀態和讀取列增強的命令）也可以是面級命令。
如圖3中所示，記憶體單元陣列202可以是NAND快閃記憶體記憶體單元陣列，其中，記憶體單元306以NAND記憶體串308的陣列的形式提供，每個NAND記憶體串308在基底（未示出）上方垂直地延伸。在一些實施方式中，每個NAND記憶體串308包括串聯耦合並且垂直地堆疊的複數個記憶體單元306。每個記憶體單元306可以保持連續類比值，例如，電壓或電荷，其取決於在記憶體單元306的區域內捕獲的電子的數量。每個記憶體單元306可以是包括浮置閘極電晶體的浮置閘極類型的記憶體單元，或者是包括電荷捕獲電晶體的電荷捕獲類型的記憶體單元。在一個示例中，記憶體單元306包括具有置換閘極的電晶體。具有置換閘極的記憶體單元306通常具有低電阻閘極（例如，鎢閘極）以及在閘極與通道之間的電荷捕獲層，在電荷捕獲層中電荷被捕獲或存儲以表示一個或多個位值。在另一示例中，記憶體單元306可以包括具有浮置閘極（例如，高電阻多晶矽閘極）的電晶體，其存儲指示一個或多個位值的電荷。其他架構也是可能的。
在一些實施方式中，每個記憶體單元306是具有兩種可能的記憶體狀態並且因此可以存儲一位元資料的單級單元（SLC）。例如，第一記憶體狀態“0”可以對應於第一電壓範圍，並且第二記憶體狀態“1”可以對應於第二電壓範圍。在一些實施方式中，每個記憶體單元306是能夠在多於四個的記憶體狀態中存儲多於單個位元的資料的多級單元（MLC）。例如，MLC可以每單元存儲兩位元，每單元存儲三位元（又被稱為三級單元（TLC）），或者每單元存儲四位元（又被稱為四級單元（QLC））。每個MLC可以被程式設計為採取可能的標稱存儲值的範圍。在一個示例中，如果每個MLC存儲兩位元資料，則MLC可以被程式設計為通過將三個可能的標稱存儲值中的一個寫入到該單元而從抹除狀態採取三個可能的程式設計級中的一個。第四標稱存儲值可以用於抹除狀態。
如圖3中所示，每個NAND記憶體串308可以包括在其源極端處的源極選擇閘極（SSG）310和在其汲極端處的汲極選擇閘極（DSG）312。SSG 310和DSG 312是SSG電晶體和DSG電晶體的相應的閘極電極可以被配置為在讀取和程式設計操作期間啟動選擇的NAND記憶體串308（陣列的行）。在一些實施方式中，同一塊304中的NAND記憶體串308的SSG 310通過同一源極線（SL）314（例如，公共SL）耦合到例如地。根據一些實施方式，每個NAND記憶體串308的DSG 312耦合到相應的位元線316，可以經由輸出匯流排（未示出）從位元線316讀取數據。在一些實施方式中，每個NAND記憶體串308被配置為通過經由一個或複數個汲極選擇閘極（DSG）線313將選擇電壓（例如，高於具有DSG 312的電晶體的閾值電壓）或取消選擇電壓（例如，0V）施加到相應的DSG 312和/或通過經由一個或複數個SSG線315將選擇電壓（例如，高於具有SSG 310的電晶體的閾值電壓）或取消選擇電壓（例如，0V）施加到相應的SSG 310而被選擇或被取消選擇。
如圖3中所示，NAND記憶體串308可以被組織為複數個塊304，複數個塊304的每一個可以具有公共源極線314。在一些實施方式中，每個塊304是用於抹除操作的基本資料單位，即，同一塊304上的所有記憶體單元306同時被抹除。相鄰NAND記憶體串308的記憶體單元306可以通過字元線318耦合，字元線318選擇記憶體單元306的哪一列受讀取和程式設計操作的影響。在一些實施方式中，每個字元線318耦合到記憶體單元306的頁320，頁320是用於程式設計操作的基本資料單位。以位元為單位的一頁320的大小可以與一個塊304中由字元線318耦合的NAND記憶體串308的數量對應。每個字元線318可以包括在相應頁320中的每個記憶體單元306處的複數個控制閘極（閘極電極）以及耦合控制閘極的閘極線。在一些情況下，不包含使用者資料的虛設字元線也可以用於與選擇閘極電晶體相鄰的記憶體陣列中。這種虛設字元線可以遮罩邊緣資料字元線免受某些邊緣效應。
週邊電路302可以通過位元線316、字元線318、源極線314、SSG線315和DSG線313耦合到記憶體單元陣列202。週邊電路302可以在位元線316、字元線318、源極線314、SSG線315及DSG線313上施加電壓以在非最後的程式設計遍中執行包括所提出的NGS方案的多遍程式設計。如上所述，週邊電路302可以包括任何合適的電路，以用於通過經由字元線318、源極線314、SSG線315和DSG線313將電壓信號和/或電流信號通過位元線316施加到每個目標記憶體單元306以及從每個目標記憶體單元306感測電壓信號和/或電流信號來促進記憶體單元陣列202的操作。週邊電路302可以包括使用MOS技術形成的各種類型的週邊電路。
用於一組記憶體單元306的程式設計序列可以包括將所有既定頁程式設計到該組記憶體單元306中。程式設計序列可以包括一個或複數個程式設計遍。程式設計遍（其可以包括一個或複數個程式設計迴圈）可以對一個或複數個頁進行程式設計。程式設計遍可以包括將一個或複數個有效程式設計電壓施加到要程式設計的單元，隨後將一個或複數個驗證電壓施加到這些單元，以便確定哪些單元已經完成程式設計（隨後的程式設計遍一般地不將有效程式設計電壓和/或驗證電壓施加到已經完成程式設計的單元）。將有效程式設計電壓施加到單元可以包括改變該單元的控制閘極與通道之間的電壓差，以便改變該單元的閾值電壓。因此，可以設置字元線（耦合到目標單元的控制閘極）和/或單元的通道的電壓，以便實行有效程式設計電壓的施加。由於程式設計電壓通常用於指施加到字元線的電壓，因此有效程式設計電壓可以是單元的控制閘極與通道之間的電壓差（在通道保持在0V的情況下，其可以與程式設計電壓同義）。
圖4A示出了根據一些實施例的示例性三維（3D）記憶體單元陣列結構400的部分的透視圖。記憶體單元陣列結構400包括基底430、在基底430之上的絕緣膜431、在絕緣膜431之上的底部選擇閘極（BSG）層面432以及複數個控制閘極層面433（又被稱為“字元線（WL）”），複數個控制閘極層面433堆疊在BSG 432的頂部上，以形成交替的導電層和電介質層的膜堆疊層435。為了清楚起見，在圖4中沒有示出與控制閘極層面相鄰的電介質層。
每個層面的控制閘極通過穿過膜堆疊層435的縫隙結構416-1和416-2而分離。記憶體單元陣列結構400還包括在控制閘極433的堆疊層之上的頂部選擇閘極層面（TSG）434。TSG 434、控制閘極433和BSG 432的堆疊層又被稱為“閘極電極”。記憶體單元陣列結構400還包括記憶體串412以及基底430在相鄰BSG 432之間的部分中的摻雜源極線區域444。每個記憶體串412包括延伸穿過絕緣膜431和交替的導電層和電介質層的膜堆疊層435的通道孔436。記憶體串412還包括在通道孔436的側壁上的存儲膜437、在存儲膜437之上的通道層438以及被通道層438圍繞的核心填充膜439。記憶體單元440可以形成在控制閘極433與記憶體串412的相交處。通道層438在控制閘極433底下的部分又被稱為記憶體單元440的通道。記憶體單元陣列結構400還包括在TSG 434之上與記憶體串412連接的多條位元線（BL）441。記憶體單元陣列結構400還包括通過複數個接觸結構414與閘極電極連接的多條金屬互連線443。膜堆疊層435的邊緣被配置為階梯形狀，以允許到每個閘極電極層面的電連接。
在圖4A中，出於說明性目的，將三個控制閘極層面433-1、433-2和433-3與TSG 434的一個層面和BSG 432的一個層面一起示出。在該示例中，每個記憶體串412可以包括分別對應於控制閘極433-1、433-2和433-3的三個記憶體單元440-1、440-2和440-3。控制閘極的數量和記憶體單元的數量可以超過三個，以增加存儲容量。記憶體單元陣列結構400還可以包括其他結構，例如，TSG切割結構、公共源極觸點和虛設記憶體串等。為了簡單起見，在圖4A中未示出這些結構。
圖4B以平面圖示出了根據本揭露的一些實施例的示例性3D記憶體元件450的示意圖。3D記憶體元件450可以包括複數個通道結構區域，例如記憶體面、記憶體塊、記憶體指等，並且可以在兩個鄰近的通道結構區域之間形成一個或複數個穿陣列接觸（TAC）結構。在一些實施例中，如圖4B中所示，3D記憶體元件450可以包括四個或更多個記憶體面（plane）460，四個或更多個記憶體面460中的每一個可以包括複數個記憶體塊（block）465。應當注意，圖4B中所示的3D記憶體元件450中的記憶體面460的佈置和每個記憶體面460中的記憶體塊465的佈置僅用作示例，其不限制本揭露的範圍。
TAC結構可以包括：一個或複數個位元線（BL）穿陣列接觸結構（TAC）區域471、一個或複數個字元線（WL）穿陣列接觸結構（TAC）區域473以及在每個記憶體面460的邊緣處的一個或複數個階梯結構（SS）穿陣列接觸結構（TAC）區域480，一個或複數個位元線（BL）TAC區域471在3D記憶體元件的位元線方向（在圖中標記為“BL”）上由兩個鄰近的記憶體塊465夾置，並且沿3D記憶體元件的字元線方向（在圖中標記為“WL”）延伸，一個或複數個字元線（WL）TAC區域473在字元線方向（WL）上由兩個鄰近的記憶體塊465夾置，並且沿位元線方向（BL）延伸。
在一些實施例中，3D記憶體元件450可以包括在3D記憶體元件450的邊緣處佈置成直線的複數個接觸焊盤490。互連觸點可以用於將3D記憶體元件450電互連到提供驅動功率、接收控制信號、傳輸回應信號等的任何合適的元件和/或介面。
圖5示出了根據一些現有系統的3D NAND元件的字元線的示例性驅動系統的示意邏輯電路圖。
如上文在背景技術部分中描述的，非同步多面獨立（AMPI）讀取允許複數個面能夠執行非同步獨立讀取操作，因此顯著加速了3D NAND的隨機讀取性能。為了支援AMPI讀取，常規方案是設計驅動系統以複製類比資源，使得每個面可以具有其自己的驅動電路，例如幫浦和線性調節器等，以供應字元線偏置。應當注意，幫浦又被稱為預充電驅動器，其可以用於在讀取操作之前對面預進行充電。線性調節器可以是可以調節幫浦的輸出電壓的直流（DC）線性電壓調節器（例如，低壓差調節器）。
如圖5中所示，面0可以連接到幫浦50和複數個線性調節器500、501、…、50m；面1可以連接到幫浦51和複數個線性調節器510、511、…、51m；…；面N可以連接到幫浦5n和複數個線性調節器5n0、5n1、…、5nm。N是面的數量，並且m是每個面中的字元線的數量。也就是說，在常規方案中，每個驅動電路連接到複數個面中的相應一個，而沒有中間連接。在這樣的方案中，如果晶片具有4個或更多個面，則此佈置的面積和功率成本可能相對較高。
圖6示出了根據一些實施例的3D NAND元件的字元線的另一示例性驅動系統的示意邏輯電路圖。
如圖所示，複數個幫浦被分離為2個組：第一幫浦集610和第二幫浦集620。第一幫浦集610可以用於在穩定階段（pumps_hold狀態）期間將第一輸出電壓供應到線性調節器。第二幫浦集620可以用於在斜變階段（pumps_ramp狀態）期間將第二輸出電壓供應到線性調節器。
線性調節器也可以被分離為兩個組：第一線性調節器集630和第二線性調節器集650。第一線性調節器集630可以用於調節第一輸出電壓或第二輸出電壓，以供應用於第一組字元線的第一字元線電壓偏置。在一些實施例中，第一組字元線可以對NAND元件的性能具有高重要性。例如，與第二組字元線相比，第一組字元線可以對記憶體元件的讀取操作的串電流具有較高影響。第二線性調節器集640可以用於調節第一輸出電壓或第二輸出電壓，以供應用於第二組字元線的字元線電壓偏置。在一些實施例中，與第一組字元線相比，第二組字元線可以對NAND元件的性能具有較低重要性。例如，與第一組字元線相比，第二組字元線可以對記憶體元件的讀取操作的串電流具有較低影響。
在一些實施例中，第一線性調節器集630可以包括N個第一線性調節器子集640，每個第一線性調節器子集640用於N個面（例如，面0、面1、…、面N）中的對應一個面。每個第一線性調節器子集640可以包括k個第一線性調節器641。在一些實施例中，每個第一線性調節器641可以用於驅動可以對NAND元件的性能具有高重要性的一條或多條選定的字元線。例如，每個第一線性調節器641可以用於驅動選定的字元線（例如，WL n）和與選定的字元線直接鄰近的字元線（例如，WL n+1和WL n-1）。在一些實施例中，每個第一線性調節器641可以用於驅動第一數量的字元線，其中，第一數量大於或者等於預定數量。
在一些實施例中，第二線性調節器集650可以包括第二線性調節器子集660和第三線性調節器子集670。第二線性調節器子集660中的每個第二線性調節器662可以用於在穩定階段（pumps_hold狀態）期間調節第一輸出電壓以生成第二字元線電壓偏置。第三線性調節器子集670中的每個第三線性調節器673可以用於在斜變階段（pumps_ramp狀態）期間調節第二輸出電壓以生成第三字元線電壓偏置。第二線性調節器662和第三線性調節器673可以用於驅動可以對NAND元件的性能具有較低重要性的一條或多條字元線。例如，每個第二線性調節器662或第三線性調節器673可以用於驅動一條或多條虛設字元線或者驅動一條或多條專用字元線。在一些實施例中，每個第二線性調節器662或第三線性調節器673可以用於驅動第二數量的字元線，其中，第二數量小於預定數量。
與如圖5中所示的按面的數量複製幫浦和線性調節器的構造相比，圖6中所示的構造包括跨所有面共用的兩個幫浦集和線性調節器。每個第一線性調節器子集640可以包括k個第一線性調節器641。第二線性調節器子集660可以包括（m-k）個第二線性調節器662，並且第三線性調節器子集670可以包括（m-k）個第三線性調節器673。這樣，線性調節器的總數可以從n×m顯著減少到（n×k+2m-2k）
如圖6中所示，斜變調節器輸出和穩定調節器輸出可以連接到多工器電路680，以互連到所有面（例如，面0、面1、…、面N）。每個第一線性調節器子集可以通過雙向開關688交替地連接到第一幫浦集610和第二幫浦集620。在一些實施例中，控制器（例如，如圖4中所示的控制器404）可以在斜變完成之後發起從斜變電源到保持電源的切換。一種可能的簡單實施方式可以使用用於這種切換的可微調延遲。另一種改進的實施方式可以通過斜變完成的自動檢測方案實現。
應當注意，NAND x路徑偏置中的大部分在讀取操作開始時斜升，並保持在相同的電壓位準，直到恢復為止。一些偏置可以在讀取操作開始時具有脈衝。如圖6中所示的所公開的非同步多面獨立（AMPI）動態類比資源分享方案可以滿足這樣的要求，並且可以具有優於圖5中所示的方案的面積和功率優勢。
在一個示例中，面的數量n為4。為了支持4路AMPI，在所公開的AMPI動態類比資源分享方案中，可以僅使用兩組幫浦而非四組幫浦。如上文所述，線性調節器的總數從4m減少到（2k+2m）。因此，所公開的AMPI動態類比資源分享方案通過具有較少數量的幫浦和線性調節器而具有面積和功率優點兩者。在一些實施例中，折中是有時存在額外的延遲，這取決於AMPI讀取命令輸入的時間間隔。
如圖7A中所示，在時間點t1處輸入用於第一面的第一AMPI命令（例如，如所標記的AMPI讀取PI1命令），並且包括用於第一面的幫浦和線性調節器的斜變資源可以在時間點t11處開始斜變。在第一面的斜變操作在時間點t2處完成之後，在時間點t3處輸入用於第二面的第二AMPI命令（例如，如所標記的AMPI讀取PI2命令），並且包括用於第二面的幫浦和線性調節器的斜變資源可以在時間點t33處開始斜變。一般地，字元線斜變時間佔據相對小的讀取時間百分比。如圖7A中所示，延遲時間段（t11-t1）和（t33-t3）很小並且可忽略，因此可以被視為零延遲。
如圖7B中所示，在時間點t1處輸入用於第一面的第一AMPI命令（例如，如所示的AMPI讀取PI1命令），並且包括用於第一面的幫浦和線性調節器的斜變資源可以在時間點t11處開始斜變。在時間點t2處輸入用於第二面的第二AMPI命令（例如，如所標記的AMPI讀取PI2），而第一面位於字元線斜變的中間。由於包括幫浦和線性調節器的斜變資源是繁忙的，因此存在額外的延遲以等待，直到第一面在時間點t3處完成斜變。如圖7B中所示，第二AMPI命令的額外延遲時間段為（t3-t2）。
在一個實施方式中，如果在一個面處於字元線斜變的中間時輸入複數個AMPI命令，則一個可能的實施方式是控制器可以一次一個面地使字元線斜變。例如，一個面的斜變完成的自動檢測可以觸發下一面的斜變操作。這樣的實施方式是簡單的，但是一個或複數個面可能具有較長的延遲。如圖7C中所示，在時間點t1處輸入用於第一面的第一AMPI命令（例如，如所示的AMPI讀取PI1命令），並且包括用於第一面的幫浦和線性調節器的斜變資源可以在時間點t11處開始斜變。在時間點t2處輸入用於第二面的第二AMPI命令（例如，如所標記的AMPI讀取PI2），並且在時間點t3處輸入用於第三面的第三AMPI命令（例如，如所標記的AMPI讀取PI0），而第一面位於字元線斜變的中間。存在用於第二AMPI命令的額外延遲時間段存（t4-t2）以等待，直到第一面在時間點t4處完成斜變，並且存在用於第三AMPI命令的額外延遲時間段（t5-t3）以等待，直到第二面在時間點t5處完成斜變。
另一實施方式是控制器可以同時使複數個面中的字元線斜變。假設在一個面在WL斜變的中間時輸入複數個AMPI命令。在該面完成斜變之後，所有其他正在等待的面可以同時開始字元線斜變操作。由於複數個面同時斜變，斜變時間可以比使單個面斜升的時間長，但是可以比使複數個面依次斜變的時間短。具體地，如圖7D中所示，在時間t1處輸入用於第一面的第一AMPI命令（例如，如所示的AMPI讀取PI1命令），並且包括用於第一面的幫浦和線性調節器的斜變資源可以在時間點t11上開始斜變。在時間點t2處輸入用於第二面的第二AMPI命令（例如，如所標記的AMPI讀取PI2），並且在時間點t3處輸入用於第三面的第三AMPI命令（例如，如所標記的AMPI讀取PI0），而第一面位於字元線斜變的中間。在第一面在時間點t4處完成斜變之後，第一面和第二面兩者在時間點t4處同時開始字元線斜變操作。因此，用於第二AMPI命令的延遲時間段是（t4-t2），並且用於第三AMPI命令的延遲時間段是（t4-t3）。
在一些實際使用的實施例中，控制器可以將用於每個面的資料輸出時間設置為AMPI命令輸入的自然交錯。這樣，可以降低遇到額外延遲的概率，以減小低額外延遲的影響。
此外，一種可能的顧慮是在電源切換期間在穩定面偏置處引入的雜訊。如上文結合圖6所述，線性調節器被分離為兩組，用於調節第一輸出電壓或第二輸出電壓，以分別生成第一優先順序電壓偏置和第二優先順序電壓偏置。用於生成第一優先順序電壓偏置的第一線性調節器集630是面相關的。調節器幫浦電源調節器可以處理小的幫浦電源切換雜訊。用於調節第一輸出電壓或第二輸出電壓以生成第二優先順序電壓偏置的第二線性調節器集640可以在輸出上具有不引起陣列單元電流改變的小壓降。因此，可以忽略對感測的影響。
在一些實施例中，如上文結合圖2所述，所公開的動態類比資源分享方案的操作可以由NAND快閃記憶體記憶體元件的控制器邏輯212直接執行，並且可以與對應軟體模組組合。軟體模組可以存在於任何合適的儲存器/記憶體介質中，例如隨機存取記憶體、快閃記憶體記憶體、唯讀記憶體、可程式設計唯讀記憶體、電可抹除可程式設計記憶體、寄存器等。
因此，所公開的動態類比資源分享方案可以具有優於常規方案的面積和功率優勢，以實現AMPI。如果AMPI讀取命令輸入的時間間隔非常短，則可能存在額外的延遲。對於實際使用，用於每個面的資料輸出時間可以使AMPI命令輸入交錯，並且顯著降低延遲負面影響。
應當注意，在NAND記憶體元件中，陣列區域架構旁邊的週邊電路和陣列架構下的週邊電路可能具有電路面積大於陣列面積的問題，尤其是對於一些具有增加的字元線層面數量的產品而言。由於所公開的動態類比資源分享方案能夠節省大的電路面積，所以該節省可以直接轉化為大小和成本降低。
本揭露的一個方面提供了一種記憶體元件，包括：複數個記憶體面；第一幫浦集，第一幫浦集與複數個記憶體面耦合，並且被配置為在穩定階段期間將第一輸出電壓供應到複數個線性調節器；以及第二幫浦集，第二幫浦集與複數個記憶體面耦合，並且被配置為在斜變階段期間將第二輸出電壓供應到複數個線性調節器；其中，複數個線性調節器包括：第一線性調節器集，第一線性調節器集被配置為調節第一輸出電壓或第二輸出電壓，以生成用於複數個記憶體面的第一組字元線的第一電壓偏置，以及第二線性調節器集，第二線性調節器集被配置為調節第一輸出電壓或第二輸出電壓，以生成用於複數個記憶體面的第二組字元線的第二電壓偏置。
在一些實施例中，複數個記憶體面中的每一個包括對應地與位元線耦合的複數個記憶體串；以及與第二組字元線相比，第一組字元線對記憶體元件的讀取操作的串電流具有較高影響。
在一些實施例中，第一組字元線包括一條或多條選定的字元線以及一條或多條選定的字元線的直接相鄰的字元線。
在一些實施例中，第二組字元線包括一條或多條虛設字元線或者一條或多條專用字元線。
在一些實施例中，第一線性調節器集包括複數個第一線性調節器子集，複數個第一線性調節器子集均對應於複數個記憶體面中的一個記憶體面。
在一些實施例中，第二線性調節器集包括：第二線性調節器子集，第二線性調節器子集被配置為在穩定階段期間調節第一輸出電壓，以生成第二電壓偏置；以及第三線性調節器子集，第三線性調節器子集被配置為在斜變階段期間調節第二輸出電壓，以生成第二電壓偏置。
在一些實施例中，記憶體元件還包括多工器電路，多工器電路連接在第一幫浦集與第一線性調節器集之間並且連接在第二幫浦集與第一線性調節器集之間。
在一些實施例中，多工器電路包括複數個雙向開關，複數個雙向開關均被配置為交替地將對應的第一線性調節器子集連接到第一幫浦集或第二幫浦集。
在一些實施例中，記憶體元件還包括控制器，控制器被配置為控制複數個雙向開關中的一個雙向開關，以在字元線斜變操作完成之後從斜變電源切換到保持電源。
在一些實施例中，記憶體元件還包括檢測器，檢測器被配置為自動地檢測字元線斜變操作的狀態。
在一些實施例中，記憶體元件是三維NAND記憶體元件。
在一些實施例中，控制器還被配置為：控制第一幫浦集，以在非同步多面獨立讀取操作中的穩定階段期間將第一輸出電壓供應到複數個線性調節器；以及控制第二幫浦集，以在非同步多面獨立讀取操作中的斜變階段期間將第二輸出電壓供應到複數個線性調節器。
在一些實施例中，控制器還被配置為：回應於接收到第一讀取操作，控制第一幫浦集和/或第二幫浦集，以執行第一記憶體面中的第一字元線的第一斜變操作；在完成第一記憶體面中的第一字元線的第一斜變操作之後，回應於接收到第二讀取操作，控制第一幫浦集和/或第二幫浦集，以執行第二記憶體面中的第二字元線的第二斜變操作。
在一些實施例中，控制器還被配置為：在完成第一記憶體面中的第一字元線的第一斜變操作之後，回應於接收到第二讀取操作和第三讀取操作，控制第一幫浦集和/或第二幫浦集，以同時地執第二記憶體面中的第二字元線的第二斜變操作和第三記憶體面中的第三字元線的第三斜變操作。
在一些實施例中，控制器還被配置為：在完成第二記憶體面中的第二字元線的第二斜變操作之後，回應於接收到第三讀取操作，控制第一幫浦集和/或第二幫浦集，以執行第三記憶體面中的第三字元線的第三斜變操作。
本揭露的另一方面提供了一種用於對包括複數個記憶體面的記憶體元件執行非同步多面獨立讀取操作的方法，包括：控制耦合到複數個記憶體面的第一幫浦集，以在穩定階段期間將第一輸出電壓供應到複數個線性調節器；控制耦合到複數個記憶體面的第二幫浦集，以在斜變階段期間將第二輸出電壓供應到複數個線性調節器；控制複數個線性調節器中的第一線性調節器集，以調節第一輸出電壓或第二輸出電壓，以生成用於記憶體元件的複數個記憶體面中的一個記憶體面的第一組字元線的第一電壓偏置，以及控制複數個線性調節器中的第二線性調節器集，以調節第一輸出電壓或第二輸出電壓，以生成用於記憶體元件的複數個記憶體面中的一個記憶體面的第二組字元線的第二電壓偏置。
在一些實施例中，方法進一步包括：控制第二線性調節器子集，以在穩定階段期間調節第一輸出電壓，以生成第二電壓偏置；以及控制第三線性調節器子集，以在斜變階段期間調節第二輸出電壓，以生成第二電壓偏置。
在一些實施例中，方法還包括控制雙向開關，以交替地將對應的第一線性調節器子集連接到第一幫浦集或第二幫浦集。
在一些實施例中，方法還包括控制雙向開關，以在完成字元線斜變操作之後從斜變電源切換到保持電源。
在一些實施例中，方法進一步包括：控制第一幫浦集，以在非同步多面獨立讀取操作中的穩定階段期間將第一輸出電壓供應到複數個線性調節器；以及控制第二幫浦集，以在非同步多面獨立讀取操作中的斜變階段期間將第二輸出電壓供應到複數個線性調節器。
在一些實施例中，方法進一步包括：回應於接收到第一讀取操作，控制第一幫浦集和/或第二幫浦集，以執行第一記憶體面中的第一字元線的第一斜變操作；在完成第一記憶體面中的第一字元線的第一斜變操作之後，回應於接收到第二讀取操作，控制第一幫浦集和/或第二幫浦集，以執行第二記憶體面中的第二字元線的第二斜變操作。
在一些實施例中，方法進一步包括：在完成第一記憶體面中的第一字元線的第一斜變操作之後，回應於接收到第二讀取操作和第三讀取操作，控制第一幫浦集和/或第二幫浦集，以同時地執第二記憶體面中的第二字元線的第二斜變操作和第三記憶體面中的第三字元線的第三斜變操作。
在一些實施例中，方法進一步包括：在完成第二記憶體面中的第二字元線的第二斜變操作之後，回應於接收到第三讀取操作，控制第一幫浦集和/或第二幫浦集，以執行第三記憶體面中的第三字元線的第三斜變操作。
本揭露的另一方面提供了一種記憶體系統，包括：上文公開的記憶體元件和記憶體控制器，記憶體控制器被配置為控制記憶體元件，以執行非同步多面獨立讀取操作。
具體實施例的前述描述將如此充分地揭示本揭露的一般性質，使得其他人可以通過應用本領域的技術內的知識而在不進行過度實驗的情況下並且在不脫離本揭露的一般概念的情況下容易地修改和/或調整此些具體實施例以用於各種應用。因此，基於本文所呈現的公開和指導，此類調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文的措辭或術語是為了描述而非限制的目的，使得本說明書的術語或措辭由具有通常知識者根據公開和指導來解釋。
以上已經借助於示出了指定功能及其關係的實施方式的功能構建塊描述了本揭露的實施例。為了便於描述，本文已經任意地限定了這些功能性構建塊的邊界。只要適當地執行指定的功能及其關係，就可以限定替換的邊界。
發明內容和摘要部分可以闡述（一個或複數個）發明人所設想的本揭露的一個或複數個但不是所有示例性實施例，並且因此，不旨在以任何方式限制本揭露和所附權利要求。
本揭露的廣度和範圍不應由上述示例性實施例中的任何一個限制，而應僅根據所附權利要求及其等同物來限定。   以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
50、51、...、5n:幫浦 5n0、5n1、…、5nm:線性調節器 100:系統 102:儲存系統 104:記憶體元件 106:記憶體控制器 108:主機 112:記憶體卡 114:記憶體卡連接器 116:SSD 118:SSD連接器 202:記憶體單元陣列 204:頁緩衝器 206:行解碼器/位元線驅動器 208:列解碼器/字元線驅動器 210:電壓發生器 212:控制邏輯 214:寄存器 216:介面 302:週邊電路 304:塊 306:記憶體單元 308:NAND記憶體串 310:源極選擇閘極 312:汲極選擇閘極 313:汲極選擇閘極線 314:源極線 315:源極選擇閘極線 316:位元線 318:字元線 320:頁 400:記憶體單元陣列結構 404:控制器 412:記憶體串 414:接觸結構 416-1:縫隙結構 416-2:縫隙結構 430:基底 431:絕緣膜 432:底部選擇閘極層面 433:控制閘極層面 433-1、433-2、433-3:控制閘極層面 434:頂部選擇閘極層面 435:膜堆疊層 436:通道孔 437:存儲膜 438:通道層 439:核心填充膜 440:記憶體單元 441:位元線 443:金屬互連線 444:摻雜源極線區域 450:3D記憶體元件 460:記憶體面 465:記憶體塊 471:位元線穿陣列接觸結構 473:字元線穿陣列接觸結構區域 480:階梯結構穿陣列接觸結構區域 500、501、…、50m:線性調節器 510、511、…、51m:線性調節器 5n0、5n1、…、5nm:線性調節器 610:第一幫浦集 620:第二幫浦集 630:第一線性調節器集 640:第二線性調節器集 641:第一線性調節器 650:第二線性調節器集 660:第二線性調節器子集 662:第二線性調節器 670:第三線性調節器子集 673:第三線性調節器 680:多工器電路 688:雙向開關
併入本文並且形成說明書的一部分的圖式示出了本揭露的實施例，並且與描述一起進一步用於解釋本揭露的原理並且使相關領域的具有通常知識者能夠製成和使用本揭露。 圖1A示出了根據一些實施例的具有記憶體元件的示例性系統的塊圖。 圖1B示出了根據一些實施例的具有記憶體元件的示例性記憶體卡的示圖。 圖1C示出了根據一些實施例的具有記憶體的示例性固態硬碟（SSD）的示圖。 圖2示出了根據一些實施例的記憶體系統的示例性硬體模組構造的示意塊圖。 圖3示出了根據本揭露的一些方面的包括週邊電路的示例性記憶體元件的示意電路圖。 圖4A示出了根據一些實施例的示例性三維（3D）記憶體陣列結構的部分的透視圖。 圖4B以平面圖示出了根據一些實施例的示例性3D記憶體元件的示意圖。 圖5示出了根據一些實施例的3D NAND元件的字元線的示例性驅動系統的示意邏輯電路圖。 圖6示出了根據一些實施例的3D NAND元件的字元線的另一示例性驅動系統的示意邏輯電路圖。 圖7A-圖7D示出了根據一些實施例的在記憶體操作的各種實施方式下的3D NAND元件的字元線的示例性驅動系統的示意電壓時間演變圖。 當結合圖式時，本發明的特徵和優點將從下文闡述的具體實施方式中變得更加明顯，在圖式中，類似的圖式標記始終標識對應的元件。在圖式中，類似的圖式標記一般地指示相同的、功能上類似的和/或結構上類似的元件。其中元件首次出現的圖式由對應圖式標記中最左邊的（一個或複數個）數字指示。 將參考圖式描述本揭露的實施例。
610:第一幫浦集
620:第二幫浦集
630:第一線性調節器集
640:第二線性調節器集
641:第一線性調節器
650:第二線性調節器集
660:第二線性調節器子集
662:第二線性調節器
670:第三線性調節器子集
673:第三線性調節器
680:多工器電路
688:雙向開關

Claims (20)

  1. 一種記憶體元件，包括： 複數個記憶體面； 第一幫浦集，所述第一幫浦集與所述複數個記憶體面耦合，並且被配置為在穩定階段期間將第一輸出電壓供應到複數個線性調節器；以及 第二幫浦集，所述第二幫浦集與所述複數個記憶體面耦合，並且被配置為在斜變階段期間將第二輸出電壓供應到所述複數個線性調節器； 其中，所述複數個線性調節器包括： 第一線性調節器集，所述第一線性調節器集被配置為調節所述第一輸出電壓或所述第二輸出電壓，以生成用於所述複數個記憶體面的第一組字元線的第一電壓偏置，以及 第二線性調節器集，所述第二線性調節器集被配置為調節所述第一輸出電壓或所述第二輸出電壓，以生成用於所述複數個記憶體面的第二組字元線的第二電壓偏置。
  2. 如請求項1所述的記憶體元件，其中： 所述複數個記憶體面中的每一個包括對應地與位元線耦合的複數個記憶體串；以及 與所述第二組字元線相比，所述第一組字元線對所述記憶體元件的讀取操作的串電流具有較高影響。
  3. 如請求項1所述的記憶體元件，其中，所述第一組字元線包括一條或多條選定的字元線以及所述一條或多條選定的字元線的直接相鄰的字元線；以及 所述第二組字元線包括一條或多條虛設字元線或者一條或多條專用字元線。
  4. 如請求項1所述的記憶體元件，其中，所述第一線性調節器集包括複數個第一線性調節器子集，所述複數個第一線性調節器子集均對應於所述複數個記憶體面中的一個記憶體面；以及 所述第二線性調節器集包括： 第二線性調節器子集，所述第二線性調節器子集被配置為在所述穩定階段期間調節所述第一輸出電壓，以生成所述第二電壓偏置；以及 第三線性調節器子集，所述第三線性調節器子集被配置為在所述斜變階段期間調節所述第二輸出電壓，以生成所述第二電壓偏置。
  5. 如請求項1所述的記憶體元件，還包括多工器電路，所述多工器電路連接在所述第一幫浦集與所述第一線性調節器集之間並且連接在所述第二幫浦集與所述第一線性調節器集之間，其中，所述多工器電路包括複數個雙向開關，所述複數個雙向開關均被配置為交替地將對應的第一線性調節器子集連接到所述第一幫浦集或所述第二幫浦集。
  6. 如請求項1所述的記憶體元件，進一步包括： 控制器，所述控制器被配置為控制所述複數個雙向開關中的一個雙向開關，以在字元線斜變操作完成之後從斜變電源切換到保持電源，以及 檢測器，所述檢測器被配置為自動地檢測所述字元線斜變操作的狀態。
  7. 如請求項1所述的記憶體元件，其中，所述記憶體元件是三維NAND記憶體元件。
  8. 如請求項6所述的記憶體元件，其中，所述控制器還被配置為： 控制所述第一幫浦集，以在非同步多面獨立讀取操作中的穩定階段期間將所述第一輸出電壓供應到所述複數個線性調節器；以及 控制所述第二幫浦集，以在所述非同步多面獨立讀取操作中的斜變階段期間將所述第二輸出電壓供應到所述複數個線性調節器。
  9. 如請求項6所述的記憶體元件，其中，所述控制器還被配置為： 回應於接收到第一讀取操作，控制所述第一幫浦集和/或所述第二幫浦集，以執行第一記憶體面中的第一字元線的第一斜變操作；以及 在完成所述第一記憶體面中的所述第一字元線的所述第一斜變操作之後，回應於接收到第二讀取操作，控制所述第一幫浦集和/或所述第二幫浦集，以執行第二記憶體面中的第二字元線的第二斜變操作。
  10. 如請求項9所述的記憶體元件，其中，所述控制器還被配置為： 在完成所述第一記憶體面中的所述第一字元線的所述第一斜變操作之後，回應於接收到第二讀取操作和第三讀取操作，控制所述第一幫浦集和/或所述第二幫浦集，以同時地執第二記憶體面中的第二字元線的第二斜變操作和第三記憶體面中的第三字元線的第三斜變操作。
  11. 如請求項9所述的記憶體元件，其中，所述控制器還被配置為： 在完成所述第二記憶體面中的所述第二字元線的所述第二斜變操作之後，回應於接收到第三讀取操作，控制所述第一幫浦集和/或所述第二幫浦集，以執行第三記憶體面中的第三字元線的第三斜變操作。
  12. 一種用於對包括複數個記憶體面的記憶體元件執行非同步多面獨立讀取操作的方法，包括： 控制耦合到所述複數個記憶體面的第一幫浦集，以在穩定階段期間將第一輸出電壓供應到複數個線性調節器； 控制耦合到所述複數個記憶體面的第二幫浦集，以在斜變階段期間將第二輸出電壓供應到所述複數個線性調節器； 控制所述複數個線性調節器中的第一線性調節器集，以調節所述第一輸出電壓或所述第二輸出電壓，以生成用於所述記憶體元件的所述複數個記憶體面中的一個記憶體面的第一組字元線的第一電壓偏置，以及 控制所述複數個線性調節器中的第二線性調節器集，以調節所述第一輸出電壓或所述第二輸出電壓，以生成用於所述記憶體元件的所述複數個記憶體面中的一個記憶體面的第二組字元線的第二電壓偏置。
  13. 如請求項12所述的用於對包括複數個記憶體面的記憶體元件執行非同步多面獨立讀取操作的方法，其中，所述複數個記憶體面包括對應地與位元線耦合的複數個記憶體串，並且與所述第二組字元線相比，所述第一組字元線對所述記憶體元件的讀取操作的串電流具有較高影響。
  14. 如請求項12所述的用於對包括複數個記憶體面的記憶體元件執行非同步多面獨立讀取操作的方法，其中，所述第一組字元線包括一條或多條選定的字元線以及所述一條或多條選定的字元線的直接相鄰的字元線；以及 所述第二組字元線包括一條或多條虛設字元線或者一條或多條專用字元線。
  15. 如請求項12所述的用於對包括複數個記憶體面的記憶體元件執行非同步多面獨立讀取操作的方法，進一步包括： 控制第二線性調節器子集，以在所述穩定階段期間調節所述第一輸出電壓，以生成所述第二電壓偏置；以及 控制第三線性調節器子集，以在所述斜變階段期間調節所述第二輸出電壓，以生成所述第二電壓偏置。
  16. 如請求項12所述的用於對包括複數個記憶體面的記憶體元件執行非同步多面獨立讀取操作的方法，進一步包括： 控制雙向開關，以交替地將對應的第一線性調節器子集連接到所述第一幫浦集或所述第二幫浦集；以及 控制所述雙向開關，以在完成字元線斜變操作之後從斜變電源切換到保持電源。
  17. 如請求項12所述的用於對包括複數個記憶體面的記憶體元件執行非同步多面獨立讀取操作的方法，進一步包括： 控制所述第一幫浦集，以在非同步多面獨立讀取操作中的穩定階段期間將所述第一輸出電壓供應到所述複數個線性調節器；以及 控制所述第二幫浦集，以在所述非同步多面獨立讀取操作中的斜變階段期間將所述第二輸出電壓供應到所述複數個線性調節器。
  18. 如請求項12所述的用於對包括複數個記憶體面的記憶體元件執行非同步多面獨立讀取操作的方法，進一步包括： 回應於接收到第一讀取操作，控制所述第一幫浦集和/或所述第二幫浦集，以執行第一記憶體面中的第一字元線的第一斜變操作；以及 在完成所述第一記憶體面中的所述第一字元線的所述第一斜變操作之後，回應於接收到第二讀取操作，控制所述第一幫浦集和/或所述第二幫浦集，以執行第二記憶體面中的第二字元線的第二斜變操作。
  19. 如請求項18所述的用於對包括複數個記憶體面的記憶體元件執行非同步多面獨立讀取操作的方法，進一步包括： 在完成所述第一記憶體面中的所述第一字元線的所述第一斜變操作之後，回應於接收到第二讀取操作和第三讀取操作，控制所述第一幫浦集和/或所述第二幫浦集，以同時地執第二記憶體面中的第二字元線的第二斜變操作和第三記憶體面中的第三字元線的第三斜變操作。
  20. 如請求項18所述的用於對包括複數個記憶體面的記憶體元件執行非同步多面獨立讀取操作的方法，進一步包括： 在完成所述第二記憶體面中的所述第二字元線的所述第二斜變操作之後，回應於接收到第三讀取操作，控制所述第一幫浦集和/或所述第二幫浦集，以執行第三記憶體面中的第三字元線的第三斜變操作。
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Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835420A (en) * 1997-06-27 1998-11-10 Aplus Flash Technology, Inc. Node-precise voltage regulation for a MOS memory system
KR100362700B1 (ko) 2000-02-03 2002-11-27 삼성전자 주식회사 반도체 메모리 장치의 전압 레귤레이터 회로
US6522193B2 (en) * 2000-12-19 2003-02-18 Hynix Semiconductor Inc. Internal voltage generator for semiconductor memory device
JP2010108541A (ja) 2008-10-29 2010-05-13 Samsung Electronics Co Ltd 不揮発性半導体記憶装置の書込み方法および書込み装置
US10579458B2 (en) * 2015-11-13 2020-03-03 Sandisk Technologies Llc Data logger
CN106843744B (zh) * 2015-12-03 2020-05-26 群联电子股份有限公司 数据程序化方法与存储器储存装置
US9698676B1 (en) * 2016-03-11 2017-07-04 Sandisk Technologies Llc Charge pump based over-sampling with uniform step size for current detection
KR102477267B1 (ko) * 2017-11-14 2022-12-13 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
JP6592126B2 (ja) * 2018-02-09 2019-10-16 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． ビット線電源供給装置
US10504562B2 (en) * 2018-03-12 2019-12-10 Micron Technology, Inc. Power management integrated circuit load switch driver with dynamic biasing
US10877696B2 (en) * 2019-03-28 2020-12-29 Intel Corporation Independent NAND memory operations by plane
US10796773B1 (en) 2019-05-14 2020-10-06 Micron Technolgy, Inc. Memory devices including voltage generation systems
US10867684B1 (en) 2019-08-29 2020-12-15 Micron Technology, Inc. Driving access lines to target voltage levels
JP2023531484A (ja) * 2020-11-06 2023-07-24 長江存儲科技有限責任公司 擬似非同期マルチプレーン独立読み取り
US11443816B2 (en) * 2020-12-01 2022-09-13 Micron Technology, Inc. Managing digitally-controlled charge pump operation in a memory sub-system

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