JP2023531028A - ３次元メモリーデバイスにおける非同期のマルチプレーンの独立したスキームのダイナミックアナログリソースシェアリング - Google Patents

３次元メモリーデバイスにおける非同期のマルチプレーンの独立したスキームのダイナミックアナログリソースシェアリング Download PDF

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Abstract

複数のメモリープレーンを含むメモリーデバイスが開示されている。メモリーデバイスは、第１のポンプセットであって、第１のポンプセットは、複数のメモリープレーンと連結されており、定常フェーズの間に第１の出力電圧を複数のリニアレギュレーターに供給するように構成されている、第１のポンプセットと、第２のポンプセットであって、第２のポンプセットは、複数のメモリープレーンと連結されており、ランピングフェーズの間に第２の出力電圧を複数のリニアレギュレーターに供給するように構成されている、第２のポンプセットとをさらに含む。複数のリニアレギュレーターは、複数のメモリープレーンの第１のグループのワードラインのための第１の電圧バイアスを発生させるために、第１の出力電圧または第２の出力電圧を調整するように構成されている第１のリニアレギュレーターセットと、複数のメモリープレーンの第２のグループのワードラインのための第２の電圧バイアスを発生させるために、第１の出力電圧または第２の出力電圧を調整するように構成されている第２のリニアレギュレーターセットとを含むことが可能である。

Description

本開示は、概して、半導体技術の分野に関し、より詳細には、３次元（３Ｄ）メモリーに対して非同期のマルチプレーンの独立した読み取り動作を実施するための方法に関する。
製造コストを低減させるために、および、ストレージ密度を増加させるために、メモリーデバイスがより小さいダイサイズに縮小するにつれて、平面的なメモリーセルのスケーリングは、プロセス技術の制限および信頼性の問題に起因する課題に直面する。３次元（３Ｄ）メモリーアーキテクチャーは、平面的なメモリーセルにおける密度および性能の制限に対処することが可能である。３Ｄ ＮＡＮＤメモリーでは、１つのチップが、ＮＡＮＤ動作（たとえば、読み取り、書き込み、および消去など）を独立して実施することができる複数のダイを含むことが可能である。それぞれのダイは、複数のメモリープレーンを含むことが可能であり、それぞれのメモリープレーンは、単位面積当たりのストレージ容量を増加させるために垂直方向にスタックされた複数のメモリーセルを含むことが可能であり、メモリーセルは、共有されたワードラインからアドレス指定され得る。
非同期のマルチプレーンの独立した（ＡＭＰＩ： Ａｓｙｎｃｈｒｏｎｏｕｓ Ｍｕｌｔｉ－Ｐｌａｎｅ Ｉｎｄｅｐｅｎｄｅｎｔ）読み取り（それは、ダイの中の複数のメモリープレーンが、非同期の独立した読み取り動作を実施することもできるということを意味する）は、ランダム読み取り性能をスピードアップさせるための３Ｄ ＮＡＮＤにおける重要な特徴である。非同期の独立した読み取り手順の間に、３Ｄ ＮＡＮＤデバイスは、選択されていないすべてのワードラインをランプアップするためにランピング動作が複数のチャージポンプにおいて実施されるときに、大きな容量性負荷を有する可能性がある。ランピング動作の始まりにおいて、複数のチャージポンプの出力は、３Ｄ ＮＡＮＤデバイスの中の複数のメモリープレーンによる電荷共有によって引き下げられ得る。ＡＭＰＩをサポートするために、従来のスキームは、アナログリソースを複製することであり、それぞれのプレーンが、自分自身の駆動回路（たとえば、ポンプおよびリニアレギュレーターなど）を有し、ワードラインバイアスを供給することができるようになっている。
非同期のマルチプレーンの独立した読み取り動作を実施するための３次元（３Ｄ）メモリーデバイスおよび方法の実施形態が、本開示において説明されている。
本開示の１つの態様は、メモリーデバイスであって、メモリーデバイスは、複数のメモリープレーンと、第１のポンプセットであって、第１のポンプセットは、複数のメモリープレーンと連結されており、定常フェーズの間に第１の出力電圧を複数のリニアレギュレーターに供給するように構成されている、第１のポンプセットと、第２のポンプセットであって、第２のポンプセットは、複数のメモリープレーンと連結されており、ランピングフェーズの間に第２の出力電圧を複数のリニアレギュレーターに供給するように構成されている、第２のポンプセットとを含み、複数のリニアレギュレーターは、複数のメモリープレーンの第１のグループのワードラインのための第１の電圧バイアスを発生させるために、第１の出力電圧または第２の出力電圧を調整するように構成されている第１のリニアレギュレーターセットと、複数のメモリープレーンの第２のグループのワードラインのための第２の電圧バイアスを発生させるために、第１の出力電圧または第２の出力電圧を調整するように構成されている第２のリニアレギュレーターセットとを含む、メモリーデバイスを提供する。
いくつかの実施形態において、複数のメモリープレーンのそれぞれは、対応してビットラインと連結している複数のメモリーストリングを含み、第１のグループのワードラインは、第２のグループのワードラインと比較して、メモリーデバイスの読み取り動作のストリング電流に対してより高い影響を有する。
いくつかの実施形態において、第１のグループのワードラインは、１つまたは複数の選択されたワードラインと、１つまたは複数の選択されたワードラインの直接的に近隣のワードラインとを含む。
いくつかの実施形態において、第２のグループのワードラインは、１つもしくは複数のダミーワードライン、または、１つもしくは複数の特別なワードラインを含む。
いくつかの実施形態において、第１のリニアレギュレーターセットは、複数のメモリープレーンのうちの１つにそれぞれ対応する複数の第１のリニアレギュレーターサブセットを含む。
いくつかの実施形態において、第２のリニアレギュレーターセットは、定常フェーズの間に第２の電圧バイアスを発生させるために、第１の出力電圧を調整するように構成されている第２のリニアレギュレーターサブセットと、ランピングフェーズの間に第２の電圧バイアスを発生させるために、第２の出力電圧を調整するように構成されている第３のリニアレギュレーターサブセットとを含む。
いくつかの実施形態において、メモリーデバイスは、第１および第２のポンプセットと第１のリニアレギュレーターセットとの間に接続されているマルチプレクサー回路をさらに含む。
いくつかの実施形態において、マルチプレクサー回路は、複数の双方向スイッチを含み、複数の双方向スイッチは、対応する第１のリニアレギュレーターサブセットを第１のポンプセットまたは第２のポンプセットに交互に接続するようにそれぞれ構成されている。
いくつかの実施形態において、メモリーデバイスは、コントローラーをさらに含み、コントローラーは、ワードラインランピング動作が完了した後に、ランピング供給から保持供給へ切り替えるために、複数の双方向スイッチのうちの１つを制御するように構成されている。
いくつかの実施形態において、メモリーデバイスは、ワードラインランピング動作のステータスを自動的に検出するように構成されている検出器をさらに含む。
いくつかの実施形態において、メモリーデバイスは、３次元ＮＡＮＤメモリーデバイスである。
いくつかの実施形態において、コントローラーは、非同期のマルチプレーンの独立した読み取り動作における定常フェーズの間に、第１の出力電圧を複数のリニアレギュレーターに供給するために、第１のポンプセットを制御するようにさらに構成されており、非同期のマルチプレーンの独立した読み取り動作におけるランピングフェーズの間に、第２の出力電圧を複数のリニアレギュレーターに供給するために、第２のポンプセットを制御するようにさらに構成されている。
いくつかの実施形態において、コントローラーは、第１の読み取り動作を受け取ることに応答して、第１のメモリープレーンにおける第１のワードラインの第１のランピング動作を実施するために、第１のポンプセットおよび／または第２のポンプセットを制御するようにさらに構成されており、第１のメモリープレーンにおける第１のワードラインの第１のランピング動作が完了した後に、第２の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第２のワードラインの第２のランピング動作を実施するために、第１のポンプセットおよび／または第２のポンプセットを制御するようにさらに構成されている。
いくつかの実施形態において、コントローラーは、第１のメモリープレーンにおける第１のワードラインの第１のランピング動作が完了した後に、第２の読み取り動作および第３の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第２のワードラインの第２のランピング動作、および、第３のメモリープレーンにおける第３のワードラインの第３のランピング動作を同時に実施するために、第１のポンプセットおよび／または第２のポンプセットを制御するようにさらに構成されている。
いくつかの実施形態において、コントローラーは、第２のメモリープレーンにおける第２のワードラインの第２のランピング動作が完了した後に、第３の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第３のワードラインの第３のランピング動作を実施するために、第１のポンプセットおよび／または第２のポンプセットを制御するようにさらに構成されている。
本開示の別の態様は、複数のメモリープレーンを含むメモリーデバイスに対して非同期のマルチプレーンの独立した読み取り動作を実施するための方法であって、方法は、第１のポンプセットを制御するステップであって、第１のポンプセットは、複数のメモリープレーンに連結されており、定常フェーズの間に第１の出力電圧を複数のリニアレギュレーターに供給する、ステップと、第２のポンプセットを制御するステップであって、第２のポンプセットは、複数のメモリープレーンに連結されており、ランピングフェーズの間に第２の出力電圧を複数のリニアレギュレーターに供給する、ステップと、メモリーデバイスの複数のメモリープレーンのうちの１つの第１のグループのワードラインのための第１の電圧バイアスを発生させるために、第１の出力電圧または第２の出力電圧を調整するために、複数のリニアレギュレーターの中の第１のリニアレギュレーターセットを制御するステップと、メモリーデバイスの複数のメモリープレーンのうちの１つの第２のグループのワードラインのための第２の電圧バイアスを発生させるために、第１の出力電圧または第２の出力電圧を調整するために、複数のリニアレギュレーターの中の第２のリニアレギュレーターセットを制御するステップとを含む、方法を提供する。
いくつかの実施形態において、方法は、定常フェーズの間に第２の電圧バイアスを発生させるために、第１の出力電圧を調整するために、第２のリニアレギュレーターサブセットを制御するステップと、ランピングフェーズの間に第２の電圧バイアスを発生させるために、第２の出力電圧を調整するために、第３のリニアレギュレーターサブセットを制御するステップとをさらに含む。
いくつかの実施形態において、方法は、対応する第１のリニアレギュレーターサブセットを第１のポンプセットまたは第２のポンプセットに交互に接続するために、双方向スイッチを制御するステップをさらに含む。
いくつかの実施形態において、方法は、ワードラインランピング動作が完了した後に、ランピング供給から保持供給へ切り替えるために、双方向スイッチを制御するステップをさらに含む。
いくつかの実施形態において、方法は、非同期のマルチプレーンの独立した読み取り動作における定常フェーズの間に、第１の出力電圧を複数のリニアレギュレーターに供給するために、第１のポンプセットを制御するステップと、非同期のマルチプレーンの独立した読み取り動作におけるランピングフェーズの間に、第２の出力電圧を複数のリニアレギュレーターに供給するために、第２のポンプセットを制御するステップとをさらに含む。
いくつかの実施形態において、方法は、第１の読み取り動作を受け取ることに応答して、第１のメモリープレーンにおける第１のワードラインの第１のランピング動作を実施するために、第１のポンプセットおよび／または第２のポンプセットを制御するステップと、第１のメモリープレーンにおける第１のワードラインの第１のランピング動作が完了した後に、第２の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第２のワードラインの第２のランピング動作を実施するために、第１のポンプセットおよび／または第２のポンプセットを制御するステップとをさらに含む。
いくつかの実施形態において、方法は、第１のメモリープレーンにおける第１のワードラインの第１のランピング動作が完了した後に、第２の読み取り動作および第３の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第２のワードラインの第２のランピング動作、および、第３のメモリープレーンにおける第３のワードラインの第３のランピング動作を同時に実施するために、第１のポンプセットおよび／または第２のポンプセットを制御するステップをさらに含む。
いくつかの実施形態において、方法は、第２のメモリープレーンにおける第２のワードラインの第２のランピング動作が完了した後に、第３の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第３のワードラインの第３のランピング動作を実施するために、第１のポンプセットおよび／または第２のポンプセットを制御するステップをさらに含む。
本開示の別の態様は、メモリーシステムであって、メモリーシステムは、上記に開示されているメモリーデバイスと、非同期のマルチプレーンの独立した読み取り動作を実施するようにメモリーデバイスを制御するように構成されているメモリーコントローラーとを含む、メモリーシステムを提供する。
本開示の他の態様は、本開示の説明、特許請求の範囲、および図面に照らして、当業者によって理解され得る。
添付の図面は、本明細書に組み込まれており、明細書の一部を形成しており、添付の図面は、本開示の実施形態を図示しており、さらに、説明とともに本開示の原理を説明する役割を果たし、また、当業者が本開示を作製および使用することを可能にする役割を果たす。
いくつかの実施形態による、メモリーデバイスを有する例示的なシステムのブロック図である。 いくつかの実施形態による、メモリーデバイスを有する例示的なメモリーカードのダイアグラムを図示する図である。 いくつかの実施形態による、メモリーを有する例示的なソリッドステートドライブ（ＳＳＤ）のダイアグラムを図示する図である。 いくつかの実施形態による、メモリーシステムの例示的なハードウェアモジュール構成の概略的なブロック図である。 本開示のいくつかの態様による、周辺回路を含む例示的なメモリーデバイスの概略的な回路ダイアグラムである。 いくつかの実施形態による、例示的な３次元（３Ｄ）メモリーアレイ構造体の一部分の斜視図である。 いくつかの実施形態による、平面図における例示的な３Ｄメモリーデバイスの概略的なダイアグラムである。 いくつかの実施形態による、３Ｄ ＮＡＮＤデバイスのワードラインの例示的な駆動システムの概略的な論理回路ダイアグラムである。 いくつかの実施形態による、３Ｄ ＮＡＮＤデバイスのワードラインの別の例示的な駆動システムの概略的な論理回路ダイアグラムである。 いくつかの実施形態による、メモリー動作のさまざまな実装形態の下での３Ｄ ＮＡＮＤデバイスのワードラインの例示的な駆動システムの概略的な電圧時間発展ダイアグラムである。 いくつかの実施形態による、メモリー動作のさまざまな実装形態の下での３Ｄ ＮＡＮＤデバイスのワードラインの例示的な駆動システムの概略的な電圧時間発展ダイアグラムである。 いくつかの実施形態による、メモリー動作のさまざまな実装形態の下での３Ｄ ＮＡＮＤデバイスのワードラインの例示的な駆動システムの概略的な電圧時間発展ダイアグラムである。 いくつかの実施形態による、メモリー動作のさまざまな実装形態の下での３Ｄ ＮＡＮＤデバイスのワードラインの例示的な駆動システムの概略的な電圧時間発展ダイアグラムである。
本発明の特徴および利点は、図面と併せて解釈されるときに、下記に記載されている詳細な説明からより明らかになることとなり、図面において、同様の参照符号は、全体を通して対応する要素を識別している。図面において、同様の参照数字は、一般的に、同一の、機能的に同様の、および／または構造的に同様の要素を示している。要素が最初に出現する図面は、対応する参照数字の中の最も左の数字によって示されている。
本開示の実施形態が、添付の図面を参照して説明されることとなる。
特定の構成および配置が議論されているが、これは、単に例示目的のためだけに行われているということが理解されるべきである。本開示の要旨および範囲から逸脱することなく、他の構成および配置が使用され得るということを、当業者は認識することとなる。本開示は、さまざまな他の用途においても用いられ得るということが、当業者に明らかであることとなる。
本明細書における「１つの実施形態」、「ある実施形態」、「ある例示的な実施形態」、「いくつかの実施形態」などに対する言及は、説明されている実施形態が、特定の特徴、構造体、または特質を含むことが可能であるが、すべての実施形態が、必ずしも、その特定の特徴、構造体、または特質を含むとは限らない可能性があるということを示しているということが留意される。そのうえ、そのような語句は、必ずしも、同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造体、または特質が、実施形態に関連して説明されているときには、明示的に説明されているかどうかにかかわらず、他の実施形態に関連して、そのような特徴、構造体、または特質を実現することは、当業者の知識の範囲内であることとなる。
一般的に、専門用語は、文脈における使用法から少なくとも部分的に理解され得る。たとえば、本明細書で使用されているような「１つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、単数形の意味で、任意の特徴、構造体、または特質を説明するために使用され得るか、または、複数形の意味で、特徴、構造体、または特質の組み合わせを説明するために使用され得る。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などのような用語は、繰り返しになるが、少なくとも部分的に文脈に応じて、単数形の使用法を伝えるということ、または、複数形の使用法を伝えるということを理解され得る。加えて、「基づく」という用語は、必ずしも、排他的な要因のセットを伝えることを意図しているとは限らないということが理解され得、その代わりに、繰り返しになるが、少なくとも部分的に文脈に応じて、必ずしも明示的に記載されていない追加的な要因の存在を可能にする可能性がある。
本開示における「の上に」、「の上方に（ａｂｏｖｅ）」、および「の上方に（ｏｖｅｒ）」の意味は、最も広い様式で解釈されるべきであり、「の上に」は、何か「の上に直接的に」を意味するだけではなく、中間特徴または層がそれらの間にある状態で、何か「の上に」を意味することも含むようになっているということが容易に理解されるべきである。そのうえ、「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」は、何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」を意味するだけでなく、中間特徴または層がそれらの間にない状態で、それが何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」（すなわち、何かの上に直接的に）あることを意味することも含むことが可能であるということが容易に理解されるべきである。
さらに、「の下に」、「の下方に」、「下側」、「の上方に」、および「上側」などのような、空間的に相対的な用語は、説明を容易にするために、図に図示されているような別の要素または特徴に対する１つの要素または特徴の関係を説明するために本明細書で使用され得る。空間的に相対的な用語は、図に示されている配向に加えて、使用中またはプロセスステップ中のデバイスの異なる配向を包含することを意図している。装置は、その他の方法で配向され得（９０度回転させられるか、または、他の配向で）、本明細書で使用されている空間的に相対的な記述子は、同様にそのように解釈され得る。
本明細書で使用されているように、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板は、「上部」表面および「底部」表面を含む。基板の前方表面は、典型的に、半導体デバイスが形成されている場所であり、したがって、半導体デバイスは、そうでないと述べられていない限り、基板の上部側に形成されている。底部表面は、前方表面に対して反対側にあり、したがって、基板の底部側は、基板の上部側に対して反対側にある。基板自身が、パターニングされ得る。基板の上に追加された材料は、パターニングされ得、または、パターニングされないままであることが可能である。そのうえ、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどのような、多様な半導体材料を含むことが可能である。代替的に、基板は、ガラス、プラスチック、またはサファイヤウエハーなどのような、非導電性材料から作製され得る。
本明細書で使用されているように、「層」という用語は、所定の厚さを有する領域を含む材料部分を指す。層は、上部側および底部側を有しており、ここで、層の底部側は、相対的に基板の近くにあり、上部側は、相対的に基板から離れている。層は、下にあるもしくは上にある構造体の全体にわたって延在することが可能であり、または、下にあるもしくは上にある構造体の延在よりも小さい延在を有することが可能である。さらに、層は、連続的な構造体の厚さよりも小さい厚さを有する均質なまたは不均質な連続的な構造体の領域であることが可能である。たとえば、層は、連続的な構造体の上部表面と底部表面との間において（または、上部表面および底部表面において）、水平方向のプレーンの任意のセットの間に位置付けされ得る。層は、水平方向に、垂直方向に、および／または、テーパー付きの表面に沿って延在することが可能である。基板は、層であることが可能であり、その中に１つまたは複数の層を含むことが可能であり、ならびに／または、その上に、その上方に、および／もしくはその下方に、１つまたは複数の層を有することが可能である。層は、複数の層を含むことが可能である。たとえば、相互接続層は、１つまたは複数の導電性層および接触層（接触部、相互接続ライン、および／または垂直方向の相互接続アクセス（ＶＩＡ： ｖｅｒｔｉｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔ ａｃｃｅｓｓ）が、その中に形成されている）ならびに１つまたは複数の誘電体層を含むことが可能である。
本開示において、説明をしやすくするために、「階層（ｔｉｅｒ）」が、垂直方向に沿って実質的に同じ高さの要素を指すために使用されている。たとえば、ワードラインおよび下にあるゲート誘電体層が、「階層」と称され得、ワードラインおよび下にある絶縁層が、一緒に「階層」と称され得、実質的に同じ高さのワードラインが、「ワードラインの階層」またはそれに類するものと称され得、以下同様である。
本明細書で使用されているように、「公称の／公称的に」という用語は、所望の値の上方および／または下方の値の範囲とともに、製品またはプロセスの設計フェーズの間に設定される、コンポーネントまたはプロセスステップに関する特質またはパラメーターの所望の（または、ターゲット）値を指す。値の範囲は、製造プロセスまたは公差におけるわずかな変動に起因する可能性がある。本明細書で使用されているように、「約」という用語は、対象の半導体デバイスに関連付けられる特定のテクノロジーノードに基づいて変化し得る所与の量の値を示している。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば、値の１０～３０％（たとえば、値の±１０％、±２０％、または±３０％）以内で変化する所与の量の値を示すことが可能である。
本開示において、「水平方向の／水平方向に／横方向の／横方向に」という用語は、基板の横方向の表面に対して公称的に平行であることを意味しており、「垂直方向の」または「垂直方向に」という用語は、基板の横方向の表面に対して公称的に垂直であることを意味している。
本明細書で使用されているように、「３Ｄメモリー」という用語は、３次元（３Ｄ）半導体デバイスを指し、その３次元（３Ｄ）半導体デバイスは、横方向に配向された基板の上に、メモリーセルトランジスターの垂直方向に配向されたストリング（本明細書で「メモリーストリング」と称される（たとえば、ＮＡＮＤストリングなど））を備えており、メモリーストリングが基板に対して垂直方向に延在するようになっている。
図１Ａは、本開示のいくつかの態様による、メモリーデバイスを有する例示的なシステム１００のブロック図を図示している。システム１００は、携帯電話、デスクトップコンピューター、ラップトップコンピューター、タブレット、車両コンピューター、ゲーミングコンソール、プリンター、位置決めデバイス、ウェアラブル電子デバイス、スマートセンサー、仮想現実（ＶＲ）デバイス、拡張現実（ＡＲ）デバイス、または、ストレージをその中に有する任意の他の適切な電子デバイスであることが可能である。図１Ａに示されているように、システム１００は、ホスト１０８およびメモリーシステム１０２を含むことが可能であり、メモリーシステム１０２は、１つまたは複数のメモリーデバイス１０４およびメモリーコントローラー１０６を有している。ホスト１０８は、電子デバイスのプロセッサー（たとえば、中央処理装置（ＣＰＵ）など）、または、システム－オン－チップ（ＳｏＣ）（たとえば、アプリケーションプロセッサー（ＡＰ）など）を含むことが可能である。ホスト１０８は、メモリーデバイス１０４にデータを送信するように、または、メモリーデバイス１０４からデータを受信するように構成され得る。
メモリーデバイス１０４は、本明細書で開示されている任意のメモリーデバイス（たとえば、ＮＡＮＤフラッシュメモリーデバイスなど）であることが可能である。本開示の範囲と一貫して、メモリーコントローラー１０６は、メモリーデバイス１０４の上のマルチパスプログラミングを制御することが可能であり、ＮＧＳ動作が、マルチパスプログラミングの非最終プログラミングパスにおいて、それぞれの検証動作に合格したものであっても、すべてのメモリーセルの上で有効にされるようになっている。周辺回路（たとえば、ワードラインドライバーなど）は、選択されたワードラインに連結されているそれぞれのメモリーストリングのＤＳＧの上に、低い電圧（たとえば、グランド（ＧＮＤ）電圧）を印加することが可能であり、また、非最終プログラミングパスの間に、選択されたワードラインに連結されているすべてのメモリーセルの上のＮＧＳ動作を有効にするために、選択されたワードラインの上に低い電圧またはマイナスの電圧を印加することが可能である。
メモリーコントローラー１０６は、メモリーデバイス１０４およびホスト１０８に連結されており、いくつかの実装形態によれば、メモリーデバイス１０４を制御するように構成されている。メモリーコントローラー１０６は、メモリーデバイス１０４の中に記憶されているデータを管理し、ホスト１０８と通信することが可能である。いくつかの実装形態において、メモリーコントローラー１０６は、セキュアデジタル（ＳＤ）カード、コンパクトフラッシュ（ＣＦ）カード、ユニバーサルシリアルバス（ＵＳＢ）フラッシュドライブ、または、電子デバイス（たとえば、パーソナルコンピューター、デジタルカメラ、携帯電話など）の中で使用するための他の媒体などのように、低デューティーサイクル環境において動作するように設計されている。いくつかの実装形態において、メモリーコントローラー１０６は、モバイルデバイス（たとえば、スマートフォン、タブレット、ラップトップコンピューターなど）のためのデータストレージおよびエンタープライズストレージアレイとして使用される高デューティーサイクル環境ＳＳＤまたは組み込み用マルチメディアカード（ｅＭＭＣ）において動作するように設計されている。メモリーコントローラー１０６は、メモリーデバイス１０４の動作（たとえば、読み取り動作、消去動作、およびプログラム動作など）を制御するように構成され得る。また、メモリーコントローラー１０６は、メモリーデバイス１０４の中に記憶されているかまたは記憶されることとなるデータに関するさまざまな機能を管理するように構成され得る（それに限定されないが、バッドブロック管理、ガベージコレクション、論理アドレス－ツー－物理アドレス変換、ウェアレベリングなどを含む）。いくつかの実装形態において、メモリーコントローラー１０６は、メモリーデバイス１０４から読み取られるかまたはメモリーデバイス１０４に書き込まれるデータに関して誤り訂正符号（ＥＣＣ）を処理するようにさらに構成されている。任意の他の適切な機能は、メモリーコントローラー１０６によって同様に実施され得、たとえば、メモリーデバイス１０４をプログラミングする。メモリーコントローラー１０６は、特定の通信プロトコルに従って、外部デバイス（たとえば、ホスト１０８）と通信することが可能である。たとえば、メモリーコントローラー１０６は、さまざまなインターフェースプロトコル（たとえば、ＵＳＢプロトコル、ＭＭＣプロトコル、周辺コンポーネント相互接続（ＰＣＩ）プロトコル、ＰＣＩ－ｅｘｐｒｅｓｓ（ＰＣＩ－Ｅ）プロトコル、アドバンスドテクノロジーアタッチメント（ＡＴＡ）プロトコル、シリアルＡＴＡプロトコル、パラレルＡＴＡプロトコル、スモールコンピューターシステムインターフェース（ＳＣＳＩ）プロトコル、エンハンストスモールディスクインターフェース（ＥＳＤＩ）プロトコル、インテグレーティドドライブエレクトロニクス（ＩＤＥ）プロトコル、Ｆｉｒｅｗｉｒｅプロトコルなど）のうちの少なくとも１つを通して、外部デバイスと通信することが可能である。
メモリーコントローラー１０６および１つまたは複数のメモリーデバイス１０４は、さまざまなタイプのストレージデバイスの中へ一体化され得、たとえば、同じパッケージ（たとえば、ユニバーサルフラッシュストレージ（ＵＦＳ）パッケージまたはｅＭＭＣパッケージなど）の中に含まれ得る。すなわち、メモリーシステム１０２は、異なるタイプの最終エレクトロニクス製品の中へ実装およびパッケージングされ得る。図１Ｂに示されているような１つの例において、メモリーコントローラー１０６および単一のメモリーデバイス１０４が、メモリーカード１１２の中へ一体化され得る。メモリーカード１１２は、ＰＣカード（ＰＣＭＣＩＡ、パーソナルコンピューターメモリーカード国際協会）、ＣＦカード、スマートメディア（ＳＭ）カード、メモリースティック、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ＵＦＳなどを含むことが可能である。メモリーカード１１２は、メモリーカード１１２をホスト（たとえば、図１Ａのホスト１０８）と連結するメモリーカードコネクター１１４をさらに含むことが可能である。図１Ｃに示されているような別の例では、メモリーコントローラー１０６および複数のメモリーデバイス１０４は、ＳＳＤ１１６の中へ一体化され得る。ＳＳＤ１１６は、ＳＳＤ１１６をホスト（たとえば、図１Ａのホスト１０８）と連結するＳＳＤコネクター１１８をさらに含むことが可能である。いくつかの実装形態において、ＳＳＤ１１６のストレージ容量および／または動作速度は、メモリーカード１１２のものよりも大きい。
図２は、例示的なメモリーデバイス１０４（たとえば、ＮＡＮＤフラッシュメモリー）のダイアグラムを図示しており、例示的なメモリーデバイス１０４は、メモリーセルアレイ２０２および周辺回路を有しており、周辺回路は、ページバッファー２０４、カラムデコーダー／ビットラインドライバー２０６、ローデコーダー／ワードラインドライバー２０８、電圧発生器２１０、制御ロジック２１２、レジスター２１４、およびインターフェース２１６を含む。図３は、例示的なメモリーデバイス１０４の概略的な回路ダイアグラムを図示しており、例示的なメモリーデバイス１０４は、メモリーセルアレイ２０２と、メモリーセルアレイ２０２に連結されている周辺回路３０２とを含む。図示をしやすくするために、図２および図３の中のいくつかのコンポーネントは、一緒に説明されている。周辺回路３０２は、図２の中のページバッファー２０４、カラムデコーダー／ビットラインドライバー２０６、ローデコーダー／ワードラインドライバー２０８、電圧発生器２１０、制御ロジック２１２、レジスター２１４、およびインターフェース２１６を含むことが可能である。いくつかの例において、追加的な周辺回路が同様に含まれ得るということが理解される。
いくつかの実施形態において、電圧発生器２１０は、複数のチャージポンプおよびリニアレギュレーターを含むことが可能である。いくつかの実施形態において、メモリーセルアレイは、複数のプレーン（すなわち、プレーン０、プレーン１、プレーン２、およびプレーン３）を含むことが可能である。図２は、４つのプレーン（プレーン０、プレーン１、プレーン２、およびプレーン３）を示しているが、いくつかの他の実施形態では、ＮＡＮＤダイは、４つよりも少ないまたは４つよりも多いプレーン（たとえば、１つ、２つ、６つ、８つなど）へと分割され得る。プレーンは、メモリーブロックへとグループ化され得る複数のメモリーセルを含む。メモリーブロックは、典型的に、ＮＡＮＤフラッシュダイの中の最も小さい消去可能なエンティティーである。１つの例において、メモリーブロックは、同じビットラインに連結されている複数のセルを含む。メモリーブロックは、セルの１つまたは複数のページを含む。ページのサイズは、実装形態に応じて変化することが可能である。１つの例において、ページは、１６ｋＢのサイズを有している。１６ｋＢよりも小さいまたは１６ｋＢよりも大きいページサイズも可能である（たとえば、５１２Ｂ、２ｋＢ、４ｋＢなど）。
ＮＡＮＤメモリーデバイスは、１度に１つのプレーンにおいて読み取り動作を実施することができるということが留意される。そのようなＮＡＮＤメモリーデバイスは、ダイ全体に対して単一のステートマシンを有している。読み取りが１つのプレーンの上でサービスされている場合には、他のプレーンはアイドル状態になっている。したがって、そのような読み取り（単一のプレーン読み取りと呼ばれる）は、同時にすべてのプレーンを利用しない。同時並行性の欠如は、たとえば、読み取りが他の読み取りの後ろで「詰まる」ことに起因して、高いレイテンシーにつながる。
別のタイプの動作は、マルチプレーン動作（たとえば、１度に４つのプレーンの上での読み取りを実施するクアッドプレーン読み取り）である。マルチプレーン動作では、コマンドに対して複数の制限が存在している。アレイコマンドに関して、アレイ動作は、同じでなければならず（たとえば、プログラム、消去、または、読み取り、ただし、組み合わせではない）、また、それらのアレイ動作に関するページタイプも同じでなければならない。異なるページタイプ（たとえば、下位ページ、上位ページなど）にアクセスするための電圧バイアスは異なっており、ダイの上の単一のステートマシンは、すべてのプレーンに関して同じ電圧バイアスを印加する。ランダムワークロードでは、この要件は、読み取りコマンドに関して満たすことが困難である。ランダムワークロードに関して、すべての４つのプレーンの上で同じページタイプに関する読み取りを受け取る可能性は低い。したがって、ランダムワークロードに関して、クアッドプレーン読み取りによる読み取りレイテンシーの改善は最小になる。したがって、この特徴は、典型的に、ランダム読み取りワークロード（それは、典型的に、ＳＳＤ（ソリッドステートドライブ）のための重要なワークロードであると考えられる）のために利用されない。
試みられた別の解決策は、異なるプレーンの上の異なるページタイプの読み取りを単一のコマンドの中へ組み合わせることであった。しかし、すべてのそれらの読み取りは、ＮＡＮＤによって単一のコマンドとして取り扱われ、それは、読み取りに関して単一の開始および完了が存在していることを意味する。したがって、そのような技法によって、読み取り持続期間は、最悪の（たとえば、最も遅い）ページタイプによって支配され、非同期読み取りは可能でない。したがって、異なるプレーンの上の異なるページタイプを単一のコマンドの中へ組み合わせることは、また、性能およびＱｕａｌｉｔｙ ｏｆ Ｓｅｒｖｉｃｅ（ＱｏＳ）の最小限の増加を結果として生じさせる。
従来のＮＡＮＤ動作とは対照的に、独立したマルチプレーン動作は、プレーンごとに独立した同時の動作を可能にする。それぞれのプレーンのための別個のステートマシンは、それぞれのプレーンのための異なるバイアス電圧の印加を可能にし、独立しておよび同時に要求をサービスする。すべてのＮＡＮＤアレイコマンドは、プレーンレベルにおいて独立して許容され、大幅な性能改善を可能にする。アレイコマンドは、アレイ動作（たとえば、アレイへのデータをプログラミングすること、アレイからのデータを読み取ること、ブロックを消去すること、または、アレイに対する他の動作など）を引き起こすコマンドである。
１つの例において、それぞれのプレーンは、異なるアレイコマンド（たとえば、読み取りコマンド、プログラムコマンド、消去コマンドなど）を受信してサービスすることが可能であり、コマンドは、異なる時間に送信および完了され得る。非アレイコマンド（たとえば、リセットコマンド、タイミングモード変更コマンドなど）は、ダイレベルコマンドとして維持され得る。代替的な例では、読み取り動作は、プレーンレベルにおいて独立して許容される。他の動作（たとえば、プログラムコマンドおよび消去コマンドなど）は、ダイレベル動作である。さらに、読み取りのためのいくつかの支持コマンド（たとえば、読み取りステータスおよび強化された読み取りカラム（ｒｅａｄ ｃｏｌｕｍｎ ｅｎｈａｎｃｅｄ）など）も、プレーンレベルコマンドであることが可能である。
図３に示されているように、メモリーセルアレイ２０２は、ＮＡＮＤフラッシュメモリーセルアレイであることが可能であり、ＮＡＮＤフラッシュメモリーセルアレイでは、メモリーセル３０６が、基板（図示せず）の上方に垂直方向にそれぞれ延在するＮＡＮＤメモリーストリング３０８のアレイの形態で提供される。いくつかの実装形態において、それぞれのＮＡＮＤメモリーストリング３０８は、複数のメモリーセル３０６を含み、複数のメモリーセル３０６は、直列に連結されており、垂直方向にスタックされている。それぞれのメモリーセル３０６は、メモリーセル３０６の領域の中に捕捉される電子の数に依存する連続的なアナログ値（たとえば、電圧または電荷など）を保持することが可能である。それぞれのメモリーセル３０６は、フローティングゲートトランジスターを含むフローティングゲートタイプのメモリーセル、または、チャージトラップトランジスターを含むチャージトラップタイプのメモリーセルのいずれかであることが可能である。１つの例において、メモリーセル３０６は、置換ゲートを備えたトランジスターを含む。置換ゲートを備えたメモリーセル３０６は、典型的に、低抵抗ゲート（たとえば、タングステンゲート）を有しており、また、ゲートとチャネル（そこでは、電荷が捕捉または貯蔵され、１つまたは複数のビット値を表す）との間にチャージトラップ層を有している。別の例では、メモリーセル３０６は、１つまたは複数のビット値を示す電荷を貯蔵するフローティングゲート（たとえば、高抵抗ポリゲート）を備えたトランジスターを含むことが可能である。他のアーキテクチャーも可能である。
いくつかの実装形態において、それぞれのメモリーセル３０６は、単一レベルセル（ＳＬＣ）であり、単一レベルセル（ＳＬＣ）は、２つの可能なメモリー状態を有しており、したがって、１ビットのデータを記憶することが可能である。たとえば、第１のメモリー状態「０」は、電圧の第１の範囲に対応することが可能であり、第２のメモリー状態「１」は、電圧の第２の範囲に対応することが可能である。いくつかの実装形態において、それぞれのメモリーセル３０６は、マルチレベルセル（ＭＬＣ）であり、マルチレベルセル（ＭＬＣ）は、５つ以上のメモリー状態において、単一のビットよりも多くのデータを記憶することができる。たとえば、ＭＬＣは、１つのセル当たり２ビットを記憶することが可能であるか、１つのセル当たり３ビットを記憶することが可能であるか（トリプルレベルセル（ＴＬＣ）としても知られている）、または、１セル当たり４ビットを記憶することが可能である（クアッドレベルセル（ＱＬＣ）としても知られている）。それぞれのＭＬＣは、可能な公称ストレージ値の範囲を想定するようにプログラムされ得る。１つの例において、それぞれのＭＬＣが２ビットのデータを記憶する場合には、ＭＬＣは、３つの可能な公称ストレージ値のうちの１つをセルに書き込むことによって、消去された状態から３つの可能なプログラミングレベルのうちの１つを想定するようにプログラムされ得る。第４の公称ストレージ値が、消去された状態のために使用され得る。
図３に示されているように、それぞれのＮＡＮＤメモリーストリング３０８は、そのソース端部においてソース選択ゲート（ＳＳＧ）３１０を含むことが可能であり、そのドレイン端部においてドレイン選択ゲート（ＤＳＧ）３１２を含むことが可能である。ＳＳＧ３１０およびＤＳＧ３１２は、それぞれ、ＳＳＧトランジスターおよびＤＳＧトランジスターのゲート電極であり、読み取り動作およびプログラム動作の間に、選択されたＮＡＮＤメモリーストリング３０８（アレイのカラム）を活性化させるように構成され得る。いくつかの実装形態において、同じブロック３０４の中のＮＡＮＤメモリーストリング３０８のＳＳＧ３１０は、同じソースライン（ＳＬ）３１４（たとえば、共通のＳＬ）を通して、たとえば、グランドに連結されている。それぞれのＮＡＮＤメモリーストリング３０８のＤＳＧ３１２は、それぞれのビットライン３１６に連結されており、いくつかの実装形態によれば、データは、出力バス（図示せず）を介して、ビットライン３１６から読み取られ得る。いくつかの実装形態において、１つもしくは複数のＤＳＧライン３１３を通してセレクト電圧（たとえば、ＤＳＧ３１２を有するトランジスターの閾値電圧を上回る）もしくはデセレクト電圧（ｄｅｓｅｌｅｃｔ ｖｏｌｔａｇｅ）（たとえば、０Ｖ）をそれぞれのＤＳＧ３１２に印加することによって、および／または、１つもしくは複数のＳＳＧライン３１５を通してセレクト電圧（たとえば、ＳＳＧ３１０を有するトランジスターの閾値電圧を上回る）もしくはデセレクト電圧（たとえば、０Ｖ）をそれぞれのＳＳＧ３１０に印加することによって、それぞれのＮＡＮＤメモリーストリング３０８は、選択されるかまたは選択解除されるように構成されている。
図３に示されているように、ＮＡＮＤメモリーストリング３０８は、複数のブロック３０４へと編成され得、ブロック３０４のそれぞれは、共通のソースライン３１４を有することが可能である。いくつかの実装形態において、それぞれのブロック３０４は、消去動作のための基本データユニットであり、すなわち、同じブロック３０４の上のすべてのメモリーセル３０６は、同時に消去される。隣接するＮＡＮＤメモリーストリング３０８のメモリーセル３０６は、ワードライン３１８を通して連結され得、ワードライン３１８は、メモリーセル３０６のどの行が読み取り動作およびプログラム動作によって影響を受けるかを選択する。いくつかの実装形態において、それぞれのワードライン３１８は、メモリーセル３０６のページ３２０に連結されており、それは、プログラム動作のための基本データユニットである。ビットでの１つのページ３２０のサイズは、１つのブロック３０４の中のワードライン３１８によって連結されているＮＡＮＤメモリーストリング３０８の数に対応することが可能である。それぞれのワードライン３１８は、それぞれのページ３２０の中のそれぞれのメモリーセル３０６における複数のコントロールゲート（ゲート電極）と、コントロールゲートを連結するゲートラインとを含むことが可能である。いくつかのケースでは、ダミーワードライン（それは、ユーザーデータを含んでいない）も、選択ゲートトランジスターに隣接してメモリーアレイで使用され得る。そのようなダミーワードラインは、特定のエッジ効果からエッジデータワードラインを遮蔽することが可能である。
周辺回路３０２は、ビットライン３１６、ワードライン３１８、ソースライン３１４、ＳＳＧライン３１５、およびＤＳＧライン３１３を通して、メモリーセルアレイ２０２に連結され得る。周辺回路３０２は、ビットライン３１６、ワードライン３１８、ソースライン３１４、ＳＳＧライン３１５、およびＤＳＧライン３１３に電圧を印加し、非最終プログラミングパスにおいてマルチパスプログラミング（提案されたＮＧＳスキームを含む）を実施することが可能である。上記に説明されているように、周辺回路３０２は、ワードライン３１８、ソースライン３１４、ＳＳＧライン３１５、およびＤＳＧライン３１３を通して、それぞれのターゲットメモリーセル３０６へおよびそれぞれのターゲットメモリーセル３０６からビットライン３１６を通して電圧信号および／または電流信号を印加およびセンシングすることによって、メモリーセルアレイ２０２の動作を促進させるための任意の適切な回路を含むことが可能である。周辺回路３０２は、ＭＯＳ技術を使用して形成されたさまざまなタイプの周辺回路を含むことが可能である。
メモリーセル３０６のグループに関するプログラミングシーケンスは、メモリーセル３０６のグループへの意図されたページのすべてのプログラミングを含むことが可能である。プログラミングシーケンスは、１つまたは複数のプログラミングパスを含むことが可能である。プログラミングパス（それは、１つまたは複数のプログラミングループを含むことが可能である）は、１つまたは複数のページをプログラムすることが可能である。どのセルがプログラミングを終了したかを決定するために（後続のプログラミングパスは、一般的に、プログラミングを終了したセルに有効プログラム電圧および／または検証電圧（ｖｅｒｉｆｙ ｖｏｌｔａｇｅ）を印加しないこととなる）、プログラミングパスは、プログラムされることとなるセルに１つまたは複数の有効プログラム電圧を印加することを含む（これらのセルに１つまたは複数の検証電圧を印加することがそれに続く）。セルへの有効プログラム電圧の印加は、セルの閾値電圧を変更するために、コントロールゲートとセルのチャネルとの間の電圧差を変更することを含むことが可能である。したがって、ワードライン（ターゲットセルのコントロールゲートに連結されている）および／またはセルのチャネルの電圧は、有効プログラム電圧の印加を達成するために設定され得る。プログラム電圧は、一般に、ワードラインに印加される電圧を指すために使用されるので、有効プログラム電圧は、コントロールゲートとセルのチャネルとの間の電圧差であることが可能である（それは、チャネルが０Ｖに保持される場合では、プログラム電圧と同義であることが可能である）。
図４Ａは、いくつかの実施形態による例示的な３次元（３Ｄ）メモリーセルアレイ構造体４００の一部分の斜視図を図示している。メモリーセルアレイ構造体４００は、基板４３０と、基板４３０の上方の絶縁フィルム４３１と、絶縁フィルム４３１の上方の底部選択ゲート（ＢＳＧ）４３２の階層と、交互の導電性層および誘電体層のフィルムスタック４３５を形成するためにＢＳＧ４３２の上にスタックしているコントロールゲート４３３の複数の階層（「ワードライン」（ＷＬ）とも称される）とを含む。コントロールゲートの階層に隣接する誘電体層は、明確化のために図４に示されていない。
それぞれの階層のコントロールゲートは、フィルムスタック４３５を通してスリット構造体４１６－１および４１６－２によって分離されている。また、メモリーセルアレイ構造体４００は、コントロールゲート４３３のスタックの上方に上部選択ゲート（ＴＳＧ）４３４の階層を含む。ＴＳＧ４３４、コントロールゲート４３３、およびＢＳＧ４３２のスタックは、「ゲート電極」とも称される。メモリーセルアレイ構造体４００は、メモリーストリング４１２と、隣接するＢＳＧ４３２同士の間の基板４３０の部分の中にドープされたソースライン領域４４４とをさらに含む。それぞれのメモリーストリング４１２は、絶縁フィルム４３１ならびに交互の導電性層および誘電体層のフィルムスタック４３５を通って延在するチャネルホール４３６を含む。また、メモリーストリング４１２は、チャネルホール４３６の側壁部の上のメモリーフィルム４３７と、メモリーフィルム４３７の上方のチャネル層４３８と、チャネル層４３８によって取り囲まれているコア充填フィルム４３９とを含む。メモリーセル４４０は、コントロールゲート４３３およびメモリーストリング４１２の交差部に形成され得る。コントロールゲート４３３の下のチャネル層４３８の一部分は、メモリーセル４４０のチャネルとも称される。メモリーセルアレイ構造体４００は、ＴＳＧ４３４の上方において、メモリーストリング４１２に接続されている複数のビットライン（ＢＬ）４４１をさらに含む。また、メモリーセルアレイ構造体４００は、複数の接触構造体４１４を通してゲート電極と接続されている複数の金属相互接続ライン４４３を含む。フィルムスタック４３５のエッジは、ステアケースの形状で構成されており、ゲート電極のそれぞれの階層への電気的な接続を可能にする。
図４Ａにおいて、例示目的のために、コントロールゲート４３３－１、４３３－２、および４３３－３の３つの階層が、ＴＳＧ４３４の１つの階層およびＢＳＧ４３２の１つの階層とともに示されている。この例では、それぞれのメモリーストリング４１２は、３つのメモリーセル４４０－１、４４０－２、および４４０－３を含むことが可能であり、それらは、コントロールゲート４３３－１、４３３－２、および４３３－３にそれぞれ対応している。コントロールゲートの数およびメモリーセルの数は、ストレージ容量を増加させるために３つよりも多くなっていることが可能である。また、メモリーセルアレイ構造体４００は、たとえば、ＴＳＧカット構造体、コモンソースコンタクト、およびダミーメモリーストリングなど、他の構造体を含むことが可能である。これらの構造体は、簡単にするために、図４Ａに示されていない。
図４Ｂは、本開示のいくつかの実施形態による、平面図における例示的な３Ｄメモリーデバイス４５０の概略的なダイアグラムを図示している。３Ｄメモリーデバイス４５０は、複数のチャネル構造体領域（たとえば、メモリープレーン、メモリーブロック、メモリーフィンガーなど）を含むことが可能であり、１つまたは複数のスルーアレイコンタクト（ＴＡＣ： ｔｈｒｏｕｇｈ ａｒｒａｙ ｃｏｎｔａｃｔ）構造体が、２つの近隣のチャネル構造体領域の間に形成され得る。図４Ｂに示されているようないくつかの実施形態において、３Ｄメモリーデバイス４５０は、４つ以上のメモリープレーン４６０を含むことが可能であり、メモリープレーン４６０のそれぞれは、複数のメモリーブロック４６５を含むことが可能である。図４Ｂに図示されている３Ｄメモリーデバイス４５０の中のメモリープレーン４６０の配置、および、それぞれのメモリープレーン４６０の中のメモリーブロック４６５の配置は、単なる例として使用されているに過ぎず、それは、本開示の範囲を限定するものではないということが留意される。
ＴＡＣ構造体は、１つまたは複数のビットライン（ＢＬ）ＴＡＣ領域４７１と、１つまたは複数のワードライン（ＢＬ）ＴＡＣ領域４７３と、１つまたは複数の階層構造体（ＳＳ）ＴＡＣ領域４８０とを含むことが可能であり、１つまたは複数のビットライン（ＢＬ）ＴＡＣ領域４７１は、３Ｄメモリーデバイスのビットライン方向（図では「ＢＬ」とラベル付けされている）において２つの近隣のメモリーブロック４６５によって挟まれており、３Ｄメモリーデバイスのワードライン方向（図では「ＷＬ」とラベル付けされている）に沿って延在されており、１つまたは複数のワードライン（ＢＬ）ＴＡＣ領域４７３は、ワードライン方向（ＷＬ）において２つの近隣のメモリーブロック４６５によって挟まれており、ビットライン方向（ＢＬ）に沿って延在されており、１つまたは複数の階層構造体（ＳＳ）ＴＡＣ領域４８０は、それぞれのメモリープレーン４６０のエッジに位置付けされている。
いくつかの実施形態において、３Ｄメモリーデバイス４５０は、複数のコンタクトパッド４９０を含むことが可能であり、複数のコンタクトパッド４９０は、３Ｄメモリーデバイス４５０のエッジにおいて１列に配置されている。駆動電力を提供し、制御信号を受信し、応答信号を送信するなどの任意の適切なデバイスおよび／またはインターフェースに、３Ｄメモリーデバイス４５０を電気的に相互接続するために、相互接続コンタクトが使用され得る。
図５は、いくつかの既存のシステムによる、３Ｄ ＮＡＮＤデバイスのワードラインの例示的な駆動システムの概略的な論理回路ダイアグラムを図示している。
背景技術のセクションにおいて上記に説明されているように、非同期のマルチプレーンの独立した（ＡＭＰＩ）読み取りは、複数のプレーンが非同期の独立した読み取り動作を実施することができることを可能にし、したがって、３Ｄ ＮＡＮＤのランダム読み取り性能を大幅にスピードアップさせる。ＡＭＰＩ読み取りをサポートするために、従来のスキームは、アナログリソースを複製するための駆動システムを設計することであり、それぞれのプレーンが、それ自身の駆動回路（たとえば、ポンプおよびリニアレギュレーターなど）を有し、ワードラインバイアスを供給することができるようになっている。ポンプは、プリチャージドライバーとも称され、読み取り動作の前にプレーンをプリチャージするために使用され得るということが留意される。リニアレギュレーターは、ポンプの出力電圧を調整することができる直流電流（ＤＣ）リニア電圧レギュレーター（たとえば、低ドロップアウトレギュレーター）であることが可能である。
図５に示されているように、プレーン０は、ポンプ５０および複数のリニアレギュレーター５００、５０１、…５０ｍに接続され得、プレーン１は、ポンプ５１および複数のリニアレギュレーター５１０、５１１、…５１ｍに接続され得、 … 、プレーンＮは、ポンプ５ｎおよび複数のリニアレギュレーター５ｎ０、５ｎ１、…５ｎｍに接続され得る。Ｎは、プレーンの数であり、ｍは、それぞれのプレーンにおけるワードラインの数である。すなわち、従来のスキームでは、それぞれの駆動回路は、介在する接続なしに、複数のプレーンのうちのそれぞれ１つに接続されている。そのようなスキームでは、チップが４つ以上のプレーンを有する場合には、そのような配置のための面積および電力のコストは、比較的に高くなる可能性がある。
図６は、いくつかの実施形態による、３Ｄ ＮＡＮＤデバイスのワードラインの別の例示的な駆動システムの概略的な論理回路ダイアグラムを図示している。
示されているように、複数のポンプは、２つのグループ（第１のポンプセット６１０および第２のポンプセット６２０）に分離され得る。第１のポンプセット６１０は、定常フェーズ（ｐｕｍｐｓ＿ｈｏｌｄ状態）の間に、第１の出力電圧をリニアレギュレーターに供給するために使用され得る。第２のポンプセット６２０は、ランピングフェーズ（ｐｕｍｐｓ＿ｒａｍｐ状態）の間に、第２の出力電圧をリニアレギュレーターに供給するために使用され得る。
また、リニアレギュレーターは、２つのグループ（第１のリニアレギュレーターセット６３０および第２のリニアレギュレーターセット６５０）に分離され得る。第１のリニアレギュレーターセット６３０は、第１の出力電圧または第２の出力電圧を調整し、第１のグループのワードラインのための第１のワードライン電圧バイアスを供給するために使用され得る。いくつかの実施形態において、第１のグループのワードラインは、ＮＡＮＤデバイスの性能に対して高い重要性を有する可能性がある。たとえば、第１のグループのワードラインは、第２のグループのワードラインと比較して、メモリーデバイスの読み取り動作のストリング電流に対してより高い影響を有する可能性がある。第２のリニアレギュレーターセット６４０は、第１の出力電圧または第２の出力電圧を調整し、第２のグループのワードラインのためのワードライン電圧バイアスを供給するために使用され得る。いくつかの実施形態において、第２のグループのワードラインは、第１のグループのワードラインと比較して、ＮＡＮＤデバイスの性能に対してより低い重要性を有する可能性がある。たとえば、第２のグループのワードラインは、第１のグループのワードラインと比較して、メモリーデバイスの読み取り動作のストリング電流に対してより低い影響を有する可能性がある。
いくつかの実施形態において、第１のリニアレギュレーターセット６３０は、数Ｎの第１のリニアレギュレーターサブセット６４０を含むことが可能であり、それらは、それぞれ、数Ｎのプレーン（たとえば、プレーン０、プレーン１、…プレーンＮ）のうちの対応する１つのためのものである。それぞれの第１のリニアレギュレーターサブセット６４０は、数ｋの第１のリニアレギュレーター６４１を含むことが可能である。いくつかの実施形態において、それぞれの第１のリニアレギュレーター６４１は、ＮＡＮＤデバイスの性能に対して高い重要性を有する可能性のある１つまたは複数の選択されたワードラインを駆動するために使用され得る。たとえば、それぞれの第１のリニアレギュレーター６４１は、選択されたワードライン（たとえば、ＷＬｎ）、および、その直接的に近隣のワードライン（たとえば、ＷＬｎ＋１およびＷＬｎ－１）を駆動するために使用され得る。いくつかの実施形態において、それぞれの第１のリニアレギュレーター６４１は、第１の数のワードラインを駆動するために使用され得、第１の数は、所定の数よりも大きいかまたはそれに等しい。
いくつかの実施形態において、第２のリニアレギュレーターセット６５０は、第２のリニアレギュレーターサブセット６６０および第３のリニアレギュレーターサブセット６７０を含むことが可能である。第２のリニアレギュレーターサブセット６６０の中のそれぞれの第２のリニアレギュレーター６６２は、第１の出力電圧を調整し、定常フェーズ（ｐｕｍｐｓ＿ｈｏｌｄ状態）の間に第２のワードライン電圧バイアスを発生させるために使用され得る。第３のリニアレギュレーターサブセット６７０の中のそれぞれの第３のリニアレギュレーター６７３は、第２の出力電圧を調整し、ランピングフェーズ（ｐｕｍｐｓ＿ｒａｍｐ状態）の間に第３のワードライン電圧バイアスを発生させるために使用され得る。第２のリニアレギュレーター６６２および第３のリニアレギュレーター６７３は、ＮＡＮＤデバイスの性能に対してより低い重要性を有する可能性のある１つまたは複数のワードラインを駆動するために使用され得る。たとえば、それぞれの第２のリニアレギュレーター６６２または第３のリニアレギュレーター６７３は、１つもしくは複数のダミーワードラインまたは１つもしくは複数の特別なワードラインを駆動するために使用され得る。いくつかの実施形態において、それぞれの第２のリニアレギュレーター６６２または第３のリニアレギュレーター６７３は、第２の数のワードラインを駆動するために使用され得、第２の数は、所定の数よりも小さい。
図５に示されているようなプレーンの数だけポンプおよびリニアレギュレーターを複製する構成と比較して、図６に示されているような構成は、すべてのプレーンにわたって共有される２セットのポンプおよびリニアレギュレーターを含む。それぞれの第１のリニアレギュレーターサブセット６４０は、数ｋの第１のリニアレギュレーター６４１を含むことが可能である。第２のリニアレギュレーターサブセット６６０は、数（ｍ－ｋ）の第２のリニアレギュレーター６６２を含むことが可能であり、第３のリニアレギュレーターサブセット６７０は、数（ｍ－ｋ）の第３のリニアレギュレーター６７３を含むことが可能である。そうであるので、リニアレギュレーターの合計数は、ｎ×ｍから（ｎ×ｋ＋２ｍ－２ｋ）へ大幅に低減され得る。
図６に示されているように、ランピングレギュレーター出力および定常レギュレーター出力は、マルチプレクサー回路６８０に接続され、すべてのプレーン（たとえば、プレーン０、プレーン１、…プレーンＮ）に相互接続することが可能である。それぞれの第１のリニアレギュレーターサブセットは、双方向スイッチ６８８を通して、第１のポンプセット６１０および第２のポンプセット６２０に交互に接続され得る。いくつかの実施形態において、コントローラー（たとえば、図４に示されているようなコントローラー４０４）は、ランピングが完了した直後に、ランピング供給から保持供給への切り替えを開始させることが可能である。１つの可能な簡単な実装形態は、そのような切り替えのためにトリマブルディレイ（ｔｒｉｍｍａｂｌｅ ｄｅｌａｙ）を使用することが可能である。別の改善された実装形態は、ランピング完了の自動検出スキームによって実現され得る。
ＮＡＮＤ ｘ－ｐａｔｈバイアスのほとんどは、読み取り動作の始まりにおいてランプアップし、回復まで同じ電圧レベルに留まるということが留意される。いくつかのバイアスは、読み取り動作の始まりにおいてパルスを有することが可能である。図６に示されているような、開示されている非同期のマルチプレーンの独立した（ＡＭＰＩ）ダイナミックアナログリソースシェアリングスキームは、そのような要件を満たすことが可能であり、図５に示されているようなスキームを上回る面積および電力の利点を有することが可能である。
１つの例において、プレーンの数ｎは、４である。４－ｗａｙ ＡＭＰＩをサポートするために、４グループの代わりに２グループのみのポンプが、開示されているＡＭＰＩダイナミックアナログリソースシェアリングスキームにおいて使用され得る。上記に説明されているように、リニアレギュレーターの合計数は、４ｍから（２ｋ＋２ｍ）へ低減される。したがって、開示されているＡＭＰＩダイナミックアナログリソースシェアリングスキームは、より少ない数のポンプおよびリニアレギュレーターを有することによって、面積および電力の両方の利益を有することが可能である。いくつかの実施形態において、トレードオフは、ＡＭＰＩ読み取りコマンドエントリーの時間分離に応じて、ときどき余分なレイテンシーが存在しているということである。
図７Ａに示されているように、第１のプレーンのための第１のＡＭＰＩコマンド（たとえば、ラベル付けされているようなＡＭＰＩ Ｒｅａｄ１ ＰＩ１コマンド）が、時点ｔ１において入力され、第１のプレーンのためのポンプおよびリニアレギュレーターを含むランピングリソースが、時点ｔ１１においてランプを開始することが可能である。第１のプレーンのランピング動作が時点ｔ２において完了した後に、第２のプレーンのための第２のＡＭＰＩコマンド（たとえば、ラベル付けされているようなＡＭＰＩ Ｒｅａｄ ＰＩ２コマンド）が、時点ｔ３において入力され、第２のプレーンのためのポンプおよびリニアレギュレーターを含むランピングリソースが、時点ｔ３３においてランプを開始することが可能である。一般的に、ワードラインランピング時間は、読み取り時間に対して比較的に小さなパーセンテージを占有する。図７Ａに示されているように、レイテンシー時間期間（ｔ１１－ｔ１）および（ｔ３３－ｔ３）は、小さくて無視でき、したがって、ゼロレイテンシーと考えられ得る。
図７Ｂに示されているように、第１のプレーンのための第１のＡＭＰＩコマンド（たとえば、示されているようなＡＭＰＩ Ｒｅａｄ ＰＩ１コマンド）が、時点ｔ１において入力され、第１のプレーンのためのポンプおよびリニアレギュレーターを含むランピングリソースが、時点ｔ１１においてランプを開始することが可能である。第２のプレーンのための第２のＡＭＰＩコマンド（たとえば、ラベル付けされているようなＡＭＰＩ ｒｅａｄ ＰＩ２）が、第１のプレーンがワードラインランピングの途中にある間に、時点ｔ２において入力される。ポンプおよびリニアレギュレーターを含むランピングリソースはビジー状態であるので、第１のプレーンが時点ｔ３においてランピングを完了するまで待機するための余分なレイテンシーが存在している。図７Ｂに示されているように、第２のＡＭＰＩコマンドのための余分なレイテンシー時間期間は、（ｔ３－ｔ２）である。
１つの実装形態において、１つのプレーンがワードラインランピングの途中にある間に、複数のＡＭＰＩコマンドが入力される場合には、１つの可能な実装形態は、コントローラーが１度に１つのプレーンずつワードラインをランピングすることが可能であるということである。たとえば、１つのプレーンのランプ完了の自動検出は、次のプレーンのランピング動作をトリガーすることが可能である。そのような実装形態は単純であるが、１つまたは複数のプレーンは、より長いレイテンシーを有することが可能である。図７Ｃに示されているように、第１のプレーンのための第１のＡＭＰＩコマンド（たとえば、示されているようなＡＭＰＩ Ｒｅａｄ ＰＩ１コマンド）が、時点ｔ１において入力され、第１のプレーンのためのポンプおよびリニアレギュレーターを含むランピングリソースが、時点ｔ１１においてランプを開始することが可能である。第２のプレーンのための第２のＡＭＰＩコマンド（たとえば、ラベル付けされているようなＡＭＰＩ ｒｅａｄ ＰＩ２）が、時点ｔ２において入力され、第３のプレーンのための第３のＡＭＰＩコマンド（たとえば、ラベル付けされているようなＡＭＰＩ ｒｅａｄ ＰＩ０）が、第１のプレーンがワードラインランピングの途中にある間に、時点ｔ３において入力される。第１のプレーンが時点ｔ４においてランピングを完了するまで第２のＡＭＰＩコマンドが待機するための余分なレイテンシー時間期間（ｔ４－ｔ２）が存在しており、第２のプレーンが時点ｔ５においてランピングを完了するまで第３のＡＭＰＩコマンドが待機するための余分なレイテンシー時間期間（ｔ５－ｔ３）が存在している。
別の実装形態は、コントローラーが同時に複数のプレーンにおいてワードラインをランピングすることができるということである。１つのプレーンがＷＬランピングの途中にある間に、複数のＡＭＰＩコマンドが入力されることを想像する。そのプレーンがランピングを完了した後に、待機していたすべての他のプレーンが、同時にワードラインランピング動作を開始することが可能である。複数のプレーンが同時にランピングしているので、ランプ時間は、単一のプレーンをランプアップさせるよりも長くなる可能性があるが、複数のプレーンをシーケンシャルにランプさせるよりも短くなる可能性がある。具体的には、図７Ｄに示されているように、第１のプレーンのための第１のＡＭＰＩコマンド（たとえば、示されているようなＡＭＰＩ Ｒｅａｄ ＰＩ１コマンド）が、時点ｔ１において入力され、第１のプレーンのためのポンプおよびリニアレギュレーターを含むランピングリソースが、時点ｔ１１においてランプを開始することが可能である。第２のプレーンのための第２のＡＭＰＩコマンド（たとえば、ラベル付けされているようなＡＭＰＩ ｒｅａｄ ＰＩ２）が、時点ｔ２において入力され、第３のプレーンのための第３のＡＭＰＩコマンド（たとえば、ラベル付けされているようなＡＭＰＩ ｒｅａｄ ＰＩ０）が、第１のプレーンがワードラインランピングの途中にある間に、時点ｔ３において入力される。その第１のプレーンが時点ｔ４においてランピングを完了した後に、第１のプレーンおよび第２のプレーンの両方が、時点ｔ４において同時にワードラインランピング動作を開始する。したがって、第２のＡＭＰＩコマンドのためのレイテンシー時間期間は、（ｔ４－ｔ２）であり、第３のＡＭＰＩコマンドのためのレイテンシー時間期間は、（ｔ４－ｔ３）である。
実用的な使用法に関するいくつかの実施形態において、コントローラーは、それぞれのプレーンのためのデータアウト時間を、ＡＭＰＩコマンドエントリーの自然なスタガリング（ｎａｔｕｒａｌ ｓｔａｇｇｅｒｉｎｇ）として設定することが可能である。そうであるので、余分なレイテンシーに遭遇する確率が減少させられ、余分なレイテンシーの影響を低減させることが可能である。
さらに、１つの起こり得る懸念は、供給切り替えの間に定常プレーンバイアスにおいて導入されるノイズである。図６に関連して上記に説明されているように、リニアレギュレーターは、第１のプライオリティー電圧バイアスおよび第２のプライオリティー電圧バイアスをそれぞれ発生させるために、第１の出力電圧または第２の出力電圧を調整するための２つのグループに分離されている。第１のプライオリティー電圧バイアスを発生させるために使用される第１のリニアレギュレーターセット６３０は、プレーン依存性である。レギュレーターポンプ供給レギュレーターは、小さなポンプ供給切り替えノイズに対処することが可能である。第２のプライオリティー電圧バイアスを発生させるために第１の出力電圧または第２の出力電圧を調整するために使用される第２のリニアレギュレーターセット６４０は、アレイセル電流変化を引き起こさない出力の上での小さなドロップを有することが可能である。したがって、センシングへの影響は無視され得る。
いくつかの実施形態において、開示されているダイナミックアナログリソースシェアリングスキームの動作は、図２に関連して上記に説明されているようなＮＡＮＤフラッシュメモリーデバイスのコントローラーロジック２１２によって直接的に実行され、対応するソフトウェアモジュールと組み合わせられ得る。ソフトウェアモジュールは、任意の適切なストレージ／メモリー媒体（たとえば、ランダムアクセスメモリー、フラッシュメモリー、リードオンリーメモリー、プログラマブルリードオンリーメモリー、電気的に消去可能なプログラマブルメモリー、レジスターなど）の中に存在することが可能である。
したがって、開示されているダイナミックアナログリソースシェアリングスキームは、ＡＭＰＩを可能にするために従来のスキームを上回る面積および電力の利点を有することが可能である。ＡＭＰＩ読み取りコマンドエントリーの時間分離が非常に短い場合には、余分なレイテンシーが存在する可能性がある。実用的な使用法に関して、それぞれのプレーンのためのデータアウト時間は、ＡＭＰＩコマンドエントリーをずらすことが可能であり、レイテンシーのマイナス面が大幅に低減される。
ＮＡＮＤメモリーデバイスにおいて、アレイエリアアーキテクチャーの横の周辺回路、および、アレイアーキテクチャーの下の周辺回路は、特に、ワードライン階層の数が増加したいくつかの製品に関して、回路面積がアレイ面積よりも大きいという問題を有する可能性があるということが留意される。開示されているダイナミックアナログリソースシェアリングスキームは大きな回路面積を節約することが可能であるので、その節約は、ダイサイズおよびコスト低減に直接的につながることが可能である。
本開示の１つの態様は、メモリーデバイスであって、メモリーデバイスは、複数のメモリープレーンと、第１のポンプセットであって、第１のポンプセットは、複数のメモリープレーンと連結されており、定常フェーズの間に第１の出力電圧を複数のリニアレギュレーターに供給するように構成されている、第１のポンプセットと、第２のポンプセットであって、第２のポンプセットは、複数のメモリープレーンと連結されており、ランピングフェーズの間に第２の出力電圧を複数のリニアレギュレーターに供給するように構成されている、第２のポンプセットとを含み、複数のリニアレギュレーターは、複数のメモリープレーンの第１のグループのワードラインのための第１の電圧バイアスを発生させるために、第１の出力電圧または第２の出力電圧を調整するように構成されている第１のリニアレギュレーターセットと、複数のメモリープレーンの第２のグループのワードラインのための第２の電圧バイアスを発生させるために、第１の出力電圧または第２の出力電圧を調整するように構成されている第２のリニアレギュレーターセットとを含む、メモリーデバイスを提供する。
いくつかの実施形態において、複数のメモリープレーンのそれぞれは、対応してビットラインと連結している複数のメモリーストリングを含み、第１のグループのワードラインは、第２のグループのワードラインと比較して、メモリーデバイスの読み取り動作のストリング電流に対してより高い影響を有する。
いくつかの実施形態において、第１のグループのワードラインは、１つまたは複数の選択されたワードラインと、１つまたは複数の選択されたワードラインの直接的に近隣のワードラインとを含む。
いくつかの実施形態において、第２のグループのワードラインは、１つもしくは複数のダミーワードライン、または、１つもしくは複数の特別なワードラインを含む。
いくつかの実施形態において、第１のリニアレギュレーターセットは、複数のメモリープレーンのうちの１つにそれぞれ対応する複数の第１のリニアレギュレーターサブセットを含む。
いくつかの実施形態において、第２のリニアレギュレーターセットは、定常フェーズの間に第２の電圧バイアスを発生させるために、第１の出力電圧を調整するように構成されている第２のリニアレギュレーターサブセットと、ランピングフェーズの間に第２の電圧バイアスを発生させるために、第２の出力電圧を調整するように構成されている第３のリニアレギュレーターサブセットとを含む。
いくつかの実施形態において、メモリーデバイスは、第１および第２のポンプセットと第１のリニアレギュレーターセットとの間に接続されているマルチプレクサー回路をさらに含む。
いくつかの実施形態において、マルチプレクサー回路は、複数の双方向スイッチを含み、複数の双方向スイッチは、対応する第１のリニアレギュレーターサブセットを第１のポンプセットまたは第２のポンプセットに交互に接続するようにそれぞれ構成されている。
いくつかの実施形態において、メモリーデバイスは、コントローラーをさらに含み、コントローラーは、ワードラインランピング動作が完了した後に、ランピング供給から保持供給へ切り替えるために、複数の双方向スイッチのうちの１つを制御するように構成されている。
いくつかの実施形態において、メモリーデバイスは、ワードラインランピング動作のステータスを自動的に検出するように構成されている検出器をさらに含む。
いくつかの実施形態において、メモリーデバイスは、３次元ＮＡＮＤメモリーデバイスである。
いくつかの実施形態において、コントローラーは、非同期のマルチプレーンの独立した読み取り動作における定常フェーズの間に、第１の出力電圧を複数のリニアレギュレーターに供給するために、第１のポンプセットを制御するようにさらに構成されており、非同期のマルチプレーンの独立した読み取り動作におけるランピングフェーズの間に、第２の出力電圧を複数のリニアレギュレーターに供給するために、第２のポンプセットを制御するようにさらに構成されている。
いくつかの実施形態において、コントローラーは、第１の読み取り動作を受け取ることに応答して、第１のメモリープレーンにおける第１のワードラインの第１のランピング動作を実施するために、第１のポンプセットおよび／または第２のポンプセットを制御するようにさらに構成されており、第１のメモリープレーンにおける第１のワードラインの第１のランピング動作が完了した後に、第２の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第２のワードラインの第２のランピング動作を実施するために、第１のポンプセットおよび／または第２のポンプセットを制御するようにさらに構成されている。
いくつかの実施形態において、コントローラーは、第１のメモリープレーンにおける第１のワードラインの第１のランピング動作が完了した後に、第２の読み取り動作および第３の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第２のワードラインの第２のランピング動作、および、第３のメモリープレーンにおける第３のワードラインの第３のランピング動作を同時に実施するために、第１のポンプセットおよび／または第２のポンプセットを制御するようにさらに構成されている。
いくつかの実施形態において、コントローラーは、第２のメモリープレーンにおける第２のワードラインの第２のランピング動作が完了した後に、第３の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第３のワードラインの第３のランピング動作を実施するために、第１のポンプセットおよび／または第２のポンプセットを制御するようにさらに構成されている。
本開示の別の態様は、複数のメモリープレーンを含むメモリーデバイスに対して非同期のマルチプレーンの独立した読み取り動作を実施するための方法であって、方法は、第１のポンプセットを制御するステップであって、第１のポンプセットは、複数のメモリープレーンに連結されており、定常フェーズの間に第１の出力電圧を複数のリニアレギュレーターに供給する、ステップと、第２のポンプセットを制御するステップであって、第２のポンプセットは、複数のメモリープレーンに連結されており、ランピングフェーズの間に第２の出力電圧を複数のリニアレギュレーターに供給する、ステップと、メモリーデバイスの複数のメモリープレーンのうちの１つの第１のグループのワードラインのための第１の電圧バイアスを発生させるために、第１の出力電圧または第２の出力電圧を調整するために、複数のリニアレギュレーターの中の第１のリニアレギュレーターセットを制御するステップと、メモリーデバイスの複数のメモリープレーンのうちの１つの第２のグループのワードラインのための第２の電圧バイアスを発生させるために、第１の出力電圧または第２の出力電圧を調整するために、複数のリニアレギュレーターの中の第２のリニアレギュレーターセットを制御するステップとを含む、方法を提供する。
いくつかの実施形態において、方法は、定常フェーズの間に第２の電圧バイアスを発生させるために、第１の出力電圧を調整するために、第２のリニアレギュレーターサブセットを制御するステップと、ランピングフェーズの間に第２の電圧バイアスを発生させるために、第２の出力電圧を調整するために、第３のリニアレギュレーターサブセットを制御するステップとをさらに含む。
いくつかの実施形態において、方法は、対応する第１のリニアレギュレーターサブセットを第１のポンプセットまたは第２のポンプセットに交互に接続するために、双方向スイッチを制御するステップをさらに含む。
いくつかの実施形態において、方法は、ワードラインランピング動作が完了した後に、ランピング供給から保持供給へ切り替えるために、双方向スイッチを制御するステップをさらに含む。
いくつかの実施形態において、方法は、非同期のマルチプレーンの独立した読み取り動作における定常フェーズの間に、第１の出力電圧を複数のリニアレギュレーターに供給するために、第１のポンプセットを制御するステップと、非同期のマルチプレーンの独立した読み取り動作におけるランピングフェーズの間に、第２の出力電圧を複数のリニアレギュレーターに供給するために、第２のポンプセットを制御するステップとをさらに含む。
いくつかの実施形態において、方法は、第１の読み取り動作を受け取ることに応答して、第１のメモリープレーンにおける第１のワードラインの第１のランピング動作を実施するために、第１のポンプセットおよび／または第２のポンプセットを制御するステップと、第１のメモリープレーンにおける第１のワードラインの第１のランピング動作が完了した後に、第２の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第２のワードラインの第２のランピング動作を実施するために、第１のポンプセットおよび／または第２のポンプセットを制御するステップとをさらに含む。
いくつかの実施形態において、方法は、第１のメモリープレーンにおける第１のワードラインの第１のランピング動作が完了した後に、第２の読み取り動作および第３の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第２のワードラインの第２のランピング動作、および、第３のメモリープレーンにおける第３のワードラインの第３のランピング動作を同時に実施するために、第１のポンプセットおよび／または第２のポンプセットを制御するステップをさらに含む。
いくつかの実施形態において、方法は、第２のメモリープレーンにおける第２のワードラインの第２のランピング動作が完了した後に、第３の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第３のワードラインの第３のランピング動作を実施するために、第１のポンプセットおよび／または第２のポンプセットを制御するステップをさらに含む。
本開示の別の態様は、メモリーシステムであって、メモリーシステムは、上記に開示されているメモリーデバイスと、非同期のマルチプレーンの独立した読み取り動作を実施するようにメモリーデバイスを制御するように構成されているメモリーコントローラーとを含む、メモリーシステムを提供する。
特定の実施形態の先述の説明は、他の人が、当業者の範囲内の知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験なしに、さまざまな用途に関して、そのような特定の実施形態を容易に修正および／または適合させることができる本開示の一般的な性質を完全に明らかにすることとなる。したがって、そのような適合および修正は、本明細書に提示されている開示および指針に基づいて、開示されている実施形態の均等物の意味および範囲の中にあることを意図している。本明細書での言い回しまたは専門用語は、説明の目的のためのものであり、限定ではなく、本明細書の専門用語または言い回しは、開示および指針に照らして当業者によって解釈されることとなるようになっているということが理解されるべきである。
本開示の実施形態は、特定の機能およびその関係の実装を図示する機能的なビルディングブロックの助けを借りて上記に説明されてきた。これらの機能的なビルディングブロックの境界は、説明の便宜上、本明細書では任意に定義されている。特定の機能およびその関係が適当に実施される限りにおいて、代替的な境界が定義され得る。
概要および要約のセクションは、本発明者によって企図される本開示の１つまたは複数の（しかし、すべてではない）例示的な実施形態を記載している可能性があり、したがって、決して本開示および添付の特許請求の範囲を限定することを意図していない。
本開示の幅および範囲は、上記に説明された例示的な実施形態のいずれによっても限定されるべきではなく、添付の特許請求の範囲およびその均等物のみに従って定義されるべきである。
１００ システム
１０２ メモリーシステム
１０４ メモリーデバイス
１０６ メモリーコントローラー
１０８ ホスト
１１２ メモリーカード
１１４ メモリーカードコネクター
１１６ ＳＳＤ
１１８ ＳＳＤコネクター
２０２ メモリーセルアレイ
２０４ ページバッファー
２０６ カラムデコーダー／ビットラインドライバー
２０８ ローデコーダー／ワードラインドライバー
２１０ 電圧発生器
２１２ 制御ロジック
２１４ レジスター
２１６ インターフェース
３０２ 周辺回路
３０４ ブロック
３０６ メモリーセル
３０８ ＮＡＮＤメモリーストリング
３１０ ソース選択ゲート（ＳＳＧ）
３１２ ドレイン選択ゲート（ＤＳＧ）
３１３ ＤＳＧライン
３１４ ソースライン（ＳＬ）
３１５ ＳＳＧライン
３１６ ビットライン
３１８ ワードライン
３２０ ページ
４００ ３次元（３Ｄ）メモリーセルアレイ構造体
４１２ メモリーストリング
４１４ 接触構造体
４１６－１ スリット構造体
４１６－２ スリット構造体
４３０ 基板
４３１ 絶縁フィルム
４３２ 底部選択ゲート（ＢＳＧ）
４３３ コントロールゲート
４３３－１ コントロールゲート
４３３－２ コントロールゲート
４３３－３ コントロールゲート
４３５ フィルムスタック
４３６ チャネルホール
４３７ メモリーフィルム
４３８ チャネル層
４３９ コア充填フィルム
４４０ メモリーセル
４４０－１ メモリーセル
４４０－２ メモリーセル
４４０－３ メモリーセル
４４１ ビットライン（ＢＬ）
４４３ 金属相互接続ライン
４４４ ソースライン領域
４５０ ３Ｄメモリーデバイス
４６０ メモリープレーン
４６５ メモリーブロック
４７１ ビットライン（ＢＬ）ＴＡＣ領域
４７３ ワードライン（ＢＬ）ＴＡＣ領域
４８０ 階層構造体（ＳＳ）ＴＡＣ領域
４９０ コンタクトパッド
５０ ポンプ
５００、５０１、…５０ｍ リニアレギュレーター
５１ ポンプ
５１０、５１１、…５１ｍ リニアレギュレーター
５ｎ ポンプ
５ｎ０、５ｎ１、…５ｎｍ リニアレギュレーター
６１０ 第１のポンプセット
６２０ 第２のポンプセット
６３０ 第１のリニアレギュレーターセット
６４０ 第１のリニアレギュレーターサブセット
６４１ 第１のリニアレギュレーター
６５０ 第２のリニアレギュレーターセット
６６０ 第２のリニアレギュレーターサブセット
６６２ 第２のリニアレギュレーター
６７０ 第３のリニアレギュレーターサブセット
６７３ 第３のリニアレギュレーター
６８０ マルチプレクサー回路
６８８ 双方向スイッチ
ＢＬ ビットライン方向
ＷＬ ワードライン方向

Claims (41)

  1. メモリーデバイスであって、前記メモリーデバイスは、
    複数のメモリープレーンと、
    第１のポンプセットであって、前記第１のポンプセットは、前記複数のメモリープレーンと連結されており、定常フェーズの間に第１の出力電圧を複数のリニアレギュレーターに供給するように構成されている、第１のポンプセットと、
    第２のポンプセットであって、前記第２のポンプセットは、前記複数のメモリープレーンと連結されており、ランピングフェーズの間に第２の出力電圧を前記複数のリニアレギュレーターに供給するように構成されている、第２のポンプセットと
    を含み、
    前記複数のリニアレギュレーターは、
    前記複数のメモリープレーンの第１のグループのワードラインのための第１の電圧バイアスを発生させるために、前記第１の出力電圧または前記第２の出力電圧を調整するように構成されている第１のリニアレギュレーターセットと、
    前記複数のメモリープレーンの第２のグループのワードラインのための第２の電圧バイアスを発生させるために、前記第１の出力電圧または前記第２の出力電圧を調整するように構成されている第２のリニアレギュレーターセットと
    を含む、メモリーデバイス。
  2. 前記複数のメモリープレーンのそれぞれは、対応してビットラインと連結している複数のメモリーストリングを含み、
    前記第１のグループのワードラインは、前記第２のグループのワードラインと比較して、前記メモリーデバイスの読み取り動作のストリング電流に対してより高い影響を有する、請求項１に記載のメモリーデバイス。
  3. 前記第１のグループのワードラインは、１つまたは複数の選択されたワードラインと、前記１つまたは複数の選択されたワードラインの直接的に近隣のワードラインとを含む、請求項１または２に記載のメモリーデバイス。
  4. 前記第２のグループのワードラインは、１つもしくは複数のダミーワードライン、または、１つもしくは複数の特別なワードラインを含む、請求項１または２に記載のメモリーデバイス。
  5. 前記第１のリニアレギュレーターセットは、前記複数のメモリープレーンのうちの１つにそれぞれ対応する複数の第１のリニアレギュレーターサブセットを含む、請求項１に記載のメモリーデバイス。
  6. 前記第２のリニアレギュレーターセットは、
    前記定常フェーズの間に前記第２の電圧バイアスを発生させるために、前記第１の出力電圧を調整するように構成されている第２のリニアレギュレーターサブセットと、
    前記ランピングフェーズの間に前記第２の電圧バイアスを発生させるために、前記第２の出力電圧を調整するように構成されている第３のリニアレギュレーターサブセットと
    を含む、請求項１または５に記載のメモリーデバイス。
  7. 前記第１および第２のポンプセットと前記第１のリニアレギュレーターセットとの間に接続されているマルチプレクサー回路をさらに含む、請求項１に記載のメモリーデバイス。
  8. 前記マルチプレクサー回路は、複数の双方向スイッチを含み、前記複数の双方向スイッチは、対応する第１のリニアレギュレーターサブセットを前記第１のポンプセットまたは前記第２のポンプセットに交互に接続するようにそれぞれ構成されている、請求項７に記載のメモリーデバイス。
  9. コントローラーをさらに含み、前記コントローラーは、ワードラインランピング動作が完了した後に、ランピング供給から保持供給へ切り替えるために、前記複数の双方向スイッチのうちの１つを制御するように構成されている、請求項１に記載のメモリーデバイス。
  10. 前記ワードラインランピング動作のステータスを自動的に検出するように構成されている検出器をさらに含む、請求項１０に記載のメモリーデバイス。
  11. 前記メモリーデバイスは、３次元ＮＡＮＤメモリーデバイスである、請求項１に記載のメモリーデバイス。
  12. 前記コントローラーは、
    非同期のマルチプレーンの独立した読み取り動作における定常フェーズの間に、前記第１の出力電圧を前記複数のリニアレギュレーターに供給するために、前記第１のポンプセットを制御するようにさらに構成されており、
    前記非同期のマルチプレーンの独立した読み取り動作におけるランピングフェーズの間に、前記第２の出力電圧を前記複数のリニアレギュレーターに供給するために、前記第２のポンプセットを制御するようにさらに構成されている、請求項９に記載のメモリーデバイス。
  13. 前記コントローラーは、
    第１の読み取り動作を受け取ることに応答して、第１のメモリープレーンにおける第１のワードラインの第１のランピング動作を実施するために、前記第１のポンプセットおよび／または前記第２のポンプセットを制御するようにさらに構成されており、
    前記第１のメモリープレーンにおける前記第１のワードラインの前記第１のランピング動作が完了した後に、第２の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第２のワードラインの第２のランピング動作を実施するために、前記第１のポンプセットおよび／または前記第２のポンプセットを制御するようにさらに構成されている、請求項９に記載のメモリーデバイス。
  14. 前記コントローラーは、前記第１のメモリープレーンにおける前記第１のワードラインの前記第１のランピング動作が完了した後に、第２の読み取り動作および第３の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第２のワードラインの第２のランピング動作、および、第３のメモリープレーンにおける第３のワードラインの第３のランピング動作を同時に実施するために、前記第１のポンプセットおよび／または前記第２のポンプセットを制御するようにさらに構成されている、請求項１３に記載のメモリーデバイス。
  15. 前記コントローラーは、前記第２のメモリープレーンにおける前記第２のワードラインの前記第２のランピング動作が完了した後に、第３の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第３のワードラインの第３のランピング動作を実施するために、前記第１のポンプセットおよび／または前記第２のポンプセットを制御するようにさらに構成されている、請求項１３に記載のメモリーデバイス。
  16. 複数のメモリープレーンを含むメモリーデバイスに対して非同期のマルチプレーンの独立した読み取り動作を実施するための方法であって、前記方法は、
    第１のポンプセットを制御するステップであって、前記第１のポンプセットは、前記複数のメモリープレーンに連結されており、定常フェーズの間に第１の出力電圧を複数のリニアレギュレーターに供給する、ステップと、
    第２のポンプセットを制御するステップであって、前記第２のポンプセットは、前記複数のメモリープレーンに連結されており、ランピングフェーズの間に第２の出力電圧を前記複数のリニアレギュレーターに供給する、ステップと、
    前記メモリーデバイスの前記複数のメモリープレーンのうちの１つの第１のグループのワードラインのための第１の電圧バイアスを発生させるために、前記第１の出力電圧または前記第２の出力電圧を調整するために、前記複数のリニアレギュレーターの中の第１のリニアレギュレーターセットを制御するステップと、
    前記メモリーデバイスの前記複数のメモリープレーンのうちの１つの第２のグループのワードラインのための第２の電圧バイアスを発生させるために、前記第１の出力電圧または前記第２の出力電圧を調整するために、前記複数のリニアレギュレーターの中の第２のリニアレギュレーターセットを制御するステップと
    を含む、方法。
  17. 前記複数のメモリープレーンは、対応してビットラインと連結している複数のメモリーストリングを含み、前記第１のグループのワードラインは、前記第２のグループのワードラインと比較して、前記メモリーデバイスの読み取り動作のストリング電流に対してより高い影響を有する、請求項１６に記載の方法。
  18. 前記第１のグループのワードラインは、１つまたは複数の選択されたワードラインと、前記１つまたは複数の選択されたワードラインの直接的に近隣のワードラインとを含む、請求項１６に記載の方法。
  19. 前記第２のグループのワードラインは、１つもしくは複数のダミーワードライン、または、１つもしくは複数の特別なワードラインを含む、請求項１６に記載の方法。
  20. 前記定常フェーズの間に前記第２の電圧バイアスを発生させるために、前記第１の出力電圧を調整するために、第２のリニアレギュレーターサブセットを制御するステップと、
    前記ランピングフェーズの間に前記第２の電圧バイアスを発生させるために、前記第２の出力電圧を調整するために、第３のリニアレギュレーターサブセットを制御するステップと
    をさらに含む、請求項１６に記載の方法。
  21. 対応する第１のリニアレギュレーターサブセットを前記第１のポンプセットまたは前記第２のポンプセットに交互に接続するために、双方向スイッチを制御するステップをさらに含む、請求項１６に記載の方法。
  22. ワードラインランピング動作が完了した後に、ランピング供給から保持供給へ切り替えるために、前記双方向スイッチを制御するステップをさらに含む、請求項２１に記載の方法。
  23. 非同期のマルチプレーンの独立した読み取り動作における定常フェーズの間に、前記第１の出力電圧を前記複数のリニアレギュレーターに供給するために、前記第１のポンプセットを制御するステップと、
    前記非同期のマルチプレーンの独立した読み取り動作におけるランピングフェーズの間に、前記第２の出力電圧を前記複数のリニアレギュレーターに供給するために、前記第２のポンプセットを制御するステップと
    をさらに含む、請求項１６に記載の方法。
  24. 第１の読み取り動作を受け取ることに応答して、第１のメモリープレーンにおける第１のワードラインの第１のランピング動作を実施するために、前記第１のポンプセットおよび／または前記第２のポンプセットを制御するステップと、
    前記第１のメモリープレーンにおける前記第１のワードラインの前記第１のランピング動作が完了した後に、第２の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第２のワードラインの第２のランピング動作を実施するために、前記第１のポンプセットおよび／または前記第２のポンプセットを制御するステップと
    をさらに含む、請求項１６に記載の方法。
  25. 前記第１のメモリープレーンにおける前記第１のワードラインの前記第１のランピング動作が完了した後に、第２の読み取り動作および第３の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第２のワードラインの第２のランピング動作、および、第３のメモリープレーンにおける第３のワードラインの第３のランピング動作を同時に実施するために、前記第１のポンプセットおよび／または前記第２のポンプセットを制御するステップをさらに含む、請求項２４に記載の方法。
  26. 前記第２のメモリープレーンにおける前記第２のワードラインの前記第２のランピング動作が完了した後に、第３の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第３のワードラインの第３のランピング動作を実施するために、前記第１のポンプセットおよび／または前記第２のポンプセットを制御するステップをさらに含む、請求項２４に記載の方法。
  27. メモリーシステムであって、前記メモリーシステムは、
    メモリーデバイスと、
    非同期のマルチプレーンの独立した読み取り動作を実施するように前記メモリーデバイスを制御するように構成されているメモリーコントローラーと
    を含み、
    前記メモリーデバイスは、
    複数のメモリープレーンと、
    定常フェーズの間に第１の出力電圧を複数のリニアレギュレーターに供給するように構成されている第１のポンプセットと、
    ランピングフェーズの間に第２の出力電圧を前記複数のリニアレギュレーターに供給するように構成されている第２のポンプセットと、
    を含み、
    前記複数のリニアレギュレーターは、
    第１のグループのワードラインのための第１の電圧バイアスを発生させるために、前記第１の出力電圧または前記第２の出力電圧を調整するように構成されている第１のリニアレギュレーターセットと、
    第２のグループのワードラインのための第２の電圧バイアスを発生させるために、前記第１の出力電圧または前記第２の出力電圧を調整するように構成されている第２のリニアレギュレーターセットと
    を含む、メモリーシステム。
  28. 前記複数のメモリープレーンのそれぞれは、対応してビットラインと連結している複数のメモリーストリングを含み、
    前記第１のグループのワードラインは、前記第２のグループのワードラインと比較して、前記メモリーデバイスの読み取り動作のストリング電流に対してより高い影響を有する、請求項２７に記載のメモリーシステム。
  29. 前記第１のグループのワードラインは、１つまたは複数の選択されたワードラインと、前記１つまたは複数の選択されたワードラインの直接的に近隣のワードラインとを含む、請求項２７または２８に記載のメモリーシステム。
  30. 前記第２のグループのワードラインは、１つもしくは複数のダミーワードライン、または、１つもしくは複数の特別なワードラインを含む、請求項２７または２８に記載のメモリーシステム。
  31. 前記第１のリニアレギュレーターセットは、前記複数のメモリープレーンのうちの１つにそれぞれ対応する複数の第１のリニアレギュレーターサブセットを含む、請求項２７に記載のメモリーシステム。
  32. 前記第２のリニアレギュレーターセットは、
    前記定常フェーズの間に前記第２の電圧バイアスを発生させるために、前記第１の出力電圧を調整するように構成されている第２のリニアレギュレーターサブセットと、
    前記ランピングフェーズの間に前記第２の電圧バイアスを発生させるために、前記第２の出力電圧を調整するように構成されている第３のリニアレギュレーターサブセットと
    を含む、請求項２７または３１に記載のメモリーシステム。
  33. 前記メモリーデバイスは、前記第１および第２のポンプセットと前記第１のリニアレギュレーターセットとの間に接続されているマルチプレクサー回路をさらに含む、請求項２７に記載のメモリーシステム。
  34. 前記マルチプレクサー回路は、複数の双方向スイッチを含み、前記複数の双方向スイッチは、対応する第１のリニアレギュレーターサブセットを前記第１のポンプセットまたは前記第２のポンプセットに交互に接続するようにそれぞれ構成されている、請求項３３に記載のメモリーシステム。
  35. コントローラーをさらに含み、前記コントローラーは、ワードラインランピング動作が完了した後に、ランピング供給から保持供給へ切り替えるために、前記複数の双方向スイッチのうちの１つを制御するように構成されている、請求項２７に記載のメモリーシステム。
  36. 前記ワードラインランピング動作のステータスを自動的に検出するように構成されている検出器をさらに含む、請求項３５に記載のメモリーシステム。
  37. 前記メモリーデバイスは、３次元ＮＡＮＤメモリーデバイスである、請求項２７に記載のメモリーシステム。
  38. 前記コントローラーは、
    非同期のマルチプレーンの独立した読み取り動作における定常フェーズの間に、前記第１の出力電圧を前記複数のリニアレギュレーターに供給するために、前記第１のポンプセットを制御するようにさらに構成されており、
    前記非同期のマルチプレーンの独立した読み取り動作におけるランピングフェーズの間に、第２の出力電圧を前記複数のリニアレギュレーターに供給するために、前記第２のポンプセットを制御するようにさらに構成されている、請求項３５に記載のメモリーシステム。
  39. 前記コントローラーは、
    第１の読み取り動作を受け取ることに応答して、第１のメモリープレーンにおける第１のワードラインの第１のランピング動作を実施するために、前記第１のポンプセットおよび／または前記第２のポンプセットを制御するようにさらに構成されており、
    前記第１のメモリープレーンにおける前記第１のワードラインの前記第１のランピング動作が完了した後に、第２の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第２のワードラインの第２のランピング動作を実施するために、前記第１のポンプセットおよび／または前記第２のポンプセットを制御するようにさらに構成されている、請求項３５に記載のメモリーシステム。
  40. 前記コントローラーは、前記第１のメモリープレーンにおける前記第１のワードラインの前記第１のランピング動作が完了した後に、第２の読み取り動作および第３の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第２のワードラインの第２のランピング動作、および、第３のメモリープレーンにおける第３のワードラインの第３のランピング動作を同時に実施するために、前記第１のポンプセットおよび／または前記第２のポンプセットを制御するようにさらに構成されている、請求項３９に記載のメモリーシステム。
  41. 前記コントローラーは、前記第２のメモリープレーンにおける前記第２のワードラインの前記第２のランピング動作が完了した後に、第３の読み取り動作を受け取ることに応答して、第２のメモリープレーンにおける第３のワードラインの第３のランピング動作を実施するために、前記第１のポンプセットおよび／または前記第２のポンプセットを制御するようにさらに構成されている、請求項３９に記載のメモリーシステム。
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