CN114639427A - 存储器设备和操作该存储器设备的方法 - Google Patents

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Abstract

本公开涉及存储器设备和操作该存储器设备的方法。本技术涉及电子设备。存储器设备在感测操作期间控制施加到每个线的电压，以防止或减轻通道负升压现象，该存储器设备包括：连接到多个线的存储器块；被配置为对被选择的存储器单元执行感测操作的外围电路，该被选择的存储器单元连接到多个线之中的被选择的字线；以及控制逻辑，控制逻辑被配置为在感测操作期间和在感测操作之后执行的均衡操作期间，控制施加到多个线之中的漏极选择线、源极选择线以及在漏极选择线与源极选择线之间的字线的电压。在感测操作期间，控制逻辑根据是否与漏极选择线之中的被选择的漏极选择线共享单元串，来控制施加到未被选择的漏极选择线的电压。

Description

存储器设备和操作该存储器设备的方法
相关申请的交叉引用
本申请要求于2020年12月16日向韩国知识产权局提交的韩国专利申请号10-2020-0176723的优先权，该申请的整体公开内容通过引用并入本文。
技术领域
本公开涉及电子设备，并且更具体地，涉及存储器设备和操作该存储器设备的方法。
背景技术
存储设备是在主机设备的控制下存储数据的设备，该主机设备诸如为计算机、智能电话或智能平板计算机。存储设备包括：将数据存储在磁盘中的设备，诸如硬盘驱动器(HDD)；将数据存储在半导体存储器中的设备，诸如固态驱动器(SSD)；或存储器卡，尤其是非易失性存储器。
存储设备可以包括在其中存储数据的存储器设备和将数据存储在存储器设备中的存储器控制器。存储器设备可以分类为易失性存储器和非易失性存储器。这里，非易失性存储器包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除和可编程ROM(EEPROM)、闪存存储器、相变RAM(PRAM))、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
发明内容
根据本公开的一个实施例，一种存储器设备可以包括：连接到多个线的存储器块；被配置为对被选择的存储器单元执行感测操作的外围电路，该被选择的存储器单元连接到多个线之中的被选择的字线；以及控制逻辑，控制逻辑被配置为在感测操作期间和在感测操作之后执行的均衡操作期间，控制施加到多个线之中的漏极选择线、源极选择线以及在漏极选择线与源极选择线之间的字线的电压。在感测操作期间，控制逻辑可以根据是否与漏极选择线之中的被选择的漏极选择线共享单元串，来控制施加到未被选择的漏极选择线的电压。
根据本公开的一个实施例，一种存储器设备可以包括：连接到多个线的存储器块；被配置为对被选择的存储器单元执行感测操作的外围电路，该被选择的存储器单元连接到多个线之中的被选择的字线；漏极选择线控制器，被配置为在感测操作期间和在感测操作之后执行的均衡操作期间，控制施加到多个线之中的漏极选择线的电压；源极选择线控制器，被配置为控制施加到多个线之中的源极选择线的电压；字线控制器，被配置为控制施加到多个线之中的在漏极选择线与源极选择线之间的字线的电压；以及虚设线控制器，被配置为当存储器块具有多个堆叠结构时，控制施加到中心虚设线的电压，中心虚设线位于字线的中部。在感测操作期间，漏极选择线控制器可以根据是否与漏极选择线之中的被选择的漏极选择线共享单元串，来控制施加到未被选择的漏极选择线的电压。
根据本公开的一个实施例，一种操作包括连接到多个线的存储器块的存储器设备的方法可以包括：向多个线之中的被选择的字线施加感测电压，并且向多个线之中的未被选择的字线施加通过电压，以便执行对被选择的存储器单元进行感测的感测操作，该被选择的存储器单元连接到多个线之中的被选择的字线；以及当施加感测电压和通过电压时，向多个线之中的漏极选择线施加电压。根据是否与漏极选择线之中的被选择的漏极选择线共享单元串，施加到未被选择的漏极选择线的电压可以被不同地设置。
附图说明
图1是图示存储设备的框图。
图2是图示图1的存储器设备的结构的图。
图3是图示图2的存储器单元阵列的一个实施例的图。
图4是图示图3的存储器块BLK1至BLKz之中的任何一个存储器块BLKa的电路图。
图5是图示图3的存储器块BLK1至BLKz之中的任何一个存储器块BLKb的另一实施例的电路图。
图6是图示通道负升压的图。
图7是图示在感测操作期间的、通道电位和施加到字线的电压的图。
图8是图示根据通道负升压的阈值电压分布的移动和扰动的图。
图9是图示根据本公开在感测操作期间施加到每个线的电压的图。
图10是图示具有两个单元串的存储器块的结构的图。
图11是图示具有四个单元串的存储器块的结构的图。
图12是图示具有八个单元串的存储器块的结构的图。
图13是图示在图9的感测操作期间另外施加到虚设线的电压的图。
图14是图示根据本公开的一个实施例的存储器设备的操作的图。
图15是图示根据本公开的一个实施例的存储器设备的操作的图。
图16是图示图1的存储器控制器的另一实施例的图。
图17是图示存储器卡系统的框图，根据本公开的一个实施例的存储设备被应用到该存储器卡系统。
图18是图示例如固态驱动器(SSD)系统的框图，根据本公开的一个实施例的存储设备被应用到该SSD系统。
图19是图示用户系统的框图，根据本公开的一个实施例的存储设备被应用到该用户系统。
具体实施方式
图示了根据本说明书或申请中公开的概念的实施例的具体结构或功能描述，仅用于描述根据本公开的概念的实施例。根据本公开的概念的实施例可以以各种形式实施，并且描述不限于在本说明书或申请中描述的实施例。
本公开的实施例提供了一种在感测操作期间控制施加到每个线的电压以防止或减轻通道负升压现象的存储器设备、以及一种操作该存储器设备的方法。
根据本技术，通过确定一种在感测操作期间、在均衡操作之前根据漏极选择线是否共享单元串来降低电位的方法，并且通过确定一种在均衡操作期间设置字线的电位的方法，可以防止或在一些实施例中减轻通道负扰动现象。
图1是图示存储设备的框图。
参考图1，存储设备50可以包括存储器设备100和存储器控制器200。
存储设备50可以是在主机300的控制下存储数据的设备，主机300诸如为蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板计算机PC或车载信息娱乐系统。
根据作为与主机300的通信方法的主机接口，存储设备50可以被制造为各种类型的存储设备中的一种类型。例如，存储设备50可以被配置为各种类型的存储设备中的任何一种类型，诸如SSD、(MMC、eMMC、RS-MMC和微型MMC的形式的)多媒体卡、(SD、迷你SD和微型SD的形式的)安全数字卡、通用串行总线(USB)存储设备、通用闪存存储(UFS)设备、个人计算机存储器卡国际协会(PCMCIA)卡类型存储设备、外围组件互连(PCI)卡类型存储设备、PCI快速(PCI-E)卡类型存储设备、紧凑型闪存(CF)卡、智能媒体卡和记忆棒。
存储设备50可以被制造为各种类型的封装中的任何一种类型。例如，存储设备50可以被制造为各种类型的封装类型中的任何一种类型，诸如封装上封装(POP)、系统级封装(SIP)、芯片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶片级制作封装(WFP)和晶片级堆叠封装(WSP)。
存储器设备100可以存储数据。存储器设备100响应于存储器控制器200的控制而操作。存储器设备100可以包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。存储器单元阵列可以包括多个存储器块。存储器块中的每个存储器块可以包括多个存储器单元，并且该多个存储器单元可以配置多个页。在一个实施例中，页可以是用于在存储器设备100中存储数据或读取存储在存储器设备100中的数据的单位。存储器块可以是用于擦除数据的单位。
在一个实施例中，存储器设备100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存存储器、垂直NAND闪存存储器、NOR闪存存储器、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM))、磁阻式随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移扭矩随机存取存储器(STT-RAM)等。在本说明书中，为了描述方便，假设存储器设备100是NAND闪存存储器。
存储器设备100可以被实现为二维阵列结构或三维阵列结构。下文中，作为一个实施例描述三维阵列结构，但本公开不限于三维阵列结构。本公开不仅可以应用于其中电荷存储层由导电浮置栅极(FG)配置的闪存存储器设备，而且可以应用于其中电荷存储层由绝缘膜配置的电荷俘获闪存(CTF)。
在一个实施例中，存储器设备100可以以单级单元(SLC)方法进行操作，在SLC方法中，一个数据位被存储在一个存储器单元中。替代地，存储器设备100可以以在一个存储器单元中存储至少两个数据位的方法进行操作。例如，存储器设备100可以以如下方法进行操作：在一个存储器单元中存储两个数据位的多级单元(MLC)方法、在一个存储器单元中存储三个数据位的三级单元(TLC)方法、或在一个存储器单元中存储四个数据位的四级单元(QLC)方法。
存储器设备100被配置为从存储器控制器200接收命令和地址，并且访问存储器单元阵列中由地址选择的区域。也就是说，存储器设备100可以对由地址选择的区域执行与命令相对应的操作。例如，存储器设备100可以根据所接收的命令执行写入操作(编程操作)、读取操作或擦除操作。例如，当接收到编程命令时，存储器设备100可以将数据编程到由地址选择的区域。当接收到读取命令时，存储器设备100可以从由地址选择的区域读取数据。当接收到擦除命令时，存储器设备100可以擦除存储在由地址选择的区域中的数据。
在一个实施例中，存储器设备100可以包括字线控制器150。当存储器设备100执行感测操作时，字线控制器150可以控制施加到被选择的字线和未被选择的字线的电压。这里，感测操作可以是读取操作或在编程循环中包括的操作之中的验证操作。
例如，在感测操作期间，感测电压可以被施加到被选择的字线，并且通过电压可以被施加到未被选择的字线。此后，当感测完成时，可以执行均衡操作。均衡操作可以是相同地设置被选择的字线和未被选择的字线的电位的操作。也就是说，在向被选择的字线施加感测电压并且向未被选择的字线施加通过电压之后，被选择的字线和未被选择的字线可以在其中被选择的字线和未被选择的字线的电位被相同地设置的状态中被同时放电。如本文中关于事件而使用的词语“同时”和“同时地”意味着：事件以重叠的时间间隔发生。例如，如果第一事件在第一时间间隔内发生并且第二事件在第二时间间隔内同时发生，则第一间隔和第二间隔至少部分彼此重叠，使得存在第一事件和第二事件两者都发生时的时间。
由于被选择的字线和未被选择的字线被同时放电，被选择的字线和未被选择的字线的电位可以同时变为接地电压电平。因此，由于被选择的字线和未被选择的字线的放电，可以防止或在一些实施例中减轻被选择的字线和未被选择的字线的电位改变。
在一个实施例中，在均衡操作期间，字线控制器150可以通过增加被选择的字线的电压和降低未被选择的字线的电压，来将被选择的字线和未被选择的字线的电位控制为相同。
在一个实施例中，存储器设备100可以包括漏极选择线控制器160和源极选择线控制器170。在感测操作期间，漏极选择线控制器160可以控制施加到与存储器块连接的线之中的漏极选择线的电压，并且源极选择线控制器170可以控制施加到与存储器块连接的线之中的源极选择线的电压。
例如，漏极选择线控制器160可以通过将漏极选择线划分成两个不同组，来控制要施加到漏极选择线的电压的施加，例如，这两个组可以是被选择的漏极选择线和未被选择的漏极选择线。然后基于漏极选择线在什么组内，漏极选择线控制器160可以施加分配给该组的电压。在一个实施例中，可以将漏极选择线划分成多于两个的不同组。
例如，漏极选择线控制器160可以在感测操作期间，向被选择的漏极选择线，施加用于导通与被选择的漏极选择线连接的晶体管的电压。漏极选择线控制器160可以控制施加到被选择的漏极选择线的电压被保持，直到在均衡操作之后的预设时间。
此外，漏极选择线控制器160可以根据未被选择的漏极选择线是否与被选择的漏极选择线共享单元串，来控制施加到未被选择的漏极选择线的电压。此时，共享单元串的被选择的漏极选择线和未被选择的漏极选择线可以是通过一个源极选择线连接到单元串的线，并且不共享单元串的被选择的漏极选择线和未被选择的漏极选择线可以是不通过一个源极选择线连接到单元串的线。
例如，在感测操作期间，当未被选择的漏极选择线与被选择的漏极选择线共享单元串时，漏极选择线控制器160可以依次降低未被选择的漏极选择线的电压。然而，当未被选择的漏极选择线不与被选择的漏极选择线共享单元串时，仅在感测电压被施加到被选择的字线的同时，漏极选择线控制器160可以将电压施加到未被选择的漏极选择线。
在一个实施例中，在感测操作期间，源极选择线控制器170可以向被选择的源极选择线施加用于导通与被选择的源极选择线连接的晶体管的电压。源极选择线控制器170可以控制施加到被选择的源极选择线的电压被保持，直到在均衡操作之后的预设时间。
在一个实施例中，存储器设备100可以包括虚设线控制器180。当漏极选择线控制器160将电压施加到不与被选择的漏极选择线共享单元串的未被选择的漏极选择线时，虚设线控制器180可以施加用于关断连接到虚设线的虚设存储器单元的电压。
存储器控制器200可以控制存储设备50的整体操作。
当功率电压被施加到存储设备50时，存储器控制器200可以执行固件。当存储器设备100是闪存存储器设备100时，存储器控制器200可以操作诸如闪存转换层(FTL)的固件，以用于控制主机300与存储器设备100之间的通信。
在一个实施例中，存储器控制器200可以包括如下固件(未示出)：该固件可以从主机300接收数据和逻辑块地址(LBA)，并且将LBA转换成物理块地址(PBA)，PBA指示存储器设备100中包括的数据要被存储在其中的存储器单元的地址。此外，存储器控制器200可以在缓冲存储器中存储配置LBA与PBA之间的映射关系的逻辑-物理地址映射表。
存储器控制器200可以根据主机300的请求，来控制存储器设备100执行编程操作、读取操作、擦除操作等。例如，当从主机300接收到编程请求时，存储器控制器200可以将编程请求转变成编程命令，并且可以将编程命令、PBA和数据提供给存储器设备100。当从主机300接收到读取请求连同LBA时，存储器控制器200可以将读取请求改变为读取命令，选择与LBA相对应的PBA，并且然后将读取命令和PBA提供给存储器设备100。当从主机300接收到擦除请求连同LBA时，存储器控制器200可以将擦除请求改变为擦除命令，选择与LBA相对应的PBA，并且然后将擦除命令和PBA提供给存储器设备100。
在一个实施例中，存储器控制器200可以在没有来自主机300的请求的情况下，生成编程命令、地址和数据，并且将该编程命令、地址和数据传输给存储器设备100。例如，存储器控制器200可以将命令、地址和数据提供给存储器设备100，以执行后台操作，后台操作诸如为用于损耗平衡的编程操作和用于垃圾收集的编程操作。
在一个实施例中，存储设备50还可以包括缓冲存储器(未示出)。存储器控制器200可以控制主机300与缓冲存储器(未示出)之间的数据交换。替代地，存储器控制器200可以将用于控制存储器设备100的系统数据临时存储在缓冲存储器中。例如，存储器控制器200可以将从主机300输入的数据临时存储在缓冲存储器中，并且然后将临时存储在缓冲存储器中的数据传输给存储器设备100。
在各种实施例中，缓冲存储器可以用作存储器控制器200的操作存储器和高速缓冲存储器。缓冲存储器可以存储由存储器控制器200执行的代码或命令。替代地，缓冲存储器可以存储由存储器控制器200处理的数据。
在一个实施例中，缓冲存储器可以被实现为动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)，该DRAM诸如为双倍数据速率同步动态随机存取存储器(DDR SDRAM)、DDR4 SDRAM、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或Rambus动态随机存取存储器(DRAM)。
在各种实施例中，缓冲存储器可以从存储设备50的外部被连接。在这种情况下，与存储设备50的外部连接的易失性存储器设备可以用作缓冲存储器。
在一个实施例中，存储器控制器200可以至少控制两个或更多存储器设备。在这种情况下，存储器控制器200可以根据交织方法来控制存储器设备，以便提高操作性能。
主机300可以使用各种通信方法中的至少一种与存储设备50通信，该各种通信方法诸如为通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、PCI快速(PCIe)、非易失性存储器快速(NVMe)、通用闪存存储(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和减载DIMM(LRDIMM)。
图2是图示图1的存储器设备的结构的图。
参考图2，存储器设备100可以包括存储器单元阵列110、外围电路120和控制逻辑130。控制逻辑130可以被实现为硬件、软件、或硬件和软件的组合。例如，控制逻辑130可以是依照算法进行操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列110包括多个存储器块BLKl至BLKz。多个存储器块BLK1至BLKz通过行线RL连接到行解码器121。多个存储器块BLK1至BLKz可以通过位线BL1至BLn连接到页缓冲器组123。多个存储器块BLK1至BLKz中的每个存储器块包括多个存储器单元。作为一个实施例，该多个存储器单元是非易失性存储器单元。连接到相同字线的存储器单元可以被限定为一个页。因此，一个存储器块可以包括多个页。
行线RL可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。
存储器单元阵列110中包括的存储器单元中的每个存储器单元可以被配置为：存储一个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)、或存储四个数据位的四级单元(QLC)。
外围电路120可以被配置为在控制逻辑130的控制下，对存储器单元阵列110的被选择的区域执行编程操作、读取操作或擦除操作。外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以在控制逻辑130的控制下，向行线RL和位线BL1至BLn施加各种操作电压，或者使所施加的电压放电。
外围电路120可以包括行解码器121、电压生成器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。
行解码器121通过行线RL连接到存储器单元阵列110。行线RL可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。在一个实施例中，字线可以包括正常字线和虚设字线。在一个实施例中，行线RL还可以包括管道选择线。
行解码器121被配置为对从控制逻辑130接收的行地址RADD进行解码。行解码器121根据解码的地址在存储器块BLKl至BLKz之中选择至少一个存储器块。此外，行解码器121可以根据解码的地址，选择被选择的存储器块的至少一个字线，以将由电压生成器122生成的电压施加到至少一个字线WL。
例如，在编程操作期间，行解码器121可以将编程电压施加到被选择的字线，并且将电平低于编程电压的编程通过电压施加到未被选择的字线。在编程验证操作期间，行解码器121可以向被选择的字线施加验证电压，并且向未被选择的字线施加高于验证电压的验证通过电压。在读取操作期间，行解码器121可以向被选择的字线施加读取电压，并且向未被选择的字线施加高于读取电压的读取通过电压。
在一个实施例中，存储器设备100的擦除操作以存储器块为单位来执行。在擦除操作期间，行解码器121可以根据解码的地址来选择一个存储器块。在擦除操作期间，行解码器121可以向连接到被选择的存储器块的字线施加接地电压。
电压生成器122响应于控制逻辑130的控制而操作。电压生成器122被配置为使用被供应给存储器设备100的外部功率电压，来生成多个电压。例如，响应于操作信号OPSIG，电压生成器122可以生成用于编程、读取和擦除操作的各种操作电压Vop。例如，响应于控制逻辑130的控制，电压生成器122可以生成编程电压、验证电压、通过电压、读取电压、擦除电压等。
作为一个实施例，电压生成器122可以通过调节外部功率电压来生成内部功率电压。由电压生成器122生成的内部功率电压用作存储器设备100的操作电压。
作为一个实施例，电压生成器122可以使用外部功率电压或内部功率电压生成多个电压。
例如，电压生成器122可以包括接收内部功率电压的多个泵浦电容器，并且可以响应于控制逻辑130的控制，选择性地激活该多个泵浦电容器以生成多个电压。
所生成的多个电压可以通过行解码器121供应给存储器单元阵列110。
页缓冲器组123包括第一页缓冲器PB1至第n页缓冲器PBn。第一页缓冲器PB1至第n页缓冲器PBn分别通过第一位线BL1至第n位线BLn连接到存储器单元阵列110。第一页缓冲器PB1至第n页缓冲器PBn响应于控制逻辑130的控制而操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可以临时存储通过第一位线BL1至第n位线BLn接收的数据，或者可以在读取或验证操作期间感测位线BL1至BLn的电压或电流。
例如，在编程操作期间，当编程电压被施加到被选择的字线时，第一页缓冲器PB1至第n页缓冲器PBn可以通过第一位线BL1至第n位线BLn，将通过输入/输出电路125接收的数据DATA传送给被选择的存储器单元。被选择的页的存储器单元根据传送的数据DATA被编程。在编程验证操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以通过感测通过第一位线BL1至第n位线BLn从被选择的存储器单元接收的电压或电流，来读取页数据。
在读取操作期间，第一页缓冲器PB1至第n页缓冲器PBn通过第一位线BL1至第n位线BLn从被选择的页的存储器单元读取数据DATA，并且在列解码器124的控制下，将读取的数据DATA输出给输入/输出电路125。
在擦除操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以使第一位线BL1至第n位线BLn浮置，或者施加擦除电压。
列解码器124可以响应于列地址CADD，而在输入/输出电路125与页缓冲器组123之间传送数据。例如，列解码器124可以通过数据线DL与第一页缓冲器PB1至第n页缓冲器PBn交换数据，或者可以通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可以将从参考图1描述的图1的存储器控制器200接收的命令CMD和地址ADDR传送给控制逻辑130，或者可以与列解码器124交换数据DATA。
感测电路126可以在读取操作或验证操作期间响应于允许位信号VRYBIT而生成参考电流，并且将从页缓冲器组123接收的感测电压VPB与由参考电流生成的参考电压进行比较，以输出通过信号PASS或失败信号FAIL。
控制逻辑130可以响应于命令CMD和地址ADDR，而输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和允许位VRYBIT，以控制外围电路120。例如，控制逻辑130可以响应于子块读取命令和地址，控制被选择的存储器块的读取操作。此外，控制逻辑130可以响应于子块擦除命令和地址，控制被选择的存储器块中包括的被选择的子块的擦除操作。此外，控制逻辑130可以响应于通过信号PASS或失败信号FAIL，来确定验证操作是通过还是失败。
在一个实施例中，控制逻辑130可以包括字线控制器150、漏极选择线控制器160、源极选择线控制器170和虚设线控制器180。在另一实施例中，字线控制器150、漏极选择线控制器160、源极选择线控制器170和虚设线控制器180可以位于控制逻辑130外部。字线控制器150、漏极选择线控制器160、源极选择线控制器170和虚设线控制器180中的每一者可以输出用于控制施加到线的电压的操作信号OPSIG，并且电压生成器122可以基于操作信号OPSIG，生成用于感测操作的各种操作电压Vop。
在一个实施例中，当存储器设备100执行感测操作时，字线控制器150可以控制施加到被选择的字线和未被选择的字线的电压。例如，字线控制器150可以在均衡操作期间控制施加到被选择的字线和未被选择的字线的电压。这里，均衡操作可以是相同地设置被选择的字线和未被选择的字线的电位的操作。
在一个实施例中，当存储器设备100执行感测操作时，漏极选择线控制器160和源极选择线控制器170可以控制施加到漏极选择线和源极选择线的电压。例如，在感测操作期间，漏极选择线控制器160和源极选择线控制器170可以进行控制以保持施加到被选择的漏极选择线和被选择的源极选择线中的每一者的电压，达在均衡操作之后的预设时间。如本文中关于诸如预设时间的参数而使用的词语“预设”意味着：参数的值是在参数被用于处理或算法之前确定的。对于一些实施例，参数的值是在处理或算法开始之前确定的。在其他实施例中，参数的值是在处理或算法期间、但是在参数被用于处理或算法之前确定的。
此外，漏极选择线控制器160可以根据未被选择的漏极选择线是否与被选择的漏极选择线共享单元串，来控制施加到未被选择的漏极选择线的电压。此时，共享单元串的被选择的漏极选择线和未被选择的漏极选择线可以是通过一个源极选择线连接到单元串的线，并且不共享单元串的被选择的漏极选择线和未被选择的漏极选择线可以是不通过一个源极选择线连接到单元串的线。
例如，在感测操作期间，漏极选择线控制器160可以依次降低施加到与被选择的漏极选择线共享单元串的未被选择的漏极选择线的电压。
然而，在未被选择的漏极选择线不与被选择的漏极选择线共享单元串的情况下，漏极选择线控制器160可以控制未被选择的漏极选择线，使得仅在读取电压被施加到被选择的字线的同时，电压被施加到未被选择的漏极选择线。
此外，在均衡操作期间，漏极选择线控制器160可以控制未被选择的漏极选择线，使得电压被施加到未被选择的漏极选择线，达在均衡操作之后的预设时间。
在一个实施例中，虚设线控制器180可以控制虚设线，使得仅当电压被施加到不与被选择的漏极选择线共享单元串的未被选择的漏极选择线时，用于关断连接到虚设线的虚设单元的电压被施加到虚设线。
通过上述操作，可以防止或在一些实施例中减轻通道负升压。
图3是图示图2的存储器单元阵列的一个实施例的图。
参考图3，存储器单元阵列110包括多个存储器块BLK1至BLKz。每个存储器块可以具有三维结构。每个存储器块包括堆叠在衬底上的多个存储器单元。这样的多个存储器单元沿着+X方向、+Y方向和+Z方向来布置。参考图4和图5更详细地描述每个存储器块的结构。
图4是图示图3的存储器块BLK1至BLKz之中的任何一个存储器块BLKa的电路图。
参考图4，存储器块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。作为一个实施例，多个单元串CS11至CS1m和CS21至CS2m中的每个单元串可以形成为“U”形。在存储器块BLKa中，m个单元串布置在行方向(即，+X方向)上。在图4中，两个单元串布置在列方向(即，+Y方向)上。然而，这是为了描述方便，并且可以理解，三个或更多单元串可以布置在列方向上。
多个单元串CS11至CS1m和CS21至CS2m中的每个单元串包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管道晶体管PT和至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST连接在共用源极线CSL与存储器单元MCl至MCp之间。
作为一个实施例，布置在相同行中的单元串的源极选择晶体管连接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管连接到不同源极选择线。在图4中，第一行的单元串CS11至CS1m的源极选择晶体管连接到第一源极选择线SSL1。第二行的单元串CS21至CS2m的源极选择晶体管连接到第二源极选择线SSL2。
作为另一实施例，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同连接到一个源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn连接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被划分成第一存储器单元MC1至第p存储器单元MCp、和第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp依次布置在与+Z方向相反的方向上，并且串联连接在源极选择晶体管SST与管道晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn依次布置在+Z方向上，并且串联连接在管道晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn通过管道晶体管PT彼此连接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别连接到第一字线WL1至第n字线WLn。
每个单元串的管道晶体管PT的栅极连接到管道线PL。
每个单元串的漏极选择晶体管DST连接在对应位线与存储器单元MCp+1至MCn之间。布置在行方向上的单元串连接到在行方向上延伸的漏极选择线。第一行的单元串CS11至CS1m的漏极选择晶体管连接到第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管连接到第二漏极选择线DSL2。
布置在列方向上的单元串连接到在列方向上延伸的位线。在图4中，第一列的单元串CS11和CS21连接到第一位线BL1。第m列的单元串CS1m和CS2m连接到第m位线BLm。
布置在行方向上的单元串中的连接到相同字线的存储器单元配置一个页。例如，第一行的单元串CS11至CS1m之中的连接到第一字线WL1的存储器单元配置一个页。第二行的单元串CS21至CS2m之中的连接到第一字线WL1的存储器单元配置另一页。可以通过选择漏极选择线DSL1和DSL2中的任何一个漏极选择线，来选择布置在一个行方向上的单元串。可以通过选择字线WL1至WLn中的任何一个字线，来选择被选择的单元串的一个页。
作为另一实施例，可以提供偶数位线和奇数位线，来代替第一位线BL1至第m位线BLm。此外，布置在行方向上的单元串CS11至CS1m或CS21至SC2m之中的偶数编号的单元串可以分别连接到偶数位线，并且布置在行方向上的单元串CS11至CS1m或CS21至CS2m之中的奇数编号的单元串可以分别连接到奇数位线。
作为一个实施例，第一存储器单元MC1至第n存储器单元MCn中的至少一个存储器单元可以用作虚设存储器单元。例如，提供至少一个虚设存储器单元，以降低源极选择晶体管SST与存储器单元MC1至MCp之间的电场。替代地，提供至少一个虚设存储器单元，以降低漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着提供更多的虚设存储器单元，针对存储器块BLKa的操作的可靠性得到提高，然而，存储器块BLKa的尺寸增加。随着提供更少的存储器单元，存储器块BLKa的尺寸可以降低，然而，针对存储器块BLKa的操作的可靠性可能降低。
为了高效地控制至少一个虚设存储器单元，虚设存储器单元中的每个虚设存储器单元可以具有所需要的阈值电压。在针对存储器块BLKa的擦除操作之前或之后，可以执行针对所有或部分的虚设存储器单元的编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到与相应虚设存储器单元连接的虚设字线的电压，虚设存储器单元可以具有所需要的阈值电压。
图5是图示图3的存储器块BLK1至BLKz之中的任何一个存储器块BLKb的另一实施例的电路图。
参考图5，存储器块BLKb包括多个单元串CS11'至CS1m'和CS21'至CS2m'。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每个单元串沿着+Z方向延伸。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每个单元串包括在存储器块BLK1'下面、堆叠在衬底(未示出)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST连接在共用源极线CSL与存储器单元MC1至MCn之间。布置在相同行中的单元串的源极选择晶体管连接到相同源极选择线。布置在第一行中的单元串CS11'至CS1m'的源极选择晶体管连接到第一源极选择线SSL1。布置在第二行中的单元串CS21'至CS2m'的源极选择晶体管连接到第二源极选择线SSL2。作为另一实施例，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同连接到一个源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别连接到第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST连接在对应位线与存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管连接到在行方向上延伸的漏极选择线。第一行的单元串CS11'至CS1m'的漏极选择晶体管连接到第一漏极选择线DSL1。第二行的单元串CS21'至CS2m'的漏极选择晶体管连接到第二漏极选择线DSL2。
作为结果，图5的存储器块BLKb具有与图4的存储器块BLKa的等效电路类似的等效电路，除了从每个单元串中排除了管道晶体管PT。
作为另一实施例，可以提供偶数位线和奇数位线，来代替第一位线BL1至第m位线BLm。此外，布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'之中的偶数编号的单元串可以分别连接到偶数位线，并且布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'之中的奇数编号的单元串可以分别连接到奇数位线。
此外，为了降低源极选择晶体管SST与存储器单元MC1至MCn之间的电场，第一存储器单元MC1至第n存储器单元MCn中的至少一个存储器单元可以用作虚设存储器单元。
图6是图示通道负升压的图。
参考图4和图6，图6示出了图4的第一漏极选择线DSL1、第一源极选择线SSL1、以及在第一漏极选择线DSL1与第一源极选择线SSL1之间的第一字线WL1至第n字线WLn。参考图6描述的内容可以应用于图5的存储器块结构以及图4的存储器块结构。
在一个实施例中，出于诸如图2的存储器设备100的感测操作结束的原因，可以将关断电压施加到第一漏极选择线DSL1和第一源极选择线SSL1。也就是说，用于关断与第一漏极选择线DSL1和第一源极选择线SSL1连接的晶体管的电压可以被施加到第一漏极选择线DSL1和第一源极选择线SSL1。
在一个实施例中，当关断电压被施加到第一漏极选择线DSL1和第一源极选择线SSL1时，第一字线WL1至第n字线WLn的通道可以被浮置。也就是说，由于关断电压被施加到第一漏极选择线DSL1和第一源极选择线SSL1，连接到第一字线WL1至第n字线WLn的存储器单元和连接到第一漏极选择线DSL1和第一源极选择线SSL1的晶体管可以分离。
当第一字线WL1至第n字线WLn的通道被浮置时，第一字线WL1至第n字线WLn的通道中的电荷可以被隔离，并且通道电位可以变为负值。也就是说，可能会出现通道负升压现象。这是因为，存储器单元的栅极电极由三维存储器块结构中的多晶硅形成。
在本公开中，为了防止或在一些实施例中减轻这样的通道负升压现象，提出了一种控制施加到字线、漏极选择线和源极选择线的电压的方法。
图7是图示在感测操作期间的、通道电位和施加到字线的电压的图。
参考图7，图7示出了在连接到存储器块的多个字线之中的被选择的字线SELECTED_WL上的感测操作期间，施加到被选择的字线SELECTED_WL的电压、施加到未被选择的字线UNSELECTED_WLS的电压和通道CHANNEL电位的变化。
在图7中，假设感测操作在t1开始。感测操作可以是感测连接到存储器块的多个字线之中的被选择的字线SELECTED_WL的操作。感测操作可以是读取操作或验证操作。
在一个实施例中，图2的控制逻辑130可以控制图2的外围电路120，以通过向被选择的字线SELECTED_WL施加感测电压并且向未被选择的字线UNSELECTED_WLS施加通过电压VPASS，来执行感测操作。
在一个实施例中，在t1施加到被选择的字线SELECTED_WL的电压可以是第一读取电压VREAD1。第一读取电压VREAD1可以是用于区分连接到被选择的字线SELECTED_WL的被选择的存储器单元的擦除状态和编程状态的电压。利用第一读取电压VREAD1执行的读取操作可以是第一读取操作。
在另一实施例中，施加到被选择的字线SELECTED_WL的电压可以是第一验证电压。第一验证电压可以是用于确定连接到被选择的字线SELECTED_WL的被选择的存储器单元是否被编程为目标编程状态的电压。第一读取电压VREAD1和第一验证电压可以是感测电压。
在t1，施加到未被选择的字线UNSELECTED_WLS的电压可以是通过电压VPASS。通过电压VPASS可以是用于导通连接到除被选择的字线SELECTED_WL之外的字线的存储器单元的电压。施加到未被选择的字线UNSELECTED_WLS的电压可以保持为通过电压VPASS，直到感测完成。
在t1，在感测操作开始之后，可以通过连接到存储器单元的位线，分别感测被编程到与被选择的字线SELECTED_WL连接的存储器单元的数据。
在t1至t2，通过位线而感测的数据可以存储在图2的页缓冲器组123中。感测的数据可以是读取数据或验证数据。读取数据可以是通过位线读取的数据，以读取被编程到存储器单元的数据。验证数据可以是通过位线读取的数据，以验证针对存储器单元的编程是否完成。存储器单元的编程状态可以基于感测的数据来确定。
在t2之后，可以结束感测操作，并且可以执行均衡操作。均衡操作可以是相同地设置被选择的字线SELECTED_WL的电位和未被选择的字线UNSELECTED_WLS的电位的操作，以便使被选择的字线SELECTED_WL和未被选择的字线UNSELECTED_WLS放电。
在一个实施例中，当使多个字线放电时，施加到被选择的字线SELECTED_WL和未被选择的字线UNSELECTED_WLS的电压在感测操作期间是不同的，并且因此放电操作完成时的定时可以不同。因此，在感测操作之后，通过电压VPASS可以被施加到被选择的字线SELECTED_WL，并且因此被选择的字线SELECTED_WL的电位和未被选择的字线UNSELECTED_WLS的电位可以被相同地设置。
在一个实施例中，在通过电压VPASS被施加到被选择的字线SELECTED_WL之后，在t2至t3，被选择的字线SELECTED_WL和未被选择的字线UNSELECTED_WLS可以被同时放电。也就是说，在被选择的字线SELECTED_WL的电位和未被选择的字线UNSELECTED_WLS的电位被相同地设置为通过电压VPASS电平之后，被选择的字线SELECTED_WL和未被选择的字线UNSELECTED_WLS可以被同时放电。
在一个实施例中，通道CHANNEL电位可以是与多个单元串中的任何一个单元串连接的多个存储器单元的通道电位，该多个单元串连接到位线。在执行感测操作之前，通道CHANNEL电位可以是0V。
在t1，通道CHANNEL电位可以短暂增加，并且然后可以再次变为0V。例如，当感测电压和通过电压VPASS分别被施加到被选择的字线SELECTED_WL和未被选择的字线UNSELECTED_WLS时，可能会出现字线之间的通道耦合。当出现字线之间的通道耦合时，通道CHANNEL电位可以增加。在预定时间过去之后，增加的通道CHANNEL电位可以再次变为0V。
再次变为0V的通道CHANNEL电位可以根据存储器单元的编程状态而具有各种电位。也就是说，由于连接到单元串的多个存储器单元可以具有各种编程状态，所以根据施加到字线的电压，流过多个存储器单元的电流可以是各种各样的。作为结果，根据连接到单元串的多个存储器单元的编程状态，通道CHANNEL电位可以具有各种值。
在感测操作结束之后(在t2之后)，由于在t2至t3，被选择的字线SELECTED_WL和未被选择的字线UNSELECTED_WLS被同时放电，所以通道CHANNEL电位可以具有负值。此时，其中通道CHANNEL电位变为负值的现象称为通道负升压。
在一个实施例中，由于出现通道负升压，可以执行针对通道负升压的恢复操作。
也就是说，在t3至t4，可以通过将恢复电压VREC施加到被选择的字线SELECTED_WL和未被选择的字线UNSELECTED_WLS，来增加通道CHANNEL电位。
在通道电位增加之后，被选择的字线SELECTED_WL和未被选择的字线UNSELECTED_WLS可以放电，并且因此被选择的字线SELECTED_WL、未被选择的字线UNSELECTED_WLS和通道CHANNEL电位可以变为0V。
在感测操作期间，由于出现通道负升压，为此执行恢复操作，并且因此感测操作消耗的时间可以被延长。另外，在针对通道负升压的恢复操作期间，可能会出现读取扰动现象。也就是说，由于恢复电压VREC被施加到被选择的字线SELECTED_WL和未被选择的字线UNSELECTED_WLS，并且然后被选择的字线SELECTED_WL和未被选择的字线UNSELECTED_WLS放电，擦除状态的存储器单元的阈值电压分布可以增加。
因此，在本公开中，提出了一种防止或在一些实施例中减轻通道负升压的方法。
图8是图示根据通道负升压的阈值电压分布的移动和扰动的图。
参考图7和图8，图8示出了参考图7描述的通道负升压的影响。
在图8中，假设存储器单元具有擦除状态E或第一编程状态P1至第七编程状态P7中的任何一个状态。也就是说，图8示出了当以三级单元(TLC)方法对存储器单元进行编程时，阈值电压分布的变化。
图8还可以应用于其中以单级单元(SLC)方法、多级单元(MLC)方法或四级单元(TLC)方法对存储器单元进行编程的情况。
在一个实施例中，热载流子注入(HCI)可以通过通道负升压而出现。由于出现HCI，可能会出现阈值电压分布的移位PV SHIFTING和扰动DISTURB现象。
参考图4和图5，由于图4和图5的漏极选择晶体管和源极选择晶体管关断，所以通道中的电荷被隔离，并且隔离的电荷被移动到存储器单元。因此，低编程状态的存储器单元的阈值电压可以增加。例如，第一编程状态P1至第三编程状态P3的存储器单元的阈值电压可以增加(PV SHIFTING)。
另外，由于通道中的电荷被隔离，所以被俘获在存储器单元中的电荷被移动到通道，并且因此高编程状态的存储器单元的阈值电压可以降低。例如，第四编程状态P4至第七编程状态P7的存储器单元的阈值电压可以降低(PV SHIFTING)。
此外，由于通道负升压，可能会出现字线和通道的耦合。因此，当在通道负升压之后执行的恢复操作期间向字线施加恢复电压时，可能会出现扰动DISTURB。由于出现扰动DISTURB，擦除状态E的存储器单元的阈值电压可以增加。
作为结果，由于通道负升压及其恢复操作，存储器单元的阈值电压分布被改变，并且由于阈值电压分布被改变，被编程到存储器单元的数据的可靠性可能降低。
图9是图示根据本公开在感测操作期间施加到每个线的电压的图。
参考图9，图9示出了在均衡操作之前和之后施加到每个线的电压，以防止或在一些实施例中减轻在感测操作期间的通道负升压。均衡操作可以是当图2的存储器设备100执行感测操作时执行的操作，并且可以是在感测之后相同地设置被选择的字线SELECTED_WL的电位和未被选择的字线UNSELECTED_WLS的电位的操作。这里，感测操作可以是读取操作或验证操作。
在图9中，假设感测操作是读取操作。
在一个实施例中，在t11，可以开始读取操作。因此，在t11，图2的字线控制器150可以控制图2的存储器设备100，使得第一读取电压VREAD1被施加到被选择的字线SELECTED_WL，通过电压VPASS分别被施加到未被选择的字线UNSELECTED_WLS。
这里，第一读取电压VREAD1可以是用于区分连接到被选择的字线SELECTED_WL的被选择的存储器单元的擦除状态和编程状态的电压。利用第一读取电压VREAD1执行的读取操作可以是第一读取操作。此外，通过电压VPASS可以是用于导通连接到除被选择的字线SELECTED_WL之外的字线的存储器单元的电压。
在一个实施例中，在t11至t12，可以通过将第一读取电压VREAD1施加到被选择的字线SELECTED_WL，来执行读取操作。此时，图2的字线控制器150可以控制图2的存储器设备100，使得施加到未被选择的字线UNSELECTED_WLS的电压保持为通过电压VPASS，直到感测完成。
在一个实施例中，在t11，图2的漏极选择线控制器160可以控制图2的存储器设备100，以通过将漏极选择线划分成被选择的漏极选择线SELECTED_DSL和未被选择的漏极选择线UNSELECTED_DSL，来向漏极选择线施加电压。
可以根据未被选择的漏极选择线UNSELECTED_DSL是否与被选择的漏极选择线SELECTED_DSL共享单元串，来划分未被选择的漏极选择线UNSELECTED_DSL。当未被选择的漏极选择线UNSELECTED_DSL与被选择的漏极选择线SELECTED_DSL共享单元串(共享串)时，因为由于连接到被选择的漏极选择线SELECTED_DSL的晶体管的导通或关断，在单元串中可能一起出现通道负升压，因此需要划分。
此外，可以将不同电平的电压施加到与被选择的漏极选择线SELECTED_DSL共享单元串的未被选择的漏极选择线UNSELECTED_DSL(共享串)、以及不与被选择的漏极选择线SELECTED_DSL共享单元串的未被选择的漏极选择线UNSELECTED_DSL(非共享串)。
共享单元串的被选择的漏极选择线SELECTED_DSL和未被选择的漏极选择线UNSELECTED_DSL将在下面通过图10至图12进行描述。
在一个实施例中，图2的漏极选择线控制器160可以控制图2的存储器设备100，以将用于导通漏极选择晶体管的第一导通电压VON1施加到被选择的漏极选择线SELECTED_DSL。此外，图2的源极选择线控制器170可以控制图2的存储器设备100，以将用于导通源极选择晶体管的第一导通电压VON1施加到被选择的源极选择线SELECTED_SSL。
在一个实施例中，在未被选择的漏极选择线UNSELECTED_DSL与被选择的漏极选择线SELECTED_DSL共享单元串的情况下，第一导通电压VONl可以在t11至t13被施加到未被选择的漏极选择线UNSELECTED_DSL，并且第二导通电压VON2可以在t13至t14被施加到未被选择的漏极选择线UNSELECTED_DSL。第二导通电压VON2可以是低于第一导通电压VON1的电压，并且可以是类似于第一导通电压VON1的、用于导通漏极选择晶体管的电压。
也就是说，施加到与被选择的漏极选择线SELECTED_DSL共享单元串的未被选择的漏极选择线UNSELECTED_DSL的电压可以从t11至t14依次降低。通过依次降低施加到未被选择的漏极选择线UNSELECTED_DSL的电压，通道中过多存在的电荷可以被移动到未被选择的漏极选择线UNSELECTED_DSL。
然而，在未被选择的漏极选择线UNSELECTED_DSL不与被选择的漏极选择线SELECTED_DSL共享单元串(非共享串)的情况下，由于不需要移动通道电荷，所以第一导通电压VON1可以仅在t11至t12被施加。
在一个实施例中，在t11至t15执行感测操作之后，可以在t15开始均衡操作。
在均衡操作期间，图2的字线控制器150可以将被选择的字线SELECTED_WL的电位从0V增加到均衡电压VEQ，可以将未被选择的字线UNSELECTED_WLS的电位从通过电压VPASS降低到均衡电压VEQ。
也就是说，与其中仅将被选择的字线SELECTED_WL的电位从0V增加到通过电压VPASS的常规均衡操作不同，在本公开中，在增加被选择的字线SELECTED_WL的电位的同时，可以降低未被选择的字线UNSELECTED_WLS的电位。
在一个实施例中，图2的漏极选择线控制器160和图2的源极选择线控制器170中的每一者可以控制存储器设备100，以在t16向被选择的漏极选择线SELECTED_DSL和被选择的源极选择线SELECTED_SSL施加接地电压0V。
也就是说，在感测操作期间，在施加到被选择的漏极选择线SELECTED_DSL和被选择的源极选择线SELECTED_SSL的第一导通电压VONl在均衡操作开始之后被保持仅达预设时间t15至t16之后，接地电压0V可以被施加到被选择的漏极选择线SELECTED_DSL和被选择的源极选择线SELECTED_SSL。
因此，在感测操作期间，可以通过在均衡操作开始之后将施加到被选择的漏极选择线SELECTED_DSL和被选择的源极选择线SELECTED_SSL的第一导通电压VONl保持达预定时间，来使浮置通道中的电荷放电。
此外，为了在t15至t16使浮置通道中的电荷放电，图2的漏极选择线控制器160可以控制存储器设备100，以向未被选择的漏极选择线UNSELECTED_DSL施加第二导通电压VON2。
此时，在未被选择的漏极选择线UNSELECTED_DSL不与被选择的漏极选择线SELECTED_DSL共享单元串(非共享串)的情况下，不与被选择的漏极选择线SELECTED_DSL共享单元串的未被选择的漏极选择线UNSELECTED_DSL不连接到位线，在该位线上执行感测操作，但是根据相同存储器块中的存储器单元或相邻单元串的存储器单元的编程状态，不与被选择的漏极选择线SELECTED_DSL共享单元串的未被选择的漏极选择线UNSELECTED_DSL可能会受到通道负升压的影响，第二导通电压VON2可以被施加到未被选择的漏极选择线UNSELECTED_DSL。也就是说，由于可能出现向下耦合现象(DCP)，在t15至t16，第二导通电压VON2可以被施加到未被选择的漏极选择线UNSELECTED_DSL，并且因此，通道电荷可以被移动到未被选择的漏极选择线UNSELECTED_DSL。
在一个实施例中，在t17，字线可以被放电。通过在t15至t16控制施加到漏极选择线和源极选择线的电压，当字线在t17被放电时，可以防止或在一些实施例中减轻通道负升压。
图10是图示具有两个单元串的存储器块的结构的图。
参考图2和图10，图10示出了与图2的多个存储器块BLK1至BLKz中的一个存储器块连接的线。
在图10中，存储器块可以具有其中连接有两个单元串的结构。
例如，在这两个单元串之中，第一单元串可以是连接第x1漏极选择线DSLx1和第x源极选择线SSLx的单元串，并且第二单元串可以是连接第x2漏极选择线DSLx2和第x源极选择线SSLx的单元串。第x1漏极选择线DSLx1和第x2漏极选择线DSLx2可以连接到第x位线BLx。
第一单元串和第二单元串可以连接到被包括在两个堆叠中的字线。
例如，第一单元串可以连接到第一堆叠1st STACK和第二堆叠2nd STACK，第一堆叠1st STACK包括连接在第x源极选择线SSLx与中心虚设线CENTER DUMMY LINE之间的字线，第二堆叠2nd STACK包括连接在第x1漏极选择线DSLx1与中心虚设线CENTER DUMMY LINE之间的字线。
另外，例如，第二单元串可以连接到第一堆叠1st STACK和第二堆叠2nd STACK，第一堆叠1st STACK包括连接在第x源极选择线SSLx与中心虚设线CENTER DUMMY LINE之间的字线，第二堆叠2nd STACK包括连接在第x2漏极选择线DSLx2与中心虚设线CENTER DUMMYLINE之间的字线。
在一个实施例中，当第x1漏极选择线DSLx1是被选择的漏极选择线时，由于第x1漏极选择线DSLx1和第x2漏极选择线DSLx2通过作为一个源极选择线的第x源极选择线SSLx连接到每个串，所以第x2漏极选择线DSLx2可以是未被选择的漏极选择线，并且可以是与第x1漏极选择线DSLx1共享单元串的线。
因此，在具有两个或更多堆叠结构的存储器块的情况下，通道长度可以增加。然而，由于通道长度增加，即使每个线的电压如参考图9描述的那样被控制以降低通道负升压，通道电位增加的宽度可以是小的。
在一个实施例中，为了增加通道电位的增加宽度，需要防止或在一些实施例中减轻中心虚设线CENTER DUMMY LINE的电位的突然增加或降低。也就是说，当连接到中心虚设线CENTER DUMMY LINE的虚设单元被编程时，因为相邻存储器单元的阈值电压可能受到影响，所以需要控制施加到中心虚设线CENTER DUMMY LINE的电压。
图11是图示具有四个单元串的存储器块的结构的图。
参考图2和图11，图11示出了与图2的多个存储器块BLK1至BLKz中的一个存储器块连接的线。
参考图10和图11，不同于图10，图11的存储器块可以具有其中连接有四个单元串的结构。
例如，在这四个单元串之中，第一单元串可以是连接第y1漏极选择线DSLy1和第y源极选择线SSLy的单元串，第二单元串可以是连接第y2漏极选择线DSLy2和第y源极选择线SSLy的单元串，第三单元串可以是连接第y3漏极选择线DSLy3和第y源极选择线SSLy的单元串，并且第四单元串可以是连接第y4漏极选择线DSLy4和第y源极选择线SSLy的单元串。
第y1漏极选择线DSLy1和第y2漏极选择线DSLy2可以连接到第y1位线BLy1，并且第y3漏极选择线DSLy3和第y4漏极选择线DSLy4可以连接到第y2位线BLy2。
类似于参考图10描述的，第一单元串至第四单元串中的每个单元串可以连接到被包括在两个堆叠中的字线。
例如，第一单元串可以连接到第一堆叠1st STACK和第二堆叠2nd STACK，第一堆叠1st STACK包括连接在第y源极选择线SSLy与中心虚设线CENTER DUMMY LINE之间的字线，第二堆叠2nd STACK包括连接在第y1漏极选择线DSLy1与中心虚设线CENTER DUMMY LINE之间的字线。
第二单元串可以连接到第一堆叠1st STACK和第二堆叠2nd STACK，第一堆叠1stSTACK包括连接在第y源极选择线SSLy与中心虚设线CENTER DUMMY LINE之间的字线，第二堆叠2nd STACK包括连接在第y2漏极选择线DSLy2与中心虚设线CENTER DUMMY LINE之间的字线。
第三单元串可以连接到第一堆叠1st STACK和第二堆叠2nd STACK，第一堆叠1stSTACK包括连接在第y源极选择线SSLy与中心虚设线CENTER DUMMY LINE之间的字线，第二堆叠2nd STACK包括连接在第y3漏极选择线DSLy3与中心虚设线CENTER DUMMY LINE之间的字线。
第四单元串可以连接到第一堆叠1st STACK和第二堆叠2nd STACK，第一堆叠1stSTACK包括连接在第y源极选择线SSLy与中心虚设线CENTER DUMMY LINE之间的字线，第二堆叠2nd STACK包括连接在第y4漏极选择线DSLy4与中心虚设线CENTER DUMMY LINE之间的字线。
在一个实施例中，当第y1漏极选择线DSLy1是被选择的漏极选择线时，由于第y1漏极选择线DSLy1至第y4漏极选择线DSLy4通过作为一个源极选择线的第y源极选择线SSLy连接到每个串，所以第y2漏极选择线DSLy2至第y4漏极选择线DSLy4中的每个漏极选择线可以是未被选择的漏极选择线，并且可以是与第y1漏极选择线DSLy1共享单元串的线。
此外，如参考图10描述的，在具有两个或更多堆叠结构的存储器块的情况下，由于通道长度增加，为了增加通道电位的增加宽度，需要减轻或在一些实施例中防止中心虚设线CENTER DUMMY LINE的电位的突然增加或降低。因此，需要控制施加到中心虚设线CENTERDUMMY LINE的电压。
图12是图示具有八个单元串的存储器块的结构的图。
参考图2和图12，图12示出了与图2的多个存储器块BLK1至BLKz中的一个存储器块连接的线。
参考图10和图12，区别于图10，图12的存储器块可以具有其中连接有八个单元串的结构。
例如，这八个单元串中的第一单元串可以是连接第z1漏极选择线DSLzl和第z1源极选择线SSLzl的单元串，第二单元串可以是连接第z2漏极选择线DSLz2和第z1源极选择线SSLz1的单元串，第三单元串可以是连接第z3漏极选择线DSLz3和第z1源极选择线SSLz1的单元串，并且第四单元串可以是连接第z4漏极选择线DSLz4和第z1源极选择线SSLz1的单元串。
另外，第五单元串可以是连接第z5漏极选择线DSLz5和第z2源极选择线SSLz2的单元串，第六单元串可以是连接第z6漏极选择线DSLz6和第z2源极选择线SSLz2的单元串，第七单元串可以是连接第z7漏极选择线DSLz7和第z2源极选择线SSLz2的单元串，并且第八单元串可以是连接第z8漏极选择线DSLz8和第z2源极选择线SSLz2的单元串。
第z1漏极选择线DSLz1至第z4漏极选择线DSLz4可以连接到第z1位线BLz1，并且第z5漏极选择线DSLz5至第z8漏极选择线DSLz8可以连接到第z2位线BLz2。
类似于参考图10描述的，第一单元串至第八单元串中的每个单元串可以连接到被包括在两个堆叠中的字线。
例如，第一单元串可以连接到第一堆叠1st STACK和第二堆叠2nd STACK，第一堆叠1st STACK包括连接在第z1源极选择线SSLzl与中心虚设线CENTER DUMMY LINE之间的字线，第二堆叠2nd STACK包括连接在第z1漏极选择线DSLz1与中心虚设线CENTER DUMMY LINE之间的字线。
第二单元串可以连接到第一堆叠1st STACK和第二堆叠2nd STACK，第一堆叠1stSTACK包括连接在第z1源极选择线SSLz1与中心虚设线CENTER DUMMY LINE之间的字线，第二堆叠2nd STACK包括连接在第z2漏极选择线DSLz2与中心虚设线CENTER DUMMY LINE之间的字线。
第三单元串可以连接到第一堆叠1st STACK和第二堆叠2nd STACK，第一堆叠1stSTACK包括连接在第z1源极选择线SSLz1与中心虚设线CENTER DUMMY LINE之间的字线，第二堆叠2nd STACK包括连接在第z3漏极选择线DSLz3与中心虚设线CENTER DUMMY LINE之间的字线。
第四单元串可以连接到第一堆叠1st STACK和第二堆叠2nd STACK，第一堆叠1stSTACK包括连接在第z1源极选择线SSLz1与中心虚设线CENTER DUMMY LINE之间的字线，第二堆叠2nd STACK包括连接在第z4漏极选择线DSLz4与中心虚设线CENTER DUMMY LINE之间的字线。
例如，第五单元串可以连接到第一堆叠1st STACK和第二堆叠2nd STACK，第一堆叠1st STACK包括连接在第z2源极选择线SSLz2与中心虚设线CENTER DUMMY LINE之间的字线，第二堆叠2nd STACK包括连接在第z5漏极选择线DSLz5与中心虚设线CENTER DUMMY LINE之间的字线。
第六单元串可以连接到第一堆叠1st STACK和第二堆叠2nd STACK，第一堆叠1stSTACK包括连接在第z2源极选择线SSLz2与中心虚设线CENTER DUMMY LINE之间的字线，第二堆叠2nd STACK包括连接在第z6漏极选择线DSLz6与中心虚设线CENTER DUMMY LINE之间的字线。
第七单元串可以连接到第一堆叠1st STACK和第二堆叠2nd STACK，第一堆叠1stSTACK包括连接在第z2源极选择线SSLz2与中心虚设线CENTER DUMMY LINE之间的字线，第二堆叠2nd STACK包括连接在第z7漏极选择线DSLz7与中心虚设线CENTER DUMMY LINE之间的字线。
第八单元串可以连接到第一堆叠1st STACK和第二堆叠2nd STACK，第一堆叠1stSTACK包括连接在第z2源极选择线SSLz2与中心虚设线CENTER DUMMY LINE之间的字线，第二堆叠2nd STACK包括连接在第z8漏极选择线DSLz8与中心虚设线CENTER DUMMY LINE之间的字线。
在一个实施例中，当第z1漏极选择线DSLz1是被选择的漏极选择线时，由于第z1漏极选择线DSLz1至第z4漏极选择线DSLz4通过作为一个源极选择线的第z1源极选择线SSLz1连接到每个串，因此第z2漏极选择线DSLz2至第z4漏极选择线DSLz4中的每个漏极选择线可以是未被选择的漏极选择线，并且可以是与第z1漏极选择线DSLz1共享单元串的线。
然而，由于第z5漏极选择线DSLz5至第z8漏极选择线DSLz8通过不同于第z1源极选择线SSLzl的第z2源极选择线SSLz2连接到每个串，因此第z5漏极选择线DSLz5至第z8漏极选择线DSLz8中的每个漏极选择线可以是未被选择的漏极选择线，并且可以是不与第z1漏极选择线DSLz1共享单元串的线。
此外，如参考图10描述的，在具有两个或更多堆叠结构的存储器块的情况下，由于通道长度增加，为了增加通道电位的增加宽度，需要防止或在一些实施例中减轻中心虚设线CENTER DUMMY LINE的电位的突然增加或降低。因此，需要控制施加到中心虚设线CENTERDUMMY LINE的电压。
图13是图示在图9的感测操作期间另外施加到虚设线的电压的图。
参考图9和图13，图13示出了另外控制中心虚设线CENTER DUMMY LINE的方法，以及图9的电压控制，以便在感测操作期间防止或在一些实施例中减轻通道负升压。
在图13中，省略了与图9的描述重复的描述。
参考图10和图11，中心虚设线CENTER DUMMY LINE可以是位于第一堆叠1st STACK的字线与第二堆叠2nd STACK的字线之间的线，并且可以是用于区分第一堆叠1st STACK的字线和第二堆叠2nd STACK的字线的线。中心虚设线CENTER DUMMY LINE的数目可以是多个。此外，可以对连接到中心虚设线CENTER DUMMY LINE的虚设存储器单元执行虚设编程操作。
在一个实施例中，图2的虚设线控制器180可以控制图2的存储器设备100，使得当电压被施加到不与被选择的漏极选择线SELECTED_DSL共享单元串的未被选择的漏极选择线UNSELECTED_DSL(非共享串)时，中心虚设线CENTER DUMMY LINE的电位降低。
也就是说，图2的虚设线控制器180可以控制图2的存储器设备100，使得施加到中心虚设线CENTER DUMMY LINE的电压和施加到不与被选择的漏极选择线SELECTED_DSL共享单元串的未被选择的漏极选择线UNSELECTED_DSL(非共享串)的电压互连。这是为了抑制热载流子注入(HCI)，因为当存储器块具有堆叠结构时，由于堆叠之间的间隙，通道电位被改变，并且由于通道电位被改变，可能出现进入连接到堆叠连接(即，中心虚设线CENTERDUMMY LINE)的虚设单元中的HCI。此外，这是为了抑制由于通道长度增加而导致的漏极选择线的放电效率降低。
在一个实施例中，在t11之前，第三导通电压VON3可以被施加到中心虚设线CENTERDUMMY LINE。第三导通电压VON3可以是用于导通连接到中心虚设线CENTER DUMMY LINE的中心虚设单元的电压。
此后，施加到中心虚设线CENTER DUMMY LINE的电压和施加到不与被选择的漏极选择线SELECTED_DSL共享单元串的未被选择的漏极选择线UNSELECTED_DSL(非共享串)的电压互连，并且因此在t11至t12，第四导通电压VON4可以被施加到中心虚设线CENTERDUMMY LINE。第四导通电压VON4(例如，负电压)可以是低于第三导通电压VON3(例如，接地电压)的电压，并且可以是用于导通连接到中心虚设线CENTER DUMMY LINE的中心虚设单元的电压。此外，第四导通电压VON4可以是当编程到与中心虚设线CENTER DUMMY LINE相邻的字线时不受影响的电压。
在一个实施例中，在均衡操作期间，第四导通电压VON4可以在t15至t16被施加到中心虚设线CENTER DUMMY LINE。也就是说，还在均衡操作期间，施加到中心虚设线CENTERDUMMY LINE的电压可以和施加到不与被选择的漏极选择线SELECTED_DSL共享单元串的未被选择的漏极选择线UNSELECTED_DSL(非共享串)的电压互连。
图14是图示根据本公开的一个实施例的存储器设备的操作的图。
参考图14，在步骤S1401中，在感测操作期间，存储器设备可以向被选择的字线施加感测电压，并且向未被选择的字线施加通过电压。当感测操作是读取操作时，感测电压可以是读取电压，并且当感测操作是验证操作时，感测电压可以是验证电压。
在一个实施例中，当施加感测电压和通过电压时，可以向被选择的漏极选择线和被选择的源极选择线施加导通电压。导通电压可以是如下电压：该电压能够导通连接到被选择的漏极选择线的漏极选择晶体管和连接到被选择的源极选择线的源极选择晶体管。也就是说，通过导通连接到被选择的漏极选择线和被选择的源极选择线的晶体管，可以通过位线来感测被编程到存储器单元的数据。
在步骤S1403中，存储器设备可以使被选择的字线放电。也就是说，当通过向被选择的字线施加感测电压而感测到被编程到被选择的存储器单元的数据时，被选择的字线可以被放电。
在步骤S1405中，存储器设备可以延迟被选择的漏极选择线和被选择的源极选择线的放电，同时增加被选择的字线的电位并且降低未被选择的字线的电位。
例如，在存储器设备对存储器单元进行感测之后，可以执行均衡操作。在均衡操作期间，被选择的字线的电位和未被选择的字线的电位可以被设置为相同。此后，当被选择的字线的电位和未被选择的字线的电位被设置为相同时，被选择的字线和未被选择的字线可以被同时放电。
在本公开中，在均衡操作期间，存储器设备可以同时改变被选择的字线的电位和未被选择的字线的电位，而不仅仅改变被选择的字线的电位。也就是说，存储器设备可以通过将被选择的字线的电位从接地电压(0V)增加并且将未被选择的字线的电位从通过电压降低，来将被选择的字线的电位和未被选择的字线的电位设置为相同。
此外，在均衡操作期间，可以延迟放电，而不使被选择的漏极选择线和被选择的源极选择线放电。也就是说，当存储器设备执行感测操作时，存储器设备可以保持施加到被选择的漏极选择线和被选择的源极选择线的导通电压，直到在均衡操作开始之后的特定时间。
通过延迟被选择的漏极选择线和被选择的源极选择线的放电，可以使浮置通道中的电荷放电，并且可以防止或在一些实施例中减轻通道负升压现象。
图15是图示根据本公开的一个实施例的存储器设备的操作的图。
参考图15，在步骤S1501中，当存储器设备在感测操作期间向被选择的字线施加感测电压并且向未被选择的字线施加通过电压时，存储器设备可以确定未被选择的漏极选择线是否与被选择的漏极选择线共享单元串。这里，共享单元串的被选择的漏极选择线和未被选择的漏极选择线可以是通过一个源极选择线连接到单元串的线，并且不共享单元串的被选择的漏极选择线和未被选择的漏极选择线可以是不通过一个源极选择线连接到单元串的线。
当未被选择的漏极选择线不与被选择的漏极选择线共享单元串(否)时，操作可以继续进行到步骤S1503，并且当未被选择的漏极选择线与被选择的漏极选择线共享单元串(是)时，操作可以继续进行到步骤S1505。当未被选择的漏极选择线与被选择的漏极选择线共享单元串(共享串)时，由于连接到被选择的漏极选择线的晶体管的导通或关断，在共享单元串中可能一起出现通道负升压，并且因此需要区分。
在一个实施例中，当未被选择的漏极选择线不与被选择的漏极选择线共享单元串(否)时，在步骤S1503中，存储器设备可以向未被选择的漏极选择线施加导通电压，并且然后可以降低未被选择的漏极选择线的电位。此时，可以仅在感测电压被施加到被选择的字线的同时，施加被施加到未被选择的漏极选择线的电压。
在一个实施例中，当未被选择的漏极选择线与被选择的漏极选择线共享单元串(是)时，在步骤S1505中，存储器设备可以向未被选择的漏极选择线施加导通电压，并且然后可以依次降低未被选择的漏极选择线的电位。也就是说，当未被选择的漏极选择线与被选择的漏极选择线共享单元串时，由于通道负升压可能一起出现，因此通过依次降低未被选择的漏极选择线的电位，通道中的电荷可以被移动到未被选择的漏极选择线侧。
在一个实施例中，在根据未被选择的漏极选择线是否与被选择的漏极选择线共享单元串而向未被选择的漏极选择线施加电压之后，可以在均衡操作中控制施加到未被选择的漏极选择线的电压。
在步骤S1507中，存储器设备可以在均衡操作开始之后，向未被选择的漏极选择线施加导通电压，达预设时间。此时，无论未被选择的漏极选择线是否与被选择的漏极选择线共享单元串，存储器设备都可以导通连接到未被选择的漏极选择线的漏极选择晶体管，仅达预设时间。
在一个实施例中，即使在均衡操作开始之后，导通电压也可以被施加到被选择的漏极选择线和未被选择的漏极选择线，并且因此通道中的电荷可以被移动到漏极选择线侧。因此，可以防止或在一些实施例中减轻通道负升压。
图16是图示图1的存储器控制器的另一实施例的图。
存储器控制器1000连接到主机和存储器设备。存储器控制器1000被配置为响应于来自主机的请求而访问存储器设备。例如，存储器控制器1000被配置为控制对存储器设备的写入、读取、擦除和后台操作。存储器控制器1000被配置为在存储器设备与主机之间提供接口。存储器控制器1000被配置为驱动用于控制存储器设备的固件。
参考图16，存储器控制器1000可以包括处理器1010、存储器缓冲器1020、错误校正电路(ECC)1030、主机接口1040、缓冲器控制器(或缓冲器控制电路)1050、存储器接口1060和总线1070。
总线1070可以被配置为在存储器控制器1000的组件之间提供通道。
处理器1010可以控制存储器控制器1000的整体操作，并且可以执行逻辑操作。处理器1010可以通过主机接口1040与外部主机通信，并且通过存储器接口1060与存储器设备通信。此外，处理器1010可以通过缓冲器控制器1050与存储器缓冲器1020通信。处理器1010可以使用存储器缓冲器1020作为操作存储器、高速缓冲存储器或缓冲存储器，来控制存储设备的操作。
处理器1010可以执行FTL的功能。处理器1010可以通过FTL将由主机提供的LBA转换成PBA。FTL可以通过使用映射表来接收LBA并且将LBA转换成PBA。闪存转换层的地址映射方法包括根据映射单元的多种映射方法。代表性的地址映射方法包括页映射方法、块映射方法和混合映射方法。
处理器1010被配置为随机化从主机接收的数据。例如，处理器1010可以使用随机化种子对从主机接收的数据进行随机化。经随机化的数据作为要存储的数据被提供给存储器设备，并且被编程到存储器单元阵列。
处理器1010可以通过驱动软件或固件来执行随机化和去随机化。
存储器缓冲器1020可以用作处理器1010的操作存储器、高速缓冲存储器或缓冲存储器。存储器缓冲器1020可以存储由处理器1010执行的代码和命令。存储器缓冲器1020可以存储由处理器1010处理的数据。存储器缓冲器1020可以包括静态RAM(SRAM)或动态RAM(DRAM)。
错误校正电路1030可以执行错误校正。错误校正电路1030可以基于要通过存储器接口1060写入存储器设备的数据，来执行错误校正编码(ECC编码)。经错误校正编码的数据可以通过存储器接口1060传送给存储器设备。错误校正电路1030可以对通过存储器接口1060从存储器设备接收的数据执行错误校正解码(ECC解码)。例如，错误校正电路1030可以被包括在存储器接口1060中，作为存储器接口1060的组件。
主机接口1040被配置为在处理器1010的控制下与外部主机通信。主机接口1040可以被配置为使用各种通信方法中的至少一种来执行通信，该各种通信方法诸如为通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI快速)、非易失性存储器快速(NVMe)、通用闪存存储(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和减载DIMM(LRDIMM)。
缓冲器控制器1050被配置为在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060被配置为在处理器1010的控制下与存储器设备通信。存储器接口1060可以通过通道与存储器设备传达命令、地址和数据。
例如，存储器控制器1000可以不包括存储器缓冲器1020和缓冲器控制器1050。
例如，处理器1010可以使用代码来控制存储器控制器1000的操作。处理器1010可以从设置在存储器控制器1000内部的非易失性存储器设备(例如，只读存储器)加载代码。作为另一示例，处理器1010可以通过存储器接口1060从存储器设备加载代码。
例如，存储器控制器1000的总线1070可以被划分成控制总线和数据总线。数据总线可以被配置为在存储器控制器1000内传输数据，并且控制总线可以被配置为在存储器控制器1000内传输诸如命令和地址的控制信息。数据总线和控制总线可以彼此分离，并且可以互不干扰或者互不影响。数据总线可以连接到主机接口1040、缓冲器控制器1050、错误校正电路1030和存储器接口1060。控制总线可以连接到主机接口1040、处理器1010、缓冲器控制器1050、存储器缓冲器1020和存储器接口1060。
图17是图示存储器卡系统的框图，根据本公开的一个实施例的存储设备被应用到该存储器卡系统。
参考图17，存储器卡系统2000包括存储器控制器2100、存储器设备2200和连接器2300。
存储器控制器2100连接到存储器设备2200。存储器控制器2100被配置为访问存储器设备2200。例如，存储器控制器2100被配置为控制对存储器设备2200的读取、写入、擦除和后台操作。存储器控制器2100被配置为在存储器设备2200与主机之间提供接口。存储器控制器2100被配置为驱动用于控制存储器设备2200的固件。存储器设备2200可以与参考图1描述的图1的存储器设备100同样地来实现。
作为一个示例，存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和错误校正电路的组件。
存储器控制器2100可以通过连接器2300与外部设备通信。存储器控制器2100可以根据特定通信标准与外部设备(例如，主机)通信。作为一个示例，存储器控制器2100被配置为通过各种通信标准中的至少一种与外部设备通信，该各种通信标准诸如为通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI快速(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型盘接口(ESDI)、集成驱动电子器件(IDE)、火线、通用闪存存储(UFS)、Wi-Fi、蓝牙和NVMe。作为一个示例，连接器2300可以由上述各种通信标准中的至少一种来限定。
作为一个示例，存储器设备2200可以被实现为各种非易失性存储器元件，诸如电可擦除和可编程ROM(EEPROM)、NAND闪存存储器、NOR闪存存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)和自旋转移扭矩磁性RAM(STT-MRAM)。
存储器控制器2100和存储器设备2200可以集成到一个半导体设备中，以配置存储器卡。例如，存储器控制器2100和存储器设备2200可以集成到一个半导体设备中，以配置诸如以下的存储器卡：PC卡(个人计算机存储器卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC或eMMC)、SD卡(SD、迷你SD、微型SD或SDHC)和通用闪存存储(UFS)。
在一个实施例中，存储器设备2200可以执行感测操作。感测操作可以是读取操作或验证操作。当存储器设备2200执行感测操作时，存储器设备2200可以控制施加到与存储器块连接的多个线的电压。
例如，当感测操作开始时，存储器设备2200可以向连接到存储器块的多个线之中的被选择的字线施加感测电压，并且向未被选择的字线施加通过电压。此时，存储器设备2200可以一起控制施加到与存储器块连接的多个线之中的漏极选择线和源极选择线的电压。
例如，当存储器设备2200向被选择的字线施加感测电压时，存储器设备2200可以向被选择的漏极选择线和被选择的源极选择线施加导通电压。在感测操作结束并且均衡操作开始之后，施加到被选择的漏极选择线和被选择的源极选择线的导通电压还可以被保持达预设时间。
此外，当存储器设备2200向被选择的字线施加感测电压时，存储器设备2200可以基于未被选择的漏极选择线是否与被选择的漏极选择线共享单元串，来控制施加到未被选择的漏极选择线的电压。
例如，在未被选择的漏极选择线与被选择的漏极选择线共享单元串的情况下，存储器设备2200可以依次降低施加到未被选择的漏极选择线的导通电压。通过依次降低施加到未被选择的漏极选择线的导通电压，通道中的电荷可以被移动到未被选择的漏极选择线侧，并且因此可以防止或在一些实施例中减轻通道负升压。
在未被选择的漏极选择线不与被选择的漏极选择线共享单元串的情况下，存储器设备2200可以仅在感测电压被施加到被选择的字线的同时，施加向未被选择的漏极选择线施加的导通电压。
在一个实施例中，当存储器设备2200在感测操作之后执行均衡操作时，存储器设备2200可以控制施加到与存储器块连接的多个线的电压。
例如，当均衡操作开始时，存储器设备2200可以通过将连接到存储器块的多个线之中的被选择的字线的电位从0V增加到均衡电压电平、并且将未被选择的字线的电位从通过电压电平降低到均衡电压电平，来将被选择的字线的电位和未被选择的字线的电位控制为相同。此时，存储器设备2200可以一起控制施加到与存储器块连接的多个线之中的未被选择的漏极选择线的电压。
例如，当存储器设备2200将被选择的字线的电位和未被选择的字线的电位设置为相同时，存储器设备2200可以向未被选择的漏极选择线施加导通电压达预设时间。也就是说，在其中在均衡操作期间字线的电位增加或降低的情形下，通过导通连接到未被选择的漏极选择线的漏极选择晶体管，通道中的电荷可以被移动到未被选择的漏极选择线侧。
在一个实施例中，存储器设备2200可以控制施加到中心虚设线的电压。中心虚设线可以是在两个或更多堆叠结构中的堆叠之间的、连接到单元串的线。
存储器设备2200可以将施加到中心虚设线的电压控制为与施加到未被选择的漏极选择线的电压互连，该未被选择的漏极选择线不与被选择的漏极选择线共享单元串。例如，当导通电压被施加到不与被选择的漏极选择线共享单元串的未被选择的漏极选择线时，施加到中心虚设线的电压可以降低。
图18是图示例如固态驱动器(SSD)系统的框图，根据本公开的一个实施例的存储设备被应用到该SSD系统。
参考图18，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG，并且通过功率连接器3002接收功率PWR。SSD 3200包括SSD控制器3210、多个闪存存储器3221至322n、辅助功率设备3230和缓冲存储器3240。
在一个实施例中，SSD控制器3210可以执行参考图1描述的图1的存储器控制器200的功能。
SSD控制器3210可以响应于从主机3100接收的信号SIG而控制多个闪存存储器3221至322n。作为一个示例，信号SIG可以是基于主机3100与SSD 3200之间的接口的信号。例如，信号SIG可以是由诸如以下的接口中的至少一种接口限定的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI快速(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型盘接口(ESDI)、集成驱动电子器件(IDE)、火线、通用闪存存储(UFS)、Wi-Fi、蓝牙和NVMe。
辅助功率设备3230通过功率连接器3002连接到主机3100。辅助功率设备3230可以从主机3100接收功率PWR，并且可以用该功率进行充电。当来自主机3100的功率供应不顺畅时，辅助功率设备3230可以提供SSD 3200的功率。作为一个示例，辅助功率设备3230可以位于SSD 3200中，或者可以位于SSD 3200外部。例如，辅助功率设备3230可以位于主板上，并且可以向SSD 3200提供辅助功率。
缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪存存储器3221至322n接收的数据，或者可以临时存储闪存存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器、或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
在一个实施例中，SSD 3200可以对多个闪存存储器3221至322n执行感测操作。感测操作可以是读取操作或验证操作。当SSD 3200执行感测操作时，SSD 3200可以控制施加到与多个闪存存储器3221至322n中包括的存储器块连接的多个线的电压。
例如，当感测操作开始时，SSD 3200可以将感测电压施加到与存储器块连接的多个线之中的被选择的字线，并且将通过电压施加到未被选择的字线。此时，SSD 3200可以一起控制施加到与存储器块连接的多个线之中的漏极选择线和源极选择线的电压。
例如，当SSD 3200向被选择的字线施加感测电压时，SSD 3200可以向被选择的漏极选择线和被选择的源极选择线施加导通电压。在感测操作结束并且均衡操作开始之后，施加到被选择的漏极选择线和被选择的源极选择线的导通电压还可以被保持达预设时间。
此外，当SSD 3200将感测电压施加到被选择的字线时，SSD 3200可以基于未被选择的漏极选择线是否与被选择的漏极选择线共享单元串，来控制施加到未被选择的漏极选择线的电压。
例如，在未被选择的漏极选择线与被选择的漏极选择线共享单元串的情况下，SSD3200可以依次降低施加到未被选择的漏极选择线的导通电压。通过依次降低施加到未被选择的漏极选择线的导通电压，通道中的电荷可以被移动到未被选择的漏极选择线侧，并且因此可以防止或在一些实施例中减轻通道负升压。
在未被选择的漏极选择线不与被选择的漏极选择线共享单元串的情况下，SSD3200可以仅在感测电压被施加到被选择的字线的同时，施加向未被选择的漏极选择线施加的导通电压。
在一个实施例中，当SSD 3200在感测操作之后执行均衡操作时，SSD 3200可以控制施加到与存储器块连接的多个线的电压。
例如，当均衡操作开始时，SSD 3200可以通过将连接到存储器块的多个线之中的被选择的字线的电位从0V增加到均衡电压电平、并且将未被选择的字线的电位从通过电压电平降低到均衡电压电平，来将被选择的字线的电位和未被选择的字线的电位控制为相同。此时，SSD 3200可以一起控制施加到与存储器块连接的多个线之中的未被选择的漏极选择线的电压。
例如，当SSD 3200将被选择的字线的电位和未被选择的字线的电位设置为相同时，SSD 3200可以将导通电压施加到未被选择的漏极选择线达预设时间。也就是说，在其中在均衡操作期间字线的电位增加或降低的情形下，通过导通连接到未被选择的漏极选择线的漏极选择晶体管，通道中的电荷可以被移动到未被选择的漏极选择线侧。
在一个实施例中，SSD 3200可以控制施加到中心虚设线的电压。中心虚设线可以是在两个或更多堆叠结构中的堆叠之间的、连接到单元串的线。
SSD 3200可以将施加到中心虚设线的电压控制为与施加到未被选择的漏极选择线的电压互连，该未被选择的漏极选择线不与被选择的漏极选择线共享单元串。例如，当导通电压被施加到不与被选择的漏极选择线共享单元串的未被选择的漏极选择线时，施加到中心虚设线的电压可以降低。
图19是图示用户系统的框图，根据本公开的一个实施例的存储设备被应用到该用户系统。
参考图19，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可以驱动用户系统4000中包括的组件、操作系统(OS)、用户程序等。例如，应用处理器4100可以包括控制用户系统4000中包括的组件的控制器、接口、图形引擎等。应用处理器4100可以被提供作为芯片上系统(SoC)。
存储器模块4200可以作为用户系统4000的主存储器、操作存储器、缓冲存储器或高速缓冲存储器进行操作。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3 SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3 SDRAM的易失性随机存取存储器、或者诸如PRAM、ReRAM、MRAM和FRAM的非易失性随机存取存储器。例如，应用处理器4100和存储器模块4200可以基于封装上封装(POP)被封装，并且被提供作为一个半导体封装。
网络模块4300可以与外部设备通信。例如，网络模块4300可以支持无线通信，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进、Wimax、WLAN、UWB、蓝牙和WI-FI。例如，网络模块4300可以被包括在应用处理器4100中。
存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。替代地，存储模块4400可以将存储模块4400中存储的数据传输给应用处理器4100。例如，存储模块4400可以被实现为非易失性半导体存储器元件，诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪存、NOR闪存和三维NAND闪存。例如，存储模块4400可以被提供作为用户系统4000的可移除存储设备(可移除驱动器)(诸如存储器卡)和外部驱动器。
例如，存储模块4400可以包括多个非易失性存储器设备，并且该多个非易失性存储器设备可以与参考图2至图5描述的存储器设备相同地操作。存储模块4400可以与参考图1描述的存储设备50相同地操作。
用户接口4500可以包括用于向应用处理器4100输入数据或指令或者用于向外部设备输出数据的接口。例如，用户接口4500可以包括用户输入接口，诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示设备、有源矩阵OLED(AMOLED)显示设备、LED、扬声器和监视器。
在一个实施例中，存储模块4400可以执行感测操作。感测操作可以是读取操作或验证操作。当存储模块4400执行感测操作时，存储模块4400可以控制施加到与存储模块4400中包括的存储器块连接的多个线的电压。
例如，当感测操作开始时，存储模块4400可以向连接到存储器块的多个线之中的被选择的字线施加感测电压，并且向未被选择的字线施加通过电压。此时，存储模块4400可以一起控制施加到与存储器块连接的多个线之中的漏极选择线和源极选择线的电压。
例如，当存储模块4400向被选择的字线施加感测电压时，存储模块4400可以向被选择的漏极选择线和被选择的源极选择线施加导通电压。在感测操作结束并且均衡操作开始之后，施加到被选择的漏极选择线和被选择的源极选择线的导通电压还可以被保持达预设时间。
此外，当存储模块4400向被选择的字线施加感测电压时，存储模块4400可以基于未被选择的漏极选择线是否与被选择的漏极选择线共享单元串，来控制施加到未被选择的漏极选择线的电压。
例如，在未被选择的漏极选择线与被选择的漏极选择线共享单元串的情况下，存储模块4400可以依次降低施加到未被选择的漏极选择线的导通电压。通过依次降低施加到未被选择的漏极选择线的导通电压，通道中的电荷可以被移动到未被选择的漏极选择线侧，并且因此可以防止或在一些实施例中减轻通道负升压。
在未被选择的漏极选择线不与被选择的漏极选择线共享单元串的情况下，存储模块4400可以仅在感测电压被施加到被选择的字线的同时，施加向未被选择的漏极选择线施加的导通电压。
在一个实施例中，当存储模块4400在感测操作之后执行均衡操作时，存储模块4400可以控制施加到与存储器块连接的多个线的电压。
例如，当均衡操作开始时，存储模块4400可以通过将连接到存储器块的多个线之中的被选择的字线的电位从0V增加到均衡电压电平、并且将未被选择的字线的电位从通过电压电平降低到均衡电压电平，来将被选择的字线的电位和未被选择的字线的电位控制为相同。此时，存储模块4400可以一起控制施加到与存储器块连接的多个线之中的未被选择的漏极选择线的电压。
例如，当存储模块4400将被选择的字线的电位和未被选择的字线的电位设置为相同时，存储模块4400可以向未被选择的漏极选择线施加导通电压达预设时间。也就是说，在其中在均衡操作期间字线的电位增加或降低的情形下，通过导通连接到未被选择的漏极选择线的漏极选择晶体管，通道中的电荷可以被移动到未被选择的漏极选择线侧。
在一个实施例中，存储模块4400可以控制施加到中心虚设线的电压。中心虚设线可以是在两个或更多堆叠结构中的堆叠之间的、连接到单元串的线。
存储模块4400可以将施加到中心虚设线的电压控制为与施加到未被选择的漏极选择线的电压互连，该未被选择的漏极选择线不与被选择的漏极选择线共享单元串。例如，当导通电压被施加到不与被选择的漏极选择线共享单元串的未被选择的漏极选择线时，施加到中心虚设线的电压可以降低。

Claims (20)

1.一种存储器设备，包括：
存储器块，连接到多个线；
外围电路，被配置为对被选择的存储器单元执行感测操作，所述被选择的存储器单元连接到所述多个线之中的被选择的字线；以及
控制逻辑，被配置为在所述感测操作期间和在所述感测操作之后执行的均衡操作期间，控制施加到所述多个线之中的漏极选择线、源极选择线、以及在所述漏极选择线与所述源极选择线之间的字线的电压，
其中在所述感测操作期间，所述控制逻辑根据是否与所述漏极选择线之中的被选择的漏极选择线共享单元串，来控制施加到未被选择的漏极选择线的电压。
2.根据权利要求1所述的存储器设备，其中所述感测操作是读取操作或验证操作。
3.根据权利要求1所述的存储器设备，其中与所述被选择的漏极选择线共享所述单元串的所述未被选择的漏极选择线通过相同的源极选择线与所述被选择的漏极选择线共享所述单元串。
4.根据权利要求1所述的存储器设备，其中当所述未被选择的漏极选择线是除与所述被选择的漏极选择线共享所述单元串的线之外的线时，仅当感测电压被施加到所述被选择的字线时，所述控制逻辑进行控制以施加导通电压，所述导通电压用于导通连接到所述未被选择的漏极选择线的晶体管。
5.根据权利要求1所述的存储器设备，其中当所述未被选择的漏极选择线是与所述被选择的漏极选择线共享所述单元串的线时，从感测电压被施加到所述被选择的字线时起，所述控制逻辑依次降低导通电压，所述导通电压用于导通分别连接到所述未被选择的漏极选择线的晶体管。
6.根据权利要求1所述的存储器设备，其中从感测电压被施加到所述被选择的字线时起，到在所述均衡操作开始之后的预设第一时间，所述控制逻辑进行控制以向所述漏极选择线之中的所述被选择的漏极选择线和所述源极选择线之中的被选择的源极选择线施加导通电压，所述导通电压用于导通分别连接到所述被选择的漏极选择线和所述被选择的源极选择线的晶体管。
7.根据权利要求1所述的存储器设备，其中在所述均衡操作期间，所述控制逻辑将所述被选择的字线的电压从接地电压增加到第一电压，并且将所述字线之中除所述被选择的字线之外的未被选择的字线的电压从通过电压降低到所述第一电压，所述通过电压在所述感测操作期间被施加。
8.根据权利要求1所述的存储器设备，其中在所述均衡操作期间，所述控制逻辑进行控制以向所述漏极选择线施加导通电压，达预设第二时间，所述导通电压用于导通分别连接到所述漏极选择线的漏极选择晶体管。
9.根据权利要求1所述的存储器设备，其中当所述存储器块具有多个堆叠结构时，位于所述字线的中部的线是中心虚设线，并且
在所述感测操作和所述均衡操作期间，所述控制逻辑根据施加到除与所述漏极选择线之中的所述被选择的漏极选择线共享所述单元串的线之外的所述未被选择的漏极选择线的所述电压，来控制施加到所述中心虚设线的电压。
10.根据权利要求9所述的存储器设备，其中当导通电压被施加到除与所述被选择的漏极选择线共享所述单元串的所述线之外的所述未被选择的漏极选择线时，所述控制逻辑降低施加到所述中心虚设线的所述电压。
11.一种存储器设备，包括：
存储器块，连接到多个线；
外围电路，被配置为对被选择的存储器单元执行感测操作，所述被选择的存储器单元连接到所述多个线之中的被选择的字线；
漏极选择线控制器，被配置为在所述感测操作期间和在所述感测操作之后执行的均衡操作期间，控制施加到所述多个线之中的漏极选择线的电压；
源极选择线控制器，被配置为控制施加到所述多个线之中的源极选择线的电压；
字线控制器，被配置为控制施加到所述多个线之中的、在所述漏极选择线与所述源极选择线之间的字线的电压；以及
虚设线控制器，被配置为当所述存储器块具有多个堆叠结构时，控制施加到中心虚设线的电压，所述中心虚设线位于所述字线的中部，
其中在所述感测操作期间，所述漏极选择线控制器根据是否与所述漏极选择线之中的被选择的漏极选择线共享单元串，来控制施加到未被选择的漏极选择线的电压。
12.根据权利要求11所述的存储器设备，其中当所述未被选择的漏极选择线是除与所述被选择的漏极选择线共享所述单元串的线之外的线时，仅当感测电压被施加到所述被选择的字线时，所述漏极选择线控制器进行控制以施加导通电压，所述导通电压用于导通连接到所述未被选择的漏极选择线的晶体管。
13.根据权利要求11所述的存储器设备，其中当所述未被选择的漏极选择线是与所述被选择的漏极选择线共享所述单元串的线时，从感测电压被施加到所述被选择的字线时起，所述漏极选择线控制器依次降低导通电压，所述导通电压用于导通分别连接到所述未被选择的漏极选择线的晶体管。
14.根据权利要求11所述的存储器设备，其中从感测电压被施加到所述被选择的字线时起，到在所述均衡操作开始之后的预设第三时间，所述漏极选择线控制器进行控制，以向所述被选择的漏极选择线施加用于导通连接到所述漏极选择线之中的所述被选择的漏极选择线的晶体管的导通电压，并且所述源极选择线控制器进行控制，以向所述被选择的源极选择线施加用于导通连接到所述源极选择线之中的被选择的源极选择线的晶体管的导通电压。
15.根据权利要求11所述的存储器设备，其中在所述均衡操作期间，所述漏极选择线控制器进行控制以向所述漏极选择线施加导通电压，达预设第四时间，所述导通电压用于导通分别连接到所述漏极选择线的漏极选择晶体管。
16.根据权利要求11所述的存储器设备，其中在所述感测操作和所述均衡操作期间，所述虚设线控制器根据施加到除与所述漏极选择线之中的所述被选择的漏极选择线共享所述单元串的线之外的所述未被选择的漏极选择线的所述电压，来控制施加到所述中心虚设线的电压。
17.根据权利要求16所述的存储器设备，其中当导通电压被施加到除与所述被选择的漏极选择线共享所述单元串的所述线之外的所述未被选择的漏极选择线时，所述虚设线控制器降低施加到所述中心虚设线的所述电压。
18.一种操作存储器设备的方法，所述存储器设备包括连接到多个线的存储器块，所述方法包括：
向所述多个线之中的被选择的字线施加感测电压，并且向所述多个线之中的未被选择的字线施加通过电压，以便执行对被选择的存储器单元进行感测的感测操作，所述被选择的存储器单元连接到所述多个线之中的所述被选择的字线；以及
当施加所述感测电压和所述通过电压时，向所述多个线之中的漏极选择线施加电压，
其中根据是否与所述漏极选择线之中的被选择的漏极选择线共享单元串，施加到未被选择的漏极选择线的电压被不同地设置。
19.根据权利要求18所述的方法，其中在向所述漏极选择线施加所述电压中，当所述未被选择的漏极选择线是除与所述被选择的漏极选择线共享所述单元串的线之外的线时，仅当感测电压被施加到所述被选择的字线时，用于导通连接到所述未被选择的漏极选择线的晶体管的导通电压被施加，并且当所述未被选择的漏极选择线是与所述被选择的漏极选择线共享所述单元串的所述线时，从所述感测电压被施加到所述被选择的字线时起，施加到所述未被选择的漏极选择线的所述导通电压被依次降低。
20.根据权利要求18所述的方法，其中从所述感测电压被施加到所述被选择的字线时起，到在所述感测操作之后执行的均衡操作开始之后的预设第五时间，用于导通分别连接到所述被选择的漏极选择线和被选择的源极选择线的晶体管的导通电压被施加到所述被选择的漏极选择线和源极选择线之中的所述被选择的源极选择线，并且
在所述均衡操作期间，在所述第五时间期间，所述导通电压被施加到所述漏极选择线。
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