KR20130088348A - 3차원 비휘발성 메모리 소자 - Google Patents

3차원 비휘발성 메모리 소자 Download PDF

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KR20130088348A
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안정렬
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Abstract

3차원 비휘발성 메모리 소자는 2N개의 스트링들을 포함하는 스트링 열들; 하나의 스트링 열과 연결된 다수의 비트라인들; 하나의 메모리 블록에 포함된 스트링들의 소스 선택 트랜지스터들을 공통으로 제어하는 하나의 공통 소스 선택 라인; 상기 하나의 메모리 블록에 포함된 스트링들 중 제1 스트링과 제2N 스트링의 드레인 선택 트랜지스터들을 공통으로 제어하는 하나의 제1 공통 드레인 선택 라인; 및 상기 제1 스트링과 상기 제2N 스트링을 제외한 나머지 스트링들 중 이웃한 스트링들의 드레인 선택 트랜지스터들을 공통으로 제어하는 N-1개의 제2 공통 드레인 선택 라인들을 포함한다. 따라서, 셀 면적을 감소시키고, 적층막들이 기울어지는 현상을 방지할 수 있다. 또한, 이웃한 메모리 블록들의 경계에 위치된 드레인 선택 라인을 분리시켜, 메모리 블록 별로 메모리 셀들을 용이하게 구동시킬 수 있다.

Description

3차원 비휘발성 메모리 소자 {3-DIMENSIONAL NON-VOLATILE MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 상세히는 3차원으로 적층된 메모리 셀들으로 포함하는 비휘발성 메모리 소자에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 비휘발성 메모리 소자의 구조 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 3차원 비휘발성 메모리 소자의 구조를 나타내는 사시도이다. 단, 설명의 편의를 위해 층간절연막들은 생략하여 도시하였다.
도 1에 도시된 바와 같이, 종래의 비휘발성 메모리 소자는 제1방향(I-I') 및 제1방향(I-I')과 교차되는 제2방향(Ⅱ-Ⅱ')으로 배열된 U형 채널막들(CH)을 포함한다. 여기서, U형 채널막(CH)은 파이프 게이트(PG) 내에 형성된 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)과 연결된 한 쌍의 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)을 포함한다.
또한, 메모리 소자는 파이프 게이트(PG) 상에 소스 사이드 채널막(S_CH)을 따라 적층된 소스 사이드 워드라인막들(S_WL) 및 파이프 게이트(PG) 상에 드레인 사이드 채널막(D_CH)을 따라 적층된 드레인 사이드 워드라인막들(D_WL)을 포함한다. 여기서, 소스 사이드 워드라인막들(SWL) 상에는 소스 선택 라인막(SSL)이 적층되고, 드레인 사이드 워드라인막(D_WL) 상에는 드레인 선택 라인막(DSL)이 적층된다.
이와 같은 구조에 따르면, U형 채널막(CH)을 따라 메모리 셀들(MC)이 적층되고, U형 채널막(CH)의 양 끝단에 드레인선택트랜지스터(DST) 및 소스선택트랜지스터(SST)가 각각 구비된다. 따라서, U 형태로 스트링들이 배열되다.
또한, 메모리 소자는 드레인 사이드 채널막(D_CH)과 연결되어 제1 방향(I-I')으로 확장된 비트라인막들(BL) 및 소스 사이드 채널막(S_CH)과 연결되어 제2 방향(Ⅱ-Ⅱ')으로 확장된 소스라인막(SL)을 구비한다.
그런데, 종래기술에 따른 3차원 비휘발성 메모리 소자는 각 스트링의 소스 선택 라인막(SSL) 및 드레인 선택 라인막(DSL)을 개별적으로 제어하여 프로그램 동작 및 리드 동작을 수행한다. 따라서, 구동 방식이 복잡하다. 또한, 워드라인막들 및 선택라인막이 적층된 적층물의 높이가 높기 때문에, 적층물이 기울어지는 문제점이 유발된다.
본 발명의 일 실시예는 공통 소스 선택 라인 및 공통 드레인 선택 라인을 포함하는 3차원 비휘발성 메모리 소자를 제공한다.
본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자는 2N개의 스트링들을 포함하는 스트링 열들; 하나의 스트링 열과 연결된 다수의 비트라인들; 하나의 메모리 블록에 포함된 스트링들의 소스 선택 트랜지스터들을 공통으로 제어하는 하나의 공통 소스 선택 라인; 상기 하나의 메모리 블록에 포함된 스트링들 중 제1 스트링과 제2N 스트링의 드레인 선택 트랜지스터들을 공통으로 제어하는 하나의 제1 공통 드레인 선택 라인; 및 상기 제1 스트링과 상기 제2N 스트링을 제외한 나머지 스트링들 중 이웃한 스트링들의 드레인 선택 트랜지스터들을 공통으로 제어하는 N-1개의 제2 공통 드레인 선택 라인들을 포함한다.
또한, 본 발명의 다른 실시예에 따른 3차원 비휘발성 메모리 소자는 다수의 스트링들을 포함하는 스트링 열들; 하나의 스트링 열과 연결된 다수의 비트라인들; 하나의 메모리 블록에 포함된 스트링들 중 이웃한 스트링들의 소스 선택 트랜지스터를 공통으로 제어하는 다수의 공통 소스 선택 라인들; 및 상기 하나의 메모리 블록에 포함된 스트링들 중 적어도 두 개의 스트링들의 드레인 선택 트랜지스터들을 공통으로 제어하는 다수의 공통 드레인 선택 라인들을 포함한다.
또한, 본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 소자는 파이프 채널막, 상기 파이프 채널막과 연결된 한 쌍의 소스 사이드 채널막 및 드레인 사이드 채널막을 포함하는 채널막들; 이웃한 채널막들의 소스 사이드 채널막들을 감싸면서 적어도 한 층으로 적층된 공통 소스 선택 라인막들; 메모리 블록의 가장자리에 위치된 채널들의 드레인 사이드 채널막들을 감싸면서 적어도 한 층으로 적층된 제1 공통 드레인 선택 라인막; 및 상기 메모리 블록의 가장자리에 위치된 채널들을 제외한 나머지 채널들 중 이웃한 채널막들의 드레인 사이드 채널막들을 감싸면서 적어도 한 층으로 적층된 제2 공통 드레인 선택 라인막들을 포함한다.
반도체 장치는 하나의 스트링 열에 포함된 스트링들 중 이웃한 스트링들의 소스 선택 트랜지스터를 공통으로 제어하는 공통 소스 선택 라인들 및 하나의 스트링 열에 포함된 스트링들 중 적어도 두 개의 스트링들의 드레인 선택 트랜지스터들을 공통으로 제어하는 공통 드레인 선택 라인들을 포함한다. 따라서, 셀 면적을 감소시키고, 적층막들이 기울어지는 현상을 방지할 수 있다. 또한, 이웃한 메모리 블록들의 경계에 위치된 드레인 선택 라인을 분리시켜, 메모리 블록 별로 메모리 셀들을 용이하게 구동시킬 수 있다.
도 1은 종래기술에 따른 3차원 비휘발성 메모리 소자의 구조를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다.
도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 나타내는 도면이다.
도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 반도체 장치의 구조를 나타내는 도면이다.
도 5a 및 도 5b는 본 발명의 제3 실시예에 따른 반도체 장치의 구조를 나타내는 도면이다.
도 6a 및 도 6b는 본 발명의 제4 실시예에 따른 반도체 장치의 구조를 나타내는 도면이다.
도 7은 본 발명의 제5 실시예에 따른 반도체 장치의 셀 어레이 레이아웃도이다.
도 8은 본 발명의 제6 실시예에 따른 반도체 장치의 셀 어레이 레이아웃도이다.
도 9는 본 발명의 제7 실시예에 따른 반도체 장치의 셀 어레이 레이아웃도이다.
도 10은 본 발명의 제8 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 11은 본 발명의 제9 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다. 단, 설명의 편의를 위해 층간절연막들은 생략하여 도시하였다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 파이프 채널막(P_CH), 파이프 채널막(P_CH)과 연결된 한 쌍의 소스 사이드 채널막(S_CH) 및 드레인 사이드 채널막(D_CH)을 포함하는 채널막들(CH), 이웃한 채널막들(CH)의 소스 사이드 채널막들(S_CH)을 감싸면서 적어도 한 층으로 적층된 공통 소스 선택 라인막들(C_SSL), 메모리 블록의 가장자리에 위치된 채널들의 드레인 사이드 채널막들(D_CH)을 감싸면서 적어도 한 층으로 적층된 제1 공통 드레인 선택 라인막(C_DSL1), 및 이웃한 채널막들(CH)의 드레인 사이드 채널막들(D_CH)을 감싸면서 적어도 한 층으로 적층된 제2 공통 드레인 선택 라인막들(C_DSL2)을 포함한다.
채널막(CH)은 U형태로 형성되며, 제1방향(I-I') 및 제1방향(I-I')과 교차되는 제2방향(Ⅱ-Ⅱ')으로 배열된다. 여기서, 제1 방향(I-I')으로 이웃한 채널막들(CH)은 중심 영역이 제2 방향(Ⅱ-Ⅱ')으로 어긋나게 배열될 수 있으며, 한개 단위 또는 복수개 단위로 어긋나게 배열될 수 있다. 이러한 경우, 스트링 열들은 지그재그 형태로 구부러지면서 제1 방향(I-I')으로 확장될 수 있다. 또한, 하나의 스트링 열은 두개 이상의 비트라인막들(O_BL,E_BL)과 연결된다.
메모리 소자는 파이프 게이트막(PG) 상에 다층으로 적층된 도전막들을 더 포함하며, 도전막들은 공통 소스 선택 라인막(C_SSL), 제1 및 제2 공통 드레인 선택 라인막들(C_DSL1, C_DSL2), 소스 사이드 워드라인막들(S_WL) 및 드레인 사이드 워드라인막들(D_WL)로 사용된다.
공통 소스 선택 라인막들(C_SSL)은 이웃한 채널막들(CH)의 소스 사이드 채널막들(S_CH)을 감싸면서 적어도 한 층으로 적층된다. 제1 공통 드레인 선택 라인막들(C_DSL1)은 메모리 블록의 가장자리에 위치된 채널막(CH)의 드레인 사이드 채널막(D_CH)을 감싸면서 적어도 한 층으로 적층된다. 또한, 제2 공통 드레인 선택 라인막들(C_DSL2)은 이웃한 채널막들(CH)의 드레인 사이드 채널막들(D_CH)을 감싸면서 적어도 한 층으로 적층된다.
제1 및 제2 드레인 사이드 워드라인들(D_WL1, D_WL2)은 파이프 게이트막(PG)과 제1 및 제2 공통 드레인 선택 라인막들(C_DSL) 사이에 다층으로 적층된다. 여기서, 소스 사이드 워드라인막들(S_WL)과 제1 및 제2 드레인 사이드 워드라인막들(D_WL1, D_WL2)은 공통 소스 선택 라인막(C_SSL)과 제1 및 제2 공통 드레인 선택 라인막들(C_DSL1, C_DSL2)과 동일한 형태의 패턴으로 형성될 수 있다.
예를 들어, 소스 사이드 워드라인막들(S_WL)은 파이프 게이트막(PG)과 공통 소스 선택 라인막들(C_SSL) 사이에서 이웃한 채널막들(CH)의 소스 사이드 채널막들(S_CH)을 감싸면서 다층으로 적층된다. 제1 드레인 사이드 워드라인들(D_WL1)은 메모리 블록의 가장자리에 위치된 채널막(CH)의 드레인 사이드 채널막(D_CH)을 감싸면서 다층으로 적층된다. 또한, 제2 드레인 사이드 워드라인들(D_WL2)은 이웃한 채널막들(CH)의 드레인 사이드 채널막들(D_CH)을 감싸면서 다층으로 적층된다.
참고적으로, 소스 사이드 워드라인막들(S_WL)과 제1 및 제2 드레인 사이드 워드라인막들(D_WL1, D_WL2)은 공통 소스 선택 라인막(C_SSL)과 제1 및 제2 공통 드레인 선택 라인막들(C_DSL1, C_DSL2)과 상이한 형태의 패턴으로 형성될 수 있다. 예를 들어, 소스 사이드 워드라인막들(S_WL) 및 제2 드레인 사이드 워드라인막들(C_DSL2)이 제1 드레인 사이드 워드라인막들(C_DSL1)과 같은 형태로 좁은 폭을 갖도록 형성되는 것도 가능하다.
또한, 메모리 소자는 공통 소스 선택 라인막들(C_SSL)의 상부에 형성된 소스 라인막(SL) 및 제1 방향(I-I')으로 평행하게 확장된 비트라인막들(O_BL, E_BL)을 더 포함한다. 여기서, 오드 비트 라인막들(O_BL)은 홀수번째 채널막들(CH)의 드레인 사이드 채널막들(D_CH)과 연결되고, 이븐 비트 라인막들(E_BL)은 짝수번째 채널막들(CH)의 드레인 사이드 채널막들(D_CH)과 연결된다.
전술한 바와 같은 구조에 따르면, U형 채널막(CH)을 따라 메모리 셀들(MC)이 적층되고, U형 채널막(CH)의 양 끝단에 드레인선택트랜지스터(DST) 및 소스선택트랜지스터(SST)가 각각 구비된다. 따라서, U 형태로 스트링들이 배열된다.
또한, 메모리 블록에 포함된 스트링들 중 가장자리를 제외한 메모리 블록의 내부에 형성된 스트링들은, 이웃한 스트링들의 선택 라인막들 또는 워드라인막들이 병합되어 하나의 패턴막으로 형성된다. 따라서, 각 스트링들의 선택 라인막들 또는 워드라인막들을 각각 분리시키는 경우에 비해, 슬릿의 개수를 1/2 이하로 감소시킬 수 있어 셀 면적을 감소시킬 수 있다. 또한, 패턴막들의 폭이 넓어지므로 적층물이 기울어지는 문제점을 해결할 수 있다.
또한, 메모리 블록 가장자리의 스트링들은 해당 스트링의 드레인 사이드 채널막(D_CH)만을 감싸도록 형성된 제1 공통 드레인 선택 라인막들(C_DSL1) 및 제1 드레인 사이드 워드라인막들(D_WL1)을 포함한다. 따라서, 이웃한 메모리 블록들의 경계에 위치된 스트링들의 선택 라인막들 또는 워드라인막들을 분리시켜, 메모리 블록 별로 메모리 셀들을 구동시킬 수 있다.
한편, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 다음과 같다.
먼저, 파이프 게이트막(PG)을 식각하여 제1방향(I-I') 및 제2방향(Ⅱ-Ⅱ')으로 배열된 트렌치들을 형성하되, 제1방향(I-I')으로 확장된 트렌치 열은 지그재그 형태로 배열되도록 형성한다. 이어서, 트렌치들 내에 희생막을 매립한 후, 희생막이 매립된 파이프 게이트막(PG) 상에 캡핑막을 형성한다. 여기서, 캡핑막은 파이프 게이트(PG)와 동일한 물질로 형성될 수 있으며, 후속 슬릿 형성 공정시 식각정지막으로 사용될 뿐만 아니라, 메모리 소자 구동시 파이프 게이트로서 사용될 수 있다.
이어서, 캡핑막 상에 제1 물질막들 및 제2 물질막들을 교대로 형성한다. 여기서, 제1 물질막들은 워드라인들 및 선택 라인들을 형성하기 위한 것이고, 제2 물질막들은 적층된 워드라인들 및 선택 라인들을 절연시키기 위한 층간절연막을 형성하기 위한 것이다.
일 예로, 제1 물질막은 폴리실리콘막 등의 도전막으로 형성되고, 제2 물질막은 산화막 등의 절연막으로 형성될 수 있다. 다른 예로, 제1 물질막은 도프드 폴리실리콘막, 도프드 비정질 실리콘막 등의 도전막으로 형성되고, 제2 물질막은 언도프드 폴리실리콘막, 언도프드 비정질 실리콘막 등의 희생막으로 형성될 수 있다. 또 다른 예로, 제1 물질막은 질화막 등의 희생막으로 형성되고, 제2 물질막은 산화막 등의 절연막으로 형성될 수 있다.
이어서, 제1 물질막들 및 제2 물질막들을 식각하여 트렌치와 연결되는 채널 홀들을 형성한다. 이때, 각 트렌치에 한 쌍의 채널 홀들이 연결되도록 채널 홀들을 형성할 수 있다.
이어서, 채널 홀들 저면의 희생막을 제거한 후, 트렌치 및 한 쌍의 채널 홀들의 내면을 따라 메모리막을 형성한다. 여기서, 메모리막은 전하차단막, 전하트랩막 및 터널절연막을 포함한다.
이어서, 메모리막 상에 반도체막을 형성하여 U형 채널막들(CH)을 형성한다. 여기서, 각 U형 채널막(CH)은 파이프 게이트막(PG) 내에 형성된 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)과 연결된 한 쌍의 소스 사이드 채널막(S_CH)과 드레인 사이드 채널막(CH_D)을 포함하도록 형성된다.
이어서, 소스 사이드 채널막(S_CH)과 드레인 사이드 채널막(CH_D) 사이의 제1 물질막들 및 제2 물질막들을 식각하여 제1 슬릿들을 형성한다. 이때, 메모리 블록의 가장자리에 위치된 스트링들이 이웃한 메모리 블록의 가장자리에 위치된 스트링들과 제1 공통 드레인 선택 라인막(C_DSL1)을 공유하는 것을 방지하기 위해 드레인 사이드 채널막들(D_CH) 사이에도 추가로 제2 슬릿들을 형성한다.
이를 통해, 제1 및 제2 공통 드레인 선택 라인들(C_DSL1) 및 공통 소스 선택 라인들(C_SSL)이 형성되고, 제1 및 제2 드레인 사이드 워드라인들(D_WL1, D_WL2) 및 소스 사이드 워드라인들(WL_S)이 형성된다.
한편, 제2 슬릿들의 깊이에 따라 드레인 사이드 워드라인들(D_WL1, D_WL2)의 형태가 달라진다. 예를 들어, 제1 물질막들이 모두 식각될 깊이로 제2 슬릿들을 형성하는 경우, 제1 드레인 사이드 워드라인들(D_WL1)이 제1 공통 드레인 선택 라인들(C_DSL1)과 동일한 폭으로 형성된다. 또한, 선택 라인에 해당되는 제1 물질막들만이 식각되는 깊이로 제2 슬릿들을 형성하는 경우, 제1 드레인 사이드 워드라인들(D_WL1)이 제2 드레인 사이드 워드라인들(D_WL2)과 동일한 폭으로 형성된다. 이때, 이웃한 메모리 블록들의 경계에 위치된 스트링들의 드레인 사이드 채널들(D_CH)은 하나의 제1 드레인 사이드 워드라인들(D_WL1)을 관통하게 된다. 즉, 이웃한 메모리 블록들의 경계에 위치된 스트링들이 제1 드레인 사이드 워드라인들(D_WL1)을 공유하게 된다.
이어서, 제1 및 제2 슬릿들 내에 절연막을 매립한다. 이때, 제1 물질막들 및 제2 물질막들의 물질에 따라, 제1 및 제2 슬릿들 내에 절연막을 매립하기에 앞서 추가 공정이 진행될 수 있다.
일 예로, 제1 물질막은 도전막으로 형성되고 제2 물질막은 절연막으로 형성된 경우, 제1 및 제2 슬릿에 의해 노출된 제1 물질막들을 실리사이드화 한 후에 제1 및 제2 슬릿들 내에 절연막을 매립한다. 이로써, 메모리 셀 제조 공정이 완료된다.
다른 예로, 제1 물질막은 도전막으로 형성되고 제2 물질막은 희생막으로 형성된 경우, 제1 및 제2 슬릿들 내에 노출된 제2 물질막들을 제거한다. 이어서, 제2 물질막들이 제거된 영역들 및 제1 및 제2 슬릿들 내에 절연막을 매립한다. 이로써, 메모리 셀 제조 공정이 완료된다.
또 다른 예로, 제1 물질막은 희생막으로 형성되고 제2 물질막은 절연막으로 형성된 경우, 슬릿들 내에 노출된 제1 물질막들을 제거한다. 이어서, 제1 물질막들이 제거된 영역들 내에 알루미늄 산화막(Al2O3)으로 형성된 전하차단막 또는 산화막과 알루미늄 산화막(Al2O3)이 적층된 전하차단막을 추가로 형성한 후, 텅스텐(W) 등의 도전막을 매립하여 워드라인, 선택 라인등을 형성한다. 이때, 전하차단막을 추가로 형성하기에 앞서, 제1 물질막들을 제거하는 과정에서 손상된 채널 홀들 내의 전하차단막을 제거할 수 있다. 이어서, 제1 및 제2 슬릿들 내에 절연막을 매립한다. 이로써, 메모리 셀 제조 공정이 완료된다.
이어서, 소스 사이드 채널들(S_CH)과 연결된 소스 콘택 플러그들을 형성한 후 제2 방향(Ⅱ-Ⅱ')으로 평행하게 소스라인(SL)을 형성한다. 또한, 드레인 사이드 채널들(D_CH)과 연결된 드레인 콘택 플러그들을 형성한 후 제1 방향(I-I')으로 평행하게 확장되는 비트라인들(O_BL, E_BL)을 형성한다.
도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 나타내는 도면으로, 도 3a는 셀 어레이의 레이아웃도이고, 도 3b는 셀 어레이의 일부를 나타내는 회로도이다.
도 3a에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 장치는 하나의 메모리 블록(MB)이 제1 방향(I-I')으로 확장되는 M개의 스트링 열들(ST_ROW1~ST_ROWM)을 포함한다. 또한, 각 스트링 열(ST_ROW)은 2N개의 스트링들(ST1~ST2N)을 포함한다.
특히, 제1 실시예에 따르면, 하나의 스트링 열(ST_ROW1)에 포함된 제1 내지 제2N 스트링들(ST1~ST2N)이 한 개의 단위로 오프셋되며, 2개 마다 정렬된다. 따라서, 제1 내지 제2N 스트링들(ST1~ST2N)의 제1 내지 제2N 채널막들을 차례로 배열시킴에 있어서, 제2 채널막은 제1 채널막과 중심이 오프셋되어 배열되고, 제3 채널막은 제1 채널막과 중심이 일치되도록 배열되고, 제4 채널막은 제2 채널막과 중심이 일치되도록 배열된다.
제1 드레인 사이드 워드라인막들(D_WL1)은 메모리 블록의 가장자리에 배열되고, 소스 사이드 워드라인막들(S_WL)과 제2 드레인 사이드 워드라인막들(D_WL2)은 메모리 블록의 중심에 교대로 배열된다. 여기서, 소스 사이드 워드라인막들(S_WL)은 일측 끝단이 연결되도록 형성되고, 드레인 사이드 워드라인막들(D_WL1, D_WL2)은 타측 끝단이 연결되도록 형성될 수 있다.
또한, 제1 공통 드레인 선택 라인막들(C_DSL1)은 메모리 블록의 가장자리에 배열되고, 공통 소스 선택 라인막들(C_SSL)과 제2 공통 드레인 선택 라인막들(C_DSL2)은 메모리 블록의 중심에 교대로 배열된다. 여기서, 공통 소스 선택 라인막들(C_SSL)은 일측 끝단이 연결되도록 형성되고, 제1 공통 드레인 선택 라인막들(C_DSL1)은 타측 끝단이 연결되도록 형성될 수 있다. 또한, 제2 공통 드레인 선택 라인막들(C_DSL2)은 각각 분리되어 형성될 수 있다. 따라서, 공통 소스 선택 라인막들(C_SSL) 및 공통 드레인 선택 라인막들(C_DSL1, C_DSL2)에 연결되는 금속 배선의 수를 종래에 비해 감소시킬 수 있다.
도 3b에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 장치는 2N개의 스트링들(ST1~ST2N)을 포함하는 스트링 열들(ST_ROW1~ST_ROW2N)을 포함한다. 여기서, 각 스트링(ST1~ST2N)은 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)를 포함한다. 특히, 각 스트링(ST1~ST2N)은 드레인 사이드 채널들(D_CH)을 따라 적층된 드레인 사이드 메모리 셀들(MC)과 소스 사이 채널들(S_CH)을 따라 적층된 소스 사이드 메모리 셀들(MC) 사이에 파이프 트랜지스터(PT)를 더 포함한다.
반도체 장치는 하나의 스트링 열(ST_ROW1)과 연결된 다수의 비트라인들(O_BL1, E_BL1)을 더 포함한다. 여기서, 하나의 스트링 열(ST_ROW1)은 이븐 스트링들(ST2, ST4 … ST2N)과 오드 스트링들(ST1, ST3 … ST2N-1)을 포함한다. 따라서, 이븐 스트링들(ST2, ST4 … ST2N)은 이븐 비트라인들(E_BL1)과 연결되고, 오드 스트링들(ST1, ST3 … ST2N-1)은 오드 비트라인들(O_BL1)과 연결된다.
반도체 장치는 하나의 메모리 블록(MB)에 포함된 스트링들(ST1~ST2N)의 소스 선택 트랜지스터들(SST)을 공통으로 제어하는 하나의 공통 소스 선택 라인(C_SSL)을 더 포함한다. 따라서, 프로그램 동작 또는 리드 동작시, 소스 선택 트랜지스터들(SST)의 게이트 전극에 동일한 전압을 인가하여 턴 온 또는 턴 오프시킨다.
또한, 반도체 장치는 하나의 메모리 블록(MB)에 포함된 스트링들(ST1~ST2N) 중 적어도 두 개의 스트링들의 드레인 선택 트랜지스터(DST)들을 공통으로 제어하는 다수의 공통 드레인 선택 라인들(C_DSL)을 더 포함한다. 특히, 제1 실시예에 따른 반도체 장치는 하나의 메모리 블록(MB)에 포함된 스트링들 중 제1 스트링(ST1)과 제2N 스트링(ST2N)의 드레인 선택 트랜지스터들(DST)을 공통으로 제어하는 하나의 제1 공통 드레인 선택 라인(C_DSL1) 및 제1 스트링(ST1)과 제2N 스트링(ST2N)을 제외한 나머지 스트링들(ST2~ST2N-1) 중 이웃한 스트링들(ST1/ST2, ST3/ST4 ... ST2N-1/ST2N)의 드레인 선택 트랜지스터들(DST)을 공통으로 제어하는 N-1개의 제2 공통 드레인 선택 라인들(C_DSL2)을 더 포함한다. 따라서, 프로그램 동작 또는 리드 동작시, 선택 여부에 따라 드레인 선택 트랜지스터들(DST)을 턴 온 또는 턴 오프시킨다.
이와 같은 구조에 따르면, 프로그램 동작 또는 리드 동작시, 제1 스트링(ST1)과 제2N 스트링(ST2N)의 동일한 층에 위치된 메모리 셀들(MC)이 하나의 페이지(PAGE_N)으로 구동된다. 또한, 제1 및 제2N 스트링들(ST1, ST2N)을 제외한 나머지 스트링들(ST2~ST2N-1)은 이웃한 스트링들이 각각 하나의 페이지로 구동된다. 예를 들어, 제2 스트링(ST2)과 제3 스트링(ST3)의 동일한 층에 위치된 메모리 셀들(MC)이 다른 하나의 페이지(PAGE_N+1)로 구동된다.
본 발명의 제1 실시예에 따른 반도체 장치의 구동 방식은 표 1과 같다.
선택 여부 리드 동작 프로그램 동작
BL 선택 1V 0V
비선택 0V Vcc
C_ DSL1 , C_ DSL2 선택 Vcc Vcc
비선택 0V 0V
C_ SSL 선택 Vcc 0V
WL 선택 Vread Vpgm
비선택 Vpass Vpass
SL 선택 0V Vcc
PG 선택 Vpass Vpass
리드 동작시, 선택된 비트라인(BL)은 소정 레벨(1V)로 프리차지 시키고, 선택되지 않은 비트라인은 0V를 유지시킨다. 이때, 하나의 공통 소스 선택 라인(C_SSL)은 동작 전압(Vcc)을 인가하여 활성화시킨다. 또한, 선택된 공통 드레인 선택 라인(C_DSL1, C_DSL2)은 동작 전압(Vcc)을 인가하여 활성화시키고, 선택되지 않은 공통 드레인 선택 라인(C_DSL1, C_DSL2)은 접지시켜 비활성화시킨다.
선택된 워드라인(WL)에는 리드 전압(Vread)을 인가한다. 여기서, 리드 전압(Vread)은 메모리 셀 트랜지스터(MC)에 기입된 데이터에 따라 메모리 셀 트랜지스터(MC)를 턴 온 또는 턴 오프시키는 레벨을 갖는다. 또한, 선택되지 않은 워드라인(WL)에는 패스 전압(Vpass)을 인가한다. 여기서, 패스 전압(Vpass)는 메모리 셀 트랜지스터(MC)에 기입된 데이터에 관계없이 메모리 셀 트랜지스터(MC)를 턴 온시키는 레벨을 갖는다.
또한, 소스 라인은 비활성화시키고, 파이프 게이트에는 패스 전압(Vpass)을 인가하여 파이프 트랜지스터(PT)를 턴 온 시킨다.
프로그램 동작시, 선택된 비트라인(BL)은 0V를 유지시키고, 선택되지 않은 비트라인은 동작 전압을 인가한다. 이때, 하나의 공통 소스 선택 라인(C_SSL)은 접지시켜 비활성화시킨다. 또한, 선택된 공통 드레인 선택 라인(C_DSL1, C_DSL2)은 동작 전압(Vcc)을 인가하여 활성화시키고, 선택되지 않은 공통 드레인 선택 라인(C_DSL1, C_DSL2)은 비활성화시킨다. 또한,
선택된 워드라인(WL)에는 프로그램 전압(Vpgm)을 인가한다. 또한, 선택되지 않은 워드라인(WL)에는 패스 전압(Vpass)을 인가한다.
또한, 소스 라인은 동작 전압(Vcc)을 인가하여 활성화시키고, 파이프 게이트에는 패스 전압(Vpass)을 인가하여 파이프 트랜지스터(PT)를 턴 온 시킨다.
도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 반도체 장치의 구조를 나타내는 도면으로, 도 4a는 셀 어레이의 레이아웃도이고, 도 4b는 셀 어레이의 일부를 나타내는 회로도이다. 이하, 앞서 제1 실시예에서 설명된 사항과 중복된 내용은 생략하여 설명하도록 한다.
도 4a에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 장치는 하나의 메모리 블록(MB)이 6개의 스트링 열들(ST_ROW1~ST_ROW6)을 포함하고, 각 스트링 열(ST_ROW1)은 4개의 스트링들(ST1~ST4)을 포함한다.
도 4b에 도시된 바와 같이, 하나의 메모리 블록(MB)에 포함된 스트링들(ST1~ST4)의 소스 선택 트랜지스터들(SST)은 하나의 공통 소스 선택 라인(C_SSL)에 의해 제어된다.
또한, 하나의 메모리 블록(MB)에 포함된 스트링들(ST1~ST4) 중 제1 스트링(ST1)과 제4 스트링(ST4)의 드레인 선택 트랜지스터들(DST)은 하나의 제1 공통 드레인 선택 라인(C_DSL)에 의해 공통으로 제어된다. 또한, 제2 스트링(ST2)과 제3 스트링(ST3)의 드레인 선택 트랜지스터들(DST)은 하나의 제2 공통 드레인 선택 라인(C_DSL2)에 의해 공통으로 제어된다.
따라서, 프로그램 동작 또는 리드 동작시, 제1 스트링(ST1)과 제4 스트링(ST4)의 동일한 층에 위치된 메모리 셀들(MC)이 하나의 페이지(PAGE_N)으로 구동되고, 제2 스트링(ST2)과 제3 스트링(ST3)의 동일한 층에 위치된 메모리 셀들(MC)이 다른 하나의 페이지(PAGE_N+1)로 구동된다.
본 발명의 제2 실시예에 따른 반도체 장치는 앞서 제1 실시예와 동일한 조건에서 프로그램 동작 및 리드 동작을 수행할 수 있다.
도 5a 및 도 5b는 본 발명의 제3 실시예에 따른 반도체 장치의 구조를 나타내는 도면으로, 도 5a는 셀 어레이의 레이아웃도이고, 도 5b는 셀 어레이의 일부를 나타내는 회로도이다. 이하, 앞서 제1 실시예에서 설명된 사항과 중복된 내용은 생략하여 설명하도록 한다.
도 5a에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 반도체 장치는 하나의 메모리 블록(MB)이 6개의 스트링 열들(ST_ROW1~ST_ROW6)을 포함하고, 각 스트링 열(ST_ROW1)은 4개의 스트링들(ST1~ST4)을 포함한다.
여기서, 동일한 층에 형성된 공통 소스 선택 라인막들(C_SSL1~C_SSL3)은 별개의 패턴으로 형성되어 개별적으로 구동된다. 특히, 하나의 스트링 열(ST_ROW1)에 포함된 스트링들(ST1~ST6) 중 이웃한 스트링들(ST1/ST2, ST3/ST4, ST5/ST6)의 소스 선택 트랜지스터를 공통으로 제어하는 다수의 공통 소스 선택 라인들(C_SSL1, C_SSL2, C_SSL3)을 포함한다.
도 5b에 도시된 바와 같이, 하나의 메모리 블록(MB)에 포함된 스트링들(ST1~ST4)의 소스 선택 트랜지스터들(SST)은 다수의 공통 소스 선택 라인들(C_SSL1, C_SSL2, C_SSL3)에 의해 제어된다. 따라서, 제1 및 제2 스트링들(ST1, ST2)의 소스 선택 트랜지스터들(SST)은 공통 소스 선택 라인(C_SSL1)에 의해 제어되고, 제3 및 제4 스트링들(ST3, ST4)은 공통 소스 선택 라인(C_SSL2)에 의해 제어되고, 제5 및 제6 스트링들(ST5, ST6)은 공통 소스 선택 라인(C_SSL3)에 의해 제어된다.
이와 같은 구조에 따르면, 프로그램 동작 또는 리드 동작시, 제1 스트링(ST1)과 제6 스트링(ST6)의 동일한 층에 위치된 메모리 셀들(MC)이 하나의 페이지(PAGE_N)으로 구동되고, 제2 스트링(ST2)과 제3 스트링(ST3)의 동일한 층에 위치된 메모리 셀들(MC)이 다른 하나의 페이지(PAGE_N+1)로 구동되고, 제4 스트링(ST4)과 제5 스트링(ST5)의 동일한 층에 위치된 메모리 셀들(MC)이 또 다른 하나의 페이지(PAGE_N+2)로 구동된다.
본 발명의 제3 실시예에 따른 반도체 장치의 구동 방식은 표 2와 같다.
선택 여부 리드 동작 프로그램 동작
BL 선택 1V 0V
비선택 0V Vcc
C_ DSL1 , C_ DSL2 선택 Vcc Vcc
비선택 0V 0V
C_ SSL 선택 Vcc 0V
비선택 0V 0V
WL 선택 Vread Vpgm
비선택 Vpass Vpass
SL 선택 0V Vcc
PG 선택 Vpass Vpass
리드 동작시, 선택된 비트라인(BL)은 소정 레벨(1V)로 프리차지 시키고, 선택되지 않은 비트라인(BL)은 0V를 유지시킨다. 이때, 선택된 공통 소스 선택 라인들(C_SSL1, C_SSL3)은 동작 전압(Vcc)을 인가하여 활성화시키고, 선택되지 않은 공통 소스 선택 라인(C_SSL2)은 비활성화시킨다. 또한, 선택된 공통 드레인 선택 라인(C_DSL1)은 동작 전압(Vcc)을 인가하여 활성화시키고, 선택되지 않은 공통 드레인 선택 라인들(C_DSL2_1, C_DSL2_2)은 접지시켜 비활성화시킨다.
선택된 워드라인(WL)에는 리드 전압(Vread)을 인가한다. 또한, 선택되지 않은 워드라인(WL)에는 패스 전압(Vpass)을 인가한다.
또한, 소스 라인은 비활성화시키고, 파이프 게이트에는 패스 전압(Vpass)을 인가하여 파이프 트랜지스터(PT)를 턴 온 시킨다.
프로그램 동작시, 선택된 비트라인(BL)은 0V를 유지시키고, 선택되지 않은 비트라인(BL)은 동작 전압을 인가한다. 이때, 모든 공통 소스 선택 라인들(C_SSL1, C_SSL2, C_SSL3)은 접지시켜 비활성화시킨다. 또한, 선택된 공통 드레인 선택 라인(C_DSL1)은 동작 전압(Vcc)을 인가하여 활성화시키고, 선택되지 않은 공통 드레인 선택 라인들(C_DSL2_1, C_DSL2_2)은 접지시켜 비활성화시킨다.
선택된 워드라인(WL)에는 프로그램 전압(Vread)을 인가한다. 또한, 선택되지 않은 워드라인(WL)에는 패스 전압(Vpass)을 인가한다.
또한, 소스 라인은 동작 전압(Vcc)을 인가하여 활성화시키고, 파이프 게이트에는 패스 전압(Vpass)을 인가하여 파이프 트랜지스터(PT)를 턴 온 시킨다.
도 6a 및 도 6b는 본 발명의 제4 실시예에 따른 반도체 장치의 구조를 나타내는 도면으로, 도 6a는 셀 어레이의 레이아웃도이고, 도 6b는 셀 어레이의 일부를 나타내는 회로도이다. 이하, 앞서 제1 실시예에서 설명된 사항과 중복된 내용은 생략하여 설명하도록 한다.
도 6a에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 반도체 장치는 하나의 메모리 블록(MB)이 4개의 스트링 열들(ST_ROW1~ST_ROW4)을 포함하고, 각 스트링 열(ST_ROW1)은 6개의 스트링들(ST1~ST6)을 포함한다.
특히, 제4 실시예에 따르면, 하나의 스트링 열(ST_ROW1)에 포함된 제1 내지 제6 스트링들(ST1~ST6)이 한 개의 단위로 오프셋되며, 3개마다 정렬된다. 따라서, 제1 내지 제6 스트링들(ST1~ST6)의 제1 내지 제6 채널막들을 차례로 배열시킴에 있어서, 제2 채널막은 제1 채널막과 중심이 오프셋되어 배열되고, 제3 채널막은 제1 및 제2 채널막들과 중심이 오프셋되어 배열되고, 제4 채널막은 제1 채널막과 중심이 일치되도록 배열되고, 제5 채널막은 제2 채널막과 중심이 일치되도록 배열되고, 제6 채널막은 제3 채널막과 중심이 일치되도록 배열된다.
여기서, 제1 내지 제6 스트링들(ST1~ST6)의 공통 소스 선택 라인막들은 일측 끝단이 연결된다. 또한, 제1 내지 제3 스트링들(ST1~ST3)의 공통 드레인 선택 라인막들은 타측 끝단이 연결되고, 제4 내지 제6 스트링들(ST4~ST6)의 공통 드레인 선택 라인막들은 타측 끝단이 연결된다.
도 6b에 도시된 바와 같이, 하나의 스트링 열(ST_ROW)은 3개의 비트라인들(BL11~BL13)과 연결된다. 예를 들어, 제1 스트링(ST1)과 제4 스트링(ST1)이 제1 비트라인(BL11)에 연결되고, 제2 스트링(ST2)과 제5 스트링(ST5)이 제2 비트라인(BL12)에 연결되고, 제3 스트링(ST3)과 제6 스트링(ST6)이 제3 비트라인(BL13)에 연결된다.
이와 같은 구조에 따르면, 하나의 메모리 블록(MB)에 포함된 스트링들(ST1~ST6)의 소스 선택 트랜지스터들(SST)은 하나의 공통 소스 선택 라인(C_SSL)에 의해 제어된다. 또한, 하나의 메모리 블록(MB)에 포함된 스트링들(ST1~ST6) 중 각각 상이한 비트라인들(BL11, BL12, BL13)에 연결된 제1 내지 제3 스트링들(ST1~ST3)은 제1 공통 드레인 선택 라인(C_DSL)에 의해 공통으로 제어되고, 각각 상이한 비트라인들(BL11, BL12, BL13)에 연결된 제4 내지 제6 스트링들(ST4~ST6)은 제2 공통 드레인 선택 라인(C_DSL2)에 의해 공통으로 제어된다.
따라서, 프로그램 동작 또는 리드 동작시, 제1 내지 제3 스트링들(ST1~ST3)의 동일한 층에 위치된 메모리 셀들(MC)이 하나의 페이지(PAGE_N)으로 구동되고, 제4 내지 제6 스트링들(ST4~ST6)의 동일한 층에 위치된 메모리 셀들(MC)이 다른 하나의 페이지(PAGE_N+1)로 구동된다.
본 발명의 제4 실시예에 따른 반도체 장치는 앞서 제1 실시예와 동일한 조건에서 프로그램 동작 및 리드 동작을 수행할 수 있다.
도 7은 본 발명의 제5 실시예에 따른 반도체 장치의 셀 어레이 레이아웃도이다.
도 7에 도시된 바와 같이, 본 발명의 제5 실시예에 따른 반도체 장치는 제1 방향(I-I')으로 확장되는 6개의 스트링 열들(ST_ROW1~ST_ROW6)을 포함한다. 또한, 각 메모리 블록(MB)은 하나의 스트링 열(ST_ROW)이 8개의 스트링들(ST1~ST8)을 포함하도록 형성된다.
여기서, 하나의 스트링 열(ST_ROW)에 포함된 스트링들(ST1~ST8)은 2개 단위로 오프셋되어 배열되며, 두 개의 비트라인들(BL11, BL12)과 연결된다. 특히, 제5 실시예에서는 소스 라인(SL)을 공유하는 스트링들(ST1/ST2, ST3/ST4, ST5/ST6, ST7/ST8)이 중심이 일치되도록 배열되고, 제2 공통 드레인 선택 라인들(C_DSL2_1, C_DSL2_2, C_DSL2_3)을 공유하는 스트링들이 중심이 오프셋되어 배열된다.
이러한 경우, 중심이 일치되어 배열된 스트링들이 동일한 비트라인에 연결된다. 즉, 제1, 제2, 제5 및 제6 스트링들(ST1, ST2, ST5, ST6)은 제1 비트라인(BL11)에 연결되고, 제3, 제4, 제7 및 제8 스트링들(ST3, ST4, ST7, ST8)은 제2 비트라인(BL12)에 연결된다.
본 발명의 제5 실시예에 따른 반도체 장치는 앞서 제1 실시예와 동일한 조건에서 프로그램 동작 및 리드 동작을 수행할 수 있다.
도 8은 본 발명의 제6 실시예에 따른 반도체 장치의 셀 어레이 레이아웃도이다.
도 8에 도시된 바와 같이, 본 발명의 제6 실시예에 따른 반도체 장치는 제1 방향(I-I')으로 확장되는 6개의 스트링 열들(ST_ROW1~ST_ROW6)을 포함한다. 또한, 각 메모리 블록(MB)은 하나의 스트링 열(ST_ROW)이 8개의 스트링들(ST1~ST8)을 포함하도록 형성된다.
여기서, 하나의 스트링 열(ST_ROW)에 포함된 스트링들(ST1~ST8)은 2개 단위로 오프셋되어 배열되며, 두 개의 비트라인들(BL11, BL12)과 연결된다. 특히, 제6 실시예에서는 소스 라인(SL)을 공유하는 스트링들이 중심이 오프셋되어 배열되고, 제2 공통 드레인 선택 라인들(C_DSL2_1, C_DSL2_2, C_DSL2_3)을 공유하는 스트링들(ST2/ST3, ST4/ST5, ST6/ST7)이 중심이 일치되도록 배열된다.
예를 들어, 메모리 블록의 가장자리에 위치된 제1 스트링(ST1)과 제8 스트링(ST8)을 제외한 나머지 스트링들(ST2~ST7)은 연속한 두개의 스트링들(ST2/ST3, ST4/ST5, ST6/ST7)이 하나의 그룹이 되고, 이웃한 그룹들은 서로 중심이 오프셋되어 배열된다. 따라서, 제2, 제3, 제6 및 제7 스트링들(ST2, ST3, ST6, ST7)은 제1 비트라인(BL11)에 연결되고, 제1, 제4, 제5 및 제8 스트링들(ST1, ST4, ST5, ST8)은 제2 비트라인(BL12)에 연결된다.
본 발명의 제6 실시예에 따른 반도체 장치는 앞서 제1 실시예와 동일한 조건에서 프로그램 동작 및 리드 동작을 수행할 수 있다.
도 9는 본 발명의 제7 실시예에 따른 반도체 장치의 셀 어레이 레이아웃도이다.
도 9에 도시된 바와 같이, 본 발명의 제7 실시예에 따른 반도체 장치는 제1 방향(I-I')으로 확장되는 8개의 스트링 열들(ST_ROW1~ST_ROW8)을 포함한다. 또한, 각 메모리 블록(MB)은 하나의 스트링 열(ST_ROW)이 4개의 스트링들(ST1~ST4)을 포함하도록 형성된다.
여기서, 하나의 스트링 열(ST_ROW)에 포함된 스트링들(ST1~ST4)은 비트라인(BL)과 경사지도록 소정 각도 기울어져서 배열되며, 두 개의 비트라인들(O_BL1, E_BL1)과 연결된다. 특히, 제7 실시예에서는 하나의 스트링 열(ST_ROW)에 포함된 스트링들(ST1~ST4) 중 이븐 스트링들(ST2, ST4)은 이븐 비트라인(E_BL1)과 연결되고, 오드 스트링들(ST1, ST3)은 오드 비트라인(O_BL1)과 연결된다.
예를 들어, 연속한 두개의 스트링들(ST1/ST2, ST3/ST4, ST5/ST6, ST7/ST8)이 하나의 그룹이 되고, 이웃한 그룹들은 서로 중심이 오프셋되어 배열된다. 따라서, 제1, 제2, 제5 및 제6 스트링들(ST1, ST2, ST5, ST6)은 제1 비트라인(BL11)에 연결되고, 제3, 제4, 제7 및 제8 스트링들(ST3, ST4, ST7, ST8)은 제2 비트라인(BL12)에 연결된다.
본 발명의 제7 실시예에 따른 반도체 장치는 앞서 제1 실시예와 동일한 조건에서 프로그램 동작 및 리드 동작을 수행할 수 있다.
도 10은 본 발명의 제8 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 10에 도시된 바와 같이, 본 발명의 제8 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 앞서 제1 내지 제7 실시예를 참조하여 설명된 셀 어레이를 포함하도록 구성된다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 11은 본 발명의 제9 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 11에 도시된 바와 같이, 본 발명의 제9 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 10을 참조하여 설명한 바와 같이, 비휘발성 메모리(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
PG: 파이프 게이트 P_CH: 파이프 채널
D_CH: 드레인 사이드 채널 S_CH: 소스 사이드 채널
CH: U형 채널 D_WL: 드레인 사이드 워드라인
S_WL: 소스 사이드 워드라인 C_DSL: 공통 드레인 선택 라인
C_SSL: 공통 소스 선택 라인 BL: 비트라인
ST: 스트링 S_ROW: 스트링 열

Claims (22)

  1. 2N개의 스트링들을 포함하는 스트링 열들;
    하나의 스트링 열과 연결된 다수의 비트라인들;
    하나의 메모리 블록에 포함된 스트링들의 소스 선택 트랜지스터들을 공통으로 제어하는 하나의 공통 소스 선택 라인;
    상기 하나의 메모리 블록에 포함된 스트링들 중 제1 스트링과 제2N 스트링의 드레인 선택 트랜지스터들을 공통으로 제어하는 하나의 제1 공통 드레인 선택 라인; 및
    상기 제1 스트링과 상기 제2N 스트링을 제외한 나머지 스트링들 중 이웃한 스트링들의 드레인 선택 트랜지스터들을 공통으로 제어하는 N-1개의 제2 공통 드레인 선택 라인들
    을 포함하는 3차원 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    리드 동작시,
    상기 하나의 공통 소스 선택 라인을 활성화시키고, 상기 제1 및 제2 공통 드레인 선택 라인들 중 선택된 공통 드레인 선택 라인은 활성화시키고, 선택되지 않은 공통 드레인 선택 라인들은 비활성화시키는
    3차원 비휘발성 메모리 소자.
  3. 제1항에 있어서,
    프로그램 동작시,
    상기 하나의 공통 소스 선택 라인을 비활성화시키고, 상기 제1 및 제2 공통 드레인 선택 라인들 중 선택된 공통 드레인 선택 라인은 활성화시키고, 선택되지 않은 공통 드레인 선택 라인들은 비활성화시키는
    3차원 비휘발성 메모리 소자.
  4. 다수의 스트링들을 포함하는 스트링 열들;
    하나의 스트링 열과 연결된 다수의 비트라인들;
    하나의 메모리 블록에 포함된 스트링들 중 이웃한 스트링들의 소스 선택 트랜지스터를 공통으로 제어하는 다수의 공통 소스 선택 라인들; 및
    상기 하나의 메모리 블록에 포함된 스트링들 중 적어도 두 개의 스트링들의 드레인 선택 트랜지스터들을 공통으로 제어하는 다수의 공통 드레인 선택 라인들
    을 포함하는 3차원 비휘발성 메모리 소자.
  5. 제4항에 있어서,
    상기 다수의 공통 소스 선택 라인들은 동일한 전압이 인가되는
    3차원 비휘발성 메모리 소자.
  6. 제5항에 있어서,
    리드 동작시,
    상기 다수의 공통 소스 선택 라인들을 활성화시키고, 상기 다수의 공통 드레인 선택 라인들 중 선택된 공통 드레인 선택 라인은 활성화시키고, 선택되지 않은 공통 드레인 선택 라인들은 비활성화시키는
    3차원 비휘발성 메모리 소자.
  7. 제5항에 있어서,
    프로그램 동작시,
    상기 다수의 공통 소스 선택 라인들을 비활성화시키고, 상기 다수의 공통 드레인 선택 라인들 중 선택된 공통 드레인 선택 라인은 활성화시키고, 선택되지 않은 공통 드레인 선택 라인들은 비활성화시키는
    3차원 비휘발성 메모리 소자.
  8. 제4항에 있어서,
    상기 공통 드레인 선택 라인들은,
    상기 하나의 메모리 블록에 포함된 제1 내지 제2N 스트링들 중 제1 스트링과 제2N 스트링의 드레인 선택 트랜지스터들을 공통으로 제어하는 하나의 제1 공통 드레인 선택 라인; 및
    상기 제1 스트링과 상기 제2N 스트링을 제외한 나머지 스트링들 중 이웃한 스트링들의 드레인 선택 트랜지스터들을 공통으로 제어하는 N-1개의 제2 공통 드레인 선택 라인들을 포함하는
    3차원 비휘발성 메모리 소자.
  9. 제8항에 있어서,
    리드 동작시,
    상기 다수의 공통 소스 선택 라인들 중 선택된 공통 소스 선택 라인들은 활성화시키고, 선택되지 않은 공통 소스 선택 라인들은 비활성화시키고,
    상기 제1 및 제2 공통 드레인 선택 라인들 중 선택된 공통 드레인 선택 라인은 활성화시키고, 선택되지 않은 공통 드레인 선택 라인은 비활성화시키는
    3차원 비휘발성 메모리 소자.
  10. 제8항에 있어서,
    프로그램 동작시,
    상기 다수의 공통 소스 선택 라인들은 비활성화시키고,
    상기 제1 및 제2 공통 드레인 선택 라인들 중 선택된 공통 드레인 선택 라인은 활성화시키고, 선택되지 않은 공통 드레인 선택 라인은 비활성화시키는
    3차원 비휘발성 메모리 소자.
  11. 제4항에 있어서,
    상기 공통 드레인 선택 라인들은,
    상기 하나의 메모리 블록에 포함된 제1 내지 제6 스트링들 중 제1 내지 제3 스트링들의 드레인 선택 트랜지스터들을 공통으로 제어하는 제1 공통 드레인 선택 라인; 및
    제4 내지 제6 스트링들의 드레인 선택 트랜지스터들을 공통으로 제어하는 제2 공통 드레인 선택 라인을 포함하는
    3차원 비휘발성 메모리 소자.
  12. 제11항에 있어서,
    리드 동작시,
    상기 다수의 공통 소스 선택 라인들은 활성화시키고,
    상기 제1 및 제2 공통 드레인 선택 라인들 중 선택된 공통 드레인 선택 라인은 활성화시키고, 선택되지 않은 공통 드레인 선택 라인은 비활성화시키는
    3차원 비휘발성 메모리 소자.
  13. 제11항에 있어서,
    프로그램 동작시,
    상기 다수의 공통 소스 선택 라인들을 비활성화시키고,
    상기 제1 및 제2 공통 드레인 선택 라인들 중 선택된 공통 드레인 선택 라인은 활성화시키고, 선택되지 않은 공통 드레인 선택 라인은 비활성화시키는
    3차원 비휘발성 메모리 소자.
  14. 파이프 채널막, 상기 파이프 채널막과 연결된 한 쌍의 소스 사이드 채널막 및 드레인 사이드 채널막을 포함하는 채널막들;
    이웃한 채널막들의 소스 사이드 채널막들을 감싸면서 적어도 한 층으로 적층된 공통 소스 선택 라인막들;
    메모리 블록의 가장자리에 위치된 채널들의 드레인 사이드 채널막들을 감싸면서 적어도 한 층으로 적층된 제1 공통 드레인 선택 라인막; 및
    상기 메모리 블록의 가장자리에 위치된 채널들을 제외한 나머지 채널들 중 이웃한 채널막들의 드레인 사이드 채널막들을 감싸면서 적어도 한 층으로 적층된 제2 공통 드레인 선택 라인막들
    을 포함하는 3차원 비휘발성 메모리 소자.
  15. 제14항에 있어서,
    제1 방향으로 이웃한 채널막들은 중심이 오프셋되어 배열된
    3차원 비휘발성 메모리 소자.
  16. 제14항에 있어서,
    제1 방향으로 이웃한 채널막들은 사선으로 기울어져 배열된
    3차원 비휘발성 메모리 소자.
  17. 제14항에 있어서,
    동일한 층에 형성된 상기 공통 소스 선택 라인막들은 일측 끝단이 연결되어 동일한 전압이 인가되는
    3차원 비휘발성 메모리 소자.
  18. 제17항에 있어서,
    리드 동작시,
    상기 공통 소스 선택 라인막들에 동작 전압을 인가하고,
    상기 제1 및 제2 공통 드레인 선택 라인막들 중 선택된 공통 드레인 선택 라인막은 동작 전압을 인가하고, 선택되지 않은 공통 드레인 선택 라인막들은 접지시키는
    3차원 비휘발성 메모리 소자.
  19. 제17항에 있어서,
    프로그램 동작시,
    상기 공통 소스 선택 라인막들은 접지시키고,
    상기 제1 및 제2 공통 드레인 선택 라인막들 중 선택된 공통 드레인 선택 라인막은 동작 전압을 인가하고, 선택되지 않은 공통 드레인 선택 라인막들은 접지시키는
    3차원 비휘발성 메모리 소자.
  20. 제14항에 있어서,
    동일한 층에 형성된 상기 공통 소스 선택 라인막들은 분리되어 개별적으로 구동되는
    3차원 비휘발성 메모리 소자.
  21. 제20항에 있어서,
    리드 동작시,
    상기 공통 소스 선택 라인막들 중 선택된 공통 소스 선택 라인막들은 동작 전압을 인가하고, 선택되지 않은 공통 소스 선택 라인막들은 접지시키고,
    상기 제1 및 제2 공통 드레인 선택 라인막들 중 선택된 공통 드레인 선택 라인막은 동작 전압을 인가하고, 선택되지 않은 공통 드레인 선택 라인막들은 접지시키는
    반도체 장치.
  22. 제20항에 있어서,
    프로그램 동작시,
    상기 공통 소스 선택 라인막들은 접지시키고,
    상기 제1 및 제2 공통 드레인 선택 라인막들 중 선택된 공통 드레인 선택 라인막은 동작 전압을 인가하고, 선택되지 않은 공통 드레인 선택 라인막들은 접지시키는
    3차원 비휘발성 메모리 소자.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102021801B1 (ko) * 2012-12-10 2019-09-17 삼성전자주식회사 3차원 반도체 장치
KR20150047823A (ko) * 2013-10-25 2015-05-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20150093019A (ko) * 2014-02-06 2015-08-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20160004069A (ko) * 2014-07-02 2016-01-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20160011027A (ko) * 2014-07-21 2016-01-29 에스케이하이닉스 주식회사 반도체 장치
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
IT201600090862A1 (it) * 2016-09-08 2018-03-08 Sabrina Barbato Dispositivo di memoria 3d
KR102450573B1 (ko) * 2016-09-19 2022-10-07 삼성전자주식회사 메모리 장치
KR102457732B1 (ko) * 2017-12-28 2022-10-21 선라이즈 메모리 코포레이션 초미세 피치를 갖는 3차원 nor 메모리 어레이: 장치 및 방법
CN112567516A (zh) 2018-07-12 2021-03-26 日升存储公司 三维nor存储器阵列的制造方法
US11751391B2 (en) 2018-07-12 2023-09-05 Sunrise Memory Corporation Methods for fabricating a 3-dimensional memory structure of nor memory strings
EP3853900A4 (en) 2019-02-18 2022-05-18 Yangtze Memory Technologies Co., Ltd. CHANNEL HOLE AND BITLINE ARCHITECTURE AND METHODS TO IMPROVE PAGE OR BLOCK SIZE AND 3D NAND PERFORMANCE
US11917821B2 (en) 2019-07-09 2024-02-27 Sunrise Memory Corporation Process for a 3-dimensional array of horizontal nor-type memory strings
KR20220031033A (ko) 2019-07-09 2022-03-11 선라이즈 메모리 코포레이션 수평 nor형 메모리 스트링의 3차원 어레이를 위한 공정
KR20210008985A (ko) 2019-07-15 2021-01-26 삼성전자주식회사 3차원 반도체 메모리 장치
WO2021127218A1 (en) 2019-12-19 2021-06-24 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor
WO2021159028A1 (en) 2020-02-07 2021-08-12 Sunrise Memory Corporation High capacity memory circuit with low effective latency
US11937424B2 (en) 2020-08-31 2024-03-19 Sunrise Memory Corporation Thin-film storage transistors in a 3-dimensional array of nor memory strings and process for fabricating the same
US11309028B2 (en) * 2020-09-03 2022-04-19 Macronix International Co., Ltd. Inference operation method and controlling circuit of 3D NAND artificial intelligence accelerator
US11842777B2 (en) 2020-11-17 2023-12-12 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
KR20220086351A (ko) * 2020-12-16 2022-06-23 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7440321B2 (en) * 2006-04-12 2008-10-21 Micron Technology, Inc. Multiple select gate architecture with select gates of different lengths
JP2010161132A (ja) * 2009-01-07 2010-07-22 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP5248541B2 (ja) 2010-03-05 2013-07-31 株式会社東芝 半導体記憶装置の動作方法
US8274827B2 (en) * 2010-05-17 2012-09-25 Robustflash Technologies Ltd. Memory device and operating method thereof
US8446767B2 (en) * 2010-07-02 2013-05-21 Micron Technology, Inc. Memories and their formation
JP5502629B2 (ja) * 2010-07-12 2014-05-28 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5377526B2 (ja) * 2011-01-13 2013-12-25 株式会社東芝 不揮発性半導体記憶装置
JP5330421B2 (ja) * 2011-02-01 2013-10-30 株式会社東芝 不揮発性半導体記憶装置
US8432746B2 (en) * 2011-05-05 2013-04-30 Macronix International Co., Ltd. Memory page buffer
KR20120130939A (ko) 2011-05-24 2012-12-04 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130006272A (ko) 2011-07-08 2013-01-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2013020682A (ja) * 2011-07-14 2013-01-31 Toshiba Corp 不揮発性半導体記憶装置

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Publication number Publication date
US20130194869A1 (en) 2013-08-01
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