KR20190091672A - 3차원 구조의 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는, 기판 상에 배치되는 메모리 셀 어레이와, 상기 메모리 셀 어레이 상부에 배치되고 상기 기판의 상부면과 평행한 제1 방향으로 연장되며 각각 제1 비트 라인 단락 및 제2 비트 라인 단락으로 분리되는 복수의 비트 라인들과, 상기 비트 라인들과 동일한 층에서 상기 비트 라인들의 제1 비트 라인 단락들과 제2 비트 라인 단락들 사이에 배치되며 상기 메모리 셀 어레이를 관통하는 제1 컨택들을 통해서 상기 기판에 연결되는 소스 라인 패드들을 포함할 수 있다.

Description

3차원 구조의 반도체 메모리 장치{THREE DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로 3차원 구조의 메모리 셀 어레이를 포함하는 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 종래의 2차원 또는 평면 구조의 반도체 메모리 장치의 경우, 그 집적도가 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위하여, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명의 실시예들은 향상된 집적도를 갖는 3차원 구조의 반도체 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 기판 상에 배치되는 메모리 셀 어레이와, 상기 메모리 셀 어레이 상부에 배치되고 상기 기판의 상부면과 평행한 제1 방향으로 연장되며 각각 제1 비트 라인 단락 및 제2 비트 라인 단락으로 분리되는 복수의 비트 라인들과, 상기 비트 라인들과 동일한 층에서 상기 비트 라인들의 제1 비트 라인 단락들과 제2 비트 라인 단락들 사이에 배치되며 상기 메모리 셀 어레이를 관통하는 제1 컨택들을 통해서 상기 기판에 연결되는 소스 라인 패드들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 주변부 및 상기 주변부 상에 배치되는 셀부를 포함할 수 있다. 상기 주변부는 제1 기판, 상기 제1 기판 상에 배치되는 주변 회로 소자, 상기 제1 기판 상에 상기 주변 회로 소자를 덮도록 형성된 하부 절연층을 포함할 수 있다. 상기 셀부는 상기 하부 절연층 상에 배치되는 제2 기판과, 상기 제2 기판 상에 배치되는 메모리 셀 어레이와, 상기 메모리 셀 어레이 상부에 배치되고 상기 제2 기판의 상부면과 평행한 제1 방향으로 연장되며 각각 제1 비트 라인 단락 및 제2 비트 라인 단락으로 분리되는 복수의 비트 라인들과, 상기 비트 라인들과 동일 층에서 상기 비트 라인들의 제1 비트 라인 단락들 및 제2 비트 라인 단락들 사이에 배치되며 상기 메모리 셀 어레이를 관통하는 제1 컨택들을 통해서 상기 제2 기판에 연결되는 소스 라인 패드들을 포함할 수 있다..
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메인 영역 및 상기 메인 영역과 제1 방향으로 인접하여 배치되는 주변 영역이 정의된 기판과, 상기 기판의 메인 영역 상에 배치되는 메모리 셀 어레이와, 상기 기판의 주변 영역 상에 배치되는 패스 트랜지스터들과, 상기 메모리 셀 어레이 상부에 배치되고 상기 제1 방향으로 연장되며 각각 제1 비트 라인 단락 및 제2 비트 라인 단락으로 분리되는 복수의 비트 라인들과, 상기 비트 라인들과 동일한 층에서 상기 비트 라인들의 제1 비트 라인 단락들과 제2 비트 라인 단락들 사이에 배치되며 상기 메모리 셀 어레이를 관통하는 제1 컨택들을 통해서 상기 기판에 연결되는 소스 라인 패드들을 포함할 수 있다.
본 발명의 실시예들에 의하면, 메모리 셀 어레이 상부에 배치되는 비트 라인을 컷팅하고 컷팅된 비트 라인에 의해 마련되는 공간에 소스 라인 패드를 배치하여 소스 라인 패드를 통해서 비트 라인 상부의 소스 라인과 메모리 셀 어레이 하부의 기판간을 연결하는 소스 전달 경로를 구성할 수 있다. 따라서, 소스 전달 경로를 구성하기 위해서 더미 비트 라인을 형성할 필요가 없으므로 더미 비트 라인으로 인한 사이즈 증가를 방지하여 집적도를 향상시킬 수 있다.
또한, 면적 증가 없이 소스 전달 경로의 개수를 늘릴 수 있으므로 공간적 제약에서 벗어나 소스 전달 경로의 개수를 충분히 확보할 수 있다. 따라서, 기판에 안정적으로 소스 전압을 제공할 수 있으므로 반도체 메모리 장치의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 메모리 셀 어레이를 나타내는 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 평면도이다.
도 4는 도 3의 비트 라인 절단 부분을 확대 도시한 평면도이다.
도 5는 도 3의 A-A' 라인 및 B-B' 라인에 따른 단면도이다.
도 6은 본 발명과 관련된 반도체 메모리 장치를 나타내는 평면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 평면도이다.
도 10은 도 9의 비트 라인 절단 부분을 확대 도시한 평면도이다.
도 11은 도 9의 C-C' 라인 및 D-D' 라인에 따른 단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 16은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다. 이하 도면들을 참조로 하여 설명되는 이하의 실시예들에서는, 실질적으로 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하고, 동일한 부분에 대한 중복된 설명을 생략할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이(100) 및 주변 회로(200)를 포함할 수 있다. 주변 회로(200)는 로우 디코더(210), 페이지 버퍼 회로(220), 제어 로직(230), 전압 발생기(240), 칼럼 디코더(250) 및 입출력 버퍼(260)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 메모리 블록들(BLK1~BLKn) 각각은 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 각각의 셀 스트링들은 기판 상에 적층된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 비휘발성 메모리 셀일 수 있다.
메모리 셀 어레이(100)는 로우 라인들(RL)을 통해 로우 디코더(210)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인, 복수의 워드 라인들 및 적어도 하나의 소스 선택 라인을 포함할 수 있다. 메모리 셀 어레이(100)는 비트 라인들(BL)을 통해 페이지 버퍼 회로(220)에 연결될 수 있다. 로우 라인들(RL)은 메모리 블록들(BLK1~BLKn)에 각각 연결될 수 있다. 비트 라인들(BL)은 복수의 메모리 블록들(BLK1~BLKn)에 공통으로 연결될 수 있다.
로우 디코더(210)는 제어 로직(230)으로부터 제공되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(100)의 메모리 블록들(BLK1~BLKn) 중 어느 하나를 선택할 수 있다. 로우 디코더(210)는 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전압 발생기(240)로부터의 동작 전압, 예컨대 프로그램 전압(Vpgm), 패스 전압(Vpass) 및 리드 전압(Vread)을 전달할 수 있다. 로우 라인들(RL)에 동작 전압을 전달하기 위하여 로우 디코더(210)는 패스 트랜지스터 회로들을 포함할 수 있다.패스 트랜지스터 회로들 각각은 복수의 패스 트랜지스터들을 포함할 수 있다.
페이지 버퍼 회로(220)는 비트 라인들(BL)을 통해 메모리 셀 어레이(100)에 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼들(PB)은 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 프로그램 동작시 페이지 버퍼들(PB)은 입출력 버퍼(260) 및 칼럼 디코더(250)를 통해 수신되는 데이터(DATA)를 래치하고, 제어 로직(230)으로부터의 제어 신호에 응답하여 선택된 메모리 셀들에 데이터(DATA)를 저장하는데 필요한 전압을 비트 라인들(BL)에 인가할 수 있다. 독출 동작시 페이지 버퍼들(PB)은 선택된 메모리 셀에 저장된 데이터(DATA)를 비트 라인(BL)을 통해서 독출하여 칼럼 디코더(250) 및 입출력 버퍼(260)를 통해 외부로 출력할 수 있다. 소거 동작시 페이지 버퍼들(PB)은 비트 라인들(BL)을 플로팅(flaoting)시킬 수 있다.
제어 로직(230)은 입출력 버퍼(260)를 통해 수신되는 어드레스(ADD) 중 로우 어드레스(RADD)를 로우 디코더(210)로 출력하고, 칼럼 어드레스(RADD)를 칼럼 디코더(250)로 출력할 수 있다. 제어 로직(230)은 입출력 버퍼(260)를 통해 수신되는 커멘드(CMD)에 응답하여 선택된 메모리 셀들을 액세스하도록 페이지 버퍼 회로(220) 및 전압 발생기(240)를 제어할 수 있다.
전압 발생기(240)는 메모리 장치에서 요구되는 다양한 전압들을 생성할 수 있다. 예를 들어, 전압 발생기(240)는 프로그램 전압, 패스 전압, 선택 읽기 전압 및 비선택 읽기 전압을 생성할 수 있다.
칼럼 디코더(250)는 제어 로직(230)의 칼럼 어드레스(CADD)에 응답하여 페이지 버퍼 회로(220)에 프로그램 데이터를 입력할 수 있다.
도 2는 도 1에 도시된 메모리 셀 어레이를 나타내는 등가 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(100)는 복수의 셀 스트링들(CSTR)을 포함할 수 있다. 셀 스트링들(CSTR)은 복수의 비트 라인들(BL)과 복수의 공통 소스 라인들(CSL) 사이에 연결될 수 있다.
셀 스트링들(CSTR) 각각은 대응하는 비트 라인(BL) 및 대응하는 공통 소스 라인(CSL) 사이에 직렬로 연결되는 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)를 포함할 수 있다.
비트 라인들(BL)과 공통 소스 라인들(CSL) 사이에는 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인들(SSL)이 제공될 수 있다. 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)에 연결될 수 있다. 메모리 셀들(MC)의 게이트들 각각은 대응하는 워드 라인(WL)에 연결될 수 있다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결될 수 있다.
드레인 선택 트랜지스터(DST)의 드레인은 대응하는 비트 라인(BL)에 연결될 수 있다. 드레인 선택 트랜지스터(DST)의 소스는 최상부 메모리 셀(MC)의 드레인에 연결될 수 있다. 소스 선택 트랜지스터(SST)의 드레인은 최하부 메모리 셀(MC)의 소스에 연결될 수 있다. 소스 선택 트랜지스터(SST)의 소스는 대응하는 공통 소스 라인(CSL)에 연결될 수 있다.
드레인 선택 라인(DSL)을 통해 드레인 선택 트랜지스터(DST)의 게이트에 신호가 인가되면 비트 라인(BL)을 통해 인가되는 신호가 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 수행될 수 있다. 소스 선택 라인(SSL)을 통해 소스 선택 트랜지스터(SST)의 게이트에 신호가 인가되면 메모리 셀들(MC)에 저장된 데이터를 모두 제거하는 소거 동작이 수행될 수 있다.
도 2에서는 각각의 셀 스트링들(CSTR)이 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)를 하나씩 포함하는 구조를 도시하였으나, 본 발명은 이에 한정되는 것은 아니며, 각각의 셀 스트링들(CSTR)은 복수의 드레인 선택 트랜지스터들(DST) 또는/및 복수의 소스 선택 트랜지스터들(SST)을 포함할 수도 있다.
이하, 첨부된 도면들에서 기판의 상면과 직교하는 방향을 수직 방향(VD)으로 정의하고, 기판의 상면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의할 것이다. 제1 방향(FD)은 비트 라인들의 연장 방향에 해당할 수 있고, 제2 방향(SD)은 워드 라인들의 연장 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차될 수 있다. 도면상에서 화살표로 표시된 방향과 이의 반대 방향은 동일 방향을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 평면도이고, 도 4는 도 3의 비트 라인 절단 부분을 확대 도시한 평면도이다. 도 3에서는 도면의 간소화를 위하여 연결 배선들(도 4의 40) 및 이들에 연결되는 컨택들(도 4의 C2,C3)의 도시를 생략하였다.
도 3을 참조하면, 메인 영역(MR) 및 주변 영역(PR)이 정의된 기판(10)이 제공될 수 있다.
주변 영역(PR)은 제2 방향(SD)으로 메인 영역(MR)의 일측 가장자리에 인접하여 배치될 수 있다. 도시하지 않았지만, 주변 영역(PR)은 제2 방향(SD)으로 메인 영역(MR)의 양측 가장자리에 인접하여 배치될 수 있다.
기판(10)의 메인 영역(MR)에는 메모리 셀 어레이(100)가 배치될 수 있다. 기판(10)의 주변 영역(PR)에는 주변 회로 소자들이 배치될 수 있다. 주변 회로 소자들은 로우 디코더(도 1의 210)의 패스 트랜지스터 회로들(211)을 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK) 및 적어도 하나의 더미 블록(DBLK)을 포함할 수 있다. 메모리 블록들(BLK)은 제1 방향(FD)을 따라서 배열될 수 있다. 더미 블록(DBLK)은 제1 방향(FD)으로 메모리 블록들(BLK)과 인접하여 배치될 수 있다.
더미 블록(DBLK)은 제1 방향(FD)으로 메인 영역(MR)의 중심부에 배치될 수 있다. 도면으로 나타낸 실시예에서는, 하나의 더미 블록(DBLK)이 메인 영역(MR)의 중심부에 배치되는 경우를 나타내었으나, 본 발명은 이에 한정되는 것은 아니다. 예컨대, 더미 블록은 메인 영역(MR)의 가장자리에 배치될 수도 있고, 메인 영역(MR)에 제1 방향(FD)을 따라서 복수의 더미 블록들이 제공될 수도 있다.
메모리 블록들(BLK) 각각은 복수의 채널 구조체들(CH), 복수의 게이트 전극층들(20)을 포함할 수 있다. 채널 구조체들(CH)은 기판(10)의 상면으로부터 수직 방향(VD)으로 연장될 수 있다. 게이트 전극층들(20)은 기판(10) 상에 채널 구조체들(CH)에 인접하도록 적층될 수 있다.
채널 구조체들(CH)은 제1 방향(FD) 및 제2 방향(SD)으로 서로 이격하여 배치될 수 있다. 채널 구조체들(CH)의 개수 및 배치는 다양하게 변경될 수 있다. 예를 들어, 도 3에 도시된 바와 같이 채널 구조체들(CH)은 지그재그(zigzga)의 형태로 배치될 수 있다. 인접하는 메모리 블록들(BLK)의 채널 구조체들(CH)의 배치는, 도 3에 도시된 바와 같이 대칭적일 수 있으나 반드시 이와 같은 형태로 한정되는 것은 아니다.
메모리 블록들(BLK) 각각의 게이트 전극층들(20)은 제2 방향(SD)으로 연장될 수 있다. 메모리 블록들(BLK) 각각의 게이트 전극층들(20)은 제2 방향(SD)을 따라 서로 다른 길이로 연장되어 게이트 전극층들(20)의 양단부에는 계단부들이 형성될 수 있다.
더미 블록(DBLK)은 기판(10) 상에 수직 방향(VD)을 따라서 적층되는 복수의 더미 게이트 전극층들(30)을 포함할 수 있다. 더미 게이트 전극층들(30)은 제2 방향(SD)으로 연장될 수 있다. 더미 게이트 전극층들(30)은 제2 방향(SD)을 따라 서로 다른 길이로 연장되어 더미 게이트 전극층들(30)의 양단부에는 계단부들이 형성될 수 있다. 더미 블록(DBLK)에 포함된 더미 게이트 전극층들(30)의 개수는 각 메모리 블록들(BLK)에 포함된 게이트 전극층들(20)의 개수와 실질적으로 동일할 수 있다.
패스 트랜지스터 회로들(211)은 메모리 블록들(BLK)에 각각 대응할 수 있다. 패스 트랜지스터 회로들(211) 각각은 복수의 패스 트랜지스터들(PTR)을 포함할 수 있다. 패스 트랜지스터 회로들(211) 각각에 포함된 패스 트랜지스터들(PTR)의 개수는 대응하는 메모리 블록(BLK)의 게이트 전극층들(20)의 개수와 실질적으로 동일할 수 있다. 패스 트랜지스터들(PTR)은 대응하는 메모리 블록(BLK)의 게이트 전극층들(20)에 각각 전기적으로 연결되어, 전압 발생기(도 1의 240)로부터의 동작 전압을 대응하는 메모리 블록(BLK)의 게이트 전극층들(20)에 전달할 수 있다. 패스 트랜지스터 회로들(211) 각각에 포함된 패스 트랜지스터들(PTR)은 제2 방향(SD)으로 연장되는 게이트 전극(64)을 공유할 수 있으며, 제2 방향(SD)을 따라서 배열될 수 있다.
반도체 메모리 장치가 대용량화 및 고집적화됨에 따라서 게이트 전극층들(20)의 적층 개수가 증가하고 있으며, 이에 따라 각 패스 트랜지스터 회로들(211)에 포함되는 패스 트랜지스터들(PTR)의 개수 역시 증가되고 있다. 각 패스 트랜지스터 회로들(211)에 포함되는 패스 트랜지스터들(PTR)의 개수가 늘어나게 되면 패스 트랜지스터들(PTR)의 점유 면적으로 인하여 주변 영역(PR)의 제2 방향(SD) 길이가 증가되어 반도체 메모리 장치의 제2 방향(SD) 길이가 패키징 가능한 사이즈이상으로 커질 수 있다. 따라서, 반도체 메모리 장치의 대용량화 및 고집적화를 위해서는 반도체 메모리 장치의 제2 방향(SD) 길이를 줄일 필요가 있다.
본 실시예들은 반도체 메모리 장치의 제2 방향(SD) 길이를 줄이여 반도체 메모리 장치의 대용량화 및 고집적화에 기여할 수 있다.
도 3 및 도 4를 참조하면, 메모리 블록들(BLK) 및 더미 블록(DBLK) 상에는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제1 방향(FD)으로 연장되며, 제2 방향(SD)을 따라서 배열될 수 있다. 비트 라인들(BL)은 수직 방향(VD)으로 연장되는 비트 라인 컨택들(BLC)에 의해 채널 구조체들(CH)에 연결될 수 있다. 제1 방향(FD)을 따라서 일렬로 배치되는 채널 구조체들(CH)은 단일 비트 라인(BL)에 공통으로 연결될 수 있다. 비트 라인들(BL)은 실질적으로 동일한 폭을 가질 수 있고, 실질적으로 동일한 거리로 서로 이격될 수 있다. 일예로, 비트 라인들(BL) 각각은 제1 폭(W1)을 가질 수 있고, 인접한 비트 라인들(BL)은 제1 이격 거리(D1)만큼 이격될 수 있다. 즉, 비트 라인들(BL)은 제1 폭(W1) 및 제1 이격 거리(D1)의 합으로 정의되는 제1 피치를 가질 수 있다.
일부 비트 라인들(BL)은 컷팅될 수 있다. 비록, 본 실시예에서는 비트 라인들(BL) 중 일부만 컷팅되는 경우를 나타내었으나, 이에 한정되는 것은 아니며 모든 비트 라인들(BL)이 컷팅될 수도 있다.
컷팅된 비트 라인들(BL) 각각은 컷팅 부위를 중심으로 제1 방향(FD)을 따라서 서로 반대 방향으로 연장되는 제1 비트 라인 단락(BLa) 및 제2 비트 라인 단락(BLb)을 포함할 수 있다. 비트 라인들(BL)의 컷팅 부위는 수직 방향(VD)으로 더미 블록(DBLK)과 중첩될 수 있다. 각 비트 라인들(BL)의 제1 비트 라인 단락(BLa)의 일단부는 더미 블록(DBLK)의 일단부와 수직 방향(VD)으로 중첩될 수 있고, 제2 비트 라인 단락(BLb)의 일단부는 더미 블록(DBLK)의 타단부와 수직 방향(VD)으로 중첩될 수 있다. 단일 비트 라인(BL)에 포함되는 제1 비트 라인 단락(BLa) 및 제2 비트 라인 단락(BLb)은 더미 블록(DBLK)을 중심으로 제1 방향(FD)을 따라서 서로 반대 방향으로 연장될 수 있다.
비트 라인들(BL)이 컷팅되어 마련되는 공간, 즉 제1 비트 라인 단락들(BLa)과 제2 비트 라인 단락들(BLb) 사이의 공간에 소스 라인 패드들(SLP)이 배치될 수 있다. 인접하여 배치되는 몇몇개의 비트 라인들(BL)이 제2 방향(SD)을 따라서 연속적으로 컷될 수 있고, 소스 라인 패드들(SLP) 각각은 연속적으로 컷팅된 비트 라인들(BL)의 제1 비트 라인 단락들(BLa)과 제2 비트 라인 단락들(BLb) 사이의 공간에 배치될 수 있다.
소스 라인 패드들(SLP)은 수직 방향(VD)으로 더미 블록(DBLK)과 중첩될 수 있다. 소스 라인 패드들(SLP)은 더미 블록(DBLK)의 연장 방향인 제2 방향(SD)을 따라서 배치될 수 있다.
소스 라인 패드들(SLP) 각각의 제2 방향(SD) 폭은 비트 라인들(BL) 각각의 제2 방향(SD) 폭보다 클 수 있다. 일 실시예에서, 비트 라인들(BL) 각각이 제1 폭(W1)을 갖고 인접한 비트 라인들(BL)간 간격이 제1 이격 거리(D1)를 갖는 경우에, 소스 라인 패드들(SLP) 각각의 제2 방향 폭은 제1 폭(W1)의 4배 및 제1 이격 거리(D1)의 3배의 합으로 정의될 수 있다.
비트 라인들(BL) 및 소스 라인 패드들(SLP) 상에는 소스 라인(SL)이 배치될 수 있다. 소스 라인(SL)은 제2 방향(SD)으로 연장되며 수직 방향(VD)으로 소스 라인 패드들(SLP)과 중첩될 수 있다.
소스 라인(SL)과 소스 라인 패드들(SLP)간 중첩 부분들에는 제4 컨택들(C4)이 배치될 수 있다. 제4 컨택들(C4)은 소스 라인 패드들(SLP)과 소스 라인(SL) 사이에서 수직 방향(VD)으로 연장되며 소스 라인(SL)과 소스 라인 패드들(SLP) 사이를 전기적으로 연결할 수 있다.
비트 라인들(BL) 하부에는 컷팅된 비트 라인들(BL)에 각각 대응하는 연결 배선들(40)이 마련될 수 있다. 연결 배선들(40) 각각의 일단부는 대응하는 비트 라인(BL)의 제1 비트 라인 단락(BLa)과 수직 방향(VD)으로 중첩될 수 있고, 타단부는 대응하는 비트 라인(BL)의 제2 비트 라인 단락(BLb)과 수직 방향(VD)으로 중첩될 수 있다.
연결 배선들(40) 각각의 제2 방향(SD) 폭은 비트 라인들(BL) 각각의 제2 방향(SD) 폭보다 클 수 있다. 인접한 연결 배선들(40)간 제2 방향(SD) 간격은 인접한 비트 라인들(BL)간 제2 방향(SD) 간격보다 클 수 있다. 예컨대, 비트 라인들(BL) 각각이 제2 방향(SD)으로 제1 폭(W1)을 갖고, 인접한 비트 라인들(BL)간 제2 방향(SD) 간격이 제1 이격 거리(D1)를 갖는 경우에, 연결 배선들(40) 각각의 제2 방향(SD) 폭은 상기 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있고, 인접한 연결 배선들(40)간 제2 방향(SD) 간격은 제1 이격 거리(D1)보다 큰 제2 이격 거리(D2)를 가질 수 있다. 이러한 경우, 연결 배선들(40)의 피치는 비트 라인들(BL)의 피치보다 클 수 있다.
연결 배선들(40)과 제1 비트 라인 단락들(BLa)간 중첩 부분들에는 제2 컨택들(C2)이 각각 배치될 수 있다. 제2 컨택들(C2)은 연결 배선들(40)과 제1 비트 라인 단락들(BLa) 사이에서 수직 방향(VD)으로 연장되며 연결 배선들(40)과 제1 비트 라인 단락들(BLa)간을 전기적으로 연결할 수 있다. 연결 배선들(40)과 제2 비트 라인 단락들(BLb)간 중첩 부분들에는 제3 컨택들(C3)이 각각 배치될 수 있다. 제3 컨택들(C3)은 연결 배선들(40)과 제2 비트 라인 단락들(BLb) 사이에서 수직 방향(VD)으로 연장되며 연결 배선들(40)과 제2 비트 라인 단락들(BLb)간을 전기적으로 연결할 수 있다.
이하에서는 도 5를 더 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 보다 상세히 설명할 것이다.
도 5는 도 3의 A-A' 라인 및 B-B' 라인에 따른 단면도이다.
도 3 내지 도 5를 참조하면, 기판(10)의 메인 영역(MR) 상에 메모리 블록들(BLK) 및 더미 블록(DBLK)이 배치되고, 기판(10)의 주변 영역(PR) 상에 패스 트랜지스터들(PTR)이 배치될 수 있다.
기판(10)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 실리콘 단결정막 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
기판(10)의 메인 영역(MR)에는 웰 영역(12)이 마련될 수 있다. 웰 영역(12)은 P형 불순물이 도핑된 P형 웰일 수 있다. 웰 영역(12)은 N형 웰일 수도 있다. 웰 영역(12)은 P형 웰과 N형 웰이 수직 방향(VD)으로 오버랩되어 구현될 수도 있다.
메모리 블록들(BLK) 각각은 기판(10)의 상면으로부터 수직 방향(VD)으로 연장되는 복수의 채널 구조체들(CH), 기판(10) 상에 채널 구조체들(CH)에 인접하여 교대로 적층되는 복수의 게이트 전극층들(20) 및 제1 층간절연층들(22)을 포함할 수 있다. 제1 층간절연층들(22)은 실리콘 산화막을 포함할 수 있다.
채널 구조체들(CH) 각각은 채널층(50), 채널층(50)과 게이트 전극층들(20) 사이에 배치되는 게이트 절연층(52)을 포함할 수 있다. 채널층(50)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 채널층(50)은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 형상을 가질 수 있다. 도시하지 않았지만, 채널층은 중심 영역이 오픈된 튜브 형상을 가질 수 있다. 이러한 경우, 채널층의 오픈된 중심 영역에는 매립 절연막이 형성될 수 있다.
게이트 절연층(52)은 채널층(50)의 외벽을 감싸는 스트로우(straw) 또는 실리더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트 절연층(52)은 도시하지는 않았지만, 채널층(50)의 외벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 틴탄륨 산화물등의 단일막 또는 적층막을 포함할 수 있다. 일부 실시예에서, 게이트 절연층(452)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
게이트 전극층들(20) 중 최하부로부터 적어도 하나의 층은 소스 선택 라인(SSL)으로 이용될 수 있다. 게이트 전극층들(20) 중 최상부로부터 적어도 하나의 층은 드레인 선택 라인(DSL)으로 이용될 수 있다. 소스 선택 라인(SSL)과 드레인 선택 라인(DSL) 사이의 게이트 전극층들(20)은 워드 라인들(WL1~WL4)로 이용될 수 있다. 소스 선택 라인(SSL)이 채널 구조체(CH)를 감싸는 부분에서는 소스 선택 트랜지스터가 형성될 수 있고, 워드 라인들(WL1~WL4)이 채널 구조체(CH)를 감싸는 부분에서는 메모리 셀들이 형성될 수 있고, 드레인 선택 라인(DSL)이 채널 구조체(CH)를 감싸는 부분에서는 드레인 선택 트랜지스터가 형성될 수 있다. 상기 구조에 의하여, 채널 구조체(CH)를 따라서 배치되는 소스 선택 트랜지스터, 메모리 셀들 및 드레인 선택 트랜지스터를 각각 포함하는 복수의 셀 스트링들이 구성될 수 있다.
도 5를 참조로 하는 실시예에서는 4개의 워드 라인들(WL1~WL4)이 적층된 것으로 도시하였지만, 워드 라인들 적층 개수는 이에 한정되는 것이 아니다. 예컨대, 8개, 16개, 32개 또는 64개의 워드 라인들이 수직 방향(VD)을 따라 적층될 수 있다. 도 5를 참조로 하는 실시예에서는 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL) 각각이 수직 방향(VD)으로 하나의 층에 배치되는 것으로 도시하였지만, 수직 방향(VD)으로 2개 이상의 층에 소스 선택 라인(SSL) 또는/및 드레인 선택 라인(DSL)이 배치될 수도 있다.
더미 블록(DBLK)은 기판(10) 상에 수직 방향(VD)을 따라서 교대로 적층되는 복수의 더미 게이트 전극층들(30) 및 복수의 제2 층간절연층들(32)을 포함할 수 있다. 더미 블록(DBLK)에 포함되는 더미 게이트 전극층들(30)의 개수는 메모리 블록들(BLK) 각각에 포함되는 게이트 전극층들(20)의 개수와 실질적으로 동일할 수 있다. 더미 게이트 전극층들(30)은 게이트 전극층들(20)과 각각 동일한 층에 배치될 수 있다. 동일한 층에 위치하는 게이트 전극층(20) 및 더미 게이트 전극층(30)은 같은 공정 단계에서 생성될 수 있다. 이러한 경우, 동일한 층에 위치하는 게이트 전극층(20) 및 더미 게이트 전극층(30)의 두께 및 물질은 서로 동일할 수 있다.
더미 블록(DBLK)에 포함된 제2 층간절연층들(32)의 개수는 메모리 블록들(BLK) 각각에 포함된 제1 층간절연층들(22)의 개수와 실질적으로 동일할 수 있다. 제2 층간절연층들(32)은 제1 층간절연층들(22)과 각각 동일한 층에 배치될 수 있다. 동일한 층에 위치하는 제1 층간절연층들(22) 및 제2 층간절연층들(32)은 같은 공정 단계에서 생성될 수 있다. 이러한 경우, 동일한 층에 위치하는 제1 층간절연층들(22) 및 제2 층간절연층들(32)의 두께 및 물질은 서로 동일할 수 있다.
패스 트랜지스터들(PTR) 각각은 기판(10) 상에 적층된 게이트 절연층(62) 및 게이트 전극(64)을 포함하는 게이트 구조물, 게이트 구조물 양측 기판(10)에 형성되는 소스/드레인 영역(66), 게이트 구조물의 양측면에 형성된 게이트 스페이서(68)를 포함할 수 있다.
기판(10) 상에 제1 절연층(70)이 형성되어 메모리 블록들(BLK), 더미 블록(DBLK) 및 패스 트랜지스터들(PTR)의 측면 및 상부면을 덮고, 채널 구조체들(CH)의 측면을 덮을 수 있다. 제1 절연층(70)은 절연 물질, 예컨대 실리콘 산화물을 포함할 수 있다.
채널 구조체들(CH) 상에는 채널층(50)에 전기적으로 연결되는 도전 패드들(54)이 각각 형성될 수 있다. 도전 패드들(54)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 예컨대, 도전 패드들(54)은 N 타입의 실리콘을 포함할 수 있다.
제1 절연층(70) 상에는 제2 절연층(72)이 형성되어 도전 패드들(54)의 측면 및 상부면을 덮을 수 있다. 제2 절연층(72)은 절연 물질, 예컨대 실리콘 산화물을 포함할 수 있다.
제2 절연층(72) 상에 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)의 하부에는 제2 절연층(72)을 관통하여 도전 패드들(54)에 연결되는 비트 라인 컨택들(BLC)이 형성될 수 있다. 비트 라인들(BL)은 비트 라인 컨택들(BLC) 및 도전 패드들(54)을 통해 채널 구조체들(CH)의 채널층들(50)에 전기적으로 연결될 수 있다.
비트 라인들(BL)은 소정 영역에서 컷팅될 수 있다. 본 실시예에서, 비트 라인들(BL)은 더미 블록(DBLK) 상부에서 컷팅될 수 있다. 컷팅된 비트 라인들(BL) 각각은 더미 블록(DBLK)을 중심으로 제1 방향(FD)을 따라서 서로 반대 방향으로 연장되는 제1 비트 라인 단락(BLa) 및 제2 비트 라인 단락(BLb)을 포함할 수 있다. 제1 비트 라인 단락(BLa)의 일단부는 더미 블록(DBLK)의 일단부와 수직 방향(VD)으로 중첩될 수 있고, 제2 비트 라인 단락(BLb)의 일단부는 더미 블록(DBLK)의 타단부와 수직 방향(VD)으로 중첩될 수 있다.
비트 라인들(BL)의 제1 비트 라인 단락들(BLa)과 제2 비트 라인 단락들(BLb) 사이의 제2 절연층(72) 상에 소스 라인 패드들(SLP)이 배치될 수 있다. 즉, 소스 라인 패드들(SLP)은 비트 라인들(BL)과 동일한 층에서 비트 라인들(BL)의 컷팅에 의해 생성되는 공간에 배치될 수 있다.
제1 절연층(70) 상에는 컷팅된 비트 라인들(BL)에 각각 대응하는 연결 배선들(40)이 형성될 수 있다. 연결 배선들(40) 각각의 일단은 대응하는 비트 라인(BL)의 제1 비트 라인 단락(BLa)과 수직 방향(VD)으로 중첩될 수 있고, 타단은 대응하는 비트 라인(BL)의 제2 비트 라인 단락(BLb)과 수직 방향(VD)으로 중첩될 수 있다. 연결 배선들(40)의 측면 및 상부면은 제2 절연층(72)에 의해 덮어질 수 있다.
연결 배선들(40)과 제1 비트 라인 단락들(BLa)간 중첩 부분들에는 제2 절연층(72)을 관통하여 연결 배선들(40)과 제1 비트 라인 단락들(BLa)을 전기적으로 연결하는 제2 컨택들(C2)이 각각 형성될 수 있다. 그리고, 연결 배선들(40)과 제2 비트 라인 단락들(BLb)간 중첩 부분들에는 제2 절연층(72)을 관통하여 연결 배선들(40)과 제2 비트 라인 단락들(BLb) 간을 전기적으로 연결하는 제3 컨택들(C3)이 각각 형성될 수 있다. 즉, 컷팅된 비트 라인들(BL) 각각의 제1 비트 라인 단락(BLa)과 제2 비트 라인 단락(BLb)은 제2 컨택(C2), 연결 배선(40) 및 제3 컨택(C3)을 통해 서로 전기적으로 연결될 수 있다.
소스 라인 패드들(SLP) 각각은 제1 컨택(C1)을 통해 기판(10)에 연결될 수 있다. 제1 컨택들(C1)은 수직 방향(VD)으로 제2 절연층(72), 연결 배선들(40), 제1 절연층(70) 및 더미 블록(DBLK)을 관통하여 소스 라인 패드들(SLP)과 기판(10)을 전기적으로 연결할 수 있다. 제1 컨택들(C1)의 외벽에는 제1 측벽 절연막(80)이 형성될 수 있다. 제1 측벽 절연막(80)은 제1 컨택들(C1)의 외벽을 감싸는 스트로우 또는 실리더 쉘 형상을 가질 수 있다. 제1 컨택들(C1)은 제1 측벽 절연막(80)에 의해 연결 배선(40) 및 더미 블록(DBLK)의 더미 게이트 전극층들(30)과 전기적으로 분리될 수 있다. 한편, 도시하지 않았지만 제1 컨택들(C1)은 연결 배선들(40)사이에 배치될 수도 있다. 이러한 경우, 제1 컨택들(C1)은 연결 배선들(40)을 관통하지 않을 수 있다.
제1 컨택들(C1) 하부 기판(10)의 웰 영역(12)에는 공통 소스 영역(14)이 형성될 수 있다. 웰 영역(12)이 p형 불순물로 도핑된 영역인 경우, 공통 소스 영역(14)은 n형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 반대로, 웰 영역(12)이 n형 불순물로 도핑된 영역인 경우, 공통 소스 영역(14)은 p형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 웰 영역(12)과 공통 소스 영역(14)은 p-n 접합을 형성할 수 있다.
제2 절연층(72) 상에 제3 절연층(74)이 형성되어 비트 라인들(BL) 및 소스 라인 패드(SLP)의 측면 및 상부면을 덮을 수 있다. 제3 절연층(74) 상에는 소스 라인(SL)이 배치될 수 있다. 소스 라인(SL)은 수직 방향(VD)으로 소스 라인 패드(SLP)와 중첩될 수 있다. 소스 라인(SL)은 제3 절연층(74)을 관통하는 제4 컨택들(C4)을 통해 소스 라인 패드들(SLP)에 전기적으로 연결될 수 있다. 소스 라인(SL)은 제4 컨택들(C4), 소스 라인 패드들(SLP) 및 제1 컨택들(C1)을 통해서 기판(10)의 공통 소스 영역(14)에 전기적으로 연결되어 공통 소스 영역(14)에 소스 전압을 전달할 수 있다.
도 6은 본 발명과 관련된 반도체 메모리 장치를 도시한 평면도이다.
도 6을 참조하면, 비트 라인들(BL) 상부의 소스 라인(SL)과 기판(10)의 공통 소스 영역 사이를 연결하는 전기적 경로를 구성하기 위하여 비트 라인들(BL)과 동일한 층에 유효한 데이터의 저장과 무관한 더미 비트 라인(DBL)이 형성되고, 소스 라인(SL)과 더미 비트 라인(DBL) 간을 연결하는 컨택(C) 및 더미 비트 라인(DBL)과 기판(10)의 공통 소스 영역 간을 연결하는 컨택(미도시)이 형성될 수 있다.
전자 제품의 소형화에 따라 요구되는 반도체 패키지의 사이즈가 감소되고 있으며, 패키지로 제작 가능하도록 하기 위해서는 반도체 메모리 장치를 일정한 스펙 이하의 사이즈로 제작할 필요가 있다. 메인 영역(MR)에 더미 비트 라인(DBL)이 추가되면 메인 영역(MR)의 제2 방향(SD) 길이가 증가되므로, 그 만큼 주변 영역(PR)의 제2 방향(SD) 길이를 줄어야 할 것이다. 그런데, 주변 영역(PR)의 제2 방향(SD) 길이가 줄게되어 주변 영역(PR)에 배치 가능한 패스 트랜지스터들(PTR)의 개수가 감소하게 되고, 이 영향으로 메모리 블록들(BLK)의 게이트 전극층들(20)의 적층 개수가 줄게되어 반도체 메모리 장치의 대용량화 및 고집적화가 어려워질 것이다.
한편, 기판(10)에 안정적으로 소스 전압을 제공하기 위해서는 소스 전달 경로의 개수를 늘려야 하며, 이를 위해서는 더미 비트 라인들(DBL)의 개수를 늘려야 할 것이다. 그러나, 더미 비트 라인들(DBL)의 개수가 늘어나게 되면 메인 영역(MR)의 제2 방향(SD) 길이가 증가되고, 그 만큼 주변 영역(PR)의 제2 방향(SD) 길이가 감소되므로 주변 영역(PR)에 배치 가능한 패스 트랜지스터(PTR)의 개수가 감소되어 반도체 메모리 장치의 대용량화 및 고집적화가 어려워질 것이다.
본 실시예들에 의하면, 비트 라인을 컷팅하고 컷팅된 비트 라인에 의해 마련되는 공간에 소스 라인 패드를 배치하고, 소스 라인 패드를 통해서 비트 라인 상부의 소스 라인과 기판간을 연결하는 소스 전달 경로를 구성할 수 있다. 그러므로, 소스 전달 경로를 구성하기 위해서 더미 비트 라인을 형성할 필요가 없으므로 메인 영역(MR)의 제2 방향(SD) 사이즈를 줄일 수 있고, 그 만큼 주변 영역(PR)의 제2 방향(SD) 사이즈를 늘릴 수 있다. 따라서, 주변 영역(PR)에 보다 많은 패스 트랜지스터들을 배치할 수 있게 되어 메모리 블록들의 게이트 전극층들의 적층 개수를 늘리는 것이 가능해지므로 메모리 장치의 집적도를 향상시킬 수 있다.
또한, 면적 증가 없이 소스 전달 경로의 개수를 늘릴 수 있으므로 공간적 제약에서 벗어나 소스 전달 경로의 개수를 충분히 확보하여 기판에 안정적으로 소스 전압을 제공함으로써 반도체 메모리 장치의 전기적 특성을 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 7을 참조하면, 일 실시예에 따른 반도체 메모리 장치는 PUC(Peri Under Cell) 구조를 가질 수 있다. 즉, 메모리 블록들(BLK) 및 더미 블록(DBLK)을 포함하는 셀부(C)가, 주변 회로 소자들(60)을 포함하는 주변 회로부(P) 상부에 마련될 수 있다.
주변 회로부(P)는 제1 기판(10A)을, 셀부(C)는 제2 기판(10B)을 포함할 수 있다. 제1 기판(10A)은 단결정 실리콘 기판으로 구성될 수 있다. 제2 기판(10B)은 다결정 실리콘으로 구성될 수 있다. 단결정 실리콘 기판을 이용할 수 있는 제1 기판(10A)과 달리 제2 기판(10B)은 주변 회로부(P)의 하부 절연층(76) 상에 형성되어야 하므로 다결정 실리콘으로 구성될 수 있다.
반도체 메모리 장치 또는 제1 기판(10A)에는 메인 영역(MR) 및 주변 영역(PR)이 정의될 수 있다. 제2 기판(10B)은 메인 영역(MR) 상에 배치될 수 있다.
주변 회로부(P)는 제1 기판(10A), 주변 회로 소자들(60), 하부 절연층(76) 및 하부 배선(90)을 포함할 수 있다. 주변 회로 소자들(60)은 도 1의 주변 회로(200)를 구성할 수 있다.
주변 회로(도 1의 200) 중에서 로우 디코더(도 1의 210)에 포함되는 패스 트랜지스터들(PTR)은 제1 기판(10A)의 주변 영역(PR) 상에 배치될 수 있다.
주변 회로 소자들(60)은 수평 트랜지스터(planar transistor)를 포함할 수 있다. 주변 회로 소자들(60)이 수평 트랜지스터로 이루어지는 경우, 주변 회로 소자들(60)은 기판(10) 상에 적층된 게이트 절연층(62) 및 게이트 전극(64)을 포함하는 게이트 구조물, 게이트 구조물 양측 기판(10)에 형성되는 소스/드레인 영역(66), 게이트 구조물의 양측면에 형성된 게이트 스페이서(68)를 포함할 수 있다.
하부 절연층(76)은 제1 기판(10A) 상에 주변 회로 소자들(60)을 덮도록 형성될 수 있다. 하부 절연층(76)은 절연 물질, 예컨대 실리콘 산화물을 포함할 수 있다. 하부 배선(90)은 하부 절연층(76) 내에 배치되며 주변 회로 소자들(60)의 적어도 하나와 전기적으로 연결될 수 있다.
셀부(C)는 하부 절연층(76) 상에 배치될 수 있다. 셀부(C)는 제2 기판(10B), 메모리 블록들(BLK), 더미 블록(DBLK), 연결 배선들(40), 비트 라인들(BL), 소스 라인 패드들(SLP), 소스 라인(SL) 및 제1 내지 제3절연층(70,72,74)을 포함할 수 있다.
제2 기판(10B)은 메인 영역(MR)의 하부 절연층(76)의 상면 위에 배치될 수 있다. 제2 기판(10B)에는 웰 영역(12)이 형성될 수 있다. 제2 기판(10B)의 웰 영역(12)에는 공통 소스 영역(14)이 형성될 수 있다.
제2 기판(10B)을 제외한 셀부(C)에 포함되는 나머지 구성들은, 도 5를 참조로 하여 설명된 구성들과 실질적으로 동일하므로 동일한 구성에 대한 반복된 설명은 생략하기로 한다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 단면도이다. 도 8에는 연결 배선(40), 제2 컨택(C2) 및 제3 컨택(C3)이 각각 하나씩인 것으로 도시되어 있으나, 단면 상에 하나씩만 나타나 있는 것을 뿐이며 실제로는 복수의 연결 배선들(40), 복수의 제2 컨택들(C2) 및 복수의 제3 컨택들(C3)을 형성되어 있는 것으로 이해되어야 할 것이다.
도 8을 참조하면, 연결 배선들(40)이 주변 회로부(P)의 하부 절연층(76) 내에 배치될 수 있다. 연결 배선들(40)은 하부 절연층(76) 내에 마련된 하부 배선들(90) 중 적어도 하나와 동일한 층에 배치될 수 있다.
연결 배선들(40) 각각의 일단부는 대응하는 비트 라인의 제1 비트 라인 단락(BLa)의 일단부과 수직 방향(VD)으로 중첩될 수 있고, 타단부는 대응하는 비트 라인의 제2 비트 라인 단락(BLb)의 일단부와 수직 방향(VD)으로 중첩될 수 있다.
연결 배선들(40)과 제1 비트 라인 단락들(BLa)간 중첩 부분들에는 제2 컨택들(C2)이 각각 배치될 수 있다. 제2 컨택들(C2)은 연결 배선들(40)과 제1 비트 라인 단락들(BLa) 사이에서 수직 방향(VD)으로 제2 절연층(72), 제1 절연층(70), 더미 블록(DBLK), 제2 기판(10B) 및 하부 절연층(76)을 관통하여 연결 배선들(40)과 제1 비트 라인 단락들(BLa) 사이를 전기적으로 연결할 수 있다. 연결 배선들(40)과 제2 비트 라인 단락들(BLb)간 중첩 부분들에는 제3 컨택들(C3)이 각각 배치될 수 있다. 제3 컨택들(C3)은 연결 배선들(40)과 제2 비트 라인 단락들(BLb) 사이에서 수직 방향(VD)으로 제2 절연층(72), 제1 절연층(70), 더미 블록(DBLK), 제2 기판(10B) 및 하부 절연층(76)을 관통하여 연결 배선들(40)과 제2 비트 라인 단락들(BLb)간을 전기적으로 연결할 수 있다.
제2 컨택들(C2) 및 제3 컨택들(C3)의 외벽에는 제2 측벽 절연막(82)이 형성될 수 있다. 제2 측벽 절연막(82)은 제2 컨택들(C2) 및 제3 컨택들(C3)의 외벽을 감싸는 스트로우 또는 실리더 쉘 형상을 가질 수 있다. 제2 컨택들(C2) 및 제3 컨택들(C3)은 제2 측벽 절연막(82)에 의해 더미 블록(DBLK)의 더미 게이트 전극층들(30) 및 제2 기판(10B)과 전기적으로 분리될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 평면도이고, 도 10은 도 9의 비트 라인 절단 부분을 확대 도시한 평면도이다.
도 9 및 도 10를 참조하면, 메인 영역(MR) 및 주변 영역(PR)이 정의된 기판(10)이 제공될 수 있다. 도 9에서는 도면의 간소화를 위하여 연결 배선들(도 10의 40) 및 이들에 연결되는 컨택들(도 10의 C2,C3)의 도시를 생략하였다.
기판(10)의 메인 영역(MR)에 메모리 셀 어레이(100)가 배치될 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK)은 제1 방향(FD)을 따라서 배열될 수 있다. 메모리 블록들(BLK) 각각은 복수의 채널 구조체들(CH) 및 복수의 게이트 전극층들(20)을 포함할 수 있다.
메모리 블록들(BLK) 상에는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제1 방향(FD)으로 연장되며 제2 방향(SD)을 따라서 배열될 수 있다.
일부 비트 라인들(BL)은 컷팅될 수 있다. 비록, 본 실시예에서는 비트 라인들(BL) 중 일부만 컷팅되는 경우를 나타내었으나, 이에 한정되는 것은 아니며 모든 비트 라인들(BL)이 컷팅될 수도 있다.
컷팅된 비트 라인들(BL) 각각은 컷팅 부위를 중심으로 제1 방향(FD)을 따라서 서로 반대 방향으로 연장되는 제1 비트 라인 단락(BLa) 및 제2 비트 라인 단락(BLb)을 포함할 수 있다. 비트 라인들(BL)의 제1 비트 라인 단락들(BLa)과 제2 비트 라인 단락들(BLb) 사이의 공간에는 소스 라인 패드들(SLP)이 배치될 수 있다.
인접하여 배치되는 몇몇개의 비트 라인들(BL)이 제2 방향(SD)을 따라서 연속적으로 컷될 수 있고, 소스 라인 패드들(SLP) 각각은 연속적으로 컷팅된 비트 라인들(BL)의 제1 비트 라인 단락들(BLa)과 제2 비트 라인 단락들(BLb) 사이의 공간에 배치될 수 있다.
소스 라인 패드들(SLP) 각각은 메모리 블록들(BLK) 중 어느 하나와 수직 방향(VD)으로 중첩될 수 있다. 도 9를 참조로 하는 실시예에서는, 소스 라인 패드들(SLP) 각각이 하나의 메모리 블록과 중첩되는 것으로 도시하였지만, 이에 한정되는 것은 아니며 소스 라인 패드들(SLP) 각각은 2개 이상의 메모리 블록들(BLK)과 중첩될 수도 있다.
소스 라인 패드들(SLP)은 기판(10)의 상부면과 평행하고 제1 방향(FD) 및 제2 방향(SD)과 교차되는 제 3 방향(TD)을 따라서 배치될 수 있다. 비트 라인들(BL)의 컷팅 부위는 소스 라인 패드들(SLP)의 위치에 따라서 달라질 수 있다.
비트 라인들(BL) 및 소스 라인 패드들(SLP) 상에는 소스 라인들(SL)이 배치될 수 있다. 소스 라인들(SL)은 제2 방향(SD)으로 연장되며 소스 라인 패드들(SLP)과 수직 방향(VD)으로 중첩될 수 있다.
소스 라인들(SL)과 소스 라인 패드들(SLP)간 중첩 부분들에는 제4 컨택들(C4)이 배치될 수 있다. 제4 컨택들(C4)은 소스 라인 패드들(SLP)과 소스 라인들(SL) 사이에서 수직 방향(VD)으로 연장되며, 소스 라인들(SL)과 소스 라인 패드들(SLP) 사이를 전기적으로 연결할 수 있다.
비트 라인들(BL) 하부에는 컷팅된 비트 라인들(BL)에 각각 대응하는 연결 배선들(40)이 배치될 수 있다. 연결 배선들(40) 각각의 일단부는 대응하는 비트 라인(BL)의 제1 비트 라인 단락(BLa)과 수직 방향(VD)으로 중첩될 수 있고, 타단부는 대응하는 비트 라인(BL)의 제2 비트 라인 단락(BLb)과 수직 방향(VD)으로 중첩될 수 있다.
연결 배선들(40)과 제1 비트 라인 단락들(BLa)간 중첩 부분들에는 제2 컨택들(C2)이 배치될 수 있다. 제2 컨택들(C2)은 연결 배선들(40)과 제1 비트 라인 단락들(BLa) 사이에서 수직 방향(VD)으로 연장되며, 연결 배선들(40)과 제1 비트 라인 단락들(BLa)간을 전기적으로 연결할 수 있다. 연결 배선들(40)과 제2 비트 라인 단락들(BLb)간 중첩 부분들에는 제3 컨택들(C3)이 배치될 수 있다. 제3 컨택들(C3)은 연결 배선들(40)과 제2 비트 라인 단락들(BLb) 사이에서 수직 방향(VD)으로 연장되며, 연결 배선들(40)과 제2 비트 라인 단락들(BLb)간을 전기적으로 연결할 수 있다.
기판(10)의 주변 영역(PR)에는 메모리 블록들(BLK)에 각각 대응되는 복수의 패스 트랜지스터 회로들(211)이 배치될 수 있다. 패스 트랜지스터 회로들(211) 각각은 복수의 패스 트랜지스터들(PTR)을 포함할 수 있다.
이하에서는 도 11을 더 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 보다 상세히 설명할 것이다.
도 11은 도 9의 C-C' 라인 및 D-D' 라인에 따른 단면도이다.
도 9 내지 도 11를 참조하면, 기판(10)의 메인 영역(MR)에는 웰 영역(12)이 형성될 수 있다. 웰 영역(12)은 P형 불순물이 도핑된 P형 웰일 수 있다. 웰 영역(12)은 N형 웰일 수도 있다. 웰 영역(12)은 P형 웰과 N형 웰이 수직 방향(VD)으로 오버랩되어 구현될 수도 있다.
기판(10)의 메인 영역(MR) 상에는 메모리 블록들(BLK)이 형성될 수 있다.
메모리 블록들(BLK) 각각은 기판(10)의 상면으로부터 수직 방향(VD)으로 연장되는 복수의 채널 구조체들(CH), 기판(10) 상에 채널 구조체들(CH)에 인접하여 교대로 적층되는 복수의 게이트 전극층들(20) 및 제1 층간절연층들(22)을 포함할 수 있다.
기판(10)의 주변 영역(PR) 상에 복수의 패스 트랜지스터들(PTR)이 형성될 수 있다.
기판(10) 상에 제1 절연층(70)이 형성되어 게이트 전극층들(20), 제1 층간절연층들(22) 및 패스 트랜지스터들(PTR)의 측면 및 상부면을 덮고, 채널 구조체들(CH)의 측면을 덮을 수 있다.
채널 구조체들(CH) 상에는 채널층들(50)에 전기적으로 연결되는 도전 패드들(54)이 배치될 수 있다. 제1 절연층(70) 상에는 제2 절연층(72)이 형성되어 도전 패드들(54)의 측면 및 상부면을 덮을 수 있다.
제2 절연층(72) 상에는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)의 하부에는 제2 절연층(72)을 관통하여 도전 패드들(54)에 접속되는 비트 라인 컨택들(BLC)이 배치될 수 있다. 비트 라인들(BL)은 비트 라인 컨택들(BLC) 및 도전 패드들(54)을 통해 채널 구조체들(CH)의 채널층들(50)에 전기적으로 연결될 수 있다.
비트 라인들(BL)은 일부 영역에서 컷팅될 수 있다. 컷팅된 비트 라인들(BL) 각각은 컷팅 부위를 중심으로 제1 방향(FD)을 따라서 서로 반대 방향으로 연장되는 제1 비트 라인 단락(BLa) 및 제2 비트 라인 단락(BLb)을 포함할 수 있다.
컷팅된 비트 라인들(BL)의 제1 비트 라인 단락들(BLa)과 제2 비트 라인 단락들(BLb) 사이의 제2 절연층(72) 상에 소스 라인 패드들(SLP)이 배치될 수 있다. 즉, 소스 라인 패드들(SLP)은 비트 라인들(BL)과 동일층에서 비트 라인들(BL)의 컷팅에 의해 생성되는 공간에 배치될 수 있다.
소스 라인 패드들(SLP) 각각은 메모리 블록들(BLK)의 적어도 하나와 수직 방향(VD)으로 중첩될 수 있다. 소스 라인 패드들(SLP)과 중첩되는 메모리 블록들(BLK)의 부분에는 채널 구조체들(CH)이 배치되지 않을 수 있다. 채널 구조체들(CH)은 소스 라인 패드들(SLP)과 수직 방향(VD)으로 중첩되지 않을 수 있다.
소스 라인 패드들(SLP) 각각의 하부에는 제2 절연층(72), 제1 절연층(70) 및 메모리 블록(BLK)을 관통하는 제1 컨택(C1)이 형성될 수 있다. 제1 컨택들(C1) 하부 기판(10)의 웰 영역(12)에는 제1 컨택들(C1)에 전기적으로 연결되는 공통 소스 영역(14)이 형성될 수 있다.
제1 절연층(70) 상에는 컷팅된 비트 라인들(BL)에 각각 대응하는 연결 배선들(40)이 배치될 수 있다. 연결 배선들(40) 각각의 일단부는 대응하는 비트 라인(BL)의 제1 비트 라인 단락(BLa)과 수직 방향(VD)으로 중첩될 수 있고, 타단부는 대응하는 비트 라인(BL)의 제2 비트 라인 단락(BLb)과 수직 방향(VD)으로 중첩될 수 있다.
연결 배선들(40)의 일단부들과 제1 비트 라인 단락들(BLa)간 중첩 부분에는 제2 절연층(72)을 관통하여 연결 배선들(40)과 제1 비트 라인 단락들(BLa)간을 전기적으로 연결하는 제2 컨택들(C2)이 형성될 수 있다. 그리고, 연결 배선들(40)의 타단부들과 제2 비트 라인 단락들(BLb)간 중첩 부분에는 제2 절연층(72)을 관통하여 연결 배선들(40)과 제2 비트 라인 단락들(BLb)간을 전기적으로 연결하는 제3 컨택들(C3)이 형성될 수 있다. 즉, 컷팅된 비트 라인들(BL) 각각의 제1 비트 라인 단락(BLa)과 제2 비트 라인 단락(BLb)은 제2 컨택(C2), 연결 배선(40) 및 제3 컨택(C3)을 통해 서로 전기적으로 연결될 수 있다.
제2 절연층(72) 상에 제3 절연층(74)이 형성되어 비트 라인들(BL) 및 소스 라인 패드들(SLP)의 측면 및 상부면을 덮을 수 있다. 제3 절연층(74) 상에는 소스 라인들(SL)이 배치될 수 있다. 소스 라인들(SL)은 수직 방향(VD)으로 소스 라인 패드들(SLP)과 각각 중첩될 수 있다. 소스 라인들(SL)은 제3 절연층(74)을 관통하는 제4 컨택들(C4)을 통해 소스 라인 패드들(SLP)에 전기적으로 연결될 수 있다.
소스 라인들(SL) 각각은 제4 컨택(C4), 소스 라인 패드(SLP), 제1 컨택(C1)을 통해 기판(10)에 형성된 공통 소스 영역(14)에 전기적으로 연결되어, 소스 전압을 공통 소스 영역(14)에 전달할 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 12를 참조하면, 일 실시예에 따른 반도체 메모리 장치는 PUC 구조를 가질 수 있다. 즉, 메모리 블록들(BLK)을 포함하는 셀부(C)가 주변 회로 소자들(60)을 포함하는 주변 회로부(P) 상부에 마련될 수 있다.
주변 회로부(P)는 제1 기판(10A)을, 셀부(C)는 제2 기판(10B)을 포함할 수 있다. 반도체 메모리 장치 또는 제1 기판(10A)에는 메인 영역(MR) 및 주변 영역(PR)이 정의될 수 있다. 제2 기판(10B)은 메인 영역(MR) 상에 배치될 수 있다.
주변 회로부(P)는 제1 기판(10A), 주변 회로 소자들(60), 하부 절연층(76) 및 하부 배선(90)을 포함할 수 있다. 주변 회로 소자들(60)은 도 1의 주변 회로(200)를 구성할 수 있다.
주변 회로(도 1의 200)의 로우 디코더(도 1의 210)에 포함되는 패스 트랜지스터들(PTR)은 제1 기판(10A)의 주변 영역(PR) 상에 배치될 수 있다.
하부 절연층(76)은 제1 기판(10A) 상에 주변 회로 소자들(60)을 덮도록 형성될 수 있다. 하부 배선(90)은 하부 절연층(76) 내에 배치되며 주변 회로 소자들(60)의 적어도 하나에 전기적으로 연결될 수 있다.
셀부(C)는 하부 절연층(76) 상에 배치될 수 있다. 셀부(C)는 제2 기판(10B), 메모리 블록들(BLK), 연결 배선들(40), 비트 라인들(BL), 소스 라인 패드들(SLP), 소스 라인들(SL) 및 제1 내지 제3 절연층(70,72,74)을 포함할 수 있다.
제2 기판(10B)은 메인 영역(MR)의 하부 절연층(76)의 상면 위에 배치될 수 있다. 제2 기판(10B)에는 웰 영역(12)이 형성될 수 있다. 제2 기판(10B)의 웰 영역(12)에는 공통 소스 영역(14)이 형성될 수 있다.
제2 기판(10B)을 제외한 셀부(C)에 포함되는 나머지 구성 요소들은, 도 11을 참조로 하여 설명된 것들과 실질적으로 동일하므로 동일한 구성에 대한 반복된 설명은 생략하기로 한다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 단면도이다. 도 13에는 연결 배선(40), 제2 컨택(C2) 및 제3 컨택(C3)이 각각 하나씩인 것으로 도시되어 있으나, 단면상에 하나씩만 나타나 있는 것을 뿐이며 실제로는 복수개씩 형성되어 있는 것으로 이해되어야 할 것이다.
도 13을 참조하면, 연결 배선들(40)이 주변 회로부(P)의 하부 절연층(76) 내에 배치될 수 있다. 연결 배선들(40)은 하부 절연층(76) 내에 마련된 하부 배선들(90) 중 적어도 하나와 동일한 층에 배치될 수 있다.
연결 배선들(40) 각각의 일단부는 대응하는 비트 라인의 제1 비트 라인 단락(BLa)의 일단부과 수직 방향(VD)으로 중첩될 수 있고, 타단부는 대응하는 비트 라인의 제2 비트 라인 단락(BLb)의 일단부와 수직 방향(VD)으로 중첩될 수 있다.
연결 배선들(40)과 제1 비트 라인 단락들(BLa)간 중첩 부분들에는 제2 컨택들(C2)이 배치될 수 있다. 제2 컨택들(C2)은 연결 배선들(40)과 제1 비트 라인 단락들(BLa) 사이에서 수직 방향(VD)으로 제2 절연층(72), 제1 절연층(70), 메모리 블록(BLK), 제2 기판(10B) 및 하부 절연층(76)을 관통하여 연결 배선들(40)과 제1 비트 라인 단락들(BLa) 사이를 전기적으로 연결할 수 있다. 연결 배선들(40)과 제2 비트 라인 단락들(BLb)간 중첩 부분들에는 제3 컨택들(C3)이 배치될 수 있다. 제3 컨택들(C3)은 연결 배선들(40)과 제2 비트 라인 단락들(BLb) 사이에서 수직 방향(VD)으로 제2 절연층(72), 제1 절연층(70), 메모리 블록(BLK), 제2 기판(10B) 및 하부 절연층(76)을 관통하여 연결 배선들(40)과 제2 비트 라인 단락들(BLb)간을 전기적으로 연결할 수 있다.
제2 컨택들(C2) 및 제3 컨택들(C3)의 외벽에는 제2 측벽 절연막(82)이 형성될 수 있다. 제2 측벽 절연막(82)은 제2 컨택들(C2) 및 제3 컨택들(C3)의 외벽을 감싸는 스트로우 또는 실리더 쉘 형상을 가질 수 있다. 제2 컨택들(C2) 및 제3 컨택들(C3)은 제2 측벽 절연막(82)에 의해 메모리 블록(BLK)의 게이트 전극층들(20) 및 제2 기판(10B)과 전기적으로 분리될 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 단면도이다. 도 14에는 연결 배선(40), 제2 컨택(C2), 제3 컨택(C3) 및 소스 라인 패드(SLP)가 각각 하나씩인 것으로 도시되어 있으나, 단면상에 하나씩만 나타나 있는 것을 뿐이며 실제로는 복수개씩 형성되어 있는 것으로 이해되어야 할 것이다.
연결 배선들(40)이 주변 회로부(P)의 하부 절연층(76) 내에 배치될 수 있다. 연결 배선들(40)은 하부 절연층(76) 내에 마련된 하부 배선들(90) 중 적어도 하나와 동일한 층에 배치될 수 있다.
소스 라인 패드들(SLP) 각각은 메모리 블록들(BLK) 중 적어도 어느 하나와 수직 방향(VD)으로 중첩될 수 있다. 소스 라인 패드들(SLP)과 중첩되는 메모리 블록들(BLK)의 부분에는 채널 구조체들(CH)이 배치되지 않을 수 있다. 채널 구조체들(CH)은 소스 라인 패드들(SLP)과 수직 방향(VD)으로 중첩되지 않을 수 있다.
소스 라인 패드들(SLP)과 중첩되는 메모리 블록들(BLK)의 부분에는 더미 채널 구조체들(DCH)이 배치될 수 있다. 더미 채널 구조체들(DCH)은 채널 구조체들(CH)과 동일한 피치로 배치될 수 있다. 더미 채널 구조체들(DCH)은 채널 구조체들(CH)과 같은 공정 단계에서 생성될 수 있다. 이러한 경우, 더미 채널 구조체들(DCH)은 채널 구조체들(CH)과 동일한 구조를 가질 수 있다.
소스 라인 패드들(SLP)과 중첩되는 메모리 블록들(BLK)의 부분에 더미 채널 구조체들(DCH)을 추가로 형성함에 따라서 채널 구조체들(CH) 형성을 위한 공정에서 패턴 밀도를 균일하게 유지시킬 수 있다. 따라서, 패턴 밀도의 불균일로 인한 공정 오류를 방지할 수 있다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 반도체 메모리 장치(610)와 메모리 컨트롤러(620)를 포함할 수 있다.
반도체 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 반도체 메모리 장치(610)를 제어하도록 구성될 것이다. 반도체 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 그룹(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 반도체 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 반도체 메모리 장치(610)와 인터페이싱한다. 프로세싱 그룹(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 반도체 메모리 장치(610)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 반도체 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 16은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 16을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740) 및 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 기판
10A; 제1 기판
10B: 제2 기판
100: 메모리 셀 어레이
BLK: 메모리 블록
DBLK: 더미 메모리 블록
BL: 비트 라인들
SLP: 소스 라인 패드들
SL: 소스 라인들
40: 연결 배선들

Claims (20)

  1. 기판 상에 배치되는 메모리 셀 어레이;
    상기 메모리 셀 어레이 상부에 배치되고 상기 기판의 상부면과 평행한 제1 방향으로 연장되며 각각 제1 비트 라인 단락 및 제2 비트 라인 단락으로 분리되는 복수의 비트 라인들;및
    상기 비트 라인들과 동일한 층에서 상기 비트 라인들의 제1 비트 라인 단락들과 제2 비트 라인 단락들 사이에 배치되며 상기 메모리 셀 어레이를 관통하는 제1 컨택들을 통해서 상기 기판에 연결되는 소스 라인 패드들;을 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 제1 컨택들의 외벽에 형성되어 상기 제1 컨택들과 상기 메모리 셀 어레이를 전기적으로 분리하는 제1 측벽 절연막을 더 포함하는 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 기판 상에 형성되며 상기 메모리 셀 어레이를 덮는 제1 절연층;
    상기 제1 절연층 상에 형성되며 상기 비트 라인들 및 상기 소스 라인 패드들을 지지하는 제2 절연층;및
    상기 제1 절연층 상에 배치되며 각각의 일단부가 상기 제2 절연층을 관통하는 제2 컨택을 통해 대응하는 비트 라인의 제1 비트 라인 단락에 연결되고, 각각의 타단부가 상기 제2 절연층을 관통하는 제3 컨택을 통해서 대응하는 비트 라인의 제2 비트 라인 단락에 연결되는 연결 배선들;을 더 포함하는 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 메모리 셀 어레이는,
    상기 기판의 상부면으로부터 상기 기판의 상부면과 직교하는 수직 방향으로 연장되며 상기 비트 라인들에 전기적으로 연결되는 복수의 채널 구조체들, 상기 기판 상에 상기 채널 구조체들과 인접하여 교대로 적층되는 복수의 게이트 전극층들 및 제1 층간절연층들을 각각 포함하는 복수의 메모리 블록들;
    상기 기판 상에 교대로 적층되는 복수의 더미 게이트 전극층들 및 제2 층간절연층들을 포함하는 더미 블록;을 포함하는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 소스 라인 패드들은 상기 더미 블록과 상기 수직 방향으로 중첩되고, 상기 제1 컨택들은 상기 더미 블록을 관통하는 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 더미 블록은 상기 기판의 상부면과 평행하고 상기 제1 방향과 교차되는 제2 방향으로 연장되며,
    상기 소스 라인 패드들은 상기 제2 방향을 따라서 배치되는 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 메모리 셀 어레이는,
    상기 기판의 상부면으로부터 상기 기판의 상부면과 직교하는 수직 방향으로 연장되며 상기 비트 라인들에 전기적으로 연결되는 복수의 채널 구조체들, 상기 기판 상에 상기 채널 구조체들과 인접하여 교대로 적층되는 복수의 게이트 전극층들 및 제1 층간절연막들을 각각 포함하는 복수의 메모리 블록들을 포함하는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 소스 라인 패드들 각각은 상기 메모리 블록들 중 적어도 하나와 상기 수직 방향으로 중첩되고, 상기 제1 컨택들은 상기 메모리 블록들 중 적어도 하나를 관통하는 반도체 메모리 장치.
  9. 제7 항에 있어서, 상기 메모리 블록들은 상기 기판의 상부면과 평행하고 상기 제1 방향과 교차되는 제2 방향으로 연장되며,
    상기 소스 라인 패드들은 상기 기판의 상부면과 평행하고 상기 제1 방향 및 상기 제2 방향과 교차되는 제3 방향을 따라서 배치되는 반도체 메모리 장치.
  10. 제1 기판, 상기 제1 기판 상에 배치되는 주변 회로 소자, 상기 제1 기판 상에 상기 주변 회로 소자를 덮도록 형성된 하부 절연층을 포함하는 주변 회로부;및
    상기 주변 회로부 상에 배치되는 셀부를 포함하며,
    상기 셀부는 상기 하부 절연층 상에 배치되는 제2 기판;
    상기 제2 기판 상에 배치되는 메모리 셀 어레이;
    상기 메모리 셀 어레이 상부에 배치되고 상기 제2 기판의 상부면과 평행한 제1 방향으로 연장되며 각각 제1 비트 라인 단락 및 제2 비트 라인 단락으로 분리되는 복수의 비트 라인들;및
    상기 비트 라인들과 동일 층에서 상기 비트 라인들의 제1 비트 라인 단락들 및 제2 비트 라인 단락들 사이에 배치되며 상기 메모리 셀 어레이를 관통하는 제1 컨택들을 통해서 상기 제2 기판에 연결되는 소스 라인 패드들;을 포함하는 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 기판 상에 형성되며 상기 메모리 셀 어레이를 덮는 제1 절연층;및
    상기 제1 절연막 상에 형성되며 상기 비트 라인들 및 상기 소스 라인 패드들을 지지하는 제2 절연층을 더 포함하는 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 제1 절연층 상에 배치되며 각각 일단부가 상기 제2 절연층을 관통하는 제2 컨택을 통해 대응하는 비트 라인의 제1 비트 라인 단락에 연결되고, 각각의 타단부가 상기 제2 절연층을 관통하는 제3 컨택을 통해서 대응하는 비트 라인의 제2 비트 라인 단락에 연결되는 연결 배선들을 더 포함하는 반도체 메모리 장치.
  13. 제10 항에 있어서, 상기 하부 절연층 내에 배치되며 각각 일단부가 상기 메모리 셀 어레이 및 상기 제2 기판을 관통하는 제2 컨택을 통해 대응하는 비트 라인의 제1 비트 라인 단락에 연결되고, 각각의 타단부가 상기 메모리 셀 어레이 및 상기 제2 기판을 관통하는 제3 컨택을 통해서 대응하는 비트 라인의 제2 비트 라인 단락에 연결되는 연결 배선들을 더 포함하는 반도체 메모리 장치.
  14. 제10 항에 있어서, 상기 메모리 셀 어레이는,
    상기 기판의 상부면으로부터 상기 기판의 상부면과 직교하는 수직 방향으로 연장되며 상기 비트 라인들에 전기적으로 연결되는 복수의 채널 구조체들, 상기 기판 상에 상기 채널 구조체들과 인접하여 교대로 적층되는 복수의 게이트 전극층들 및 제1 층간절연막들을 각각 포함하는 복수의 메모리 블록들;및
    상기 기판 상에 교대로 적층되는 복수의 더미 게이트 전극층들 및 제2 층간절연막들을 포함하는 더미 블록;을 포함하는 반도체 메모리 장치.
  15. 제14 항에 있어서, 상기 소스 라인 패드들은 상기 더미 블록과 상기 수직 방향으로 중첩되고, 상기 제1 컨택들은 상기 더미 블록을 관통하는 반도체 메모리 장치.
  16. 제10 항에 있어서, 상기 메모리 셀 어레이는,
    상기 기판의 상부면으로부터 상기 기판의 상부면과 직교하는 수직 방향으로 연장되며 상기 비트 라인들에 전기적으로 연결되는 복수의 채널 구조체들, 상기 기판 상에 상기 채널 구조체들과 인접하여 교대로 적층되는 복수의 게이트 전극층들 및 제1 층간절연막들을 각각 포함하는 복수의 메모리 블록들을 포함하는 반도체 메모리 장치.
  17. 제16 항에 있어서, 상기 채널 구조체들은 상기 수직 방향으로 상기 소스 라인 패드들과 중첩되지 않는 반도체 메모리 장치.
  18. 제17 항에 있어서, 상기 메모리 블록들 각각은 상기 수직 방향으로 상기 소스 라인 패드들과 중첩되는 위치에서 상기 게이트 전극층들 및 상기 제1 층간절연막들을 관통하며 상기 비트 라인들에 연결되지 않는 더미 구조체들을 더 포함하는 반도체 메모리 장치.
  19. 제18 항에 있어서, 상기 더미 구조체들은 상기 채널 구조체들과 동일한 피치로 배열되는 반도체 메모리 장치.
  20. 메인 영역 및 상기 메인 영역과 제1 방향으로 인접하여 배치되는 주변 영역이 정의된 기판;
    상기 기판의 메인 영역 상에 배치되는 메모리 셀 어레이;
    상기 기판의 주변 영역 상에 배치되는 패스 트랜지스터들;
    상기 메모리 셀 어레이 상부에 배치되고 상기 제1 방향으로 연장되며 각각 제1 비트 라인 단락 및 제2 비트 라인 단락으로 분리되는 복수의 비트 라인들;및
    상기 비트 라인들과 동일한 층에서 상기 비트 라인들의 제1 비트 라인 단락들과 제2 비트 라인 단락들 사이에 배치되며 상기 메모리 셀 어레이를 관통하는 제1 컨택들을 통해서 상기 기판에 연결되는 소스 라인 패드들;을 포함하는 반도체 메모리 장치.







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