CN110098193A - 三维结构的半导体存储器装置 - Google Patents

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Abstract

三维结构的半导体存储器装置。一种半导体存储器装置包括：存储器单元阵列，该存储器单元阵列设置在基板上；多条位线，所述多条位线设置在所述存储器单元阵列上，每条位线沿着与所述基板的顶表面平行的第一方向延伸并且被划分成第一位线段和第二位线段；以及多个源极线焊盘，所述多个源极线焊盘在所述位线的所述第一位线段和所述位线的所述第二位线段之间与所述位线设置在同一层。

Description

三维结构的半导体存储器装置
技术领域
各个实施方式总体上涉及半导体存储器装置，并且更具体地，涉及包括三维结构的存储器单元阵列的半导体存储器装置。
背景技术
为了满足消费者需要的优异性能和低费用，需要提高半导体存储器装置的集成度。二维或平面存储器装置极大地受精细图案形成技术水平的影响，因为其集成度是由单位存储器单元所占据的面积确定的。然而，因为使图案小型化需要高成本的设备，因此进一步增加二维半导体存储器装置集成度的可能性会受到限制。
为了克服这种限制，已经开发出其中单位存储器单元按三维阵列设置的三维半导体存储器装置。
发明内容
在一个实施方式中，一种半导体存储器装置可以包括：存储器单元阵列，该存储器单元阵列设置在基板上；多条位线，所述多条位线设置在所述存储器单元阵列上，每条位线沿着与所述基板的顶表面平行的第一方向延伸并且被划分成第一位线段和第二位线段；以及多个源极线焊盘，所述多个源极线焊盘在所述位线的所述第一位线段和所述位线的所述第二位线段之间与所述位线设置在同一层。
在一个实施方式中，一种半导体存储器装置可以包括外围电路部件和设置在所述外围电路部件上的单元部件(cell unit)。外围电路部件可以包括第一基板、设置在所述第一基板上的外围电路元件以及在所述第一基板上覆盖所述外围电路元件的底部绝缘层。所述单元部件可以包括：第二基板，该第二基板设置在所述底部绝缘层上；存储器单元阵列，该存储器单元阵列设置在所述第二基板上；多条位线，所述多条位线设置在所述存储器单元阵列上并且沿着与所述基板的顶表面平行的第一方向延伸，所述多条位线各自被划分成第一位线段和第二位线段；以及源极线焊盘，所述源极线焊盘在所述位线的所述第一位线段和所述位线的所述第二位线段之间与所述位线设置在同一层，并且通过穿过所述存储器单元阵列的第一接触件与所述基板连接。
在一个实施方式中，一种半导体存储器装置可以包括：基板，该基板具有主区域和外围区域，所述外围区域沿着与第一方向交叉的第二方向与所述主区域邻近地设置；存储器单元阵列，该存储器单元阵列设置在所述基板的所述主区域上；传输晶体管(passtransistor)，所述传输晶体管设置在所述基板的所述外围区域上；多条位线，所述多条位线设置在所述存储器单元阵列上并且沿着第一方向延伸，每条位线被划分成第一位线段和第二位线段；以及源极线焊盘，所述源极线焊盘在所述位线的所述第一位线段和所述位线的所述第二位线段之间与所述位线设置在同一层，并且通过穿过所述存储器单元阵列的第一接触件与所述基板连接。
在一个实施方式中，一种半导体存储器装置可以包括：存储器单元阵列，该存储器单元阵列设置在基板上；多条位线，所述多条位线设置在所述存储器单元阵列上，每条位线沿着与所述基板的顶表面平行的第一方向延伸，其中，以规则的间隔分隔开地形成多个切割区域，每个切割区域被形成有至少两条邻近的位线并且每条位线被切割成第一位线段和第二位线段；以及多个源极线焊盘，所述多个源极线焊盘在相应切割区域中在被切割的所述位线的所述第一位线段和所述第二位线段之间与所述位线设置在同一层。
对于本发明所属领域的普通技术人员，根据下面结合附图进行的描述，本发明的这些和其它特征和优点将变得清楚。
附图说明
图1是例示按照实施方式的存储器装置的示例的框图。
图2是例示图1中示出的存储器单元阵列的示例的电路图。
图3是例示按照实施方式的半导体存储器装置的示例的俯视图。
图4是例示图3中的位线的放大后的切割部分的俯视图。
图5是沿着图3的线A-A’和线B-B’截取的截面图。
图6是例示按照实施方式的半导体存储器装置的示例的俯视图。
图7是例示按照实施方式的半导体存储器装置的示例的截面图。
图8是例示按照实施方式的半导体存储器装置的示例的截面图。
图9是示意性地例示按照实施方式的半导体存储器装置的示例的俯视图。
图10是例示图9中的位线的放大后的切割部分的俯视图。
图11是沿着图9的线C-C’和线D-D’截取的截面图。
图12是例示按照实施方式的半导体存储器装置的示例的截面图。
图13是例示按照实施方式的半导体存储器装置的示例的截面图。
图14是例示按照实施方式的半导体存储器装置的示例的截面图。
图15是示意性地例示包括按照实施方式的半导体存储器装置的存储器系统的简化框图。
图16是示意性地例示包括按照实施方式的半导体存储器装置的计算系统的简化框图。
具体实施方式
下文中，以下将通过实施方式的各种示例参照附图来描述三维结构的半导体存储器装置。在下面参照附图描述的实施方式中，实质上相同的元件将被赋予相同的名称和相同的附图标记，并且将省略对相同元件的重复描述。
在描述本公开时，当确定对已知相关技术的详细描述可能使本公开的主旨模糊时，将省略对其的详细描述。
虽然可以使用诸如第一和第二这样的术语来描述各种组件，但是这些组件不受这些术语的限制，并且这些术语仅用于将组件与其它组件区分开。
本文中使用的术语只是出于描述特定实施方式的目的，而不旨在限制本发明。如本文中使用的，单数形式也旨在包括复数形式，除非上下文另外清楚指示。
还应该理解，术语“包括”、“包括有”、“包含”和“包含有”当在本说明书中使用时，指明存在所述元件，而不排除存在或添加一个或更多个其它元件。如本文中使用的，术语“和/或”包括一个或更多个关联的所列项的任何和全部组合。
在下面的描述中，阐述了众多具体细节，以便提供对本发明的更全面的理解。本发明可在没有这些具体细节中的一些或全部的情况下实践。在其它情形下，熟知的处理结构和/或处理没有被详细描述，以免不必要地混淆本发明。
还要注意，在一些情形下，如对于相关领域的技术人员将清楚的，与一个实施方式结合描述的特征或元件可被单独地使用或者与另一个实施方式的其它特征或元件结合地使用，除非另外具体指示。图1是例示按照实施方式的存储器装置的示例的框图。
参照图1，根据实施方式的存储器装置可以包括存储器单元阵列100和外围电路200。外围电路200可以包括行解码器210、页缓冲器电路220、控制逻辑230、电压发生器240、列解码器250和输入/输出缓冲器260。
存储器单元阵列100可以包括多个存储器块BLK1至BLKn。存储器块BLK1至BLKn中的每一个可以包括多个单元串。所述多个单元串中的每一个可以包括层叠在基板上的多个存储器单元。存储器单元可以是非易失性存储器单元。
存储器单元阵列100可以通过行线RL与行解码器210联接。行线RL可以包括一条或更多条漏极选择线、多条字线和一条或更多条源极选择线。存储器单元阵列100可以通过多条位线RL与页缓冲器电路220联接。行线RL可以与相应的存储器块BLK1至BLKn联接。位线BL可以与多个存储器块BLK1至BLKn共同联接。
行解码器210可以响应于从控制逻辑230接收的行地址RADD而选择存储器单元阵列100的存储器块BLK1至BLKn中的任一个。行解码器210可以将诸如来自电压发生器240的编程电压Vpgm、通过电压Vpass和读电压Vread这样的操作电压传输到与所选择的存储器块联接的行线RL。为了将操作电压传输到行线RL，行解码器210可以包括传输晶体管电路。传输晶体管电路中的每一个可以包括多个传输晶体管。
页缓冲器电路220可以包括通过位线BL与存储器单元阵列100联接的多个页缓冲器PB。页缓冲器PB可以根据存储器装置的操作模式作为写驱动器或感测放大器进行操作。在编程操作中，多个页缓冲器PB可以锁存通过输入/输出缓冲器260和列解码器250接收的数据DATA，并且响应于来自控制逻辑230的控制信号而施加用于将数据DATA存储在与位线BL联接的所选择的存储器单元中所需的电压。在读操作中，多个页缓冲器PB可以通过位线BL读出存储在所选择的存储器单元中的数据DATA，并且通过列解码器250和输入/输出缓冲器260输出所读出的数据DATA。在擦除操作中，多个页缓冲器PB可以使位线BL浮置。
控制逻辑230可以将通过输入/输出缓冲器260接收的地址ADD中的行地址RADD输出到行解码器210，并且可以将地址ADD中的列地址CADD输出到列解码器250。控制逻辑230可以响应于通过输入/输出缓冲器260接收的命令CMD而控制页缓冲器电路220和电压发生器240来访问所选择的存储器单元。
电压发生器240可以产生半导体存储器装置中所需的各种电压。例如，电压发生器240可以产生编程电压Vpgm、通过电压Vpass、诸如所选择的读电压和未选择的读电压这样的读电压Vread。
列解码器250可以响应于来自控制逻辑230的列地址CADD而将程序数据输入到页缓冲器电路220。
图2是例示图1中示出的存储器单元阵列的示例的等效电路图。
参照图2，存储器单元阵列100可以包括多个单元串CSTR。单元串CSTR联接在多条位线BL和多条公共源极线CSL之间。
单元串CSTR中的每一个可以包括串联联接在对应的位线BL和对应的公共源极线CSL之间的漏选择晶体管DST、多个存储器单元MC和源选择晶体管SST。
可以在公共源极线CSL和位线BL之间提供源极选择线SSL、多条字线WL和漏极选择线DSL。漏选择晶体管DST的栅极端子可以分别与对应的漏极选择线DSL联接。存储器单元MC的栅极端子可以分别与对应的字线WL联接。源选择晶体管SST的栅极端子可以分别与对应的源极选择线SSL联接。
漏选择晶体管DST的漏极端子可以与对应的位线BL联接。漏选择晶体管DST的源极端子可以与最上面的存储器单元MC的漏极端子联接。源选择晶体管SST的漏极端子可以与最下面的存储器单元MC联接。源选择晶体管SST的源极端子可以与对应的公共源极线CSL联接。
当信号通过漏极选择线DSL施加到漏选择晶体管DST的栅极端子时，通过位线BL施加的信号被传输到串联联接的存储器单元MC，据此可以执行数据读或写操作。当信号通过源极选择线SSL被施加到源选择晶体管SST的栅极端子时，可以执行去除存储在存储器单元MC中的所有数据的擦除操作。
虽然图2例示了其中每个单元串CSTR中包括一个漏选择晶体管DST和一个源选择晶体管SST的结构，但是要注意，实施方式不限于此，每个单元串CSTR可以包括多个漏选择晶体管DST或/和多个源选择晶体管SST。
下文中，在附图中，从基板的顶表面垂直突出的方向被定义为垂直方向VD，而与基板的顶表面平行且彼此交叉的两个方向分别被定义为第一方向FD和第二方向SD。第一方向FD可以对应于位线的延伸方向，第二方向SD可以对应于行线的延伸方向。第一方向FD和第二方向SD可以彼此基本上垂直地相交。在附图中，箭头所指示的方向和与其相反的方向表示同一方向。
图3是例示按照实施方式的半导体存储器装置的示例的俯视图。图4是例示图3中的位线的放大后的切割部分的俯视图。在图3中，出于简化附图的缘故，省略了图4中的连接线40以及与其连接的图4中的接触件C2和C3。
参照图3，提供了包括主区域MR和外围区域PR的基板10。外围区域PR可以沿着第二方向SD与主区域MR的一个侧边缘邻近地设置。虽然未示出，但是外围区域PR可以沿着第二方向SD与主区域MR的两个侧边缘邻近地设置。
可以在基板10的主区域MR中设置存储器单元阵列100。可以在外围区域PR中设置外围电路元件。外围电路元件可以包括图1中的行解码器210的传输晶体管电路211。
存储器单元阵列100可以包括多个存储器块BLK和一个或更多个虚设块DBLK。可以沿着第一方向FD设置存储器块BLK。可以沿着第一方向FD在两个邻近的存储器块BLK之间设置虚设块DBLK。
可以沿着第一方向FD在主区域MR的中心部分中设置虚设块DBLK。虽然以上提到的实施方式描述了在主区域MR的中心部分中设置一个虚设块DBLK的情况，但是要注意，实施方式不限于此，虚设块的数目和定位可以按设计选择而改变。例如，在该实施方式的变型中，虚设块DBLK可以设置在主区域MR的边缘中，或者多个虚设块可以沿着第一方向FD设置在主区域MR中。
存储器块BLK中的每一个可以包括多个沟道结构CH和多个栅电极层20。沟道结构CH可以从基板10的顶表面沿着垂直方向VD延伸。栅电极层20可以沿着垂直方向VD层叠在基板10上并且与沟道结构CH邻近地设置。栅电极层20中的每一个可以沿着第一方向FD和第二方向SD延伸。
沟道结构CH可以沿着第一方向FD和第二方向SD彼此分开设置。沟道结构CH的数目和布置可以不同地改变。例如，如图3中所示，沟道结构CH可以沿着第一方向FD和第二方向SD按Z字形图案设置。两个邻近的存储器块BLK的沟道结构CH的布置可以如图3中所示是对称的，但是实施方式不限于此。
存储器块BLK中的每一个的栅电极层20可以沿着第二方向SD延伸。存储器块BLK中的每一个的栅电极层20可以沿着第二方向SD以彼此不同的长度延伸，以在栅电极层20的两端形成台阶部分。
虚设块DBLK可以包括沿着垂直方向VD层叠的多个虚设栅电极层30。虚设栅电极层30可以沿着第二方向SD延伸。虚设栅电极层20可以沿着第二方向SD以彼此不同的长度延伸，以在栅电极层20的两端形成台阶部分。虚设块DBLK中包括的虚设栅电极层30的数目可以与存储器块BLK中的每一个中包括的虚设栅电极层30的数目基本上相同。
传输晶体管电路211可以分别对应于存储器块BLK。传输晶体管电路211中的每一个可以包括多个传输晶体管PTR。传输晶体管电路211中的每一个中包括的传输晶体管PTR的数目可以与对应存储器块BLK的栅电极层20的数目基本上相同。每个传输晶体管PTR与存储器块BLK的相应栅电极层20连接，以用于将来自电压发生器(参见图1的240)的操作电压传输到对应存储器块BLK的栅电极层20。传输晶体管电路211中的每一个中包括的传输晶体管PTR可以沿着第二方向SD设置，并且共享沿着第二方向SD延伸的栅电极64。
随着半导体存储器装置的容量变得更大并且集成度更高，层叠的栅电极层20的数目增加，因此，传输晶体管电路211中的每一个中包括的传输晶体管PTR的数目也增加，以与层叠的栅电极层20的数目匹配。如果传输晶体管电路211中的每一个中包括的传输晶体管PTR的数目增加，则由于传输晶体管PTR所占据的面积，外围区域PR的在第二方向SD上的长度增加。在这种情况下，半导体存储器装置的在第二方向SD上的长度可以大于可封装尺寸。因此，在最大可封装尺寸的限制内，为了增加半导体存储器装置的容量和集成度，可能需要减小半导体存储器装置的在第二方向SD上的长度。
本文中描述了能够减小半导体存储器装置的在第二方向SD上的长度由此促成半导体存储器装置的容量更大并且集成度更高的本发明的各个实施方式。
参照图3和图4，位线BL可以设置在存储器块BLK和虚设块DBLK上。位线BL可以沿着第一方向FD延伸并且沿着第二方向SD设置。位线BL可以沿着第二方向以规则的空间间隔分隔开。位线BL可以通过沿着垂直方向VD延伸的位线接触件BLC与沟道结构CH连接。沿着第一方向FD设置成单行的所有沟道结构CH可以与单条位线BL共同连接。所有位线BL可以具有基本上相同的宽度。所有位线BL可以彼此分隔开基本上相同的距离。例如，位线BL中的每一条可以具有第一宽度W1。两条邻近的位线BL可以分隔开第一分隔距离D1。在本文中将第一节距定义为第一宽度W1和第一分隔距离D1之和。
位线中的一条或更多条可以是切割位线，即，实体上被划分成两个位线段的位线。虽然该实施方式描述了位线中的仅一些可以是切割位线的情况，但是要注意，实施方式不限于此。例如，在所描述的实施方式的变型中，所有位线BL都可以是切割位线。
当从切割部分观看时，被切割的位线BL中的每一条可以包括沿着第一方向FD在相反的方向上延伸的第一位线段BLa和第二位线段BLb。切割部分可以在垂直方向VD上与虚设块DBLK交叠。每条位线BL的第一位线段BLa的一端可以在垂直方向VD上与虚设块DBLK的一端交叠，第二位线段BLb的一端可以在垂直方向VD上与虚设块DBLK的另一端交叠。当从虚设块DBLK观看时，单条位线BL的第一位线段BLa和第二位线段BLb可以沿着第一方向FD在相反的方向上延伸。
可以在第一位线段BLa和第二位线段BLb之间的被切割的位线BL的空间中设置源极线焊盘SLP。可以沿着第二方向SD连续地切割两条或更多条邻近的位线BL，从而形成用于源极线焊盘的空间。源极线焊盘SLP中的每一个可以设置在被连续切割的位线BL的第一位线段BLa和第二位线段BLb之间的空间中。
源极线焊盘SLP可以在垂直方向VD上与虚设块DBLK交叠。源极线焊盘SLP可以沿着作为虚设块DBLK的延伸方向的第二方向SD设置。
源极线焊盘SLP中的每一个的在第二方向SD上的宽度可以大于位线BL中的每一条的宽度。在一个实施方式中，当每条位线BL都具有第一宽度W1并且邻近的位线BL之间的间隔具有第一分隔距离D1时，源极线焊盘SLP中的每一个的在第二方向SD上的宽度可以被定义为第一宽度W1的四倍和第一分隔距离D1的三倍之和。在图4中所描述的实施方式中，四条连续的位线被切割，以形成用于源极线焊盘的空间，然而，实施方式不限于此。
源极线SL可以设置在位线BL和源极线焊盘SLP上。源极线SL可以沿着第二方向SD延伸，并且可以在垂直方向VD上与源极线焊盘SLP交叠。
第四接触件C4可以设置在源极线SL和源极线焊盘SLP之间的交叠部分中。第四接触件C4可以在源极线焊盘SLP和源极线SL之间沿着垂直方向VD延伸，并且可以电连接源极线SL和源极线焊盘SLP。
可以在位线BL下方提供与被切割的位线BL对应的连接线40。连接线40中的每一条的一端可以在垂直方向VD上与对应位线BL的第一位线段BLa交叠，并且连接线40中的每一条的另一端可以在垂直方向VD上与对应位线BL的第二位线段BLb交叠。
连接线40中的每一条的在第二方向SD上的宽度可以大于位线BL中的每一条的在第二方向SD上的宽度。邻近的连接线40之间的在第二方向SD上的间隔可以大于邻近的位线BL之间的在第二方向SD上的间隔。例如，如果位线BL中的每一条的在第二方向SD上的宽度是第一宽度W1并且邻近的位线BL之间的在第二方向SD上的间隔是第一距离D1，则连接线40中的每一条的在第二方向SD上的宽度可以具有比第一宽度W1大的第二宽度W2，并且邻近的连接线40之间的在第二方向SD上的间隔可以具有比第一分隔距离D1大的第二分隔距离D2。在这种情况下，连接线40的节距可以大于位线BL的节距。连接线的节距可以优选地比位线的节距大约200％至约1600％。连接线可以具有与其节距成比例的厚度。因此，连接线的电阻可以随着节距增大而减小。连接线40可以基本上沿着第一方向FD延伸。连接线40中的一些可以具有第一方向FD的两端是弯曲部(弯头)的形状，其它一些连接线可以具有线形状。例如，弯曲部可以是90度的弯曲部。换句话讲，连接线40中的一些可以具有旋转90度的U形。因为连接线40中的一些可以具有旋转90度的U形，所以节距比位线BL大的连接线40能够在垂直方向VD上与第一位线段BLa和第二位线段BLb交叠地设置。然而，注意到，如图4中所示的连接线40的形状仅仅是示例，并且连接线的形状可以不限于上述的形状。
可以在连接线40和第一位线段BLa之间的交叠部分中分别设置第二接触件C2。第二接触件C2可以在连接线40和第一位线段BLa之间沿着垂直方向VD延伸，并且分别电连接连接线40和第一位线段BLa。可以分别在连接线40和第二位线段BLb之间的交叠部分中设置第三接触件C3。第三接触件C3可以在连接线40和第二位线段BLb之间沿着垂直方向VD延伸，并且分别电连接连接线40和第二位线段BLb。
以下，将参照图5更详细地描述按照本发明的实施方式的半导体存储器装置的配置。
图5是沿着图3的线A-A’和线B-B’截取的截面图。
参照图3至图5，存储器块BLK和虚设块DBLK可以设置在基板10的主区域MR中，并且传输晶体管PTR可以设置在基板10的外围区域PR中。
基板10可以由任何合适的材料制成，该材料包括选自包括单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在绝缘层上的单晶硅层和形成在绝缘层上的多晶硅层的组中的至少一种。
可以在基板10的主区域MR中提供阱层12。阱区12可以是掺杂有P型杂质的P型阱。阱区12可以是N型阱。阱区12可以被实现为在垂直方向VD上交叠的P型阱和N型阱。
存储器块BLK中的每一个可以包括从基板10的顶表面沿着第一方向FD延伸的多个沟道结构CH、多个栅电极层20和多个第一层间绝缘层22。所述多个栅电极层20和所述多个第一层间绝缘层22交替地层叠在基板10上。第一层间绝缘层22可以由任何合适的材料制成。例如，第一层间绝缘层22可以由硅氧化物层制成或者包括硅氧化物层。
沟道结构CH中的每一个可以包括沟道层50以及设置在沟道层50和栅电极层20之间的栅绝缘层52。沟道层50可以由包括多晶硅或单晶硅的任何合适的材料制成，并且在其一些区域中还可以包含诸如P型杂质(例如，硼(B))这样的杂质。沟道层50可以具有柱的形状。沟道层50可以具有完全填充直至其中心的实心圆柱体的形状。虽然未示出，但是沟道层50可以具有含有敞口的中心区域的管的形状。可以在沟道层的敞口的中心区域中形成掩埋绝缘层。
栅绝缘层50可以具有围绕沟道层50的外壁的吸管或圆柱形壳体的形状。虽然未示出，但是栅绝缘层50可以包括从沟道层50的外壁起依次层叠的隧穿绝缘层、电荷储存层和阻挡层。隧穿绝缘层可以由硅氧化物、铪氧化物、铝氧化物、锆氧化物或钽氧化物制成，或者包含硅氧化物、铪氧化物、铝氧化物、锆氧化物或钽氧化物。电荷储存层可以由硅氮化物、硼氮化物、硅硼氮化物或掺杂有杂质的多晶硅制成，或者包含硅氮化物、硼氮化物、硅硼氮化物或掺杂有杂质的多晶硅。阻挡层可以由硅氧化物、硅氮化物、铪氧化物、铝氧化物、锆氧化物和钽氧化物的单层或层叠层制成，或者包含硅氧化物、硅氮化物、铪氧化物、铝氧化物、锆氧化物和钽氧化物的单层或层叠层。在一些实施方式中，栅绝缘层50可以具有其中氧化物层、氮化物层和氧化物层依次层叠的ONO(氧化物-氮化物-氧化物)层叠结构。
在栅电极层20当中，从最下面的栅电极层20起的至少一个层可以被用作源极选择线SSL，并且从最上面的栅电极层20起的至少一个层可以被用作漏极选择线DSL。源极选择线SSL和漏极选择线DSL之间的栅电极层20可以形成字线WL1～WL4。可以在源极选择线SSL围绕沟道结构CH的地方形成源选择晶体管，可以在字线WL1～WL4围绕沟道结构CH的地方形成存储器单元，并且可以在漏极选择线DSL围绕沟道结构CH的地方形成漏选择晶体管。通过上述结构，可以配置各自包括沿着沟道结构CH中的每一个设置的源选择晶体管、存储器单元和漏选择晶体管的多个单元串。
在图5中示出的实施方式中，四条字线WL1至WL4被示出为是层叠的。然而，字线的数目不限于此。例如，8、16、32或64条字线可以沿着垂直方向VD层叠。在图5中示出的实施方式中，源极选择线SSL和漏极选择线DSL中的每一条沿着垂直方向VD设置在一层中。然而，源极选择线(SSL)和/或漏极选择线(DSL)可以沿着垂直方向VD设置在两层或更多层中。
虚设块DBLK可以包括沿着垂直方向VD层叠的多个虚设栅电极层30和多个第二层间绝缘层32。虚设块DBLK中包括的虚设栅电极层32的数目可以与存储器块BLK中的每一个中包括的栅电极层20的数目基本上相同。虚设栅电极层30可以分别与栅电极层20设置在同一层。可以在同一处理步骤中形成设置在同一层的栅电极层20和虚设栅电极层30。设置在同一层的栅电极层20和虚设栅电极层30的厚度和材料可以相同。
虚设块DBLK中包括的第二层间绝缘层32的数目可以与存储器块BLK中的每一个中包括的第一层间绝缘层22的数目基本上相同。第二层间绝缘层32可以分别与第一层间绝缘层22设置在同一层。可以在同一处理步骤中生成设置在同一层的第一层间绝缘层22和第二层间绝缘层32。设置在同一层的第一层间绝缘层22和第二层间绝缘层32的高度和材料可以相同。
传输晶体管PTR中的每一个可以包括含有层叠在基板10上的栅绝缘层62和层叠在栅绝缘层62上的栅电极64的栅结构、在栅结构的两侧的设置在基板10上的源和漏区66以及设置在栅结构的两个侧表面处的栅间隔体68。
可以在基板10上设置第一绝缘层70以覆盖存储器块BLK、虚设块DBLK和传输晶体管PTR的侧表面和顶表面。第一绝缘层70可以由诸如硅氧化物这样的绝缘材料制成，或者包含诸如硅氧化物这样的绝缘材料。
可以分别在沟道结构CH上设置导电焊盘54。导电焊盘54可以分别与沟道结构CH的沟道层50电连接。导电焊盘36可以由掺杂有杂质的硅材料制成，或者包含掺杂有杂质的硅材料。例如，导电焊盘36可以由N型硅制成，或者包含N型硅。
第二绝缘层72可以设置在第一绝缘层70上，并且可以覆盖导电焊盘54的侧表面和顶表面。第二绝缘层72可以由诸如硅氧化物这样的绝缘材料制成，或者包含诸如硅氧化物这样的绝缘材料。
位线BL可以设置在第二绝缘层72上。可以在位线BL下方设置通过第二绝缘层72与导电焊盘54连接的位线接触件BLC。位线BL可以通过位线接触件BLC和导电焊盘54与沟道结构CH的沟道层50电连接。
可以在预定区域中对位线进行切割。在该实施方式中，可以切割虚设块DBLK上方的位线。当从虚设块DBLK观看时，被切割的位线BL中的每一条可以包括沿着第一方向FD在相反的方向上延伸的第一位线段BLa和第二位线段BLb。第一位线段BLa的一端可以在垂直方向VD上与虚设块DBLK的一端交叠，并且第二位线段BLb的一端可以在垂直方向VD上与虚设块DBLK的另一端交叠。
当从虚设块DBLK观看时，单条位线BL中包括的第一位线段BLa和第二位线段BLb可以沿着第一方向FD在相反的方向上延伸。
源极线焊盘SLP可以设置在位线BL的第一位线段BLa和第二位线段BLb之间的第二绝缘层72上。源极线焊盘SLP可以在通过将位线BL进行切割而设置的空间中与位线BL设置在同一层。
与被切割的位线BL对应的连接线40可以设置在第一绝缘层70上。连接线40中的每一条的一端可以在垂直方向VD上与对应位线BL的第一位线段BLa交叠，并且连接线40中的每一条的另一端可以在垂直方向VD上与对应位线BL的第二位线段BLb交叠。连接线40的侧表面和顶表面可以被第二绝缘层72覆盖。
可以分别在连接线40和第一位线段BLa之间的交叠部分中设置第二接触件C2。第二接触件C2可以穿过第二绝缘层72，并且电连接连接线40和第一位线段BLa。可以分别在连接线40和第二位线段BLb之间的交叠部分中设置第三接触件C3。第三接触件C3可以穿过第二绝缘层72，并且电连接连接线40和第二位线段BLb。也就是说，被切割的位线BL中的每一条的第一位线段BLa和第二位线段BLb可以通过第二接触件C2、连接线40和第三接触件C3进行电连接。
源极线焊盘SLP中的每一个可以通过第一接触件C1与基板10电连接。第一接触件C1可以在垂直方向VD上穿过第二绝缘层72、连接线40、第一绝缘层70和虚设块DBLK，并且电连接在源极线焊盘SLP和基板10之间。可以在第一接触件C1的外壁处设置第一侧壁绝缘层80。第一侧壁绝缘层80可以具有围绕第一接触件C1中的每一个的外壁的吸管或圆柱形壳体的形状。第一接触件C1可以通过第一侧壁绝缘层80与虚设块DBLK的连接线40和虚设栅电极层30电隔离。虽然未示出，但是第一接触件C1可以设置在连接线40之间。在这种情况下，第一接触件C1可以不穿过连接线40。
可以在基板10的阱区12中在第一接触件C1下方形成公共源极区14。当阱区12是掺杂有p型杂质的区域时，公共源极区14可以是掺杂有高掺杂n型杂质的杂质区。相反地，当阱区12是掺杂有n型杂质的区域时，公共源极区14可以是掺杂有高掺杂p型杂质的杂质区。阱区12和公共源极区14可以形成p-n结。
第三绝缘层74可以设置在第二绝缘层72上，并且覆盖位线BL和源极线焊盘SLP的侧表面和顶表面。源极线SL可以设置在第三绝缘层74上。源极线SL可以在垂直方向VD上与源极线焊盘SLP交叠。源极线SL可以通过穿过第三绝缘层74的第四接触件C4与源极线焊盘SLP电连接。源极线SL可以通过第四接触件C4、源极线焊盘SLP和第一接触件C1与基板10的公共源极区14连接，并且可以将源电压传输到公共源极区14。
图6是例示按照实施方式的半导体存储器装置的示例的俯视图。
参照图6，为了在位线BL上的源极线SL和基板10的公共源极区之间构建电路径连接，与有效数据的存储无关的虚设位线DBL设置在与位线BL相同的层中，并且能够设置连接源极线SL和虚设位线DBL的接触件C以及连接虚设位线DBL和基板10的公共源极区的接触件(未示出)。
随着电子组件的尺寸减小，所需的半导体封装的尺寸日益减小。为了能够制造尺寸小的封装，必须制造尺寸比特定规格小的半导体存储器装置。当将虚设位线DBL添加到主区域MR时，主区域MR的在第二方向SD上的长度增大，使得外围区域PR的在第二方向SD上的长度应该相应减小。然而，当外围区域PR的在第二方向SD上的长度减小时，能够设置在外围区域PR中的传输晶体管PTR的数目减少。当传输晶体管PTR的数目减少时，存储器块BLK的层叠的栅电极层20的数目必然减少，这使得难以增加半导体存储器装置的容量和集成度。
为了稳定地向基板10供应源电压，必须增加源传输路径的数目，因此，必须增加虚设位线DBL的数目。然而，如果虚设位线DBL的数目增加，则主区域MR的在第二方向SD上的长度增大并且外围区域PR的在第二方向SD上的长度相应减小。随着外围区域PR的在第二方向SD上的长度减小，因此能够布置在外围区域PR中的传输晶体管PTR的数目减少，这使得难以增加半导体存储器装置的容量和集成度。
按照本发明的实施方式，位线被切割并且源极线焊盘被设置在由被切割的位线提供的空间中，并且可以配置源传输路径以用于通过源极线焊盘连接位线上的源极线和位线下方的基板。因此，由于不需要为了配置源传输路径而形成虚设位线，因此主区域MR的在第二方向SD上的尺寸能够减小，并且外围区域PR的在第二方向SD上的尺寸能够相应增大。因此，能够在外围区域PR中布置更多的传输晶体管并且增加存储器块的层叠的栅电极层的数目，使得能够提高存储器装置的集成度。
另外，由于能够在不增加面积的情况下增加源传输路径的数目，因此能够充分确保源传输路径的数目，并且能够提高半导体存储器装置的电特性。
图7是例示按照实施方式的半导体存储器装置的示例的截面图。
参照图7，半导体存储器装置可以具有PUC(单元下方外围(peri under cell))结构。包括存储器块BLK和虚设块DBLK的单元部件C设置在包括外围电路元件60的外围电路部件P上。
外围电路部件P可以包括第一基板10A，并且单元部件C可以包括第二基板10B。第一基板10A可以包含单晶硅。第二基板10A可以包含多晶硅。与以使用单晶硅基板的第一基板10A不同，第二基板10B可以包含形成在外围电路部件P的下绝缘层76上的多晶硅。
可以在半导体存储器装置或第一基板10A中限定主区域MR和外围区域PR。第二基板10B可以设置在主区域MR上。
外围电路部件P可以包括第一基板10A、外围电路元件60、下绝缘层76和下线90。外围电路元件60可以构造图1的外围电路200。
外围电路(参见图1的200)当中的行解码器(参见图1的210)的传输晶体管PTR可以设置在第一基板10A的外围区域PR上。
外围电路元件60可以包括平面晶体管。如果外围电路元件60包括平面晶体管，则它们可以包括包含层叠在第一基板10A上的栅绝缘层62和栅电极64的栅结构、在栅结构的两侧的设置在第一基板10A上的源/漏区66以及设置在栅结构的两个侧表面处的栅间隔体68。
下绝缘层76可以设置在第一基板10A上，并且可以覆盖外围电路元件60。下绝缘层76可以由诸如硅氧化物这样的绝缘材料制成，或者包含诸如硅氧化物这样的绝缘材料。下线90可以设置在下绝缘层76中，并且可以与一个或更多个外围电路元件60电连接。
单元部件C可以设置在下绝缘层76上。单元部件C可以包括第二基板10B、存储器块BLK、虚设块DBLK、连接线40、位线BL、源极线焊盘SLP、源极线SL以及第一绝缘层70、第二绝缘层72和第三绝缘层74。
第二基板10B可以设置在主区域MR的下绝缘层76的顶表面上。可以在第二基板10B中提供阱区12。公共源极区14可以形成在第二基板10B的阱区12中。
包括在单元部件C中的除了第二基板10B之外的其余组件与参照图5描述的组件基本上相同，所以将省略对相同组件的重复描述。
图8是例示按照实施方式的半导体存储器装置的示例的截面图。虽然在图8中的横截面上只示出了一条连接线40、一个第二接触件C2和一个第三接触件C3，但是要注意，可以包括多条连接线40、多个第二接触件C2和多个第三接触件C3。
参照图8，连接线40可以设置在外围电路部件P的下绝缘层76中。连接线40可以与下绝缘层76中的下线90设置在同一层。
连接线40中的每一条的一端可以在垂直方向VD上与对应位线BL的第一位线段BLa交叠，并且连接线40中的每一条的另一端可以在垂直方向VD上与对应位线BL的第二位线段BLb交叠。
可以分别在连接线40和第一位线段BLa之间的交叠部分中设置第二接触件C2。第二接触件C2可以在连接线40和第一位线段BLa之间沿着垂直方向VD穿过第二绝缘层72、第一绝缘层70、虚设块DBLK、第二基板10B和下绝缘层76，并且电连接连接线40和第一位线段BLa。可以分别在连接线40和第二位线段BLb之间的交叠部分中设置第三接触件C3。第三接触件C3可以在连接线40和第二位线段BLb之间沿着垂直方向VD穿过第二绝缘层72、第一绝缘层70、虚设块DBLK、第二基板10B和下绝缘层76，并且电连接连接线40和第二位线段BLb。
可以在第二接触件C2和第三接触件C3的外壁处设置第二侧壁绝缘层82。第二侧壁绝缘层82可以具有围绕第二接触件C2和第三接触件C3中的每一个的外壁的吸管或圆柱形壳体的形状。第二接触件C2和第三接触件C3可以通过第二侧壁绝缘层82与虚设块DBLK的虚设栅电极层30和第二基板10B电隔离。
图9是示意性地例示按照实施方式的半导体存储器装置的示例的俯视图。图10是图9中的位线的放大后的切割部分的俯视图。
参照图9和图10，可以提供包括主区域MR和外围区域PR的基板10。在图9中，出于简化附图的缘故，省略了图10中的连接线40以及图10中的与连接线40连接的接触件C2和C3。
存储器单元阵列100可以设置在基板10的主区域MR中。
存储器单元阵列100可以包括多个存储器块BLK。在该实施方式中，存储器单元阵列100可以不包括如图3和图4中所示的虚设块DBLK。存储器块BLK可以沿着第一方向FD设置。存储器块BLK中的每一个可以包括多个沟道结构CH和多个栅电极层20。
位线BL可以设置在存储器块BLK上。位线BL可以沿着第一方向FD延伸并且可以沿着第二方向SD以规则的空间间隔设置。
位线中的一条或更多条可以是切割位线。虽然该实施方式描述了位线中的仅一些可以是切割位线的情况，但是实施方式不限于此。例如，在实施方式的变型中，所有位线BL都可以是切割位线。
当从切割部分观看时，被切割的位线BL中的每一条可以包括沿着第一方向FD在相反的方向上延伸的第一位线段BLa和第二位线段BLb。可以在第一位线段BLa和第二位线段BLb之间的空间中设置源极线焊盘SLP。
可以沿着第二方向SD连续地切割两条或更多条邻近的位线BL。源极线焊盘SLP中的每一个可以设置在被连续切割的位线BL的第一位线段BLa和第二位线段BLb之间的空间中。
源极线焊盘SLP中的每一个可以在垂直方向VD上与存储器块BLK中的一个交叠。在图9的实施方式中，虽然源极线焊盘SLP中的每一个被示出为只与一个存储器块交叠，但是本发明不限于此，源极线焊盘SLP中的每一个可以与两个或更多个存储器块BLK交叠。
源极线焊盘SLP可以被形成为沿着与基板10的顶表面平行并且与第一方向FD和第二方向SD交叉的第三方向TD的轴线居中对准。位线BL的切割部分可以根据源极线焊盘SLP的位置而变化。
源极线SL可以设置在位线BL和源极线焊盘SLP上。源极线SL可以沿着第二方向SD延伸，并且可以在垂直方向VD上与源极线焊盘SLP交叠。
第四接触件C4可以分别设置在源极线SL和源极线焊盘SLP之间的交叠部分中。第四接触件C4可以在源极线焊盘SLP和源极线SL之间沿着垂直方向VD延伸，并且可以电连接源极线SL和源极线焊盘SLP。
可以在位线BL下方设置与被切割的位线BL对应的连接线40。连接线40中的每一条的一端可以在垂直方向VD上与对应位线BL的第一位线段BLa交叠，并且连接线40中的每一条的另一端可以在垂直方向VD上与对应位线BL的第二位线段BLb交叠。
可以分别在连接线40和第一位线段BLa之间的交叠部分中设置第二接触件C2。第二接触件C2可以在连接线40和第一位线段BLa之间沿着垂直方向VD延伸，并且电连接连接线40和第一位线段BLa。可以分别在连接线40和第二位线段BLb之间的交叠部分中设置第三接触件C3。第三接触件C3可以在连接线40和第二位线段BLb之间沿着垂直方向VD延伸，并且电连接连接线40和第二位线段BLb。
可以在基板10的外围区域PR中设置与存储器块BLK中的每一个对应的多个传输晶体管电路211。传输晶体管电路211中的每一个可以包括多个传输晶体管PTR。
以下，将参照图11更详细地描述按照本发明的实施方式的半导体存储器装置的配置。
图11是沿着图9的线C-C’和线D-D’截取的截面图。
参照图9至图11，可以在基板10的主区域MR中提供阱层12。阱区12可以是掺杂有P型杂质的P型阱。阱区12可以是N型阱。阱区12可以被实现为在垂直方向VD上交叠的P型阱和N型阱。
可以在基板10的主区域MR上提供存储器块BLK。
存储器块BLK中的每一个可以包括从基板10的顶表面沿着第一方向FD延伸的多个沟道结构CH、多个栅电极层20和多个第一层间绝缘层22。多个栅电极层20和多个第一层间绝缘层22交替地层叠在基板10上。
可以在基板10的外围区域PR中设置传输晶体管PTR。
可以在基板10上设置第一绝缘层70，并且第一绝缘层70可以覆盖栅电极层20、第一层间绝缘层22和传输晶体管PTR的侧表面和顶表面。
可以分别在沟道结构CH上设置导电焊盘54。可以在第一绝缘层70上设置第二绝缘层72，并且第二绝缘层72覆盖导电焊盘54的侧表面和顶表面。
位线BL可以设置在第二绝缘层72上。可以在位线BL下方设置通过第二绝缘层72与导电焊盘54连接的位线接触件BLC。位线BL可以通过位线接触件BLC和导电焊盘54与沟道结构CH的沟道层50电连接。
可以在预定区域中对位线BL进行切割。当从切割部分观看时，被切割的位线BL中的每一条可以包括沿着第一方向FD在相反的方向上延伸的第一位线段BLa和第二位线段BLb。
源极线焊盘SLP可以设置在位线BL的第一位线段BLa和第二位线段BLb之间的第二绝缘层72上。源极线焊盘SLP可以在通过对位线BL进行切割而提供的空间中与位线BL设置在同一层。
源极线焊盘SLP中的每一个可以在垂直方向VD上与存储器块BLK中的一个或更多个交叠。沟道结构CH可以不设置在存储器块BLK的与源极线焊盘SLP交叠的部分中。沟道结构CH可以在垂直方向VD上与源极线焊盘SLP不交叠。
第一接触件C1可以穿过源极线焊盘SLP中的每一个下方的第二绝缘层72、第一绝缘层70和存储器块BLK。可以在基板10的阱区12中在第一接触件C1下方形成公共源极区14。公共源极区14可以与第一接触件C1电连接。
与被切割的位线BL对应的连接线40可以设置在第一绝缘层70上。连接线40中的每一条的一端可以在垂直方向VD上与对应位线BL的第一位线段BLa交叠，并且连接线40中的每一条的另一端可以在垂直方向VD上与对应位线BL的第二位线段BLb交叠。
可以在连接线40的一端和第一位线段BLa的一端之间的交叠部分中设置第二接触件C2。第二接触件C2可以穿过第二绝缘层72，并且电连接连接线40和第一位线段BLa。可以分别在连接线40和第二位线段BLb之间的交叠部分中设置第三接触件C3。第三接触件C3可以穿过第二绝缘层72，并且电连接连接线40和第二位线段BLb。因此，被切割的位线BL中的每一条的第一位线段BLa和第二位线段BLb可以通过第二接触件C2、连接线40和第三接触件C3电连接。
可以在第二绝缘层72上设置第三绝缘层74，并且第三绝缘层74覆盖位线BL和源极线焊盘SLP的侧表面和顶表面。源极线SL可以设置在第三绝缘层74上。源极线SL可以在垂直方向VD上与源极线焊盘SLP交叠。源极线SL可以通过穿过第三绝缘层74的第四接触件C4与源极线焊盘SLP电连接。
源极线SL中的每一条可以通过第四接触件C4、源极线焊盘SLP和第一接触件C1与公共源极区14电连接，并且将源电压传输到公共源极区14。
图12是例示按照实施方式的半导体存储器装置的示例的截面图。
参照图12，根据该实施方式的半导体存储器装置可以具有PUC(单元下方外围)结构。包括存储器块BLK的单元部件C设置在包括外围电路元件60的外围电路部件P上。
外围电路部件P可以包括第一基板10A，并且单元部件C可以包括第二基板10B。可以在半导体存储器装置或第一基板10A中限定主区域MR和外围区域PR。第二基板10B设置在主区域MR上。
外围电路部件P可以包括第一基板10A、外围电路元件60、下绝缘层76和下线90。外围电路元件60可以构造图1的外围电路200。
外围电路200当中的行解码器(参见图1的200)的传输晶体管PTR可以设置在第一基板10A的外围区域PR上。
下绝缘层76可以设置在第一基板10A上，并且可以覆盖外围电路元件60。下线90可以设置在下绝缘层76中，并且可以与一个或更多个外围电路元件60电连接。
单元部件C可以设置在下绝缘层76上。单元部件C可以包括第二基板10B、存储器块BLK、连接线40、位线BL、源极线焊盘SLP、源极线SL以及第一绝缘层70、第二绝缘层72和第三绝缘层74。
第二基板10B可以设置在主区域MR的下绝缘层76的顶表面上。可以在第二基板10B中提供阱区12。公共源极区14可以形成在第二基板10B的阱区12中。
包括在单元部件C中的除了第二基板10B之外的其余组件与参照图11描述的组件基本上相同，因此将省略对相同组件的重复描述。
图13是例示按照实施方式的半导体存储器装置的示例的截面图。虽然在图13中的横截面上仅示出了一条连接线40、一个第二接触件C2和一个第三接触件C3，但是要注意，在该实施方式中可以包括多条连接线40、多个第二接触件C2和多个第三接触件C3。
参照图13，连接线40可以设置在外围电路部件P的下绝缘层76中。连接线40可以在下绝缘层76中与下线90设置在同一层。
连接线40中的每一条的一端可以在垂直方向VD上与对应位线BL的第一位线段BLa交叠，并且连接线40中的每一条的另一端可以在垂直方向VD上与对应位线BL的第二位线段BLb交叠。
可以在连接线40和第一位线段BLa之间的交叠部分中设置第二接触件C2。第二接触件C2可以在连接线40和第一位线段BLa之间沿着垂直方向VD穿过第二绝缘层72、第一绝缘层70、存储器块BLK、第二基板10B和下绝缘层76，并且电连接连接线40和第一位线段BLa。可以在连接线40和第二位线段BLb之间的交叠部分中设置第三接触件C3。第三接触件C3可以在连接线40和第二位线段BLb之间沿着垂直方向VD穿过第二绝缘层72、第一绝缘层70、存储器块BLK、第二基板10B和下绝缘层76，并且电连接连接线40和第二位线段BLb。
可以在第二接触件C2和第三接触件C3的外壁处设置第二侧壁绝缘层82。第二侧壁绝缘层82可以具有围绕第二接触件C2和第三接触件C3中的每一个的外壁的吸管或圆柱形壳体的形状。第二接触件C2和第三接触件C3可以通过第二侧壁绝缘层82与存储器块BLK的栅电极层20和第二基板10B电隔离。
图14是例示按照实施方式的半导体存储器装置的示例的截面图。虽然在图14中的横截面上仅示出了一条连接线40、一个第二接触件C2、一个第三接触件C3和源极线焊盘SLP，但是要注意，在该实施方式中可以包括多条连接线40、多个第二接触件C2、多个第三接触件C3和多个源极线焊盘SLP。
参照图14，连接线40可以设置在外围电路部件P的下绝缘层76中。连接线40可以在下绝缘层76中与下线90设置在同一层。
源极线焊盘SLP中的每一个可以与存储器块BLK中的一个或更多个交叠。可以在存储器块BLK的与源极线焊盘SLP交叠的部分中不设置沟道结构CH。沟道结构CH可以在垂直方向VD上与源极线焊盘SLP不交叠。
可以在存储器块BLK的与源极线焊盘SLP交叠的部分中设置虚设沟道结构DCH。虚设沟道结构DCH可以具有与沟道结构CH相同的节距。虚设沟道结构DCH可以在与沟道结构CH相同的处理步骤中形成。虚设沟道结构DCH可以具有与沟道结构CH相同的结构。
由于在存储器块BLK的与源极线焊盘SLP交叠的部分中附加地形成了虚设沟道结构DCH，因此能够在用于形成沟道结构CH的处理中均匀地保持图案密度。因此，能够防止由于图案密度的不均匀而造成的处理错误。
图15是示意性地例示包括按照本发明的实施方式的存储器装置的存储器系统的简化框图。
参照图15，存储器系统600可以包括半导体存储器装置610和存储控制器620。
半导体存储器装置610可以包括如上所述的按照本发明的实施方式的存储器装置，并且可以按上述方式进行操作。存储控制器620可以控制半导体存储器装置610。例如，半导体存储器装置610和存储控制器620的组合可以被配置为存储器卡或固态盘(SSD)。存储控制器620可以包括SRAM 621、中央处理单元(CPU)622、主机接口623、ECC块624和存储器接口625。
SRAM 621可以被用作CPU 622的工作存储器。主机接口623可以包括可以与存储器系统600联接的主机的数据交换协议。
ECC块624可以检测并纠正从半导体存储器装置610读取的数据中包含的错误。
存储器接口625可以与半导体存储器装置610通过接口连接。CPU 622可以执行用于存储控制器620的数据交换的总体控制操作。
虽然未示出，但是对于本领域的技术人员而言将变得显而易见的是，存储器系统600还可以被提供有存储用于与主机进行接口连接的代码数据的ROM。半导体存储器装置610可以被提供为由多个闪存存储器芯片构成的多芯片封装。
存储器系统600可以用作出错概率低的可靠性高的储存介质。以上提到的非易失性存储器装置可以被提供用于诸如固态盘(SSD)这样的存储器系统。存储控制器620可以通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(高速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强小型盘接口)协议和IDE(集成装置电子器件)协议等这样的各种接口协议中的一种与外部装置(例如，主机)进行通信。
图16是示意性地例示包括按照本发明的实施方式的存储器装置的计算系统的简化框图。
参照图16，根据实施方式的计算系统700可以包括与系统总线760电联接的存储器系统710、微处理器(或CPU)720、RAM 730、用户接口740、诸如基带芯片组这样的调制解调器750。在实施方式中，计算系统700可以是移动装置，在这种情况下，可以附加地提供用于供应计算系统700的操作电压的电池(未示出)。虽然在附图中未示出，但是对于本领域的技术人员而言应该变得显而易见的是，计算系统700还可以包括应用芯片组、COMS图像传感器(CIS)、移动DRAM等。例如，存储器系统710可以被配置为使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。另外，作为示例，存储器系统710可以被配置为融合闪存存储器(例如，NAND或NOR闪存存储器)。
要注意的是，上述实施方式可以不仅通过装置和方法来实现，而且可以通过执行与每个实施方式的配置对应的一个或多个功能的程序或上面记录有该程序的记录介质来实现。实施方式所属领域的技术人员可以容易地通过对上述实施方式的描述来推导此实现方式。
虽然已经出于例示性目的描述了各个实施方式，但是本领域技术人员将清楚的是，可在不脱离所附的权利要求限定的本公开的精神和范围的情况下进行各种改变和修改。
相关申请的交叉引用
本申请要求于2018年1月29日提交的韩国专利申请No.10-2018-0010499的优先权，该韩国专利申请的全部内容以引用方式并入本文中。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，该存储器单元阵列设置在基板上；
多条位线，所述多条位线设置在所述存储器单元阵列上，每条位线沿着与所述基板的顶表面平行的第一方向延伸并且被划分成第一位线段和第二位线段；以及
多个源极线焊盘，所述多个源极线焊盘在所述位线的所述第一位线段和所述位线的所述第二位线段之间与所述位线设置在同一层。
2.根据权利要求1所述的半导体存储器装置，
其中，所述源极线焊盘通过穿过所述存储器单元阵列的相应的第一接触件与所述基板连接。
3.根据权利要求2所述的半导体存储器装置，该半导体存储器装置还包括：
侧壁绝缘层，该侧壁绝缘层设置在多个所述第一接触件中的每一个的外壁处并且将所述第一接触件和所述存储器单元阵列电隔离；
第一绝缘层，该第一绝缘层设置在所述基板上并且覆盖所述存储器单元阵列；
第二绝缘层，该第二绝缘层设置在所述第一绝缘层上并且支承所述位线和所述源极线焊盘；以及
多条连接线，所述多条连接线设置在所述第一绝缘层上，所述多条连接线中的每一条的一端通过第二接触件与对应位线的所述第一位线段连接，并且所述多条连接线中的每一条的另一端通过第三接触件与所述对应位线的所述第二位线段连接。
4.根据权利要求3所述的半导体存储器装置，其中，所述存储器单元阵列包括：
多个存储器块，所述多个存储器块中的每一个包括沟道结构、多个栅电极层和多个第一层间绝缘层，所述沟道结构沿着与所述基板的顶表面垂直的垂直方向从所述基板的顶表面延伸并且电连接到所述位线，所述多个栅电极层和所述多个第一层间绝缘层交替地层叠在所述基板的上方并且与所述沟道结构邻近；以及
虚设块，该虚设块包括交替地层叠在所述基板的上方的多个虚设栅电极层和多个第二层间绝缘层。
5.根据权利要求4所述的半导体存储器装置，其中，所述源极线焊盘在所述垂直方向上与所述虚设块交叠，并且所述第一接触件穿过所述虚设块。
6.根据权利要求5所述的半导体存储器装置，其中，所述虚设块沿着与所述基板的顶表面平行并与所述第一方向交叉的第二方向延伸，并且所述源极线焊盘沿着所述第二方向设置。
7.根据权利要求1所述的半导体存储器装置，其中，所述存储器单元阵列包括多个存储器块，
其中，所述多个存储器块中的每一个包括：
沟道结构，所述沟道结构各自沿着与所述基板的顶表面垂直的垂直方向从所述基板的顶表面延伸并且与所述位线中的一条电连接；以及
多个栅电极层，所述多个栅电极层与多个第一层间绝缘层交替地层叠在所述基板的上方并且与所述沟道结构邻近。
8.根据权利要求7所述的半导体存储器装置，其中，所述源极线焊盘中的每一个在所述垂直方向上与所述多个存储器块中的至少一个存储器块交叠，并且第一接触件穿过所述多个存储器块中的所述至少一个存储器块。
9.根据权利要求7所述的半导体存储器装置，其中，所述存储器块沿着与所述基板的顶表面平行并与所述第一方向交叉的第二方向延伸，并且
所述源极线焊盘沿着与所述基板的顶表面平行并与所述第一方向和所述第二方向交叉的第三方向设置。
10.一种半导体存储器装置，该半导体存储器装置包括：
外围电路部件，该外围电路部件包括第一基板、设置在所述第一基板上的外围电路元件以及设置在所述第一基板上并覆盖所述外围电路元件的底部绝缘层；以及
单元部件，该单元部件设置在所述外围电路部件上，
其中，所述单元部件包括：
第二基板，该第二基板设置在所述底部绝缘层上；
存储器单元阵列，该存储器单元阵列设置在所述第二基板上；
多条位线，所述多条位线设置在所述存储器单元阵列上并且沿着与所述基板的顶表面平行的第一方向延伸，所述多条位线各自被划分成第一位线段和第二位线段；以及
源极线焊盘，所述源极线焊盘在所述位线的所述第一位线段和所述位线的所述第二位线段之间与所述位线设置在同一层，并且通过穿过所述存储器单元阵列的第一接触件与所述基板连接。
11.根据权利要求10所述的半导体存储器装置，该半导体存储器装置还包括：
第一绝缘层，该第一绝缘层设置在所述基板上并且覆盖所述存储器单元阵列；以及
第二绝缘层，该第二绝缘层设置在所述第一绝缘层上并且支承所述位线和所述源极线焊盘。
12.根据权利要求11所述的半导体存储器装置，该半导体存储器装置还包括：
设置在所述第一绝缘层上的多条连接线，所述多条连接线中的每一条的一端通过穿过所述第二绝缘层的第二接触件与对应位线的所述第一位线段连接，并且所述多条连接线中的每一条的另一端通过穿过所述第二绝缘层的第三接触件与所述对应位线的所述第二位线段连接。
13.根据权利要求10所述的半导体存储器装置，该半导体存储器装置还包括：
设置在所述底部绝缘层中的多条连接线，每条连接线的一端通过穿过所述存储器单元阵列和所述第二基板的第二接触件与对应位线的所述第一位线段连接，并且每条连接线的另一端通过穿过所述存储器单元阵列和所述第二基板的第三接触件与所述对应位线的所述第二位线段连接。
14.根据权利要求10所述的半导体存储器装置，其中，所述存储器单元阵列包括：
多个存储器块，每个存储器块包括沟道结构、多个栅电极层和多个第一层间绝缘层，所述沟道结构沿着与所述基板的顶表面垂直的垂直方向从所述基板的顶表面延伸并且电连接到所述位线，所述多个栅电极层和所述多个第一层间绝缘层交替地层叠在所述基板的上方并且与所述沟道结构邻近；以及
虚设块，该虚设块包括交替地层叠在所述基板的上方的多个虚设栅电极层和多个第二层间绝缘层。
15.根据权利要求14所述的半导体存储器装置，其中，所述源极线焊盘在所述垂直方向上与所述虚设块交叠，并且所述第一接触件穿过所述虚设块。
16.根据权利要求10所述的半导体存储器装置，其中，所述存储器单元阵列包括多个存储器块，
其中，所述多个存储器块中的每一个包括：
沟道结构、多个栅电极层和多个第一层间绝缘层，所述沟道结构沿着与所述基板的顶表面垂直的垂直方向从所述基板的顶表面延伸并且电连接到所述位线，所述多个栅电极层和所述多个第一层间绝缘层交替地层叠在所述基板的上方并且与所述沟道结构邻近。
17.根据权利要求16所述的半导体存储器装置，其中，所述沟道结构在所述垂直方向上不与所述源极线焊盘交叠。
18.根据权利要求17所述的半导体存储器装置，其中，所述存储器块中的每一个还包括虚设结构，所述虚设结构沿着所述垂直方向在与所述源极线焊盘交叠的位置处穿过所述栅电极层和所述第一层间绝缘层并且不与所述位线连接。
19.根据权利要求18所述的半导体存储器装置，其中，所述虚设结构被设置有与所述沟道结构相同的节距。
20.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，该存储器单元阵列设置在基板上；
多条位线，所述多条位线设置在所述存储器单元阵列上，每条位线沿着与所述基板的顶表面平行的第一方向延伸，
其中，以规则的间隔分隔开地形成多个切割区域，每个切割区域被形成有至少两条邻近的位线并且每条位线被切割成第一位线段和第二位线段；以及
多个源极线焊盘，所述多个源极线焊盘在相应切割区域中在被切割的所述位线的所述第一位线段和所述第二位线段之间与所述位线设置在同一层。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110707088A (zh) * 2019-09-03 2020-01-17 长江存储科技有限责任公司 一种三维存储器件及其制作方法
CN112018118A (zh) * 2020-07-21 2020-12-01 长江存储科技有限责任公司 3d存储器件及其存储结构和存储结构的控制方法
CN112530482A (zh) * 2019-09-19 2021-03-19 铠侠股份有限公司 半导体存储器装置
CN112543977A (zh) * 2020-11-18 2021-03-23 长江先进存储产业创新中心有限责任公司 用于3d pcm的用于提高线完整性和防止线崩塌的新颖分段式字线和位线方案
CN113257832A (zh) * 2020-02-12 2021-08-13 爱思开海力士有限公司 半导体存储器装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113270418B (zh) * 2019-08-13 2023-04-04 长江存储科技有限责任公司 具有源极结构的三维存储设备和用于形成其的方法
JP7177291B2 (ja) * 2019-10-14 2022-11-22 長江存儲科技有限責任公司 三次元メモリのためのセル電流測定
KR102650428B1 (ko) 2019-11-06 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210070472A (ko) 2019-12-04 2021-06-15 삼성전자주식회사 불휘발성 메모리 장치
KR20210077038A (ko) * 2019-12-16 2021-06-25 에스케이하이닉스 주식회사 3차원 반도체 메모리 장치
CN111211126B (zh) * 2020-01-13 2023-12-12 长江存储科技有限责任公司 三维存储器及其形成方法
JP2021114519A (ja) * 2020-01-17 2021-08-05 キオクシア株式会社 半導体記憶装置
KR20210093085A (ko) 2020-01-17 2021-07-27 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210098145A (ko) * 2020-01-31 2021-08-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
CN115274680A (zh) * 2020-04-14 2022-11-01 长江存储科技有限责任公司 具有背面互连结构的三维存储器件
EP4060669A1 (en) * 2021-03-16 2022-09-21 Samsung Electronics Co., Ltd. Nonvolatile memory device and operation method thereof
KR20220129378A (ko) 2021-03-16 2022-09-23 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
WO2022239199A1 (ja) * 2021-05-13 2022-11-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102544063A (zh) * 2010-12-31 2012-07-04 海力士半导体有限公司 非易失性存储器件及其制造方法
CN203178958U (zh) * 2013-02-27 2013-09-04 宸鸿科技(厦门)有限公司 触控面板
CN104062823A (zh) * 2014-06-06 2014-09-24 厦门天马微电子有限公司 一种阵列基板及显示装置
CN104932765A (zh) * 2015-07-03 2015-09-23 合肥鑫晟光电科技有限公司 一种电容触摸屏及其制备方法、触控装置
CN105117075A (zh) * 2015-09-24 2015-12-02 京东方科技集团股份有限公司 一种光触控基板、内嵌式触摸屏及显示装置
CN105242808A (zh) * 2015-10-20 2016-01-13 深圳市华星光电技术有限公司 一种触控显示装置
US20160056171A1 (en) * 2014-08-21 2016-02-25 Wanit MANOROTKUL Integrated circuit device including polycrystalline semiconductor film and method of manufacturing the same
US20160149004A1 (en) * 2014-11-25 2016-05-26 Sandisk Technologies Inc. 3D NAND With Oxide Semiconductor Channel

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100011311A (ko) 2008-07-24 2010-02-03 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그의 소거 방법
KR102179284B1 (ko) * 2014-05-12 2020-11-18 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 소거 방법
KR102234266B1 (ko) * 2014-07-23 2021-04-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102357992B1 (ko) 2015-05-26 2022-02-04 삼성전자주식회사 반도체 장치
KR102550575B1 (ko) 2016-01-26 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10553601B2 (en) * 2017-03-16 2020-02-04 Toshiba Memory Corporation Semiconductor memory including semiconductor oxide
KR102472376B1 (ko) * 2017-10-16 2022-12-01 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102544063A (zh) * 2010-12-31 2012-07-04 海力士半导体有限公司 非易失性存储器件及其制造方法
CN203178958U (zh) * 2013-02-27 2013-09-04 宸鸿科技(厦门)有限公司 触控面板
CN104062823A (zh) * 2014-06-06 2014-09-24 厦门天马微电子有限公司 一种阵列基板及显示装置
US20160056171A1 (en) * 2014-08-21 2016-02-25 Wanit MANOROTKUL Integrated circuit device including polycrystalline semiconductor film and method of manufacturing the same
US20160149004A1 (en) * 2014-11-25 2016-05-26 Sandisk Technologies Inc. 3D NAND With Oxide Semiconductor Channel
CN104932765A (zh) * 2015-07-03 2015-09-23 合肥鑫晟光电科技有限公司 一种电容触摸屏及其制备方法、触控装置
CN105117075A (zh) * 2015-09-24 2015-12-02 京东方科技集团股份有限公司 一种光触控基板、内嵌式触摸屏及显示装置
CN105242808A (zh) * 2015-10-20 2016-01-13 深圳市华星光电技术有限公司 一种触控显示装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110707088A (zh) * 2019-09-03 2020-01-17 长江存储科技有限责任公司 一种三维存储器件及其制作方法
CN110707088B (zh) * 2019-09-03 2022-10-11 长江存储科技有限责任公司 一种三维存储器件及其制作方法
CN112530482A (zh) * 2019-09-19 2021-03-19 铠侠股份有限公司 半导体存储器装置
CN112530482B (zh) * 2019-09-19 2024-04-12 铠侠股份有限公司 半导体存储器装置
CN113257832A (zh) * 2020-02-12 2021-08-13 爱思开海力士有限公司 半导体存储器装置
CN113257832B (zh) * 2020-02-12 2024-05-14 爱思开海力士有限公司 半导体存储器装置
CN112018118A (zh) * 2020-07-21 2020-12-01 长江存储科技有限责任公司 3d存储器件及其存储结构和存储结构的控制方法
CN112543977A (zh) * 2020-11-18 2021-03-23 长江先进存储产业创新中心有限责任公司 用于3d pcm的用于提高线完整性和防止线崩塌的新颖分段式字线和位线方案
WO2022104558A1 (en) * 2020-11-18 2022-05-27 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Novel segmented word line and bit line scheme for 3d pcm to improve line integrity and prevent line toppling

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Publication number Publication date
KR20190091672A (ko) 2019-08-07
CN110098193B (zh) 2023-11-21
US10680004B2 (en) 2020-06-09
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