CN109427813A - 三维结构的存储装置 - Google Patents

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Abstract

三维结构的存储装置。一种存储装置包括：基板；沟道结构，该沟道结构设置在所述基板上方并且沿着与所述基板的顶表面垂直的第一方向延伸；多条选通线，所述多条选通线包围所述沟道结构并且沿着所述第一方向叠置在所述基板上方；以及布线，该布线设置在与所述选通线中的至少一条相同的层处。

Description

三维结构的存储装置
技术领域
各个实施方式总体上涉及存储装置，并且更具体地，涉及包括三维结构的存储单元阵列的存储装置。
背景技术
半导体存储装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)这样的半导体实现的存储装置。半导体存储装置总体上被分类成易失性存储装置和非易失性存储装置。
易失性存储装置是当电力供应中断时丢失所存储的数据的存储装置。易失性存储装置包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储装置是当电力供应中断时保持所存储的数据的存储装置。非易失性存储装置包括闪存存储装置、只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)和电阻型存储装置(例如，相变RAM(PRAM)、铁电RAM(FRAM)和电阻型RAM(RRAM))。
为了满足消费者所要求的优异性能和低成本，非易失性存储装置的集成度正在增加。在二维或平面存储装置的情况下，通过由单位存储单元所占据的面积来确定集成度。因此，近来，已经开发出其中单位存储单元沿着垂直方向设置的三维结构的存储装置。
发明内容
在一实施方式中，一种存储装置可以包括：基板；沟道结构，该沟道结构设置在所述基板上方并且沿着与所述基板的顶表面垂直的第一方向延伸；多条选通线，所述多条选通线沿着所述第一方向叠置在所述基板上方，所述选通线包围所述沟道结构；以及至少一条布线，所述至少一条布线设置在与所述选通线中的至少一条相同的层处。
在一实施方式中，一种存储装置可以包括：基板；以及存储块，该存储块沿着与所述基板的顶表面垂直的第一方向叠置在所述基板上方。所述存储块包括：沟道结构，该沟道结构沿着所述第一方向延伸；至少一条源选择线、多条字线和至少一条漏选择线，所述至少一条源选择线、所述多条字线和所述至少一条漏选择线包围所述沟道结构并且沿着所述第一方向叠置；以及布线，该布线设置在与所述漏选择线相同的层处。
在一实施方式中，一种存储装置可以包括：基板；以及存储单元阵列，该存储单元阵列沿着与所述基板的顶表面垂直的第一方向叠置在所述基板上方。所述存储单元阵列包括：存储块，该存储块包括沟道结构和多条选通线，所述沟道结构沿着所述第一方向延伸，所述多条选通线包围所述沟道结构并且沿着所述第一方向叠置在所述基板上方；以及布线堆叠，该布线堆叠包括多条布线，所述多条布线沿着所述第一方向叠置在所述基板上方并且设置在分别与所述选通线相同的层处。
附图说明
图1是例示根据实施方式的存储装置的示例的表示的框图。
图2是例示图1中示出的存储块中的一个的示例的表示的电路图。
图3是例示根据实施方式的存储装置的存储块和行解码器的示意性配置的示例的表示的电路图。
图4是例示根据实施方式的存储装置的示例的表示的顶视图。
图5是沿着图4的线A-A’截取的截面图。
图6是沿着图4的线B-B’截取的截面图。
图7是沿着图4的线C-C’截取的截面图。
图8是例示根据实施方式的存储装置的示例的表示的截面图。
图9是例示根据实施方式的存储装置的示例的表示的顶视图。
图10是沿着图9的线D-D’截取的截面图。
图11是沿着图9的线E-E’和线F-F’截取的截面图。
图12是示意性地例示根据实施方式的包括存储装置的存储系统的简化框图。
图13是示意性地例示根据实施方式的包括存储装置的计算系统的框图。
具体实施方式
下文中，以下将通过实施方式的各种示例参照附图来描述三维结构的存储装置。
图1是例示根据实施方式的存储装置的示例的表示的框图。
参照图1，根据实施方式的存储装置可以包括存储单元阵列100和外围电路200。外围电路200可以包括行解码器210、页缓冲电路220、控制逻辑230、电压发生器240、列解码器250和输入/输出缓冲器260。
存储单元阵列100可以包括多个存储块BLK1至BLKn。存储块BLK1至BLKn中的每一个可以包括布置成3D配置的多个单元串。单元串中的每一个可以包括连续堆叠在基板上的多个存储单元。在实施方式中，存储单元可以是非易失性存储单元。
存储单元阵列100可以通过多条行线RL与行解码器210联接。行线RL可以包括至少一条漏选择线、多条字线和至少一条源选择线。存储单元阵列100可以通过多条位线BL与页缓冲电路220联接。多条行线RL可以与存储块BLK1至BLKn中的每一个联接。多条位线BL可以与多个存储块BLK1至BLKn共同联接。
行解码器210可以响应于从控制逻辑230所提供的行地址RADD而选择存储单元阵列100的存储块BLK1至BLKn当中的任一个。行解码器210可以将来自电压发生器240的操作电压(例如，编程电压(Vpgm)、通过电压(Vpass)和读电压(Vread))传送到与所选择的存储块联接的行线RL。特别地，在编程操作中，应该将高电平的操作电压提供到所选择的存储块的字线。为了传送高电压，行解码器210可以包括由高压晶体管构成的通过晶体管。
页缓冲电路220可以包括通过位线BL与存储单元阵列100联接的多个页缓冲器PB。页缓冲器PB可以根据操作模式作为写驱动器或感测放大器进行操作。在编程操作中，页缓冲器PB可以锁存通过输入/输出缓冲器260和列解码器250接收的数据DATA，并且响应于来自控制逻辑230的控制信号而将用于将数据DATA存储在所选择的存储单元中所需的电压施加到位线BL。在读操作中，页缓冲器PB可以通过位线BL读出存储在所选择的存储单元中的数据DATA，并且通过列解码器250和输入/输出缓冲器260将读出的数据DATA输出到外部。在擦除操作中，页缓冲器PB可以使位线BL浮置。
控制逻辑230可以响应于通过输入/输出缓冲器260接收的命令CMD和地址ADD而控制页缓冲电路220和电压发生器240以访问所选择的存储单元。控制逻辑230可以将来自地址ADD的行地址RADD输出到行解码器210，并且将来自地址ADD的列地址CADD输出到列解码器250。
电压发生器240可以产生存储装置中所需的各种电压。例如，电压发生器240可以产生编程电压、通过电压、选择读电压和未选择读电压。
列解码器250可以响应于来自控制逻辑230的列地址CADD而将程序数据输入到页缓冲电路220。
下文中，在附图中，从基板的顶表面垂直突出的方向被定义为第一方向FD，而与基板的顶表面平行且彼此交叉的两个方向分别被定义为第二方向SD和第三方向TD。第二方向SD和第三方向TD可以基本上彼此垂直地相交。在附图中，箭头所指示的方向和与其相反的方向表示同一方向。
图2是例示图1中示出的存储块中的任一个的示例的表示的电路图。
参照图2，存储块BLKi可以包括联接在多条位线BL和公共源线CSL之间的多个单元串CSTR。单元串CSTR可以沿着第一方向FD形成。
源选择线SSL、字线WL和漏选择线DSL可以沿着第一方向FD叠置在公共源极线CSL和位线BL之间。源选择线SSL、字线WL和漏选择线DSL可以沿着第二方向SD延伸。
位线BL可以沿着第二方向SD布置并且可以沿着第三方向TD延伸。多个单元串CSTR可以与位线BL中的每一条并联联接。单元串CSTR可以与公共源线CSL共同联接。也就是说，多个单元串CSTR可以联接在多条位线BL和一条公共源线CSL之间。
单元串CSTR中的每一个可以包括与公共源线CSL联接的源选择晶体管SST、与对应位线BL联接的漏选择晶体管DST和联接在源选择晶体管SST和漏选择晶体管DST之间的多个存储单元MC1至MC4。源选择晶体管SST、存储单元MC1至MC4和漏选择晶体管DST可以沿着第一方向FD串联联接。
源选择晶体管SST的栅极可与源选择线SSL联接。存储单元MC1至MC4的栅极可分别与对应的字线WL联接。漏选择晶体管DST的栅极可以分别与对应的漏选择线DSL联接。
虽然在图2的实施方式中例示了四条字线WL叠置，但是要注意，字线的叠置数目不限于此。例如，8条、16条、32条或64条字线可以沿着第一方向FD叠置。
虽然在图2的实施方式中例示了源选择线SSL沿着第一方向FD设置在一层处并且漏选择线DSL沿着第一方向FD设置在一层处，但是要注意，源选择线SSL或/和漏选择线DSL可以包括沿着第一方向FD的至少两个层。
图3是例示根据实施方式的存储装置的存储块和行解码器的示意性配置的示例的表示的电路图。
参照图3，行解码器210可以包括第一通过晶体管电路211A和第二通过晶体管电路211B、块解码器212和全局线控制器213。
可以为存储块BLK1至BLKn中的每一个设置第一通过晶体管电路211A和第二通过晶体管电路211B(参见图1)。可以为存储块BLK1至BLKn共同地设置块解码器212和全局线控制器213。
第一通过晶体管电路211A、块解码器212和全局线控制器213可以沿着第二方向SD设置在存储块BLKi的一侧(即，附图上的存储块BLKi的左侧)，并且第二通过晶体管电路211B可以沿着第二方向SD设置在存储块BLKi的另一侧(即，附图上的存储块BLKi的右侧)。
第一通过晶体管电路211A可以包括多个通过晶体管，例如，三个通过晶体管TR1至TR3。通过晶体管TR1至TR3可以将源选择线SSL和字线WL1和WL2与对应的全局行线GSSL、GWL1和GWL2联接。全局源选择线GSSL可以与通过晶体管TR1的漏极联接，并且源选择线SSL可以与通过晶体管TR1的源极联接。通过晶体管TR1可以将施加到全局源选择线GSSL的电压传送到源选择线SSL。全局字线GWL1和GWL2可以分别与通过晶体管TR2和TR3的漏极联接，并且字线WL1和WL2可以分别与通过晶体管TR2和TR3的源极联接。通过晶体管TR2和TR3可以将施加到全局字线GWL1和GWL2的电压传送到字线WL1和WL2。
第二通过晶体管电路211B可以包括多个通过晶体管，例如，三个晶体管TR4至TR6。通过晶体管TR4至TR6可以将字线WL3和WL4和漏选择线DSL与对应的全局行线GWL3、GWL4和GDSL联接。全局字线GWL3和GWL4可以分别与通过晶体管TR4和TR5的漏极联接，并且字线WL3和WL4可以分别与通过晶体管TR4和TR5的源极联接。通过晶体管TR4和TR5可以将施加到全局字线GWL3和GWL4的电压分别传送到字线WL3和WL4。全局漏选择线GDSL可以与通过晶体管TR6的漏极联接，并且源选择线DSL可以与通过晶体管TR6的源极联接。通过晶体管TR6可以将施加到全局源选择线GDSL的电压传送到漏选择线DSL。
块解码器212可以通过块字线BLKWL与第一通过晶体管电路211A和第二通过晶体管电路211B联接。块解码器212可以被提供来自电压发生器240(参见图1)的块选择信号，并且可以响应于控制逻辑230(参见图1)的控制而将电压发生器240所提供的块选择信号通过块字线BLKWL传送到第一通过晶体管电路211A和第二通过晶体管电路211B。
全局线控制器213可以通过全局行线GSSL、GWL1至GWL4和GDSL与第一通过晶体管电路211A和第二通过晶体管电路211B联接。全局线控制器213可以被提供来自电压发生器240的操作电压，并且可以响应于控制逻辑230的控制而将电压发生器240所提供的操作电压通过全局行线GSSL、GWL1至GWL4和GDSL传送到第一通过晶体管电路211A和第二通过晶体管电路211B。
第一通过晶体管电路211A和第二通过晶体管电路211B的通过晶体管TR1至TR6可以响应于来自块解码器212的块选择信号而将全局行线GSSL、GWL1至GWL4和GDSL与行线SSL、WL1至WL4和DSL电联接，并且可以将施加到全局行线GSSL、GWL1至GWL4和GDSL的操作电压传送到行线SSL、WL1至WL4和DSL。
图4是例示根据实施方式的存储装置的一部分的示例的表示的顶视图。
参照图4，存储装置或基板10可以包括单元区域CR、扩展区域ER1和ER2以及外围区域PR1和PR2。
扩展区域ER1和ER2可以沿着第二方向SD与单元区域CR的两个边缘相邻设置。下文中，为了便于说明，与单元区域CR的左边缘相邻设置的扩展区域将被定义为第一扩展区域ER1，而与单元区域CR的右区域相邻设置的扩展区域将被定义为第二扩展区域ER2。
外围区域PR1和PR2可以包括第一外围区域PR1和第二外围区域PR2。第一外围区域PR1可以沿着第二方向SD在基板10的周缘处与第一扩展区域ER1相邻地设置，并且第二外围区域PR2可以沿着第二方向SD在基板10的周缘处与第二扩展区域ER2相邻地设置。
存储块BLKi可以设置在单元区域CR以及第一扩展区域ER1和第二扩展区域ER2中。虽然为了例示的简化在图4中只例示了一个存储块，但要注意，存储单元阵列100(参见图1)中包括的多个存储块可以沿着第三方向TD设置在单元区域CR以及第一扩展区域ER1和第二扩展区域ER2中。
存储块BLKi可以包括沿着第一方向FD延伸的多个沟道结构CH、包围沟道结构CH并且沿着第一方向FD叠置的多条选通线20以及设置在与选通线20中的至少一条相同的层处的布线30。
沟道结构CH可以设置在单元区域CR中。沟道结构CH可以按沿着第二方向SD和第三方向TD彼此分开这样的方式设置。沟道结构CH可以沿着第三方向以Z字形样式布置。
选通线20可以设置在单元区域CR以及第一扩展区域ER1和第二扩展区域ER2中，并且可以沿着第二方向SD延伸。选通线20可以沿着第二方向SD横穿单元区域CR，使得选通线20中的每一条的一端设置在第一扩展区域ER1中，而另一端设置在第二扩展区域ER2中。
选通线20可以包括沿着第一方向FD依次叠置的至少一条源选择线SSL、多条字线WL1至WL4以及至少一条漏选择线DSL。
选通线20可以沿着第二方向SD延伸不同的长度，因此可以在第一扩展区域ER1和第二扩展区域ER2中形成第一台阶部和第二台阶部，即，从侧截面图看具有台阶的形式的部分。参见图5。
在一实施方式中，布线30可以设置在与漏选择线DSL相同的层。漏选择线DSL和布线30可以通过沿着第二方向SD延伸的切割图案CUT1而彼此分开。如图4中所示，在形成两个切割图案CUT1的情况下，可以在一个层中限定两条漏选择线DSL和一条布线30。图4中例示的切割图案CUT1、漏选择线DSL和布线30的数目只是出于例示目的，并且要注意，实施方式不限于此。
布线30可以设置在单元区域CR以及第一扩展区域ER1和第二扩展区域ER2中，并且可以沿着第二方向SD延伸。布线30可以沿着第二方向SD横穿单元区域CR，使得布线30的一端可以设置在第一扩展区域ER1中，而另一端可以设置在第二扩展区域ER2中。
位线BL可以设置在单元区域CR上。位线BL可以沿着第三方向TD延伸。沿着第三方向TD成一行设置的沟道结构CH可以与单条位线BL电联接。虽然为了例示的简化而在图4中只例示了一条位线BL，但是要注意，多条位线沿着第二方向SD布置。
第一通过晶体管电路211A和块解码器212可以设置在第一外围区域PR1中，并且第二通过晶体管电路211B可以设置在第二外围区域PR2中。虽然未示出，但是可以在第一外围区域PR1中附加地设置全局线控制器213(参见图3)。
局部行线51A可以通过接触件41A分别与源选择线SSL和字线WL1和WL2的左台阶部联接。局部行线51A可以沿着第二方向SD从第一扩展区域ER1延伸到第一外围区域PR1。局部行线51A可以通过接触件42A与包括在第一通过晶体管电路211A中的通过晶体管TR1至TR3的源极联接。
局部行线51B可以通过接触件41B分别与字线WL3和WL4和漏选择线DSL的右台阶部联接。局部行线51B可以沿着第二方向SD从第二扩展区域ER2延伸到第二外围区域PR2。局部行线51B可以通过接触件42B与包括在第二通过晶体管电路211B中的通过晶体管TR4至TR6的源极联接。
在一实施方式中，第一通过晶体管电路211A中包括的通过晶体管TR1至TR3可以共用一个栅极G1。类似地，第二通过晶体管电路211B中包括的通过晶体管TR4至TR6同样可以共用一个栅极G2。
可以在块解码器212上形成接触件61。块解码器212可以通过接触件61与第一顶布线71电联接。第一顶布线71可以沿着第二方向SD从第一外围区域PR1延伸到第一扩展区域ER1，并且可以被设置成在第一方向FD上与包括在第一通过晶体管电路211A中的通过晶体管TR1至TR3的栅极G1的一部分和设置在第一扩展区域ER1上的布线30的一端交叠。
可以在第一顶布线71和栅极G1之间的交叠部分处形成沿着第一方向FD延伸的接触件62。栅极G1可以通过接触件62与顶布线71联接。可以在第一顶布线71和布线30之间的交叠部分处形成沿着第一方向FD延伸的接触件63。布线30可以通过接触件63与第一顶布线71联接。
设置在第二扩展区域ER2上的布线30的另一端可以通过接触件64与第二顶布线72联接。第二顶布线72可以沿着第二方向SD从第二扩展区域ER2延伸到第二外围区域PR2，并且可以被设置成在第一方向FD上与包括在第二通过晶体管电路211B中的通过晶体管TR4至TR6的栅极G2的一部分交叠。可以在第二顶布线72和栅极G2之间的交叠部分处形成沿着第一方向FD延伸的接触件65。栅极G2可以通过接触件65与第二顶布线72电联接。
通过这些结构，通过晶体管TR1至TR3的栅极G1可以通过接触件62、第一顶布线71和接触件61与块解码器212电联接。另外，通过晶体管TR4至TR6的栅极G2可以通过接触件65、第二顶布线72、接触件64、布线30、接触件63、第一顶布线71和接触件61与块解码器212电联接。
以下，将另外参照图5至图7更详细地描述根据本公开的实施方式的存储装置的组件。图5是在第二方向SD上沿着图4的线A-A’截取的截面图，图6是在第三方向TD上沿着图4的线B-B’截取的截面图，并且图7是在第二方向SD上沿着图4的线C-C’截取的截面图。
参照图4至图7，基板10可以包含Si、Ge或SiGe。基板10可以包括多晶硅基板、绝缘体上硅(SOI)基板或绝缘体上锗(GeOI)基板。
可以在基板10中形成阱区11。可以在单元区域CR和第一扩展区域ER1中设置阱区11。虽然未示出，但是阱区11也可以设置在第二扩展区域ER2中。阱区11可以只设置在单元区域CR中，而可以不设置在第一外围区域PR1和第二外围区域PR2中。阱区11可以是掺杂有P型杂质的P型阱。阱区11可以是掺杂有N型杂质的N型阱。阱区11可以被实现为在第一方向FD上交叠的P型阱和N型阱。
存储块BLKi可以设置在基板10的单元区域CR以及第一扩展区域ER1和第二扩展区域ER2中。存储块BLKi可以包括沿着第一方向FD延伸的多个沟道结构CH、包围沟道结构CH并且沿着第一方向FD交替地叠置在基板10上的选通线20和第一介电层21以及设置在与选通线20中的至少一条相同的层处的布线30。
沟道结构CH可以设置在基板10的单元区域CR中。沟道结构CH中的每一个可以包括沟道层81和设置在沟道层81和选通线20之间的栅介电层82。沟道层81可以包含多晶硅或单晶硅，并且在一些区域中可以包含诸如硼(B)这样的P型杂质。
沟道层81可以具有中心区域敞口的管的形状。可以在沟道层81的敞口中心区域中形成掩埋介电层83。掩埋介电层83可以包含诸如硅氧化物这样的介电材料。在一实施方式中，沟道层81可以具有完全填充直至其中心的柱或实心圆柱的形状，并且在这种情况下，能够省略掩埋介电层83。
栅介电层82可以具有包围沟道层81的外壁的吸管或圆柱形壳体的形状。虽然未示出，但是栅介电层82可以包括从沟道层81的外壁起依次叠置的隧穿介电层、电荷存储层和阻挡层。隧穿介电层可以包含硅氧化物、铪氧化物、铝氧化物、锆氧化物或钽氧化物。电荷存储层可以包含氮化硅、硼氮化物、硼硅氮化物或掺杂有杂质的多晶硅。阻挡层可以包括硅氧化物、硅氮化物、铪氧化物、铝氧化物、锆氧化物和钽氧化物的单层或叠置层。在一些实施方式中，栅介电层82可以具有其中氧化物层、氮化物层和氧化物层依次叠置的ONO(氧化物-氮化物-氧化物)叠置结构。
选通线20可以设置在基板10的单元区域CR以及第一扩展区域ER1和第二扩展区域ER2中。选通线20可以包括至少一条源选择线SSL、多条字线WL和至少一条漏选择线DSL。源选择线SSL、字线WL和漏选择线DSL可以沿着第一方向FD依次叠置。选通线20可以包含金属材料或多晶硅。
可以在源选择线SSL包围沟道结构CH的地方形成源选择晶体管SST(参见图2)，可以在字线WL包围沟道结构CH的地方形成存储单元MC(参见图2)，并且可以在漏选择线DSL包围沟道结构CH的地方形成漏选择晶体管DST(参见图2)。通过上述结构，可以提供单元串，单元串各自包括沿着沟道结构CH中的每一个设置的源选择晶体管、存储单元和漏选择晶体管。
选通线20可以按沿着第二方向SD的长度从基板10的顶表面起逐渐减小的形状叠置。例如，如图5和图7中所示，选通线20可以按台阶状或金字塔形状叠置。由于该事实，在第一扩展区域ER1和第二扩展区域ER2上，选通线20中的每一条可以具有沿着第二方向SD从上层的选通线20伸出的台阶部。
在一实施方式中，布线30可以设置在与漏选择线DSL相同的层。漏选择线DSL和布线30可以通过沿着第二方向SD延伸的切割图案CUT1而分开。切割图案CUT1可以由诸如硅氧化物层这样的介电层构成。
可以在同一处理步骤中形成设置在同一层的漏选择线DSL和布线30。由于该事实，设置在同一层的漏选择线DSL和布线30的高度和材料可以彼此相同。
布线30可以叠置在最上面的字线WL4上，并且可以沿着第一方向FD与字线WL1至WL4和源选择线SSL交叠。布线30可以沿着作为选通线20的延伸方向的第二方向SD延伸。
块解码器212和第一通过晶体管电路211A可以设置在基板10的第一外围区域PR1上。虽然未示出，但是可以在第一外围区域PR1上附加地设置全局线控制器213(参见图3)。第二通过晶体管电路211B可以设置在基板10的第二外围区域PR2上。
包括在第一通过晶体管电路211A和第二通过晶体管电路211B中的通过晶体管TR1至TR6中的每一个可以包括栅结构、在基板10中在栅结构两侧形成的源极S和漏极D。栅结构包括依次叠置在基板10上的栅介电层Gox、栅极G1或G2和栅掩模层HM。
可以在基板10上形成第一层间介电层ILD1，第一层间介电层ILD1覆盖存储块BLKi、第一通过晶体管电路211A和第二通过晶体管电路211B以及块解码器212。第一层间介电层ILD1可以包含诸如例如硅氧化物层这样的介电层。
可以分别在沟道结构CH上形成焊盘部84。焊盘部84可以包含掺杂有杂质的多晶硅。位线接触件85可以通过第一层间介电层ILD1分别与焊盘部84联接。可以在第一层间介电层ILD1上形成与位线接触件85联接的位线BL。位线BL可以通过位线接触件85和焊盘部84与沟道结构CH联接。
在选通线20的台阶部处，接触件41A和41B可以沿着第一方向FD通过第一层间介电层ILD1分别与选通线20联接。在一实施方式中，接触件41A可以分别设置在源选择线SSL和字线WL1和WL2的左台阶部处，并且接触件41B可以分别设置在字线WL3和WL4和漏选择线DSL的右台阶部处。
如图5中所示，通过接触件41B分别与字线WL3和WL4以及漏选择线DSL联接的局部行线51B可以设置在第一层间介电层ILD1上。局部行线51B可以沿着第二方向SD从第二扩展区域ER2延伸到第二外围区域PR2。通过第一层间介电层ILD1分别与通过晶体管TR4至TR6的源极S联接的接触件42B可以与设置在第二外围区域PR2上的局部行线51B的相应端部联接。
虽然在图5中未示出，但是可以在第一层间介电ILD1上形成通过接触件41A分别与源选择线SSL以及字线WL1和WL2联接的局部行线51A。局部行线51A可以沿着第二方向SD从第一扩展区域ER1延伸到第一外围区域PR1。通过第一层间介电层ILD1分别与通过晶体管TR1至TR3的源极S联接的接触件42A可以与设置在第一外围区域PR1上的局部行线51A的相应端部联接。
在块解码器212上，接触件61可以沿着第一方向FD通过第一层间介电层ILD1与块解码器212电联接。
通过接触件61与块解码器212联接的第一顶布线71可以形成在第一层间介电层ILD1上。第一顶布线71可以沿着第二方向SD从第一外围区域PR1延伸到第一扩展区域ER1，并且可以被设置成在第一方向FD上与包括在第一通过晶体管电路211A中的通过晶体管TR1至TR3的栅极G1的一部分以及设置在第一扩展区域ER1上的布线30的一端交叠。
在第一顶布线71和栅极G1的交叠部分处，可以沿着第一方向FD穿过第一层间介电层ILD1和栅掩模层HM形成与第一顶布线71和栅极G1联接的接触件62。在第一顶布线71和布线30的交叠部分处，可以沿着第一方向FD穿过第一层间介电层ILD1和最上面的第一介电层21形成与第一顶布线71和布线30电联接的接触件63。
通过接触件64与布线30的另一端联接的第二顶布线72可以形成在第一层间介电层ILD1上。第二顶布线72可以沿着第二方向SD从第二扩展区域ER2延伸到第二外围区域PR2，并且可以按照与包括在第二通过晶体管电路211B中的通过晶体管TR4至TR6的栅极G2的一部分交叠这样的方式设置。
在第二顶布线72和栅极G2的交叠部分处，可以沿着第一方向FD穿过第一层间介电层ILD1和栅掩模层HM形成与第二顶布线72和栅极G2电联接的接触件65。
通过这种结构，设置在第二外围区域PR2上的通过晶体管TR4至TR6的栅极G2可以通过接触件65、第二顶布线72、接触件64、布线30、接触件63、第一顶布线71和接触件61与块解码器212电联接，并且可以被提供来自块解码器212的块选择信号。换句话说，来自设置在第一外围区域PR1上的块解码器212的块选择信号可以通过形成在与漏选择线DSL相同的层处的布线30被传送到设置在第二外围区域PR2上的通过晶体管TR4至TR6。
如果与本实施方式不同，用于将来自设置在第一外围区域PR1上的块解码器212的块选择信号传送到第二外围区域PR2上的通过晶体管TR4至TR6的布线被形成在存储块BLKi上方的布线层中，则这将是有问题的。用于将块选择信号传送到通过晶体管TR4至TR6的布线将需要具有以下形状：从块解码器212所处的第一外围区域PR1沿着第二方向SD横穿单元区域CR以及第一扩展区域ER1和第二扩展区域ER2，直到通过晶体管TR4至TR6所处的第二外围区域PR2。然而，因为位线BL沿着第三方向TD设置在单元区域CR中上，所以在用于传送块选择信号的布线形成在与位线BL相同的层处的情况下，可能导致问题，因为用于传送块选择信号的布线有可能因位线BL而被短路。因此，用于传送块选择信号的布线应该形成在与位线BL不同的布线层中。即，为了传送块选择信号，必须在存储块BLKi上方附加地形成单独的布线层。根据本实施方式，来自块解码器212的块选择信号可以通过形成在与漏选择线DSL相同的层处的布线30被传送到设置在第二外围区域PR2上的通过晶体管TR4至TR6。因此，为了传送块选择信号，不需要在存储块BLKi上方形成单独的布线层。因此，因为存储块BLKi上方的布线的数目能够减少，所以存储装置的厚度能够减小，并且用于形成布线的成本能够降低。
虽然以上参照图4至图7描述的实施方式例示了使用布线30将来自设置在第一外围区域PR1上的块解码器212的块选择信号传送到设置在第二外围区域PR2上的通过晶体管TR4至TR6的情况，但是要注意的是，实施方式不限于此。例如，可以使用布线30将设置在第一外围区域PR1上的全局线控制器213(参见图3)的操作电压传送到设置在第二外围区域PR2上的通过晶体管TR4至TR6。
图8是例示根据实施方式的存储装置的示例的表示的截面图。
参照图8，可以在第一层间介电层ILD1上附加地形成覆盖位线BL的第二层间介电层ILD2。可以在第二层间介电层ILD2上设置电力线90。在一实施方式中，电力线90可以沿着第二方向SD延伸，并且可以沿着第三方向TD布置。在本实施方式中，除了第二层间介电层ILD2和电力线90之外的剩余组件与以上参照图4至图7描述的实施方式的组件基本上相同。
如以上参照图4至图7描述的，来自设置在第一外围区域PR1(参见图4)上的块解码器212(参见图4)的块选择信号可以通过形成在与漏选择线DSL相同的层处的布线30被传送到设置在第二外围区域PR2(参见图4)上的通过晶体管TR4至TR6(参见图4)。因此，存储块BLKi上分配的用于形成用于传送块选择信号的布线的空间可以不再被使用并且保持空置。在本实施方式中，可以通过利用空的空间来附加地布置电力线90。因此，即使不通过增加布线层的数目，也可以减小电力线的电阻，并因此能够稳定地向存储装置提供电力。
图9是例示根据实施方式的存储装置的示例的表示的顶视图。
参照图9，存储单元阵列可以包括存储块BLK1和BLK2以及布线堆叠WS。存储块BLK1和BLK2以及布线堆叠WS可以设置在单元区域CR以及第一扩展区域ER1和第二扩展区域ER2上。
第一存储块BLK1和第二存储块BLK2可以沿着第三方向TD布置。第一存储块BLK1和第二存储块BLK2中的每一个可以包括各自沿着第一方向FD延伸的多个沟道结构CH以及包围沟道结构CH并且沿着第一方向FD叠置的多条选通线20。
沟道结构CH可以设置在单元区域CR中。沟道结构CH可以按沿着第二方向SD和第三方向TD彼此分开这样的方式设置。沟道结构CH可以沿着第三方向TD以Z字形图案设置。
选通线20可以设置在单元区域CR以及第一扩展区域ER1和第二扩展区域ER2中并且沿着第二方向SD延伸。选通线20可以沿着第二方向SD横穿单元区域CR，并且选通线20的两端可以设置在第一扩展区域ER1和第二扩展区域ER2上。选通线20可以包括沿着第一方向FD依次叠置的至少一条源选择线SSL、多条字线WL1至WL4以及至少一条漏选择线DSL。
布线堆叠WS可以沿着第三方向TD与存储块BLK1和BLK2邻近地设置。在一实施方式中，布线堆叠WS可以设置在存储块BLK1和BLK2之间。
布线堆叠WS可以包括沿着第一方向FD依次叠置的多条布线30。在一实施方式中，布线30可以设置在分别与存储块BLK1和BLK2中的每一个的选通线20(即，源选择线SSL、字线WL1至WL4和漏选择线DSL)相同的层处。
布线30可以设置在单元区域CR以及第一扩展区域ER1和第二扩展区域ER2中，并且可以沿着第二方向SD延伸。布线30可以沿着第二方向SD横穿单元区域CR，并且布线30的两端可以设置在第一扩展区域ER1和第二扩展区域ER2上。
布线堆叠WS可以通过沿着第二方向SD延伸的切割图案CUT2与存储块BLK1和BLK2中的每一个分开。如图9中所示，在形成两个切割图案CUT1的情况下，可以限定两个存储块和一个布线堆叠。切割图案、存储块和布线堆叠的数目只是出于例示目的，并且要注意，实施方式不限于此。
选通线20可以沿着第二方向SD延伸不同的长度，因此可以在选通线20的设置在第一扩展区域ER1和第二扩展区域ER2上的两端处形成台阶部。选通线20的台阶部可以设置在第一扩展区域ER1和第二扩展区域ER2上。
与选通线20类似，布线30可以沿着第二方向SD延伸不同的长度，因此，可以在布线30的设置在第一扩展区域ER1和第二扩展区域ER2上的两端处形成台阶部。布线30的台阶部可以设置在第一扩展区域ER1和第二扩展区域ER2上。
可以沿着第一方向FD形成穿过布线堆叠WS的布线30的至少一个支承件SPT。在一实施方式中，可以设置多个支承件SPT。支承件SPT可以设置在单元区域CR中。支承件SPT可以按沿着第二方向SD和第三方向TD彼此分开这样的方式设置。支承件SPT可以沿着第三方向以Z字形图案布置，如图9中所示。
第一通过晶体管电路211A和全局线控制器213可以设置在第一外围区域PR1上，并且第二通过晶体管电路211B可以设置在第二外围区域PR2上。虽然未示出，但是可以在第一外围区域PR1上附加地设置块解码器(参见图3的参考标号212)。
可以针对存储块BLK1和BLK2中的每一个设置第一通过晶体管电路211A和第二通过晶体管电路211B，并且可以针对存储块BLK1和BLK2共同地设置全局线控制器213。
第一通过晶体管电路211A中的每一个可以设置在对应存储块(存储块BLK1和BLK2中的任一个)的左侧，并且第二通过晶体管电路211B中的每一个可以设置在对应存储块(存储块BLK1和BLK2中的任一个)的右侧。
局部行线51A可以通过接触件41A分别与源选择线SSL以及字线WL1和WL2的左台阶部联接。局部行线51A可以沿着第二方向SD从第一扩展区域ER1延伸到第一外围区域PR1。局部行线51A可以通过接触件42A与包括在第一通过晶体管电路211A中的通过晶体管TR1至TR3的源极联接。
局部行线51B可以通过接触件41B分别与字线WL3和WL4以及漏选择线DSL的右台阶部联接。局部行线51B可以沿着第二方向SD从第二扩展区域ER2延伸到第二外围区域PR2。局部行线51B可以通过接触件42B与包括在第二通过晶体管电路211B中的通过晶体管TR4至TR6的源极联接。
第一顶布线73可以通过接触件43A与包括在第一通过晶体管电路211A中的通过晶体管TR1至TR3的漏极联接。可以通过包括在第一通过晶体管电路211A中的每一个中的通过晶体管TR1至TR3的数目来确定第一顶布线73的数目。例如，可以与包括在第一通过晶体管电路211A中的每一个中的通过晶体管TR1至TR3的数目对应地设置三条第一顶布线73。包括在不同的第一通过晶体管电路211A中并且与设置在同一层的选通线联接的通过晶体管可以共同联接至第一顶布线73中的一条。
第二顶布线74可以通过接触件43B分别与包括在第二通过晶体管电路211B中的通过晶体管TR4至TR6的漏极联接。可以通过包括在第二通过晶体管电路211B中的每一个中的通过晶体管TR4至TR6的数目来确定第二顶布线74的数目。例如，可以与包括在第二通过晶体管电路211B中的每一个中的通过晶体管TR4至TR6的数目对应地设置三条第二顶布线74。包括在不同的第二通过晶体管电路211B中并且与设置在同一层的选通线联接的通过晶体管可以共同联接至第二顶布线74中的一条。
可以在全局线控制器213上设置与全局线控制器213电联接的多个接触件66A和66B。全局线控制器213可以通过接触件66A分别与第三顶布线75联接。第三顶布线75可以分别与第一顶布线73对应。第三顶布线75可以通过接触件67分别与对应的第一顶布线73电联接。通过这种结构，设置在第一外围区域PR1上的通过晶体管TR1至TR3的漏极可以通过接触件43A、第一顶布线73、接触件67、第三顶布线75和接触件66A与全局线控制器213电联接，并且可以被提供来自全局线控制器213的操作电压。
全局线控制器213可以通过接触件66B分别与第四顶布线76联接。第四顶布线76可以沿着第二方向SD从第一外围区域PR1延伸到第一扩展区域ER1，并且可以通过第一扩展区域ER1上的接触件68A与对应的布线30联接。
第五顶布线77可以通过第二外围区域PR2上的接触件69分别与第二顶布线74联接。第五顶布线77可以沿着第二方向SD从第二外围区域PR2延伸到第二扩展区域ER2，并且可以通过第二扩展区域ER2上的接触件68B分别与对应的布线30联接。通过这种结构，设置在第二外围区域PR2上的通过晶体管TR4至TR6的漏极可以通过接触件43B、第二顶布线74、接触件69、第五顶布线77、接触件68B、布线30、接触件68A、第四顶布线76和接触件66B与全局线控制器213电联接，并且可以被提供来自全局线控制器213的操作电压。
以下，将另外参照图10和图11更详细地描述根据本公开的实施方式的存储装置的组件。图10是沿着图9的线D-D’截取的截面图，图11是沿着图9的线E-E’和线F-F’截取的截面图。
参照图9至图11，存储块BLK1和BLK2以及布线堆叠WS可以设置在基板10的单元区域CR以及第一扩展区域ER1和第二扩展区域ER2中。
存储块BLK1和BLK2中的每一个可以包括沿着第一方向FD延伸的多个沟道结构CH以及包围沟道结构CH并且沿着第一方向FD交替叠置的选通线20和第一介电层21。
沟道结构CH中的每一个可以包括沟道层81和设置在沟道层81与选通线20之间的栅介电层82。沟道层81可以包含多晶硅或单晶硅，并且可以在一些区域中包含诸如硼(B)这样的P型杂质。
沟道层81可以具有中心区域敞口的管的形状。可以在沟道层81的敞口中心区域中形成掩埋介电层83。在一实施方式中，沟道层81可以具有实心圆柱或者完全填充直至其中心的柱的形状，并且在这种情况下，能够省略掩埋介电层83。栅介电层82可以具有包围沟道层81的外壁的吸管或圆柱形壳体的形状。
选通线20可以设置在基板10的单元区域CR以及第一扩展区域ER1和第二扩展区域ER2中。选通线20可以包括至少一条源选择线SSL、多条字线WL和至少一条漏选择线DSL。源选择线SSL、字线WL和漏选择线DSL可以沿着第一方向FD依次设置。选通线20可以包含金属材料或多晶硅。
可以在源选择线SSL包围沟道结构CH的地方形成源选择晶体管SST(参见图2)，可以在字线WL包围沟道结构CH的地方形成存储单元MC(参见图2)，并且可以在漏选择线DSL包围沟道结构CH的地方形成漏选择晶体管DST(参见图2)。通过上述结构，可以构造单元串，所述单元串包括沿着沟道结构CH设置的源选择晶体管、存储单元和漏选择晶体管。
选通线20可以按照长度从基板10的顶表面起沿着第二方向SD逐渐减小的形状叠置。选通线20可以按照台阶状或金字塔形状叠置。由于该事实，在第一扩展区域ER1和第二扩展区域ER2上，选通线20中的每一条可以具有沿着第二方向SD从上层的选通线20伸出的台阶部。
布线堆叠WS可以沿着第三方向TD与存储块BLK1和BLK2邻近地设置。在一实施方式中，布线堆叠WS可以设置在存储块BLK1和BLK2之间。
布线堆叠WS可以包括沿着第一方向FD交替叠置的多条布线30和第二介电层31。布线30可以沿着第二方向SD共同延伸到对应的选通线20。
在一实施方式中，布线堆叠WS可以通过沿着第二方向SD延伸的切割图案CUT2与存储块BLK1和BLK2分开。切割图案CUT2可包含诸如硅氧化物层这样的介电层。布线堆叠WS的布线30可通过切割图案CUT2与存储块BLK1和BLK2的选通线20分开。
布线30可以设置在分别与选通线20相同的层处。第二介电层31可以设置在分别与第一介电层21相同的层处。可以在同一处理步骤中生成设置在同一层的选通线20和布线30。由于该事实，设置在同一层的选通线20和布线30的高度和材料可以彼此相同。可以在同一处理步骤中生成设置在同一层的第一介电层21和第二介电层31。由于该事实，设置在同一层的第一介电层21和第二介电层31的高度和材料可以彼此相同。
与选通线20类似，可以按照沿着第二方向SD的长度从基板10的顶表面起逐渐减小的形状叠置。例如，如图11中所示，布线30可以按台阶状或金字塔形状叠置。由于该事实，在第一扩展区域ER1和第二扩展区域ER2上，布线30中的每一条可以具有沿着第二方向SD从上层的布线30伸出的台阶部。
布线堆叠WS还可以包括多个支承件SPT，所述多个支承件SPT沿着第一方向FD穿过布线30和第二介电层31。支承件SPT可以具有圆柱形的形状。在一实施方式中，支承件SPT可以与沟道结构CH在同一处理步骤中形成。在这种情况下，支承件SPT可以具有与沟道结构CH相同的结构。此外，支承件SPT可以在与沟道结构CH不同的处理步骤中形成。在这种情况下，支承件SPT可以具有与沟道结构CH不同的结构。
当在存储块BLK1和BLK2下方的基板10中注入N型杂质或P型杂质时，可以形成阱区11。可以在布线堆叠WS下方的基板10中形成与阱区11电隔离的隔离结构12。隔离结构12可以由诸如硅氧化物层这样的介电层构成。隔离结构12可以由被掺杂成与阱区11相反的导电类型的杂质区构成。沟道结构CH的底表面可以与阱区11接触，并且支承件SPT的底表面可以与隔离结构12接触。
全局线控制器213和第一通过晶体管电路211A可以设置在基板10的第一外围区域PR1上，并且第二通过晶体管电路211B可以设置在基板10的第二外围区域PR2上。虽然未示出，但是可以在第一外围区域PR1上附加地设置块解码器(参见图3的参考标号212)。
包括在第一通过晶体管电路211A和第二通过晶体管电路211B中的通过晶体管TR1至TR6中的每一个可以包括栅结构、以及在基板10中在栅结构的两侧形成的源极S和漏极D。栅结构包括依次叠置在基板10上的栅介电层Gox、栅极G1或G2和栅掩模层HM。
可以在基板10上形成第一层间介电层ILD1，该第一层间介电层ILD1覆盖存储块BLK1和BLK2、第一通过晶体管电路211A和第二通过晶体管电路211B以及全局线控制器213。第一层间介电层ILD1可以包含诸如例如硅氧化物层这样的介电层。
焊盘部84可以分别形成在沟道结构CH上。焊盘部84可以包含掺杂有杂质的多晶硅。位线接触件85可以通过第一层间介电层ILD1分别与焊盘部84联接。在第一层间介电层ILD1上可以形成与位线接触件85联接的位线BL。沟道结构CH可以通过焊盘部84和位线接触件85与位线BL电联接。
焊盘部84和位线接触件85没有形成在支承件SPT上方。支承件SPT可以通过第一层间介电层ILD1与位线BL电隔离和物理上分离。
如图11中所示，通过接触件43B分别与通过晶体管TR4至TR6的漏极D联接的第二顶布线74可以设置在第二外围区域PR2上的第一层间介电层ILD1上。虽然在图11中未示出，但是通过接触件43A分别与通过晶体管TR1至TR3的漏极D电联接的第一顶布线73可以设置在第一外围区域PR2上的第一层间介电层ILD1上。
覆盖位线BL、第一顶布线73和第二顶布线74的第二层间介电层ILD2可以形成在第一层间介电层ILD1上。第二层间介电层ILD1可以包含诸如例如硅氧化物层这样的介电层。
通过第一层间介电层ILD1和第二层间介电层ILD2与全局线控制器213电联接的接触件66B可以形成在全局线控制器213上。
全局线控制器213可以通过接触件66B与形成在第二层间介电层ILD2上的第四顶布线76电联接。第四顶布线76可以沿着第二方向SD从第一外围区域PR1延伸到第一扩展区域ER1。
通过第一层间介电层ILD1和第二层间介电层ILD2与布线30联接的接触件68A可以与第一扩展区域ER1上的第四顶布线76的相应端部联接。
布线30可以通过在第二方向SD上横过单元区域CR而从第一扩展区域ER1延伸到第二扩展区域ER2。通过第一层间介电层ILD1和第二层间介电层ILD2与第五顶布线77联接的接触件68B可以与第二扩展区域ER2上的布线30的相应端部联接。
第五顶布线77可以设置在第二层间介电层ILD2上，并且可以沿着第二方向SD从第二扩展区域ER2延伸到第二外围区域PR2。通过第二层间介电层ILD2与第二顶布线74联接的接触件69可以与第二外围区域PR2上的第五顶布线77的端部联接。
第二顶布线74可以设置在第二外围区域PR2上，并且通过第一层间介电层ILD1与通过晶体管TR4至TR6的漏极D联接的接触件43B可以与第二顶布线74联接。
通过这种结构，设置在第二外围区域PR2上的通过晶体管TR4至TR6的漏极D可以通过接触件43B、第二顶布线74、接触件69、第五顶布线77、接触件68B、布线30、接触件68A、第四顶布线76和接触件66B与全局线控制器213电联接，并且可以被提供来自全局线控制器213的操作电压。
如果与本实施方式不同，用于将来自全局线控制器213的操作电压传送到设置在第二外围区域PR2上的通过晶体管的布线形成在存储块上方的布线层中，则为了提高集成度，应该增加字线的叠置数目。如果字线的堆叠数目增加，则通过晶体管的数目也应该与所增加的字线的数目对应地增加。根据这个事实，设置在第二外围区域PR2上的通过晶体管的数目增加，并且用于将来自全局线控制器213的操作电压传送到设置在第二外围区域PR2上的通过晶体管的布线的数目也增加。如果布线的数目增加，则由于不能够将所有布线设置在一个布线层中，因此可能需要两个或更多个布线层。
根据本实施方式，来自全局线控制器213的操作电压可以通过形成在与存储块的选通线相同的层处的布线30被传送到设置在第二外围区域PR2上的通过晶体管TR4至TR6。因此，不必在存储块BLKi上方形成单独的布线层来将操作电压传送到设置在第二外围区域PR2上的通过晶体管TR4至TR6。因此，因为存储块BLKi上方的布线的数目减少，所以存储装置的厚度能够减小，并且用于形成布线的成本能够降低。
在以上参照图9至图11描述的实施方式中，布线堆叠WS中包括的布线30被用于将来自设置在第一外围区域PR1上的全局线控制器213的操作电压传送到设置在第二外围区域PR2上的通过晶体管TR4至TR6。然而，要注意的是，不以这种方式限制实施方式。在经修改的实施方式中，布线堆叠WS中包括的布线30被用于将来自设置在第一外围区域PR1上的块解码器212的块选择信号传送到设置在第二外围区域PR2上的通过晶体管TR4至TR6。
另外，虽然在以上参照附图描述的实施方式中说明了布线30的延伸方向与选通线20的延伸方向相同，但是要注意，不以这种方式限制实施方式，因此布线30的延伸方向可以与选通线20的延伸方向不同。例如，选通线20可以沿着第二方向SD延伸，并且布线30可以沿着第三方向TD延伸。
图12是示意性地例示根据本发明的实施方式的包括存储装置的存储系统的简化框图。
参照图12，存储系统600可以包括半导体存储装置610和存储控制器620。
半导体存储装置610可以包括如上所述的根据本发明的实施方式的存储装置，并且可以按照上述方式进行操作。存储控制器620可以控制半导体存储装置610。例如，半导体存储装置610和存储控制器620的组合可以被配置为存储卡或固态盘(SSD)。存储控制器620可以包括经由内部总线在操作上联接的SRAM 621、中央处理单元(CPU)622、主机接口623、ECC块624、存储接口625。
SRAM 621可以被用作CPU 622的工作存储器。主机接口623可以包括可以与存储系统600联接的主机的数据交换协议。
ECC块624可以检测并纠正从半导体存储装置610读出的数据中包含的错误。
存储接口625可与半导体存储装置610通过接口连接。CPU 622可以执行用于存储控制器620的数据交换的总体控制操作。
虽然未示出，但是对于本领域的技术人员将变得显而易见的是，存储系统600还可以被设置有ROM，该ROM存储用于通过接口与主机连接的代码数据。半导体存储装置610可以被设置为由多个闪存存储芯片构成的多芯片封装。
存储系统600可以用作具有低出错概率的高可靠性的存储介质。以上提到的非易失性存储装置可以被设置用于诸如固态盘(SSD)这样的存储系统。存储控制器620可以通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(外围组件互连表达)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强小型盘接口)协议和IDE(集成装置电子器件)协议等这样的各种接口协议中的一种与外部装置(例如，主机)进行通信。
图13是例示根据本发明的实施方式的包括存储装置的计算系统的简化框图。
参照图13，根据实施方式的计算系统700可以包括与系统总线760电联接的存储系统710、微处理器(或CPU)720、RAM 730、用户接口740、诸如基带芯片组这样的调制解调器750。在一实施方式中，计算系统700可以是移动装置，在这种情况下，可以附加地提供用于供应计算系统700的操作电压的电池(未示出)。虽然在附图中未示出，但是对于本领域的技术人员而言，应该变得显而易见的是，计算系统700还可以包括应用芯片组、COMS图像传感器(CIS)、移动DRAM等。例如，存储系统710可以被配置为使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。另外，举例来说，存储系统710可以被设置为融合闪存存储器(例如，NAND或NOR闪存存储器)。
进一步注意的是，上述实施方式并不旨在只通过装置和方法来实现，并且它们还可以通过执行与每个实施方式的配置对应的功能的程序或者记录有该程序的记录介质来实现。所述实施方式所属的领域中的技术人员可以容易地从上述实施方式的描述推导此实现方式。
虽然已经出于例示性目的描述了各个实施方式，但是将对于本领域的技术人员显而易见的是，可以在不脱离所附的权利要求限定的本公开的精神和范围的情况下进行各种改变和修改。
相关申请的交叉引用
本申请要求于2017年8月22日提交的韩国专利申请No.10-2017-0105782的优先权，该韩国专利申请的全部内容以引用方式并入本文中。

Claims (20)

1.一种存储装置，该存储装置包括：
基板；
沟道结构，该沟道结构设置在所述基板上方并且沿着与所述基板的顶表面垂直的第一方向延伸；
多条选通线，所述多条选通线沿着所述第一方向叠置在所述基板上方，所述选通线包围所述沟道结构；以及
至少一条布线，所述至少一条布线设置在与所述选通线中的至少一条相同的层处。
2.根据权利要求1所述的存储装置，
其中，所述选通线包括沿着所述第一方向依次叠置的至少一条源选择线、多条字线和至少一条漏选择线，并且
其中，所述至少一条布线设置在与所述漏选择线相同的层处。
3.根据权利要求2所述的存储装置，其中，所述至少一条布线沿着所述第一方向与所述源选择线和所述字线交叠。
4.根据权利要求1所述的存储装置，
其中，所述选通线包括沿着所述第一方向依次叠置的至少一条源选择线、多条字线和至少一条漏选择线，并且
其中，将多条布线设置在分别与所述源选择线、所述字线和所述漏选择线相同的层处。
5.根据权利要求1所述的存储装置，其中，所述选通线沿着与所述基板的所述顶表面平行的第二方向延伸，并且所述至少一条布线沿着与所述基板的所述顶表面平行的第三方向延伸。
6.根据权利要求5所述的存储装置，其中，所述第二方向和所述第三方向彼此相同。
7.根据权利要求6所述的存储装置，该存储装置还包括：
块解码器，该块解码器设置在所述选通线和所述至少一条布线的在所述第二方向上的一侧处；以及
通过晶体管，该通过晶体管设置在所述选通线和所述至少一条布线的在所述第二方向上的另一侧处，与所述选通线中的一条联接并且通过所述至少一条布线与所述块解码器电联接，并且响应于从所述块解码器提供的块选择信号而将操作电压传送到所述选通线。
8.根据权利要求6所述的存储装置，该存储装置还包括：
全局线控制器，该全局线控制器设置在所述选通线和所述至少一条布线的在所述第二方向上的一侧处；以及
通过晶体管，该通过晶体管设置在所述选通线和所述至少一条布线的在所述第二方向上的另一侧处，与所述选通线中的一条联接并且通过所述至少一条布线与所述全局线控制器电联接，并且将从所述全局线控制器提供的操作电压传送到所述选通线。
9.一种存储装置，该存储装置包括：
基板；以及
存储块，该存储块沿着与所述基板的顶表面垂直的第一方向叠置在所述基板上方，
所述存储块包括：
沟道结构，该沟道结构沿着所述第一方向延伸；
至少一条源选择线、多条字线和至少一条漏选择线，所述至少一条源选择线、所述多条字线和所述至少一条漏选择线包围所述沟道结构并且沿着所述第一方向叠置；以及
布线，该布线设置在与所述漏选择线相同的层处。
10.根据权利要求9所述的存储装置，其中，所述漏选择线沿着与所述基板的所述顶表面平行的第二方向延伸，并且所述布线沿着与所述基板的所述顶表面平行的第三方向延伸。
11.根据权利要求10所述的存储装置，其中，所述第二方向和所述第三方向彼此相同。
12.根据权利要求11所述的存储装置，该存储装置还包括：
块解码器，该块解码器设置在所述存储块的在所述第二方向上的一侧处；以及
通过晶体管，该通过晶体管设置在所述存储块的在所述第二方向上的另一侧处，与所述源选择线、所述字线和所述漏选择线中的一条联接并且通过所述布线与所述块解码器电联接，并且响应于从所述块解码器提供的块选择信号而将操作电压传送到所述源选择线、所述字线和所述漏选择线中的一条。
13.一种存储装置，该存储装置包括：
基板；以及
存储单元阵列，该存储单元阵列沿着与所述基板的顶表面垂直的第一方向叠置在所述基板上方，
所述存储单元阵列包括：
存储块，该存储块包括沟道结构和多条选通线，所述沟道结构沿着所述第一方向延伸，所述多条选通线包围所述沟道结构并且沿着所述第一方向叠置在所述基板上方；以及
布线堆叠，该布线堆叠包括多条布线，所述多条布线沿着所述第一方向叠置在所述基板上方并且设置在分别与所述选通线相同的层处。
14.根据权利要求13所述的存储装置，其中，所述存储块沿着与所述基板的所述顶表面平行的第二方向延伸，并且所述布线堆叠沿着与所述基板的所述顶表面平行的第三方向延伸。
15.根据权利要求14所述的存储装置，其中，所述第二方向和所述第三方向彼此相同。
16.根据权利要求13所述的存储装置，该存储装置还包括：
阱区，该阱区形成在所述基板中，并且在所述第一方向上与所述存储块交叠；以及
隔离结构，该隔离结构形成在所述基板中，在所述第一方向上与所述布线堆叠交叠，并且与所述阱区电隔离。
17.根据权利要求13所述的存储装置，该存储装置还包括：
支承件，所述支承件在所述第一方向上穿过所述布线堆叠。
18.根据权利要求17所述的存储装置，其中，所述支承件具有与所述沟道结构相同的结构。
19.根据权利要求17所述的存储装置，该存储装置还包括：
层间介电层，该层间介电层按照覆盖所述存储单元阵列的方式形成在所述基板上方；
多条位线，所述多条位线形成在所述层间介电层上方；以及
位线接触件，所述位线接触件分别设置在所述沟道结构上方，并且通过所述层间介电层将所述沟道结构与所述位线电联接，
其中，所述支承件通过所述层间介电层与所述位线电隔离。
20.根据权利要求13所述的存储装置，该存储装置还包括：
全局线控制器，该全局线控制器设置在所述存储单元阵列的在与所述基板的所述顶表面平行的第二方向上的一侧处；以及
通过晶体管，该通过晶体管设置在所述存储单元阵列的在所述第二方向上的另一侧处，与所述选通线中的一条联接并且通过所述布线中的一条与所述全局线控制器电联接，并且将从所述全局线控制器提供的操作电压传送到所述选通线。
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