CN109671708A - 三维结构的半导体存储装置 - Google Patents

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Abstract

三维结构的半导体存储装置。一种半导体存储装置包括：逻辑结构，所述逻辑结构包括形成在基板上的外围电路元件、覆盖所述外围电路元件的底部介电层以及被设置在所述底部介电层中并且联接到所述外围电路元件的底部布线；存储结构，所述存储结构沿与所述基板的顶表面垂直的第一方向堆叠在所述逻辑结构上；位线，所述位线被设置在覆盖所述存储结构的第一顶部介电层上，沿与所述基板的顶表面平行的第二方向延伸，并且被划分为第一位线部分和第二位线部分；以及电力焊盘，所述电力焊盘被设置在所述第一顶部介电层上并位于所述第一位线部分和所述第二位线部分之间，并且通过穿过所述存储结构的电力联接接触件联接到所述底部布线。

Description

三维结构的半导体存储装置
技术领域
各种实施方式总体涉及半导体存储装置，并且更具体地涉及包括三维结构的存储单元阵列的半导体存储装置。
背景技术
半导体存储装置采用诸如电源电压、接地电压和源电压之类的各种操作电压来访问数据。为了确保半导体存储装置的可靠性，应当向半导体存储装置稳定地提供操作电压。
发明内容
在一个实施方式中，一种半导体存储装置可包括：逻辑结构，所述逻辑结构包括形成在基板上的外围电路元件；存储结构，所述存储结构沿第一方向堆叠在所述逻辑结构上；位线，所述位线被设置在覆盖所述存储结构的第一顶部介电层上，沿与所述基板的顶表面平行的第二方向延伸，并且被划分为第一位线部分和第二位线部分；以及电力焊盘(powerpad)，所述电力焊盘被设置在所述第一顶部介电层上并位于所述第一位线部分和所述第二位线部分之间，并且联接到所述外围电路元件。
在一个实施方式中，一种半导体存储装置可包括：逻辑结构，所述逻辑结构包括形成在基板上的外围电路元件；存储结构，所述存储结构沿第一方向堆叠在所述逻辑结构上，并且包括沿第二方向布置的存储块和虚拟块；多条位线，所述多条位线被设置在覆盖所述存储结构的第一顶部介电层上，并且每条位线包括在沿所述第二方向观察时从所述虚拟块的两端沿相反的方向延伸的第一位线部分和第二位线部分；以及电力焊盘，所述电力焊盘被设置在所述第一顶部介电层上并位于所述位线的第一位线部分与第二位线部分之间，并且联接到所述外围电路元件。
在一个实施方式中，一种半导体存储装置可包括：逻辑结构，所述逻辑结构包括形成在基板上的外围电路元件；半导体层，所述半导体层被设置在所述逻辑结构上；多个存储块，所述多个存储块被设置在所述半导体层上，每个存储块包括从所述半导体层的顶表面起沿与所述基板的顶表面垂直的第一方向延伸的多个沟道结构以及多个栅极层和多个第一层间介电层，所述多个栅极层和所述多个第一层间介电层交替地堆叠在所述半导体层上以围绕所述沟道结构并沿着所述沟道结构设置，并且所述多个存储块沿着与所述基板的顶表面平行的第二方向布置；多个虚拟块，所述多个虚拟块被设置在所述半导体层上以在所述第二方向上与所述存储块相邻，并且每个虚拟块包括沿着所述第一方向交替地堆叠的多个虚拟栅极层和多个第二层间介电层；多条位线，所述多条位线被设置在覆盖所述存储块和所述虚拟块的第一顶部介电层上，沿所述第二方向延伸，并且每条位线在所述虚拟块当中的对应虚拟块上被划分为第一位线部分和第二位线部分；以及电力焊盘，所述电力焊盘被设置在所述第一顶部介电层上并位于所述位线的第一位线部分与第二位线部分之间，并且联接到所述外围电路元件。
在一个实施方式中，一种存储系统包括半导体存储装置和控制器，所述半导体存储装置包括：逻辑结构，所述逻辑结构包括形成在基板上的外围电路元件；存储结构，所述存储结构沿第一方向堆叠在所述逻辑结构上；位线，所述位线被设置在覆盖所述存储结构的第一顶部介电层上，沿与所述基板的顶表面平行的第二方向延伸，并且被划分为第一位线部分和第二位线部分；以及电力焊盘，所述电力焊盘被设置在所述第一顶部介电层上并位于所述位线的第一位线部分与第二位线部分之间，并且联接到所述外围电路元件，所述控制器可操作地联接到所述半导体存储装置，以用于控制所述半导体存储装置的操作。
附图说明
图1是例示根据一个实施方式的存储装置的示例表示的框图。
图2是例示图1所示的存储单元阵列的示例表示的等效电路图。
图3是示意性地例示根据一个实施方式的半导体存储装置的布图的示例表示的截面图。
图4是例示根据一个实施方式的半导体存储装置的示例表示的俯视图。
图5是沿图4的线A-A'截取的截面图。
图6是例示与实施方式有关的半导体存储装置的示例表示的截面图。
图7是例示根据一个实施方式的半导体存储装置的示例表示的截面图。
图8是例示根据一个实施方式的半导体存储装置的示例表示的俯视图。
图9和图10是示意性地例示根据实施方式的半导体存储装置的布图的示例表示的俯视图。
图11是示意性地例示根据一个实施方式的包括半导体存储装置的存储系统的简化框图。
图12是示意性地例示根据一个实施方式的包括半导体存储装置的计算系统的简化框图。
具体实施方式
在下文中，将通过实施方式的各种示例参照附图来描述三维结构的半导体存储装置。
图1是例示根据一个实施方式的存储装置的示例表示的框图。
参照图1，根据实施方式的存储装置可包括存储单元阵列100和外围电路200。外围电路200可包括行解码器210和页缓冲电路220。虽然未示出，但是外围电路200还可包括控制逻辑、电压生成器、列解码器和输入/输出缓冲器。
根据图1所示的实施方式的实现方式，存储单元阵列100可包括第一存储体B1和第二存储体B2。由第一存储体B1和第二存储体B2构成的存储单元阵列100可被定义为一个平面。然而，注意到，本发明不以这种方式进行限制，并且可采用两个或更多个存储体。
第一存储体B1和第二存储体B2中的每一个可包括多个存储块(未示出)。每个存储块可通过行线RL联接到行解码器210。行线RL可包括至少一条漏极选择线、多条字线和至少一条源极选择线。存储块可通过位线BL联接到页缓冲电路220。
每个存储块可包括多个单元串。单元串中的每一个可包括串联联接在对应的位线和公共源极线之间的漏极选择晶体管、多个存储单元和源极选择晶体管。在一个实施方式中，存储单元可以是非易失性存储单元。
行解码器210可将在电压生成器中生成的操作电压发送到根据从外部装置输入的行地址选择的存储单元。外部装置例如可以是与存储装置可操作地联接的主机装置。
页缓冲电路220可通过位线BL联接到存储单元阵列100。在一个实施方式中，页缓冲电路220可包括与第一存储体B1对应的第一页缓冲单元221和与第二存储体B2对应的第二页缓冲单元222。第一页缓冲单元221和第二页缓冲单元222中的每一个可包括多个页缓冲器。页缓冲器可分别对应于位线BL。页缓冲器中的每一个可通过对应的位线BL联接到存储单元阵列100。取决于操作模式，页缓冲器可临时存储要存储在存储单元中的数据或者感测存储在存储单元中的数据。页缓冲器可在编程操作模式下作为写入驱动器电路操作，并且在读取操作模式下作为感测放大器电路操作。
控制逻辑可将通过输入/输出缓冲器接收到的地址中的行地址输出到行解码器210，并且将列地址输出到列解码器。控制逻辑可响应于通过输入/输出缓冲器接收到的命令而控制页缓冲电路220和电压生成器访问被选存储单元。
电压生成器可生成存储装置中所需的各种电压。例如，电压生成器可生成编程电压、通过电压、选择读取电压和未选读取电压。
列解码器可响应于来自控制逻辑的列地址将编程数据输入到页缓冲电路220。
图2是例示图1所示的存储单元阵列的示例表示的等效电路图。
参照图2，存储单元阵列100可包括联接在多条位线BL与多条公共源极线CSL之间的多个单元串CSTR。
多个单元串CSTR可并联联接到各条位线BL。单元串CSTR中的每一个可包括串联联接在对应的位线BL与对应的公共源极线CSL之间的漏极选择晶体管DST、多个存储单元MC和源极选择晶体管SST。
源极选择线SSL、多条字线WL和漏极选择线DSL可设置在公共源极线CSL与位线BL之间。源极选择晶体管SST的栅极端子可联接到对应的源极选择线SSL。存储单元MC的栅极端子可分别联接到对应的字线WL。漏极选择晶体管DST的栅极端子可联接到对应的漏极选择线DSL。
源极选择晶体管SST的源极端子可联接到对应的公共源极线CSL。源极选择晶体管SST的漏极端子可联接到最下面的存储单元MC。此外，漏极选择晶体管DST的源极端子可联接到最上面的存储单元MC的漏极端子。漏极选择晶体管DST的漏极端子可联接到对应的位线BL。
虽然图2例示了在每个单元串CSTR中包括一个漏极选择晶体管DST和一个源极选择晶体管SST的结构，但是要注意的是，实施方式不限于此，并且每个单元串CSTR可包括多个漏极选择晶体管DST或/和多个源极选择晶体管SST。
如果信号通过漏极选择线DSL被施加到漏极选择晶体管DST的栅极端子，则通过位线BL施加的信号被传送到串联联接的存储单元MC，通过该信号可执行数据读取或写入操作。如果信号通过源极选择线SSL被施加到源极选择晶体管SST的栅极端子，则可执行移除存储在存储单元MC中的所有数据的擦除操作。
在下文中，在附图中，将从基板的顶表面垂直突出的方向定义为第一方向FD，并且将与基板的顶表面平行并且彼此交叉的两个方向分别定义为第二方向SD和第三方向TD。第二方向SD可与位线的延伸方向对应，而第三方向TD可与行线的延伸方向对应。第二方向SD和第三方向TD可彼此基本垂直交叉。在附图中，由箭头表示的方向和与其相反的方向表示相同的方向。
图3是示意性地例示根据一个实施方式的半导体存储装置的布图的示例表示的截面图。
参照图3，逻辑结构20可设置在基板10上，并且存储结构30可设置在逻辑结构20上。逻辑结构20可包括图1的外围电路200。存储结构30可包括图1的存储单元阵列100。根据该实施方式的半导体存储装置可具有PUC(peri under cell，单元下外围)结构。
基板10可包括电路区域CR、联接区域PR和边缘区域ER。联接区域PR可沿第二方向SD与电路区域CR的两端相邻地设置。边缘区域ER可设置在基板10的外围并且沿第二方向SD与联接区域PR相邻。
逻辑结构20和存储结构30可在电路区域CR中堆叠在基板10上。逻辑结构20也可延伸到联接区域PR。例如，构造逻辑结构20的外围电路元件的一部分可设置在电路区域CR中，并且另一部分可设置在联接区域PR中。
联接结构40可设置在逻辑结构20上，其被设置在联接区域PR中。根据另一实施方式，与图3的例示不同，联接结构40可设置在电路区域CR中。
图4是例示根据一个实施方式的半导体存储装置的示例表示的俯视图，图5是与图4的线A-A'对应的截面图。
参照图4和图5，可提供包括电路区域CR、联接区域PR和边缘区域ER的基板10。联接区域PR可沿第二方向SD与电路区域CR的两端相邻地设置。边缘区域ER可在基板10的外围沿第二方向SD与联接区域PR相邻地设置。
基板10可包括从包括单晶硅层、SOI(绝缘体上硅)、在硅锗(SiGe)层上形成的硅层、在介电层上形成的单晶硅层和在介电层上形成的多晶硅层在内的组中选择的至少一种。逻辑结构20和存储结构30可通过依次堆叠在基板10的电路区域CR中来设置。存储结构30可包括半导体层31、存储块MB和虚拟块DB。
逻辑结构20可包括外围电路(参见图1的200)。外围电路可由诸如逻辑晶体管TR、电阻器、电容器和熔丝之类的外围电路元件来构造。外围电路元件可集成在电路区域CR的基板10中。
逻辑晶体管TR可设置在基板10的由隔离层11限定的有源区域中。在一个实施方式中，逻辑晶体管TR可构造页缓冲电路(参见图1的220)。在另一实施方式中，逻辑晶体管TR可以是源极拾取晶体管(pickup transistor)。
逻辑结构20可包括与构造页缓冲电路的逻辑晶体管TR电联接的联接焊盘21D。联接焊盘21D可设置在联接区域PR中。逻辑结构20可包括与逻辑晶体管TR电联接的底部布线21A、21B和21C以及底部接触件22A、22B和22C，以及覆盖底部布线21A、21B和21C、底部接触件22A、22B和22C以及联接焊盘21D的底部介电层23A、23B、23C和23D。更具体地，底部介电层23A覆盖底部接触件22A的侧表面，底部介电层23B覆盖底部布线21A的顶表面和侧表面以及底部接触件22B的侧表面，底部介电层23C覆盖底部布线21B的顶表面和侧表面以及底部接触件22C的侧表面，并且底部介电层23D覆盖底部布线21C的顶表面和侧表面以及联接焊盘21D的顶表面和侧表面。底部接触件22A、22B和22C沿第一方向FD延伸，而底部布线21A和21C沿第二方向SD延伸，底部布线21B沿第三方向TD延伸。如图5所示，底部接触件22A中的每一个将晶体管TR与底部布线21A联接，底部接触件22B中的每一个将底部布线21A与底部布线21B联接。底部接触件22C中的至少一个将底部布线21B与底部布线21C联接。底部接触件22C中的至少一个将底部布线21B与联接焊盘21D联接。底部介电层23A、23B、23C和23D可包括硅氧化物层、硅氮化物层或硅氮氧化物层。虽然底部介电层23A、23B、23C和23D可包括第一底部介电层23A、第二底部介电层23B、第三底部介电层23C和第四底部介电层23D，但是应当注意，该实施方式不限于此。
联接焊盘21D可设置在第三底部介电层23C上。底部布线21A、21B和21C可包括设置在第一底部介电层23A上的第一底部布线21A、设置在第二底部介电层23B上的第二底部布线21B以及设置在第三底部介电层23C上的第三底部布线21C。
联接焊盘21D中的每一个可通过第三底部接触件22C、第二底部布线21B、第二底部接触件22B、第一底部布线21A和第一底部接触件22A电联接到构造页缓冲电路的逻辑晶体管TR。
第三底部布线21C可设置在与联接焊盘21D相同的层上。第三底部布线21C可设置在电路区域CR中，并且可通过第二底部布线21B和第一底部布线21A以及第三底部接触件22C、第二底部接触件22B和第一底部接触件22A电联接到逻辑晶体管TR。
半导体层31可形成在第四底部介电层23D上。半导体层31可包括单晶硅层或多晶硅层。阱区域(未示出)可形成在半导体层31中。阱区域可以是掺杂有P型杂质的P型阱。阱区域可以是N型阱。阱区域可被实现为沿第一方向FD交叠的P型阱和N型阱。
半导体层31可设置在电路区域CR中。半导体层31可不设置在联接区域PR和边缘区域ER中。换句话说，半导体层31可使联接区域PR和边缘区域ER中的第四底部介电层23D暴露。存储块MB和虚拟块DB可设置在半导体层31上。半导体层31可具有在第一方向FD上与虚拟块DB交叠的开口OP。开口OP可穿过半导体层31的顶表面和底表面。隔离介电层IS可设置在开口OP中。因此，虚拟块DB可在第一方向FD上与隔离介电层IS交叠。
存储块MB和虚拟块DB可沿第二方向SD布置并且被设置为彼此分开预定间隔。
每个存储块MB可包括从半导体层31的顶表面沿第一方向FD延伸的多个沟道结构CH，以及以围绕沟道结构CH并沿沟道结构CH设置的方式交替地堆叠在半导体层31上的多个栅极层32A和多个第一层间介电层32B。
沟道结构CH可包括沟道层33以及设置在沟道层33与栅极层32A和第一层间介电层32B之间的栅极介电层34。沟道层33可包括多晶硅或单晶硅，并且在一些区域中可包括诸如硼(B)之类的P型杂质。沟道层33可具有中心区域开口的管形状。掩埋介电层35可形成在沟道层33的开口的中心区域中。虽然未示出，但是沟道层33可具有完全填充直至其中心的柱形状或实心圆柱形状。在这种情况下，可省略掩埋介电层35。
栅极介电层34可具有围绕沟道层33的外壁的吸管形状或圆柱壳体形状。虽然未示出，但是栅极介电层34可包括从沟道层33的外壁起依次堆叠的隧道介电层、电荷储存层和阻挡层。隧道介电层可包括硅氧化物、铪氧化物、铝氧化物、锆氧化物或钽氧化物。电荷储存层可包括硅氮化物、硼氮化物、硅硼氮化物或掺杂有杂质的多晶硅。阻挡层可包括硅氧化物、硅氮化物、铪氧化物、铝氧化物、锆氧化物和钽氧化物的单层或堆叠层。在一些实施方式中，栅极介电层34可具有其中氧化物层、氮化物层和氧化物层依次堆叠的ONO(氧化物-氮化物-氧化物)堆叠结构。
在栅极层32A当中，从最下面的栅极层32A起的至少一层可用作源极选择线，并且从最上面的栅极层32A起的至少一层可用作漏极选择线。源极选择线和漏极选择线之间的栅极层32A可用作字线。可在源极选择线围绕沟道结构CH的位置形成源极选择晶体管，可在字线围绕沟道结构CH的位置形成存储单元，并且可在漏极选择线围绕沟道结构CH的位置形成漏极选择晶体管。通过上述结构，可构造各自包括沿每个沟道结构CH设置的源极选择晶体管、存储单元和漏极选择晶体管的多个单元串。
导电焊盘36可分别设置在沟道结构CH上。导电焊盘36可包括掺杂有杂质的硅材料。例如，导电焊盘36可包括N型硅。
虚拟块DB可沿第二方向SD设置在电路区域CR的中心部分中。虽然图4和图5例示了在电路区域CR的中心部分中设置一个虚拟块DB的情况，但是要注意的是，实施方式不限于此。例如，虚拟块DB可设置在电路区域CR的外围，或者可在电路区域CR中沿第二方向SD设置多个虚拟块。
虚拟块DB可包括沿着第一方向FD交替堆叠的多个虚拟栅极层37A和多个第二层间介电层37B。虚拟块DB中包括的虚拟栅极层37A的数目可与每个存储块MB中包括的栅极层32A的数目基本相同。虚拟栅极层37A可分别设置在与栅极层32A相同的层上。位于相同层的栅极层32A和虚拟栅极层37A可在同一处理步骤中形成。由于这个原因，位于相同层的栅极层32A和虚拟栅极层37A的厚度和材料可彼此相同。
虚拟块DB中包括的第二层间介电层37B的数目可与每个存储块MB中包括的第一层间介电层32B的数目基本相同。第二层间介电层37B可分别设置在与第一层间介电层32B相同的层上。位于相同层的第一层间介电层32B和第二层间介电层37B可在同一处理步骤中生成。由于这个原因，位于相同层的第一层间介电层32B和第二层间介电层37B的高度和材料可彼此相同。
第一顶部介电层38A可设置在第四底部介电层23D上，并且可覆盖半导体层31、存储块MB、虚拟块DB和导电焊盘36的侧表面和顶表面。
位线BL可设置在第一顶部介电层38A上。通过第一顶部介电层38A与导电焊盘36联接的位线接触件BLC可设置在位线BL下方。位线BL可通过位线接触件BLC和导电焊盘36电联接到沟道结构CH的沟道层33。
位线BL可沿第二方向SD延伸并且沿着第三方向TD布置。沿着第二方向SD成直线设置的沟道结构CH可共同联接到单个位线BL。位线BL可具有基本上相同的宽度并且彼此分开基本相同的距离。例如，每条位线BL可具有第一宽度W1，并且相邻的位线BL可分开第一分隔距离D1。即，位线BL可具有被定义为第一宽度W1和第一分隔距离D1之和的第一间距。
位线BL可横穿电路区域CR并且沿第二方向SD延伸到联接区域PR上。每条位线BL的两端可设置在联接区域PR中。位线BL可不设置在边缘区域ER中。
位线BL可通过联接区域PR中的第一联接接触件41和联接焊盘21D与构造页缓冲电路的逻辑晶体管TR电联接。
在联接区域PR中，每个联接焊盘21D可被设置为在第一方向FD上与对应的位线BL交叠。
第一联接接触件41可与图3中所示的联接结构40对应。第一联接接触件41可设置在联接区域PR中，并且可穿过第一顶部介电层38A和第四底部介电层23D。每个第一联接接触件41的一端可与对应的位线BL接触，而另一端可与对应的联接焊盘21D接触。
与沿着第三方向TD以预定间距重复布置的位线BL的布置结构对应，联接焊盘21D可在联接区域PR中沿着第三方向TD以预选间距重复布置。在一个实施方式中，如图4所示，联接焊盘21D可在联接区域PR中沿着第三方向TD以锯齿形布置。
可在虚拟块DB上沿第三方向TD切割位线BL。每条切割后的位线BL可包括第一位线部分BLa和第二位线部分BLb，当在第二方向SD上从虚拟块DB观察时，第一位线部分BLa和第二位线部分BLb沿相反的方向延伸。第一位线部分BLa的一端可与虚拟块DB的一端交叠，而第二位线部分BLb的一端可与虚拟块DB的另一端交叠。
电力焊盘50可设置在第一顶部介电层38A上。电力焊盘50可设置在与位线BL相同的层上。电力焊盘50可设置在切割后的位线BL当中的位于中心部分的多条位线BL的第一位线部分BLa与第二位线部分BLb之间。在一个实施方式中，如图4所示，电力焊盘50可设置在八条切割后的位线BL当中的位于中心部分的四条位线BL的第一位线部分BLa与第二位线部分BLb之间。
电力焊盘50在第三方向TD上的宽度可大于每条位线BL在第三方向TD上的宽度。在一个实施方式中，电力焊盘50可具有被定义为第一宽度W1的四倍与第一分隔距离D1的三倍之和的宽度。虽然为了简化例示起见在图4所示的实施方式中仅示出了一个电力焊盘50，但也可沿着第三方向TD设置多个电力焊盘。
虚拟线51可设置在第一顶部介电层38A上。虚拟线51可设置在与位线BL和电力焊盘50相同的层上。每条虚拟线51可设置在切割后的位线BL当中的在第三方向TD上位于外围的各条位线BL的第一位线部分BLa与第二位线部分BLb之间。例如，每条虚拟线51也可设置在八条切割后的位线BL当中的在第三方向TD上位于两个外围的四条位线BL中的每一条的第一位线部分BLa与第二位线部分BLb之间。每条虚拟线51的宽度可与每个位线BL的宽度基本相同，并且虚拟线51与位线BL之间的间隔以及虚拟线51之间的间隔中的每一者可与位线BL之间的间隔基本相同。例如，每条虚拟线51的宽度可与第一宽度W1基本相同，并且虚拟线51与位线BL之间的间隔以及虚拟线51之间的间隔中的每一者可与第一分隔距离D1基本相同。
分别与切割后的位线BL对应的联接线60可设置在虚拟块DB的最上面的第二层间介电层37B上。联接线60可沿第二方向SD延伸。每条联接线60的一端可在第一方向FD上与对应位线BL的第一位线部分BLa交叠，而另一端可在第一方向FD上与对应位线BL的第二位线部分BLb交叠。
每条联接线60在第三方向TD上的宽度可与每条位线BL在第三方向TD上的宽度基本相同。联接线60之间的间隔可与位线BL之间的间隔基本相同。在这种情况下，联接线60的间距可与位线BL的间距基本相同。联接线60的顶表面和侧表面可被第一顶部介电层38A覆盖。
电力焊盘50可通过第一顶部接触件81和电力联接接触件70联接到逻辑结构20的第三底部布线21C。
电力联接接触件70可通过沿第一方向FD穿过联接线60、虚拟块DB、隔离介电层IS和第四底部介电层23D而联接到第三底部布线21C。在另一实施方式中，电力联接接触件70可设置在联接线60之间。在这种情况下，电力联接接触件70可以不穿过联接线60并且可以仅穿过虚拟块DB、隔离介电层IS和第四底部介电层23D。
侧壁介电层72可设置在电力联接接触件70与联接线60之间以及电力联接接触件70与虚拟块DB之间。侧壁介电层72可具有围绕每个电力联接接触件70的外壁的吸管或圆柱壳体的形状。电力联接接触件70可通过侧壁介电层72与联接线60和虚拟栅极层37A电分离。第一顶部接触件81可通过第一顶部介电层38A将电力焊盘50和电力联接接触件70联接。
每个第一位线部分BLa和每条联接线60的一端可通过穿过第一顶部介电层38A的第二顶部接触件82彼此电联接。每个第二位线部分BLb和每条联接线60的另一端可通过穿过第一顶部介电层38A的第三顶部接触件83彼此电联接。也就是说，每条切割后的位线BL的第一位线部分BLa和第二位线部分BLb可通过第二顶部接触件82、联接线60和第三顶部接触件83彼此电联接。
第二顶部介电层38B可设置在第一顶部介电层38A上并且覆盖位线BL、电力焊盘50和虚拟线51的侧表面和顶表面。电力线90可设置在第二顶部介电层38B上。
电力线90可沿第二方向SD延伸。电力线90可通过穿过第二顶部介电层38B的第四顶部接触件84联接到电力焊盘50。在图4中，为了简化例示起见而省略了电力线90和第四顶部接触件84的图示。
电力线90可通过第四顶部接触件84、电力焊盘50、第一顶部接触件81和电力联接接触件70联接到逻辑结构20的第三底部布线21C。提供给电力线90的操作电压可通过第四顶部接触件84、电力焊盘50、第一顶部接触件81、电力联接接触件70、第三底部布线21C、第三底部接触件22C、第二底部布线21B、第二底部接触件22B、第一底部布线21A和第一底部接触件22A被传送到例如逻辑晶体管TR的外围电路元件。操作电压可包括电源电压、接地电压和源电压中的任何一个。
图6是例示与实施方式相关的半导体存储装置的示例表示的截面图。
参照图6，可不在电路区域CR中切割位线BL。在这种情况下，由于将电力线90与外围电路元件联接的电气路径不可被构造在重复设置有位线BL的电路区域CR和联接区域PR中，因此将电力线90与逻辑晶体管TR联接的电气路径应当被构造在其上未设置位线BL的边缘区域ER中。
为此，电力线90应当延伸到边缘区域ER中，第四底部布线21E应当设置在边缘区域ER中的第三底部介电层23C上，并且电力线90和第四底部布线21E应当通过穿过第二顶部介电层38B和第一顶部介电层38A以及第四底部介电层23D的第二联接接触件42电联接。此外，应当在第三底部介电层23C上设置将第四底部布线21E和第三底部布线21C联接的布线(未示出)。布线应当横穿设置在第四底部布线21E所在的边缘区域ER与第三底部布线21C所在的电路区域CR之间的联接区域PR。然而，因为联接焊盘21D重复地布置在联接区域PR中，所以不容易通过避开联接焊盘21D来设置布线，并且因此，不得不限制要设置的布线的数目。
为了向外围电路元件稳定地提供操作电压，应当充分确保电力传输路径。在这点上，如果布线的数目如上所述被限制，则可能无法确保电力传输路径的数目，并且可能无法向外围电路元件稳定地提供操作电压。
根据本实施方式，在电路区域CR中切割位线BL，并且可通过由切割后的位线BL提供的空间来构造用于将操作电压传送到外围电路元件的电力传输路径。因此，由于可通过避免由于存在联接焊盘21D而导致的空间限制来充分确保电力传输路径的数目，因此可向外围电路元件稳定地提供操作电压。
图7是例示根据一个实施方式的半导体存储装置的示例表示的截面图。
参照图7，联接焊盘21D和第一联接接触件41没有设置在联接区域PR中，而是设置在电路区域CR中。
联接焊盘21D中的每一个可被设置为在电路区域CR中在第一方向FD上与对应位线BL交叠。第一联接接触件41中的每一个可设置在电路区域CR中的存储块MB之间，并且可穿过第一顶部介电层38A、半导体层31和第四底部介电层23D。介电层92可形成在第一联接接触件41与半导体层31之间，并且可将第一联接接触件41和半导体层31电隔离。
图8是例示根据一个实施方式的半导体存储装置的示例表示的俯视图。
参照图8，联接焊盘21D和第一联接接触件41既设置在联接区域PR中也设置在电路区域CR中。
存储结构可包括多个存储块MB和多个虚拟块DB1和DB2。存储块MB和虚拟块DB1和DB2可沿着第二方向SD布置。在一个实施方式中，虚拟块DB1和DB2可包括第一虚拟块DB1和第二虚拟块DB2。至少一个存储块MB和联接焊盘21D可设置在第一虚拟块DB1与第二虚拟块DB2之间。
可在第一虚拟块DB1和第二虚拟块DB2中的一个对应虚拟块上切割各条位线BL。在一个实施方式中，可在第一虚拟块DB1上切割多条位线BL，并且可在第二虚拟块DB2上切割剩余位线。在第一虚拟块DB1上切割的位线BL可不在第二虚拟块DB2上被切割。另外，在第二虚拟块DB2上切割的位线BL可不在第一虚拟块DB1上被切割。电力焊盘50可设置在由在第一虚拟块DB1上切割的位线BL提供的空间中。电力焊盘50可设置在由在第二虚拟块DB2上切割的位线BL提供的空间中。由于在第一虚拟块DB1上切割的位线BL和在第二虚拟块DB2上切割的位线BL不同，设置在第一虚拟块DB1上的电力焊盘50和设置在第二虚拟块DB2上的电力焊盘50可不沿第二方向SD成直线地设置，而是可沿第二方向SD成锯齿形地设置。
如上所述，每条切割后的位线BL可包括第一位线部分BLa和第二位线部分BLb。每条切割后的位线BL的第一位线部分BLa和第二位线部分BLb可通过联接线60(也参见图5)、第二顶部接触件82(参见图5)和第三顶部接触件83(也参见图5)彼此电联接。
由于每条位线BL的切割后的部分通过联接线60以及第二顶部接触件82和第三顶部接触件83联接，因此在仅部分位线BL被切割的情况下，可在被切割的位线BL与未切割的位线BL之间的电阻值和电容值方面引起差异。由于位线BL之间的电阻值和电容值的这种差异，会出现位线BL之间的RC延迟时间偏差，从而可使半导体存储装置的电气特性劣化。
根据本实施方式，由于全部位线BL中的每条位线在对应的虚拟块上被切割并且每条位线BL的切割后的部分通过联接线60以及第二顶部接触件82和第三顶部接触件83联接，因此位线BL可具有基本上相同的电阻值和电容值。因此，由于在位线BL之间不会发生RC延迟时间偏差，因此可提高半导体存储装置的电气特性。
图9和图10是示意性地例示根据实施方式的半导体存储装置的布图的示例表示的俯视图。
参照图9，存储单元阵列可包括第一存储体B1和第二存储体B2。由第一存储体B1和第二存储体B2构造的存储单元阵列可被定义为一个平面。
外围电路可设置在存储单元阵列下方。外围电路可包括页缓冲电路。页缓冲电路可包括与第一存储体B1对应的第一页缓冲单元221和与第二存储体B2对应的第二页缓冲单元222。第一页缓冲单元221和第二页缓冲单元222中的每一个可被设置为在第一方向FD上与对应的存储体交叠。
沿第二方向SD延伸的电力线90可设置在第一存储体B1和第二存储体B2之上。第一存储体B1和第二存储体B2中的每一个可包括多个存储块(未示出)和虚拟块DB。虚拟块DB可设置在第一存储体B1和第二存储体B2中的每一个沿第二方向SD的中心部分中。电力线90可通过穿过每个虚拟块DB的电力联接接触件70联接到第三底部布线21C。第三底部布线21C可沿第二方向SD延伸。第三底部布线21C可通过第三底部接触件22C联接到第二底部布线21B。第二底部布线21B可沿第三方向TD延伸。如以上参照图5所述，第二底部布线21B可通过第二底部接触件(参见图5的22B)、第一底部布线(参见图5的21A)和第一底部接触件(参见图5的22A)电联接到构造第一页缓冲单元221和第二页缓冲单元222中的每一个的逻辑晶体管(参见图5的TR)。通过这样的结构，可将提供给电力线90的操作电压传送到设置在第一存储体B1和第二存储体B2下面的第一页缓冲单元221和第二页缓冲单元222。
参照图10，外围电路可包括页缓冲电路和源极拾取晶体管TR'。
页缓冲电路可包括与第一存储体B1对应的第一页缓冲单元221和与第二存储体B2对应的第二页缓冲单元222。第一页缓冲单元221和第二页缓冲单元222中的每一个可被设置为在第一方向FD上与对应的存储体交叠。
源极拾取晶体管TR'可设置在第一页缓冲单元221和第二页缓冲单元222中的每一个沿第二方向SD的中心部分处。源极拾取晶体管TR'可通过其源极端子电联接到半导体层(参见图5的31)，可通过其漏极端子电联接到电力线90，并且可响应于输入到其栅极端子的控制信号而将通过电力线90提供的电压传送到半导体层。
沿第二方向SD延伸的电力线90可设置在第一存储体B1和第二存储体B2之上。第一存储体B1和第二存储体B2中的每一个可包括多个存储块(未示出)和虚拟块(未示出)。虚拟块可设置在第一存储体B1和第二存储体B2中的每一个沿第二方向SD的中心部分中。电力线90可通过穿过每个虚拟块的电力联接接触件70联接到逻辑结构(参见图5的20)的第三底部布线21C。第三底部布线21C可通过第三底部接触件22C联接到第二底部布线21B。第二底部布线21B可沿第三方向TD延伸。与以上参照图5作出的描述类似，第二底部布线21B可通过第二底部接触件(参见图5的22B)、第一底部布线(参见图5的21A)和第一底部接触件(参见图5的22A)电连接到源极拾取晶体管TR'的漏极端子。通过这样的结构，可将提供给电力线90的操作电压传送到设置在第一存储体B1和第二存储体B2下面的源极拾取晶体管TR'。
根据实施方式，通过切割设置在存储结构上的位线，可通过由切割后的位线限定的空间来构造将设置在位线上的电力线与设置在存储结构下面的逻辑结构中包括的外围电路元件联接的电力传输路径。因此，由于可通过避免因设置在逻辑结构的底部布线层中的联接焊盘的存在而导致的空间限制来充分确保电力传输路径的数目，因此可向外围电路元件稳定地提供操作电压。
图11是示意性例示根据本发明的一个实施方式的包括存储装置在内的存储系统的简化框图。
参照图11，存储系统600可包括半导体存储装置610和存储控制器620。
半导体存储装置610可包括如上所述的根据本发明的一个实施方式的存储装置，并且可按照上述方式操作。存储控制器620可控制半导体存储装置610。例如，半导体存储装置610和存储控制器620的组合可被配置为存储卡或固态盘(SSD)。存储控制器620可包括SRAM 621、中央处理单元(CPU)622、主机接口623、ECC块624和存储接口625。
SRAM 621可被用作CPU 622的工作存储器。主机接口623可包括可与存储系统600联接的主机的数据交换协议。
ECC块624可检测并校正从半导体存储装置610读出的数据中所包括的错误。
存储接口625可与半导体存储装置610接口连接。CPU 622可执行用于存储控制器620的数据交换的通用控制操作。
尽管未示出，但是对于本领域技术人员而言应当显而易见的是，存储系统600还可设置有存储用于与主机进行接口连接的代码数据的ROM。半导体存储装置610可被设置为由多个闪存芯片构造的多芯片封装件。
存储系统600可被用作具有低错误发生概率的高可靠性的存储介质。前述非易失性存储装置可被提供用于诸如固态盘(SSD)之类的存储系统。存储控制器620可通过诸如以下各种接口协议中的一种与外部装置(例如，主机)进行通信：USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(快速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小磁盘接口)协议和IDE(集成式设备电子)协议等。
图12是示意性例示根据本发明的一个实施方式的包括存储装置的计算系统的简化框图。
参照图12，根据一个实施方式的计算系统700可包括与系统总线760电联接的存储系统710、微处理器(或CPU)720、RAM 730、用户接口740、诸如基带芯片组之类的调制解调器750。在一个实施方式中，计算系统700可以是移动装置，在这种情况下，可附加设置用于提供计算系统700的操作电压的电池(未示出)。尽管在附图中未示出，但是对于本领域技术人员而言应当显而易见的是，计算系统700还可包括应用芯片组、COMS图像传感器(CIS)、移动DRAM等。存储系统710可被构造为例如使用非易失性存储器来存储数据的SSD(固态驱动/盘)。另外，作为示例，存储系统710可被设置为融合闪存(例如，NAND或NOR闪存)。
注意到，上述实施方式不仅可通过装置和方法来实现，而且还可通过执行与每个实施方式的配置对应的一个或多个功能的程序或者其上记录有程序的记录介质来实现。实施方式所属领域的技术人员可从上述实施方式的描述中容易地得出这些实现方式。
虽然已经出于例示性目的描述了各种实施方式，但是对于本领域技术人员而言将显而易见的是，可在不脱离如所附权利要求中限定的本发明的精神和范围的情况下进行各种改变和修改。
相关申请的交叉引用
本申请要求于2017年10月16日提交的韩国专利申请No.10-2017-0134075的优先权，该韩国专利申请的全部内容通过引用并入本文。

Claims (19)

1.一种半导体存储装置，该半导体存储装置包括：
逻辑结构，所述逻辑结构包括形成在基板上的外围电路元件；
存储结构，所述存储结构沿第一方向堆叠在所述逻辑结构上；
位线，所述位线被设置在覆盖所述存储结构的第一顶部介电层上，沿与所述基板的顶表面平行的第二方向延伸，并且被划分为第一位线部分和第二位线部分；以及
电力焊盘，所述电力焊盘被设置在所述第一顶部介电层上并位于所述第一位线部分和所述第二位线部分之间，并且联接到所述外围电路元件。
2.根据权利要求1所述的半导体存储装置，其中，所述逻辑结构还包括：
底部介电层，所述底部介电层覆盖所述外围电路元件；以及
底部布线，所述底部布线被设置在所述底部介电层中并且联接到所述外围电路元件，并且
其中，所述电力焊盘经由穿过所述存储结构以将所述电力焊盘与所述底部布线联接的电力联接接触件联接到所述外围电路元件。
3.根据权利要求2所述的半导体存储装置，其中，所述存储结构包括：
半导体层，所述半导体层被设置在所述底部介电层上；
存储块，所述存储块被设置在所述半导体层上，并且包括沿所述第一方向延伸的沟道结构以及多个栅极层和多个第一层间介电层，所述多个栅极层和所述多个第一层间介电层交替地堆叠在所述半导体层上以与所述沟道结构相邻；以及
虚拟块，所述虚拟块包括交替地堆叠在所述半导体层上的多个虚拟栅极层和多个第二层间介电层，并且被设置为在所述第一方向上与所述电力焊盘交叠，所述电力联接接触件穿过所述虚拟块。
4.根据权利要求3所述的半导体存储装置，该半导体存储装置还包括：
第一接触件，所述第一接触件穿过所述第一顶部介电层，并且具有联接到所述电力焊盘的一端和联接到所述电力联接接触件的另一端。
5.根据权利要求3所述的半导体存储装置，该半导体存储装置还包括：
联接线，所述联接线被设置在所述虚拟块上，沿所述第二方向延伸，并且被所述第一顶部介电层覆盖；
第二接触件，所述第二接触件穿过所述第一顶部介电层将所述第一位线部分和所述联接线的一端联接；以及
第三接触件，所述第三接触件穿过所述第一顶部介电层将所述第二位线部分和所述联接线的另一端联接。
6.根据权利要求5所述的半导体存储装置，其中，所述联接线具有与所述位线相同的宽度。
7.根据权利要求3所述的半导体存储装置，其中，所述半导体层具有在所述第一方向上与所述虚拟块交叠的位置处的开口，在所述开口中容纳有供所述电力联接接触件穿过的隔离介电层。
8.根据权利要求2所述的半导体存储装置，该半导体存储装置还包括：
第二顶部介电层，所述第二顶部介电层被形成在所述第一顶部介电层上以覆盖所述位线和所述电力焊盘；以及
电力线，所述电力线被设置在所述第二顶部介电层上，并且通过穿过所述第二顶部介电层的第四接触件联接到所述电力焊盘。
9.一种半导体存储装置，该半导体存储装置包括：
逻辑结构，所述逻辑结构包括形成在基板上的外围电路元件；
存储结构，所述存储结构沿第一方向堆叠在所述逻辑结构上，并且包括沿第二方向布置的存储块和虚拟块；
多条位线，所述多条位线被设置在覆盖所述存储结构的第一顶部介电层上，并且每条位线包括在沿所述第二方向观察时从所述虚拟块的两端沿相反的方向延伸的第一位线部分和第二位线部分；以及
电力焊盘，所述电力焊盘被设置在所述第一顶部介电层上并位于所述位线的第一位线部分与第二位线部分之间，并且联接到所述外围电路元件。
10.根据权利要求9所述的半导体存储装置，其中，所述逻辑结构还包括：
底部介电层，所述底部介电层覆盖所述外围电路元件；以及
底部布线，所述底部布线被设置在所述底部介电层中并且联接到所述外围电路元件，并且
其中，所述电力焊盘经由穿过所述虚拟块以将所述电力焊盘与所述底部布线联接的电力联接接触件联接到所述外围电路元件。
11.根据权利要求10所述的半导体存储装置，
其中，所述电力焊盘被设置在所述位线当中的位于中心的多个位线的第一位线部分与第二位线部分之间。
12.根据权利要求11所述的半导体存储装置，其中，所述电力焊盘在与所述基板的顶表面平行且与所述第二方向交叉的第三方向上的宽度大于每条位线的宽度。
13.根据权利要求11所述的半导体存储装置，该半导体存储装置还包括：
虚拟线，所述虚拟线被设置在所述位线当中的除了所述多个位线之外的剩余位线的第一位线部分与第二位线部分之间。
14.根据权利要求13所述的半导体存储装置，其中，每条虚拟线在与所述基板的顶表面平行并且与所述第二方向交叉的第三方向上的宽度与每条位线的宽度相同。
15.一种半导体存储装置，该半导体存储装置包括：
逻辑结构，所述逻辑结构包括形成在基板上的外围电路元件；
半导体层，所述半导体层被设置在所述逻辑结构上；
多个存储块，所述多个存储块被设置在所述半导体层上，每个存储块包括从所述半导体层的顶表面起沿与所述基板的顶表面垂直的第一方向延伸的多个沟道结构以及多个栅极层和多个第一层间介电层，所述多个栅极层和所述多个第一层间介电层交替地堆叠在所述半导体层上以围绕所述沟道结构并沿着所述沟道结构设置，并且所述多个存储块沿着与所述基板的顶表面平行的第二方向布置；
多个虚拟块，所述多个虚拟块被设置在所述半导体层上以在所述第二方向上与所述存储块相邻，并且每个虚拟块包括沿着所述第一方向交替地堆叠的多个虚拟栅极层和多个第二层间介电层；
多条位线，所述多条位线被设置在覆盖所述存储块和所述虚拟块的第一顶部介电层上，沿所述第二方向延伸，并且每条位线在所述虚拟块当中的对应虚拟块上被划分为第一位线部分和第二位线部分；以及
电力焊盘，所述电力焊盘被设置在所述第一顶部介电层上并位于所述位线的第一位线部分与第二位线部分之间，并且联接到所述外围电路元件。
16.根据权利要求15所述的半导体存储装置，该半导体存储装置还包括覆盖所述外围电路元件的底部介电层以及被设置在所述底部介电层中并且联接到所述外围电路元件的底部布线，并且
其中，每个电力焊盘经由穿过所述虚拟块以将所述电力焊盘与所述底部布线联接的电力联接接触件联接到所述外围电路元件。
17.根据权利要求15所述的半导体存储装置，其中，所述电力焊盘中的每一个在所述第一方向上与所述虚拟块中的任何一个交叠。
18.根据权利要求16所述的半导体存储装置，其中，所述电力焊盘当中的被设置为与不同虚拟块交叠的电力焊盘在所述第二方向上不被设置在同一行。
19.根据权利要求15所述的半导体存储装置，该半导体存储装置还包括：
联接线，所述联接线被设置在所述第一顶部介电层下面的所述虚拟块上，沿所述第二方向延伸；
第二接触件，所述第二接触件穿过所述第一顶部介电层将所述位线的第一位线部分和所述联接线联接；以及
第三接触件，所述第三接触件穿过所述第一顶部介电层将所述位线的第二位线部分和所述联接线联接。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110416222A (zh) * 2019-07-17 2019-11-05 长江存储科技有限责任公司 三维存储器及其制备方法、电子设备
CN113257832A (zh) * 2020-02-12 2021-08-13 爱思开海力士有限公司 半导体存储器装置
CN113409836A (zh) * 2020-03-16 2021-09-17 爱思开海力士有限公司 半导体装置

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102561009B1 (ko) * 2018-01-29 2023-07-28 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
CN109314118B (zh) 2018-08-21 2019-11-08 长江存储科技有限责任公司 具有贯穿阵列触点的三维存储器件及其形成方法
JP2020038911A (ja) * 2018-09-05 2020-03-12 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
US10903216B2 (en) * 2018-09-07 2021-01-26 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
US10861871B2 (en) * 2019-03-14 2020-12-08 Sandisk Technologies Llc Three-dimensional memory array including self-aligned dielectric pillar structures and methods of making the same
KR102635671B1 (ko) 2019-03-21 2024-02-14 에스케이하이닉스 주식회사 반도체 장치
US11069598B2 (en) 2019-06-18 2021-07-20 Micron Technology, Inc. Memory arrays and methods used in forming a memory array and conductive through-array-vias (TAVs)
KR102678190B1 (ko) * 2019-07-15 2024-06-25 미미르아이피 엘엘씨 반도체 메모리 장치 및 그 제조방법
KR102681821B1 (ko) * 2019-07-16 2024-07-05 에스케이하이닉스 주식회사 반도체 메모리 장치
CN110741473B (zh) * 2019-09-03 2021-04-16 长江存储科技有限责任公司 利用虚设存储块作为池电容器的非易失性存储器件
US11456317B2 (en) 2019-09-24 2022-09-27 Samsung Electronics Co., Ltd. Memory device
KR20210035558A (ko) 2019-09-24 2021-04-01 삼성전자주식회사 집적회로 소자
KR20210086098A (ko) * 2019-12-31 2021-07-08 삼성전자주식회사 집적회로 소자
KR20210134173A (ko) 2020-04-29 2021-11-09 삼성전자주식회사 집적회로 소자
WO2022047644A1 (en) * 2020-09-02 2022-03-10 Yangtze Memory Technologies Co., Ltd. On-chip capacitor structures in semiconductor devices
KR20220057917A (ko) 2020-10-30 2022-05-09 삼성전자주식회사 댐 구조체를 갖는 반도체 소자
KR20220129378A (ko) 2021-03-16 2022-09-23 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR20230089966A (ko) 2021-12-14 2023-06-21 주식회사 엔젤게임즈 인공 지능 로봇의 학습 및 인공 지능 로봇을 학습시키는 인공 지능 모델의 거래를 제어하는 방법 및 시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103855167A (zh) * 2012-12-04 2014-06-11 三星电子株式会社 包括具有三维结构的存储单元阵列的非易失性存储器
KR20150053628A (ko) * 2013-11-08 2015-05-18 삼성전자주식회사 반도체 장치
US20160118399A1 (en) * 2014-10-27 2016-04-28 Yunghwan Son Three-dimensional semiconductor memory device
US20170179154A1 (en) * 2015-12-22 2017-06-22 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100885920B1 (ko) 2006-11-10 2009-02-26 삼성전자주식회사 반도체 장치의 파워라인 배치 구조
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
KR102373542B1 (ko) * 2015-07-09 2022-03-11 삼성전자주식회사 반도체 메모리 장치
KR102437779B1 (ko) * 2015-08-11 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치
KR20170036878A (ko) * 2015-09-18 2017-04-03 삼성전자주식회사 3차원 반도체 메모리 장치
KR20170130009A (ko) * 2016-05-17 2017-11-28 삼성전자주식회사 3차원 반도체 장치
US10249640B2 (en) * 2016-06-08 2019-04-02 Sandisk Technologies Llc Within-array through-memory-level via structures and method of making thereof
KR102671472B1 (ko) * 2016-11-28 2024-06-03 삼성전자주식회사 3차원 반도체 장치
KR102685346B1 (ko) 2017-02-17 2024-07-15 에스케이하이닉스 주식회사 파워 메쉬 구조를 갖는 반도체 메모리 장치
US10319635B2 (en) * 2017-05-25 2019-06-11 Sandisk Technologies Llc Interconnect structure containing a metal slilicide hydrogen diffusion barrier and method of making thereof
KR20190020897A (ko) * 2017-08-22 2019-03-05 에스케이하이닉스 주식회사 3차원 구조의 메모리 장치
KR102462503B1 (ko) * 2017-11-27 2022-11-02 삼성전자주식회사 수직형 구조를 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
US10304852B1 (en) * 2018-02-15 2019-05-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103855167A (zh) * 2012-12-04 2014-06-11 三星电子株式会社 包括具有三维结构的存储单元阵列的非易失性存储器
KR20150053628A (ko) * 2013-11-08 2015-05-18 삼성전자주식회사 반도체 장치
US20160118399A1 (en) * 2014-10-27 2016-04-28 Yunghwan Son Three-dimensional semiconductor memory device
US20170179154A1 (en) * 2015-12-22 2017-06-22 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110416222A (zh) * 2019-07-17 2019-11-05 长江存储科技有限责任公司 三维存储器及其制备方法、电子设备
CN110416222B (zh) * 2019-07-17 2020-08-14 长江存储科技有限责任公司 三维存储器及其制备方法、电子设备
CN113257832A (zh) * 2020-02-12 2021-08-13 爱思开海力士有限公司 半导体存储器装置
CN113257832B (zh) * 2020-02-12 2024-05-14 爱思开海力士有限公司 半导体存储器装置
CN113409836A (zh) * 2020-03-16 2021-09-17 爱思开海力士有限公司 半导体装置
US12113018B2 (en) 2020-03-16 2024-10-08 SK Hynix Inc. Semiconductor device

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KR102472376B1 (ko) 2022-12-01
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