KR20210035558A - 집적회로 소자 - Google Patents

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KR20210035558A
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peripheral circuit
upper substrate
hole
integrated circuit
vertical direction
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김찬호
변대석
강동구
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삼성전자주식회사
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Abstract

집적회로 소자는 주변회로 구조물과, 상기 주변회로 구조물 위에서 상기 주변회로 구조물과 수직 방향으로 오버랩되어 있는 복수의 게이트 라인을 포함하는 메모리 스택과, 상기 주변회로 구조물과 상기 메모리 스택과의 사이에 개재되고 상기 메모리 스택의 메모리 셀 영역에 대면하는 위치에 형성된 관통홀을 포함하는 상부 기판과, 상기 메모리 스택 및 상기 관통홀을 가로질러 제1 수평 방향을 따라 길게 연장된 워드 라인 컷 영역과, 상기 워드 라인 컷 영역 내에 배치되고, 상기 상부 기판 위에서 상기 제1 수평 방향을 따라 길게 연장된 제1 부분과, 상기 제1 부분에 일체로 연결되고 상기 상부 기판의 상부로부터 상기 관통홀을 통해 상기 상부 기판을 관통하여 주변회로 구조물의 내부까지 연장된 제2 부분을 포함한다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것이며, 더욱 상세하게는, COP(Cell Over Periphery) 구조의 비휘발성 메모리 소자를 포함하는 집적회로 소자에 관한 것이다.
정보 통신 장치의 다기능화에 따라 메모리 소자를 포함하는 집적회로 소자가 대용량화 및 고집적화되고 있으며, 메모리 셀의 크기가 점차 축소되고, 메모리 소자의 동작 및 전기적 연결을 위해 메모리 소자에 포함되는 동작 회로들 및 배선 구조들도 복잡해지고 있다. 이에 따라, 집적도를 향상시키면서 전기적 특성이 우수한 구조의 메모리 소자를 포함하는 집적회로 소자가 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 향상된 집적도 및 감소된 칩 사이즈를 가지면서 배선 설계의 자유도를 확대할 수 있고 배선 구조의 신뢰성을 향상시킬 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 주변회로 구조물과, 상기 주변회로 구조물 위에서 상기 주변회로 구조물과 수직 방향으로 오버랩되어 있는 복수의 게이트 라인을 포함하는 메모리 스택과, 상기 주변회로 구조물과 상기 메모리 스택과의 사이에 개재되고 상기 메모리 스택의 메모리 셀 영역에 대면하는 위치에 형성된 관통홀을 포함하는 상부 기판과, 상기 메모리 스택 및 상기 관통홀을 가로질러 제1 수평 방향을 따라 길게 연장된 워드 라인 컷 영역과, 상기 워드 라인 컷 영역 내에 배치되고, 상기 상부 기판 위에서 상기 제1 수평 방향을 따라 길게 연장된 제1 부분과, 상기 제1 부분에 일체로 연결되고 상기 상부 기판의 상부로부터 상기 관통홀을 통해 상기 상부 기판을 관통하여 주변회로 구조물의 내부까지 연장된 제2 부분을 포함하는 공통 소스 라인을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 복수의 회로와, 상기 복수의 회로에 연결된 복수의 주변회로 배선층과, 상기 복수의 주변회로 배선층으로부터 이격된 플로팅 배선층을 포함하는 주변회로 구조물과, 상기 주변회로 구조물 상에 배치되고, 상기 플로팅 배선층과 수직 방향으로 오버랩되는 위치에 형성된 제1 관통홀을 포함하는 상부 기판과, 상기 제1 관통홀을 덮는 메모리 셀 영역과 상기 메모리 셀 영역의 일측에 배치된 연결 계단 영역을 가지고, 상기 상부 기판을 사이에 두고 상기 주변회로 구조물로부터 상기 수직 방향으로 이격되어 있는 복수의 게이트 라인을 포함하는 메모리 스택과, 상기 메모리 스택 및 상기 제1 관통홀을 가로질러 제1 수평 방향을 따라 길게 연장되고 상기 제1 관통홀을 통해 상기 상부 기판을 상기 수직 방향으로 관통하는 부분을 포함하는 복수의 워드 라인 컷 영역과, 상기 메모리 셀 영역에서 상기 복수의 게이트 라인을 상기 수직 방향으로 관통하여, 상기 제1 관통홀을 통해 상기 복수의 주변회로 배선층까지 연장되어 있는 복수의 제1 관통 전극을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 하부 기판과, 상기 하부 기판 상에 형성된 복수의 주변회로 배선층 및 플로팅 배선층을 포함하는 주변회로 구조물과, 상기 주변회로 구조물 상에 배치된 복수의 게이트 라인을 포함하는 메모리 셀 영역과, 상기 주변회로 구조물과 상기 메모리 셀 영역과의 사이에 개재되고 상기 메모리 셀 영역에 대면하는 위치에 형성된 관통홀을 포함하는 상부 기판과, 상기 메모리 셀 영역 및 상기 관통홀을 가로질러 제1 수평 방향을 따라 길게 연장되고, 상기 상부 기판에 접하는 제1 부분과, 상기 제1 부분에 일체로 연장되고 상기 상부 기판의 상부로부터 상기 관통홀을 통해 상기 플로팅 배선층까지 연장된 제2 부분을 포함하는 공통 소스 라인과, 상기 메모리 셀 영역에서 상기 복수의 게이트 라인을 관통하여 상기 수직 방향으로 연장된 절연 구조물과,
상기 관통홀을 채우는 매립 절연막과, 상기 절연 구조물 및 상기 매립 절연막을 관통하여 상기 복수의 주변회로 배선층 중에서 선택되는 적어도 하나의 주변회로 배선층까지 상기 수직 방향으로 길게 연장된 적어도 하나의 관통 전극을 포함한다.
본 발명의 기술적 사상에 의한 집적회로 소자에 의하면, COP(Cell Over Periphery) 구조의 집적회로 소자에서 주변회로 구조물 상에 적층되는 메모리 스택을 구성하는 게이트 라인의 단 수가 증가하고 상기 메모리 스택의 높이가 증가하는 경우에도, 상기 주변회로 구조물과 상기 메모리 스택과의 사이에 개재된 상부 기판과, 상기 메모리 스택 및 상기 상부 기판을 관통하여 상기 주변회로 구조물 내부까지 연장되는 관통 전극과의 사이에 디자인룰에서 요구되는 최소 이격 거리 이상의 안정적인 이격 거리를 확보하기가 용이하며, 따라서 상기 상부 기판을 관통하는 관통 전극들의 배치 설계의 자유도가 향상될 수 있다. 따라서, COP 구조의 집적회로 소자의 집적도를 향상시킬 수 있고, 칩 사이즈를 줄일 수 있으며, 집적회로 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 블록도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 개략적인 사시도이다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 메모리 셀 어레이의 등가 회로도이다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 개략적인 평면도이다.
도 5a는 도 4의 X1 - X1' 선 단면을 따르는 일부 구성 요소들의 단면도이다.
도 5b는 도 4의 Y1 - Y1' 선 단면을 따르는 일부 구성 요소들의 단면도이다.
도 5c는 도 4에 예시한 집적회로 소자의 일부 구성 요소들을 도시한 평면도이다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 개략적인 평면도이다.
도 7은 도 6에 예시한 집적회로 소자의 일부 구성 요소들을 도시한 평면도이다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면도이다.
도 10은 도 9에 예시한 집적회로 소자의 일부 구성 요소들을 도시한 평면도이다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면도이다.
도 12는 도 11에 예시한 집적회로 소자의 일부 구성 요소들을 도시한 평면도이다.
도 13은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면도이다.
도 14는 도 13에 예시한 집적회로 소자의 일부 구성 요소들을 도시한 평면도이다.
도 15a 내지 도 19b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 15a, 도 16a, ..., 및 도 19a는 각각 도 4의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성 요소들의 단면도이고, 도 15b, 도 16b, ..., 및 도 19b는 각각 도 4의 Y1 - Y1' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성 요소들의 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(10)의 블록도이다.
도 1을 참조하면, 집적회로 소자(10)는 메모리 셀 어레이(20) 및 주변회로(30)를 포함할 수 있다. 메모리 셀 어레이(20)는 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)을 포함한다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 각각 복수의 메모리 셀을 포함할 수 있다. 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 비트 라인(BL), 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 주변회로(30)에 연결될 수 있다.
주변회로(30)는 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 및 제어 로직(38)을 포함할 수 있다. 도 1에는 도시되지 않았으나, 주변회로(30)는 입출력 인터페이스, 컬럼 로직, 전압 생성부, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더, 증폭 회로 등을 더 포함할 수 있다.
메모리 셀 어레이(20)는 비트 라인(BL)을 통해 페이지 버퍼(34)에 연결될 수 있고, 워드 라인(WL), 스트링 선택 라인(SSL), 및 그라운드 선택 라인(GSL)을 통해 로우 디코더(32)에 연결될 수 있다. 메모리 셀 어레이(20)에서, 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)에 포함된 복수의 메모리 셀은 각각 플래쉬 메모리 셀일 수 있다. 메모리 셀 어레이(20)는 3 차원 메모리 셀 어레이를 포함할 수 있다. 상기 3 차원 메모리 셀 어레이는 복수의 낸드(NAND) 스트링을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 복수의 워드 라인(WL)에 각각 연결된 메모리 셀을 포함할 수 있다. 예시적인 실시예들에서, 메모리 셀 어레이(20)는 도 4 및 도 5b을 참조하여 후술하는 메모리 스택(MS)을 포함할 수 있다.
주변회로(30)는 집적회로 소자(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 집적회로 소자(10)의 외부에 있는 장치와 데이터(DATA)를 송수신할 수 있다.
로우 디코더(32)는 외부로부터의 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(32)는 선택된 메모리 셀 블록의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(34)는 비트 라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(34)는 프로그램 동작 시에는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)에 인가할 수 있으며, 독출 동작 시에는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다. 페이지 버퍼(34)는 제어 로직(38)으로부터 제공되는 제어 신호(PCTL)에 따라 동작할 수 있다.
데이터 입출력 회로(36)는 데이터 라인들(DLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 데이터 입출력 회로(36)는 프로그램 동작 시 메모리 콘트롤러(도시 생략)로부터 데이터(DATA)를 수신하고, 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼(34)에 제공할 수 있다. 데이터 입출력 회로(36)는 독출 동작 시 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼(34)에 저장된 독출 데이터(DATA)를 상기 메모리 콘트롤러에 제공할 수 있다.
데이터 입출력 회로(36)는 입력되는 어드레스 또는 명령어를 제어 로직(38) 또는 로우 디코더(32)에 전달할 수 있다. 집적회로 소자(10)의 주변회로(30)는 ESD(Electro Static Discharge) 회로 및 풀-업/풀-다운 드라이버(pull-up/pull-down driver)를 더 포함할 수 있다.
제어 로직(38)은 상기 메모리 콘트롤러로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직(38)은 로우 어드레스(R_ADDR)를 로우 디코더(32)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(36)에 제공할 수 있다. 제어 로직(38)은 제어 신호(CTRL)에 응답하여 집적회로 소자(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들면, 제어 로직(38)은 프로그램 동작 또는 소거 동작 등의 메모리 동작 수행 시 워드 라인(WL) 및 비트 라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(10)의 개략적인 사시도이다.
도 2를 참조하면, 집적회로 소자(10)는 수직 방향(Z 방향)으로 서로 오버랩되어 있는 셀 어레이 구조물(CAS) 및 주변회로 구조물(PCS)을 포함한다. 셀 어레이 구조물(CAS)은 도 1을 참조하여 설명한 메모리 셀 어레이(20)를 포함할 수 있다. 주변회로 구조물(PCS)은 도 1을 참조하여 설명한 주변회로(30)를 포함할 수 있다.
셀 어레이 구조물(CAS)은 적어도 하나의 매트(MAT)를 포함하고, 하나의 매트(MAT)는 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)을 포함할 수 있다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 각각 3 차원적으로 배열된 메모리 셀들을 포함할 수 있다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 메모리 셀 어레이(MCA)의 등가 회로도이다. 도 3에는 수직 채널 구조를 갖는 수직형 낸드(NAND) 플래시 메모리 소자의 등가 회로도가 예시되어 있다. 도 2에 예시한 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 각각 도 3에 예시한 메모리 셀 어레이(MCA)를 포함할 수 있다.
도 3을 참조하면, 메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트 라인(BL: BL1, BL2, …, BLm), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다. 복수의 비트 라인(BL: BL1, BL2, …, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(MS)이 형성될 수 있다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL: BL1, BL2, …, BLm)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 각각 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)에 연결될 수 있다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 개략적인 평면도이다. 도 5a는 도 4의 X1 - X1' 선 단면을 따르는 일부 구성 요소들의 단면도이다. 도 5b는 도 4의 Y1 - Y1' 선 단면을 따르는 일부 구성 요소들의 단면도이다. 도 5c는 도 4에 예시한 집적회로 소자(100) 중 상부 기판(110), 복수의 워드 라인 컷 영역(WLC), 및 복수의 관통 전극(THV)을 도시한 평면도이다.
도 4와 도 5a 내지 도 5c를 참조하면, 집적회로 소자(100)는 도 1 및 도 2를 참조하여 설명한 집적회로 소자(10)의 일부를 구성할 수 있다. 집적회로 소자(100)는 주변회로 구조물(PCS)과, 주변회로 구조물(PCS) 위에 배치되고 주변회로 구조물(PCS)과 수직 방향(Z 방향)으로 오버랩되어 있는 셀 어레이 구조물(CAS)을 포함한다. 셀 어레이 구조물(CAS)은 주변회로 구조물(PCS) 위에 형성된 상부 기판(110)과, 상부 기판(110) 상에 배치된 메모리 스택(MS)을 포함할 수 있다. 예시적인 실시예들에서, 상부 기판(110)은 반도체 막을 포함할 수 있다. 예를 들면, 상부 기판(110)은 폴리실리콘 막을 포함할 수 있다.
메모리 스택(MS)은 메모리 셀 영역(120)(도 4 및 도 5c 참조)을 포함할 수 있다. 메모리 셀 영역(120)은 도 2를 참조하여 설명한 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)을 포함할 수 있다. 메모리 스택(MS)은 복수의 게이트 스택(GS)을 포함할 수 있다. 복수의 게이트 스택(GS)은 각각 메모리 셀 영역(120)에서 수평 방향으로 상호 평행하게 연장되고 수직 방향(Z 방향)으로 상호 오버랩되어 있는 복수의 게이트 라인(130)을 포함할 수 있다. 복수의 게이트 라인(130)은 각각 금속, 금속 실리사이드, 불순물이 도핑된 반도체, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 게이트 라인(130)은 각각 텅스텐, 니켈, 코발트, 탄탈륨 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 불순물이 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
상부 기판(110)과 복수의 게이트 라인(130)과의 사이, 그리고 복수의 게이트 라인(130) 각각의 사이에는 절연막(134)이 개재될 수 있다. 복수의 게이트 라인(130) 중 최상층의 게이트 라인(130)의 상면도 절연막(134)으로 덮일 수 있다. 절연막(134)은 실리콘 산화물로 이루어질 수 있다.
도 5b에 예시한 바와 같이, 상부 기판(110)에는 복수의 공통 소스 영역(172)이 형성될 수 있다. 복수의 공통 소스 영역(172)은 제1 수평 방향 (X 방향)을 따라 길게 연장될 수 있다. 예시적인 실시예들에서, 복수의 공통 소스 영역(172)은 n 형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 복수의 공통 소스 영역(172)은 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로서 기능할 수 있다.
상부 기판(110) 상에서 복수의 워드 라인 컷 영역(WLC)이 메모리 스택(MS)을 가로질러 제1 수평 방향(X 방향)을 따라 길게 연장될 수 있다. 복수의 게이트 스택(GS)은 복수의 워드 라인 컷 영역(WLC)에 의해 제2 수평 방향(Y 방향)에서의 폭이 한정될 수 있다. 복수의 게이트 라인(130)은 복수의 워드 라인 컷 영역(WLC)에 의해 일정 간격으로 상호 이격되어 반복적으로 배치될 수 있다.
복수의 워드 라인 컷 영역(WLC)은 각각 공통 소스 라인 구조물(140)로 채워질 수 있다. 공통 소스 라인 구조물(140)은 공통 소스 라인(CSL)과, 워드 라인 컷 영역(WLC) 내에서 공통 소스 라인(CSL)의 측벽을 덮는 절연 스페이서(144)를 포함할 수 있다. 복수의 공통 소스 라인(CSL)은 각각 텅스텐, 구리, 또는 알루미늄 등과 같은 금속; 질화티타늄, 질화탄탈륨 등과 같은 도전성 금속질화물; 티타늄, 탄탈륨 등과 같은 전이 금속; 또는 이들의 조합으로 이루어질 수 있다. 절연 스페이서(144)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 저유전 물질로 이루어질 수 있다. 예를 들면, 절연 스페이서(144)는 실리콘 산화막, 실리콘 질화막, SiON, SiOCN, SiCN, 또는 이들의 조합으로 이루어질 수 있다.
상부 기판(110) 상에서 이웃하는 2 개의 워드 라인 컷 영역(WLC) 사이에는 1 개의 게이트 스택(GS)을 구성하는 복수의 게이트 라인(130)이 수직 방향(Z 방향)으로 서로 오버랩되도록 적층될 수 있다. 1 개의 게이트 스택(GS)을 구성하는 복수의 게이트 라인(130)은 도 3을 참조하여 설명한 접지 선택 라인(GSL), 복수의 워드 라인(WL), 및 스트링 선택 라인(SSL)을 구성할 수 있다. 1 개의 게이트 스택(GS)을 구성하는 복수의 게이트 라인(130)에서, 상측 2 개의 게이트 라인(130)은 각각 스트링 선택 라인 컷 영역(SSLC)을 사이에 두고 제2 수평 방향(Y 방향)으로 분리될 수 있다. 게이트 스택(GS)에서 스트링 선택 라인 컷 영역(SSLC)을 사이에 두고 상호 분리된 2 개의 게이트 라인(130)은 각각 도 2를 참조하여 설명한 스트링 선택 라인(SSL)을 구성할 수 있다. 도 4 및 도 5b에서는 1 개의 게이트 스택(GS) 상에 1 개의 스트링 선택 라인 컷 영역(SSLC)이 형성된 경우를 예시하였으나, 본 발명의 기술적 사상은 도 4 및 도 5b에 예시된 바에 한정되지 않는다. 예를 들면 1 개의 게이트 스택(GS) 상에는 적어도 2 개의 스트링 선택 라인 컷 영역(SSLC)이 형성될 수도 있다. 스트링 선택 라인 컷 영역(SSLC)은 절연막(150)으로 채워질 수 있다. 절연막(150)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적일 실시예들에서, 스트링 선택 라인 컷 영역(SSLC)의 적어도 일부는 에어갭(air gap)으로 채워질 수도 있다.
메모리 셀 영역(120)에서 상부 기판(110) 상에 복수의 채널 구조물(160)이 복수의 게이트 라인(130)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 채널 구조물(160)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 따라 소정 간격을 사이에 두고 상호 이격되어 배열될 수 있다.
복수의 채널 구조물(160)은 각각 게이트 유전막(162), 채널 영역(164), 매립 절연막(166), 및 드레인 영역(168)을 포함할 수 있다. 게이트 유전막(162)은 채널 영역(164)으로부터 순차적으로 형성된 터널링 유전막, 전하 저장막, 및 블로킹 유전막을 포함하는 구조를 가질 수 있다. 채널 영역(164)은 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 채널 영역(164)은 실린더 형상을 가질 수 있다. 채널 영역(164)의 내부 공간은 매립 절연막(166)으로 채워질 수 있다. 매립 절연막(166)은 절연 물질로 이루어질 수 있다. 예를 들면, 매립 절연막(166)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서 매립 절연막(166)은 생략 가능하며, 이 경우 채널 영역(164)은 내부 공간이 없는 필라(pillar) 구조를 가질 수 있다. 드레인 영역(168)은 불순물이 도핑된 폴리실리콘막으로 이루어질 수 있다. 복수의 드레인 영역(168)은 상부 절연막(169)에 의해 상호 절연될 수 있다. 상부 절연막(169)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 4에 예시한 바와 같이, 셀 어레이 구조물(CAS)에서 메모리 셀 영역(120)은 복수의 정상 셀 영역(120N)과 더미 셀 영역(120D)을 포함할 수 있다. 도 4에는 메모리 셀 영역(120)에 2 개의 정상 셀 영역(120N)과 1 개의 더미 셀 영역(120D)을 포함하는 구성을 예시하였다. 더미 셀 영역(120D)은 2 개의 정상 셀 영역(120N) 사이에서 제2 수평 방향(Y 방향)을 따라 연장될 수 있다. 2 개의 정상 셀 영역(120N)은 더미 셀 영역(120D)을 사이에 두고 서로 이격되어 있을 수 있다. 그러나, 정상 셀 영역(120N) 및 더미 셀 영역(120D) 각각의 개수 및 배치는 도 4에 예시된 바에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
정상 셀 영역(120N)에서, 복수의 채널 구조물(160) 위에 복수의 비트 라인(BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 상호 평행하게 배치되며, 제2 수평 방향(Y 방향)을 따라 길게 연장될 수 있다. 정상 셀 영역(120N)에서 복수의 채널 구조물(160)은 각각 콘택 패드(도시 생략)를 통해 복수의 비트 라인(BL) 중 대응하는 하나의 비트 라인(BL)에 연결될 수 있다. 복수의 채널 구조물(160) 중 정상 셀 영역(120N)에서 스트링 선택 라인 컷 영역(SSLC)과 워드 라인 컷 영역(WLC)과의 사이에 배치된 복수의 채널 구조물(160)은 정상 채널 구조물일 수 있다. 복수의 채널 구조물(160) 중 스트링 선택 라인 컷 영역(SSLC)과 오버랩되어 있는 채널 구조물(160)과, 더미 셀 영역(120D)에 배치된 채널 구조물(160)은 더미 채널 구조물일 수 있다.
도 5a 내지 도 5c에 예시한 바와 같이, 상부 기판(110)은 메모리 셀 영역(120)에 대면하는 위치에 형성된 관통홀(110H)을 포함할 수 있다. 관통홀(110H)은 메모리 셀 영역(120) 중 더미 셀 영역(120D)에 대면하는 위치에 배치될 수 있다. 관통홀(110H)은 매립 절연막(112)으로 채워질 수 있다. 예시적인 실시예들에서, 매립 절연막(112)은 실리콘 산화막으로 이루어질 수 있다.
더미 셀 영역(120D)에서, 상부 기판(110) 상에는 절연 구조물(170)이 배치될 수 있다. 절연 구조물(170)은 게이트 스택(GS)을 구성하는 복수의 게이트 라인(130) 및 복수의 절연막(134)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 예시적인 실시예들에서, 절연 구조물(170)은 실리콘 산화막으로 이루어질 수 있다.
복수의 워드 라인 컷 영역(WLC) 중 적어도 하나의 워드 라인 컷 영역(WLC)은 메모리 스택(MS) 및 관통홀(110H)을 가로질러 제1 수평 방향(X 방향)을 따라 길게 연장될 수 있다. 상기 적어도 하나의 워드 라인 컷 영역(WLC)은 상부 기판(110)의 주면(110M) 위에서 제1 수평 방향(X 방향)으로 길게 연장되는 부분과, 상부 기판(110)에 형성된 관통홀(110H)을 통해 상부 기판(110)을 수직 방향(Z 방향)으로 관통하는 부분을 포함할 수 있다.
복수의 워드 라인 컷 영역(WLC)을 채우는 복수의 공통 소스 라인(CSL) 중 적어도 하나의 공통 소스 라인(CSL)은, 도 5a 및 도 5b에 예시한 바와 같이, 상부 기판(110)의 주면(110M)위에서 제1 수평 방향(X 방향)을 따라 길게 연장되는 제1 부분(CSL1)과, 제1 부분(CSL1)에 일체로 연결되고 상부 기판(110)의 상부로부터 관통홀(110H)을 통해 상부 기판(110)을 수직 방향(Y 방향)으로 관통하여 주변회로 구조물(PCS)의 내부까지 연장된 제2 부분(CSL2)을 포함할 수 있다. 공통 소스 라인(CSL)에서, 제2 부분(CSL2)의 수직 방향(Z 방향) 길이는 제1 부분(CSL1)의 수직 방향(Z 방향) 길이보다 더 클 수 있다.
공통 소스 라인(CSL)의 제2 부분(CSL2)은 상부 기판(110)과 수직 방향(Y 방향)으로 오버랩되지 않을 수 있다. 공통 소스 라인(CSL)의 제2 부분(CSL2)은 상부 절연막(169)과, 절연 구조물(170)과, 매립 절연막(112)을 관통하여 주변회로 구조물(PCS) 내부까지 수직 방향(Z 방향)으로 길게 연장될 수 있다.
도 4와 도 5a 내지 도 5c에는 2 개의 워드 라인 컷 영역(WLC)이 상부 기판(110)에 형성된 관통홀(110H)을 가로질러 연장되는 부분을 포함하고, 상기 2 개의 워드 라인 컷 영역(WLC)을 채우는 2 개의 공통 소스 라인(CSL)이 상부 기판(110)의 관통홀(110H)을 통해 상부 기판(110)을 관통하는 제2 부분(CSL2)을 포함하는 구성이 예시되어 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예시적인 실시예들에서, 복수의 워드 라인 컷 영역(WLC) 중 1 개의 워드 라인 컷 영역(WLC)만 상부 기판(110)에 형성된 관통홀(110H)을 가로질러 연장되고, 상기 1 개의 워드 라인 컷 영역(WLC)을 채우는 1 개의 공통 소스 라인(CSL)만 관통홀(110H)을 통해 상부 기판(110)을 관통하여 주변회로 구조물(PCS) 내부까지 연장되는 제2 부분(CSL2)을 포함할 수 있다. 다른 예시적인 실시예들에서, 복수의 워드 라인 컷 영역(WLC) 중 적어도 3 개의 워드 라인 컷 영역(WLC)이 상부 기판(110)에 형성된 관통홀(110H)을 가로질러 연장되고, 상기 적어도 3 개의 워드 라인 컷 영역(WLC)을 채우는 적어도 3 개의 공통 소스 라인(CSL)이 관통홀(110H)을 통해 상부 기판(110)을 관통하여 주변회로 구조물(PCS) 내부까지 연장되는 제2 부분(CSL2)을 포함할 수 있다. 공통 소스 라인(CSL)의 제2 부분(CSL2)은 매립 절연막(112)을 사이에 두고 상부 기판(110)으로부터 수평 방향으로 이격될 수 있다.
더미 셀 영역(120D)에서, 복수의 관통 전극(THV)이 셀 어레이 구조물(CAS)의 게이트 스택(GS)을 관통하고 관통홀(110H)을 통해 상부 기판(110)을 관통하여 주변회로 구조물(PCS) 내부까지 수직 방향(Z 방향)으로 길게 연장될 수 있다. 복수의 관통 전극(THV)은 각각 셀 어레이 구조물(CAS) 내에서 상부 절연막(169) 및 절연 구조물(170)에 의해 포위되고, 상부 기판(110)의 관통홀(110H) 내에서 매립 절연막(112)에 의해 포위될 수 있다.
도 5c에는 상부 기판(110)에 형성된 1 개의 관통홀(110H) 만을 예시하였으나, 상부 기판(110)에는 복수의 관통홀(110H)이 형성될 수도 있다. 도 4와 도 5c에는 1 개의 절연 구조물(170)과 1 개의 관통홀(110H)을 관통하는 5 개의 관통 전극(THV)을 예시하였으나, 1 개의 절연 구조물(170)과 1 개의 관통홀(110H)을 관통하는 관통 전극(THV)의 개수는 도 4 및 도 5c에 예시한 바에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 관통 전극(THV)의 개수 및 크기를 다양하게 변경할 수 있다.
상부 기판(110) 상에 형성된 메모리 스택(MS)에서 수직 방향(Z 방향)으로 적층되는 게이트 라인(130)의 단 수가 증가함에 따라, 관통홀(110H)을 통해 상부 기판(110)을 관통하는 복수의 관통 전극(THV)과 상부 기판(110)과의 사이에 최소 이격 거리를 확보하기 위한 디자인룰이 더욱 엄격해질 수 있다. 관통홀(110H)을 통해 상부 기판(110)을 관통하는 복수의 관통 전극(THV)과 상부 기판(110)과의 사이에는 디자인룰에서 요구되는 최소 이격 거리 이상의 안정적인 이격 거리를 확보할 수 있다. 예시적인 실시예들에서, 관통홀(110H)을 통해 상부 기판(110)을 관통하는 복수의 관통 전극(THV)과 상부 기판(110)과의 사이에 약 0.01 ㎛ 내지 약 1.5 ㎛ 의 범위 내에서 선택되는 이격 거리를 가질 수 있다.
본 발명의 기술적 사상에 의하면, 공통 소스 라인(CSL) 중 관통홀(110H)을 가로지르며 관통홀(110H)을 통해 상부 기판(110)을 관통하는 제2 부분(CSL2)은 상부 기판(110)과 수직 방향(Y 방향)으로 오버랩되지 않을 수 있다.
도 5a 및 도 5b에 예시한 바와 같이, 주변회로 구조물(PCS)은 하부 기판(52)과, 하부 기판(52)의 주면(52M) 위에 형성된 복수의 회로(CT)와, 다층 배선 구조(MWS)를 포함할 수 있다. 복수의 관통 전극(THV)은 각각 주변회로 구조물(PCS)에 포함된 다층 배선 구조(MWS)를 통해 복수의 회로(CT)에서 선택되는 적어도 하나의 회로(CT)에 연결될 수 있다.
하부 기판(52)은 반도체 기판으로 이루어질 수 있다. 예를 들면, 하부 기판(52)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 하부 기판(52)에는 소자분리막(54)에 의해 활성 영역(AC)이 정의될 수 있다. 복수의 회로(CT)는 도 1을 참조하여 설명한 주변회로(30)에 포함되는 다양한 회로들을 포함할 수 있다. 예시적인 실시예들에서, 복수의 회로(CT)는 저항, 커패시터 등과 같은 단위 소자들을 포함할 수 있다. 활성 영역(AC) 위에는 복수의 회로(CT)를 구성하는 복수의 트랜지스터(TR5)가 형성될 수 있다. 복수의 트랜지스터(TR5)는 각각 게이트(PG)와, 게이트(PG)의 양측에서 활성 영역(AC) 내에 형성된 소스/드레인 영역(PSD)을 포함할 수 있다.
다층 배선 구조(MWS)는 복수의 회로(CT)에 연결된 복수의 주변회로 배선층(ML60, ML61, ML62, ML66)과, 복수의 주변회로 콘택(MC60, MC61, MC62)과, 복수의 주변회로 배선층(ML60, ML61, ML62, ML66) 및 복수의 주변회로 콘택(MC60, MC61, MC62)으로부터 이격된 플로팅 배선층(ML68)을 포함할 수 있다. 플로팅 배선층(ML68)은 복수의 주변회로 배선층(ML60, ML61, ML62, ML66) 중 상부 기판(110)에 가장 가까운 최상층의 주변회로 배선층(ML62, ML66)과 동일 레벨에 형성될 수 있다. 여기서, 용어 "레벨"은 하부 기판(52)의 상면으로부터 수직 방향(Z 방향 또는 -Z 방향)을 따르는 거리를 의미한다.
복수의 주변회로 배선층(ML60, ML61, ML62, ML66) 중 일부는 복수의 트랜지스터(TR5)에 전기적으로 연결 가능하도록 구성될 수 있다. 복수의 주변회로 콘택(MC60, MC61, MC62)은 복수의 주변회로 배선층(ML60, ML61, ML62, ML66) 중에서 선택되는 일부 주변회로 배선층(ML60, ML61, ML62, ML66)을 상호 연결시키도록 구성될 수 있다. 복수의 관통 전극(THV) 각각의 하단부는 복수의 주변회로 배선층(ML60, ML61, ML62, ML66) 중 상부 기판(110)에 가장 가까운 최상층의 주변회로 배선층(ML62, ML66)에서 선택되는 일부 주변회로 배선층(ML66)에 연결될 수 있다. 공통 소스 라인(CSL) 중 관통홀(110H)을 통해 상부 기판(110)을 관통하여 주변회로 구조물(PCS) 내부까지 연장된 제2 부분(CSL2)은 플로팅 배선층(ML68)에 연결될 수 있다. 플로팅 배선층(ML68)은 그 상면에 접하는 1 개의 공통 소스 라인(CSL) 이외의 다른 도전체와는 연결되어 있지 않을 수 있다. 집적회로 소자(100)의 동작 중에, 플로팅 배선층(ML68)은 그 상면에 접하는 1 개의 공통 소스 라인(CSL)과 동일한 전기적 바이어스를 가지도록 구성될 수 있다.
복수의 주변회로 배선층(ML60, ML61, ML62, ML66), 복수의 주변회로 콘택(MC60, MC61, MC62), 및 플로팅 배선층(ML68)은 각각 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 주변회로 배선층(ML60, ML61, ML62, ML66), 복수의 주변회로 콘택(MC60, MC61, MC62), 및 플로팅 배선층(ML68)은 각각 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈륨, 니켈, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 등과 같은 도전 물질을 포함할 수 있다. 도 5a 및 도 5b에서, 다층 배선 구조(MWS)가 수직 방향(Z 방향)을 따라 3 층의 배선층을 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 도 5a 및 도 5b에 예시된 바에 한정되는 것은 아니다. 예를 들면, 다층 배선 구조(MWS)는 2 층, 또는 4 층 이상의 배선층을 가질 수도 있다.
복수의 회로(CT), 복수의 주변회로 배선층(ML60, ML61, ML62, ML66), 복수의 주변회로 콘택(MC60, MC61, MC62), 및 플로팅 배선층(ML68)은 층간절연막(70)으로 덮일 수 있다. 복수의 관통 전극(THV)은 층간절연막(70)의 일부를 관통하여 주변회로 배선층(ML66)의 상면에 접할 수 있다. 공통 소스 라인(CSL) 중 관통홀(110H)을 통해 상부 기판(110)을 관통하여 주변회로 구조물(PCS) 내부까지 연장된 제2 부분(CSL2)은 층간절연막(70)의 일부를 관통하여 플로팅 배선층(ML68)의 상면에 접할 수 있다. 층간절연막(70)은 실리콘 산화물, SiON, SiOCN 등을 포함할 수 있다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(100A)의 개략적인 평면도이다. 도 7은 도 6에 예시한 집적회로 소자(100A) 중 상부 기판(110), 복수의 워드 라인 컷 영역(WLC), 및 복수의 관통 전극(THV)을 도시한 평면도이다.
도 6 및 도 7을 참조하면, 집적회로 소자(100A)는 도 4와 도 5a 내지 도 5c를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100A)는 제1 수평 방향(X 방향)에서 메모리 셀 영역(120)의 양측에 하나씩 배치된 한 쌍의 연결 계단 영역(122C)과, 제2 수평 방향(Y 방향)에서 메모리 셀 영역(120)의 양측에 하나씩 배치된 한 쌍의 더미 계단 영역(122D)을 포함할 수 있다. 한 쌍의 연결 계단 영역(122C) 및 한 쌍의 더미 계단 영역(122D)에서, 복수의 게이트 라인(130)은 상부 기판(110)으로부터 멀어질수록 제1 수평 방향(X 방향)의 폭과 제2 수평 방향(Y 방향)의 폭이 점차 작아질 수 있다. 복수의 게이트 스택(GS)은 각각 메모리 셀 영역(120) 및 연결 계단 영역(122C)에 걸쳐 수평 방향으로 상호 평행하게 연장되고 수직 방향(Z 방향)으로 상호 오버랩되어 있는 복수의 게이트 라인(130)을 포함할 수 있다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200)를 설명하기 위한 단면도이다. 도 8에는 도 4의 Y1 - Y1' 선 단면에 대응하는 영역의 일부 구성 요소들의 단면 구성이 예시되어 있다.
도 8을 참조하면, 집적회로 소자(200)는 도 4와 도 5a 내지 도 5c를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)는 절연 구조물(170) 대신 절연 구조물(270)을 포함한다. 절연 구조물(270)은 상부 기판(110)의 관통홀(110H)을 채우는 매립 절연막(112)과 수직 방향(Z 방향)으로 오버랩되도록 배치될 수 있다. 절연 구조물(270)은 도 8에서 점선 영역(2Y)으로 표시한 부분에 해당할 수 있다. 절연 구조물(270)은 매립 절연막(112) 상에 하나씩 교대로 적층된 복수의 제1 절연막(272) 및 복수의 제2 절연막(274)을 포함하는 다중층 구조를 가질 수 있다. 복수의 제1 절연막(272)은 복수의 게이트 라인(130) 각각의 사이에 개재된 절연막(134)의 구성 물질과 동일한 물질로 이루어질 수 있다. 복수의 제2 절연막(274)은 절연막(134)의 구성 물질과 다른 물질로 이루어질 수 있다. 예를 들면, 복수의 제1 절연막(272)은 실리콘 산화막으로 이루어지고, 복수의 제2 절연막(274)은 실리콘 질화막으로 이루어질 수 있다. 절연 구조물(270)의 상면은 상부 절연막(169)으로 덮일 수 있다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300)를 설명하기 위한 평면도이다. 도 10은 도 9에 예시한 집적회로 소자(300) 중 상부 기판(110), 복수의 워드 라인 컷 영역(WLC), 및 복수의 관통 전극(THV3)을 도시한 평면도이다.
도 9 및 도 10을 참조하면, 집적회로 소자(300)는 도 6 및 도 7을 참조하여 설명한 집적회로 소자(100A)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300)의 메모리 셀 영역(120) 중 더미 셀 영역(120D)에 대면하는 위치에서 상부 기판(110)에 관통홀(310H)이 형성될 수 있다. 관통홀(310H)은 적어도 2 개의 게이트 스택(GS)을 가로질러 제2 수평 방향(Y 방향)으로 연장될 수 있다.
상부 기판(110) 상에는 관통홀(310H)과 수직 방향(Z 방향)으로 오버랩되는 위치에 절연 구조물(370)이 배치될 수 있다. 절연 구조물(370)은 도 4 및 도 5b에 예시한 절연 구조물(170), 또는 도 8에 예시한 절연 구조물(270)에 대하여 설명한 바와 동일한 구성을 가질 수 있다.
복수의 워드 라인 컷 영역(WLC) 중 3 개의 워드 라인 컷 영역(WLC)이 상부 기판(110)에 형성된 관통홀(310H)을 가로질러 제1 수평 방향(X 방향)으로 연장될 수 있다.
집적회로 소자(300)는 관통홀(310H)을 통해 수직 방향(Z 방향)으로 연장되는 복수의 관통 전극(THV3)을 포함한다. 복수의 관통 전극(THV3)은 각각 도 5b에 예시한 관통 전극(THV)과 유사하게, 더미 셀 영역(120D)에서 복수의 게이트 라인(130)을 관통하고, 관통홀(310H)을 통해 상부 기판(110)을 관통하여 주변회로 구조물(PCS) 내부까지 수직 방향(Z 방향)으로 길게 연장될 수 있다. 복수의 관통 전극(THV3) 각각의 사이에는 상부 기판(110)이 개재되지 않을 수 있다. 복수의 관통 전극(THV3) 중 일부 관통 전극(THV3)은 1 개의 워드 라인 컷 영역(WLC)을 사이에 두고 서로 이격되어 있을 수 있다.
복수의 관통 전극(THV3)은 각각 셀 어레이 구조물(CAS) 내에서 절연 구조물(370)에 의해 포위될 수 있다. 복수의 관통 전극(THV3)은 도 5b에 예시한 관통 전극(THV)과 유사하게 주변회로 구조물(PCS)에서 주변회로 배선층(ML66)을 통해 복수의 회로(CT) 중에서 선택되는 적어도 하나의 회로(CT)에 연결될 수 있다.
복수의 관통 전극(THV3)은 관통홀(310H)을 가로지르는 하나의 워드 라인 컷 영역(WLC)을 사이에 두고 서로 이격된 2 개의 관통 전극(THV3)을 포함할 수 있다. 관통홀(310H)을 관통하는 복수의 관통 전극(THV3) 중 일부 관통 전극(THV3)은 관통홀(310H)을 가로지르는 하나의 공통 소스 라인(CSL)의 제2 부분(CSL2)(도 5a 참조)을 사이에 두고 다른 관통 전극(THV3)과 이격될 수 있다. 공통 소스 라인(CSL)의 제2 부분(CSL2)(도 5a 참조)은 상부 기판(110)과 수직 방향(Z 방향)으로 오버랩되어 있지 않으므로, 상부 기판(110)과 복수의 관통 전극(THV3)과의 사이에 디자인룰에서 요구되는 최소 이격 거리 이상의 안정적인 이격 거리를 확보하기 용이하며, 따라서 1 개의 관통홀(310H)을 관통하는 복수의 관통 전극(THV3)의 배치 설계의 자유도가 향상될 수 있다.
도 10에는 상부 기판(110)에 1 개의 관통홀(310H)이 형성된 경우를 예시하였으나, 상부 기판(110)에는 복수의 관통홀(310H)이 형성될 수도 있다. 1 개의 관통홀(310H)을 관통하는 관통 전극(THV3)의 개수는 도 9 및 도 10에 예시한 바에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 관통 전극(THV3)의 개수 및 크기를 다양하게 변경할 수 있다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(400)를 설명하기 위한 평면도이다. 도 12는 도 11에 예시한 집적회로 소자(400) 중 상부 기판(110), 복수의 워드 라인 컷 영역(WLC), 및 복수의 관통 전극(THV4)을 도시한 평면도이다.
도 11 및 도 12를 참조하면, 집적회로 소자(400)는 도 6 및 도 7을 참조하여 설명한 집적회로 소자(100A)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400)의 메모리 셀 영역(120) 중 더미 셀 영역(120D)에는 상부 기판(110)에 관통홀(410H)이 형성될 수 있다. 관통홀(410H)은 메모리 셀 영역(120)을 가로질러 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 메모리 셀 영역(120)은 관통홀(410H)에 의해 서로 분리된 2 개의 정상 셀 영역(120N)을 포함할 수 있다.
상부 기판(110) 상에는 관통홀(410H)과 수직 방향(Z 방향)으로 오버랩되는 위치에 절연 구조물(470)이 배치될 수 있다. 절연 구조물(470)은 도 4 및 도 5b에 예시한 절연 구조물(170), 또는 도 8에 예시한 절연 구조물(270)에 대하여 설명한 바와 동일한 구성을 가질 수 있다.
상부 기판(110) 상에 배치된 복수의 워드 라인 컷 영역(WLC)은 모두 상부 기판(110)에 형성된 관통홀(410H)을 가로질러 제1 수평 방향(X 방향)으로 연장될 수 있다.
집적회로 소자(400)는 관통홀(410H)을 통해 수직 방향(Z 방향)으로 연장되는 복수의 관통 전극(THV4)을 포함한다. 복수의 관통 전극(THV4)은 각각 도 5b에 예시한 관통 전극(THV)과 유사하게, 더미 셀 영역(120D)에서 복수의 게이트 라인(130)을 관통하고, 관통홀(410H)을 통해 상부 기판(110)을 관통하여 주변회로 구조물(PCS) 내부까지 수직 방향(Z 방향)으로 길게 연장될 수 있다. 복수의 관통 전극(THV4) 각각의 사이에는 상부 기판(110)이 개재되지 않을 수 있다.
복수의 관통 전극(THV4)은 각각 셀 어레이 구조물(CAS) 내에서 절연 구조물(470)에 의해 포위될 수 있다. 복수의 관통 전극(THV4)은 도 5b에 예시한 관통 전극(THV)과 유사하게 주변회로 구조물(PCS)에 포함된 주변회로 배선층(ML66)을 통해 복수의 회로(CT)에서 선택되는 적어도 하나의 회로(CT)에 연결될 수 있다.
복수의 관통 전극(THV4)은 관통홀(410H)을 가로지르는 하나의 워드 라인 컷 영역(WLC)을 사이에 두고 서로 이격된 2 개의 관통 전극(THV4)을 포함할 수 있다. 관통홀(410H)을 관통하는 복수의 관통 전극(THV4) 중 일부 관통 전극(THV4)은 관통홀(410H)을 가로지르는 하나의 공통 소스 라인(CSL)의 제2 부분(CSL2)(도 5a 참조)을 사이에 두고 다른 관통 전극(THV4)과 이격될 수 있다. 공통 소스 라인(CSL)의 제2 부분(CSL2)(도 5a 참조)은 상부 기판(110)과 수직 방향(Z 방향)으로 오버랩되어 있지 않으므로, 상부 기판(110)과 복수의 관통 전극(THV4)과의 사이에 디자인룰에서 요구되는 최소 이격 거리 이상의 안정적인 이격 거리를 확보하기 용이하며, 따라서 1 개의 관통홀(410H)을 관통하는 복수의 관통 전극(THV4)의 배치 설계의 자유도가 향상될 수 있다.
절연 구조물(470) 및 관통홀(410H)을 관통하는 관통 전극(THV4)의 개수는 도 11 및 도 12에 예시한 바에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 관통 전극(THV4)의 개수 및 크기를 다양하게 변경할 수 있다.
도 13은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(500)를 설명하기 위한 평면도이다. 도 14는 도 13에 예시한 집적회로 소자(300) 중 상부 기판(110), 복수의 워드 라인 컷 영역(WLC), 복수의 제1 관통 전극(THV51), 및 복수의 제1 관통 전극(THV52)을 도시한 평면도이다.
도 13 및 도 14를 참조하면, 집적회로 소자(500)는 도 6 및 도 7을 참조하여 설명한 집적회로 소자(100A)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(500)는 제1 수평 방향(X 방향)에서 메모리 셀 영역(120)의 양측에 배치된 한 쌍의 연결 계단 영역(522C)을 포함할 수 있다.
메모리 셀 영역(120)의 더미 셀 영역(120D)에 대면하는 위치에서 상부 기판(510)에 제1 관통홀(510H1)이 형성될 수 있다. 한 쌍의 연결 계단 영역(522C) 중 적어도 하나의 연결 계단 영역(522C)에서 상부 기판(510)에 복수의 제2 관통홀(510H2)이 형성될 수 있다. 도 13 및 도 14에는 한 쌍의 연결 계단 영역(522C) 중 하나의 연결 계단 영역(522C)에만 복수의 제2 관통홀(510H2)이 형성된 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 한 쌍의 연결 계단 영역(522C)에 각각 복수의 제2 관통홀(510H2)이 형성될 수도 있다.
상부 기판(510) 상에는 제1 관통홀(510H1)과 수직 방향(Z 방향)으로 오버랩되는 위치에 제1 절연 구조물(572)이 배치되고, 복수의 제2 관통홀(510H2)과 수직 방향(Z 방향)으로 오버랩되는 복수의 위치에 각각 제2 절연 구조물(574)이 배치될 수 있다. 예시적인 실시예들에서, 상부 기판(510), 제1 절연 구조물(572), 및 제2 절연 구조물(574)은 각각 도 4와 도 5a 내지 도 5c를 참조하여 상부 기판(110) 및 절연 구조물(170)에 대하여 설명한 바와 동일한 구성을 가질 수 있다. 다른 예시적인 실시예들에서, 제1 절연 구조물(572) 및 제2 절연 구조물(574)은 각각 도 8에 예시한 절연 구조물(270)에 대하여 설명한 바와 동일한 구성을 가질 수 있다.
집적회로 소자(500)는 더미 셀 영역(120D)에서 복수의 게이트 라인(130)을 관통하고, 제1 관통홀(510H1)을 통해 상부 기판(510)을 관통하여 주변회로 구조물(PCS) 내부까지 수직 방향(Z 방향)으로 길게 연장된 복수의 제1 관통 전극(THV51)을 포함할 수 있다. 또한, 집적회로 소자(500)는 연결 계단 영역(522C)에서 복수의 게이트 라인(130)을 관통하여 제2 관통홀(510H2)을 통해 상부 기판(510)을 관통하여 주변회로 구조물(PCS) 내부까지 수직 방향(Z 방향)으로 길게 연장된 복수의 제2 관통 전극(THV52)을 포함할 수 있다.
복수의 제1 관통 전극(THV51)은 각각 셀 어레이 구조물(CAS) 내에서 제1 절연 구조물(572)에 의해 포위될 수 있다. 복수의 제2 관통 전극(THV52)은 각각 연결 계단 영역(522C)에서 제2 절연 구조물(574)에 의해 포위될 수 있다. 복수의 제1 관통 전극(THV51) 및 복수의 제2 관통 전극(THV52)은 각각 도 5b에 예시한 관통 전극(THV)과 유사하게, 주변회로 구조물(PCS)에 포함된 주변회로 배선층(ML66)을 통해 복수의 회로(CT)에서 선택되는 적어도 하나의 회로(CT)에 연결될 수 있다.
1 개의 제1 관통홀(510H1)을 관통하는 제1 관통 전극(THV51)의 개수는 도 13 및 도 14에 예시한 바에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 제1 관통 전극(THV51)의 개수 및 크기를 다양하게 변경할 수 있다.
도 4 내지 도 14를 참조하여 설명한 집적회로 소자(100, 100A, 200. 300, 400, 500)에 의하면, COP 구조의 집적회로 소자에서 주변회로 구조물(PCS) 상에 적층되는 메모리 스택(MS)을 구성하는 게이트 라인(130)의 단 수가 증가하고 메모리 스택(MS)의 높이가 증가하는 경우에도, 주변회로 구조물(PCS)과 메모리 스택(MS)과의 사이에 개재된 상부 기판(110)과, 메모리 스택(MS) 및 상부 기판(110)을 관통하여 주변회로 구조물(PCS) 내부까지 연장되는 관통 전극(THV, THV3, THV4)과의 사이, 또는 상부 기판(510)과, 메모리 스택(MS) 및 상부 기판(510)을 관통하여 주변회로 구조물(PCS) 내부까지 연장되는 제1 관통 전극(THV51)과의 사이에 디자인룰에서 요구되는 최소 이격 거리 이상의 안정적인 이격 거리를 확보하기 용이하므로, 상부 기판(110, 510)을 관통하는 관통 전극들의 배치 설계의 자유도가 향상될 수 있다. 따라서, COP 구조의 집적회로 소자의 집적도를 향상시킬 수 있고, 칩 사이즈를 줄일 수 있으며, 집적회로 소자의 신뢰성을 향상시킬 수 있다.
도 15a 내지 도 19b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 특히, 도 15a, 도 16a, ..., 및 도 19a는 각각 도 4의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성 요소들의 단면도이고, 도 15b, 도 16b, ..., 및 도 19b는 각각 도 4의 Y1 - Y1' 선 단면에 대응하는 부분의 공정 순서에 따른 일부 구성 요소들의 단면도이다. 본 예에서는 도 4와 도 5a 내지 도 5c에 예시한 집적회로 소자(100)의 제조 방법을 예로 들어 설명한다.
도 15a 및 도 15b를 참조하면, 하부 기판(52), 복수의 회로(CT), 다층 배선 구조(MWS), 및 층간절연막(70)을 포함하는 주변회로 구조물(PCS)을 형성한다.
다층 배선 구조(MWS)는 복수의 주변회로 배선층(ML60, ML61, ML62, ML66)과, 복수의 주변회로 배선층(ML60, ML61, ML62, ML66) 중 상부 기판(110)에 가장 가까운 최상층의 주변회로 배선층(ML62, ML66)과 동일 레벨에 형성된 플로팅 배선층(ML68)을 포함할 수 있다.
도 16a 및 도 16b를 참조하면, 주변회로 구조물(PCS) 위에 상부 기판(110)을 형성하고, 상부 기판(110)에 관통홀(110H)을 형성한 후, 관통홀(110H)을 채우는 매립 절연막(112)을 형성한다.
도 17a 및 도 17b를 참조하면, 상부 기판(110) 및 매립 절연막(112) 위에 복수의 절연막(134) 및 복수의 희생막(PL)을 교대로 하나씩 적층한다. 복수의 희생막(PL)은 실리콘 질화물, 실리콘 카바이드, 또는 폴리실리콘으로 이루어질 수 있다. 복수의 희생막(PL)은 각각 후속 공정에서 복수의 게이트 라인(130)을 형성하기 위한 공간을 확보하는 역할을 할 수 있다.
그 후, 복수의 절연막(134) 및 복수의 희생막(PL) 각각의 일부를 절연 구조물(170)로 치환하고, 상부 절연막(169)을 형성한다. 상부 절연막(169)은 복수의 절연막(134) 중 최상층의 절연막(134)과 절연 구조물(170)을 덮도록 형성될 수 있다. 그 후, 상부 절연막(169), 복수의 절연막(134), 및 복수의 희생막(PL)을 관통하는 복수의 채널 구조물(160)을 형성하고, 스트링 선택 라인 컷 영역(SSLC)과 스트링 선택 라인 컷 영역(SSLC)을 채우는 절연막(150)을 형성한다.
그 후, 상부 절연막(169), 복수의 절연막(134), 및 복수의 희생막(PL)을 관통하는 복수의 워드 라인 컷 영역(WLC)을 형성한다. 복수의 워드 라인 컷 영역(WLC) 각각의 일부는 관통홀(110H)을 채우는 매립 절연막(112)과, 주변회로 구조물(PCS)의 층간절연막(70)의 일부를 관통할 수 있다. 복수의 워드 라인 컷 영역(WLC)을 통해 상부 기판(110)의 상면과 플로팅 배선층(ML68)의 상면이 노출될 수 있다. 복수의 워드 라인 컷 영역(WLC)을 통해 노출된 상부 기판(110)에 불순물 이온을 주입하여 복수의 공통 소스 영역(172)을 형성할 수 있다.
도 18a 및 도 18b를 참조하면, 도 17a 및 도 17b의 결과물에서 복수의 워드 라인 컷 영역(WLC)을 통해 복수의 희생막(PL)을 복수의 게이트 라인(130)으로 치환할 수 있다. 일부 실시예들에서, 복수의 희생막(PL)(도 17b 참조)을 복수의 게이트 라인(130)으로 치환하기 위하여, 복수의 워드 라인 컷 영역(WLC)을 통해 노출되는 복수의 희생막(PL)을 선택적으로 제거하여 복수의 절연막(134) 각각의 사이에 빈 공간을 마련한 후, 상기 빈 공간에 도전 물질을 매립하여 복수의 게이트 라인(130)을 형성할 수 있다.
도 19a 및 도 19b를 참조하면, 복수의 워드 라인 컷 영역(WLC) 각각의 내부에 절연 스페이서(144) 및 공통 소스 라인(CSL)으로 이루어지는 공통 소스 라인 구조물(140)을 형성하고, 상부 절연막(169), 절연 구조물(170), 매립 절연막(112), 및 층간절연막(70)을 관통하여 주변회로 배선층(ML66)의 상면에 접하는 복수의 관통 전극(THV)을 형성한다.
그 후, 복수의 채널 구조물(160) 위에 복수의 비트 라인(BL)을 형성하여 도 4와 도 5a 내지 도 5c에 예시한 집적회로 소자(100)를 제조할 수 있다.
도 8에 예시한 집적회로 소자(200)를 제조하기 위하여 도 15a 내지 도 19b를 참조하여 설명한 집적회로 소자(100)의 제조 방법과 유사한 방법을 이용할 수 있다. 단, 도 17a 및 도 17b를 참조하여 설명한 공정에서 절연 구조물(170)을 형성하는 공정을 생략하고, 도 18a 및 도 18b를 참조하여 설명한 공정에서 복수의 워드 라인 컷 영역(WLC)을 통해 복수의 희생막(PL)(도 17b 참조)을 복수의 게이트 라인(130)으로 치환할 때 복수의 희생막(PL) 중 일부는 복수의 게이트 라인(130)으로 치환하지 않고 남겨둘 수 있다. 그 결과, 복수의 희생막(PL) 중 일부와 복수의 절연막(134) 중 일부로 이루어지는 다중층 구조의 절연 구조물(270)이 얻어질 수 있다. 이 경우, 도 8에 예시한 복수의 제1 절연막(272)은 복수의 절연막(134) 중 일부로부터 얻어진 결과물이고, 도 8에 예시한 복수의 제2 절연막(274)은 복수의 희생막(PL) 중 일부로부터 얻어진 결과물일 수 있다.
도 15a 내지 도 19b를 참조하여 도 4와 도 5a 내지 도 5c에 예시한 집적회로 소자(100)와, 도 8에 예시한 집적회로 소자(200)의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 상기 설명한 바로부터 다양한 변형 및 변경을 가하여, 도 6, 도 7, 도 9 내지 도 14에 예시한 집적회로 소자(100A, 300, 400, 500)와, 이들로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여 얻어질 수 있는 다양한 구조들을 가지는 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 상부 기판, 110H: 관통홀, 120: 메모리 셀 영역, CSL: 공통 소스 라인, CSL1: 제1 부분, CSL2: 제2 부분, ML68: 플로팅 배선층, THV: 관통 전극, WLC: 워드 라인 컷 영역.

Claims (20)

  1. 주변회로 구조물과,
    상기 주변회로 구조물 위에서 상기 주변회로 구조물과 수직 방향으로 오버랩되어 있는 복수의 게이트 라인을 포함하는 메모리 스택과,
    상기 주변회로 구조물과 상기 메모리 스택과의 사이에 개재되고 상기 메모리 스택의 메모리 셀 영역에 대면하는 위치에 형성된 관통홀을 포함하는 상부 기판과,
    상기 메모리 스택 및 상기 관통홀을 가로질러 제1 수평 방향을 따라 길게 연장된 워드 라인 컷 영역과,
    상기 워드 라인 컷 영역 내에 배치되고, 상기 상부 기판 위에서 상기 제1 수평 방향을 따라 길게 연장된 제1 부분과, 상기 제1 부분에 일체로 연결되고 상기 상부 기판의 상부로부터 상기 관통홀을 통해 상기 상부 기판을 관통하여 주변회로 구조물의 내부까지 연장된 제2 부분을 포함하는 공통 소스 라인을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 주변회로 구조물은 복수의 주변회로 배선층과, 상기 복수의 주변회로 배선층으로부터 이격되고 상기 공통 소스 라인에 연결되어 있는 플로팅 배선층을 포함하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 주변회로 구조물은
    하부 기판과,
    상기 하부 기판 상에 형성된 복수의 회로와,
    상기 복수의 회로에 연결된 복수의 주변회로 배선층과,
    상기 복수의 주변회로 배선층 중 상기 상부 기판에 가장 가까운 최상층 배선층과 동일 레벨에 형성되고 상기 공통 소스 라인에 접하는 플로팅 배선층을 포함하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 복수의 게이트 라인 및 상기 상부 기판을 관통하여 상기 주변회로 구조물의 내부까지 상기 수직 방향으로 길게 연장된 관통 전극을 더 포함하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 상부 기판 상에 배치되고 상기 메모리 셀 영역에서 상기 복수의 게이트 라인을 관통하여 상기 수직 방향으로 연장된 절연 구조물과,
    상기 관통홀을 채우는 매립 절연막과,
    상기 절연 구조물 및 상기 매립 절연막을 관통하여 상기 주변회로 구조물의 내부까지 상기 수직 방향으로 길게 연장된 관통 전극을 더 포함하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 메모리 셀 영역은 정상 셀 영역 및 더미 셀 영역을 포함하고,
    상기 관통홀은 상기 더미 셀 영역에 대면하는 위치에 형성된 집적회로 소자.
  7. 제1항에 있어서,
    상기 메모리 셀 영역에서 상기 복수의 게이트 라인을 관통하여 상기 수직 방향으로 길게 연장된 복수의 관통 전극을 더 포함하고,
    상기 복수의 관통 전극은 각각 상기 관통홀을 통해 상기 상부 기판을 관통하여 상기 주변회로 구조물의 다층 배선 구조에 연결된 집적회로 소자.
  8. 제1항에 있어서,
    상기 주변회로 구조물은
    하부 기판과,
    상기 하부 기판 상에 형성된 복수의 회로와,
    상기 복수의 회로에 연결된 복수의 주변회로 배선층과,
    상기 복수의 주변회로 배선층 중 상기 상부 기판에 가장 가까운 최상층 배선층과 동일 레벨에 형성되고 상기 공통 소스 라인의 상기 제2 부분에 접하는 플로팅 배선층을 포함하고,
    상기 플로팅 배선층은 상기 공통 소스 라인과 동일한 전기적 바이어스를 가지도록 구성된 집적회로 소자.
  9. 제1항에 있어서,
    상기 메모리 셀 영역에서 상기 관통홀을 통해 상기 상부 기판을 관통하여 상기 주변회로 구조물의 다층 배선 구조에 연결된 관통 전극을 더 포함하고,
    상기 관통 전극과 상기 상부 기판과의 사이의 이격 거리는 0.01 ㎛ 내지 1.5 ㎛인 집적회로 소자.
  10. 제1항에 있어서,
    상기 공통 소스 라인은 상기 상부 기판과 상기 수직 방향으로 오버랩되는 제1 부분과, 상기 관통홀을 통해 상기 상부 기판을 관통하는 제2 부분을 포함하고, 상기 수직 방향에서 상기 제2 부분의 길이는 상기 제1 부분의 길이보다 더 큰 집적회로 소자.
  11. 복수의 회로와, 상기 복수의 회로에 연결된 복수의 주변회로 배선층과, 상기 복수의 주변회로 배선층으로부터 이격된 플로팅 배선층을 포함하는 주변회로 구조물과,
    상기 주변회로 구조물 상에 배치되고, 상기 플로팅 배선층과 수직 방향으로 오버랩되는 위치에 형성된 제1 관통홀을 포함하는 상부 기판과,
    상기 제1 관통홀을 덮는 메모리 셀 영역과 상기 메모리 셀 영역의 일측에 배치된 연결 계단 영역을 가지고, 상기 상부 기판을 사이에 두고 상기 주변회로 구조물로부터 상기 수직 방향으로 이격되어 있는 복수의 게이트 라인을 포함하는 메모리 스택과,
    상기 메모리 스택 및 상기 제1 관통홀을 가로질러 제1 수평 방향을 따라 길게 연장되고 상기 제1 관통홀을 통해 상기 상부 기판을 상기 수직 방향으로 관통하는 부분을 포함하는 복수의 워드 라인 컷 영역과,
    상기 메모리 셀 영역에서 상기 복수의 게이트 라인을 상기 수직 방향으로 관통하여, 상기 제1 관통홀을 통해 상기 복수의 주변회로 배선층까지 연장되어 있는 복수의 제1 관통 전극을 포함하는 집적회로 소자.
  12. 제11항에 있어서,
    상기 복수의 제1 관통 전극은 상기 복수의 워드 라인 컷 영역 중에서 선택되는 하나의 워드 라인 컷 영역을 사이에 두고 서로 이격된 2 개의 제1 관통 전극을 포함하는 집적회로 소자.
  13. 제11항에 있어서,
    상기 복수의 워드 라인 컷 영역 각각의 내부에 하나씩 배치되는 복수의 공통 소스 라인을 포함하고,
    상기 복수의 공통 소스 라인은 각각 상기 상부 기판 위에서 상기 제1 수평 방향을 따라 길게 연장되는 제1 부분과, 상기 제1 부분에 일체로 연결되고 상기 상부 기판의 상부로부터 상기 제1 관통홀을 통해 상기 플로팅 배선층까지 연장되어 있는 제2 부분을 포함하는 집적회로 소자.
  14. 제13항에 있어서,
    상기 수직 방향에서 상기 제2 부분은 상기 제1 부분보다 더 큰 길이를 가지는 집적회로 소자.
  15. 제11항에 있어서,
    상기 복수의 제1 관통 전극 각각의 사이에는 상기 상부 기판이 개재되어 있지 않은 집적회로 소자.
  16. 제11항에 있어서,
    상기 상부 기판 중 상기 연결 계단 영역에 대면하는 위치에 형성된 제2 관통홀과,
    상기 제2 관통홀을 통해 상기 상부 기판을 상기 수직 방향으로 관통하여 상기 복수의 주변회로 배선층 중에서 선택되는 적어도 하나의 주변회로 배선층까지 연장되어 있는 적어도 하나의 제2 관통 전극을 더 포함하는 집적회로 소자.
  17. 제11항에 있어서,
    상기 메모리 셀 영역에서 상기 복수의 게이트 라인을 관통하여 상기 수직 방향으로 연장된 절연 구조물과,
    상기 제1 관통홀을 채우는 매립 절연막을 더 포함하고,
    상기 복수의 제1 관통 전극은 상기 절연 구조물 및 상기 매립 절연막을 상기 수직 방향으로 관통하여 상기 복수의 주변회로 배선층까지 연장되어 있는 집적회로 소자.
  18. 하부 기판과, 상기 하부 기판 상에 형성된 복수의 주변회로 배선층 및 플로팅 배선층을 포함하는 주변회로 구조물과,
    상기 주변회로 구조물 상에 배치된 복수의 게이트 라인을 포함하는 메모리 셀 영역과,
    상기 주변회로 구조물과 상기 메모리 셀 영역과의 사이에 개재되고 상기 메모리 셀 영역에 대면하는 위치에 형성된 관통홀을 포함하는 상부 기판과,
    상기 메모리 셀 영역 및 상기 관통홀을 가로질러 제1 수평 방향을 따라 길게 연장되고, 상기 상부 기판에 접하는 제1 부분과, 상기 제1 부분에 일체로 연장되고 상기 상부 기판의 상부로부터 상기 관통홀을 통해 상기 플로팅 배선층까지 연장된 제2 부분을 포함하는 공통 소스 라인과,
    상기 메모리 셀 영역에서 상기 복수의 게이트 라인을 관통하여 상기 수직 방향으로 연장된 절연 구조물과,
    상기 관통홀을 채우는 매립 절연막과,
    상기 절연 구조물 및 상기 매립 절연막을 관통하여 상기 복수의 주변회로 배선층 중에서 선택되는 적어도 하나의 주변회로 배선층까지 상기 수직 방향으로 길게 연장된 적어도 하나의 관통 전극을 포함하는 집적회로 소자.
  19. 제18항에 있어서,
    상기 적어도 하나의 주변회로 배선층 및 상기 플로팅 배선층은 상기 하부 기판 상의 동일 레벨에서 수평 방향을 따라 길게 연장되어 있고,
    상기 플로팅 배선층은 상기 공통 소스 라인과 동일한 전기적 바이어스를 가지도록 구성된 집적회로 소자.
  20. 제18항에 있어서,
    상기 적어도 하나의 관통 전극은 상기 공통 소스 라인을 사이에 두고 서로 이격되고 상기 관통홀을 통해 상기 수직 방향을 따라 길게 연장되는 2 개의 관통 전극을 포함하고,
    상기 2 개의 관통 전극 사이에는 상기 상부 기판이 개재되어 있지 않은 집적회로 소자.
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