DE102020111649A1 - Integrierte Schaltungsvorrichtung - Google Patents

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Abstract

Eine integrierte Schaltungs(IC)-Vorrichtung umfasst eine Peripherieschaltungsstruktur, einen Speicherstapel, umfassend eine Mehrzahl von Gate-Leitungen, welche die Peripherieschaltungsstruktur in einer vertikaler Richtung überlappen, auf der Peripherieschaltungsstruktur, ein oberes Substrat zwischen der Peripherieschaltungsstruktur und dem Speicherstapel, wobei das obere Substrat ein Durchgangsloch umfasst, das unter einer Speicherzellenregion des Speicherstapels positioniert ist, eine Wortleitungstrennregion, die sich längs in einer ersten lateralen Richtung quer durch den Speicherstapel und das Durchgangsloch erstreckt, und eine gemeinsame Source-Leitung, die sich in der Wortleitungstrennregion befindet, wobei die gemeinsame Source-Leitung einen ersten Abschnitt umfasst, der sich längs in der ersten lateralen Richtung auf dem oberen Substrat erstreckt, und einen zweiten Abschnitt, der integral mit dem ersten Abschnitt verbunden ist, wobei der zweite Abschnitt in das obere Substrat durch das Durchgangsloch von einem oberen Abschnitt des oberen Substrats eindringt und sich in die Peripherieschaltungsstruktur hinein erstreckt.

Description

  • Querverweise auf verwandte Anmeldungen
  • Diese Anmeldung beansprucht die Priorität der am 24. September 2019 beim koreanischen Amt für geistiges Eigentum eingereichten koreanischen Patentanmeldung Nr. 10-2019-0117491 , deren Offenbarung hierin vollinhaltlich durch Verweis mit aufgenommen ist.
  • Hintergrund
  • Das erfinderische Konzept betrifft eine integrierter Schaltungs(IC)-Vorrichtung und insbesondere eine IC-Vorrichtung, die eine nichtflüchtige Speichervorrichtung mit einer Cell-Over-Periphery(COP)-Struktur umfasst.
  • Durch die Multifunktionalisierung von Informationskommunikationsvorrichtungen, ist die Nachfrage nach hochintegrierten IC-Vorrichtungen mit hoher Kapazität, die Speichervorrichtungen umfassen, gestiegen, Speicherzellen wurden allmählich verkleinert und Betriebsschaltungen und Zwischenverbindungsstrukturen, welche in den Speichervorrichtungen umfasst sind, um Betrieb bzw. Vorgänge und eine elektrische Verbindung der Speichervorrichtungen zu ermöglichen, sind komplex geworden. Entsprechen besteht ein Bedarf an einer IC-Vorrichtung, die eine Speichervorrichtung umfasst, welche derart eingerichtet ist, dass sie eine Integrationsdichte verbessert und gute elektrische Eigenschaften aufweist.
  • Kurzfassung
  • Die offenbarten Ausführungsformen schaffen eine integrierte Schaltungs(IC)-Vorrichtung, die eine verbesserte Integrationsdichte und eine reduzierte Chip-Größe aufweist und die derart eingerichtet ist, dass ein Freiheitsgrad hinsichtlich eines Layoutdesigns erhöht wird und die Zuverlässigkeit einer Zwischenverbindungsstruktur verbessert wird.
  • Gemäß einem Aspekt des erfinderischen Konzepts wird eine IC-Vorrichtung geschaffen umfassend eine Peripherieschaltungsstruktur, einen Speicherstapel, umfassend eine Mehrzahl von Gate-Leitungen, welche die Peripherieschaltungsstruktur in einer vertikaler Richtung auf der Peripherieschaltungsstruktur überlappen, ein oberes Substrat zwischen der Peripherieschaltungsstruktur und dem Speicherstapel, wobei das obere Substrat ein Durchgangsloch umfasst, das unter einer Speicherzellenregion des Speicherstapels positioniert ist, eine Wortleitungstrennregion, die sich längs in einer ersten lateralen Richtung quer durch den Speicherstapel und das Durchgangsloch erstreckt, und eine gemeinsame Source-Leitung, die sich in der Wortleitungstrennregion befindet, wobei die gemeinsame Source-Leitung einen ersten Abschnitt umfasst, der sich längs in der ersten lateralen Richtung auf dem oberen Substrat erstreckt, und einen zweiten Abschnitt, der integral mit dem ersten Abschnitt verbunden ist, wobei der zweite Abschnitt in das obere Substrat durch das Durchgangsloch von einem oberen Abschnitt des oberen Substrats eindringt und sich in die Peripherieschaltungsstruktur hinein erstreckt.
  • Gemäß einem Aspekt des erfinderischen Konzepts wird eine IC-Vorrichtung geschaffen umfassend eine Peripherieschaltungsstruktur umfassend eine Mehrzahl von Schaltungen, eine Mehrzahl von leitfähigen Peripherieschaltungs-Zwischenverbindungsschichten, die mit der Mehrzahl von Schaltungen verbunden ist, und eine potentialfreie leitfähige Zwischenverbindungsschicht, die lateral von der Mehrzahl von leitfähigen Peripherieschaltungs-Zwischenverbindungsschichten beabstandet ist, ein oberes Substrat, das sich auf der Peripherieschaltungsstruktur befindet, wobei das obere Substrat ein erstes Durchgangsloch umfasst, das an einer Position gebildet ist, welche die potentialfreie, leitfähige Zwischenverbindungsschicht in einer vertikalen Richtung überlappt, einen Speicherstapel, der eine Speicherzellenregion aufweist, welche das erste Durchgangsloch bedeckt und eine Verbindungsstufenregion, die sich auf einer Seite der Speicherzellenregion befindet, wobei der Speicherstapel eine Mehrzahl von Gate-Leitungen umfasst, die von der Peripherieschaltungsstruktur beabstandet sind, wobei das obere Substrat in der vertikalen Richtung dazwischen ist, eine Mehrzahl von Wortleitungstrennregionen, die sich längs in einer ersten lateralen Richtung quer durch den Speicherstapel und das erste Durchgangsloch erstrecken, wobei die Mehrzahl von Wortleitungstrennregionen jeweils einen Abschnitt aufweisen, der durch das erste Durchgangsloch in der vertikalen Richtung in das obere Substrat eindringt, und eine Mehrzahl von ersten Durchgangselektroden, die in die Mehrzahl von Gate-Leitungen in der vertikalen Richtung in der Speicherzellenregion eindringen und sich zu der Mehrzahl von leitfähigen Peripherieschaltungs-Zwischenverbindungsschichten durch das erste Durchgangsloch erstrecken.
  • Gemäß einem Aspekt des erfinderischen Konzepts wird eine IC-Vorrichtung geschaffen umfassend eine Peripherieschaltungsstruktur umfassend ein unteres Substrat, sowie eine Mehrzahl von leitfähigen Peripherieschaltungs-Zwischenverbindungsschichten und eine potentialfreie, leitfähige Zwischenverbindungsschicht, die auf dem unteren Substrat ausgebildet sind, eine Speicherzellenregion umfassend eine Mehrzahl von Gate-Leitungen, die auf der Peripherieschaltungsstruktur angeordnet ist, ein oberes Substrat zwischen der Peripherieschaltungsstruktur und der Speicherzellenregion und umfassend ein Durchgangsloch, das an einer Position innerhalb der Speicherzellenregion gebildet ist, eine gemeinsame Source-Leitung umfasst einen ersten Abschnitt und einen zweiten Abschnitt, wobei sich der erste Abschnitt längs in einer ersten lateralen Richtung über die Speicherzellenregion und das Durchgangsloch hinweg erstreckt, wobei der erste Abschnitt das obere Substrat kontaktiert, der zweite Abschnitt integral mit dem ersten Abschnitt verbunden ist und sich von einem oberen Abschnitt des oberen Substrats durch das Durchgangsloch zu der potentialfreien, leitfähigen Zwischenverbindungsschicht erstreckt, eine isolierende Struktur, die durch die Mehrzahl von Gate-Leitungen in der Speicherzellenregion hindurchgeht und sich in der vertikalen Richtung erstreckt, eine vergrabene isolierende Schicht, die das Durchgangsloch ausfüllt, und mindestens eine Durchgangselektrode, die durch die isolierende Struktur und die vergrabene isolierenden Schicht hindurchgeht und sich längs in der vertikalen Richtung zu mindestens einer leitfähigen Peripherieschaltungs-Zwischenverbindungsschicht ausgewählt aus der Mehrzahl von leitfähigen Peripherieschaltungs-Zwischenverbindungsschichten erstreckt.
  • Figurenliste
  • Ausführungsformen des erfinderischen Konzepts werden deutlicher aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen ersichtlich, in welchen:
    • 1 ein Blockschaltbild einer integrierten Schaltungs(IC)-Vorrichtung gemäß einer Ausführungsform ist;
    • 2 eine schematische perspektivische Ansicht einer IC-Vorrichtung gemäß einer Ausführungsform ist;
    • 3 ein Ersatzschaltbild einer Speicherzellenanordnung einer IC-Vorrichtung gemäß einer Ausführungsform ist;
    • 4 eine schematische Draufsicht einer IC-Vorrichtung gemäß einer Ausführungsform ist;
    • 5A eine Querschnittsansicht einiger Komponenten entlang einer Linie X1-X1' aus 4 ist;
    • 5B eine Querschnittsansicht einiger Komponenten entlang einer Linie Y1-Y1' aus 4 ist;
    • 5C eine Draufsicht einiger Komponenten der in 4 gezeigten IC-Vorrichtung ist;
    • 6 eine schematische Draufsicht einer IC-Vorrichtung gemäß einer Ausführungsform ist;
    • 7 eine Draufsicht einiger Komponenten der in 6 gezeigten IC-Vorrichtung ist;
    • 8 eine Querschnittsansicht einer IC-Vorrichtung gemäß einer Ausführungsform ist;
    • 9 eine Draufsicht einer IC-Vorrichtung gemäß einer Ausführungsform ist;
    • 10 eine Draufsicht einiger Komponenten der in 9 gezeigten IC-Vorrichtung ist;
    • 11 eine Draufsicht einer IC-Vorrichtung gemäß einer Ausführungsform ist;
    • 12 eine Draufsicht einiger Komponenten der in 11 gezeigten IC-Vorrichtung ist;
    • 13 eine Draufsicht einer IC-Vorrichtung gemäß einer Ausführungsform ist;
    • 14 eine Draufsicht einiger Komponenten der in 13 gezeigten IC-Vorrichtung ist; und
    • 15A bis 19A und 15B bis 19B Querschnittsansichten sind, die einen Prozessablauf eines Verfahrens zur Herstellung einer IC-Vorrichtung gemäß einer Ausführungsform darstellen, wobei 15A-19A Querschnittsansichten einiger Komponenten gemäß dem Prozessablauf in einem Abschnitt entsprechend einem Querschnitt, aufgenommen entlang einer Linie X1-X1' aus 4, sind und 15B-19B Querschnittsansichten einiger Komponenten gemäß dem Prozessablauf in dem Abschnitt entsprechend einem Querschnitt, aufgenommen entlang einer Linie Y1-Y1' aus 4 sind.
  • Detaillierte Beschreibung der Ausführungsformen
  • Ausführungsformen werden nun vollständiger unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen einige Ausführungsformen gezeigt sind. Zur Bezeichnung der gleichen Elemente werden in der gesamten Zeichnung die gleichen Bezugszeichen verwendet; auf wiederholte Beschreibungen derselben wird verzichtet.
  • 1 ist ein Blockschaltbild einer integrierten Schaltungs(IC)-Vorrichtung 10 gemäß einer Ausführungsform.
  • Bezugnehmend auf 1 kann die IC-Vorrichtung 10 eine Speicherzellenanordnung 20 und eine Peripherieschaltung 30 umfassen. Die Speicherzellenanordnung 20 kann eine Mehrzahl von Speicherzellenblöcken BLK1, BLK2 ... und BLKn umfassen. Jede der Mehrzahl von Speicherzellenblöcken BLK1, BLK2 ... und BLKn kann eine Mehrzahl von Speicherzellen umfassen. Die Speicherzellenblöcke BLK1, BLK2 ... und BLKn können mit der Peripherieschaltung 30 durch eine Bit-Leitung BL (z. B. eine Mehrzahl von Bit-Leitungen), eine Wortleitung WL (z. B. eine Mehrzahl von Wortleitungen), eine String-Auswahlleitung SSL (z. B. eine Mehrzahl von String-Auswahlleitungen) und eine Masseauswahlleitung GSL (z. B. eine Mehrzahl von Masseauswahlleitungen) verbunden sein.
  • Die Peripherieschaltung 30 kann einen Zeilen-Decoder 32, einen Seitenpuffer 34, eine Dateneingabe-/-ausgabe(I/O)-Schaltung 36 und eine Steuerlogik 38 umfassen. Obwohl in 1 nicht gezeigt, kann die Peripherieschaltung 30 ferner eine Eingabe-/Ausgabe(I/O)-Schnittstelle, eine Spaltenlogik, einen Spannungsgenerator, einen Vordecoder, einen Temperatursensor, einen Befehls-Decoder, einen Adress-Decoder und eine Verstärkerschaltung umfassen.
  • Die Speicherzellenanordnung 20 kann mit dem Seitenpuffer 34 durch die Bit-Leitung BL verbunden sein und mit dem Zeilen-Decoder 32 durch die Wortleitung WL, die String-Auswahlleitung SSL und die Masseauswahlleitung GSL verbunden sein. In der Speicherzellenanordnung 20 kann jede der Mehrzahl von Speicherzellen, die in jeder der Mehrzahl von Speicherzellenblöcken BLK1, BLK2 ... und BLKn umfasst ist, eine Flash-Speicherzelle sein. Die Speicherzellenanordnung 20 kann eine dreidimensionale (3D-) Speicherzellenanordnung sein. Die 3D-Speicherzellenanordnung kann eine Mehrzahl von NAND-Strings umfassen, die jeweils Speicherzellen umfassen können, die jeweils mit einer Mehrzahl von Wortleitungen WL verbunden sind, die vertikal auf einem Substrat gestapelt sind. In beispielhaften Ausführungsformen kann die Speicherzellenanordnung 20 einen Speicherstapel MS umfassen, der im Folgenden unter Bezugnahme auf 4 und 5B beschrieben wird.
  • Die Peripherieschaltung 30 kann eine Adresse ADDR, einen Befehl CMD und ein Steuersignal CTRL von außerhalb der IC-Vorrichtung 10 empfangen und Daten DATA von einer Vorrichtung, die sich außerhalb der IC-Vorrichtung 10 befindet, empfangen und an diese übertragen. Die IC-Vorrichtung kann zum Beispiel einen Halbleiterchip, wie beispielsweise einen Speicher-Chip, umfassen.
  • Der Zeilen-Decoder 32 kann mindestens einen der Mehrzahl von Speicherzellenblöcken BLK1, BLK2 ... und BLKn ansprechend auf die Adresse ADDR auswählen, die von außerhalb empfangen wurde, und die Wortleitung WL, die String-Auswahlleitung SSL und die Masseauswahlleitung GSL des ausgewählten Speicherzellenblocks auswählen. Der Zeilen-Decoder 32 kann eine Spannung zur Durchführung eines Speichervorgangs an die Wortleitung WL des ausgewählten Speicherzellenblocks übertragen.
  • Der Seitenpuffer 34 kann durch die Bit-Leitung BL mit der Speicherzellenanordnung 20 verbunden sein. Während eines Programmvorgangs kann der Seitenpuffer 34 als Schreibtreiber arbeiten und eine Spannung, die Daten DATA entspricht, welche in der Speicherzellenanordnung 20 gespeichert werden sollen, an die Bit-Leitung BL anlegen. Während eines Lesevorgangs kann der Seitenpuffer 34 als Leseverstärker arbeiten und Daten DATA erfassen, die in der Speicherzellenanordnung 20 gespeichert sind. Der Seitenpuffer 34 kann ansprechend auf ein Steuersignal PCTL arbeiten, das von der Steuerlogik 38 bereitgestellt wird.
  • Die Daten-I/O-Schaltung 36 kann mit dem Seitenpuffer 34 durch Daten-Leitungen DLs verbunden sein. Während eines Programmvorgangs kann die Daten-I/O-Schaltung 36 Daten DATA von einem Speicher-Controller (nicht gezeigt) empfangen und dem Seitenpuffer 34 Programmdaten DATA basierend auf einer Spaltenadresse C_ADDR bereitstellen, die von der Steuerlogik 38 bereitgestellt wird. Während eines Lesevorgangs kann die Daten-I/O-Schaltung 36 Lesedaten DATA, die in dem Seitenpuffer 34 gespeichert sind, dem Speicher-Controller basierend auf der Spaltenadresse C_ADDR bereitstellen, die von der Steuerlogik 38 bereitgestellt wird.
  • Die Daten-I/O-Schaltung 36 kann eine empfangene Adresse oder Anweisung an die Steuerlogik 38 oder den Zeilen-Decoder 32 übertragen. Die Peripherieschaltung 30 der IC-Vorrichtung 10 kann ferner eine Elektrostatische Entladungs(ESD)-Schaltung und einen Pull-up-/Pull-Down-Treiber umfassen.
  • Die Steuerlogik 38 kann einen Befehl CMD und ein Steuersignal CTRL von dem Speicher-Controller empfangen. Die Steuerlogik 38 kann dem Zeilen-Decoder 32 eine Zeilenadresse R_ADDR bereitstellen und der Daten-I/O-Schaltung 36 die Spaltenadresse C ADDR bereitstellen. Die Steuerlogik 38 kann verschiedene interne Steuersignale, die in der IC-Vorrichtung 10 verwendet werden, ansprechend auf das Steuersignal CTRL erzeugen. Zum Beispiel kann die Steuerlogik 38 Spannungspegel, die der Wortleitung WL und der Bit-Leitung BL während eines Speichervorgangs bereitgestellt werden, wie beispielsweise einem Programmvorgang oder einem Löschvorgang, anpassen.
  • 2 ist eine perspektivische Ansicht einer IC-Vorrichtung 10 gemäß einer Ausführungsform.
  • Bezugnehmend auf 2 kann die IC-Vorrichtung 10 eine Zellenanordnungsstruktur CAS und eine Peripherieschaltungsstruktur PCS umfassen, die einander in einer vertikalen Richtung (Z-Richtung) überlappen (z. B. überlagern). Die Zellenanordnungsstruktur CAS kann die Speicherzellenanordnung 20 umfassen, die unter Bezugnahme auf 1 beschrieben ist. Die Peripherieschaltungsstruktur PCS kann die Peripherieschaltung 30 umfassen, die unter Bezugnahme auf 1 beschrieben ist. Die Zellenanordnungsstruktur CAS kann als Zellenanordnungsschicht beschrieben werden, und die Peripherieschaltungsstruktur PCS kann als Peripherieschaltungsschicht beschrieben werden. Die Zellenanordnungsschicht kann auf der Peripherieschaltungsschicht ausgebildet (z.B. in der vertikalen Richtung darauf gestapelt) werden und sowohl die Zellenanordnungsschicht als auch die Peripherieschaltungsschicht kann verschiedene Komponenten umfassen, die Teilschichten bilden.
  • Die Zellenanordnungsstruktur CAS kann mindestens eine Matrix MAT umfassen, die jeweils eine Mehrzahl von Speicherzellenblöcken BLK1, BLK2 ... und BLKn umfasst. Jede der Mehrzahl von Speicherzellenblöcken BLK1, BLK2 ... und BLKn kann Speicherzellen umfassen, die dreidimensional angeordnet sind.
  • 3 ist ein Ersatzschaltbild einer Speicherzellenanordnung MCA einer IC-Vorrichtung gemäß einer Ausführungsform. Ein Ersatzschaltbild einer vertikalen NAND(V-NAND)-Speichervorrichtung mit einer vertikalen Kanalstruktur ist beispielhaft in 3 dargestellt. Jeder der Mehrzahl von Speicherzellenblöcken BLK1, BLK2 ... und BLKn, die in 2 gezeigt sind, kann die in 3 gezeigte Speicherzellenanordnung MCA umfassen.
  • Bezugnehmend auf 3 kann die Speicherzellenanordnung MCA eine Mehrzahl von Speicherzellen-Strings MS umfassen. Die Speicherzellenanordnung MCA kann eine Mehrzahl von Bit-Leitungen BL (oder BL1, BL2 ... und BLm) umfassen, eine Mehrzahl von Wortleitungen WL (oder WL1, WL2 ... WLn-1 und WLn), mindestens eine String-Auswahlleitung SSL, mindestens eine Masseauswahlleitung GSL und eine gemeinsame Source-Leitung CSL. Die Mehrzahl von Speicherzellen-Strings MS kann zwischen der Mehrzahl von Bit-Leitungen BL (oder BL1, BL2 ... und BLm) und der gemeinsamen Source-Leitung CSL ausgebildet sein.
  • Jede der Mehrzahl von Speicherzellen-Strings MS kann einen String-Auswahltransistor SST, einen Masseauswahltransistor GST und eine Mehrzahl von Speicherzellentransistoren MC1, MC2 ... MCn-1 und MCn umfassen. Drain-Regionen einer Mehrzahl von String-Auswahltransistoren SST können mit den Bit-Leitungen BL (oder BL1, BL2 ... und BLm) verbunden sein und Source-Regionen einer Mehrzahl von Masseauswahltransistoren GST können mit der gemeinsamen Source-Leitung CSL verbunden sein. Die gemeinsame Source-Leitung CSL kann eine Region sein, mit der die Source-Regionen der Mehrzahl von Masseauswahltransistoren GST gemeinsam verbunden sind.
  • Der String-Auswahltransistor SST kann mit der String-Auswahlleitung SSL verbunden sein und der Masseauswahltransistor GST kann mit der Masseauswahlleitung GSL verbunden sein. Die Mehrzahl von Speicherzellentransistoren MC1, MC2 ... MCn-1 und MCn kann jeweils mit der Mehrzahl von Wortleitungen WL (oder WL1, WL2 ... WLn-1 und WLn) verbunden sein.
  • 4 ist eine Draufsicht einer IC-Vorrichtung 100 gemäß einer Ausführungsform. 5A ist eine Querschnittsansicht einiger Komponenten entlang einer Linie X1-X1' aus 4. 5B ist eine Querschnittsansicht einiger Komponenten entlang einer Linie Y1-Y1' aus 4. 5C ist eine Draufsicht eines oberen Substrats 110, einer Mehrzahl von Wortleitungstrennregionen WLC und einer Mehrzahl von Durchgangselektroden THV der IC-Vorrichtung 100, die in 4 gezeigt wird.
  • Bezugnehmend auf 4 und 5A bis 5C kann die IC-Vorrichtung 100 einen Abschnitt der IC-Vorrichtung 10 bilden, der unter Bezugnahme auf 1 und 2 beschrieben ist. Die IC-Vorrichtung 100 kann eine Peripherieschaltungsstruktur PCS und eine Zellenanordnungsstruktur CAS umfassen, die auf der Peripherieschaltungsstruktur PCS angeordnet ist und die Peripherieschaltungsstruktur PCS in einer vertikalen Richtung (Z-Richtung) überlappt. Die Zellenanordnungsstruktur CAS kann ein oberes Substrat 110, das auf der Peripherieschaltungsstruktur PCS ausgebildet ist, und einen Speicherstapel MS, der sich auf dem oberen Substrat 110 befindet, umfassen. In beispielhaften Ausführungsformen kann das obere Substrat 110 eine Halbleiterschicht umfassen. Zum Beispiel kann das obere Substrat 110 eine Polysiliciumschicht umfassen.
  • Der Speicherstapel MS kann eine Speicherzellenregion umfassen (siehe 120 in 4 und 5C). Die Speicherzellenregion 120 kann eine Mehrzahl von Speicherzellenblöcken BLK1, BLK2 ... und BLKn umfassen, die unter Bezugnahme auf 2 beschrieben sind. Der Speicherstapel MS kann eine Mehrzahl von Gate-Stapeln GS umfassen. Jeder der Mehrzahl von Gate-Stapeln GS kann eine Mehrzahl von Gate-Leitungen 130 umfassen, die sich parallel zueinander in einer lateralen Richtung in der Speicherzellenregion 120 erstrecken und einander in der vertikalen Richtung (Z-Richtung) überlappen. Jede der Mehrzahl von Gate-Leitungen 130 kann ein Metall, ein Metallsilicid, einen dotierten Halbleiter oder eine Kombination daraus umfassen. Zum Beispiel kann jede der Mehrzahl von Gate-Leitungen 130 ein Metall wie beispielsweise Wolfram, Nickel, Cobalt und Tantal, ein Metallsilicid wie beispielsweise Wolframsilicid, Nickelsilicid, Cobaltsilicid und Tantalsilicid, dotiertes Polysilicium, oder eine Kombination daraus umfassen.
  • Eine isolierende Schicht 134 kann zwischen dem oberen Substrat 110 und der Mehrzahl von Gate-Leitungen 130 und zwischen benachbarten Gate-Leitungen 130 der Mehrzahl von Gate-Leitungen 130 sein. Eine obere Fläche einer obersten Gate-Leitung 130 der Mehrzahl von Gate-Leitungen 130 kann ebenfalls mit der isolierenden Schicht 134 bedeckt sein. Die isolierende Schicht 134 kann, zum Beispiel, Siliciumoxid umfassen.
  • Wie in 5B gezeigt, kann eine Mehrzahl gemeinsamer Source-Regionen 172 in dem oberen Substrat 110 ausgebildet sein. Die Mehrzahl gemeinsamer Source-Regionen 172 kann sich längs in einer ersten lateralen Richtung (X-Richtung) erstrecken. In beispielhaften Ausführungsformen können die Mehrzahl gemeinsamer Source-Regionen 172 Verunreinigungsregionen sein, die stark mit N-Typ-Verunreinigungen dotiert sind. Die Mehrzahl gemeinsamer Source-Regionen 172 kann als Source-Regionen dienen, die derart eingerichtet sind, dass sie vertikalen Speicherzellen Strom zuführen. Ein Objekt, eine Schicht oder ein Abschnitt eines Objekts oder einer Schicht, die als sich „längs“ in einer bestimmten Richtung erstreckend bezeichnet wird, hat eine Länge in der bestimmten Richtung und eine Breite rechtwinklig zu dieser Richtung, wobei die Länge größer ist als die Breite.
  • Die Mehrzahl von Wortleitungstrennregionen WLC, auch als Wortleitungsabtrennregionen bezeichnet, können den Speicherstapel MS auf dem oberen Substrat 110 schneiden und sich in der ersten lateralen Richtung (X-Richtung) erstrecken. Eine Breite der Mehrzahl von Gate-Stapeln GS in einer zweiten lateralen Richtung (Y-Richtung) kann durch die Mehrzahl von Wortleitungstrennregionen WLC definiert werden. Die Mehrzahl von Gate-Leitungen 130 können durch die Mehrzahl von Wortleitungstrennregionen WLC voneinander beabstandet sein (z. B. in der Y-Richtung) und können in regelmäßigen Abständen angeordnet sein.
  • Jede der Mehrzahl von Wortleitungstrennregionen WLC kann mit einer gemeinsamen Source-Leitungsstruktur 140 ausgefüllt sein. Die gemeinsame Source-Leitungsstruktur 140 kann eine gemeinsame Source-Leitung CSL und isolierende Abstandhalter 144, welche Seitenwände der gemeinsamen Source-Leitung CSL in der Wortleitungstrennregion WLC bedecken, umfassen. Jede einer Mehrzahl von gemeinsamen Source-Leitungen CSL kann ein Metall wie beispielsweise Wolfram, Kupfer oder Aluminium, ein leitfähiges Metallnitrid wie beispielsweise Titannitrid und Tantalnitrid, ein Übergangsmetall wie beispielsweise Titan und Tantal, oder eine Kombination daraus umfassen. Die isolierenden Abstandhalter 144 können Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid oder ein dielektrisches Material mit niedrigem K-Wert umfassen. Zum Beispiel können die isolierenden Abstandhalter 144 eine Siliciumoxid-Schicht, eine Siliciumnitrid-Schicht, Siliciumoxynitrid (SiON), Siliciumoxycarbonitrid (SiOCN), Siliciumcarbonitrid (SiCN) oder eine Kombination daraus umfassen.
  • Die Mehrzahl von Gate-Leitungen 130, die in einem Gate-Stapel GS umfasst ist, kann derart auf dem oberen Substrat 110 gestapelt sein, dass sie einander in der vertikalen Richtung (Z-Richtung) zwischen zwei benachbarten Wortleitungstrennregionen WLC überlappen. Die Mehrzahl von Gate-Leitungen 130, die in einem Gate-Stapel GS umfasst ist, kann die Masseauswahlleitung GSL, die Mehrzahl von Wortleitungen WL und die String-Auswahlleitung SSL bilden, welche unter Bezugnahme auf 3 beschrieben sind. Von der Mehrzahl von Gate-Leitungen 130, die in einem Gate-Stapel GS umfasst sind, kann jede von zwei obersten Gate-Leitungen 130 in zwei Abschnitte in der zweiten lateralen Richtung (Y-Richtung) getrennt sein, wobei eine String-Auswahlleitungstrennregion SSLC dazwischen liegt. In dem Gate-Stapel GS können zwei Abschnitte von jeder der zwei obersten Gate-Leitungen 130, die voneinander mit der String-Auswahlleitungstrennregion SSLC dazwischen getrennt bzw. beabstandet sind, jeweils die String-Auswahlleitungen SSL, die unter Bezugnahme auf 3 beschrieben sind, bilden. Obwohl 4 und 5B ein Beispiel darstellen, in dem eine String-Auswahlleitungstrennregion SSLC in einem Gate-Stapel GS gebildet ist, ist das erfinderische Konzept nicht darauf beschränkt. Zum Beispiel können mindestens zwei String-Auswahlleitungstrennregionen SSLC in einem Gate-Stapel GS ausgebildet sein. Die String-Auswahlleitungstrennregion SSLC kann mit einer isolierenden Schicht 150 ausgefüllt sein. Die isolierende Schicht 150 kann eine Oxidschicht, eine Nitridschicht oder eine Kombination daraus umfassen. In beispielhaften Ausführungsformen kann mindestens ein Abschnitt der String-Auswahlleitungstrennregion SSLC mit einem Luftspalt ausgefüllt sein.
  • Eine Mehrzahl von Kanalstrukturen 160 kann durch die Mehrzahl von Gate-Leitungen 130 hindurchgehen und kann sich in der vertikalen Richtung (Z-Richtung) in der Speicherzellenregion 120 auf dem oberen Substrat 110 erstrecken. Die Mehrzahl von Kanalstrukturen 160 kann einen vorgegebenen Abstand voneinander entfernt in der ersten lateralen Richtung (X-Richtung) und der zweiten lateralen Richtung (Y-Richtung) angeordnet sein.
  • Jede der Mehrzahl von Kanalstrukturen 160 kann eine dielektrische Gate-Schicht 162, eine Kanalregion 164, eine vergrabene isolierende Schicht 166 und eine Drain-Region 168 umfassen. Die dielektrische Gate-Schicht 162 kann eine Struktur aufweisen, in der eine dielektrische Tunnelschicht, eine Ladungsspeicherschicht und eine blockierende dielektrische Schicht aufeinanderfolgend auf der Kanalregion 164 gebildet werden. Die Kanalregion 164 kann dotiertes Polysilicium oder undotiertes Polysilicium umfassen. Die Kanalregion 164 kann eine zylindrische Form aufweisen. Ein Innenraum der Kanalregion 164 kann mit der vergrabenen isolierenden Schicht 166 ausgefüllt sein. Die vergrabene isolierende Schicht 166 kann ein isolierendes Material umfassen. Zum Beispiel kann die vergrabene isolierende Schicht 166 Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid oder eine Kombination daraus umfassen. In einigen Ausführungsformen kann die vergrabene isolierende Schicht 166 ausgelassen werden.
  • In diesem Fall kann die Kanalregion 164 eine Säulenstruktur ohne Innenraum haben. Die Drain-Region 168 kann eine dotierte Polysiliciumschicht umfassen. Die Mehrzahl von Drain-Regionen 168 kann durch eine obere isolierende Schicht 169 voneinander isoliert sein. Die obere isolierende Schicht 169 kann eine Oxidschicht, eine Nitridschicht oder eine Kombination daraus umfassen.
  • Wie in 4 gezeigt, kann in der Zellenanordnungsstruktur CAS die Speicherzellenregion 120 eine Mehrzahl normaler Zellenregionen 120N und eine Dummy-Zellenregion 120D umfassen. Ein Beispiel, in dem die Speicherzellenregion 120 zwei normale Zellenregionen 120N und eine Dummy-Zellenregionen 120D umfasst, ist in 4 dargestellt. Die Dummy-Zellenregion 120D kann sich in der zweiten lateralen Richtung (Y-Richtung) zwischen den zwei normalen Zellenregionen 120N erstrecken. Die zwei normalen Zellenregionen 120N können voneinander beabstandet sein, wobei die Dummy-Zellenregion 120D dazwischen liegt. Allerdings ist die Anzahl und Anordnung der normalen Zellenregionen 120N und der Dummy-Zellenregionen 120D nicht auf in 4 gezeigte Beispiele beschränkt und kann auf unterschiedliche Art und Weise im Schutzumfang des erfinderischen Konzepts verändert werden.
  • In der normalen Zellenregion 120N ist eine Mehrzahl von Bit-Leitungen BL auf der Mehrzahl von Kanalstrukturen 160 angeordnet. Die Mehrzahl von Bit-Leitungen BL kann parallel zueinander angeordnet sein und sich längs in der zweiten lateralen Richtung (Y-Richtung) erstrecken. In der normalen Zellenregion 120N kann jede der Mehrzahl von Kanalstrukturen 160 mit einer entsprechenden der Mehrzahl von Bit-Leitungen BL durch ein Kontakt-Pad (nicht gezeigt) verbunden sein. Von der Mehrzahl von Kanalstrukturen 160 können eine Mehrzahl von Kanalstrukturen 160, die zwischen der String-Auswahlleitungstrennregion SSLC und der Wortleitungstrennregion WLC in der normalen Zellenregion 120N angeordnet sind, normale Kanalstrukturen sein. Von der Mehrzahl von Kanalstrukturen 160 kann eine Kanalstruktur (nicht gezeigt), welche die String-Auswahlleitungstrennregion SSLC überlappt, und eine Kanalstruktur 160, die in der Dummy-Zellenregion 120D angeordnet ist, eine Dummy-Kanalstruktur sein. Dummy-Kanalstrukturen, wie sie vorliegend erörtert werden, können eine ähnliche oder die gleiche physische Struktur wie normale Kanalstrukturen haben, aber sie dienen nicht als Kanäle. Zum Beispiel sind, wie oben erläutert und in 4 gezeigt, in einigen Ausführungsformen Dummy-Kanalstrukturen nicht mit Bit-Leitungen verbunden, sodass keine Bit-Leitungsspannungen an diesen Strukturen angelegt werden können, und diese Strukturen nicht verwendet werden können, um Daten auf die gleiche Art und Weise zu speichern wie normale Kanalstrukturen.
  • Wie in 5A bis 5C gezeigt, kann das obere Substrat 110 ein Durchgangsloch 110H umfassen. Das Durchgangsloch 110H des oberen Substrats 110 kann sich unter der Speicherzellenregion 120 befinden. Das Durchgangsloch 110H kann unterhalb der Dummy-Zellenregion 120D von den Speicherzellenregionen 120 positioniert sein. Das Durchgangsloch 110H kann mit einer vergrabenen isolierenden Schicht 112 ausgefüllt sein. In beispielhaften Ausführungsformen kann die vergrabene isolierende Schicht 112 eine Siliciumoxid-Schicht umfassen.
  • In der Dummy-Zellenregion 120D kann eine isolierende Struktur 170 auf dem oberen Substrat 110 angeordnet sein. Die isolierende Struktur 170 kann durch die Mehrzahl von Gate-Leitungen 130, die in dem Gate-Stapel GS umfasst ist, und eine Mehrzahl von isolierenden Schichten 134 hindurchtreten und sich in der vertikalen Richtung (Z-Richtung) erstrecken. In beispielhaften Ausführungsformen kann die isolierende Struktur 170 eine Siliciumoxid-Schicht umfassen.
  • Mindestens eine der Mehrzahl von Wortleitungstrennregionen WLC kann den Speicherstapel MS und das Durchgangsloch 110H kreuzen und kann sich längs in der ersten lateralen Richtung (X-Richtung) erstrecken. Die mindestens eine Wortleitungstrennregion WLC kann einen Abschnitt umfassen, der sich längs in der ersten lateralen Richtung (X-Richtung) auf einer Hauptfläche 110M des oberen Substrats 110 erstreckt, und einen Abschnitt, der durch das Durchgangsloch 110H, das in dem oberen Substrat 110 ausgebildet ist, in der vertikalen Richtung (Z-Richtung) in das obere Substrat 110 eindringt.
  • Wie in 5A und 5B gezeigt, kann mindestens eine der Mehrzahl von gemeinsamen Source-Leitungen CSL, die die Mehrzahl von Wortleitungstrennregionen WLC ausfüllen, einen ersten Abschnitt CSL1 und einen zweiten Abschnitt CSL2 umfassen. Der erste Abschnitt CSL1 kann sich längs in der ersten lateralen Richtung (X-Richtung) auf der Hauptfläche 110M des oberen Substrats 110 erstrecken. Der zweite Abschnitt CSL2 kann integral mit dem ersten Abschnitt CSL1 verbunden sein, zum Beispiel um ein kontinuierliches Material zu bilden. Der zweite Abschnitt CSL2 kann von einem oberen Abschnitt des oberen Substrats 110 durch das Durchgangsloch 110H in der vertikalen Richtung (Z-Richtung) in das obere Substrat 110 eindringen und sich in die Peripherieschaltungsstruktur PCS hinein erstrecken. In der gemeinsamen Source-Leitung CSL kann eine Länge des zweiten Abschnitts CSL2 in der vertikalen Richtung (Z-Richtung) größer sein als eine Länge des ersten Abschnitts CSL1 in der vertikalen Richtung (Z-Richtung).
  • Der zweite Abschnitt CSL2 der gemeinsamen Source-Leitung CSL überlappt möglicherweise nicht das obere Substrat 110 in der vertikalen Richtung (Z-Richtung). Der zweite Abschnitt CSL2 der gemeinsamen Source-Leitung CSL kann durch die obere isolierende Schicht 169, die isolierende Struktur 170 und die vergrabene isolierende Schicht 112 hindurchtreten und sich in die Peripherieschaltungsstruktur PCS in der vertikalen Richtung (Z-Richtung) hinein erstrecken.
  • 4 und 5A bis 5C stellen beispielhaft eine Konfiguration dar, in der jede der zwei Wortleitungstrennregionen WLC einen Abschnitt umfasst, der sich über das Durchgangsloch 110H erstreckt, das in dem oberen Substrat 110 ausgebildet ist, und jede von zwei gemeinsamen Source-Leitungen CSL, die die zwei Wortleitungstrennregionen WLC ausfüllen, den zweiten Abschnitt CSL2 umfasst, der in das obere Substrat 110 durch das Durchgangsloch 110H des oberen Substrats 110 eindringt. Allerdings ist das erfinderische Konzept nicht darauf beschränkt. In beispielhaften Ausführungsformen erstreckt sich möglicherweise nur eine der Mehrzahl von Wortleitungstrennregionen WLC über das Durchgangsloch 110H, das in dem oberen Substrat 110 ausgebildet ist, und möglicherweise umfasst nur eine gemeinsame Source-Leitung CSL, die die eine Wortleitungstrennregion WLC ausfüllt, einen zweiten Abschnitt CSL2, der durch das Durchgangsloch 110H in das obere Substrat 110 eindringt und sich in die Peripherieschaltungsstruktur PCS hinein erstreckt. In anderen beispielhaften Ausführungsformen können sich mindestens drei einer Mehrzahl von Wortleitungstrennregionen WLC über das Durchgangsloch 110H, das in dem oberen Substrat 110 ausgebildet ist, erstrecken, und mindestens drei gemeinsame Source-Leitungen CSL, die die mindestens drei Wortleitungstrennregionen WLC ausfüllen, können einen zweiten Abschnitt CSL2 umfassen, der durch das Durchgangsloch 110H in das obere Substrat 110 eintritt und sich in die Peripherieschaltungsstruktur PCS erstreckt. Der zweite Abschnitt CSL2 der gemeinsamen Source-Leitung CSL kann von dem oberen Substrat 110 beabstandet sein, wobei die vergrabene isolierende Schicht 112 in der lateralen Richtung dazwischen liegt.
  • In der Dummy-Zellenregion 120D kann die Mehrzahl von Durchgangselektroden THV durch den Gate-Stapel GS der Zellenanordnungsstruktur CAS hindurchtreten, durch das Durchgangsloch 110H in das obere Substrat 110 eindringen und sich längs in die Peripherieschaltungsstruktur PCS in der vertikalen Richtung (Z-Richtung) erstrecken. Jede der Mehrzahl von Durchgangselektroden THV kann von der oberen isolierenden Schicht 169 und der isolierenden Struktur 170 in der Zellenanordnungsstruktur CAS umgeben sein und durch die vergrabene isolierende Schicht 112 in dem Durchgangsloch 110H des oberen Substrats 110 umgeben sein.
  • Obwohl 5C nur ein Durchgangsloch 110H, das in dem oberen Substrat 110 ausgebildet ist, darstellt, kann eine Mehrzahl von Durchgangslöchern 110H in dem oberen Substrat 110 ausgebildet sein. Obwohl 4 und 5C ein Beispiel darstellen, in dem fünf Durchgangselektroden THV durch eine isolierende Struktur 170 und ein Durchgangsloch 110H treten, ist die Anzahl an Durchgangselektroden THV, die durch eine isolierende Struktur 170 und ein Durchgangsloch 110H treten, nicht auf das in 4 und 5C gezeigte Beispiel beschränkt und die Anzahl und Größe von Durchgangselektroden THV kann auf unterschiedliche Art und Weise im Schutzumfang des erfinderischen Konzepts verändert werden.
  • Mit steigender Anzahl an Stufen der Gate-Leitungen 130, die in der vertikalen Richtung (Z-Richtung) in dem auf dem oberen Substrat 110 ausgebildeten Speicherstapel MS gestapelt sind, können Gestaltungsregeln, um einen minimalen Trennabstand zwischen der Mehrzahl von Durchgangselektroden THV, die in das obere Substrat 110 durch das Durchgangsloch 110H eindringen, und dem oberen Substrat 110 sicherzustellen, strenger sein. Ein stabiler Trennabstand größer gleich einem minimalen Trennabstand, der aufgrund der Gestaltungsregeln erforderlich ist, kann zwischen der Mehrzahl von Durchgangselektroden THV, die in das obere Substrat 110 durch das Durchgangsloch 110H eindringen, und dem oberen Substrat 110 sichergestellt werden. In beispielhaften Ausführungsformen kann ein Trennabstand, der in dem Bereich von etwa 0,01 µm bis etwa 1,5 µm ausgewählt wird, zwischen der Mehrzahl von Durchgangselektroden THV, welche in das obere Substrat 110 durch das Durchgangsloch 110H eindringen, und dem oberen Substrat 110 vorhanden sein.
  • Gemäß bestimmten Ausführungsformen überlappt der zweite Abschnitt CSL2 der gemeinsamen Source-Leitung CSL, welcher das Durchgangsloch 110H kreuzt und durch das Durchgangsloch 110H in das obere Substrat 110 eindringt, nicht das obere Substrat 110 in der vertikalen Richtung (Z-Richtung).
  • Wie in 5A und 5B gezeigt, kann die Peripherieschaltungsstruktur PCS ein niedrigeres Substrat 52, eine Mehrzahl von Schaltungen CT, die auf einer Hauptfläche 52M des unteren Substrats 52 ausgebildet sind, und eine mehrschichtige Zwischenverbindungsstruktur MWS umfassen. Jede der Mehrzahl von Durchgangselektroden THV kann mit mindestens einer der Mehrzahl von Schaltungen CT durch die mehrschichtige Zwischenverbindungsstruktur MWS verbunden sein, die in der Peripherieschaltungsstruktur PCS umfasst ist, und kann mit diesen Schaltungen und einer Schaltung oder Verdrahtungsleitung über der Zellenanordnungsstruktur CAS der integrierten Schaltungsvorrichtung 10 (z. B. dem Controller) verbunden sein.
  • Das untere Substrat 52 kann ein Halbleitersubstrat umfassen. Zum Beispiel kann das untere Substrat 52 Silicium (Si), Germanium (Ge) oder Siliciumgermanium (SiGe) umfassen. Eine aktive Region AC kann durch eine Vorrichtungsisolierschicht 54 in dem unteren Substrat 52 definiert sein. Die Mehrzahl von Schaltungen CT kann verschiedene in der Peripherieschaltung 30 umfasste Schaltungen umfassen, die unter Bezugnahme auf 1 beschrieben sind. In beispielhaften Ausführungsformen kann die Mehrzahl von Schaltungen CT Einheitselemente wie beispielsweise Widerstände und Kondensatoren umfassen. Eine Mehrzahl von Transistoren TR5, die in der Mehrzahl von Schaltungen CT umfasst sind, kann auf der aktiven Region AC ausgebildet sein. Jeder der Mehrzahl von Transistoren TR5 kann ein Gate PG und Source-/Drain-Regionen PSD, die in der aktiven Region AC auf beiden Seiten des Gates PG ausgebildet sind, umfassen.
  • Die mehrschichtige Zwischenverbindungsstruktur MWS kann eine Mehrzahl von Peripherieschaltungs-Zwischenverbindungsschichten (z.B. ML60, ML61, ML62 und ML66) umfassen, die mit der Mehrzahl von Schaltungen CT verbunden ist, eine Mehrzahl von Peripherieschaltungskontakte (z. B. MC60, MC61 und MC62) und eine potentialfreie Zwischenverbindungsschicht ML68, die von den Peripherieschaltungs-Zwischenverbindungsschichten ML60, ML61, ML62 und ML66 und den Peripherieschaltungskontakten MC60, MC61 und MC62 beabstandet ist. Die potentialfreie Zwischenverbindungsschicht ML68 kann auf der gleichen Ebene ausgebildet sein wie die obersten Peripherieschaltungs-Zwischenverbindungsschichten ML62 und ML66, die von den Peripherieschaltungs-Zwischenverbindungsschichten ML60, ML61, ML62 und ML66 dem oberen Substrat 110 am nächsten sind. Hier bedeutet der Begriff „Ebene“ einen Abstand von einer oberen Fläche des Substrats 52 in einer vertikalen Richtung (Z-Richtung oder - Z-Richtung). Die Peripherieschaltungs-Zwischenverbindungsschichten ML60, ML61, ML62 und ML66 können als leitfähige Peripherieschaltungs-Zwischenverbindungsmuster bezeichnet werden, und die potentialfreie Zwischenverbindungsschicht ML68 kann als potentialfreies, leitfähiges Zwischenverbindungsmuster bezeichnet werden. Die leitfähigen Peripherieschaltungs-Zwischenverbindungsmuster und das potentialfreie leitfähige Zwischenverbindungsmuster können auf der gleichen vertikalen Schicht der mehrschichtigen Zwischenverbindungsstruktur MWS ausgebildet sein.
  • Einige der Peripherieschaltungs-Zwischenverbindungsschichten ML60, ML61, ML62 und ML66 können fähig sein, elektrisch mit der Mehrzahl von Transistoren TR5 verbunden zu sein. Die Peripherieschaltungskontakte MC60, MC61 und MC62 können einige Peripherieschaltungs-Zwischenverbindungsschichten (z. B. ML60, ML61, ML62 und ML66) verbinden, die von den Peripherieschaltungs-Zwischenverbindungsschichten ML60, ML61, ML62 und ML66 ausgewählt werden. Ein unteres Ende jeder der Durchgangselektroden THV kann mit einigen Peripherieschaltungs-Zwischenverbindungsschichten (z. B. ML66) der obersten Peripherieschaltungs-Zwischenverbindungsschichten ML62 und ML66 verbunden sein, die von den Peripherieschaltungs-Zwischenverbindungsschichten ML60, ML61, ML62 und ML66 dem oberen Substrat 110 am nächsten sind. Der zweite Abschnitt CSL2 der gemeinsamen Source-Leitung CSL, welche in das obere Substrat 110 durch das Durchgangsloch 110H eindringt und sich in die Peripherieschaltungsstruktur PCS erstreckt, kann mit der potentialfreien Zwischenverbindungsschicht ML68 verbunden sein. Die potentialfreie Zwischenverbindungsschicht ML68 ist möglicherweise nicht mit einem anderen leitfähigen Material außer einer gemeinsamen Source-Leitung CSL verbunden, die mit einer oberen Fläche der potentialfreien Zwischenverbindungsschicht ML68 in Kontakt ist. Die potentialfreie Zwischenverbindungsschicht ML68 kann Teil der Peripherieschaltungsstruktur PCS sein, aber kontaktiert möglicherweise nicht irgendwelche anderen leitfähigen Komponenten der Peripherieschaltungsstruktur PCS. Die potentialfreie Zwischenverbindungsschicht ML68 kann elektrisch von einer Schaltung, die sich in der Peripherieschaltungsstruktur PCS befindet, isoliert sein. Während eines Betriebs der IC-Vorrichtung 100 kann die potentialfreie Zwischenverbindungsschicht ML68 die gleiche elektrische Vorspannung haben wie eine gemeinsame Source-Leitung CSL, die mit der oberen Fläche der potentialfreien Zwischenverbindungsschicht ML68 in Kontakt ist.
  • Jede der Mehrzahl von Peripherieschaltungs-Zwischenverbindungsschichten ML60, ML61, ML62 und ML66, der Mehrzahl von Peripherieschaltungskontakten MC60, MC61 und MC62 sowie die potentialfreie Zwischenverbindungsschicht ML68 kann leitfähiges Material wie beispielsweise ein Metall, ein leitfähiges Metallnitrid, ein Metallsilicid oder eine Kombination daraus umfassen. Zum Beispiel kann jede der Mehrzahl von Peripherieschaltungs-Zwischenverbindungsschichten ML60, ML61, ML62 und ML66, der Mehrzahl von Peripherieschaltungskontakten MC60, MC61 und MC62 sowie die potentialfreie Zwischenverbindungsschicht ML68 ein leitfähiges Material umfassen, wie beispielsweise Wolfram, Molybdän, Titan, Cobalt, Tantal, Nickel, Wolframsilicid, Titansilicid, Cobaltsilicid, Tantalsilicid, Nickelsilicid oder dergleichen. Obwohl 5A und 5B ein Beispiel darstellen, in dem die mehrschichtige Zwischenverbindungsstruktur MWS drei Zwischenverbindungsschichten in der vertikalen Richtung (Z-Richtung) umfasst, ist das erfinderische Konzept nicht auf das in 5A und 5B gezeigte Beispiel beschränkt. Zum Beispiel kann die mehrschichtige Zwischenverbindungsstruktur MWS zwei, vier oder mehr Zwischenverbindungsschichten umfassen.
  • Die Mehrzahl von Schaltungen CT, die Peripherieschaltungs-Zwischenverbindungsschichten ML60, ML61, ML62 und ML66, die Peripherieschaltungskontakte MC60, MC61 und MC62 sowie die potentialfreie Zwischenverbindungsschicht ML68 können von einer Zwischenschichtisolierschicht 70 bedeckt sein. Die Mehrzahl von Durchgangselektroden THV kann durch einen Abschnitt der Zwischenschichtisolierschicht 70 hindurchtreten und eine obere Fläche der Peripherieschaltungs-Zwischenverbindungsschicht ML66 kontaktieren. Der Begriff „kontaktieren“ oder „in Kontakt mit“ wie er vorliegend verwendet wird, bezieht sich auf eine direkte Verbindung (z. B. berühren). Der zweite Abschnitt CSL2 der gemeinsamen Source-Leitung CSL, welche durch das Durchgangsloch 110H in das obere Substrat 110 eindringt und sich in die Peripherieschaltungsstruktur PCS erstreckt, kann durch einen Abschnitt der Zwischenschichtisolierschicht 70 hindurchtreten und die obere Fläche der potentialfreien Zwischenverbindungsschicht ML68 kontaktieren. Die Zwischenschichtisolierschicht 70 kann Siliciumoxid, SION, SiOCN oder dergleichen umfassen.
  • 6 ist eine Draufsicht einer IC-Vorrichtung 100A gemäß einer Ausführungsform. 7 ist eine Draufsicht eines oberen Substrats 110, einer Mehrzahl von Wortleitungstrennregionen WLC und einer Mehrzahl von Durchgangselektroden THV der IC-Vorrichtung 100A, die in 6 gezeigt ist.
  • Bezugnehmend auf 6 und 7 kann die IC-Vorrichtung 100A im Wesentlichen die gleiche Konfiguration wie die IC-Vorrichtung 100 aufweisen, die unter Bezugnahme auf 4 und 5A bis 5C beschrieben wurde. Allerdings kann die IC-Vorrichtung 100A ein Paar Verbindungsstufenregionen 122C umfassen, die sich jeweils auf gegenüberliegenden Seiten einer Speicherzellenregion 120 in einer ersten lateralen Richtung (X-Richtung) befinden, und ein Paar Dummy-Stufenregionen 122D, die sich jeweils auf gegenüberliegenden Seiten der Speicherzellenregion 120 in einer zweiten lateralen Richtung (Y-Richtung) befinden. In dem Paar Verbindungsstufenregionen 122C und dem Paar Dummy-Stufenregionen 122D können Breiten einer Mehrzahl von Gate-Leitungen 130 in der ersten lateralen Richtung (X-Richtung) und der zweiten lateralen Richtung (Y-Richtung) allmählich in einer Richtung von dem oberen Substrat 110 weg reduziert sein. Jeder der Mehrzahl von Gate-Stapel GS kann die Mehrzahl von Gate-Leitungen 130 umfassen, die sich parallel in einer lateralen Richtung über die Speicherzellenregion 120 und die Verbindungsstufenregionen 122C erstrecken und einander in einer vertikalen Richtung (Z-Richtung) überlappen.
  • 8 ist eine Querschnittsansicht einer IC-Vorrichtung 200 gemäß einer Ausführungsform. Eine Querschnittskonfiguration einiger Komponenten einer Region, die einem Querschnitt entspricht, der entlang einer Linie Y1-Y1' aus 4 vorgenommen wurde, ist in 8 dargestellt.
  • Bezugnehmend auf 8 kann die IC-Vorrichtung 200 im Wesentlichen die gleiche Konfiguration wie die IC-Vorrichtung 100 aufweisen, die unter Bezugnahme auf 4 und 5A bis 5C beschrieben wurde. Allerdings kann die IC-Vorrichtung 200 eine isolierende Struktur 270 anstelle der isolierenden Struktur 170 umfassen. Die isolierende Struktur 270 kann eine vergrabene isolierende Schicht 112 überlappen, die ein Durchgangsloch 110H eines oberen Substrats 110 in einer vertikalen Richtung (Z-Richtung) ausfüllt. Die isolierende Struktur 270 kann einer Strichlinienregion 2Y in 8 entsprechen. Die isolierende Struktur 270 kann eine mehrschichtige Struktur aufweisen, die eine Mehrzahl erster isolierender Schichten 272 umfasst, und eine Mehrzahl zweiter isolierender Schichten 274, die abwechselnd einzeln auf der vergrabenen isolierenden Schicht 112 gestapelt sind. Die Mehrzahl erster isolierender Schichten 272 kann das gleiche Material umfassen wie ein Material, das in einer isolierenden Schicht 134 umfasst ist. Die Mehrzahl zweiter isolierender Schichten 274 kann ein Material umfassen, das sich von dem Material unterscheidet, das in der isolierenden Schicht 134 umfasst ist. Zum Beispiel kann die Mehrzahl erster isolierender Schichten 272 eine Siliciumoxid-Schicht umfassen und die Mehrzahl zweiter isolierender Schichten 274 kann eine Siliciumnitridschicht umfassen. Eine obere Fläche der isolierenden Struktur 270 kann von einer oberen isolierenden Schicht 169 bedeckt sein.
  • 9 ist eine Draufsicht einer IC-Vorrichtung 300 gemäß einer Ausführungsform. 10 ist eine Draufsicht eines oberen Substrats 110, einer Mehrzahl von Wortleitungstrennregionen WLC und einer Mehrzahl von Durchgangselektroden THV3 der IC-Vorrichtung 300, die in 9 gezeigt sind.
  • Bezugnehmend auf 9 und 10 kann die IC-Vorrichtung 300 im Wesentlichen die gleiche Konfiguration wie die IC-Vorrichtung 100A aufweisen, die unter Bezugnahme auf 6 und 7 beschrieben wurde. Allerdings kann ein Durchgangsloch 310H in dem oberen Substrat 110 an einer Position mit einer Dummy-Zellenregion 120D einer Speicherzellenregion 120 der IC-Vorrichtung 300 ausgebildet sein. Das Durchgangsloch 310H kann sich mit mindestens zwei Gate-Stapeln GS kreuzen und in einer zweiten lateralen Richtung (Y-Richtung) erstrecken.
  • Eine isolierende Struktur 370 kann sich auf dem oberen Substrat 110 an einer Position befinden, die mit dem Durchgangsloch 310H in einer vertikalen Richtung (Z-Richtung) überlappt. Die isolierende Struktur 370 kann die gleiche Konfiguration aufweisen wie die isolierende Struktur 170, die unter Bezugnahme auf 4 und 5B beschrieben ist, oder wie die isolierende Struktur 270, die unter Bezugnahme auf 8 beschrieben ist.
  • Drei einer Mehrzahl von Wortleitungstrennregionen WLC können das Durchgangsloch 310H, das in dem oberen Substrat 110 ausgebildet ist, kreuzen, und sich in einer ersten lateralen Richtung (X-Richtung) erstrecken.
  • Die IC-Vorrichtung 300 kann eine Mehrzahl von Durchgangselektroden THV3 umfassen, die sich in der vertikalen Richtung (Z-Richtung) durch das Durchgangsloch 310H erstrecken. Ähnlich wie die Durchgangselektrode THV, die in 5B gezeigt ist, kann jede der Mehrzahl von Durchgangselektroden THV3 durch eine Mehrzahl von Gate-Leitungen 130 in der Dummy-Zellenregion 120D hindurchtreten, in das obere Substrat 110 durch das Durchgangsloch 310H eindringen und sich längs in eine Peripherieschaltungsstruktur PCS in der vertikalen Richtung (Z-Richtung) erstrecken. Das obere Substrat 110 ist möglicherweise nicht zwischen den jeweiligen Durchgangselektroden THV3 angeordnet. Einige der Mehrzahl von Durchgangselektroden THV3 können voneinander beabstandet sein, wobei eine Wortleitungstrennregion WLC dazwischen liegt.
  • Jede der Mehrzahl von Durchgangselektroden THV3 kann von der isolierenden Struktur 370 in einer Zellenanordnungsstruktur CAS umgeben sein. Ähnlich wie die Durchgangselektrode THV, die in 5B gezeigt ist, kann die Mehrzahl von Durchgangselektroden THV3 mit mindestens einer von einer Mehrzahl von Schaltungen CT durch eine Peripherieschaltungs-Zwischenverbindungsschicht ML66 in der Peripherieschaltungsstruktur PCS verbunden sein.
  • Die Mehrzahl von Durchgangselektroden THV3 kann zwei Durchgangselektroden THV3 umfassen, die voneinander beabstandet sind, wobei eine Wortleitungstrennregion WLC, welche das Durchgangsloch 310H kreuzt, dazwischen liegt. Einige der Mehrzahl von Durchgangselektroden THV3, die durch das Durchgangsloch 310H hindurchtreten, können von anderen Durchgangselektroden THV3 beabstandet sein, wobei ein zweiter Abschnitt (siehe CSL2 in 5A) einer gemeinsamen Source-Leitung CSL, die das Durchgangsloch 310H kreuzt, dazwischenliegt. Da der zweite Abschnitt CSL2 der gemeinsamen Source-Leitung CSL nicht mit dem oberen Substrat 110 in der vertikalen Richtung (Z-Richtung) überlappt, kann es einfach sein, einen stabilen Trennabstand größer gleich einem minimalen Trennabstand, der aufgrund der Gestaltungsregeln erforderlich ist, zwischen dem oberen Substrat 110 und der Mehrzahl von Durchgangselektroden THV3 sicherzustellen. Entsprechend kann ein Freiheitsgrad hinsichtlich eines Layoutdesigns der Mehrzahl von Durchgangselektroden THV3, die durch ein Durchgangsloch 310H treten, verbessert werden.
  • Obwohl 10 ein Beispiel darstellt, in dem ein Durchgangsloch 310H in dem oberen Substrat 110 ausgebildet ist, kann eine Mehrzahl von Durchgangslöchern 310H in dem oberen Substrat 110 ausgebildet sein. Die Anzahl an Durchgangselektroden THV3, die durch das eine Durchgangsloch 310H hindurchtreten, ist nicht auf das in 9 und 10 gezeigte Beispiel beschränkt und kann auf unterschiedliche Art und Weise im Schutzumfang des erfinderischen Konzepts verändert werden.
  • 11 ist eine Draufsicht einer IC-Vorrichtung 400 gemäß einer Ausführungsform. 12 ist eine Draufsicht des oberen Substrats 110, der Mehrzahl von Wortleitungstrennregionen WLC und einer Mehrzahl von Durchgangselektroden THV4 der IC-Vorrichtung 400, die in 11 gezeigt wird.
  • Bezugnehmend auf 11 und 12 kann die IC-Vorrichtung 400 im Wesentlichen die gleiche Konfiguration wie die IC-Vorrichtung 100A aufweisen, die unter Bezugnahme auf 6 und 7 beschrieben wurde. Allerdings kann ein Durchgangsloch 410H in dem oberen Substrat 110 in einer Dummy-Zellenregion 120D einer Speicherzellenregion 120 der IC-Vorrichtung 400 ausgebildet sein. Das Durchgangsloch 410H kann die Speicherzellenregion 120 kreuzen und sich längs in einer zweiten lateralen Richtung (Y-Richtung) erstrecken. Die Speicherzellenregion 120 kann zwei normale Zellenregionen 120N umfassen, die durch das Durchgangsloch 410H voneinander beabstandet sind.
  • Eine isolierende Struktur 470 kann auf dem oberen Substrat 110 an einer Position angeordnet sein, die mit dem Durchgangsloch 410H in einer vertikalen Richtung (Z-Richtung) überlappt. Die isolierende Struktur 470 kann die gleiche Konfiguration aufweisen wie die isolierende Struktur 170, die unter Bezugnahme auf 4 und 5B beschrieben ist, oder die isolierende Struktur 270, die unter Bezugnahme auf 8 beschrieben ist.
  • Die Mehrzahl von Wortleitungstrennregionen WLC, die sich auf dem oberen Substrat 110 befinden, können alle das Durchgangsloch 410H kreuzen, das in dem oberen Substrat 110 ausgebildet ist, und sich in einer ersten lateralen Richtung (X-Richtung) erstrecken.
  • Die IC-Vorrichtung 400 kann die Mehrzahl von Durchgangselektroden THV4 umfassen, die sich in der vertikalen Richtung (Z-Richtung) durch das Durchgangsloch 410H erstrecken. Ähnlich wie die Durchgangselektrode THV, die in 5B gezeigt ist, kann jede der Mehrzahl von Durchgangselektroden THV4 durch eine Mehrzahl von Gate-Leitungen 130 in der Dummy-Zellenregion 120D hindurchtreten, durch das Durchgangsloch 410H in das obere Substrat 110 eindringen und sich längs in eine Peripherieschaltungsstruktur PCS in der vertikalen Richtung (Z-Richtung) erstrecken. Das obere Substrat 110 ist möglicherweise nicht zwischen jeder der Mehrzahl der Durchgangselektroden THV4 angeordnet.
  • Jede der Mehrzahl von Durchgangselektroden THV4 kann von der isolierenden Struktur 470 in einer Zellenanordnungsstruktur CAS umgeben sein. Ähnlich wie die in 5B gezeigte Durchgangselektrode THV kann die Mehrzahl von Durchgangselektroden THV4 mit mindestens einer von einer Mehrzahl von Schaltungen durch eine Peripherieschaltungs-Zwischenverbindungsschicht ML66, die in der Peripherieschaltungsstruktur PCS umfasst ist, verbunden sein.
  • Die Mehrzahl von Durchgangselektroden THV4 kann zwei Durchgangselektroden THV4 umfassen, die voneinander beabstandet sind, wobei eine Wortleitungstrennregion WLC, welche das Durchgangsloch 410H kreuzt, dazwischen liegt. Einige der Mehrzahl von Durchgangselektroden THV4, die durch das Durchgangsloch 410H hindurchtreten, können von anderen Durchgangselektroden THV4 beabstandet sein, wobei ein zweiter Abschnitt (siehe CSL2 in 5A) einer gemeinsamen Source-Leitung CSL, die das Durchgangsloch 410H kreuzt, dazwischenliegt. Da der zweite Abschnitt CSL2 der gemeinsamen Source-Leitung CSL nicht mit dem oberen Substrat 110 in der vertikalen Richtung (Z-Richtung) überlappt, kann es einfach sein, einen stabilen Trennabstand größer gleich einem minimalen Trennabstand, der aufgrund der Gestaltungsregeln erforderlich ist, zwischen dem oberen Substrat 110 und der Mehrzahl von Durchgangselektroden THV4 sicherzustellen. Entsprechend kann ein Freiheitsgrad hinsichtlich eines Layoutdesigns der Mehrzahl von Durchgangselektroden THV4, die durch ein Durchgangsloch 410H treten, verbessert werden.
  • Die Anzahl an Durchgangselektroden THV4, die durch die isolierende Struktur 470 und das Durchgangsloch 410H hindurchtreten, ist nicht auf das in 11 und 12 gezeigte Beispiel beschränkt und die Anzahl und Größe von Durchgangselektroden THV4 kann auf unterschiedliche Art und Weise im Schutzumfang des erfinderischen Konzepts verändert werden.
  • 13 ist eine Draufsicht einer IC-Vorrichtung 500 gemäß einer Ausführungsform. 14 ist eine Draufsicht des oberen Substrats 110, der Mehrzahl von Wortleitungstrennregionen WLC, der Mehrzahl erster Durchgangselektroden THV51 und der Mehrzahl erster Durchgangselektroden THV52 der IC-Vorrichtung 300, die in 13 gezeigt wird.
  • Bezugnehmend auf 13 und 14 kann die IC-Vorrichtung 500 im Wesentlichen die gleiche Konfiguration wie die IC-Vorrichtung 100A aufweisen, die unter Bezugnahme auf 6 und 7 beschrieben wurde. Allerdings kann die IC-Vorrichtung 500 ein Paar Verbindungsstufenregionen 522C umfassen, die sich jeweils auf gegenüberliegenden Seiten einer Speicherzellenregion 120 in einer ersten lateralen Richtung (X-Richtung) befinden.
  • Ein erstes Durchgangsloch 510H1 kann in einem oberen Substrat 510 an einer Position, die einer Dummy-Zellenregion 120D der Speicherzellenregion 120 zugewandt ist, ausgebildet sein. Eine Mehrzahl zweiter Durchgangslöcher 510H2 kann in dem oberen Substrat 510 in mindestens einer von dem Paar Verbindungsstufenregionen 522C ausgebildet sein. Obwohl 13 und 14 ein Beispiel darstellen, in dem die Mehrzahl zweiter Durchgangslöcher 510H2 in nur einem der Paar Verbindungsstufenregionen 522C ausgebildet sind, ist das erfinderische Konzept nicht darauf beschränkt und eine Mehrzahl zweiter Durchgangslöcher 510H2 kann in jeder von dem Paar Verbindungsstufenregionen 522C ausgebildet sein.
  • Eine erste isolierende Struktur 572 kann sich auf dem oberen Substrat 510 an einer Position befinden, welche das erste Durchgangsloch 510H1 in einer vertikalen Richtung (Z-Richtung) überlappt, und eine zweite isolierende Struktur 574 kann sich an jeder einer Mehrzahl von Positionen befinden, die die Mehrzahl zweiter Durchgangslöcher 510H2 in der vertikalen Richtung (Z-Richtung) überlappen. In beispielhaften Ausführungsformen können das obere Substrat 510, die erste isolierende Struktur 572 und die zweite isolierende Struktur 574 die gleichen Konfigurationen aufweisen wie das obere Substrat 110 und die unter Bezugnahme auf 4 und 5A bis 5C beschriebene isolierende Struktur 170. In anderen beispielhaften Ausführungsformen kann sowohl die erste isolierende Struktur 572 als auch die zweite isolierende Struktur 574 die gleiche Konfiguration aufweisen wie die unter Bezugnahme auf 8 beschriebene isolierende Struktur 270.
  • Die IC-Vorrichtung 500 kann eine Mehrzahl von Durchgangselektroden THV51 umfassen, die durch eine Mehrzahl von Gate-Leitungen 130 in der Dummy-Zellenregion 120D hindurchtreten, durch das erste Durchgangsloch 510H1 in das obere Substrat 510 eindringen und sich längs in eine Peripherieschaltungsstruktur PCS in der vertikalen Richtung (Z-Richtung) erstrecken. Auch kann die IC-Vorrichtung 500 eine Mehrzahl zweiter Durchgangselektroden THV52 umfassen, die durch die Mehrzahl von Gate-Leitungen 130 in der Verbindungsstufenregion 522C hindurchtreten, durch das zweite Durchgangsloch 510H2 in das obere Substrat 510 eindringen und sich längs in die Peripherieschaltungsstruktur PCS in der vertikalen Richtung (Z-Richtung) erstrecken.
  • Jede der Mehrzahl erster Durchgangselektroden THV51 kann von der ersten isolierenden Struktur 572 in einer Zellenanordnungsstruktur CAS umgeben sein. Jede der Mehrzahl zweiter Durchgangselektroden THV52 kann von der zweiten isolierenden Struktur 574 in der Verbindungsstufenregion 522C umgeben sein. Ähnlich wie die in 5B gezeigte Durchgangselektrode THV kann sowohl die Mehrzahl erster Durchgangselektroden THV51 als auch die Mehrzahl zweiter Durchgangselektroden THV52 mit mindestens einer von einer Mehrzahl von Schaltungen CT durch eine Peripherieschaltungs-Zwischenverbindungsschicht ML66, die in der Peripherieschaltungsstruktur PCS umfasst ist, verbunden sein.
  • Die Anzahl erster Durchgangselektroden THV51, die durch ein erstes Durchgangsloch 510H1 hindurchtreten, ist nicht auf das in 13 und 14 gezeigte Beispiel beschränkt und die Anzahl und Größe erster Durchgangselektroden THV51 kann auf unterschiedliche Art und Weise im Schutzumfang des erfinderischen Konzepts verändert werden.
  • Gemäß den IC-Vorrichtungen 100, 100A, 200, 300, 400 und 500, die unter Bezugnahme auf 4 bis 14 beschrieben sind, kann es bei der IC-Vorrichtung mit der COP-Struktur einfach sein, selbst falls die Anzahl an Stufen der Gate-Leitungen 130, die in einem auf der Peripherieschaltungsstruktur PCS gestapelten Speicherstapel MS umfasst sind, erhöht wird und eine Höhe des Speicherstapels MS erhöht wird, einen stabilen Trennabstand größer gleich einem minimalen Trennabstand, der durch die Gestaltungsregeln erforderlich ist, zwischen dem oberen Substrat 110, welches zwischen der Peripherieschaltungsstruktur PCS und dem Speicherstapel MS angeordnet ist, und den Durchgangselektroden THV, THV3 oder THV4, welche durch den Speicherstapel MS und das obere Substrat 110 hindurchtreten und sich in die Peripherieschaltungsstruktur PCS erstrecken, oder zwischen dem oberen Substrat 510 und den ersten Durchgangselektroden THV51, welche durch den Speicherstapel MS und das obere Substrat 510 hindurchtreten und sich in die Peripherieschaltungsstruktur PCS erstrecken, sicherzustellen, und ein Freiheitsgrad hinsichtlich eines Layoutdesigns der Durchgangselektroden THV, THV3, THV4 oder THV51, welche durch das obere Substrat 110 oder 510 hindurchtreten, kann verbessert werden. Entsprechend kann die Integrationsdichte der IC-Vorrichtung mit der COP-Struktur verbessert werden, eine Chipgröße kann reduziert werden und die Zuverlässigkeit der IC-Vorrichtung kann verbessert werden.
  • Wie zu sehen ist, weisen die vorliegend beschriebenen Durchgangselektroden THV, THV3, THV4 und THV51 Strukturen auf, bei denen sich ein kontinuierliches Material von einer Unterseite der Durchgangselektroden (z. B. wo sie mit einer leitfähigen Schicht innerhalb der Peripherieschaltungsstruktur verbunden sind und diese kontaktieren) zu einer Oberseite der Durchgangselektroden (z. B. wo sie mit einer Komponente über und außerhalb der Zellenanordnungsstruktur verbunden sind) erstreckt. Diese Durchgangselektroden können kontinuierliche Seitenwände von einer Unterseite zu einer Oberseite aufweisen und können aus einer einzelnen integrierten Struktur ausgebildet sein.
  • 15A bis 19A und 15B bis 19B sind Querschnittsansichten, die einen Prozessablauf eines Verfahrens zur Herstellung einer IC-Vorrichtung gemäß einer Ausführungsform darstellen. Insbesondere sind 15A-19A Querschnittsansichten einiger Komponenten gemäß dem Prozessablauf in einem Abschnitt, der einem Querschnitt entspricht, welcher entlang einer Linie X1-X1' aus 4 vorgenommen wurde. 15B-19B sind Querschnittsansichten einiger Komponenten gemäß dem Prozessablauf in dem Abschnitt, der einem Querschnitt entspricht, welcher entlang einer Linie Y1-Y1' aus 4 vorgenommen wurde. In der vorliegenden Ausführungsform wird ein Verfahren zur Herstellung der IC-Vorrichtung 100, die in 4 und 5A bis 5C gezeigt ist, als Beispiel beschrieben.
  • Bezugnehmend auf 15A und 15B wird eine Peripherieschaltungsstruktur PCS ausgebildet, die ein unteres Substrat 52, eine Mehrzahl von Schaltungen CT, eine mehrschichtige Zwischenverbindungsstruktur MWS und eine Zwischenschichtisolierschicht 70 umfasst.
  • Die mehrschichtige Zwischenverbindungsstruktur MWS kann eine Mehrzahl von Peripherieschaltungs-Zwischenverbindungsschichten (z. B. ML60, ML61, ML62 und ML66) und eine potentialfreie Zwischenverbindungsschicht ML68 umfassen, die auf der gleichen Ebene ausgebildet ist wie die obersten Peripherieschaltungs-Zwischenverbindungsschichten ML62 und ML66, die von den Peripherieschaltungs-Zwischenverbindungsschichten ML60, ML61, ML62 und ML66 einem oberen Substrat 110 am nächsten sind. Jede dieser Schichten kann Teil der gleichen vertikalen Schicht der mehrschichtigen Zwischenverbindungsstruktur MWS sein. Zum Beispiel können sie als einheitliche Schicht ausgebildet sein (z. B. eine Schicht mit einem einheitlichen Material und während des gleichen Prozesses auf der gleichen vertikalen Ebene ausgebildet).
  • Bezugnehmend auf 16A und 16B kann das obere Substrat 110 auf der Peripherieschaltungsstruktur PCS ausgebildet sein. Ein Durchgangsloch 110H kann in dem oberen Substrat 110 ausgebildet sein und eine vergrabene isolierende Schicht 112 kann derart ausgebildet sein, dass sie das Durchgangsloch 110H ausfüllt.
  • Bezugnehmend auf 17A und 17B können eine Mehrzahl isolierender Schichten 134 und eine Mehrzahl von Opferschichten PL abwechselnd eine nach der anderen auf dem oberen Substrat 110 und der vergrabenen isolierenden Schicht 112 gestapelt werden. Die Mehrzahl von Opferschichten PL können Siliciumnitrid, Siliciumcarbid oder Polysilicium umfassen. Die Mehrzahl von Opferschichten PL können jeweils Freiräume schaffen, um während eines nachfolgenden Prozesses eine Mehrzahl von Gate-Leitungen 130 auszubilden.
  • Anschließend können ein Abschnitt von jeder der Mehrzahl von isolierenden Schichten 134 und ein Abschnitt von jeder der Mehrzahl von Opferschichten PL durch eine isolierende Struktur 170 ersetzt werden, und es kann eine obere isolierende Schicht 169 ausgebildet werden. Die obere isolierende Schicht 169 kann derart ausgebildet sein, dass sie eine oberste isolierende Schicht 134 der Mehrzahl von isolierenden Schichten 134 und die isolierende Struktur 170 bedeckt. Danach kann eine Mehrzahl von Kanalstrukturen 160 derart ausgebildet werden, dass sie durch die obere isolierende Schicht 169, die Mehrzahl von isolierenden Schichten 134 und die Mehrzahl von Opferschichten PL hindurchtritt, und es können eine String-Auswahlleitungstrennregion SSLC und eine isolierende Schicht 150, welche die String-Auswahlleitungstrennregion SSLC ausfüllt, ausgebildet werden.
  • Danach kann eine Mehrzahl von Wortleitungstrennregionen WLC derart ausgebildet werden, dass sie durch die obere isolierende Schicht 169, die Mehrzahl isolierender Schichten 134 und die Mehrzahl von Opferschichten PL hindurchtritt. Ein Abschnitt von jeder der Mehrzahl von Wortleitungstrennregionen WLC kann durch die vergrabene isolierende Schicht 112, welche das Durchgangsloch 110H ausfüllt, und einen Abschnitt der Zwischenschichtisolierschicht 70 der Peripherieschaltungsstruktur PCS hindurchtreten. Eine obere Fläche des oberen Substrats 110 und eine obere Fläche der potentialfreien Zwischenverbindungsschicht ML68 kann durch die Mehrzahl von Wortleitungstrennregionen WLC freigelegt werden. Dotierionen können in das obere Substrat 110 implantiert werden, welches durch die Mehrzahl von Wortleitungstrennregionen WLC freiliegt, um eine Mehrzahl von gemeinsamen Source-Regionen 172 auszubilden.
  • Bezugnehmend auf 18A und 18B kann die Mehrzahl von Opferschichten PL durch die Mehrzahl von Gate-Leitungen 130 unter Verwendung der Mehrzahl von Wortleitungstrennregionen WLC in der resultierenden Struktur aus 17A und 17B ersetzt werden. In einigen Ausführungsformen kann, um die Mehrzahl von Opferschichten PL (siehe 17B) durch die Mehrzahl von Gate-Leitungen 130 zu ersetzen, die Mehrzahl von Opferschichten PL, die durch die Mehrzahl von Wortleitungstrennregionen WLC freiliegen, selektiv entfernt werden, um freie Räumen zwischen den jeweiligen isolierenden Schichten 134 vorzubereiten, und die freien Räume können mit einem leitfähigen Material gefüllt werden, um die Mehrzahl von Gate-Leitungen 130 zu bilden.
  • Bezugnehmend auf 19A und 19B kann eine gemeinsame Source-Leitungsstruktur 140, die isolierende Abstandhalter 144 und eine gemeinsame Source-Leitung CSL umfasst, in jeder der Mehrzahl von Wortleitungstrennregionen WLC gebildet werden. Eine Mehrzahl von Durchgangselektroden THV kann derart ausgebildet werden, dass sie durch die obere isolierende Schicht 169, die isolierende Struktur 170, die vergrabene isolierende Schicht 112 und die Zwischenschichtisolierschicht 70 hindurchtreten, und dass sie eine obere Fläche der Peripherieschaltungs-Zwischenverbindungsschicht ML66 kontaktieren.
  • Danach kann eine Mehrzahl von Bit-Leitungen BL auf der Mehrzahl von Kanalstrukturen 160 ausgebildet sein, um die in 4 und 5A bis 5C gezeigte IC-Vorrichtung 100 herzustellen. Auch können zusätzliche Leitungen über einer oberen Fläche der Zellenanordnungsstruktur CAS derart ausgebildet werden, dass sie eine elektrische Verbindung mit den Durchgangselektroden THV herstellen.
  • Die in 8 gezeigte IC-Vorrichtung 200 kann unter Verwendung eines Verfahrens hergestellt werden, das dem Herstellungsverfahren der IC-Vorrichtung 100 ähnlich ist, welches unter Bezugnahme auf 15A bis 19B beschrieben ist. Allerdings kann ein Prozess zur Ausbildung der isolierenden Struktur 170 aus dem unter Bezugnahme auf 17A und 17B beschriebenen Prozess ausgelassen werden. Wenn die Mehrzahl von Opferschichten PL (siehe 17B) durch die Mehrzahl von Gate-Leitungen 130 in dem unter Bezugnahme auf 18A und 18B beschriebenen Prozess ersetzt werden, können außerdem einige der Mehrzahl von Opferschichten PL verbleiben ohne durch die Mehrzahl von Gate-Leitungen 130 ersetzt zu werden. Folglich kann eine isolierende Struktur 270 mit einer mehrschichtigen Struktur, die einige der Mehrzahl von Opferschichten PL und einige der Mehrzahl von isolierenden Schichten 134 umfasst, erhalten werden. In diesem Fall können die Mehrzahl erster isolierender Schichten 272, die in 8 gezeigt sind, die resultierenden Strukturen sein, die unter Verwendung einiger der Mehrzahl isolierender Schichten 134 erhalten werden, und eine Mehrzahl zweiter isolierender Schichten 274, die in 8 gezeigt sind, können die resultierenden Strukturen sein, die unter Verwendung einiger der Mehrzahl von Opferschichten PL erhalten werden.
  • Obwohl die in 4 und 5A bis 5C gezeigt IC-Vorrichtung 100 und das Verfahren zur Herstellung der IC-Vorrichtung 200, die in 8 gezeigt wird, unter Bezugnahme auf 15A bis 19B beschrieben wurden, versteht es sich, dass die IC-Vorrichtungen 100A, 300, 400 und 500, die in 6, 7 und 9 bis 14 gezeigt sind, und IC-Vorrichtungen mit auf verschiedene Art und Weise abgewandelten und geänderten Strukturen hergestellt werden können, indem verschiedene Abwandlungen und Änderungen im Schutzumfang des erfinderischen Konzepts vorgenommen werden.
  • Obwohl das erfinderische Konzept mit Bezug auf Ausführungsformen desselben genau gezeigt und beschrieben worden ist, versteht es sich, dass verschiedene Änderungen hinsichtlich der Form und den Details vorgenommen werden können, ohne von der Idee und dem Schutzumfang der nachfolgenden Ansprüche abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 1020190117491 [0001]

Claims (20)

  1. Integrierte Schaltungsvorrichtung, die Folgendes aufweist: eine Peripherieschaltungsstruktur; einen Speicherstapel, aufweisend eine Mehrzahl von Gate-Leitungen, welche die Peripherieschaltungsstruktur in einer vertikaler Richtung überlappen, auf der Peripherieschaltungsstruktur; ein oberes Substrat zwischen der Peripherieschaltungsstruktur und dem Speicherstapel, wobei das obere Substrat ein Durchgangsloch aufweist, das unter einer Speicherzellenregion des Speicherstapels positioniert ist; eine Wortleitungstrennregion, die sich längs in einer ersten lateralen Richtung quer durch den Speicherstapel und das Durchgangsloch erstreckt; und eine gemeinsame Source-Leitung, die sich in der Wortleitungstrennregion befindet, wobei die gemeinsame Source-Leitung einen ersten Abschnitt aufweist, der sich längs in der ersten lateralen Richtung auf dem oberen Substrat erstreckt, und einen zweiten Abschnitt, der integral mit dem ersten Abschnitt verbunden ist, wobei der zweite Abschnitt in das obere Substrat durch das Durchgangsloch von einem oberen Abschnitt des oberen Substrats eindringt und sich in die Peripherieschaltungsstruktur hinein erstreckt.
  2. Integrierte Schaltungsvorrichtung nach Anspruch 1, wobei die Peripherieschaltungsstruktur eine Mehrzahl von leitfähigen Peripherieschaltungs-Zwischenverbindungsschichten und eine potentialfreie, leitfähige Zwischenverbindungsschicht aufweist, die lateral von der Mehrzahl von leitfähigen Peripherieschaltungs-Zwischenverbindungsschichten beabstandet ist und mit der gemeinsamen Source-Leitung verbunden ist.
  3. Integrierte Schaltungsvorrichtung nach Anspruch 1, wobei die Peripherieschaltungsstruktur aufweist: ein unteres Substrat; eine Mehrzahl von Schaltungen, die auf dem unteren Substrat ausgebildet sind; eine Mehrzahl von leitfähigen Peripherieschaltungs-Zwischenverbindungsschichten, die mit der Mehrzahl von Schaltungen verbunden ist; und eine potentialfreie leitfähige Zwischenverbindungsschicht, die auf der gleichen vertikalen Ebene gebildet ist wie eine oberste, leitfähige Zwischenverbindungsschicht, welche dem oberen Substrat von der Mehrzahl von leitfähigen Peripherieschaltungs-Zwischenverbindungsschichten am nächsten liegt, wobei die potentialfreie, leitfähige Zwischenverbindungsschicht die gemeinsame Source-Leitung kontaktiert.
  4. integrierte Schaltungsvorrichtung nach Anspruch 1, ferner aufweisend eine Durchgangselektrode, die durch die Mehrzahl von Gate-Leitungen und das obere Substrat hindurchgeht und sich längs in die Peripherieschaltungsstruktur in der vertikalen Richtung erstreckt.
  5. Integrierte Schaltungsvorrichtung nach Anspruch 1, ferner aufweisend: eine isolierende Struktur, die auf dem oberen Substrat angeordnet ist, wobei die isolierende Struktur durch die Mehrzahl von Gate-Leitungen in der Speicherzellenregion hindurchgeht und sich in der vertikalen Richtung erstreckt; eine vergrabene isolierende Schicht, die das Durchgangsloch ausfüllt, und eine Durchgangselektrode, die durch die isolierende Struktur und die vergrabene isolierende Schicht hindurchgeht und sich längs in der Peripherieschaltungsstruktur in der vertikalen Richtung erstreckt.
  6. Integrierte Schaltungsvorrichtung nach Anspruch 1, wobei die Speicherzellenregion eine normale Zellenregion und eine Dummy-Zellenregion aufweist, wobei das Durchgangsloch unter der Dummy-Zellenregion positioniert ist.
  7. Integrierte Schaltungsvorrichtung nach Anspruch 1, ferner aufweisend eine Mehrzahl von Durchgangselektroden, die durch die Mehrzahl von Gate-Leitungen in der Speicherzellenregion hindurchgehen und sich längs in der vertikalen Richtung erstrecken, wobei jede der Mehrzahl von Durchgangselektroden in das obere Substrat durch das Durchgangsloch eindringt und mit einer mehrschichtigen Zwischenverbindungsstruktur der Peripherieschaltungsstruktur verbunden ist.
  8. Integrierte Schaltungsvorrichtung nach Anspruch 1, wobei die Peripherieschaltungsstruktur aufweist: ein unteres Substrat; eine Mehrzahl von Schaltungen, die auf dem unteren Substrat ausgebildet sind; eine Mehrzahl von leitfähigen Peripherieschaltungs-Zwischenverbindungsschichten, die mit der Mehrzahl von Schaltungen verbunden ist; und eine potentialfreie leitfähige Zwischenverbindungsschicht, die auf der gleichen vertikalen Ebene gebildet ist wie eine oberste, leitfähige Zwischenverbindungsschicht, welche dem oberen Substrat von der Mehrzahl von den leitfähigen Peripherieschaltungs-Zwischenverbindungsschichten am nächsten liegt, wobei die potentialfreie, leitfähige Zwischenverbindungsschicht den zweiten Abschnitt der gemeinsamen Source-Leitung kontaktiert, wobei die potentialfreie leitfähige Zwischenverbindungsschicht die gleiche elektrische Vorspannung hat wie die gemeinsame Source-Leitung.
  9. Integrierte Schaltungsvorrichtung nach Anspruch 1, ferner aufweisend eine Durchgangselektrode, die durch das Durchgangsloch in der Speicherzellenregion in das obere Substrat eindringt und die mit einer mehrschichtigen Zwischenverbindungsstruktur der Peripherieschaltungsstruktur verbunden ist, wobei ein Trennabstand zwischen der Durchgangselektrode und dem oberen Substrat zwischen 0,01 µm und 1,5 µm beträgt.
  10. Integrierte Schaltungsvorrichtung nach Anspruch 1, wobei die gemeinsame Source-Leitung einen ersten Abschnitt aufweist, der das obere Substrat in der vertikalen Richtung überlappt, und einen zweiten Abschnitt, der in das obere Substrat durch das Durchgangsloch eindringt, wobei eine Länge des zweiten Abschnitts größer ist als eine Länge des ersten Abschnitts in der vertikalen Richtung.
  11. Integrierte Schaltungsvorrichtung aufweisend: eine Peripherieschaltungsstruktur aufweisend eine Mehrzahl von Schaltungen, eine Mehrzahl von leitfähigen Peripherieschaltungs-Zwischenverbindungsschichten, die mit der Mehrzahl von Schaltungen verbunden sind, und eine potentialfreie, leitfähige Zwischenverbindungsschicht, die lateral von der Mehrzahl von leitfähigen Peripherieschaltungs-Zwischenverbindungsschichten beabstandet ist; ein oberes Substrat, das sich auf der Peripherieschaltungsstruktur befindet, wobei das obere Substrat ein erstes Durchgangsloch aufweist, das an einer Position gebildet ist, welche die potentialfreie, leitfähige Zwischenverbindungsschicht in einer vertikalen Richtung überlappt; einen Speicherstapel, der eine Speicherzellenregion aufweist, welche das erste Durchgangsloch bedeckt und eine Verbindungsstufenregion, die sich auf einer Seite der Speicherzellenregion befindet, wobei der Speicherstapel eine Mehrzahl von Gate-Leitungen aufweist, die von der Peripherieschaltungsstruktur beabstandet sind, wobei das obere Substrat in der vertikalen Richtung dazwischen ist; eine Mehrzahl von Wortleitungstrennregionen, die sich längs in einer ersten lateralen Richtung über den Speicherstapel und das erste Durchgangsloch hinweg erstreckt, wobei die Mehrzahl von Wortleitungstrennregionen jeweils einen Abschnitt aufweisen, der durch das erste Durchgangsloch in der vertikalen Richtung in das obere Substrat eindringt; und eine Mehrzahl von ersten Durchgangselektroden, die in die Mehrzahl von Gate-Leitungen in der vertikalen Richtung in der Speicherzellenregion eindringen und sich zu der Mehrzahl von leitfähigen Peripherieschaltungs-Zwischenverbindungsschichten durch das erste Durchgangsloch erstrecken.
  12. Integrierte Schaltungsvorrichtung nach Anspruch 11, wobei die Mehrzahl von ersten Durchgangselektroden zwei erste Durchgangselektroden aufweisen, die lateral voneinander beabstandet sind, wobei eine aus der Mehrzahl von Wortleitungstrennregionen ausgewählte dazwischen liegt.
  13. Integrierte Schaltungsvorrichtung nach Anspruch 11, ferner aufweisend eine Mehrzahl von gemeinsamen Source-Leitungen, die jeweils in der Mehrzahl von Wortleitungstrennregionen angeordnet sind, wobei jede der Mehrzahl von gemeinsamen Source-Leitungen einen ersten Abschnitt und einen zweiten Abschnitt aufweist, wobei sich der erste Abschnitt längs in der ersten lateralen Richtung auf dem oberen Substrat erstreckt, der zweite Abschnitt integral mit dem ersten Abschnitt verbunden ist und sich von einem oberen Abschnitt des oberen Substrats durch das erste Durchgangsloch zu der potentialfreien, leitfähigen Zwischenverbindungsschicht erstreckt.
  14. Integrierte Schaltungsvorrichtung nach Anspruch 13, wobei der zweite Abschnitt eine größere Länge aufweist als der erste Abschnitt in der vertikalen Richtung.
  15. Integrierte Schaltungsvorrichtung nach Anspruch 11, wobei das obere Substrat nicht lateral zwischen beliebigen zwei ersten Durchgangselektroden der Mehrzahl von ersten Durchgangselektroden eingefügt ist.
  16. Integrierte Schaltungsvorrichtung nach Anspruch 11, ferner aufweisend: ein zweites Durchgangsloch, das an einer Position innerhalb der Verbindungsstufenregion in dem oberen Substrat gebildet ist; und mindestens eine zweite Durchgangselektrode, die durch das zweite Durchgangsloch in der vertikalen Richtung in das obere Substrat eindringt und sich zu mindestens einer leitfähigen Peripherieschaltungs-Zwischenverbindungsschicht ausgewählt aus der Mehrzahl von leitfähigen Peripherieschaltungs-Zwischenverbindungsschichten erstreckt.
  17. Integrierte Schaltungsvorrichtung nach Anspruch 11, ferner aufweisend: eine isolierende Struktur, die durch die Mehrzahl von Gate-Leitungen in der Speicherzellenregion hindurchgeht und sich in der vertikalen Richtung erstreckt; und eine vergrabene isolierende Schicht, die das erste Durchgangsloch ausfüllt, wobei die Mehrzahl von ersten Durchgangselektroden durch die isolierende Struktur und die vergrabene, isolierende Schicht in der vertikalen Richtung hindurchgehen und sich zu der Mehrzahl von leitfähigen Peripherieschaltungs-Zwischenverbindungsschichten erstrecken.
  18. Integrierte Schaltungsvorrichtung, die Folgendes aufweist: eine Peripherieschaltungsstruktur aufweisend ein unteres Substrat, sowie eine Mehrzahl von leitfähigen Peripherieschaltungs-Zwischenverbindungsschichten und eine potentialfreie, leitfähige Zwischenverbindungsschicht, die auf dem unteren Substrat ausgebildet sind; eine Speicherzellenregion aufweisend eine Mehrzahl von Gate-Leitungen, die auf der Peripherieschaltungsstruktur angeordnet ist; ein oberes Substrat zwischen der Peripherieschaltungsstruktur und der Speicherzellenregion und aufweisend ein Durchgangsloch, das an einer Position innerhalb der Speicherzellenregion gebildet ist; eine gemeinsame Source-Leitung aufweisend einen ersten Abschnitt und einen zweiten Abschnitt, wobei sich der erste Abschnitt längs in einer ersten lateralen Richtung quer durch die Speicherzellenregion und das Durchgangsloch erstreckt, wobei der erste Abschnitt das obere Substrat kontaktiert, wobei der zweite Abschnitt integral mit dem ersten Abschnitt verbunden ist und sich von einem oberen Abschnitt des oberen Substrats durch das Durchgangsloch zu der potentialfreien, leitfähigen Zwischenverbindungsschicht erstreckt; eine isolierende Struktur, die durch die Mehrzahl von Gate-Leitungen in der Speicherzellenregion hindurchgeht und sich in einer vertikalen Richtung erstreckt; eine vergrabene isolierende Schicht, die das Durchgangsloch ausfüllt; und mindestens eine Durchgangselektrode, die durch die isolierende Struktur und die vergrabene isolierenden Schicht hindurchgeht und sich längs in der vertikalen Richtung zu mindestens einer leitfähigen Peripherieschaltungs-Zwischenverbindungsschicht ausgewählt aus der Mehrzahl von leitfähigen Peripherieschaltungs-Zwischenverbindungsschichten erstreckt.
  19. Integrierte Schaltungsvorrichtung nach Anspruch 18, wobei sich die mindestens eine leitfähige Peripherieschaltungs-Zwischenverbindungsschicht und die potentialfreie, leitfähige Zwischenverbindungsschicht in einer lateralen Richtung auf der gleichen vertikalen Ebene auf dem unteren Substrat erstrecken, wobei die potentialfreie, leitfähige Zwischenverbindungsschicht derart eingerichtet ist, dass sie die gleiche elektrische Vorspannung wie die gemeinsame Source-Leitung aufweist.
  20. Integrierte Schaltungsvorrichtung nach Anspruch 18, wobei die mindestens eine Durchgangselektrode zwei Durchgangselektroden aufweist, die lateral voneinander mit der gemeinsamen Source-Leitung dazwischen beabstandet sind und sich längs in der vertikalen Richtung durch das Durchgangsloch erstrecken, wobei das obere Substrat nicht lateral zwischen den zwei Durchgangselektroden eingefügt ist.
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