CN112635469A - 集成电路装置 - Google Patents

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Abstract

一种集成电路装置，包括：外围电路结构；存储器堆叠件，其包括位于外围电路结构上的在竖直方向上与外围电路结构重叠的多条栅极线；上衬底，其位于外围电路结构与存储器堆叠件之间，上衬底包括位于存储器堆叠件的存储器单元区下方的通孔；字线切割区，其跨过存储器堆叠件和通孔在第一横向上纵长地延伸；以及共源极线，其位于字线切割区中，共源极线包括第一部分和第二部分，第一部分在上衬底上在第一横向上纵长地延伸，第二部分一体地连接至第一部分，第二部分从上衬底的上部通过通孔穿透上衬底并且延伸至外围电路结构中。

Description

集成电路装置
相关申请的交叉引用
本申请要求于2019年9月24日在韩国知识产权局提交的韩国专利申请No.10-2019-0117491的优先权的利益，该申请的公开以引用方式全文并入本文中。
技术领域
本发明构思涉及一种集成电路(IC)装置，并且更具体地，涉及一种包括具有外围上单元(cell over periphery，COP)结构的非
易失性存储器装置的IC装置。
背景技术
随着信息通信装置的多功能化，对包括存储装置的大容量、高集成度的IC装置的需求越来越大，存储器单元的大小逐渐缩小，存储器装置中包括的用于实现存储器装置的操作和电连接的操作电路和互连结构变复杂。因此，需要包括存储器装置的IC装置，该IC
装置被配置为提高集成密度并具有良好的电气特性。
发明内容
公开的实施例提供了一种集成电路(IC)装置，其具有提高的集成密度和减小的芯片尺寸，并且被配置为增大布局设计的自由度和提高互连结构的可靠性。
根据本发明构思的一方面，提供了一种IC装置，该IC装置包括：外围电路结构；存储器堆叠件，其包括位于外围电路结构上的在竖直方向上与外围电路结构重叠的多条栅极线；上衬底，其位于外围电路结构与存储器堆叠件之间，上衬底包括位于存储器堆叠件的存储器单元区下方的通孔；字线切割区，其跨过存储器堆叠件和通孔在第一横向上纵长地延伸；以及共源极线，其位于字线切割区中，共源极线包括第一部分和第二部分，第一部分在上衬底上在第一横向上纵长地延伸，第二部分一体地连接至第一部分，第二部分从上衬底的上部通过通孔穿透上衬底并且延伸至外围电路结构中。
根据本发明构思的一方面，提供了一种IC装置，该IC装置包括：外围电路结构，其包括多个电路、连接至所述多个电路的多个外围电路导电互连层以及与多个外围电路导电互连层横向地间隔开的浮置导电互连层；上衬底，其位于外围电路结构上，上衬底包括形成在与浮置导电互连层在竖直方向上重叠的位置处的第一通孔；存储器堆叠件，其具有覆盖第一通孔的存储器单元区和位于存储器单元区的一侧的连接台阶区，存储器堆叠件包括多条栅极线，多条栅极线在竖直方向上与外围电路结构间隔开，上衬底介于多条栅极线和外围电路结构之间；多个字线切割区，其跨过存储器堆叠件和第一通孔在第一横向上纵长地延伸，多个字线切割区中的每一个包括在竖直方向上通过第一通孔穿透上衬底的一部分；以及多个第一穿通电极，其在存储器单元区中在竖直方向上穿透多条栅极线，并且通过第一通孔延伸至多个外围电路导电互连层。
根据本发明构思的一方面，提供了一种IC装置，该IC装置包括：外围电路结构，其包括下衬底，以及形成在下衬底上的多个外围电路导电互连层和浮置导电互连层；存储器单元区，其包括布置在外围电路结构上的多条栅极线；上衬底，其位于外围电路结构和存储器单元区之间，并且包括形成在存储器单元区内的位置处的通孔；共源极线，其包括第一部分和第二部分，第一部分跨过存储器单元区和通孔在第一横向上纵长地延伸，第一部分接触上衬底，第二部分一体地连接至第一部分，并且从上衬底的上部通过通孔延伸至浮置导电互连层；绝缘结构，其穿过存储器单元区中的多条栅极线，并且在竖直方向上延伸；埋置绝缘膜，其填充通孔；以及至少一个穿通电极，其穿过绝缘结构和埋置绝缘膜，并且在竖直方向上纵长地延伸至从所述多个外围电路导电互连层中选择的至少一个外围电路导电互连层。
附图说明
通过下面结合附图的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是根据实施例的集成电路(IC)装置的框图；
图2是根据实施例的IC装置的示意性透视图；
图3是根据实施例的IC装置的存储器单元阵列的等效电路图；
图4是根据实施例的IC装置的示意性平面图；
图5A是沿着图4的线X1-X1'截取的一些组件的剖视图；
图5B是沿着图4的线Y1-Y1'截取的一些组件的剖视图；
图5C是图4所示的IC装置的一些组件的平面图；
图6是根据实施例的IC装置的示意性平面图；
图7是图6所示的IC装置的一些组件的平面图；
图8是根据实施例的IC装置的剖视图；
图9是根据实施例的IC装置的平面图；
图10是图9所示的IC装置的一些组件的平面图；
图11是根据实施例的IC装置的平面图；
图12是图11所示的IC装置的一些组件的平面图；
图13是根据实施例的IC装置的平面图；
图14是图13所示的IC装置的一些组件的平面图；以及图15A至图19A和图15B至图19B是示出根据实施例的制造IC装置的方法的工艺顺序的剖视图，其中，图15A至图19A是在与沿图4的线X1-X1'截取的剖面相对应的部分中根据工艺顺序的一些组件的剖视图，并且图15B至图19B是在与沿图4的线Y1-Y1'截取的剖面相对应的部分中根据工艺顺序的一些组件的剖视图。
具体实施方式
现在将参照示出一些实施例的附图更全面地描述实施例。在整个附图中，相同的附图标记用于表示相同元件，将省略对其的重复描述。
图1是根据实施例的集成电路(IC)装置10的框图。
参照图1，IC装置10可以包括存储器单元阵列20和外围电路30。存储器单元阵列20可以包括多个存储器单元块BLK1、BLK2、……、和BLKn。多个存储器单元块BLK1、BLK2、……、和BLKn中的每一个可以包括多个存储器单元。存储器单元块BLK1、BLK2、……、和BLKn可以通过位线BL(例如，多条位线)、字线WL(例如，多条字线)、串选择线SSL(例如，多条串选择线)和地选择线GSL(例如，多条地选择线)连接至外围电路30。
外围电路30可以包括行解码器32、页缓冲器34、数据输入/输出(I/O)电路36和控制逻辑38。虽然图1中未示出，但外围电路30还可以包括输入/输出(I/O)接口、列逻辑、电压发生器、预解码器、温度传感器、命令解码器、地址解码器和放大电路。
存储器单元阵列20可以通过位线BL连接至页缓冲器34并且通过字线WL、串选择线SSL和地选择线GSL连接至行解码器32。在存储器单元阵列20中，包括在多个存储器单元块BLK1、BLK2、……、和BLKn中的每一个中的多个存储器单元中的每一个可为闪速存储器单元。存储器单元阵列20可以是三维(3D)存储器单元阵列。3D存储器单元阵列可以包括多个NAND串，它们中的每一个可以包括分别连接至竖直地堆叠在衬底上的多条字线WL的存储器单元。在示例实施例中，存储器单元阵列20可以包括下面将参照图4和图5B描述的存储器堆叠件MS。
外围电路30可以从IC装置10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且可以将数据DATA发送至位于IC装置10外部的装置和从IC装置10外部的装置接收数据DATA。例如，IC装置可以是半导体芯片，诸如存储器芯片。
行解码器32可以响应于从外部接收到的地址ADDR选择多个存储器单元块BLK1、BLK2、……、和BLKn中的至少一个，并且选择所选的存储器单元块的字线WL、串选择线SSL和地选择线GSL。行解码器32可以将用于执行存储器操作的电压发送至所选的存储器单元块的字线WL。
页缓冲器34可以通过位线BL连接至存储器单元阵列20。在编程操作中，页缓冲器34可以作为写驱动器进行操作，并且可以将与将被存储在存储器单元阵列20中的数据DATA相对应的电压施加至位线BL。在读操作中，页缓冲器34可以作为感测放大器进行操作，并且可以感测存储在存储器单元阵列20中的数据DATA。页缓冲器34可以响应于从控制逻辑38提供的控制信号PCTL进行操作。
数据I/O电路36可以通过数据线DL连接至页缓冲器34。在编程操作中，数据I/O电路36可以从存储器控制器(未示出)接收数据DATA，并且可以基于从控制逻辑38提供的列地址C_ADDR将编程数据DATA提供至页缓冲器34。在读操作中，数据I/O电路36可以基于从控制逻辑38提供的列地址C_ADDR将存储在页缓冲器34中的读数据DATA提供至存储器控制器。
数据I/O电路36可以将接收到的地址或者指令发送至控制逻辑38或行解码器32。IC装置10的外围电路30还可以包括静电放电(ESD)电路和上拉/下拉驱动器。
控制逻辑38可以从存储器控制器接收命令CMD和控制信号CTRL。控制逻辑38可以将行地址R_ADDR提供至行解码器32，并且可以将列地址C_ADDR提供至数据I/O电路36。控制逻辑38可以响应于控制信号CTRL产生在IC装置10中使用的各种内部控制信号。例如，控制逻辑38可以在诸如编程操作或者擦除操作的存储器操作期间调整提供至字线WL和位线BL的电压电平。
图2是根据实施例的IC装置10的透视图。
参照图2，IC装置10可以包括在竖直方向(Z方向)上彼此重叠(例如，叠盖)的单元阵列结构CAS和外围电路结构PCS。单元阵列结构CAS可以包括参照图1描述的存储器单元阵列20。外围电路结构PCS可以包括参照图1描述的外围电路30。可以将单元阵列结构CAS描述为单元阵列层，并且可以将外围电路结构PCS描述为外围电路层。单元阵列层可以形成在外围电路层上(例如，在竖直方向上堆叠在外围电路层上)，并且单元阵列层和外围电路层中的每一个可以包括形成子层的各种组件。
单元阵列结构CAS可以包括至少一个垫MAT，它们中的每一个可以包括多个存储器单元块BLK1、BLK2、……、和BLKn。多个存储器单元块BLK1、BLK2、……、和BLKn中的每一个可以包括三维布置的存储器单元。
图3是根据实施例的IC装置的存储器单元阵列MCA的等效电路图。图3中示例性地示出了具有竖直沟道结构的竖直NAND(V-NAND)闪速存储器装置的等效电路图。图2所示的多个存储器单元块BLK1、BLK2、……、和BLKn中的每一个可以包括图3所示的存储器单元阵列MCA。
参照图3，存储器单元阵列MCA可以包括多个存储器单元串MS。存储器单元阵列MCA可以包括多条位线BL(或者BL1、BL2、……、和BLm)、多条字线WL(或者WL1、WL2、……、WLn-1和WLn)、至少一条串选择线SSL、至少一条地选择线GSL和共源极线CSL。多个存储器单元串MS可以形成在多条位线BL(或者BL1、BL2、……、和BLm)与共源极线CSL之间。
多个存储器单元串MS中的每一个可以包括串选择晶体管SST、地选择晶体管GST和多个存储器单元晶体管MC1、MC2、……、MCn-1和MCn。多个串选择晶体管SST的漏极区可以连接至位线BL(或者BL1、BL2、……、和BLm)，并且多个地选择晶体管GST的源极区可以连接至共源极线CSL。共源极线CSL可以是多个地选择晶体管GST的源极区共同连接到的区。
串选择晶体管SST可以连接至串选择线SSL，并且地选择晶体管GST可以连接至地选择线GSL。多个存储器单元晶体管MC1、MC2、……、MCn-1和MCn可以分别连接至多条字线WL(或者WL1、WL2、……、WLn-1和WLn)。
图4是根据实施例的IC装置100的平面图。图5A是沿着图4的线X1-X1'截取的一些组件的剖视图。图5B是沿着图4的线Y1-Y1'截取的一些组件的剖视图。图5C是图4所示的IC装置100的上衬底110、多个字线切割区WLC和多个穿通电极THV的平面图。
参照图4和图5A至图5C，IC装置100可以构成参照图1和图2描述的IC装置10的一部分。IC装置100可以包括外围电路结构PCS和单元阵列结构CAS，单元阵列结构CAS布置在外围电路结构PCS上并且在竖直方向(Z方向)上与外围电路结构PCS重叠。单元阵列结构CAS可以包括形成在外围电路结构PCS上的上衬底110和位于上衬底110上的存储器堆叠件MS。在示例实施例中，上衬底110可以包括半导体膜。例如，上衬底110可以包括多晶硅膜。
存储器堆叠件MS可以包括存储器单元区(参照图4和图5C中的120)。存储器单元区120可以包括参照图2描述的多个存储器单元块BLK1、BLK2、……、和BLKn。存储器堆叠件MS可以包括多个栅极堆叠件GS。多个栅极堆叠件GS中的每一个可以包括多条栅极线130，多条栅极线130在存储器单元区120中在横向上彼此平行地延伸，并且在竖直方向(Z方向)上彼此重叠。多条栅极线130中的每一条可以包括金属、金属硅化物、掺杂的半导体或者它们的组合。例如，多条栅极线130中的每一条可以包括金属(诸如，钨、镍、钴和钽)、金属硅化物(诸如，硅化钨、硅化镍、硅化钴和硅化钽)、掺杂的多晶硅或者它们的组合。
可以将绝缘膜134设在上衬底110与多条栅极线130之间以及多条栅极线130中的邻近的栅极线130之间。多条栅极线130中的最上面的栅极线130的顶表面也可以被绝缘膜134覆盖。例如，绝缘膜134可以包括氧化硅。
如图5B所示，可以在上衬底110中形成多个共源极区172。多个共源极区172可以在第一横向(X方向)上纵长地延伸。在示例实施例中，多个共源极区172可以是大量掺杂n型杂质的杂质区。多个共源极区172可以用作被配置为向竖直存储器单元供应电流的源极区。被描述在在特定方向上“纵长地”延伸的项、层或者项或层的一部分具有在特定方向上的长度以及垂直于该方向上的宽度，其中长度大于宽度。
多个字线切割区WLC(还被描述为字线分离区)可以与上衬底110上的存储器堆叠件MS相交，并且在第一横向(X方向)上延伸。多个栅极堆叠件GS在第二横向(Y方向)上的宽度可以通过多个字线切割区WLC来限定。多条栅极线130可以(例如，在Y方向上)通过多个字线切割区WLC彼此分离，并且可以按照规则间距布置。
多个字线切割区WLC中的每一个可以填充有共源极线结构140。共源极线结构140可以包括共源极线CSL和在字线切割区WLC中覆盖共源极线CSL的侧壁的绝缘间隔件144。多条共源极线CSL中的每一条可以包括金属(诸如，钨、铜或铝)、导电金属氮化物(诸如，氮化钛和氮化钽)、过渡金属(诸如，钛和钽)或者它们的组合。绝缘间隔件144可以包括氧化硅、氮化硅、氧氮化硅或者低k电介质材料。例如，绝缘间隔件144可以包括氧化硅膜、氮化硅膜、氧氮化硅(SIN)、氧碳氮化硅(SiOCN)、碳氮化硅(SiCN)或其组合。
包括在一个栅极堆叠件GS中的多条栅极线130可以堆叠在上衬底110上，以在两个邻近的字线切割区WLC之间在竖直方向(Z方向)上彼此重叠。包括在一个栅极堆叠件GS中的多条栅极线130可以构成参照图3描述的地选择线GSL、多条字线WL和串选择线SSL。从包括在一个栅极堆叠件GS中的多条栅极线130中，两个最上面的栅极线130中的每一个可以在第二横向(Y方向)上分为两部分，并具有介于这两部分之间的串选择线切割区SSLC。在栅极堆叠件GS中，两个最上面的栅极线130中的每一个的彼此分离并具有介于它们之间的串选择线切割区SSLC的两部分可以各自构成参照图3描述的串选择线SSL。虽然图4和图5B示出了其中在一个栅极堆叠件GS中形成一个串选择线切割区SSLC的示例，但是本发明构思不限于此。例如，在一个栅极堆叠件GS中可以形成至少两个串选择线切割区SSLC。串选择线切割区SSLC可以填充有绝缘膜150。绝缘膜150可以包括氧化膜、氮化膜或者它们的组合。在示例实施例中，串选择线切割区SSLC的至少一部分可以填充有空气间隙。
多个沟道结构160可以穿过多条栅极线130并且在上衬底110上的存储器单元区120中在竖直方向(Z方向)上延伸。多个沟道结构160可以在第一横向(X方向)和第二横向(Y方向)上彼此间隔开预定距离布置。
多个沟道结构160中的每一个可以包括栅极介电膜162、沟道区164、埋置绝缘膜166和漏极区168。栅极介电膜162可以具有其中隧穿介电膜、电荷存储膜和阻挡介电膜依次形成在沟道区164上的结构。沟道区164可以包括掺杂的多晶硅或者未掺杂的多晶硅。沟道区164可以具有圆柱形。沟道区164的内空间可以填充有埋置绝缘膜166。埋置绝缘膜166可以包括绝缘材料。例如，埋置绝缘膜166可以包括氧化硅、氮化硅、氧氮化硅或其组合。在一些实施例中，可以省略埋置绝缘膜166。
在这种情况下，沟道区164可以具有无内空间的柱结构。漏极区168可以包括掺杂的多晶硅膜。多个漏极区168可以通过上绝缘膜169彼此绝缘。上绝缘膜169可以包括氧化膜、氮化膜或它们的组合。
如图4所示，在单元阵列结构CAS中，存储器单元区120可以包括多个正常单元区120N和一个伪单元区120D。图4中示出了其中存储器单元区120包括两个正常单元区120N和一个伪单元区120D的示例。伪单元区120D可以在两个正常单元区120N之间在第二横向(Y方向)上延伸。两个正常单元区120N可以彼此间隔开并且具有介于它们之间的伪单元区120D。然而，正常单元区120N和伪单元区120D的数量和布置不限于图4所示的示例，而是可以在本发明构思的范围内不同地修改和改变。
在正常单元区120N中，多条位线BL布置在多个沟道结构160上。多条位线BL可以彼此平行地布置并在第二横向(Y方向)上纵长地延伸。在正常单元区120N中，多个沟道结构160中的每一个可以通过接触垫(未示出)连接至多条位线BL中的对应一条。在多个沟道结构160中，正常单元区120N中的串选择线切割区SSLC与字线切割区WLC之间布置的多个沟道结构160可以为正常沟道结构。在多个沟道结构160中，与布置在伪单元区120D中的串选择线切割区SSLC和沟道结构160重叠的沟道结构(未示出)可以是伪沟道结构。如本文讨论的伪沟道结构可以具有与正常沟道结构相似或相同的物理结构，但是它们不用作沟道。例如，如上面讨论的和图4中所示的，在一些实施例中，伪沟道结构不连接至任何位线，从而可以不将位线电压施加至这些结构，并且这些结构不能用于按照与正常沟道结构一样的方式存储数据。
如图5A至图5C所示，上衬底110可以包括通孔110H。上衬底110的通孔110H可以位于存储器单元区120下方。通孔110H可以位于存储器单元区120中的伪单元区120D下方。通孔110H可以填充有埋置绝缘膜112。在示例实施例中，埋置绝缘膜112可以包括氧化硅膜。
在伪单元区120D中，可以将绝缘结构170布置在上衬底110上。绝缘结构170可以穿过包括在栅极堆叠件GS中的多条栅极线130和多个绝缘膜134，并且在竖直方向(Z方向)上延伸。在示例实施例中，绝缘结构170可以包括氧化硅膜。
多个字线切割区WLC中的至少一个可以与存储器堆叠件MS和通孔110H相交，并且在第一横向(X方向)上纵长地延伸。至少一个字线切割区WLC可以包括在上衬底110的主表面110M上在第一横向(X方向)上纵长地延伸的一部分以及在竖直方向(Z方向)上经形成在上衬底110中的通孔110H穿透上衬底110的一部分。
如图5A和图5B所示，填充多个字线切割区WLC的多个共源极线CSL中的至少一个可以包括第一部分CSL1和第二部分CSL2。第一部分CSL1可以在上衬底110的主表面110M上在第一横向(X方向)上纵长地延伸。第二部分CSL2可以一体地连接至第一部分CSL1，例如，以形成连续材料。第二部分CSL2可以在竖直方向(Z方向)上从上衬底110的上部经通孔110H穿透上衬底110并延伸至外围电路结构PCS中。在共源极线CSL中，第二部分CSL2在竖直方向(Z方向)上的长度可以大于第一部分CSL1在竖直方向(Z方向)上的长度。
共源极线CSL的第二部分CSL2在竖直方向(Z方向)上可以不与上衬底110重叠。共源极线CSL的第二部分CSL2可以穿过上绝缘膜169、绝缘结构170和埋置绝缘膜112，并且在竖直方向(Z方向)上延伸至外围电路结构PCS中。
图4和图5A至图5C示例性地示出了这样的构造，其中两个字线切割区WLC中的每一个包括延伸跨过形成在上衬底110中的通孔110H的一部分，并且填充两个字线切割区WLC的两个共源极线CSL中的每一个包括经上衬底110的通孔110H穿透上衬底110的第二部分CSL2。然而，本发明构思不限于此。在示例实施例中，多个字线切割区WLC中的仅一个可以延伸跨过形成在上衬底110中的通孔110H，并且填充一个字线切割区WLC的仅一个共源极线CSL可以包括经通孔110H穿透上衬底110并且延伸至外围电路结构PCS中的第二部分CSL2。在其它示例实施例中，多个字线切割区WLC中的至少三个可以延伸跨过形成在上衬底110中的通孔110H，并且填充至少三个字线切割区WLC的至少三条共源极线CSL可以包括经通孔110H穿透上衬底110并且延伸至外围电路结构PCS中的第二部分CSL2。共源极线CSL的第二部分CSL2可以在横向上与上衬底110间隔开并具有介于它们之间的埋置绝缘膜112。
在伪单元区120D中，多个穿通电极THV可以穿过单元阵列结构CAS的栅极堆叠件GS、经通孔110H穿透上衬底110并且在竖直方向(Z方向)上纵长地延伸至外围电路结构PCS中。多个穿通电极THV中的每一个可以由单元阵列结构CAS中的上绝缘膜169和绝缘结构170包围并由上衬底110的通孔110H内的埋置绝缘膜112包围。
虽然图5C仅示出了形成在上衬底110中的一个通孔110H，但是在上衬底110中可以形成多个通孔110H。虽然图4和图5C示出了其中五个穿通电极THV穿过一个绝缘结构170和一个通孔110H的示例，但是穿过一个绝缘结构170和一个通孔110H的穿通电极THV的数量不限于图4和图5C所示的示例，并且在本发明构思的范围内，穿通电极THV的数量和大小可以不同地变化。
随着在形成在上衬底110上的存储器堆叠件MS中在竖直方向(Z方向)上堆叠的栅极线130的级数增大，用于确保在经通孔110H穿透上衬底110的多个穿通电极THV与上衬底110之间的最小分离距离的设计规则可能更加严格。在经通孔110H穿透上衬底110的多个穿通电极THV与上衬底110之间可以确保大于或等于设计规则要求的最小分离距离的稳定分离距离。在示例实施例中，在经通孔110H穿透上衬底110的多个穿通电极THV与上衬底110之间可以存在在约0.01μm至约1.5μm的范围内进行选择的分离距离。
根据特定实施例，共源极线CSL的与通孔110H相交并且经通孔110H穿透上衬底110的第二部分CSL2在竖直方向(Z方向)上不与上衬底110重叠。
如图5A和图5B所示，外围电路结构PCS可以包括下衬底52、形成在下衬底52的主表面52M上的多个电路CT以及多层互连结构MWS。多个穿通电极THV中的每一个可以通过包括在外围电路结构PCS中的多层互连结构MWS连接至多个电路CT中的至少一个，并且可以连接在那些电路与集成电路装置10的单元阵列结构CAS上方的电路或布线之间(例如，连接至控制器)。
下衬底52可以包括半导体衬底。例如，下衬底52可以包括硅(Si)、锗(Ge)或者硅锗(SiGe)。可以通过下衬底52中的器件隔离膜54限定有源区AC。多个电路CT可以包括被包括在参照图1描述的外围电路30中的各种电路。在示例实施例中，多个电路CT可以包括单元元件，诸如，电阻器和电容器。包括在多个电路CT中的多个晶体管TR5可以形成在有源区AC上。多个晶体管TR5中的每一个可以包括栅极PG和在栅极PG的两侧形成在有源区AC中的源极/漏极区PSD。
多层互连结构MWS可以包括连接至多个电路CT的多个外围电路互连层(例如，ML60、ML61、ML62和ML66)、多个外围电路接触件(例如，MC60、MC61和MC62)和与外围电路互连层ML60、ML61、ML62和ML66以及外围电路接触件MC60、MC61和MC62间隔开的浮置互连层ML68。浮置互连层ML68可以形成在与外围电路互连层ML60、ML61、ML62和ML66中的最靠近上衬底110的最上面的外围电路互连层ML62和ML66相同的水平。这里，术语“水平”指在竖直方向(Z方向或-Z方向)上相对于下衬底52的顶表面的距离。外围电路互连层ML60、ML61、ML62和ML66可以被称作外围电路导电互连图案，并且浮置互连层ML68可以被称作浮置导电互连图案。外围电路导电互连图案和浮置导电互连图案可以形成在多层互连结构MWS中的同一竖直层。
外围电路互连层ML60、ML61、ML62和ML66中的一些能够电连接至多个晶体管TR5。外围电路接触件MC60、MC61和MC62可以连接从外围电路互连层ML60、ML61、ML62和ML66中选择的一些外围电路互连层(例如，ML60、ML61、ML62和ML66)。穿通电极THV中的每一个的下端可以连接至外围电路互连层ML60、ML61、ML62和ML66中的最靠近上衬底110的最上面的外围电路互连层ML62和ML66中的一些外围电路互连层(例如，ML66)。共源极线CSL的经通孔110H穿透上衬底110并延伸至外围电路结构PCS中的第二部分CSL2可以连接至浮置互连层ML68。浮置互连层ML68可以不连接至除与浮置互连层ML68的顶表面接触的一条共源极线CSL以外的导电材料。浮置互连层ML68可以是外围电路结构PCS的一部分，但是可以不接触外围电路结构PCS的任何其它导电组件。浮置互连层ML68可以与设置在外围电路结构PCS中的电路电隔离。在IC装置100的操作中，浮置互连层ML68可以具有与浮置互连层ML68的顶表面接触的一条共源极线CSL相同电偏置。
多个外围电路互连层ML60、ML61、ML62和ML66、多个外围电路接触件MC60、MC61和MC62以及浮置互连层ML68中的每一个可以包括导电材料，诸如，金属、导电金属氮化物、金属硅化物或者它们的组合。例如，多个外围电路互连层ML60、ML61、ML62和ML66、多个外围电路接触件MC60、MC61和MC62以及浮置互连层ML68中的每一个可以包括导电材料，诸如，钨、钼、钛、钴、钽、镍、硅化钨、硅化钛、硅化钴、硅化钽、硅化镍等。虽然图5A和图5B示出了其中多层互连结构MWS在竖直方向(Z方向)上包括三个互连层的示例，但是本发明构思不限于图5A和图5B所示的示例。例如，多层互连结构MWS可以包括两个、四个或更多个互连层。
多个电路CT、外围电路互连层ML60、ML61、ML62和ML66、外围电路接触件MC60、MC61和MC62以及浮置互连层ML68可以被层间绝缘膜70覆盖。多个穿通电极THV可以穿过层间绝缘膜70的一部分，并且接触外围电路互连层ML66的顶表面。本文所用的术语“接触”或者“与……接触”指直接连接(例如，触碰)。共源极线CSL的经通孔110H穿透上衬底110并且延伸至外围电路结构PCS中的第二部分CSL2可以穿过层间绝缘膜70的一部分并接触浮置互连层ML68的顶表面。层间绝缘膜70可以包括氧化硅、SiON、SiOCN等。
图6是根据实施例的IC装置100A的平面图。图7是图6所示的IC装置100A的上衬底110、多个字线切割区WLC以及多个穿通电极THV的平面图。
参照图6和图7，IC装置100A可以具有与参照图4和图5A至图5C描述的IC装置100基本相同的构造。然而，IC装置100A可以包括在第一横向(X方向)上分别位于存储器单元区120的相对两侧的一对连接台阶区122C以及在第二横向(Y方向)上分别位于存储器单元区120的相对两侧的一对伪台阶区122D。在一对连接台阶区122C和一对伪台阶区122D中，多条栅极线130在第一横向(X方向)和第二横向(Y方向)上的宽度可以在远离上衬底110的方向上逐渐减小。多个栅极堆叠件GS中的每一个可以包括多条栅极线130，多条栅极线130在存储器单元区120和连接台阶区122C上方在横向上平行地延伸，并且在竖直方向(Z方向)上彼此重叠。
图8是根据实施例的IC装置200的剖视图。图8示出了与沿图4的线Y1-Y1'截取的剖面相对应的区的一些组件的剖面构造。
参照图8，IC装置200可以具有与参照图4和图5A至图5C描述的IC装置100基本相同的构造。然而，IC装置200可以包括绝缘结构270替代绝缘结构170。绝缘结构270可以在竖直方向(Z方向)上与填充上衬底110的通孔110H的埋置的绝缘膜112重叠。绝缘结构270可以与图8中的虚线区2Y相对应。绝缘结构270可以具有多层结构，该多层结构包括一个一个交替堆叠在埋置绝缘膜112上的多个第一绝缘膜272和多个第二绝缘膜274。多个第一绝缘膜272可以包括与包括在绝缘膜134中的材料相同的材料。多个第二绝缘膜274可以包括与包括在绝缘膜134中的材料不同的材料。例如，多个第一绝缘膜272可以包括氧化硅膜，多个第二绝缘膜274可以包括氮化硅膜。绝缘结构270的顶表面可以被上绝缘膜169覆盖。
图9是根据实施例的IC装置300的平面图。图10是图9所示的IC装置300的上衬底110、多个字线切割区WLC和多个穿通电极THV3的平面图。
参照图9和图10，IC装置300可以具有与参照图6和图7描述的IC装置100A基本相同的构造。然而，可以在上衬底110中的具有IC装置300的存储器单元区120的伪单元区120D的位置处形成通孔310H。通孔310H可以与至少两个栅极堆叠件GS相交，并且在第二横向(Y方向)上延伸。
绝缘结构370可以位于上衬底110上的在竖直方向(Z方向)上与通孔310H重叠的位置处。绝缘结构370可以具有与参照图4和图5B描述的绝缘结构170或者参照图8描述的绝缘结构270相同的构造。
多个字线切割区WLC中的三个可以与形成在上衬底110中的通孔310H相交并且在第一横向(X方向)上延伸。
IC装置300可以包括多个穿通电极THV3，其在竖直方向(Z方向)上延伸穿过通孔310H。与图5B所示的穿通电极THV相似，多个穿通电极THV3中的每一个可以穿过伪单元区120D中的多条栅极线130、经通孔310H穿透上衬底110并且在竖直方向(Z方向)上纵长地延伸至外围电路结构PCS中。上衬底110可以不介于对应的穿通电极THV3之间。多个穿通电极THV3中的一些可以彼此间隔开并具有介于它们之间的一个字线切割区WLC。
多个穿通电极THV3中的每一个可以被单元阵列结构CAS中的绝缘结构370包围。与图5B所示的穿通电极THV相似，多个穿通电极THV3可以通过外围电路结构PCS中的外围电路互连层ML66连接至多个电路CT中的至少一个。
多个穿通电极THV3可以包括两个穿通电极THV3，两个穿通电极THV3彼此间隔开并具有介于它们之间的与通孔310H交叉的一个字线切割区WLC。穿过通孔310H的多个穿通电极THV3中的一些可以与其它穿通电极THV3间隔开，并具有介于多个穿通电极THV3与其它穿通电极THV3之间的与通孔310H交叉的一个共源极线CSL的第二部分(参照图5A中的CSL2)。由于共源极线CSL的第二部分CSL2在竖直方向(Z方向)上不与上衬底110重叠，因此可以容易地在上衬底110与多个穿通电极THV3之间的确保大于或等于设计规则要求的最小分离距离的稳定分离距离。因此，穿过一个通孔310H的多个穿通电极THV3的布局设计的自由度可以提高。
虽然图10示出了其中在上衬底110中形成一个通孔310H的示例，但是在上衬底110中可以形成多个通孔310H。穿过一个通孔310H的穿通电极THV3的数量不限于图9和图10所示的示例，而是可以在本发明构思的范围内不同地改变。
图11是根据实施例的IC装置400的平面图。图12是图11所示的IC装置400的上衬底110、多个字线切割区WLC和多个穿通电极THV4的平面图。
参照图11和图12，IC装置400可以具有与参照图6和图7描述的IC装置100A基本相同的构造。然而，在IC装置400的存储器单元区120的伪单元区120D中的上衬底110中可以形成通孔410H。通孔410H可以在第二横向(Y方向)上跨过存储器单元区120并纵长地延伸。存储器单元区120可以包括通过通孔410H彼此分离的两个正常单元区120N。
绝缘结构470可以在在竖直方向(Z方向)上在与通孔410H重叠的位置处布置在上衬底110上。绝缘结构470可以具有与参照图4和图5B描述的绝缘结构170或者参照图8描述的绝缘结构270相同的构造。
位于上衬底110上的多个字线切割区WLC可以全部与形成在上衬底110中的通孔410H相交，并在第一横向(X方向)上延伸。
IC装置400可以包括经通孔410H在竖直方向(Z方向)上延伸的多个穿通电极THV4。与图5B所示的穿通电极THV相似，多个穿通电极THV4中的每一个可以穿过伪单元区120D中的多条栅极线130、经通孔410H穿透上衬底110并且在竖直方向(Z方向)上纵长地延伸至外围电路结构PCS中。上衬底110可以不介于多个穿通电极THV4中的每一个之间。
多个穿通电极THV4中的每一个可以被单元阵列结构CAS中的绝缘结构470包围。与图5B所示的穿通电极THV相似，多个穿通电极THV4可以通过包括在外围电路结构PCS中的外围电路互连层ML66连接至多个电路中的至少一个。
多个穿通电极THV4可以包括两个穿通电极THV4，两个穿通电极THV4彼此间隔开并具有介于它们之间的与通孔410H相交的一个字线切割区WLC。穿过通孔410H的多个穿通电极THV4中的一些可以与其它穿通电极THV4间隔开，并且多个穿通电极THV4中的一些与其他穿通电极THV4之间具有与通孔410H相交的一条共源极线CSL的第二部分(参见图5A中的CSL2)。由于共源极线CSL的第二部分CSL2在竖直方向(Z方向)上不与上衬底110重叠，因此可以容易地在上衬底110与多个穿通电极THV4之间确保大于或等于设计规则要求的最小分离距离的稳定分离距离。因此，穿过一个通孔410H的多个穿通电极THV4的布局设计的自由度可以提高。
穿过绝缘结构470和通孔410H的穿通电极THV4的数量不限于图11和图12所示的示例，并且穿通电极THV4的数量和大小可以在本发明构思的范围内不同地改变。
图13是根据实施例的IC装置500的平面图。图14是图13所示的IC装置300的上衬底110、多个字线切割区WLC、多个第一穿通电极THV51和多个第一穿通电极THV52的平面图。
参照图13和图14，IC装置500可以具有与参照图6和图7描述的IC装置100A基本相同的构造。然而，IC装置500可以包括在第一横向(X方向)上位于存储器单元区120的相对两侧的一对连接台阶区522C。
在上衬底510中的面对存储器单元区120的伪单元区120D的位置处可以形成第一通孔510H1。在上衬底510中在一对连接台阶区522C中的至少一个中可以形成多个第二通孔510H2。虽然图13和图14示出了其中多个第二通孔510H2仅形成在一对连接台阶区522C中的一个中的示例，但是本发明构思不限于此，并且在一对连接台阶区522C中的每一个中都可以形成多个第二通孔510H2。
可以在上衬底510上的在竖直方向(Z方向)上与第一通孔510H1重叠的位置处设置第一绝缘结构572，并且可以在上衬底510上的在竖直方向(Z方向)上与多个第二通孔510H2重叠的多个位置中的每一个处设置第二绝缘结构574。在示例实施例中，上衬底510、第一绝缘结构572和第二绝缘结构574可以具有与参照图4和图5A至图5C描述的上衬底110和绝缘结构170相同的构造。在其它示例实施例中，第一绝缘结构572和第二绝缘结构574中的每一个可以具有与参照图8描述的绝缘结构270相同的构造。
IC装置500可以包括多个第一穿通电极THV51，多个第一穿通电极THV51穿过伪单元区120D中的多条栅极线130、经第一通孔510H1穿透上衬底510并且在竖直方向(Z方向)上延伸至外围电路结构PCS中。另外，IC装置500可以包括多个第二穿通电极THV52，多个第二穿通电极THV52穿过连接台阶区522C中的多条栅极线130、经第二通孔510H2穿透上衬底510并且在竖直方向(Z方向)上纵长地延伸至外围电路结构PCS中。
多个第一穿通电极THV51中的每一个可以由单元阵列结构CAS中的第一绝缘结构572包围。多个第二穿通电极THV52中的每一个可以由连接台阶区522C中的第二绝缘结构574包围。与图5B所示的穿通电极THV相似，多个第一穿通电极THV51和多个第二穿通电极THV52中的每一个可以通过包括在外围电路结构PCS中的外围电路互连层ML66连接至多个电路CT中的至少一个。
穿过一个第一通孔510H1的第一穿通电极THV51的数量不限于图13和图14所示的示例，并且第一穿通电极THV51的数量和大小可以在本发明构思的范围内不同地改变。
根据参照图4至图14描述的IC装置100、100A、200、300、400和500，在具有COP结构的IC装置中，即使包括在堆叠在外围电路结构PCS上的存储器堆叠件MS中的栅极线130的级数增加并且存储器堆叠件MS的高度增加，也可以容易地在上衬底110与穿通电极THV、THV3或THV4之间或者在上衬底510与第一穿通电极THV51之间确保大于或等于设计规则要求的最小分离距离的稳定分离距离，因此，穿过上衬底110或510的穿通电极THV、THV3、THV4或THV51的布局设计的自由度可以提高，其中，上衬底110介于外围电路结构PCS与存储器堆叠件MS之间，穿通电极THV、THV3或THV4穿过存储器堆叠件MS和上衬底110并且延伸至外围电路结构PCS中，第一穿通电极THV51穿过存储器堆叠件MS和上衬底510并且延伸至外围电路结构PCS中。因此，具有COP结构的IC装置的集成密度可以提高，芯片尺寸可以减小，并且IC装置的可靠性可以提高。
可以看出，本文所述的穿通电极THV、THV3、THV4和THV51具有如下结构，即连续材料从穿通电极的底部(例如，穿通电极与外围电路结构中的导电层连接和接触之处)延伸至穿通电极的顶部(例如，穿通电极与单元阵列结构上方和以外的组件连接之处)。这些穿通电极可以具有从底部至顶部的连续侧壁，并且可以由单个一体结构形成。
图15A至图19A和图15B至图19B是示出制造根据实施例的IC装置的方法的工艺顺序的剖视图。具体地说，图15A至图19A是在与沿图4的线X1-X1'截取的剖面相对应的部分中根据工艺顺序的一些组件的剖视图。图15B至图图19B是在与沿图4的线Y1-Y1'截取的剖面相对应的部分中根据工艺顺序的一些组件的剖视图。在本实施例中，将描述制造图4和图5A至图5C所示的IC装置100的方法作为示例。
参照图15A和图15B，形成包括下衬底52、多个电路CT、多层互连结构MWS和层间绝缘膜70的外围电路结构PCS。
多层互连结构MWS可以包括多个外围电路互连层(例如，ML60、ML61、ML62和ML66)和浮置互连层ML68，浮置互连层ML68与外围电路互连层ML60、ML61、ML62和ML66中的最靠近上衬底110的最上面的外围电路互连层ML62和ML66形成在相同水平。这些层中的每一个可以是多层互连结构MWS的同一竖直层的一部分。例如，它们可以形成为单一层(例如，具有一致的材料并且在同一工艺中在相同竖直水平处形成的层)。
参照图16A和图16B，上衬底110可以形成在外围电路结构PCS上。通孔110H可以形成在上衬底110中，并且埋置绝缘膜112可以形成为填充通孔110H。
参照图17A和图17B，多个绝缘膜134和多个牺牲膜PL可以一个一个地交替地堆叠在在上衬底110和埋置绝缘膜112上。多个牺牲膜PL可以包括氮化硅、碳化硅或者多晶硅。多个牺牲膜PL可以分别确保用于在后续工艺期间形成多条栅极线130的空间。
接着，多个绝缘膜134中的每一个的一部分和多个牺牲膜PL中的每一个的一部分可以被绝缘结构170替换，并且可以形成上绝缘膜169。上绝缘膜169可以形成为覆盖多个绝缘膜134的最上面的绝缘膜134和绝缘结构170。然后，多个沟道结构160可以形成为穿过上绝缘膜169、多个绝缘膜134和多个牺牲膜PL，并且可以形成串选择线切割区SSLC和填充串选择线切割区SSLC的绝缘膜150。
然后，可以形成多个字线切割区WLC以穿过上绝缘膜169、多个绝缘膜134和多个牺牲膜PL。多个字线切割区WLC中的一部分可以穿过填充通孔110H的埋置绝缘膜112和外围电路结构PCS的层间绝缘膜70的一部分。上衬底110的顶表面和浮置互连层ML68的顶表面可以通过多个字线切割区WLC被暴露。可以将掺杂离子植入上衬底110的通过多个字线切割区WLC被暴露的部分，以形成多个共源极区172。
参照图18A和图18B，使用图17A和图17B的所得结构中的多个字线切割区WLC将多个牺牲膜PL替换为多条栅极线130。在一些实施例中，为了将多个牺牲膜PL(参照图17B)替换为多条栅极线130，可以选择性地去除通过多个字线切割区WLC暴露的多个牺牲膜PL，以在对应的绝缘膜134之间预留空的空间，并且空的空间可以被导电材料填充，以形成多条栅极线130。
参照图19A和图19B，包括绝缘间隔件144和共源极线CSL的共源极线结构140可以形成在多个字线切割区WLC中的每一个中。多个穿通电极THV可以形成为穿过上绝缘膜169、绝缘结构170、埋置绝缘膜112和层间绝缘膜70，以接触外围电路互连层ML66的顶表面。
然后，可以在多个沟道结构160上形成多条位线BL，以制造图4和图5A至图5C所示的IC装置100。另外，可以在单元阵列结构CAS的顶表面上形成额外的线，以电连接至穿通电极THV。
可以使用与参照图15A至图19B描述的制造IC装置100的方法相似的方法来制造图8所示的IC装置200。然而，可以从参照图17A和图17B描述的工艺省略形成绝缘结构170的工艺。另外，当在参照图18A和图18B描述的工艺中将多个牺牲膜PL(参照图17B)替换为多条栅极线130时，多个牺牲膜PL中的一些可以保留而不被多条栅极线130替代。结果，可以获得具有包括多个牺牲膜PL中的一些和多个绝缘膜134中的一些的多层结构的绝缘结构270。在这种情况下，图8所示的多个第一绝缘膜272可以是使用多个绝缘膜134中的一些获得的所得结构，并且图8所示的多个第二绝缘膜274可以是使用多个牺牲膜PL中的一些获得的所得结构。
虽然已经参照图15A至图19B描述了图4和图5A至图5C所示的IC装置100和制造图8所示的IC装置200的方法，但是应该理解，在本发明构思的范围内，通过应用各种修改和改变可以制造图6、图7和图9至图14所示的IC装置100A、300、400和500和具有不同地修改和改变的结构的IC装置。
虽然已经参照本发明构思的实施例明确地示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以对其形式和细节进行各种改变。

Claims (20)

1.一种集成电路装置，包括：
外围电路结构；
存储器堆叠件，其包括位于所述外围电路结构上的在竖直方向上与所述外围电路结构重叠的多条栅极线；
上衬底，其位于所述外围电路结构与所述存储器堆叠件之间，所述上衬底包括位于所述存储器堆叠件的存储器单元区下方的通孔；
字线切割区，其跨过所述存储器堆叠件和所述通孔在第一横向上纵长地延伸；以及
共源极线，其位于所述字线切割区中，所述共源极线包括第一部分和第二部分，所述第一部分在所述上衬底上在所述第一横向上纵长地延伸，所述第二部分一体地连接至所述第一部分，所述第二部分从所述上衬底的上部通过所述通孔穿透所述上衬底并且延伸至所述外围电路结构中。
2.根据权利要求1所述的集成电路装置，其中，
所述外围电路结构包括多个外围电路导电互连层和浮置导电互连层，所述浮置导电互连层与所述多个外围电路导电互连层横向地间隔开，并且连接至所述共源极线。
3.根据权利要求1所述的集成电路装置，其中，所述外围电路结构包括：
下衬底；
多个电路，其形成在所述下衬底上；
多个外围电路导电互连层，其连接至所述多个电路；以及
浮置导电互连层，其形成在与所述多个外围电路导电互连层中的最靠近所述上衬底的最上面的外围电路导电互连层相同的竖直水平处，其中，所述浮置导电互连层接触所述共源极线。
4.根据权利要求1所述的集成电路装置，还包括穿通电极，所述穿通电极穿过所述多条栅极线和所述上衬底，并且在所述竖直方向上纵长地延伸至所述外围电路结构中。
5.根据权利要求1所述的集成电路装置，还包括：
绝缘结构，其布置在所述上衬底上，所述绝缘结构穿过所述存储器单元区中的所述多条栅极线，并且在所述竖直方向上延伸；
埋置绝缘膜，其填充所述通孔；以及
穿通电极，其穿过所述绝缘结构和所述埋置绝缘膜，并且在所述竖直方向上纵长地延伸至所述外围电路结构中。
6.根据权利要求1所述的集成电路装置，其中，
所述存储器单元区包括正常单元区和伪单元区，
其中，所述通孔位于所述伪单元区下方。
7.根据权利要求1所述的集成电路装置，还包括：多个穿通电极，其穿过所述存储器单元区中的所述多条栅极线并且在所述竖直方向上纵长地延伸，
其中，所述多个穿通电极中的每一个通过所述通孔穿透所述上衬底，并且连接至所述外围电路结构的多层互连结构。
8.根据权利要求1所述的集成电路装置，其中，所述外围电路结构包括：
下衬底；
多个电路，其形成在所述下衬底上；
多个外围电路导电互连层，其连接至所述多个电路；以及
浮置导电互连层，其形成在与所述多个外围电路导电互连层中的最靠近所述上衬底的最上面的外围电路导电互连层相同的竖直水平处，其中，所述浮置导电互连层接触所述共源极线的第二部分，
其中，所述浮置导电互连层具有与所述共源极线相同的电偏置。
9.根据权利要求1所述的集成电路装置，还包括：穿通电极，其通过所述存储器单元区中的通孔穿透所述上衬底，并且连接至所述外围电路结构的多层互连结构，
其中，所述穿通电极与所述上衬底之间的分离距离在0.01μm与1.5μm之间。
10.根据权利要求1所述的集成电路装置，其中，
所述第一部分在所述竖直方向上与所述上衬底重叠，
其中，在所述竖直方向上，所述第二部分的长度大于所述第一部分的长度。
11.一种集成电路装置，包括：
外围电路结构，其包括多个电路、连接至所述多个电路的多个外围电路导电互连层以及与所述多个外围电路导电互连层横向地间隔开的浮置导电互连层；
上衬底，其位于所述外围电路结构上，所述上衬底包括形成在与所述浮置导电互连层在竖直方向上重叠的位置处的第一通孔；
存储器堆叠件，其具有覆盖所述第一通孔的存储器单元区和位于所述存储器单元区的一侧的连接台阶区，所述存储器堆叠件包括多条栅极线，所述多条栅极线在所述竖直方向上与所述外围电路结构间隔开，所述上衬底介于所述多条栅极线和所述外围电路结构之间；
多个字线切割区，其跨过所述存储器堆叠件和所述第一通孔在第一横向上纵长地延伸，所述多个字线切割区中的每一个包括在所述竖直方向上通过所述第一通孔穿透所述上衬底的一部分；以及
多个第一穿通电极，其在所述存储器单元区中在所述竖直方向上穿透所述多条栅极线，并且通过所述第一通孔延伸至所述多个外围电路导电互连层。
12.根据权利要求11所述的集成电路装置，其中，
所述多个第一穿通电极包括两个第一穿通电极，所述两个第一穿通电极彼此横向地间隔开，从所述多个字线切割区中的选择的一个字线切割区介于所述两个第一穿通电极之间。
13.根据权利要求11所述的集成电路装置，还包括：多条共源极线，其分别布置在所述多个字线切割区内，
其中，所述多条共源极线中的每一个包括第一部分和第二部分，所述第一部分在所述上衬底上在所述第一横向上纵长地延伸，所述第二部分一体地连接至所述第一部分，并且从所述上衬底的上部通过所述第一通孔延伸至所述浮置导电互连层。
14.根据权利要求13所述的集成电路装置，其中，
在所述竖直方向上，所述第二部分具有比所述第一部分更大的长度。
15.根据权利要求11所述的集成电路装置，其中，
所述上衬底并非横向地介于所述多个第一穿通电极中的任两个第一穿通电极之间。
16.根据权利要求11所述的集成电路装置，还包括：
第二通孔，其形成在所述上衬底中的连接台阶区内的位置处；以及
至少一个第二穿通电极，其在所述竖直方向上通过所述第二通孔穿透所述上衬底，并且延伸至从所述多个外围电路导电互连层中选择的至少一个外围电路导电互连层。
17.根据权利要求11所述的集成电路装置，还包括：
绝缘结构，其穿过所述存储器单元区中的所述多条栅极线并且在所述竖直方向上延伸；以及
埋置绝缘膜，其填充所述第一通孔，
其中，所述多个第一穿通电极在所述竖直方向上穿过所述绝缘结构和所述埋置绝缘膜，并且延伸至所述多个外围电路导电互连层。
18.一种集成电路装置，包括：
外围电路结构，其包括下衬底以及形成在所述下衬底上的多个外围电路导电互连层和浮置导电互连层；
存储器单元区，其包括布置在所述外围电路结构上的多条栅极线；
上衬底，其位于所述外围电路结构和所述存储器单元区之间，并且包括形成在所述存储器单元区内的位置处的通孔；
共源极线，其包括第一部分和第二部分，所述第一部分跨过所述存储器单元区和所述通孔在第一横向上纵长地延伸，所述第一部分接触所述上衬底，所述第二部分一体地连接至所述第一部分，并且从所述上衬底的上部通过所述通孔延伸至所述浮置导电互连层；
绝缘结构，其穿过所述存储器单元区中的所述多条栅极线，并且在所述竖直方向上延伸；
埋置绝缘膜，其填充所述通孔；以及
至少一个穿通电极，其穿过所述绝缘结构和所述埋置绝缘膜，并且在所述竖直方向上纵长地延伸至从所述多个外围电路导电互连层中选择的至少一个外围电路导电互连层。
19.根据权利要求18所述的集成电路装置，其中，
所述至少一个外围电路导电互连层和所述浮置导电互连层在所述下衬底上在同一竖直水平处在横向上延伸，
其中，所述浮置导电互连层被构造为具有与所述共源极线相同的电偏置。
20.根据权利要求18所述的集成电路装置，其中，
所述至少一个穿通电极包括两个穿通电极，所述两个穿通电极彼此横向地间隔开，所述共源极线介于所述两个穿通电极之间，并且所述两个穿通电极在所述竖直方向上通过所述通孔纵长地延伸，
其中，所述上衬底并非横向上介于所述两个穿通电极之间。
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