KR20230046803A - 수직형 비휘발성 메모리 소자 - Google Patents

수직형 비휘발성 메모리 소자 Download PDF

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황두희
김태훈
배민경
윤나영
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삼성전자주식회사
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Abstract

본 발명의 수직형 비휘발성 메모리 소자는 교대로 적층된 게이트 라인들 및 층간 절연막들, 및 상기 게이트 라인들 및 상기 층간 절연막들의 내부에 적층 방향으로 연장된 채널홀을 포함하는 메모리 적층 구조물; 상기 메모리 적층 구조물의 상기 채널홀 내에 위치하고 상기 적층 방향으로 연장된 채널막; 및 상기 게이트 라인들로부터 상기 채널막의 수평 방향으로 순차적으로 형성된 복합 블록킹 절연막, 전하 저장막, 및 터널링 절연막을 구비하는 정보 저장 구조물을 포함하되, 상기 복합 블록킹 절연막은 실리콘 산화물보다 유전 상수가 높은 금속 산화물로 구성하고, 및 상기 복합 블록킹 절연막은 상기 게이트 라인들로부터 상기 채널막의 수평 방향으로 산화 밀도가 큰 순서로 배치된 복수의 블록킹 절연막들을 포함한다.

Description

수직형 비휘발성 메모리 소자{vertical non-volatile memory device}
본 발명의 기술적 사항은 비휘발성 메모리 소자에 관한 것으로, 보다 상세하게는 수직형 비휘발성 메모리 소자에 관한 것이다.
비휘발성 메모리 소자의 집적도 향상을 위하여 셀 트랜지스터들을 수직 방향으로 적층시켜 집적도를 향상시킬 수 있다. 비휘발성 메모리 소자중 낸드(NAND) 플래시 메모리 소자의 경우, 하나의 메모리 셀이 하나의 트랜지스터로 이루어지기 때문에 메모리 셀들을 수직으로 적층시켜 집적도를 향상시킬 수 있다. 수직 방향으로 적층된 메모리 셀들의 특성을 향상시키는 것이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 메모리 셀들의 특성을 향상시킬 수 있는 수직형 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명의 기술적 사상의 일 실시예에 의한 수직형 비휘발성 메모리 소자는 교대로 적층된 게이트 라인들 및 층간 절연막들, 및 상기 게이트 라인들 및 상기 층간 절연막들의 내부에 적층 방향으로 연장된 채널홀을 포함하는 메모리 적층 구조물; 상기 메모리 적층 구조물의 상기 채널홀 내에 위치하고 상기 적층 방향으로 연장된 채널막; 및 상기 게이트 라인들로부터 상기 채널막의 수평 방향으로 순차적으로 형성된 복합 블록킹 절연막, 전하 저장막, 및 터널링 절연막을 구비하는 정보 저장 구조물을 포함하되, 상기 복합 블록킹 절연막은 실리콘 산화물보다 유전 상수가 높은 금속 산화물로 구성하고, 및 상기 복합 블록킹 절연막은 상기 게이트 라인들로부터 상기 채널막의 수평 방향으로 산화 밀도가 큰 순서로 배치된 복수의 블록킹 절연막들을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 수직형 비휘발성 메모리 소자는 교대로 적층된 게이트 라인들 및 층간 절연막들, 및 상기 게이트 라인들 및 상기 층간 절연막들의 내부에 적층 방향으로 연장된 채널홀을 포함하는 메모리 적층 구조물; 상기 메모리 적층 구조물의 상기 채널홀 내에 위치하고 상기 적층 방향으로 연장된 채널막; 및 상기 게이트 라인들로부터 상기 채널막의 수평 방향으로 순차적으로 형성된 복합 블록킹 절연막, 전하 저장막, 및 터널링 절연막을 구비하는 정보 저장 구조물을 포함한다.
상기 복합 블록킹 절연막은 실리콘 산화물보다 유전 상수가 높은 금속 산화물로 구성하고, 상기 복합 블록킹 절연막은 상기 게이트 라인들의 일측에 형성된 제1 블록킹 절연막, 및 상기 제1 블록킹 절연막 및 상기 전하 저장막 사이에 형성되고 상기 제1 블록킹 절연막보다 산화 밀도가 작은 제2 블록킹 절연막을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 수직형 비휘발성 메모리 소자는교대로 적층된 게이트 라인들 및 층간 절연막들, 및 상기 게이트 라인들 및 상기 층간 절연막들의 내부에 적층 방향으로 연장된 채널홀을 포함하는 메모리 적층 구조물; 상기 메모리 적층 구조물의 상기 채널홀 내에 위치하고 상기 적층 방향으로 연장된 채널막; 및 상기 게이트 라인들로부터 상기 채널막의 수평 방향으로 순차적으로 형성된 복합 블록킹 절연막, 전하 저장막, 및 터널링 절연막을 구비하는 정보 저장 구조물을 포함한다.
상기 복합 블록킹 절연막은 제1 블록킹 절연막 및 제2 블록킹 절연막을 포함하고, 상기 제1 및 제2 블록킹 절연막은 실리콘 산화물보다 유전 상수가 높은 금속 산화물로 구성한다. 상기 제1 블록킹 절연막은 상기 게이트 라인들을 둘러싸면서 상기 적층 방향으로 상기 게이트 라인들 사이에서 서로 마주 보게 위치하며, 상기 제2 블록킹 절연막은 상기 채널홀 내에서 상기 적층 방향으로 상기 제1 블록킹 절연막과 상기 전하 저장막 사이에 연장되게 형성된 연속막이다. 상기 제2 블록킹 절연막은 상기 제1 블록킹 절연막보다 산화 밀도가 낮다.
본 발명의 기술적 사상에 의한 수직형 비휘발성 메모리 소자는 복합 블록킹 절연막(composite blocking insulating layer), 전하 저장막(charge storage layer), 및 터널링 절연막(tunneling insulating layer)을 구비하는 정보 저장 구조물(information storage structure)을 구비하는 메모리 셀(memory cell)을 포함한다. 복합 블록킹 절연막은 실리콘 산화물보다 유전 상수(dielectric constant)가 큰 금속 산화물로 구성하고, 게이트 라인(워드 라인)으로부터 채널막의 수평 방향으로 산화 밀도(산소 면적 밀도 또는 산화 면적 밀도)가 큰 순서대로 복수의 블록킹 절연막들을 배치한다.
이에 따라, 본 발명의 수직형 비휘발성 메모리 소자는 터널링 절연막을 통과하는 전기장을 크게함과 아울러 게이트 라인(워드 라인)과 전하 저장막 사이에 다이폴(dipole)을 유도하여 메모리 셀의 특성, 예컨대 전하 차폐 특성이나 동작 속도 특성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 블록도이다.
도 2a 및 도 2b는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 개략적인 사시도들이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 수직형 비휘발성 메모리 소자의 메모리 셀 어레이(MCA)의 등가 회로도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 주요 구성 요소들을 보여주는 평면도이다.
도 5a는 도 4의 A1-A1'선 단면 구성, 도 4의 A2-A2'선 단면 구성, 및 주변 회로 영역의 단면 구성을 보여주는 단면도이다.
도 5b는 도 4의 B-B'선 단면 구성을 보여주는 단면도이다.
도 6은 도 5a 및 도 5b의 일부 영역을 확대하여 도시한 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 수직형 비휘발성 메모리 소자의 게이트 라인들 및 채널 구조물의 일부를 확대하여 도시한 단면도이다.
도 8a는 도 7의 일부 단면도이다.
도 8b는 도 8a의 게이트 라인과 채널막 사이의 에너지 밴드 다이어그램을 도시한 도면이다.
도 8c는 도 8a의 게이트 라인들 사이의 에너지 밴드 다이어그램을 도시한 도면이다.
도 9a 내지 도 9c는 본 발명의 기술적 사상의 수직형 비휘발성 메모리 소자에 이용되는 다이폴의 형성 과정을 설명하기 위한 도면들이다.
도 10은 본 발명의 기술적 사상의 수직형 비휘발성 메모리 소자의 다이폴 형성에 이용되는 금속 산화물을 설명하기 위한 도면이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 12a 내지 도 12e는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 단면도들이다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 16은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 블록도이다.
구체적으로, 수직형 비휘발성 메모리 소자(10)는 전원이 공급되지 않더라도 저장된 데이터가 계속하여 유지되는 특성을 갖는다. 수직형 비휘발성 메모리 소자(10)의 수직형 낸드 플래시 메모리 소자일 수 있다.
수직형 비휘발성 메모리 소자(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 메모리 셀 어레이(20)는 복수의 메모리 셀 블록들(BLK1, BLK2, ..., BLKn, n은 양의 정수)을 포함한다. 메모리 셀 블록들(BLK1, BLK2, ..., BLKn, n은 양의 정수)은 각각 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 블록들(BLK1, BLK2, ..., BLKn, n은 양의 정수)은 비트 라인(BL), 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 제어 로직(38), 및 공통 소스 라인 드라이버(CSL Driver, 39)를 포함할 수 있다. 도 1에는 도시되지 않았으나, 주변 회로(30)는 수직형 비휘발성 메모리 소자(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 메모리 셀 어레이(20)로부터 독출된 데이터의 오류를 정정하기 위한 오류 정정 회로, 입출력 인터페이스 등 다양한 회로들을 더 포함할 수도 있다.
메모리 셀 어레이(20)는 비트 라인(BL)을 통해 페이지 버퍼(34)에 연결될 수 있다. 메모리 셀 어레이(20)는 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)에 연결될 수 있다. 메모리 셀 어레이(20)에서, 복수의 메모리 셀 블록들(BLK1, BLK2, ..., BLKn, n은 양의 정수) 각각에 포함된 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 메모리 셀 어레이(20)는 3차원 메모리 셀 어레이를 포함할 수 있다. 3차원 메모리 셀 어레이는 복수의 낸드(NAND) 스트링들을 포함할 수 있다. 복수의 낸드 스트링들은 각각 수직으로 적층된 워드 라인들(WL)에 연결된 복수의 메모리 셀들을 포함할 수 있다.
주변 회로(30)는 수직형 비휘발성 메모리 소자(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 수신할 수 있고, 수직형 비휘발성 메모리 소자(10)의 외부에 있는 장치와 데이터(DATA)를 송수신할 수 있다.
로우 디코더(32)는 외부로부터의 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1, BLK2, ..., BLKn, n은 양의 정수) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(32)는 선택된 메모리 셀 블록의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(34)는 비트 라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(34)는 프로그램 동작 시에는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)에 인가할 수 있으며, 독출 동작 시에는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다. 페이지 버퍼(34)는 제어 로직(38)으로부터 제공되는 제어 신호(PCTL)에 따라 동작할 수 있다.
데이터 입출력 회로(36)는 복수의 데이터 라인들(DLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 데이터 입출력 회로(36)는 프로그램 동작시 메모리 콘트롤러(도시 생략)로부터 데이터(DATA)를 수신하고, 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼(34)에 제공할 수 있다. 데이터 입출력 회로(36)는 독출 동작시 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼(34)에 저장된 독출 데이터(DATA)를 메모리 콘트롤러에 제공할 수 있다.
데이터 입출력 회로(36)는 입력되는 어드레스 또는 명령어를 제어 로직(38) 또는 로우 디코더(32)에 전달할 수 있다. 주변 회로(30)는 ESD(Electro Static Discharge) 회로 및 풀-업/풀-다운 드라이버(pull-up/pull-down driver)를 더 포함할 수 있다.
제어 로직(38)은 메모리 콘트롤러로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직(38)은 로우 어드레스(R_ADDR)를 로우 디코더(32)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(36)에 제공할 수 있다. 제어 로직(38)은 제어 신호(CTRL)에 응답하여 수직형 비휘발성 메모리 소자(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들면, 제어 로직(38)은 프로그램 동작 또는 소거 동작 등의 메모리 동작 수행 시 워드 라인(WL) 및 비트 라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
공통 소스 라인 드라이버(39)는 공통 소스 라인(CSL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 공통 소스 라인 드라이버(39)는 제어 로직(38)의 제어신호(CTRL_BIAS)를 기초로 공통 소스 라인(CSL)에 공통 소스 전압(예를 들면, 전원 전압) 또는 접지 전압을 인가할 수 있다. 예시적 실시예들에서, 공통 소스 라인 드라이버(39)는 메모리 셀 어레이(20)의 하부에 배치될 수 있다. 공통 소스 라인 드라이버(39)는 메모리 셀 어레이(20)의 적어도 일부와 수직으로 오버랩되도록 배치될 수 있다.
도 2a 및 도 2b는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 개략적인 사시도들이다.
구체적으로, 도 2a의 수직형 비휘발성 메모리 소자(10)는 수직 방향(Z 방향, 제3 방향)으로 서로 오버랩되어 있는 셀 어레이 구조물(CAS) 및 주변 회로 구조물(PCS)을 포함할 수 있다. 수평 방향(X 방향 또는 X 방향)은 제1 방향이라 칭할 수 있다. 수평 방향(Y 방향 또는 Y 방향)은 제2 방향이라 칭할 수 있다.
도 2b의 수직형 비휘발성 메모리 소자(10-1)는 수평 방향(X 방향, 제1 방향)으로 배열되어 있는 셀 어레이 구조물(CAS) 및 주변 회로 구조물(PCS)을 포함할 수 있다. 도 2b의 주변 회로 구조물(PCS)은 도 2a와 다르게 수평 방항(X 방향, 제1 방향)으로 배치될 수 있다.
도 2a 및 도 2b의 셀 어레이 구조물(CAS)은 도 1의 메모리 셀 어레이(20)를 포함할 수 있다. 주변 회로 구조물(PCS)은 도 1의 주변 회로(30)를 포함할 수 있다. 도 2a 및 도 2b의 셀 어레이 구조물(CAS)은 복수의 타일들(tiles, 24)을 포함할 수 있다. 타일들(24)은 각각 복수의 메모리 셀 블록들(BLK1, BLK2, ..., BLKn, n은 양의 정수)을 포함할 수 있다. 메모리 셀 블록들(BLK1, BLK2, ..., BLKn, n은 양의 정수)은 각각 3차원적으로 배열된 복수의 메모리 셀들을 포함할 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 수직형 비휘발성 메모리 소자의 메모리 셀 어레이(MCA)의 등가 회로도이다.
구체적으로, 도 3은 앞서 설명한 수직형 비휘발성 메모리 소자(10), 예컨대 수직형 낸드(NAND) 플래시 메모리 소자의 메모리 셀 어레이(MCA, Memory Cell Array)의 등가 회로도일 수 있다. 도 2a 및 도 2b의 메모리 셀 블록들(BLK1, BLK2, ..., BLKn, n은 양의 정수)은 각각 도 3에 예시한 회로 구성을 가지는 메모리 셀 어레이(MCA)를 포함할 수 있다.
메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링들(MS)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트 라인들(BL)(BL1, BL2, …, BLm, m은 양의 정수), 복수의 워드 라인들(WL)(WL1, WL2, …, WLn-1, WLn, n은 양의 정수), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다.
복수의 비트 라인들(BL)과 공통 소스 라인들(CSL) 사이에 복수의 메모리 셀 스트링들(MS)이 형성될 수 있다. 도 3에는 복수의 메모리 셀 스트링들(MS)이 각각 2개의 스트링 선택 라인(SSL)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예들 들면, 복수의 메모리 셀 스트링들(MS)은 각각 1개의 스트링 선택 라인(SSL)을 포함할 수도 있다.
복수의 메모리 셀 스트링들(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터들(MC1, MC2, …, MCn-1, MCn, n은 양의 정수)를 포함할 수 있다. 메모리 셀 트랜지스터들(MC1, MC2, …, MCn-1, MCn, n은 양의 정수)은 메모리 셀들일 수 있다.
스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터들(MC1, MC2, …, MCn-1, MCn, n은 양의 정수)은 각각 복수의 워드 라인(WL)에 연결될 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 주요 구성 요소들을 보여주는 평면도이다. 도 5a는 도 4의 A1-A1'선 단면 구성, 도 4의 A2-A2'선 단면 구성, 및 주변 회로 영역의 단면 구성을 보여주는 단면도이다. 도 5b는 도 4의 B-B'선 단면 구성을 보여주는 단면도이다.
구체적으로, 도 4, 도 5a 및 도 5b는 앞서 설명한 도 1, 도 2a, 도 2b, 및 도 3의 수직형 비휘발성 메모리 소자(10)를 구현한 도면들일 수 있다. 다만, 도 5a의 주변 회로 영역(PERI)은 편의상 도 2b의 주변 회로 구조물(PCS)을 포함할 수 있다. 수직형 비휘발성 메모리 소자(100)는 전하 트랩(charge trap)형 플래쉬 메모리 소자일 수 있다.
도 4, 도 5a 및 도 5b를 참조하면, 수직형 비휘발성 메모리 소자(100)는 메모리 셀 영역(MEC), 연결 영역(CON), 및 주변 회로 영역(PERI)을 가지는 기판(102)을 포함한다. 기판(102)은 X-Y 평면을 따르는 수평 방향으로 연장되는 주면(main surface, 102M)을 가질 수 있다. 기판(102)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 메모리 셀 영역(MEC)의 활성 영역(AC) 상에 메모리 셀 어레이(MCA)가 형성될 수 있다.
연결 영역(CON)은 메모리 셀 영역(MEC)의 에지측에 인접하게 배치될 수 있다. 메모리 셀 영역(MEC)은 연결 영역(CON)을 사이에 두고 주변 회로 영역(PERI)과 이격될 수 있다. 도 5a에는 메모리 셀 영역(MEC)의 일측에 배치된 연결 영역(CON)만 도시되어 있으나, 메모리 셀 영역(MEC)의 제1 수평 방향(X 방향) 양측에 각각 연결 영역(CON)이 배치될 수 있다.
기판(102)의 메모리 셀 영역(MEC) 및 연결 영역(CON) 상에는 게이트 스택(GS)이 배치되어 있다. 게이트 스택(GS)은 복수의 게이트 라인들(GL), 게이트 라인들(GL)에 일체로 연결된 복수의 도전성 패드 영역들(112), 및 게이트 라인들(GL) 사이에 배치된 층간 절연막들(156)을 포함할 수 있다.
게이트 스택(GS)은 수직 방향(제3 방향, Z 방향)으로 교대로 적층된 게이트 라인들(GL) 및 층간 절연막들(156)을 포함할 수 있다. 수직 방향(제3 방향, Z 방향)은 게이트 라인들(GL) 및 층간 절연막들(156)이 적층되는 적층 방향일 수 있다. 게이트 스택(GS)중 메모리 셀 영역(MEC) 상에 배치된 부분은 메모리 적층 구조물(ST)을 구성할 수 있다. 메모리 적층 구조물(ST)은 수직 방향(Z 방향)으로 적층된 48개, 64개, 96개, 또는 128개의 게이트 라인들(GL)을 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
게이트 스택(GS)에 포함된 복수의 게이트 라인들(GL)은 메모리 셀 영역(MEC) 상에 배치되고 기판(102)의 주면(102M)에 평행한 수평 방향으로 연장되고 수직 방향(Z 방향)에서 상호 오버랩되어 있을 수 있다. 게이트 라인들(GL)은 복수의 워드 라인들(WL1, WL2, …, WLn-1, WLn, n은 양의 정수)과, 적어도 하나의 접지 선택 라인(GSL)과, 적어도 하나의 스트링 선택 라인(SSL)을 포함할 수 있다.
도 5a 및 도 5b에는 게이트 라인들(GL)이 2개의 접지 선택 라인들(GSL)과 2개의 스트링 선택 라인들(SSL)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다.
도 5a 및 도 5b에 예시한 바와 같이, 층간 절연막들(156)은 기판(102)과 접지 선택 라인(GSL)과의 사이, 한 쌍의 접지 선택 라인들(GSL) 사이, 복수의 워드 라인들(WL1, WL2, …, WLn-1, WLn, n은 양의 정수) 사이, 및 한 쌍의 스트링 선택 라인들(SSL) 사이에 개재되어 있다. 기판(102) 상의 층간 절연막들(156)중 기판(102)에 가장 가까운 층간 절연막(156)은 다른 층간 절연막(156)보다 더 작은 두께를 가질 수 있다. 층간 절연막(156)은 실리콘 산화물로 이루어질 수 있다.
게이트 스택(GS)에 포함된 복수의 도전성 패드 영역들(112)은 연결 영역(CON) 상에 배치되고 계단형 연결부(110)를 구성한다. 복수의 도전성 패드 영역들(112)은 복수의 게이트 라인들(GL)과 일체로 연결될 수 있다.
도 4 및 도 5b에 예시한 바와 같이, 복수의 워드 라인 컷 영역(WLC)이 기판(102)의 주면(102M)에 평행한 제1 수평 방향(X 방향)으로 연장될 수 있다. 복수의 워드 라인 컷 영역들(WLC)은 제1 수평 방향(X 방향)에 수직인 제2 수평 방향(Y 방향)에서 게이트 스택(GS)의 폭을 한정할 수 있다. 게이트 스택(GS)은 각각 복수의 워드 라인 컷 영역들(WLC)에 의해 일정 간격으로 상호 이격되어 반복적으로 배치될 수 있다.
도 5b에 예시한 바와 같이, 기판(102)에는 복수의 공통 소스 영역들(106)이 제1 수평 방향(X 방향)을 따라 연장될 수 있다. 예시적인 실시예들에서, 복수의 공통 소스 영역들(106)은 n 형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 복수의 공통 소스 영역들(106) 상에서 복수의 공통 소스 라인들(CSL)이 제1 수평 방향(X 방향)을 따라 길게 연장될 수 있다.
복수의 공통 소스 라인들(CSL)은 게이트 스택(GS) 각각의 일측에서 워드 라인 컷 영역들(WLC)의 일부를 채우도록 형성될 수 있다. 워드 라인 컷 영역들(WLC) 내에서 공통 소스 라인들(CSL)은 절연 스페이서들(192)로 포위될 수 있다. 공통 소스 라인들(CSL) 및 절연 스페이서들(192)은 메모리 적층 구조물(ST)을 관통하는 워드 라인 컷구조물(WCS)을 구성할 수 있다.
도 5b에 도시한 바와 같이 제2 수평 방향(Y 방향)에서 이웃하는 2개의 스트링 선택 라인들(SSL)은 스트링 선택 라인 컷 영역(SSLC)을 사이에 두고 상호 이격될 수 있다. 스트링 선택 라인 컷 영역(SSLC)은 절연막(174)으로 채워질 수 있다. 절연막(174)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 스트링 선택 라인 컷 영역(SSLC)의 적어도 일부는 에어갭(air gap)으로 채워질 수도 있다.
복수의 게이트 라인들(GL) 및 복수의 도전성 패드 영역들(112)은 각각 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 게이트 라인들(GL) 및 복수의 도전성 패드 영역들(112)은 각각 텅스텐, 니켈, 코발트, 탄탈륨, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
메모리 셀 영역(MEC) 상에서 복수의 채널 구조물들(180)이 복수의 게이트 라인들(GL) 및 복수의 층간 절연막들(156)을 관통하는 채널홀들(180H)과 접하면서수직 방향(Z 방향), 즉 적층 방향으로 길게 연장될 수 있다. 채널 구조물들(180)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 따라 소정 간격을 사이에 두고 상호 이격되어 배열될 수 있다.
채널 구조물들(180)은 각각 정보 저장 구조물(182), 채널막(184), 매립 절연막(186) 및 드레인 영역(188)을 포함할 수 있다. 채널막(184)은 도핑된 폴리실리콘 및/또는 도핑되지 않은 폴리실리콘을 포함할 수 있다.
채널막(184)은 내부 공간을 갖는 실린더 구조일 수 있다. 실린더 구조의 채널막(184)의 내부 공간은 매립 절연막(186)으로 채워질 수 있다. 매립 절연막(186)은 절연 물질로 이루어질 수 있다. 예를 들면, 매립 절연막(186)은 실리콘 산화물, 실리콘 질화물, SiON, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서 매립 절연막(186)은 생략 가능하며, 채널막(184)은 내부 공간이 없는 필라(pillar) 구조를 가질 수 있다. 채널 구조물(180)의 구성에 대해서는 후에 보다 더 자세히 설명한다.
드레인 영역(188)은 불순물이 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 드레인 영역(188)을 구성할 수 있는 금속의 예로서 텅스텐, 니켈, 코발트, 탄탈륨 등을 들 수 있다. 드레인 영역(188)은 중간 절연막(187)에 의해 상호 절연될 수 있다. 중간 절연막(187)은 각각 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
연결 영역(CON) 상에서 계단형 연결부(110)를 구성하는 복수의 도전성 패드 영역들(112)은 각각 수평 방향에서 기판(102)으로부터 멀어짐에 따라 점차 감소되는 폭을 가질 수 있다.
메모리 셀 영역(MEC)에서, 메모리 적층 구조물(ST)의 상부에는 복수의 비트 라인들(BL)이 배치될 수 있다. 복수의 채널 구조물들(180)과 복수의 비트 라인들(BL)과의 사이에는 복수의 비트 라인 콘택 패드들(194)이 개재될 수 있다. 비트 라인 콘택 패드들(194)은 제1 상부 절연막(193)에 의해 상호 절연될 수 있다. 비트 라인들(BL)은 제2 상부 절연막(195)에 의해 상호 절연될 수 있다.
비트 라인 콘택 패드들(194) 및 비트 라인들(BL)은 각각 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 비트 라인 콘택 패드들(194) 및 비트 라인들(BL)은 각각 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합으로 이루어질 수 있다. 제1 상부 절연막(193) 및 제2 상부 절연막(195)은 각각 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
연결 영역(CON) 상에서 기판(102)과 중간 절연막(187)과의 사이에는 계단형 연결부(110)를 덮는 커버 절연막(114)이 배치되어 있다. 커버 절연막(114)은 복수의 도전성 패드 영역들(112)을 덮을 수 있다. 커버 절연막(114), 중간 절연막(187), 및 제1 상부 절연막(193)은 절연 구조물(INS)을 구성할 수 있다.
연결 영역(CON) 상에서 계단형 연결부(110)의 도전성 패드 영역들(112) 위에는 수직 방향(Z 방향)으로 길게 연장된 복수의 콘택 구조물들(CTS)이 배치될 수 있다. 콘택 구조물들(CTS)과 도전성 패드 영역들(112)과의 사이의 연결 부분들에는 복수의 금속 실리사이드막들(118)이 개재될 수 있다. 콘택 구조물들(CTS)은 각각 수직 방향(Z 방향)으로 길게 연장된 콘택 플러그(116)와, 콘택 플러그(116)를 포위하는 절연 플러그(115)를 포함할 수 있다.
연결 영역(CON) 상에서 콘택 구조물들(CTS) 상에는 복수의 배선막들(ML)이 배치될 수 있다. 배선막들(ML)은 메모리 셀 영역(MEC) 상에 배치된 비트 라인들(BL)과 동일 레벨에 형성될 수 있다. 배선막들(ML)은 제1 수직 레벨(LV1)에서 콘택 구조물(CTS)의 콘택 플러그(116)에 연결될 수 있다. 배선막들(ML)은 메모리 적층 구조물(ST)과 수직으로 오버랩되는 부분을 포함하지 않을 수 있다. 연결 영역(CON) 상에서 배선막들(ML)은 제2 상부 절연막(195)에 의해 상호 절연될 수 있다.
콘택 플러그들(116) 및 배선막들(ML)은 각각 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합으로 이루어질 수 있다. 복수의 절연 플러그(115)는 실리콘 질화막, 실리콘 산화막, 또는 이들의 조합으로 이루어질 수 있다.
주변 회로 영역(PERI) 상에는 복수의 회로들(CT)이 형성될 수 있다. 회로들(CT)은 기판(102)의 수직 레벨과 같거나 더 높은 수직 레벨에 형성될 수 있다. 기판(102)의 주변 회로 영역(PERI)에는 주변 활성 영역(PAC)을 정의하는 소자 분리막(103)이 형성될 수 있다. 주변 활성 영역(PAC) 상에는 주변 트랜지스터(TR)가 형성될 수 있다.
주변 트랜지스터(TR)는 주변 회로 영역(PERI) 상에 형성된 회로들(CT) 중 일부를 구성할 수 있다. 주변 트랜지스터(TR)는 주변 게이트(PG)와, 주변 게이트(PG)의 양측에서 주변 활성 영역(PAC) 내에 형성된 주변 소스/드레인 영역(PSD)을 포함할 수 있다. 예시적인 실시예들에서, 주변 회로 영역(PERI) 상에는 저항(resistor), 커패시터 등과 같은 단위 소자들이 더 배치될 수 있다.
주변 회로 영역(PERI) 상에는 복수의 주변 콘택 구조물들(PTS)이 배치될 수 있다. 주변 콘택 구조물들(PTS)은 주변 트랜지스터(TR)로부터 커버 절연막(114)을 관통하여 제1 수직 레벨(LV1)까지 수직 방향(Y 방향)으로 연장될 수 있다. 주변 콘택 구조물들(PTS)은 각각 수직 방향(Z 방향)으로 길게 연장된 주변 콘택 플러그(P116)와, 주변 콘택 플러그(P116)를 포위하는 주변 절연 플러그(P115)를 포함할 수 있다.
주변 콘택 플러그들(P116) 상에는 주변 배선막들(PML)이 배치될 수 있다. 주변 배선막들(PML)은 연결 영역(CON)에 형성된 배선막들(ML)의 레벨과 동일 레벨인 제1 수직 레벨(LV1)에서 수평 방향을 따라 길게 연장될 수 있다. 주변 배선막들(PML)은 제2 상부 절연막(195)에 의해 상호 절연될 수 있다.
주변 콘택 플러그들(P116) 및 주변 배선막들(PML)은 각각 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합으로 이루어질 수 있다. 주변 절연 플러그들(P115)은 실리콘 질화막, 실리콘 산화막, 또는 이들의 조합으로 이루어질 수 있다.
도 6은 도 5a 및 도 5b의 일부 영역을 확대하여 도시한 단면도이다.
구체적으로, 도 6은 도 5a 및 도 5b의 AX로 표시한 부분 및 BX로 표시한 부분을 확대하여 도시한 도면일 수 있다. 도 6은 도 5a 및 도 5b의 게이트 라인들(GL) 및 채널 구조물(180)을 확대하여 도시한 도면일 수 있다. 도 6은 도 5a 및 도 5b의 정보 저장 구조물(182)을 상세히 설명하기 위하여 제공된다.
앞서 설명한 바와 같이 채널 구조물(180)은 정보 저장 구조물(182), 채널막(184) 및 매립 절연막(186)을 포함할 수 있다. 채널막(184)은 메모리 적층 구조물(도 5a 및 도 5b의 MC)의 채널홀(180H) 내에 배치될 수 있다. 정보 저장 구조물(182)은 게이트 라인들(GL)로부터 채널막(184)의 수평 방향, 즉 제1 및 제2 수평 방향(X 방향 및 Y 방향)으로 순차적으로 형성된 복합 블록킹 절연막(CBD, composite blocking insulating layer), 전하 저장막(CS, charge storage layer), 및 터널링 절연막(TD, tunneling insulating layer)을 포함한다.
복합 블록킹 절연막(CBD)은 실리콘 산화물보다 유전 상수가 높은 금속 산화물로 구성할 수 있다. 복합 블록킹 절연막(CBD)은 실리콘 산화물의 유전 상수인 3.9 내지 4.2보다 큰 금속 산화물일 수 있다. 일부 실시예에서, 복합 블록킹 절연막(CBD)에 이용되는 금속 산화물의 유전 상수는 5 내지 60일 수 있다. 복합 블록킹 절연막(CBD)은 실리콘 산화물보다 유전 상수가 높은 금속 산화물로 구성할 경우, 터널링 절연막(TD)을 통과하는 전기장을 크게함으로써 소자의 동작 속도를 크게 할 수 있다.
더하여, 복합 블록킹 절연막(CBD)은 게이트 라인들(GL)로부터 채널막(184)의 수평 방향으로 산화 밀도(산소 면적 밀도 또는 산화 면적 밀도)가 큰 순서로 배치된 복수의 블록킹 절연막들(BD1, BD2)을 포함한다. 복합 블록킹 절연막(CBD)을 구성하는 블록킹 절연막들(BD1, BD2)의 산화 밀도(산소 면적 밀도 또는 산화 면적 밀도)를 차이나게 구성할 경우, 블록킹 절연막들(BD1, BD2) 사이에 다이폴(dipole)이 형성되어 전하 차폐 특성을 향상시킬 수 있다.
복합 블록킹 절연막(CBD)은 실리콘 산화물보다 산화 밀도가 높은 금속 산화물 또는 실리콘 산화물보다 산화 밀도가 낮은 금속 산화물로 구성할 수 있다. 복합 블록킹 절연막(CBD)은 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 마그네슘 산화물, 하푸늄 산화물, 지르코늄 산화물, 스칸듐 산화물, 게르마늄 산화물, 루테늄 산화물, 이트륨 산화물, 란타늄 산화물 및 스트론튬 산화물로 구성된 그룹에서 적어도 2개를 포함할 수 있다. 복합 블록킹 절연막(CBD)의 산화 밀도(산소 면적 밀도 또는 산화 면적 밀도)에 대하여는 후에 보다 더 자세하게 설명한다.
본 실시예에서는 복합 블록킹 절연막(CBD)을 제1 블록킹 절연막(BD1) 및 제2 블록킹 절연막(BD2)의 2개로 구성하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 복합 블록킹 절연막(CBD)을 복수, 예컨대 수 내지 수십의 블록킹 절연막들로 구성할 수 있다.
복합 블록킹 절연막(CBD)을 구성하는 제1 블록킹 절연막(BD1)은 게이트 라인들(GL)을 둘러쌀 수 있다. 제1 블록킹 절연막(BD1)은 적층 방향, 즉 수직 방향(Z축 방향)으로 게이트 라인들(GL) 사이에서 서로 마주 보게 위치할 수 있다. 제1 블록킹 절연막(BD1)은 제1 두께(T1)를 가질 수 있다.
제2 블록킹 절연막(BD2)은 채널홀(180H) 내에서 적층 방향, 즉 수직 방향(Z축 방향)으로 연장된 연속막일 수 있다. 제2 블록킹 절연막(BD2)은 두께(T1) 보다 큰 제2 두께(T2)를 가질 수 있다. 제1 두께(T1) 및 제2 두께(T2)는 수십 Å의 두께일 수 있다. 더하여, 터널링 절연막(TD), 전하 저장막(CS), 및 블록킹 절연막(BD)의 상대적인 두께는 도 6에 예시한 바에 한정되지 않고 다양하게 변형될 수 있다.
전하 저장막(CS)은 프로그램 동작시 채널막(184)으로부터 터널링 절연막(TD)을 통과한 전자들이 저장 또는 트랩(trap)될 수 있는 영역일 수 있다. 전하 저장막(CS)에 저장된 전자들은 소거동작시 다시 터널링 절연막을 통하여 채널막(184)으로 이동될 수 있다.
전하 저장막(CS)은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 터널링 절연막(TD)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 수직형 비휘발성 메모리 소자의 게이트 라인들 및 채널 구조물들의 일부를 확대하여 도시한 단면도이다.
구체적으로, 도 7은 도 6과 비교할 때 채널 구조물(180-1)을 구성하는 정보 저장 구조물(182-1)이 다른 것을 제외하고는 동일하다. 도 7에서, 도 6과 동일한 참조번호는 동일한 부재를 나타낸다. 도 7에서, 도 6과 동일한 내용은 간단히 설명하거나 생략한다.
채널 구조물(180-1)은 정보 저장 구조물(182-1), 채널막(184) 및 매립 절연막(186)을 포함할 수 있다. 채널막(184)은 메모리 적층 구조물(도 5a 및 도 5b의 MC)의 채널홀(180H) 내에 배치될 수 있다. 정보 저장 구조물(182-1)은 게이트 라인들(GL)로부터 채널막(184)의 수평 방향, 즉 제1 및 제2 수평 방향(X 방향 및 Y 방향)으로 순차적으로 형성된 복합 블록킹 절연막(CBD-1), 전하 저장막(CS), 및 터널링 절연막(TD)을 포함한다.
복합 블록킹 절연막(CBD)은 실리콘 산화물보다 유전 상수가 높은 금속 산화물로 구성할 수 있다. 복합 블록킹 절연막(CBD-1)은 게이트 라인들(GL)로부터 채널막(184)의 수평 방향으로 산화 밀도(산소 면적 밀도 또는 산화 면적 밀도)가 큰 순서로 배치된 복수의 블록킹 절연막들(BD1, BD2-1)을 포함한다. 복합 블록킹 절연막(CBD-1)은 제1 블록킹 절연막(BD1) 및 제2 블록킹 절연막(BD2-1)을 포함할 수 있다. 제2 블록킹 절연막(BD2-1)은 복수의 서브 블록킹 절연막들(BD2a, BD2b)을 포함할 수 있다.
서브 블록킹 절연막들(BD2a, BD2b)은 제1 블록킹 절연막(BD1)의 일측에 형성된 제1 서브 블록킹 절연막(BD2a), 및 제1 서브 블록킹 절연막(BD1a)과 전하 저장막(CS) 사이에 형성된 제2 서브 블록킹 절연막(BD2b)을 포함할 수 있다.
제1 서브 블록킹 절연막(BD2a)은 채널막(184) 방향으로 제3 두께(T3)를 가질 수 있다. 제2 서브 블록킹 절연막(BD2b)은 채널막(184) 방향으로 제4 두께(T4)를 가질 수 있다. 제3 두께(T3) 및 제4 두께(T4)는 수십 Å의 두께일 수 있다.
제2 서브 블록킹 절연막(BD2b)은 제1 서브 블록킹 절연막(BD2a)보다 산화 밀도가 낮은 금속 산화물로 구성할 수 있다. 본 실시예에서, 제2 블록킹 절연막(BD2-1)을 2개의 서브 블록킹 절연막들(BD2a, BD2b)을 포함하였으나, 본 발명은 이에 한정되지 않고 3개 이상의 서브 블록킹 절연막들을 포함할 수 있다.
도 8a는 도 7의 일부 단면도이고, 도 8b는 도 8a의 게이트 라인과 채널막 사이의 에너지 밴드 다이어그램을 도시한 도면이고, 도 8c는 도 8a의 게이트 라인들 사이의 에너지 밴드 다이어그램을 도시한 도면이다.
도 8a 및 도 8b를 참조하면, 도 8a에 도시한 바와 같이 게이트 라인(GL)과 채널막(184) 사이에는 수평 라인(PR)으로 복합 블록킹 절연막(CBD-1), 전하 저장막(CS) 및 터널링 절연막(TD)이 위치한다. 게이트 라인(GL)에서 채널막(184)의 수평 라인(PR)으로 차례로 제1 블록킹 절연막(BD1), 제2 블록킹 절연막(BD2-1), 전하 저장막(CS), 터널링 절연막(TD)이 위치한다.
도 8b는 게이트 라인(GL)이 채널막(184)보다 낮은 전압이 인가되는 소거 동작의 밴드 다이어그램이다. 도 8b에서, 터널링 절연막(TD)은 실리콘 산화물로 구성하고, 전하 저장막(CS)은 실리콘 질화물로 구성하고, 복합 블록킹 절연막(CBD-1)은 실리콘 산화물보다 높은 유전 상수를 갖는 금속 산화물로 구성하고, 채널막(184)은 폴리실리콘으로 구성한 것이다. 채널막(184)은 전도대(conduction band) 에너지 레벨(Ec) 및 가전자대(valance band) 에너지 레벨(Ev)이 표시되어 있다.
복합 블록킹 절연막(CBD-1)을 실리콘 산화물보다 높은 유전 상수를 갖는 금속 산화물로 구성할 경우, 도 8b의 참조부호 EFS로 표시한 바와 같이 터널링 절연막을 통과하는 전기장이 커져서 소거 동작의 속도를 증가시킬 수 있다.
더하여, 복합 블록킹 절연막(CBD-1)을 게이트 라인들(GL)로부터 채널막(184)의 수평 라인(PR) 방향으로 산화 밀도(산소 면적 밀도 또는 산화 면적 밀도)가 큰 순서로 배치할 경우, 도 8b에 도시한 바와 같이 제1 블록킹 절연막(BD1)과 제1 서브 블록킹 절연막(BD2a), 제1 서브 블록킹 절연막(BD2a)과 제2 서브 블록킹 절연막(BD2b) 사이의 계면에는 산화 밀도 차이로 인해 다이폴(dipole)이 형성될 수 있다. 다이폴로 인해 전기장이 형성될 수 있다. 산화 밀도가 차이가 많은 막질을 배열할 경우에는 전기장의 크기는 더 커질 수 있다.
제1 블록킹 절연막(BD1)과 제1 서브 블록킹 절연막(BD2a)의 표면에는 각각 양전하 및 음전하가 형성될 수 있다. 제1 서브 블록킹 절연막(BD2a)과 제2 서브 블록킹 절연막(BD2b)의 표면에는 각각 양전하 및 음전하가 형성될 수 있다. 산화 밀도 차이로 인해 복합 블록킹 절연막(CBD-1)에 형성되는 다이폴에 대하여는 후에 보다 더 자세하게 설명한다.
복합 블록킹 절연막(CBD-1)에 다이폴에 의해 전기장이 형성될 경우, 게이트 라인(GL)의 페르미(Fermi) 에너지 레벨이 EF1에서 EF2로 낮아진 것과 같은 효과를 나타낸다. 다시 말해, 게이트 라인(GL)의 일함수(work function)가 커지는 효과를 낼 수 있다.
이렇게 되면, 화살표로 표시한 바와 같이 복합 블록킹 절연막(CBD-1)의 장벽(배리어)이 높아져 복합 블록킹 절연막(CBD-1)에서 전하 저장막(CS)으로의 전하 이동이 어렵게 된다. 결과적으로, 복합 블록킹 절연막(CBD-1)은 전하 차폐 특성이 향상될 수 있다.
도 8a 및 도 8c를 참조하면, 도 8a에 도시한 바와 같이 상측 게이트 라인(GL)과 하측 게이트 라인(GL) 사이에는 수직 라인(VR)으로 상측 제1 블록킹 절연막(BD1), 층간 절연막(156) 및 하측 제1 블록킹 절연막(BD1)이 위치한다. 도 8c는 상측 게이트 라인(GL)이 하측 게이트 라인(GL)보다 낮은 전압을 인가할 경우의 밴드 다이어그램이다.
도 8c에서, 상측 제1 블록킹 절연막(BD1), 및 하측 제1 블록킹 절연막(BD1)은 알루미늄 산화물로 구성하고, 층간 절연막(156)은 실리콘 산화물로 구성한 것이다. 알루미늄 산화물은 실리콘 산화물보다 산화 밀도가 높다.
상측 제1 블록킹 절연막(BD1)은 층간 절연막(156)보다 산화 밀도가 높아 도 8c에 도시한 바와 같이 상측 제1 블록킹 절연막(BD1)은 층간 절연막(156) 사이의 계면에는 상측 다이폴(dipole)이 형성될 수 있다. 상측 블록킹 절연막(BD1)과 층간 절연막(156)의 표면에는 각각 양전하 및 음전하가 형성될 수 있다.
더하여, 층간 절연막(156)은 하측 제1 블록킹 절연막(BD1)보다 낮아 도 8c에 도시한 바와 같이 층간 절연막과 하측 제1 블록킹 절연막(BD1) 사이의 계면에는 하측 다이폴(dipole)이 형성될 수 있다. 층간 절연막(156) 및 하측 제1 블록킹 절연막(BD1)의 표면에는 각각 음전하 및 양전하가 형성될 수 있다.
상측 제1 블록킹 절연막(BD1)은 층간 절연막(156) 사이에 상측 다이폴(dipole)이 형성될 경우, 상측 게이트 라인(GL)의 페르미(Fermi) 에너지 레벨이 EF3에서 EF4로 낮아지는 효과를 얻을 수 있다. 층간 절연막(156) 및 하측 블록킹 절연막(BD1) 사이의 계면에 하측 다이폴(dipole)이 형성될 경우, 하측 게이트 라인(GL)의 페르미(Fermi) 에너지 레벨이 EF5에서 EF6로 낮아지는 효과를 얻을 수 있다.
이에 따라, 상측 게이트 라인(GL)과 하측 게이트 라인(GL) 사이에 상측 블록킹 절연막(BD1) 및 하측 블록킹 절연막(BD1)이 더 포함될 경우, 상측 게이트 라인(GL)과 하측 게이트 라인(GL) 사이의 항복 전압이 향상될 수 있다. 다시 말해, 상측 게이트 라인(GL)과 하측 게이트 라인(GL) 사이의 전하 차폐 특성이 향상되어 항복 전압도 향상시킬 수 있다.
도 9a 내지 도 9c는 본 발명의 기술적 사상의 수직형 비휘발성 메모리 소자에 이용되는 다이폴의 형성 과정을 설명하기 위한 도면들이다.
도 9a를 참조하면, 하측에는 큰 산화 밀도(σSiO2)를 갖는 실리콘 산화물(Si O2)이 위치한다. 상측에는 실리콘 산화물(SiO2)보다 작은 산화 밀도(σHK)를 갖고, 실리콘 산화물(SiO2)보다 유전 상수가 높은 고유전 금속 산화물(High-k)이 위치할 수 있다. 도 9a에 도시한 바와 같이 실리콘 산화물(SiO2) 및 고유전 금속 산화물(High-k) 사이에는 산소 원자가 위치할 수 있다.
도 9b를 참조하면, 하측에 위치하는 실리콘 산화물(SiO2)과 상측에 위치하는 고유전 금속 산화물(High-k)이 근접하여 결합되면, 산화 밀도가 큰 실리콘 산화물(SiO2)에서 산화 밀도가 작은 고유전 금속 산화물(High-k)로 산소 원자가 이동한다. 이렇게 되면, 산화 밀도가 큰 실리콘 산화물(SiO2)에는 공공(vacancy)이 형성된다.
도 9c를 참조하면, 산화 밀도가 큰 실리콘 산화물(SiO2)에 형성된 공공(vacancy)과 산화 밀도가 작은 고유전 금속 산화물(High-k)에 위치하는 산소 원자 사이에는 다이폴(dipole)이 형성된다. 산화 밀도가 큰 실리콘 산화물(SiO2)과 산화 밀도가 작은 고유전 금속 산화물(High-k) 사이의 계면에는 다이폴(dipole)이 형성된다. 산화 밀도가 큰 실리콘 산화물(SiO2)의 표면에는 양전하가 형성되며, 산화 밀도가 작은 고유전 금속 산화물(High-k)의 계면에는 음전하가 형성된다. 이와 같이 산화 밀도로 차이로 인해 실리콘 산화물(SiO2)과 고유전 금속 산화물(High-k) 사이의 계면에는 다이폴(dipole)이 형성될 수 있다.
도 10은 본 발명의 기술적 사상의 수직형 비휘발성 메모리 소자의 다이폴 형성에 이용되는 금속 산화물을 설명하기 위한 도면이다.
구체적으로, 도 10은 다양한 금속 산화물의 산화 밀도를 설명하기 위하여 제공된 도면이다. 도 10에서, X축은 금속 산화물의 양이온 직경을 도시한 것이고, Y축은 금속 산화물의 산화 밀도를 도시한 것이다. 산화 밀도는 산소 면적 밀도(Oxygen areal density) 또는 산화 면적 밀도일 수 있다. Y축은 실리콘 산화물에 대한 금속 산화물의 산화 밀도 비율, 즉 정규화된 산소 면적 밀도 또는 산화 면적 밀도를 도시한 것이다.
금속 산화물은 실리콘 산화물보다 유전 상수가 높은 고유전 물질일 수 있다. 도 10에 도시한 바와 같이 금속 산화물은 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 마그네슘 산화물, 하푸늄 산화물, 지르코늄 산화물, 스칸듐 산화물, 게르마늄 산화물, 루테늄 산화물, 이트륨 산화물, 란타늄 산화물 및 스트론튬 산화물을 포함할 수 있다. 앞서 예시한 금속 산화물들은 도 10에 도시한 바와 같이 산화 밀도 순으로 정리한 것이다.
도 10에 도시한 바와 같이 실리콘 산화물보다 산화 밀도가 높은 상기 금속 산화물은 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 마그네슘 산화물, 하푸늄 산화물, 지르코늄 산화물, 또는 스칸듐 산화물일 수 있다.
도 10에 도시한 바와 같이 상기 실리콘 산화물보다 산화 밀도가 낮은 금속 산화물은 게르마늄 산화물, 루테늄 산화물, 이트륨 산화물, 란타늄 산화물 및 스트론튬 산화물로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 수직형 비휘발성
앞서 도 6 및 도 7에서 설명한 바와 같은 복합 블록킹 절연막(CBD, CBD-1)은 앞서 설명한 금속 산화물을 이용하여 형성할 수 있다. 다시 말해, 앞서 설명한 본 발명의 수직형 비휘발성 메모리 소자(10)의 복합 블록킹 절연막(CBD, CBD-1)은 게이트 라인(도 6 및 도 7의 GL)에서 채널막의 수평 방향으로 산화 밀도 순으로 금속 산화물을 배열하여 형성할 수 있다.
예를 들어, 도 6에서는 제1 블록킹 절연막(BD1)을 알루미늄 산화물로 구성할 경우, 제2 블록킹 절연막(BD2)은 알루미늄 산화물보다 산화 밀도가 작은 금속 산화물들중 어느 하나 또는 그 조합물로 형성할 수 있다.
또한, 도 7에서 제1 블록킹 절연막(BD1)을 알루미늄 산화물로 구성할 경우, 제2 블록킹 절연막(BD2-1)은 알루미늄 산화물보다 산화 밀도가 작은 금속 산화물들중 어느 하나 또는 그 조합물로 형성할 수 있다. 도 7에서는 앞서 예시한 금속 산화물들중 제2 서브 블록킹 절연막(BD2b)은 제1 서브 블록킹 절연막(BD2a)보다 산화 밀도가 낮은 금속 산화물로 형성할 수 있다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 설명하기 위한 단면도이다.
구체적으로, 수직형 비휘발성 메모리 소자(500)는 도 4, 도 5a, 도 5b 및 도 6을 참조하여 설명한 수직형 비휘발성 메모리 소자(100)와 대체로 동일한 구성을 가진다. 수직형 비휘발성 메모리 소자(500)는 도 6에서 설명한 채널 구조물(180)과 동일한 구성을 가질 수 있다.
다만, 수직형 비휘발성 메모리 소자(500)는 기판(102)의 레벨보다 낮은 레벨에 형성된 주변 회로 영역(PERI5)을 포함한다. 도 11에서, 도 4, 도 5a, 도 5b 및 도 6과 동일한 내용은 간단히 설명하거나 생략한다.
메모리 셀 영역(MEC) 및 연결 영역(CON)은 주변 회로 영역(PERI5)과 수직으로 오버랩되도록 배치될 수 있다. 연결 영역(CON) 상에서 계단형 연결부(110)의 복수의 도전성 패드 영역들(112) 위에는 수직 방향(Z 방향)으로 길게 연장된 복수의 콘택 구조물들(CTS)이 배치될 수 있다. 콘택 구조물들(CTS)과 도전성 패드 영역들(112)과의 사이의 연결 부분에는 복수의 금속 실리사이드막들(118)이 개재될 수 있다.
주변 회로 영역(PERI5)은 기판(102)의 하부에 배치되는 주변 회로 기판(502)과, 주변 회로 기판(502)과 기판(102)과의 사이에 배치되는 복수의 회로들(CT5)을 포함할 수 있다. 주변 회로 기판(502) 및 회로(CT5)에 대한 보다 상세한 구성은 도 5a 및 도 5b를 참조하여 기판(102) 및 복수의 회로들(CT)에 대하여 설명한 바와 대체로 동일하다.
주변 회로 기판(502)에는 소자 분리막(504)에 의해 주변 회로 활성 영역(PAC5)이 정의될 수 있다. 주변 회로 활성 영역(PAC5) 위에는 복수의 트랜지스터들(TR5)이 형성될 수 있다. 트랜지스터들(TR5)은 각각 주변 게이트(PG5)와, 주변 게이트(PG5)의 양측에서 주변 활성 영역(PAC5) 내에 형성된 주변 소스/드레인 영역(PSD5)을 포함할 수 있다. 예시적인 실시예들에서, 주변 회로 영역(PERI5) 상에는 저항, 커패시터 등과 같은 단위 소자들이 더 배치될 수 있다. 트랜지스터들(TR5) 위에 주변 절연막(510)이 형성될 수 있다. 주변 절연막(510)은 실리콘 산화물, SiON, SiOCN 등을 포함할 수 있다.
주변 회로 영역(PERI5)은 복수의 주변 회로 배선막들(508)과 복수의 주변 회로 콘택들(509)을 포함할 수 있다. 주변 회로 배선막(508)중 일부는 트랜지스터들(TR5)에 전기적으로 연결 가능하도록 구성될 수 있다. 주변 회로 콘택들(509)은 주변 회로 배선막들(508) 중에서 선택되는 일부 주변 회로 배선막(508)을 상호 연결시키도록 구성될 수 있다. 주변 회로 배선막들(508) 및 주변 회로 콘택들(509)은 주변 절연막(510)으로 덮일 수 있다. 주변 회로 배선막들(508)중 일부는 기판(102)을 사이에 두고 메모리 적층 구조물(ST)과 대면할 수 있다.
주변 회로 배선막들(508) 및 주변 회로 콘택들(509)은 각각 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 주변 회로 배선막들(508) 및 주변 회로 콘택들(509)은 각각 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈륨, 니켈, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 등과 같은 도전 물질을 포함할 수 있다.
도 11에서, 주변 회로 배선막들(508)이 수직 방향(Z 방향)을 따라 3층의 배선 구조를 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 도 11에 예시된 바에 한정되는 것은 아니다. 예를 들면, 주변 회로 배선막들(508)은 2층, 또는 4 층 이상의 다층 배선 구조를 가질 수도 있다.
수직형 비휘발성 메모리 소자(500)에서, 기판(102)에는 관통홀(102H)이 형성될 수 있다. 관통홀(102H)은 기판 매립 절연막(512)으로 채워질 수 있다. 기판 매립 절연막(512)은 실리콘 산화막으로 이루어질 수 있다.
수직형 비휘발성 메모리 소자(500)에서, 연결 영역(CON) 상에 배치된 배선 구조물들은 수직 방향(Z 방향)으로 연장되는 주변 콘택 구조물(PTS5)을 통해 주변 회로 영역(PERI5)에 배치되는 주변 회로 배선막들(508)과 전기적으로 연결되도록 구성될 수 있다.
주변 콘택 구조물(PTS5)은 수직 방향(Z 방향)으로 길게 연장된 주변 콘택 플러그(P116)와, 주변 콘택 플러그(P116)를 포위하는 주변 절연 플러그(P115)를 포함할 수 있다. 연결 영역(CON) 상에 배치된 복수의 배선막들(ML)의 적어도 일부와 주변 배선막(PML)은 주변 콘택 구조물(PTS5)을 통해 주변 회로 영역(PERI5)에 배치되는 주변 회로 배선막들(508)과 전기적으로 연결되도록 구성될 수 있다.
주변 콘택 구조물(PTS5)은 주변 회로 배선막들(508) 중에서 선택되는 하나의 주변 회로 배선막(508)으로부터 주변 절연막(510) 및 기판 매립 절연막(512)을 관통하여 주변 배선막(PML)까지 수직 방향(Z 방향)으로 길게 연장될 수 있다. 주변 콘택 구조물(PTS5)은 관통홀(102H)을 통해 기판(102)을 관통하고, 관통홀(102H) 내에서 기판 매립 절연막(512)으로 포위될 수 있다.
도 12a 내지 도 12e는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 단면도들이다.
구체적으로, 도 12a 내지 도 12e는 도 4, 도 5a 및 도 5b, 및 도 6에 예시한 수직형 비휘발성 메모리 소자(100)의 제조 방법을 설명한다.
도 12a를 참조하면, 기판(102)의 메모리 셀 영역(MEC)에 활성 영역(AC)을 정의하고, 주변 회로 영역(PERI)에 주변 활성 영역(PAC)을 정의한다. 주변 활성 영역(PAC)은 소자 분리막(103)에 의해 정의될 수 있다.
기판(102)의 메모리 셀 영역(MEC) 및 연결 영역(CON) 상에 복수의 층간 절연막들(156) 및 복수의 희생막들(PL)을 교대로 하나층씩 적층하고, 주변 회로 영역(PERI)에는 주변 트랜지스터(TR)를 형성한다. 희생막들(PL)은 실리콘 질화물, 실리콘 카바이드, 또는 폴리실리콘으로 이루어질 수 있다. 희생막들(PL)은 각각 후속 공정에서 게이트 라인(도 12c의 GL)을 형성하기 위한 공간을 확보하는 역할을 할 수 있다.
도 12b를 참조하면, 층간 절연막들(156) 및 희생막들(PL)이 계단형 구조(STP)를 이루도록 층간 절연막들(156) 및 희생막들(PL) 각각의 일부를 제거한 후, 기판(102) 상에 계단형 구조(STP) 및 주변 트랜지스터(TR)를 덮는 커버 절연막(114)을 형성한다.
그 후, 메모리 셀 영역(MEC)에서 층간 절연막들(156) 및 희생막들(PL)을 관통하며 수직 방향(Z 방향)으로 연장되는 복수의 채널홀들(180H)을 형성하고, 채널홀들(180H) 각각의 내부에 정보 저장 구조물(182), 채널막(184), 및 매립 절연막(186)을 형성하여 복수의 채널 홀 매립 구조물을 형성한다. 여기서, 채널홀들(180H)에 형성되는 정보 저장 구조물(182)은 도 6에 도시한 제1 블록킹 절연막(BD1)을 제외한 제2 블록킹 절연막(BD2)만이 형성될 수 있다.
이어서, 메모리 셀 영역(MEC), 연결 영역(CON), 및 주변 회로 영역(PERI)에서 복수의 채널홀 매립 구조물, 계단형 구조(STP), 및 커버 절연막(114)을 덮는 중간 절연막(187)을 형성한다. 중간 절연막(187)에 복수의 콘택홀들(187H)을 형성하여 채널홀 매립 구조물의 상면을 노출시키고, 콘택홀들(187H) 내에 복수의 드레인 영역들(188)을 형성하여 채널 구조물(180)을 형성한다. 중간 절연막(187)은 메모리 셀 영역(MEC), 연결 영역(CON), 및 주변회로 영역(PERI)에 걸쳐서 평탄화된 상면을 가지도록 형성될 수 있다.
도 12c를 참조하면, 층간 절연막들(156) 및 희생막들(도 12b의 PL)을 관통하며 기판(102)을 노출시키는 워드 라인 컷 영역들(도 4 및 도 5b의 WLC)을 형성한 다. 워드 라인 컷 영역들(WLC)을 통해 기판(102)에 불순물 이온을 주입하여 복수의 공통 소스 영역들(도 5b의 106)을 형성한다.
다음에, 워드 라인 컷 영역들(WLC)을 통해 노출되는 희생막들(도 12b의 PL)을 선택적으로 제거하여 층간 절연막들(156) 각각의 사이에 빈 공간을 마련한 후, 빈 공간의 내벽에 도 6에 도시한 바와 같이 제1 블록킹 절연막(BD1)을 형성한다. 제1 블록킹 절연막(BD1)은 제2 블록킹 절연막(BD2)과 접하여 복합 블록킹 절연막(CBD)을 형성한다.
계속하여, 제1 블록킹 절연막(BD1)이 형성된 상기 빈 공간에 도전 물질을 매립하여 게이트 라인들(GL) 및 도전성 패드 영역들(112)을 형성할 수 있다. 이에 따라, 희생막들(도 12b의 PL)은 복수의 게이트 라인들(GL) 및 도전성 패드 영역들(112)로 대체(또는 치환)된다. 연결 영역(CON) 상에서 도전성 패드 영역들(112)은 계단형 연결부(110)를 구성할 수 있다.
그 후, 도 5b에 예시한 바와 같이, 워드 라인 컷 영역들(WLC) 각각의 내부에 절연 스페이서들(192) 및 공통 소스 라인들(CSL)을 형성하여 워드 라인 컷 구조물(WCS)을 형성할 수 있다.
도 12d를 참조하면, 도 12c의 결과물 상에 제1 상부 절연막(193)을 형성한 후, 메모리 셀 영역(MEC)에서 제1 상부 절연막(193)을 관통하여 채널 구조물들(180)에 연결되는 비트 라인 콘택 패드들(194)을 형성한다. 커버 절연막(114), 중간 절연막(187), 및 제1 상부 절연막(193)은 절연 구조물(INS)을 구성할 수 있다.
마스크 패턴(도시 생략)을 식각 마스크로 이용하여, 연결 영역(CON) 및 주변 회로 영역(PERI) 상에서 절연 구조물(INS)을 이방성 식각하여, 연결 영역(CON) 상에서 도전성 패드 영역들(112)을 노출시키는 복수의 제1 콘택홀들(H11)을 형성하고, 주변 회로 영역(PERI) 상에서 주변 게이트(PG) 및 주변 소스/드레인 영역(PSD)을 노출시키는 복수의 제2 콘택홀들(H12)을 형성한다. 제1 콘택홀들(H11) 및 제2 콘택홀들(H12)은 동시에 형성될 수 있다.
도 12e를 참조하면, 연결 영역(CON) 상에서 제1 콘택홀들(H11) 각각을 통해 노출된 도전성 패드 영역들(112)의 표면에 금속 실리사이드막(118)을 형성하고, 복수의 제1 콘택홀들(H11) 각각의 내부에서 금속 실리사이드막(118) 위에 콘택 구조물(CTS)을 형성한다. 또한, 주변회로 영역(PERI) 상에서 복수의 제2 콘택홀들(H12) 내에 주변 절연 플러그(P115) 및 주변 콘택 플러그(P116)를 차례로 형성하여 주변 콘택 구조물(PTS)을 형성한다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 설명하기 위한 단면도이다. 도 13에서, 도 4, 도 5a, 도 5b, 및 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
구체적으로, 수직형 비휘발성 메모리 소자(600)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다.
예를 들면, 상기 본딩 방식은 셀 영역(CELL)을 포함하는 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 주변회로 영역(PERI)을 포함하는 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예시적인 실시예들에서, 상기 본딩 메탈이 구리(Cu)로 이루어진 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 다른 예시적인 실시예들에서, 상기 본딩 메탈은 알루미늄 또는 텅스텐으로 이루어질 수 있다.
수직형 비휘발성 메모리 소자(600)에서, 주변 회로 영역(PERI)과 셀 영역(CELL)은 각각 패드 본딩 영역(PA)을 포함할 수 있다. 셀 영역(CELL)은 연결 영역(CON) 및 메모리 셀 영역(MEC)을 더 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(610), 층간 절연막(615), 제1 기판(610)에 형성되는 복수의 회로 소자들(620a, 620b, 620c), 복수의 회로 소자들(620a, 620b, 620c) 각각과 연결되는 제1 메탈층(630a, 630b, 630c), 및 제1 메탈층(630a, 630b, 630c) 상에 형성되는 제2 메탈층(640a, 640b, 640c)을 포함할 수 있다.
예시적인 실시예에서, 제1 메탈층(630a, 630b, 630c)은 텅스텐으로 이루어지고, 제2 메탈층(640a, 640b, 640c)은 구리로 이루어질 수 있다. 다른 예시적인 실시예들에서, 제2 메탈층(640a, 640b, 640c) 상에 적어도 하나의 메탈층이 더 형성될 수도 있다. 제2 메탈층(640a, 640b, 640c)의 상부에 형성되는 적어도 하나의 메탈층 중 적어도 일부는 알루미늄으로 이루어질 수 있다.
층간 절연막(615)은 복수의 회로 소자(620a, 620b, 620c), 제1 메탈층(630a, 630b, 630c), 및 제2 메탈층(640a, 640b, 640c)을 덮을 수 있다. 층간 절연막(615)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다.
주변 회로 영역(PERI)중 연결 영역(CON)과 수직 방향(Z 방향)으로 오버랩되는 영역에서 제2 메탈층(640b) 상에 하부 본딩 메탈(671b, 672b)이 배치될 수 있다. 연결 영역(CON) 상에서 주변회로 영역(PERI)의 하부 본딩 메탈(671b, 672b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 하부 본딩 메탈(671b, 672b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 또는 텅스텐으로 이루어질 수 있다.
셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는 복수의 게이트 라인(GL)과 복수의 게이트 라인(GL)에 연결된 복수의 도전성 패드 영역들(112)을 포함하는 게이트 스택(GS)이 배치될 수 있다. 셀 영역(CELL)에서, 연결 영역(CON) 및 메모리 셀 영역(MEC) 상에 있는 구조물에 대한 상세한 구성은 도 4, 도 5a, 도 5b 및 도 6을 참조하여 설명한 바와 같다.
메모리 셀 영역(MEC)에서, 채널 구조물(180)은 비트 라인 콘택 패드(194) 및 비트 라인(BL)을 통해 상부 본딩 메탈(371c, 372c)에 연결될 수 있다. 비트 라인(BL)은 상부 본딩 메탈(371c, 372c)을 통해 주변 회로 영역(PERI)에 포함된 회로 소자, 예를 들면 페이지 버퍼(393)를 제공하는 회로 소자(620c)와 전기적으로 연결될 수 있다. 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자(620c)에 연결된 하부 본딩 메탈(671c, 672c)과 연결될 수 있다.
연결 영역(CON)에서, 복수의 도전성 패드 영역들(112)은 각각 제2 기판(310)의 상면에 평행한 방향을 따라 연장될 수 있으며, 금속 실리사이드막(118)을 통해 콘택 구조물(CTS)과 연결될 수 있다. 복수의 콘택 구조물(CTS) 각각에서, 금속 실리사이드막(118)에 연결되는 일단의 반대측인 타단은 상부 본딩 메탈(371b, 372b)에 연결될 수 있다. 복수의 콘택 구조물(CTS)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변회로 영역(PERI)의 하부 본딩 메탈(671b, 672b)을 통해 주변회로 영역(PERI)과 연결될 수 있다.
복수의 콘택 구조물(CTS)은 각각 주변회로 영역(PERI)에서 로우 디코더(394)를 제공하는 회로 소자(620b)와 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 로우 디코더(394)를 제공하는 회로 소자(620b)의 동작 전압은, 페이지 버퍼(393)를 제공하는 회로 소자(620c)의 동작 전압과 다를 수 있다. 예를 들면, 페이지 버퍼(393)를 제공하는 회로 소자(620c)의 동작 전압이 로우 디코더(394)를 제공하는 회로 소자(620b)의 동작 전압보다 클 수 있다.
패드 본딩 영역(PA)에는 복수의 공통 소스 라인 콘택 플러그(380)가 배치될 수 있다. 복수의 공통 소스 라인 콘택 플러그(380)는 각각 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 복수의 공통 소스 라인 콘택 플러그(380)는 각각 금속, 금속 화합물, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 공통 소스 라인 콘택 플러그(380) 중 공통 소스 라인(320)에 연결되는 일단의 반대측 타단에는 메탈층(350a)이 연결될 수 있다. 메탈층(350a)은 상부 메탈 패턴(371a, 372a)에 연결될 수 있다. 상부 메탈 패턴(371a, 372a)은 각각 주변회로 영역(PERI)의 하부 메탈 패턴(671a, 672a, 673a) 중 대응하는 것과 연결될 수 있다.
패드 본딩 영역(PA)에는 복수의 입출력 패드(305, 605)가 배치될 수 있다. 제1 기판(610)의 하부에는 제1 기판(610)의 저면을 덮는 하부 절연막(601)이 형성될 수 있으며, 하부 절연막(601) 상에 제1 입출력 패드(605)가 형성될 수 있다. 제1 입출력 패드(605)는 하부 절연막(201) 및 제1 기판(610)을 관통하는 제1 입출력 콘택 플러그(603)를 통해 주변회로 영역(PERI)에 배치되는 복수의 회로 소자(620a, 620b, 620c) 중 적어도 하나와 연결될 수 있다. 제1 입출력 콘택 플러그(603)와 제1 기판(610) 사이에는 절연막(612)이 배치되어 제1 입출력 콘택 플러그(603)와 제1 기판(610)을 전기적으로 분리할 수 있다.
제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있다. 상부 절연막(301) 상에 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 콘택 플러그(303)를 통해 주변회로 영역(PERI)에 배치되는 복수의 회로 소자(620a, 620b, 620c) 중 적어도 하나와 연결될 수 있다.
제2 입출력 콘택 플러그(303)는 제2 기판(310) 및 공통 소스 라인(320)으로부터 이격된 위치에 배치될 수 있다. 제2 입출력 패드(305)는 수직 방향(Z 방향)에서 복수의 도전성 패드 영역들(112)과 오버랩되지 않을 수 있다. 제2 입출력 콘택 플러그(303)는 층간 절연막(315) 및 상부 절연막(301)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다. 예시적인 실시예들에서, 제1 입출력 패드(605) 및 제2 입출력 패드(305) 중 어느 하나는 생략 가능하다.
패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(371a, 372a)은 주변회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(671a, 672a, 673a)중 대응하는 것과 연결될 수 있다. 주변회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(673a)은 주변회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 패드 본딩 영역(PA)에서 주변회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
연결 영역(CON)의 제2 메탈층(640b) 상에는 하부 본딩 메탈(671b, 672b)이 형성될 수 있다. 하부 본딩 메탈(671b, 672b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 메모리 셀 영역(MEC)에서, 주변회로 영역(PERI)의 최상부 메탈층에 형성된 하부 본딩 메탈(651, 652)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 상부 메탈 패턴(392)이 배치될 수 있다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
구체적으로, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100), 및 반도체 장치(1100)와 전기적으로 연결되는 콘트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들면, 전자 시스템(1000)은 적어도 하나의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있다. 예를 들면, 반도체 장치(1100)는 앞서 설명한 수직형 비휘발성 메모리 소자인 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 복수의 워드 라인(WL), 제1 및 제2 게이트 상부 라인(UL1, UL2), 제1 및 제2 게이트 하부 라인(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 있는 복수의 메모리 셀 스트링(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 복수의 메모리 셀 스트링(CSTR)은 각각 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터(UT1, UT2), 및 하부 트랜지스터(LT1, LT2)와 상부 트랜지스터(UT1, UT2)와의 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 하부 트랜지스터(LT1, LT2)의 개수와 상부 트랜지스터(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터(UT1, UT2)는 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터(LT1, LT2)는 접지 선택 트랜지스터를 포함할 수 있다. 복수의 게이트 하부 라인(LL1, LL2)은 각각 하부 트랜지스터(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인(WL)은 메모리 셀 트랜지스터(MCT)의 게이트 전극일 수 있고, 게이트 상부 라인(UL1, UL2)은 상부 트랜지스터(UT1, UT2)의 게이트 전극일 수 있다.
공통 소스 라인(CSL), 복수의 게이트 하부 라인(LL1, LL2), 복수의 워드 라인(WL), 및 복수의 게이트 상부 라인(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 복수의 제1 연결 배선(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 복수의 비트 라인(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 복수의 제2 연결 배선(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터(MCT) 중 적어도 하나에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다.
반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 콘트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
콘트롤러(1200)는 프로세서(1210), NAND 콘트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치(1100)를 포함할 수 있으며, 이 경우, 콘트롤러(1200)는 복수의 반도체 장치(1100)를 제어할 수 있다.
프로세서(1210)는 콘트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 콘트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 콘트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
구체적으로, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001), 메인 기판(2001)에 실장되는 콘트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 복수의 배선 패턴(2005)에 의해 콘트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 콘트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
콘트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 콘트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 콘트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 콘트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b)는 각각 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 복수의 반도체 칩(2200), 복수의 반도체 칩(2200) 각각의 하부면에 배치되는 접착층(2300), 복수의 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 복수의 반도체 칩(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 복수의 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 복수의 반도체 칩(2200)은 각각 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 13의 입출력 패드(1101)에 해당할 수 있다. 복수의 반도체 칩(2200) 각각은 복수의 게이트 스택(3210) 및 복수의 채널 구조물(3220)을 포함할 수 있다. 복수의 반도체 칩(2200) 각각은 앞서 설명한 수직형 비휘발성 메모리 소자(100)를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 실시예들에 따라, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 콘트롤러(2002)와 복수의 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 콘트롤러(2002)와 복수의 반도체 칩(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 콘트롤러(2002)와 복수의 반도체 칩(2200)이 서로 연결될 수도 있다.
도 16은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다. 도 16에는 도 15의 IIII' 선 단면에 따르는 구성이 보다 상세하게 도시되어 있다.
구체적으로, 반도체 패키지(2003)에서 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 복수의 패키지 상부 패드(2130)(도 15 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 복수의 하부 패드(2125), 및 패키지 기판 바디부(2120) 내부에서 복수의 상부 패드(2130)와 복수의 하부 패드(2125)를 전기적으로 연결하는 복수의 내부 배선(2135)을 포함할 수 있다.
복수의 상부 패드(2130)(도 15 참조)는 복수의 연결 구조물(2400)과 전기적으로 연결될 수 있다. 복수의 하부 패드(2125)는 복수의 도전성 연결부(2800)를 통해 도 15에 예시한 전자 시스템(2000)의 메인 기판(2001) 상의 복수의 배선 패턴(2005)에 연결될 수 있다.
복수의 반도체 칩(2220) 각각은 앞서 설명한 수직형 비휘발성 메모리 소자(100)를 포함할 수 있다. 복수의 반도체 칩(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 복수의 주변 배선(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 스택(3210), 게이트 스택(3210)을 관통하는 채널 구조물(3220), 채널 구조물(3220)과 전기적으로 연결되는 비트 라인(3240), 및 게이트 스택(3210)을 포함할 수 있다.
복수의 반도체 칩(2200) 각각은, 제1 구조물(3100)의 복수의 주변 배선(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 스택(3210)의 외측에 배치될 수 있다.
다른 예시적인 실시예들에서, 반도체 패키지(2003)는 게이트 스택(3210)을 관통하는 관통 배선을 더 포함할 수 있다. 복수의 반도체 칩(2200) 각각은, 제1 구조물(3100)의 복수의 주변 배선(3110)과 전기적으로 연결되는 입출력 패드(도 15의 2210)를 더 포함할 수 있다.
도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다. 도 17에는 도 15의 IIII' 선 단면에 따르는 구성이 보다 상세하게 도시되어 있다.
구체적으로, 반도체 패키지(2003A)는 도 16을 참조하여 설명한 반도체 패키지(2003)와 대체로 동일한 구성을 가진다. 단, 반도체 패키지(2003A)는 복수의 반도체 칩(2200A)을 포함한다. 복수의 반도체 칩(2220a) 각각은 앞서 설명한 수직형 비휘발성 메모리 소자(100)를 포함할 수 있다.
복수의 반도체 칩(2200A) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 복수의 제1 접합 구조물(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 게이트 스택(4210), 및 게이트 스택(4210)을 관통하는 채널 구조물(4220)을 포함할 수 있다.
또한, 복수의 반도체 칩(2200A) 각각은 게이트 스택(4210)의 복수의 워드 라인(도 14의 WL)과 각각 전기적으로 연결되는 복수의 제2 접합 구조물(4250)을 포함할 수 있다. 예를 들면, 복수의 제2 접합 구조물(4250)은 각각 채널 구조물(4220)과 전기적으로 연결되는 비트 라인(4240)과, 워드 라인(도 14의 WL)과 전기적으로 연결되는 콘택 구조물(CTS)을 통하여, 채널 구조물(4220) 및 워드 라인(도 14의 WL)과 전기적으로 연결될 수 있다.
제1 구조물(4100)의 복수의 제1 접합 구조물(4150)과 제2 구조물(4200)의 복수의 제2 접합 구조물(4250)은 서로 접촉하면서 접합될 수 있다. 복수의 제1 접합 구조물(4150) 및 복수의 제2 접합 구조물(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
도 16에 예시한 복수의 반도체 칩(2200)과, 도 17에 예시한 복수의 반도체 칩(2200A)은 본딩 와이어 형태의 복수의 연결 구조물(2400)(도 15 참조)에 의해 서로 전기적으로 연결될 수 있다. 다른 예시적인 실시예들에서, 도 16에 예시한 복수의 반도체 칩(2200)과, 도 17에 예시한 복수의 반도체 칩(2200A)은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 수직형 비휘발성 메모리 소자, GL: 게이트 라인, 180: 채널 구조물, 180H: 채널홀, 182: 정보 저장 구조물, 184: 채널막, 186: 매입 절연막, 188: 드레인 영역

Claims (10)

  1. 교대로 적층된 게이트 라인들 및 층간 절연막들, 및 상기 게이트 라인들 및 상기 층간 절연막들의 내부에 적층 방향으로 연장된 채널홀을 포함하는 메모리 적층 구조물;
    상기 메모리 적층 구조물의 상기 채널홀 내에 위치하고 상기 적층 방향으로 연장된 채널막; 및
    상기 게이트 라인들로부터 상기 채널막의 수평 방향으로 순차적으로 형성된 복합 블록킹 절연막, 전하 저장막, 및 터널링 절연막을 구비하는 정보 저장 구조물을 포함하되,
    상기 복합 블록킹 절연막은 실리콘 산화물보다 유전 상수가 높은 금속 산화물로 구성하고, 및
    상기 복합 블록킹 절연막은 상기 게이트 라인들로부터 상기 채널막의 수평 방향으로 산화 밀도가 큰 순서로 배치된 복수의 블록킹 절연막들을 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  2. 제1항에 있어서, 상기 블록킹 절연막들중 어느 하나는 상기 게이트 라인들을 둘러싸게 형성되어 있는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  3. 제1항에 있어서, 상기 블록킹 절연막들중 어느 하나는 상기 채널홀 내에서 상기 적층 방향으로 연장된 연속막인 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  4. 제1항에 있어서, 상기 복합 블록킹 절연막은 실리콘 산화물보다 산화 밀도가 높은 금속 산화물로 구성되어 있는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  5. 제1항에 있어서, 상기 복합 블록킹 절연막은 실리콘 산화물보다 산화 밀도가 낮은 금속 산화물로 구성되어 있는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  6. 교대로 적층된 게이트 라인들 및 층간 절연막들, 및 상기 게이트 라인들 및 상기 층간 절연막들의 내부에 적층 방향으로 연장된 채널홀을 포함하는 메모리 적층 구조물;
    상기 메모리 적층 구조물의 상기 채널홀 내에 위치하고 상기 적층 방향으로 연장된 채널막; 및
    상기 게이트 라인들로부터 상기 채널막의 수평 방향으로 순차적으로 형성된 복합 블록킹 절연막, 전하 저장막, 및 터널링 절연막을 구비하는 정보 저장 구조물을 포함하되,
    상기 복합 블록킹 절연막은 실리콘 산화물보다 유전 상수가 높은 금속 산화물로 구성하고, 및
    상기 복합 블록킹 절연막은 상기 게이트 라인들의 일측에 형성된 제1 블록킹 절연막, 및 상기 제1 블록킹 절연막 및 상기 전하 저장막 사이에 형성되고 상기 제1 블록킹 절연막보다 산화 밀도가 작은 제2 블록킹 절연막을 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  7. 제6항에 있어서, 상기 제2 블록킹 절연막은 상기 복수의 서브 블록킹 절연막들로 구성되는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  8. 제7항에 있어서, 상기 복수의 서브 블록킹 절연막들은 상기 제1 블록킹 절연막의 일측에 형성된 제1 서브 블록킹 절연막, 및
    상기 제1 서브 블록킹 절연막과 상기 전하 저장막 사이에 형성되고 상기 제1 서브 블록킹 절연막보다 산화 밀도가 낮은 제2 서브 블록킹 절연막을 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  9. 교대로 적층된 게이트 라인들 및 층간 절연막들, 및 상기 게이트 라인들 및 상기 층간 절연막들의 내부에 적층 방향으로 연장된 채널홀을 포함하는 메모리 적층 구조물;
    상기 메모리 적층 구조물의 상기 채널홀 내에 위치하고 상기 적층 방향으로 연장된 채널막; 및
    상기 게이트 라인들로부터 상기 채널막의 수평 방향으로 순차적으로 형성된 복합 블록킹 절연막, 전하 저장막, 및 터널링 절연막을 구비하는 정보 저장 구조물을 포함하되,
    상기 복합 블록킹 절연막은 제1 블록킹 절연막 및 제2 블록킹 절연막을 포함하고,
    상기 제1 및 제2 블록킹 절연막은 실리콘 산화물보다 유전 상수가 높은 금속 산화물로 구성하고,
    상기 제1 블록킹 절연막은 상기 게이트 라인들을 둘러싸면서 상기 적층 방향으로 상기 게이트 라인들 사이에서 서로 마주 보게 위치하며,
    상기 제2 블록킹 절연막은 상기 채널홀 내에서 상기 적층 방향으로 상기 제1 블록킹 절연막과 상기 전하 저장막 사이에 연장되게 형성된 연속막이며, 및
    상기 제2 블록킹 절연막은 상기 제1 블록킹 절연막보다 산화 밀도가 낮은 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  10. 제9항에 있어서, 상기 제2 블록킹 절연막은 상기 복수의 서브 블록킹 절연막들로 구성되고, 상기 복수의 서브 블록킹 절연막들은 상기 제1 블록킹 절연막의 일측에 형성된 제1 서브 블록킹 절연막, 및 상기 제1 서브 블록킹 절연막과 상기 전하 저장막 사이에 형성되고 상기 제1 서브 블록킹 절연막보다 산화 밀도가 낮은 제2 서브 블록킹 절연막을 포함하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
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