JP2022033012A - 半導体装置及びそれを含む電子システム - Google Patents

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Abstract

Figure 2022033012000001
【課題】 半導体装置及びそれを含む電子システムを提供する。
【解決手段】 メモリセル領域及び連結領域を含む基板と、基板のメモリセル領域上で垂直方向に互いにオーバーラップされており、第１金属から構成される複数のゲートラインと、連結領域上に配置され、複数のゲートラインに一体に連結され、第１金属から構成される複数の導電性パッド領域を含む階段型連結部と、階段型連結部と垂直方向にオーバーラップされる位置で、複数の導電性パッド領域に連結されるように構成され、第２金属から構成される複数のコンタクト構造物と、複数の導電性パッド領域と複数のコンタクト構造物との間の複数の連結部分のうち少なくとも１つの連結部分に形成された少なくとも１つの金属シリサイド膜と、を含む半導体装置である。
【選択図】図５Ａ

Description

本発明の技術的思想は、半導体装置及びそれを含む電子システムに係り、特に、不揮発性の垂直型メモリ素子を備えた半導体装置、及びそれを含む電子システムに関する。
データ保存を必要とする電子システムにおいて、高容量のデータを保存可能な半導体装置が要求されている。それにより、半導体装置のデータ保存容量を増加させることができる方案が研究されている。例えば、半導体装置のデータ保存容量を増加させるための方法のうちの１つとして、二次元的に配列されるメモリセルの代わりに、三次元的に配列されるメモリセルを備えた垂直型メモリ素子を含む半導体装置が提案されている。
米国特許第９４２５２０８号明細書
本発明の技術的思想が解決しようとする技術的課題は、三次元的に配列されるメモリセルを備えた半導体装置において、集積度向上のために、ワードラインの積層数が増加し、ワードラインに連結されるコンタクトの数及び配線の数が増加しても、優れた電気的特性を維持することができる半導体装置を提供することである。
本発明の技術的思想が解決しようとする他の技術的課題は、三次元的に配列されるメモリセルを備えた半導体装置において、集積度向上のために、ワードラインの積層数が増加し、ワードラインに連結されるコンタクトの数及び配線の数が増加しても、優れた電気的特性を維持することができる半導体装置を含む電子システムを提供することである。
本発明の技術的思想による一態様による半導体装置は、メモリセル領域及び連結領域を含む基板；前記基板の前記メモリセル領域上で垂直方向に互いにオーバーラップされており、第１金属から構成される複数のゲートライン；前記連結領域上に配置され、前記複数のゲートラインに一体に連結され、前記第１金属から構成される複数の導電性パッド領域を含む階段型連結部；前記階段型連結部と垂直方向にオーバーラップされる位置で、前記複数の導電性パッド領域に連結されるように構成され、第２金属から構成される複数のコンタクト構造物；及び前記複数の導電性パッド領域と前記複数のコンタクト構造物との間の複数の連結部分のうち少なくとも１つの連結部分に形成された少なくとも１つの金属シリサイド膜；を含む。
本発明の技術的思想による他の態様による半導体装置は、メモリセル領域及び連結領域を含む基板；前記基板の前記メモリセル領域上で、前記基板の主面に平行な水平方向に延長された第１ゲートラインと、前記第１ゲートラインに一体に連結され、前記連結領域上で前記水平方向に延長され、第１金属から構成される第１導電性パッド領域とを含むゲートスタック；前記第１導電性パッド領域上で垂直方向に延長され、第２金属から構成されるコンタクト構造物；及び前記第１導電性パッド領域と前記コンタクト構造物との間に介在され、前記第１導電性パッド領域及び前記コンタクト構造物に接する金属シリサイド膜；を含む。
本発明の技術的思想による一態様による電子システムは、メイン基板；前記メイン基板上の半導体装置；及び前記メイン基板上で、前記半導体装置と電気的に連結されるコントローラ；を含み、前記半導体装置は、メモリセル領域及び連結領域を含む基板；前記基板の前記メモリセル領域上で、前記基板の主面に平行な水平方向に延長されたゲートラインと、前記ゲートラインに一体に連結され、前記連結領域上で水平方向に延長され、第１金属から構成される導電性パッド領域とを含むゲートスタック；前記導電性パッド領域上で垂直方向に延長され、第２金属から構成されるコンタクト構造物；前記導電性パッド領域と前記コンタクト構造物との間に介在された金属シリサイド膜；前記ゲートスタックから離隔された位置に配置された周辺回路領域；及び前記基板上に形成された入出力パッド；を含む。
本発明の技術的思想による半導体装置によれば、三次元的に配列されるメモリセルを備えた半導体装置において、集積度向上のために、ワードラインの積層数が増加し、ワードラインに連結されるコンタクトの数及び配線の数が増加しても、導電ラインと、前記導電ラインに連結されるコンタクトプラグとの界面での接触抵抗が低減することにより、半導体装置において優れた電気的特性を維持することができ、半導体装置の信頼性を向上させることができる。
本発明の技術的思想による実施形態による半導体装置のブロック図である。 本発明の技術的思想による実施形態による半導体装置の概略的な斜視図である。 本発明の技術的思想による実施形態による半導体装置のメモリセルアレイの等価回路図である。 本発明の技術的思想による実施形態による半導体装置の主構成要素を示す平面図である。 図４のＡ１－Ａ１’線の断面構成及びＡ２－Ａ２’線の断面構成、並びに周辺回路領域のうち一部領域の断面構成を示す断面図である。 図４のＢ－Ｂ’線の断面図である。 図５Ａにおいて「ＥＸ１」で表示した局部領域の拡大断面図である。 図５Ｂにおいて「ＢＸ」で表示した領域を拡大して示す断面図である。 ゲート誘電膜の例示的な構造を示す断面図である。 ゲート誘電膜の例示的な構造を示す断面図である。 ゲート誘電膜の例示的な構造を示す断面図である。 本発明の技術的思想による、他の実施形態による半導体装置の変形例を説明するための断面図である。 本発明の技術的思想による、他の実施形態による半導体装置の変形例を説明するための断面図である。 本発明の技術的思想による、他の実施形態による半導体装置の変形例を説明するための断面図である。 本発明の技術的思想による、さらに他の実施形態による半導体装置の変形例を説明するための断面図である。 （Ａ）は、図８Ａにおいて「ＥＸ３１」で表示した局部領域の拡大断面図であり、（Ｂ）は、図８Ａにおいて「ＥＸ３２」で表示した局部領域の拡大断面図である。 本発明の技術的思想による、さらに他の実施形態による半導体装置を説明するための断面図である。 本発明の技術的思想による、さらに他の実施形態による半導体装置を説明するための断面図である。 本発明の技術的思想による、さらに他の実施形態による半導体装置を説明するための断面図である。 本発明の技術的思想による、さらに他の実施形態による半導体装置を説明するための断面図である。 本発明の例示的な実施形態による半導体装置を含む電子システムを概略的に示す図面である。 本発明の例示的な実施形態による半導体装置を含む電子システムを概略的に示す斜視図である。 本発明の例示的な実施形態による半導体パッケージを概略的に示す断面図である。 本発明の例示的な実施形態による半導体パッケージを概略的に示す断面図である。 本発明の技術的思想による実施形態による半導体装置の製造方法を説明するために、工程順序によって示す断面図である。 本発明の技術的思想による実施形態による半導体装置の製造方法を 説明するために、工程順序によって示す断面図である。 本発明の技術的思想による実施形態による半導体装置の製造方法を 説明するために、工程順序によって示す断面図である。 本発明の技術的思想による実施形態による半導体装置の製造方法を 説明するために、工程順序によって示す断面図である。 本発明の技術的思想による実施形態による半導体装置の製造方法を 説明するために、工程順序によって示す断面図である。 本発明の技術的思想による実施形態による半導体装置の製造方法により、金属シリサイド膜及びコンタクト構造物を形成する工程を説明するために、工程順序によって示す断面図である。 本発明の技術的思想による実施形態による半導体装置の製造方法により、金属シリサイド膜及びコンタクト構造物を形成する工程を説明するために、工程順序によって示す断面図である。 本発明の技術的思想による実施形態による半導体装置の製造方法により、金属シリサイド膜及びコンタクト構造物を形成する工程を説明するために、工程順序によって示す断面図である。 本発明の技術的思想による実施形態による半導体装置の製造方法により、金属シリサイド膜及びコンタクト構造物を形成する工程を説明するために、工程順序によって示す断面図である。 本発明の技術的思想による実施形態による半導体装置の製造方法により、金属シリサイド膜及びコンタクト構造物を形成する工程を説明するために、工程順序によって示す断面図である。
以下、添付図面を参照して、本発明の実施形態を詳細に説明する。図面上の同一の構成要素に対しては、同一の参照符号を使用し、それらについての重複説明は省略する。
図１は、本発明の技術的思想による実施形態による半導体装置１０のブロック図である。
図１を参照すれば、半導体装置１０は、メモリセルアレイ２０及び周辺回路３０を含む。メモリセルアレイ２０は、複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎを含む。複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎは、それぞれ複数のメモリセルを含む。メモリセルブロックＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎは、ビットラインＢＬ、ゲートスタックＧＳ、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬを介して、周辺回路３０に連結可能である。
周辺回路３０は、ロウ（row）デコーダ３２、ページバッファ３４、データ入出力回路３６、制御ロジック３８及び共通ソースラインドライバ（ＣＳＬドライバ）３９を含む。図１には示されていないが、周辺回路３０は、半導体装置１０の動作に必要な多様な電圧を生成する電圧生成回路、メモリセルアレイ２０から読み取られたデータのエラーを訂正するためのエラー訂正回路、入出力インターフェースなど、多様な回路をさらに含むこともできる。
メモリセルアレイ２０は、ビットラインＢＬを介して、ページバッファ３４に連結可能であり、ゲートスタックＧＳ、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬを介して、ロウデコーダ３２に連結可能である。メモリセルアレイ２０において、複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎに含まれた複数のメモリセルは、それぞれフラッシュメモリセルでもある。メモリセルアレイ２０は、三次元メモリセルアレイを含む。前記三次元メモリセルアレイは、複数のＮＡＮＤストリングを含んでもよく、複数のＮＡＮＤストリングは、それぞれ垂直に積層されたゲートスタックＧＳに連結された複数のメモリセルを含んでもよい。
周辺回路３０は、半導体装置１０の外部から、アドレスＡＤＤＲ、コマンドＣＭＤ及び制御信号ＣＴＲＬを受信することができ、半導体装置１０の外部にある装置とデータＤＡＴＡを送受信することができる。
ロウデコーダ３２は、外部からのアドレスＡＤＤＲに応答して、複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎのうち少なくとも１つを選択することができ、選択されたメモリセルブロックのゲートスタックＧＳ、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬを選択することができる。ロウデコーダ３２は、選択されたメモリセルブロックのゲートスタックＧＳに、メモリ動作の遂行のための電圧を伝達することができる。
ページバッファ３４は、ビットラインＢＬを介して、メモリセルアレイ２０に連結可能である。ページバッファ３４は、プログラム動作時には書き込みドライバとして動作し、メモリセルアレイ２０に格納しようとするデータＤＡＴＡによる電圧をビットラインＢＬに印加することができ、読み取り動作時には感知増幅器として動作し、メモリセルアレイ２０に格納されたデータＤＡＴＡを感知することができる。ページバッファ３４は、制御ロジック３８から提供される制御信号ＰＣＴＬによって動作することができる。
データ入出力回路３６は、複数のデータラインＤＬｓを介して、ページバッファ３４と連結可能である。データ入出力回路３６は、プログラム動作時にメモリコントローラ（図示せず）からデータＤＡＴＡを受信し、制御ロジック３８から提供されるカラム（column）アドレスＣ＿ＡＤＤＲに基づいて、プログラムデータＤＡＴＡをページバッファ３４に提供することができる。データ入出力回路３６は、読み取り動作時に制御ロジック３８から提供されるカラムアドレスＣ＿ＡＤＤＲに基づいて、ページバッファ３４に格納された読み取りデータＤＡＴＡを前記メモリコントローラに提供することができる。
データ入出力回路３６は、入力されるアドレスまたは命令語を、制御ロジック３８またはロウデコーダ３２に伝達することができる。周辺回路３０は、ＥＳＤ（Electro Static Discharge）回路及びプルアップ／プルダウンドライバ（pull-up/pull-down driver）をさらに含んでもよい。
制御ロジック３８は、前記メモリコントローラから、コマンドＣＭＤ及び制御信号ＣＴＲＬを受信することができる。制御ロジック３８は、ロウアドレスＲ＿ＡＤＤＲをロウデコーダ３２に提供し、カラムアドレスＣ＿ＡＤＤＲをデータ入出力回路３６に提供することができる。制御ロジック３８は、制御信号ＣＴＲＬに応答して、半導体装置１０内で使用される各種内部制御信号を生成することができる。例えば、制御ロジック３８は、プログラム動作または消去動作などのメモリ動作の遂行時、ゲートスタックＧＳ及びビットラインＢＬに提供される電圧レベルを調節することができる。
共通ソースラインドライバ３９は、共通ソースラインＣＳＬを介して、メモリセルアレイ２０に連結可能である。共通ソースラインドライバ３９は、制御ロジック３８の制御に基づいて、共通ソースラインＣＳＬに共通ソース電圧（例えば、電源電圧）または接地電圧を印加することができる。例示的な実施形態において、共通ソースラインドライバ３９は、メモリセルアレイ２０の下部に配置される。共通ソースラインドライバ３９は、メモリセルアレイ２０の少なくとも一部と垂直にオーバーラップされるように配置されてもよい。
図２は、本発明の技術的思想による実施形態による半導体装置１０の概略的な斜視図である。
図２を参照すれば、半導体装置１０は、垂直方向（Ｚ方向）に互いにオーバーラップされているセルアレイ構造物ＣＡＳ及び周辺回路構造物ＰＣＳを含む。セルアレイ構造物ＣＡＳは、図１を参照して説明したメモリセルアレイ２０を含む。周辺回路構造物ＰＣＳは、図１を参照して説明した周辺回路３０を含む。
セルアレイ構造物ＣＡＳは、複数のタイル（tile）２４を含む。複数のタイル２４は、それぞれ複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎを含む。複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎは、それぞれ三次元的に配列されたメモリセルを含む。
例示的な実施形態において、２つのタイル２４は、１つのマット（mat）を構成するが、それに限定されるものではない。図１を参照して説明したメモリセルアレイ２０は、複数のマット、例えば、４個のマットを含むが、それに限定されるものではない。
図３は、本発明の技術的思想による実施形態による半導体装置のメモリセルアレイＭＣＡの等価回路図である。図３には、垂直チャネル構造を有する垂直型ＮＡＮＤフラッシュメモリ素子の等価回路図が示されている。図２に示した複数のメモリセルブロックＢＬＫ１、ＢＬＫ２、…、ＢＬＫｎは、それぞれ図３に示した回路構成を有するメモリセルアレイＭＣＡを含む。
図３を参照すれば、メモリセルアレイＭＣＡは、複数のメモリセルストリングＭＳを含む。メモリセルアレイＭＣＡは、複数のビットラインＢＬ（ＢＬ１、ＢＬ２、…、ＢＬｍ）、複数のワードラインＷＬ（ＷＬ１、ＷＬ２、…、ＷＬｎ－１、ＷＬｎ）、少なくとも１本のストリング選択ラインＳＳＬ、少なくとも１本の接地選択ラインＧＳＬ、及び共通ソースラインＣＳＬを含む。複数のビットラインＢＬと共通ソースラインＣＳＬとの間に、複数のメモリセルストリングＭＳが形成可能である。図３には、複数のメモリセルストリングＭＳが、それぞれ２本のストリング選択ラインＳＳＬを含む場合を示しているが、本発明の技術的思想は、それに限定されるものではない。例えば、複数のメモリセルストリングＭＳは、それぞれ１本のストリング選択ラインＳＳＬを含むこともできる。
複数のメモリセルストリングＭＳは、それぞれストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ、及び複数のメモリセルトランジスタＭＣ１、ＭＣ２、…、ＭＣｎ－１、ＭＣｎを含む。ストリング選択トランジスタＳＳＴのドレイン領域は、ビットラインＢＬと連結され、接地選択トランジスタＧＳＴのソース領域は、共通ソースラインＣＳＬと連結可能である。共通ソースラインＣＳＬは、複数の接地選択トランジスタＧＳＴのソース領域が共通で連結された領域でもある。
ストリング選択トランジスタＳＳＴは、ストリング選択ラインＳＳＬと連結可能であり、接地選択トランジスタＧＳＴは、接地選択ラインＧＳＬと連結可能である。複数のメモリセルトランジスタＭＣ１、ＭＣ２、…、ＭＣｎ－１、ＭＣｎは、それぞれ複数のワードラインＷＬに連結可能である。
図４は、本発明の技術的思想による実施形態による半導体装置１００の主構成要素を示す平面図である。図５Ａは、図４のＡ１－Ａ１’線の断面構成及びＡ２－Ａ２’線の断面構成、並びに半導体装置１００の周辺回路領域ＰＥＲＩのうち一部領域の断面構成を示す断面図である。図５Ｂは、図４のＢ－Ｂ’線の断面構成を示す断面図である。図５Ｃは、図５Ａにおいて「ＥＸ１」で表示した局部領域の拡大断面図である。
図４及び図５Ａないし図５Ｃを参照すれば、半導体装置１００は、メモリセル領域ＭＥＣ、連結領域ＣＯＮ及び周辺回路領域ＰＥＲＩを有する基板１０２を含む。基板１０２は、Ｘ－Ｙ平面に沿う水平方向に延長される主面１０２Ｍを有することができる。基板１０２は、Ｓｉ、ＧｅまたはＳｉＧｅを含んでもよい。メモリセル領域ＭＥＣの活性領域ＡＣ上に、メモリセルアレイＭＣＡが形成可能である。
連結領域ＣＯＮは、メモリセル領域ＭＥＣのエッジ側に隣接して配置可能である。メモリセル領域ＭＥＣは、連結領域ＣＯＮを挟んで、周辺回路領域ＰＥＲＩと離隔される。図５Ａには、メモリセル領域ＭＥＣの一側に配置された連結領域ＣＯＮのみが示されているが、メモリセル領域ＭＥＣの第１水平方向（Ｘ方向）の両側にそれぞれ連結領域ＣＯＮが配置されることも可能である。
基板１０２のメモリセル領域ＭＥＣ及び連結領域ＣＯＮ上には、ゲートスタックＧＳが配置されている。ゲートスタックＧＳは、複数のゲートラインＧＬと、複数のゲートラインＧＬに一体に連結された複数の導電性パッド領域１１２とを含む。ゲートスタックＧＳのうち、メモリセル領域ＭＥＣ上に配置された部分は、メモリスタックＳＴを構成することができる。メモリスタックＳＴは、垂直方向（Ｚ方向）に積層された４８個、６４個、９６個、１２８個のゲートラインＧＬを含むが、前記例示したところに限定されるものではない。ゲートスタックＧＳに含まれた複数のゲートラインＧＬは、メモリセル領域ＭＥＣ上に配置され、基板１０２の主面１０２Ｍに平行な水平方向に延長され、垂直方向（Ｚ方向）に互いにオーバーラップされている。複数のゲートラインＧＬは、複数のワードラインＷＬ（ＷＬ１、ＷＬ２、…、ＷＬｎ－１、ＷＬｎ）と、少なくとも１本の接地選択ラインＧＳＬと、少なくとも１本のストリング選択ラインＳＳＬとを含む。図５Ａ及び図５Ｂには、複数のゲートラインＧＬが、２本の接地選択ラインＧＳＬと、２本のストリング選択ラインＳＳＬとを含む場合を示しているが、本発明の技術的思想は、それに限定されるものではない。
ゲートスタックＧＳに含まれた複数の導電性パッド領域１１２は、連結領域ＣＯＮ上に配置され、階段型連結部１１０を構成する。複数の導電性パッド領域１１２それぞれは、複数のゲートラインＧＬのうち選択される１本のゲートラインＧＬと一体に連結可能である。
図４及び図５Ｂに示したように、複数のワードラインカット領域ＷＬＣが、基板１０２の主面１０２Ｍに平行な第１水平方向（Ｘ方向）に延長される。複数のワードラインカット領域ＷＬＣは、第１水平方向（Ｘ方向）に垂直な第２水平方向（Ｙ方向）に、ゲートスタックＧＳの幅を限定することができる。ゲートスタックＧＳは、それぞれ複数のワードラインカット領域ＷＬＣにより一定の間隔で互いに離隔され、反復的に配置可能である。
図５Ｂに示したように、基板１０２には、複数の共通ソース領域１０６が第１水平方向（Ｘ方向）に沿って延長される。例示的な実施形態において、複数の共通ソース領域１０６は、ｎ型不純物が高濃度ドーピングされた不純物領域でもある。複数の共通ソース領域１０６上で、複数の共通ソースラインＣＳＬが、第１水平方向（Ｘ方向）に沿って長く延長される。複数の共通ソースラインＣＳＬは、ゲートスタックＧＳそれぞれの一側で、ワードラインカット領域ＷＬＣの一部を充填するように形成可能である。ワードラインカット領域ＷＬＣ内で、共通ソースラインＣＳＬは、絶縁スペーサ１９２により取り囲まれる。共通ソースラインＣＳＬ及び絶縁スペーサ１９２は、メモリスタックＳＴを貫通するワードラインカット構造物ＷＣＳを構成することができる。
第２水平方向（Ｙ方向）に隣接する２本のストリング選択ラインＳＳＬは、ストリング選択ラインカット領域ＳＳＬＣを挟んで互いに離隔される。ストリング選択ラインカット領域ＳＳＬＣは、絶縁膜１７４でも充填される。絶縁膜１７４は、酸化膜、窒化膜またはそれらの組み合わせから構成してもよい。例示的な実施形態において、ストリング選択ラインカット領域ＳＳＬＣの少なくとも一部は、エアギャップ（air gap）でも充填される。
複数のゲートラインＧＬ及び複数の導電性パッド領域１１２は、それぞれ金属、導電性金属窒化物またはそれらの組み合わせから構成してもよい。例えば、複数のゲートラインＧＬ及び複数の導電性パッド領域１１２は、それぞれタングステン、ニッケル、コバルト、タンタル、タングステン窒化物、チタン窒化物、タンタル窒化物またはそれらの組み合わせから構成されるが、それらに限定されるものではない。
図５Ａ及び図５Ｂに示したように、基板１０２と接地選択ラインＧＳＬとの間、一対の接地選択ラインＧＳＬ、複数のワードラインＷＬ（ＷＬ１、ＷＬ２、…、ＷＬｎ－１、ＷＬｎ）、及び一対のストリング選択ラインＳＳＬそれぞれの間には、絶縁膜１５６が介在されている。基板１０２上の複数の絶縁膜１５６のうち、基板１０２に最も近い絶縁膜１５６は、他の絶縁膜１５６よりもさらに薄い厚みを有することができる。複数の絶縁膜１５６は、シリコン酸化物、シリコン窒化物またはＳｉＯＮから構成してもよい。
メモリセル領域ＭＥＣ上で、複数のチャネル構造物１８０が、複数のゲートラインＧＬ及び複数の絶縁膜１５６を貫通し、垂直方向（Ｚ方向）に長く延長される。複数のチャネル構造物１８０は、第１水平方向（Ｘ方向）及び第２水平方向（Ｙ方向）に沿って、所定の間隔を置いて互いに離隔されて配列可能である。
複数のチャネル構造物１８０は、それぞれゲート誘電膜１８２、チャネル領域１８４、埋め込み絶縁膜１８６及びドレイン領域１８８を含む。チャネル領域１８４は、ドーピングされたポリシリコン、及び／またはドーピングされていないポリシリコンを含む。チャネル領域１８４は、シリンダ状を有することができる。チャネル領域１８４の内部空間は、埋め込み絶縁膜１８６でも充填される。埋め込み絶縁膜１８６は、絶縁物質から構成してもよい。例えば、埋め込み絶縁膜１８６は、シリコン酸化物、シリコン窒化物、ＳｉＯＮまたはそれらの組み合わせから構成してもよい。例示的な実施形態において、埋め込み絶縁膜１８６は省略可能であり、その場合、チャネル領域１８４は、内部空間がないピラー（Pillar）構造を有することができる。ドレイン領域１８８は、不純物がドーピングされたポリシリコン、金属、導電性金属窒化物またはそれらの組み合わせから構成してもよい。ドレイン領域１８８を構成可能な金属の例として、タングステン、ニッケル、コバルト、タンタルなどが挙げられる。
複数のドレイン領域１８８は、中間絶縁膜１８７により互いに絶縁される。中間絶縁膜１８７は、それぞれ酸化膜、窒化膜またはそれらの組み合わせから構成してもよい。
図５Ａ及び図５Ｂにおいて、チャネル構造物１８０がゲート誘電膜１８２を含み、ゲート誘電膜１８２は、チャネル領域１８４に沿って垂直方向（Ｚ方向）に長く延長される形状を有する場合を示しているが、本発明の技術的思想は、それに限定されず、多様な変形及び変更が可能である。
図６Ａは、図５Ａ及び図５Ｂに示したゲート誘電膜１８２をより詳細に説明するための断面図であり、図５Ｂにおいて「ＢＸ」で表示した領域を拡大して示すものである。
図６Ａを参照すれば、ゲート誘電膜１８２は、チャネル領域１８４から順次に形成されたトンネリング誘電膜ＴＤ、電荷保存膜ＣＳ及びブロッキング誘電膜ＢＤを含む構造を有することができる。トンネリング誘電膜ＴＤ、電荷保存膜ＣＳ及びブロッキング誘電膜ＢＤの相対的な厚みは、図６Ａに示したところに限定されず、多様に変形可能である。
トンネリング誘電膜ＴＤは、シリコン酸化物、ハフニウム酸化物、アルミニウム酸化物、ジルコニウム酸化物、タンタル酸化物などを含んでもよい。電荷保存膜ＣＳは、チャネル領域１８４からトンネリング誘電膜ＴＤを通過した電子が保存可能な領域であり、シリコン窒化物、ボロン窒化物、シリコンボロン窒化物、または不純物がドーピングされたポリシリコンを含んでもよい。ブロッキング誘電膜ＢＤは、シリコン酸化物、シリコン窒化物、またはシリコン酸化物よりも誘電率がさらに高い金属酸化物から構成してもよい。前記金属酸化物は、ハフニウム酸化物、アルミニウム酸化物、ジルコニウム酸化物、タンタル酸化物またはそれらの組み合わせから構成してもよい。
図６Ｂないし図６Ｄは、図６Ａに示したゲート誘電膜１８２の代わりに採用可能なゲート誘電膜１８２Ａ、１８２Ｂ、１８２Ｃの例示的な構造を示す断面図である。
例示的な実施形態において、半導体装置１００は、ゲート誘電膜１８２の代わりに、図６Ｂに示したゲート誘電膜１８２Ａを含むこともできる。ゲート誘電膜１８２Ａは、図６Ａに示したゲート誘電膜１８２とほぼ同一の構成を有する。但し、ゲート誘電膜１８２Ａは、ブロッキング誘電膜ＢＤの代わりに、第１ブロッキング誘電膜ＢＤ１及び第２ブロッキング誘電膜ＢＤ２を含む。第１ブロッキング誘電膜ＢＤ１は、チャネル領域１８４と並んで延長され、第２ブロッキング誘電膜ＢＤ２は、ゲートラインＧＬを取り囲むように配置される。第１ブロッキング誘電膜ＢＤ１及び第２ブロッキング誘電膜ＢＤ２は、それぞれシリコン酸化物、シリコン窒化物または金属酸化物から構成してもよい。例えば、第１ブロッキング誘電膜ＢＤ１は、シリコン酸化膜から構成され、第２ブロッキング誘電膜ＢＤ２は、シリコン酸化膜よりも誘電率がさらに高い金属酸化膜から構成される。
他の例示的な実施形態において、半導体装置１００は、ゲート誘電膜１８２の代わりに、図６Ｃに示したゲート誘電膜１８２Ｂを含むこともできる。ゲート誘電膜１８２Ｂは、ゲートラインＧＬのうち、チャネル領域１８４に対面する表面と、絶縁膜１５６に対面する表面とを覆うように形成可能である。ゲート誘電膜１８２Ｂは、チャネル領域１８４から順次に形成されたトンネリング誘電膜ＴＤ、電荷保存膜ＣＳ及びブロッキング誘電膜ＢＤを含んでもよい。
さらに他の例示的な実施形態において、半導体装置１００は、ゲート誘電膜１８２の代わりに、図６Ｄに示したゲート誘電膜１８２Ｃを含むこともできる。ゲート誘電膜１８２Ｃは、ゲートラインＧＬとチャネル領域１８４との間に介在され、ゲートラインＧＬの側壁を覆い、ゲートラインＧＬの底面及び上面は覆っていない。ゲート誘電膜１８２Ｃは、チャネル領域１８４から順次に形成されたトンネリング誘電膜ＴＤ、電荷保存膜ＣＳ及びブロッキング誘電膜ＢＤを含んでもよい。
本発明の技術的思想による実施形態による半導体装置に含まれるゲート誘電膜の構成及び形状は、図６Ａないし図６Ｄに示したゲート誘電膜１８２、１８２Ａ、１８２Ｂ、１８２Ｃにのみ限定されるものではなく、本発明の技術的思想の範囲内で多様な変形及び変更が可能である。
再び図４及び図５Ａないし図５Ｃを参照すれば、連結領域ＣＯＮ上で、階段型連結部１１０を構成する複数の導電性パッド領域１１２は、それぞれ水平方向に基板１０２から遠くなるにつれて、次第に狭くなる幅を有することができる。
例示的な実施形態において、連結領域ＣＯＮ上で、階段型連結部１１０を貫通する複数のダミーチャネル構造物（図示せず）が配置可能である。前記複数のダミーチャネル構造物は、ゲートスタックＧＳそれぞれのエッジ部分と、複数の導電性パッド領域１１２とを支持し、それらの部分が撓んだり折れたりするなど、所望しない構造的変形が発生する問題を防止する役割を行う。
メモリセル領域ＭＥＣにおいて、メモリスタックＳＴの上部には、複数のビットラインＢＬが配置可能である。複数のチャネル構造物１８０と複数のビットラインＢＬとの間には、複数のビットラインコンタクトパッド１９４が介在される。複数のチャネル構造物１８０それぞれのドレイン領域１８８は、ビットラインコンタクトパッド１９４を介して、複数のビットラインＢＬのうち対応する１本のビットラインＢＬに連結可能である。複数のビットラインコンタクトパッド１９４は、上部絶縁膜１９３により互いに絶縁される。複数のビットラインＢＬは、層間絶縁膜１９５により互いに絶縁される。複数のビットラインコンタクトパッド１９４及び複数のビットラインＢＬは、それぞれ金属、金属窒化物またはそれらの組み合わせから構成してもよい。例えば、複数のビットラインコンタクトパッド１９４及び複数のビットラインＢＬは、それぞれタングステン、チタン、タンタル、銅、アルミニウム、チタン窒化物、タンタル窒化物、タングステン窒化物またはそれらの組み合わせから構成してもよい。上部絶縁膜１９３及び層間絶縁膜１９５は、それぞれ酸化膜、窒化膜またはそれらの組み合わせから構成してもよい。
連結領域ＣＯＮ上で、基板１０２と中間絶縁膜１８７との間には、階段型連結部１１０を覆う絶縁膜１１４が配置されている。絶縁膜１１４は、複数の導電性パッド領域１１２を覆うことができる。絶縁膜１１４、中間絶縁膜１８７及び上部絶縁膜１９３は、絶縁構造物ＩＮＳを構成することができる。
連結領域ＣＯＮ上で、階段型連結部１１０の複数の導電性パッド領域１１２上には、垂直方向（Ｚ方向）に長く延長された複数のコンタクト構造物ＣＴＳが配置可能である。複数のコンタクト構造物ＣＴＳと複数の導電性パッド領域１１２との間の複数の連結部分には、複数の金属シリサイド膜１１８が介在される。
複数のコンタクト構造物ＣＴＳは、それぞれ垂直方向（Ｚ方向）に長く延長されたコンタクトプラグ１１６と、コンタクトプラグ１１６を取り囲む絶縁プラグ１１５とを含む。複数のコンタクト構造物ＣＴＳそれぞれのコンタクトプラグ１１６は、複数の金属シリサイド膜１１８を介して、階段型連結部１１０の導電性パッド領域１１２に連結可能である。
図５Ｃにより詳細に示すように、金属シリサイド膜１１８及びコンタクト構造物ＣＴＳは、導電性パッド領域１１２の上面の垂直レベルよりもさらに低い垂直レベルまで、導電性パッド領域１１２の内部に延長され、金属シリサイド膜１１８の最低面は、導電性パッド領域１１２の底面から離隔されている。本明細書で使用される用語「垂直レベル」は、基板１０２の上面から垂直方向（Ｚ方向または－Ｚ方向）に沿う距離を意味する。金属シリサイド膜１１８の最上面の垂直レベルは、導電性パッド領域１１２の上面の垂直レベルとほぼ同一である。金属シリサイド膜１１８は、導電性パッド領域１１２の上面の垂直レベルと同一であるか、あるいはそれよりもさらに低い垂直レベルで、コンタクト構造物ＣＴＳの下端部を取り囲むことができる。金属シリサイド膜１１８は、導電性パッド領域１１２の上面の垂直レベルよりもさらに低い垂直レベルで、コンタクト構造物ＣＴＳのコンタクトプラグ１１６に接することができる。絶縁プラグ１１５は、コンタクトプラグ１１６の下端部と金属シリサイド膜１１８との間に介在される部分を含んでもよい。
図５Ａに示したように、複数のコンタクト構造物ＣＴＳは、それぞれ複数の導電性パッド領域１１２に接する金属シリサイド膜１１８から、絶縁膜１１４、中間絶縁膜１８７及び上部絶縁膜１９３から構成される絶縁構造物ＩＮＳを貫通し、メモリスタックＳＴよりも高い第１垂直レベルＬＶ１まで、基板１０２から遠くなる方向に延長される。複数の導電性パッド領域１１２のうち、基板１０２から最も遠い導電性パッド領域１１２に連結されるコンタクト構造物ＣＴＳは、導電性パッド領域１１２から、絶縁膜１５６、中間絶縁膜１８７及び上部絶縁膜１９３を貫通し、第１垂直レベルＬＶ１まで延長される。
連結領域ＣＯＮ上で、複数のコンタクト構造物ＣＴＳ上には、複数の配線層ＭＬが配置可能である。複数の配線層ＭＬは、メモリセル領域ＭＥＣ上に配置された複数のビットラインＢＬと同一レベルに形成可能である。複数の配線層ＭＬは、それぞれ第１垂直レベルＬＶ１でコンタクト構造物ＣＴＳのコンタクトプラグ１１６に連結可能である。複数の配線層ＭＬは、それぞれ複数のコンタクトプラグ１１６のうち選択される１つのコンタクトプラグ１１６を介して、複数の導電性パッド領域１１２のうち選択される１つの導電性パッド領域１１２に電気的に連結可能に構成される。複数の配線層ＭＬは、メモリスタックＳＴと垂直にオーバーラップされる部分を含まないこともある。連結領域ＣＯＮ上で、複数の配線層ＭＬは、層間絶縁膜１９５により互いに絶縁される。
複数のコンタクトプラグ１１６及び複数の配線層ＭＬは、それぞれタングステン、チタン、タンタル、銅、アルミニウム、チタン窒化物、タンタル窒化物、タングステン窒化物またはそれらの組み合わせから構成してもよい。複数の絶縁プラグ１１５は、シリコン窒化膜、シリコン酸化膜またはそれらの組み合わせから構成してもよい。
一部の実施形態において、複数の金属シリサイド膜１１８に含まれた第１金属と、複数のコンタクトプラグ１１６に含まれた第２金属とは、同一金属でもある。他の一部の実施形態において、複数の金属シリサイド膜１１８に含まれた第１金属と、複数のコンタクトプラグ１１６に含まれた第２金属とは、互いに異なる金属でもある。
例示的な実施形態において、金属シリサイド膜１１８は、窒素（Ｎ）及び酸素（Ｏ）のうち選択される少なくとも１つの元素をさらに含んでもよい。例えば、金属シリサイド膜１１８は、ＷＳｉ、ＷＳｉＮ、ＷＳｉＯまたはそれらの組み合わせから構成してもよい。本明細書で使用される用語「ＷＳｉ」、「ＷＳｉＮ」及び「ＷＳｉＯ」は、それぞれの用語に含まれた元素から構成される材料を意味するものであり、化学量論的関係を表す化学式ではない。
周辺回路領域ＰＥＲＩ上には、複数の回路ＣＴが形成可能である。複数の回路ＣＴは、基板１０２の垂直レベルと同一であるか、あるいはそれよりもさらに高い垂直レベルに形成可能である。複数の回路ＣＴは、図１を参照して説明した周辺回路３０に含まれたロウデコーダ３２、ページバッファ３４、データ入出力回路３６、制御ロジック３８及び共通ソースラインドライバ３９のうち少なくとも一部を含む。
基板１０２の周辺回路領域ＰＥＲＩには、周辺活性領域ＰＡＣを定義する素子分離膜１０３が形成可能である。周辺活性領域ＰＡＣ上には、周辺トランジスタＴＲが形成可能である。周辺トランジスタＴＲは、周辺回路領域ＰＥＲＩ上に形成された複数の回路ＣＴのうち一部を構成することができる。周辺トランジスタＴＲは、連結領域ＣＯＮに配置される配線構造物を介して、メモリセル領域ＭＥＣと電気的に連結可能に構成される。周辺トランジスタＴＲは、周辺ゲートＰＧと、周辺ゲートＰＧの両側で、周辺活性領域ＰＡＣ内に形成された周辺ソース／ドレイン領域ＰＳＤとを含む。例示的な実施形態において、周辺回路領域ＰＥＲＩ上には、抵抗、キャパシタのような単位素子がさらに配置されてもよい。
周辺回路領域ＰＥＲＩ上には、複数の周辺コンタクト構造物ＰＴＳが配置可能である。複数の周辺コンタクト構造物ＰＴＳは、周辺トランジスタＴＲから絶縁膜１１４を貫通し、第１垂直レベルＬＶ１まで垂直方向（Ｙ方向）に延長される。
周辺コンタクト構造物ＰＴＳは、それぞれ垂直方向（Ｚ方向）に長く延長された周辺コンタクトプラグＰ１１６と、周辺コンタクトプラグＰ１１６を取り囲む周辺絶縁プラグＰ１１５とを含む。
複数の周辺コンタクトプラグＰ１１６上には、複数の周辺配線層ＰＭＬが配置可能である。複数の周辺配線層ＰＭＬは、連結領域ＣＯＮに形成された複数の配線層ＭＬのレベルと同一レベルである第１垂直レベルＬＶ１で、水平方向に沿って長く延長される。複数の周辺配線層ＰＭＬは、それぞれ複数の周辺コンタクトプラグＰ１１６のうちいずれか１つを介して、周辺ゲートＰＧ及び周辺ソース／ドレイン領域ＰＳＤのうちいずれか１つに連結可能である。複数の周辺配線層ＰＭＬのうち少なくとも一部は、周辺回路領域ＰＥＲＩ上に配置される他の回路または配線に連結されるように構成可能である。複数の周辺配線層ＰＭＬは、層間絶縁膜１９５により互いに絶縁される。
複数の周辺コンタクトプラグＰ１１６及び複数の周辺配線層ＰＭＬは、それぞれタングステン、チタン、タンタル、銅、アルミニウム、チタン窒化物、タンタル窒化物、タングステン窒化物またはそれらの組み合わせから構成してもよい。複数の周辺絶縁プラグＰ１１５は、シリコン窒化膜、シリコン酸化膜またはそれらの組み合わせから構成してもよい。
図７Ａないし図７Ｃは、それぞれ本発明の技術的思想による、他の実施形態による半導体装置の変形例を説明するための断面図である。図７Ａないし図７Ｃには、それぞれ図５Ａにおいて「ＥＸ１」で表示した局部領域に対応する部分の拡大された断面構成が示されている。図７Ａないし図７Ｃにおいて、図４及び図５Ａないし図５Ｃと同一参照符号は、同一部材を表し、ここでは、それらについての詳細な説明を省略する。
図７Ａを参照すれば、半導体装置２００Ａは、図４及び図５Ａないし図５Ｃを参照して説明した半導体装置１００とほぼ同一の構成を有する。但し、半導体装置２００Ａは、導電性パッド領域１１２上で垂直方向（Ｚ方向）に長く延長されたコンタクト構造物ＣＴＳＡと、コンタクト構造物ＣＴＳＡと導電性パッド領域１１２との連結部分に形成された金属シリサイド膜１１８Ａとを含む。
コンタクト構造物ＣＴＳＡは、垂直方向（Ｚ方向）に長く延長されたコンタクトプラグ１１６Ａと、コンタクトプラグ１１６Ａを取り囲む絶縁プラグ１１５Ａとを含む。コンタクトプラグ１１６Ａは、金属シリサイド膜１１８Ａを介して導電性パッド領域１１２に連結可能である。
コンタクト構造物ＣＴＳＡは、導電性パッド領域１１２の上面の垂直レベルよりもさらに低い垂直レベルまで、導電性パッド領域１１２の内部に延長され、金属シリサイド膜１１８Ａは、導電性パッド領域１１２の上面及び底面から離隔されている。したがって、金属シリサイド膜１１８Ａの最低面は、導電性パッド領域１１２の底面から離隔された位置にある。金属シリサイド膜１１８Ａの最上面の垂直レベルは、導電性パッド領域１１２の上面の垂直レベルよりもさらに低く、金属シリサイド膜１１８Ａの最低面の垂直レベルは、導電性パッド領域１１２の底面の垂直レベルよりもさらに高い。金属シリサイド膜１１８Ａは、導電性パッド領域１１２の上面の垂直レベルよりもさらに低い垂直レベルで、コンタクトプラグ１１６Ａの底面に接することができる。
水平方向（例えば、Ｘ方向）で、金属シリサイド膜１１８Ａの幅Ｗ２は、コンタクト構造物ＣＴＳＡの幅Ｗ１よりもさらに狭い。垂直方向（Ｚ方向）で、金属シリサイド膜１１８Ａの高さは、導電性パッド領域１１２の高さよりもさらに低い。
図７Ｂを参照すれば、半導体装置２００Ｂは、図４及び図５Ａないし図５Ｃを参照して説明した半導体装置１００とほぼ同一の構成を有する。但し、半導体装置２００Ｂは、導電性パッド領域１１２上で垂直方向（Ｚ方向）に長く延長されたコンタクト構造物ＣＴＳＢと、コンタクト構造物ＣＴＳＢと導電性パッド領域１１２との連結部分に形成された金属シリサイド膜１１８Ｂとを含む。
コンタクト構造物ＣＴＳＢは、垂直方向（Ｚ方向）に長く延長されたコンタクトプラグ１１６Ｂと、コンタクトプラグ１１６Ｂを取り囲む絶縁プラグ１１５Ｂとを含む。コンタクトプラグ１１６Ｂは、金属シリサイド膜１１８Ｂを介して導電性パッド領域１１２に連結可能である。
コンタクト構造物ＣＴＳＢ及び金属シリサイド膜１１８Ｂは、導電性パッド領域１１２の上面の垂直レベルよりもさらに低い垂直レベルまで、導電性パッド領域１１２の内部に延長される。導電性パッド領域１１２の上面から、コンタクト構造物ＣＴＳＢの最低面までの垂直距離ＤＲ２は、導電性パッド領域１１２の垂直方向（Ｚ方向）の厚みよりもさらに短い。金属シリサイド膜１１８Ｂは、導電性パッド領域１１２の上面及び底面に接することができる。金属シリサイド膜１１８Ｂの最上面の垂直レベルは、導電性パッド領域１１２の上面の垂直レベルとほぼ同一または類似しており、金属シリサイド膜１１８Ｂの最低面の垂直レベルは、導電性パッド領域１１２の底面の垂直レベルとほぼ同一または類似している。したがって、垂直方向（Ｚ方向）で、金属シリサイド膜１１８Ｂの高さは、導電性パッド領域１１２の高さとほぼ同一または類似している。金属シリサイド膜１１８Ｂは、導電性パッド領域１１２の上面及び底面に接することができる。
金属シリサイド膜１１８Ｂは、導電性パッド領域１１２の上面の垂直レベルよりもさらに低い垂直レベルで、コンタクトプラグ１１６Ｂの底面に接することができる。絶縁プラグ１１５Ｂは、コンタクトプラグ１１６Ｂの下端部と金属シリサイド膜１１８Ｂとの間に介在される部分を含んでもよい。
図７Ｃを参照すれば、半導体装置２００Ｃは、図４及び図５Ａないし図５Ｃを参照して説明した半導体装置１００とほぼ同一の構成を有する。但し、半導体装置２００Ｃは、導電性パッド領域１１２上で垂直方向（Ｚ方向）に長く延長されたコンタクト構造物ＣＴＳＣと、コンタクト構造物ＣＴＳＣと導電性パッド領域１１２との連結部分に形成された金属シリサイド膜１１８Ｃとを含む。
コンタクト構造物ＣＴＳＣは、垂直方向（Ｚ方向）に長く延長されたコンタクトプラグ１１６Ｃと、コンタクトプラグ１１６Ｃを取り囲む絶縁プラグ１１５Ｃとを含む。コンタクトプラグ１１６Ｃは、金属シリサイド膜１１８Ｃを介して導電性パッド領域１１２に連結可能である。
金属シリサイド膜１１８Ｃは、導電性パッド領域１１２の上面の垂直レベルよりもさらに低い垂直レベルまで、導電性パッド領域１１２の内部に延長される。コンタクト構造物ＣＴＳＣは、導電性パッド領域１１２から垂直方向（Ｚ方向）に離隔される。導電性パッド領域１１２の上面の垂直レベルＬＶ２１は、コンタクト構造物ＣＴＳＣを構成するコンタクトプラグ１１６Ｃの底面の垂直レベルＬＶ２２よりもさらに低い。
垂直方向（Ｚ方向）で、金属シリサイド膜１１８Ｃの最低面は、導電性パッド領域１１２の最上面よりもさらに低いレベルにあり、金属シリサイド膜１１８Ｃの最上面は、導電性パッド領域１１２の最上面よりもさらに高いレベルにある。金属シリサイド膜１１８Ｃの最低面の垂直レベルは、導電性パッド領域１１２の底面の垂直レベルよりもさらに高い。金属シリサイド膜１１８Ｃは、導電性パッド領域１１２の上面の垂直レベルよりもさらに高い垂直レベルで、コンタクトプラグ１１６Ｃの底面に接することができる。金属シリサイド膜１１８Ｃは、導電性パッド領域１１２の上面に接することができる。
図８Ａは、本発明の技術的思想による、さらに他の実施形態による半導体装置の変形例を説明するための断面図であり、図８Ｂの（Ａ）は、図８Ａにおいて「ＥＸ３１」で表示した局部領域の拡大断面図であり、図８Ｂの（Ｂ）は、図８Ａにおいて「ＥＸ３２」で表示した局部領域の拡大断面図である。図８Ａ及び図８Ｂにおいて、図４及び図５Ａないし図５Ｃと同一参照符号は、同一部材を表し、ここでは、それらについての詳細な説明を省略する。
図８Ａ及び図８Ｂを参照すれば、半導体装置３００は、図４及び図５Ａないし図５Ｃを参照して説明した半導体装置１００とほぼ同一の構成を有する。但し、半導体装置３００において、複数の導電性パッド領域１１２のうち、基板１０２から最も遠い最上側の導電性パッド領域１１２を含む少なくとも１つの導電性パッド領域１１２と、前記少なくとも１つの導電性パッド領域１１２に連結されるように構成された少なくとも１つのコンタクト構造物ＣＴＳとの間には、金属シリサイド膜１１８が介在されていない。
複数の導電性パッド領域１１２のうち、基板１０２から最も遠い最上側の導電性パッド領域１１２を含む少なくとも１つの導電性パッド領域１１２上には、金属シリサイド膜１１８が配置されないこともある。前記最上側の導電性パッド領域１１２を含む少なくとも１つの導電性パッド領域１１２は、複数のコンタクト構造物ＣＴＳのうち、前記少なくとも１つの導電性パッド領域１１２に連結されるように構成されたコンタクト構造物ＣＴＳに直接接することができる。
半導体装置３００において、複数の導電性パッド領域１１２のうち、金属シリサイド膜１１８を挟んで、コンタクト構造物ＣＴＳと対面する導電性パッド領域１１２は、前記最上側の導電性パッド領域１１２よりもさらに低い垂直レベルに配置されたものでもある。したがって、複数の導電性パッド領域１１２のうち、金属シリサイド膜１１８を挟んで、コンタクト構造物ＣＴＳと対面する導電性パッド領域１１２から、基板１０２までの垂直距離（すなわち、Ｚ方向距離）は、前記最上側の導電性パッド領域１１２から、基板１０２までの垂直距離よりもさらに短い。
図９は、本発明の技術的思想による、さらに他の実施形態による半導体装置を説明するための断面図である。図９において、図４及び図５Ａないし図５Ｃと同一参照符号は、同一部材を表し、ここでは、それらについての詳細な説明を省略する。
図９を参照すれば、半導体装置４００は、メモリセル領域ＭＥＣの活性領域ＡＣ上に形成されたメモリセルアレイＭＣＡ４を含む。メモリセルアレイＭＣＡ４は、基板１０２上で垂直方向（Ｚ方向）にオーバーラップされるように配置された下部メモリスタックＳＴＡ及び上部メモリスタックＳＴＢを含む。上部メモリスタックＳＴＢは、下部メモリスタックＳＴＡを挟んで、基板１０２から離隔されている。
基板１０２のメモリセル領域ＭＥＣ及び連結領域ＣＯＮ上には、下部ゲートスタックＧＳＡが配置されている。下部ゲートスタックＧＳＡは、複数の下部ゲートラインＧＬ１と、複数の下部ゲートラインＧＬ１に一体に連結された複数の導電性パッド領域１１２とを含む。下部ゲートスタックＧＳＡのうち、メモリセル領域ＭＥＣ上に配置された部分は、下部メモリスタックＳＴＡを構成することができる。複数の導電性パッド領域１１２は、連結領域ＣＯＮ上に配置され、階段型下部連結部１１０を構成することができる。
下部ゲートスタックＧＳＡ上には、上部ゲートスタックＧＳＢが配置されている。上部ゲートスタックＧＳＢは、複数の上部ゲートラインＧＬ２と、複数の上部ゲートラインＧＬ２に一体に連結された複数の導電性パッド領域１２２とを含む。上部ゲートスタックＧＳＢのうち、メモリセル領域ＭＥＣ上に配置された部分は、上部メモリスタックＳＴＢを構成することができる。複数の導電性パッド領域１２２は、連結領域ＣＯＮ上に配置され、階段型上部連結部１２０を構成することができる。
下部メモリスタックＳＴＡは、垂直方向（Ｚ方向）に互いにオーバーラップされるように積層された４８本、６４本または９６本の下部ゲートラインＧＬ１を含み、上部メモリスタックＳＴＢは、垂直方向（Ｚ方向）に互いにオーバーラップされるように積層された４８本、６４本または９６本の上部ゲートラインＧＬ２を含むが、前記例示したところに限定されるものではない。例示的な実施形態において、複数の下部ゲートラインＧＬ１の本数と、複数の上部ゲートラインＧＬ２の本数との和は、少なくとも１２８でもある。
複数の下部ゲートラインＧＬ１及び複数の上部ゲートラインＧＬ２は、複数のワードラインＷＬ（ＷＬ１、ＷＬ２、…、ＷＬｎ－１、ＷＬｎ）と、少なくとも１本の接地選択ラインＧＳＬと、少なくとも１本のストリング選択ラインＳＳＬとを含む。図９には、複数の下部ゲートラインＧＬ１及び複数の上部ゲートラインＧＬ２に、２本の接地選択ラインＧＳＬと、２本のストリング選択ラインＳＳＬとが含まれた場合を示しているが、本発明の技術的思想は、それに限定されるものではない。複数の下部ゲートラインＧＬ１及び複数の上部ゲートラインＧＬ２についてのより詳細な構成は、図５Ａ及び図５Ｂを参照してゲートラインＧＬについて説明した通りである。
基板１０２と接地選択ラインＧＳＬとの間、一対の接地選択ラインＧＳＬ、複数のワードラインＷＬ（ＷＬ１、ＷＬ２、…、ＷＬｎ－１、ＷＬｎ）、及び一対のストリング選択ラインＳＳＬそれぞれの間には、絶縁膜１５６Ａ、１５６Ｂが介在されている。基板１０２上の複数の絶縁膜１５６Ａ、１５６Ｂは、下部メモリスタックＳＴＡを構成する複数の絶縁膜１５６Ａと、上部メモリスタックＳＴＢを構成する複数の絶縁膜１５６Ｂとを含む。下部メモリスタックＳＴＡを構成する複数の絶縁膜１５６Ａのうち、基板１０２に最も近い絶縁膜１５６Ａは、他の絶縁膜１５６Ａよりもさらに薄い厚みを有することができる。上部メモリスタックＳＴＢを構成する複数の絶縁膜１５６Ｂのうち、基板１０２から最も遠い絶縁膜１５６Ｂは、一対のストリング選択ラインＳＳＬのうち、基板１０２から最も遠いストリング選択ラインＳＳＬの上面を覆うことができる。複数の絶縁膜１５６Ａ、１５６Ｂは、シリコン酸化物、シリコン窒化物またはＳｉＯＮから構成してもよい。
下部メモリスタックＳＴＡと上部メモリスタックＳＴＢとの間には、層間絶縁膜１３０及び分離絶縁膜１４０が介在される。層間絶縁膜１３０及び分離絶縁膜１４０は、それぞれシリコン酸化膜から構成してもよい。
メモリセル領域ＭＥＣ上で、複数のチャネル構造物１８０Ａ、１８０Ｂが、複数の下部ゲートラインＧＬ１、複数の絶縁膜１５６Ａ、層間絶縁膜１３０、分離絶縁膜１４０、複数の上部ゲートラインＧＬ２、及び複数の絶縁膜１５６Ｂを貫通し、垂直方向（Ｚ方向）に延長される。複数のチャネル構造物１８０Ａ、１８０Ｂは、Ｘ方向及びＹ方向に沿って、所定の間隔を置いて互いに離隔されて配列可能である。
複数のチャネル構造物１８０Ａ、１８０Ｂは、それぞれ複数の下部ゲートラインＧＬ１を貫通する下部チャネル構造物１８０Ａと、複数の上部ゲートラインＧＬ２を貫通する上部チャネル構造物１８０Ｂとを含む。下部チャネル構造物１８０Ａ及び上部チャネル構造物１８０Ｂは、それぞれゲート誘電膜１８２、チャネル領域１８４、埋め込み絶縁膜１８６及びドレイン領域１８８を含む。
複数の下部チャネル構造物１８０Ａを構成する複数のドレイン領域１８８は、下部中間絶縁膜１８７Ａにより互いに絶縁され、複数の上部チャネル構造物１８０Ｂを構成する複数のドレイン領域１８８は、上部中間絶縁膜１８７Ｂにより互いに絶縁される。下部中間絶縁膜１８７Ａ及び上部中間絶縁膜１８７Ｂは、それぞれ酸化膜、窒化膜またはそれらの組み合わせから構成してもよい。上部チャネル構造物１８０Ｂの底面は、下部チャネル構造物１８０Ａの上面に接することができる。水平方向で、上部チャネル構造物１８０Ｂの底面の幅は、下部チャネル構造物１８０Ａの上面の幅よりもさらに狭い。複数の下部チャネル構造物１８０Ａ及び複数の上部チャネル構造物１８０Ｂについてのより詳細な構成は、図４、図５Ａ及び図５Ｂを参照して複数のチャネル構造物１８０について説明した通りである。
連結領域ＣＯＮ上で、階段型下部連結部１１０を構成する複数の導電性パッド領域１１２と、階段型上部連結部１２０を構成する複数の導電性パッド領域１２２とは、それぞれ水平方向に基板１０２から遠くなるにつれて、次第に狭くなる幅を有することができる。
例示的な実施形態において、連結領域ＣＯＮ上で、階段型下部連結部１１０及び階段型上部連結部１２０を貫通する複数のダミーチャネル構造物（図示せず）が配置可能である。前記複数のダミーチャネル構造物は、複数の下部ゲートラインＧＬ１及び複数の上部ゲートラインＧＬ２それぞれのエッジ部分と、複数の導電性パッド領域１１２及び複数の導電性パッド領域１２２とを支持し、それらの部分が撓んだり折れたりするなど、所望しない構造的変形が発生する問題を防止する役割を行う。
メモリセル領域ＭＥＣで、上部メモリスタックＳＴＢの上部には、複数のビットラインＢＬが配置可能である。複数の上部チャネル構造物１８０Ｂと複数のビットラインＢＬとの間には、複数のビットラインコンタクトパッド１９４が介在される。複数の上部チャネル構造物１８０Ｂそれぞれのドレイン領域１８８は、ビットラインコンタクトパッド１９４を介して、複数のビットラインＢＬのうち対応する１本のビットラインＢＬに連結可能である。連結領域ＣＯＮ上で、基板１０２と下部中間絶縁膜１８７Ａとの間には、階段型下部連結部１１０を覆う絶縁膜１１４が配置可能である。絶縁膜１１４は、複数の導電性パッド領域１１２及び絶縁膜１５６Ａを覆うことができる。
連結領域ＣＯＮ上で、分離絶縁膜１４０と上部中間絶縁膜１８７Ｂとの間には、階段型上部連結部１２０を覆う上部絶縁膜１２４が配置可能である。上部絶縁膜１２４は、複数の導電性パッド領域１２２及び絶縁膜１５６Ｂを覆うことができる。
連結領域ＣＯＮ上で、階段型下部連結部１１０を構成する複数の導電性パッド領域１１２と、階段型上部連結部１２０を構成する複数の導電性パッド領域１２２上には、垂直方向（Ｚ方向）に長く延長された複数のコンタクト構造物ＣＴＳが配置可能である。複数のコンタクト構造物ＣＴＳと複数の導電性パッド領域１１２との間、及び複数のコンタクト構造物ＣＴＳと複数の導電性パッド領域１２２との間には、それぞれ金属シリサイド膜１１８が介在される。複数のコンタクト構造物ＣＴＳは、それぞれ垂直方向（Ｚ方向）に長く延長されたコンタクトプラグ１１６と、コンタクトプラグ１１６を取り囲む絶縁プラグ１１５とを含む。複数のコンタクト構造物ＣＴＳそれぞれのコンタクトプラグ１１６は、複数の金属シリサイド膜１１８を介して、複数の導電性パッド領域１１２、１２２に連結可能である。複数の導電性パッド領域１１２、１２２と、複数の金属シリサイド膜１１８と、複数のコンタクト構造物ＣＴＳとの相互間の連結部分についてのより詳細な構成及び多様な変形例は、図５Ａないし図５Ｃ、及び図７Ａないし図７Ｃを参照して、金属シリサイド膜１１８、１１８Ａ、１１８Ｂ、１１８Ｃと、導電性パッド領域１１２と、コンタクト構造物ＣＴＳ、ＣＴＳＡ、ＣＴＳＢ、ＣＴＳＣとの相互間の連結部分について説明した通りである。
他の例示的な実施形態において、図８Ａ及び図８Ｂを参照して説明したように、半導体装置４００において、複数の導電性パッド領域１１２、１２２のうち、基板１０２から最も遠い最上側の導電性パッド領域１２２を含む少なくとも１つの導電性パッド領域と、前記少なくとも１つの導電性パッド領域に連結されるように構成された少なくとも１つのコンタクト構造物ＣＴＳとの連結部分には、金属シリサイド膜１１８がないこともある。
複数のコンタクト構造物ＣＴＳのうち、階段型下部連結部１１０の複数の導電性パッド領域１１２に連結されるように構成された複数のコンタクト構造物ＣＴＳは、それぞれ導電性パッド領域１１２から、絶縁膜１１４及び下部中間絶縁膜１８７Ａを貫通し、下部メモリスタックＳＴＡよりも高く、上部メモリスタックＳＴＢよりも低い第１垂直レベルＬＶ４１まで、基板１０２から遠くなる方向に延長される。複数の導電性パッド領域１１２のうち、基板１０２から最も遠い導電性パッド領域１１２に連結されるように構成されたコンタクト構造物ＣＴＳは、導電性パッド領域１１２から、絶縁膜１５６Ａ及び下部中間絶縁膜１８７Ａを貫通し、第１垂直レベルＬＶ４１まで延長される。
複数の下部コンタクトプラグ１１６上には、複数の下部配線層ＭＡが形成可能である。複数の下部配線層ＭＡは、複数のコンタクト構造物ＣＴＳに連結され、第１垂直レベルＬＶ４１に沿って水平方向に長く延長される。複数の下部配線層ＭＡは、複数のコンタクト構造物ＣＴＳを介して、複数の下部ゲートラインＧＬ１のうち選択される少なくとも１本の下部ゲートラインＧＬ１に電気的に連結可能に構成される。連結領域ＣＯＮ上で、複数の下部配線層ＭＡは、層間絶縁膜１３０により互いに絶縁される。
複数のコンタクト構造物ＣＴＳのうち、階段型上部連結部１２０の複数の導電性パッド領域１２２に連結されるように構成された複数のコンタクト構造物ＣＴＳは、それぞれ導電性パッド領域１２２から、上部絶縁膜１２４、上部中間絶縁膜１８７Ｂ及び絶縁膜１９３を貫通し、上部メモリスタックＳＴＢよりも高い第２垂直レベルＬＶ４２まで、基板１０２から遠くなる方向に延長される。複数の導電性パッド領域１２２のうち、基板１０２から最も遠い導電性パッド領域１２２に連結されるように構成されたコンタクト構造物ＣＴＳは、導電性パッド領域１２２から、絶縁膜１５６Ｂ、上部中間絶縁膜１８７Ｂ及び絶縁膜１９３を貫通し、第２垂直レベルＬＶ４２まで延長される。第２垂直レベルＬＶ４２は、上部メモリスタックＳＴＢを貫通する複数の上部チャネル構造物１８０Ｂの最上面レベルよりもさらに高いレベルでもある。
複数の導電性パッド領域１２２に連結されるように構成された複数のコンタクト構造物ＣＴＳ上には、複数の上部配線層ＭＢが形成可能である。複数の上部配線層ＭＢは、複数のコンタクト構造物ＣＴＳに連結され、第２垂直レベルＬＶ４２に沿って水平方向に長く延長される。複数の上部配線層ＭＢは、複数のコンタクト構造物ＣＴＳ及び金属シリサイド膜１１８を介して、複数の上部ゲートラインＧＬ２のうち選択される少なくとも１本の上部ゲートラインＧＬ２に電気的に連結可能に構成される。連結領域ＣＯＮ上に配置された複数の上部配線層ＭＢは、メモリセル領域ＭＥＣ上に配置された複数のビットラインＢＬと同一レベルに形成可能である。連結領域ＣＯＮ上で、複数の上部配線層ＭＢは、上部層間絶縁膜１９５により互いに絶縁される。
他の例示的な実施形態において、図９に示したところと異なり、複数のコンタクト構造物ＣＴＳのうち、階段型下部連結部１１０の複数の導電性パッド領域１１２に連結されるように構成された複数のコンタクト構造物ＣＴＳは、それぞれ導電性パッド領域１１２から、絶縁膜１１４、下部中間絶縁膜１８７Ａ、層間絶縁膜１３０、分離絶縁膜１４０、上部絶縁膜１２４、上部中間絶縁膜１８７Ｂ及び絶縁膜１９３を貫通し、第２垂直レベルＬＶ４２まで、基板１０２から遠くなる方向に延長される。その場合、複数の上部配線層ＭＢは、複数のコンタクト構造物ＣＴＳ及び金属シリサイド膜１１８を介して、複数の下部ゲートラインＧＬ１のうち選択される少なくとも１本の下部ゲートラインＧＬ１に電気的に連結可能に構成され、複数の下部配線層ＭＡは省略可能である。
複数のコンタクト構造物ＣＴＳ、複数の下部配線層ＭＡ、及び複数の上部配線層ＭＢは、それぞれタングステン、チタン、タンタル、銅、アルミニウム、チタン窒化物、タンタル窒化物、タングステン窒化物またはそれらの組み合わせから構成してもよい。
周辺回路領域ＰＥＲＩ上には、複数の回路ＣＴ４が形成可能である。複数の回路ＣＴ４は、基板１０２のレベルと同一であるか、あるいはそれよりもさらに高いレベルに形成可能である。複数の回路ＣＴ４についてのより詳細な構成は、図５Ａを参照して複数の回路ＣＴについて説明した通りである。
周辺回路領域ＰＥＲＩ上には、複数の下部周辺コンタクト構造物ＰＴＳ１が配置可能である。複数の下部周辺コンタクト構造物ＰＴＳ１は、周辺トランジスタＴＲから絶縁膜１１４を貫通し、第１垂直レベルＬＶ４１まで垂直方向（Ｚ方向）に延長される。複数の下部周辺コンタクト構造物ＰＴＳ１は、それぞれ垂直方向（Ｚ方向）に長く延長された周辺コンタクトプラグＰ１１６と、周辺コンタクトプラグＰ１１６を取り囲む周辺絶縁プラグＰ１１５とを含む。
複数の下部周辺コンタクト構造物ＰＴＳ１上には、複数の下部周辺コンタクト構造物ＰＴＳ１に連結される複数の下部周辺配線層ＰＭＡが配置可能である。複数の下部周辺配線層ＰＭＡは、第１垂直レベルＬＶ４１で水平方向に沿って長く延長される。複数の下部周辺配線層ＰＭＡは、それぞれ複数の下部周辺コンタクト構造物ＰＴＳ１のうちいずれか１つを介して、周辺ゲートＰＧ及び周辺ソース／ドレイン領域ＰＳＤのうちいずれか１つに連結可能である。複数の下部周辺配線層ＰＭＡのうち少なくとも一部は、周辺回路領域ＰＥＲＩ上に配置される他の回路または配線に連結されるように構成可能である。複数の下部周辺配線層ＰＭＡは、層間絶縁膜１３０により互いに絶縁される。
複数の下部周辺配線層ＰＭＡ上には、複数の下部周辺配線層ＰＭＡに連結される複数の上部周辺コンタクト構造物ＰＴＳ２が配置可能である。複数の上部周辺コンタクト構造物ＰＴＳ２は、複数の下部周辺配線層ＰＭＡから、分離絶縁膜１４０及び上部絶縁膜１２４を貫通し、第２垂直レベルＬＶ４２まで延長される。複数の上部周辺コンタクト構造物ＰＴＳ２は、それぞれ垂直方向（Ｚ方向）に長く延長された周辺コンタクトプラグＰ１１６と、周辺コンタクトプラグＰ１１６を取り囲む周辺絶縁プラグＰ１１５とを含む。
複数の上部周辺コンタクト構造物ＰＴＳ２上には、複数の上部周辺コンタクト構造物ＰＴＳ２に連結される複数の上部周辺配線層ＰＭＢが配置可能である。複数の上部周辺配線層ＰＭＢは、連結領域ＣＯＮ上に形成された複数の上部配線層ＭＢのレベルと同一レベルである第２垂直レベルＬＶ４２で、水平方向に沿って長く延長される。複数の上部周辺配線層ＰＭＢは、それぞれ周辺回路領域ＰＥＲＩ上に配置される他の回路または配線に連結されるように構成可能である。複数の上部周辺配線層ＰＭＢは、層間絶縁膜１９５により互いに絶縁される。
複数の下部周辺配線層ＰＭＡ及び複数の上部周辺配線層ＰＭＢは、それぞれタングステン、チタン、タンタル、銅、アルミニウム、チタン窒化物、タンタル窒化物、タングステン窒化物またはそれらの組み合わせから構成してもよい。
図１０は、本発明の技術的思想による、さらに他の実施形態による半導体装置を説明するための断面図である。
図１０を参照すれば、半導体装置５００Ａは、図４及び図５Ａないし図５Ｃを参照して説明した半導体装置１００とほぼ同一の構成を有する。但し、半導体装置５００Ａは、基板１０２のレベルよりも低いレベルに形成された周辺回路領域ＰＥＲＩ５を含む。
メモリセル領域ＭＥＣ及び連結領域ＣＯＮは、周辺回路領域ＰＥＲＩ５と垂直にオーバーラップされるように配置可能である。連結領域ＣＯＮ上で、階段型連結部１１０の複数の導電性パッド領域１１２上には、垂直方向（Ｚ方向）に長く延長された複数のコンタクト構造物ＣＴＳが配置可能である。複数のコンタクト構造物ＣＴＳと複数の導電性パッド領域１１２との間の複数の連結部分には、複数の金属シリサイド膜１１８が介在される。
周辺回路領域ＰＥＲＩ５は、基板１０２の下部に配置される周辺回路基板５０２と、周辺回路基板５０２と基板１０２との間に配置される複数の回路ＣＴ５とを含む。周辺回路基板５０２及び回路ＣＴ５についてのより詳細な構成は、図５Ａ及び図５Ｂを参照して、基板１０２及び複数の回路ＣＴについて説明した通りである。
周辺回路基板５０２には、素子分離膜５０４により周辺回路活性領域ＰＡＣ５が定義される。周辺回路活性領域ＰＡＣ５上には、複数のトランジスタＴＲ５が形成可能である。複数のトランジスタＴＲ５は、それぞれ周辺ゲートＰＧ５と、周辺ゲートＰＧ５の両側で、周辺活性領域ＰＡＣ５内に形成された周辺ソース／ドレイン領域ＰＳＤ５とを含む。例示的な実施形態において、周辺回路領域ＰＥＲＩ５上には、抵抗、キャパシタのような単位素子がさらに配置されてもよい。複数のトランジスタＴＲ５上に周辺層間絶縁膜５１０が形成可能である。周辺層間絶縁膜５１０は、シリコン酸化物、ＳｉＯＮ、ＳｉＯＣＮなどを含んでもよい。
周辺回路領域ＰＥＲＩ５は、複数の周辺回路配線層５０８と、複数の周辺回路コンタクト５０９とを含む。複数の周辺回路配線層５０８のうち一部は、複数のトランジスタＴＲ５に電気的に連結可能に構成される。複数の周辺回路コンタクト５０９は、複数の周辺回路配線層５０８のうち選択される一部の周辺回路配線層５０８を互いに連結させるように構成可能である。複数の周辺回路配線層５０８及び複数の周辺回路コンタクト５０９は、周辺層間絶縁膜５１０により覆われる。複数の周辺回路配線層５０８のうち一部は、基板１０２を挟んでメモリスタックＳＴと対面することができる。
複数の周辺回路配線層５０８及び複数の周辺回路コンタクト５０９は、それぞれ金属、導電性金属窒化物、金属シリサイドまたはそれらの組み合わせから構成してもよい。例えば、複数の周辺回路配線層５０８及び複数の周辺回路コンタクト５０９は、それぞれタングステン、モリブデン、チタン、コバルト、タンタル、ニッケル、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、タンタルシリサイド、ニッケルシリサイドのような導電物質を含んでもよい。図１０では、複数の周辺回路配線層５０８が垂直方向（Ｚ方向）に沿って３層の配線構造を有するものと示しているが、本発明の技術的思想は、図１０に示されたところに限定されるものではない。例えば、複数の周辺回路配線層５０８は、２層または４層以上の多層配線構造を有することもできる。
半導体装置５００Ａにおいて、基板１０２には、貫通ホール１０２Ｈが形成可能である。貫通ホール１０２Ｈは、基板埋め込み絶縁膜５１２で充填される。基板埋め込み絶縁膜５１２は、シリコン酸化膜から構成してもよい。
半導体装置５００Ａにおいて、連結領域ＣＯＮ上に配置された配線構造物は、垂直方向（Ｚ方向）に延長される周辺コンタクト構造物ＰＴＳ５を介して、周辺回路領域ＰＥＲＩ５に配置される複数の周辺回路配線層５０８に電気的に連結されるように構成可能である。周辺コンタクト構造物ＰＴＳ５は、垂直方向（Ｚ方向）に長く延長された周辺コンタクトプラグＰ１１６と、周辺コンタクトプラグＰ１１６を取り囲む周辺絶縁プラグＰ１１５とを含む。連結領域ＣＯＮ上に配置された複数の配線層ＭＬの少なくとも一部と、周辺配線層ＰＭＬは、周辺コンタクト構造物ＰＴＳ５を介して、周辺回路領域ＰＥＲＩ５に配置される複数の周辺回路配線層５０８と電気的に連結されるように構成可能である。
周辺コンタクト構造物ＰＴＳ５は、複数の周辺回路配線層５０８のうち選択される１層の周辺回路配線層５０８から、周辺層間絶縁膜５１０及び基板埋め込み絶縁膜５１２を貫通し、周辺配線層ＰＭＬまで垂直方向（Ｚ方向）に長く延長される。周辺コンタクト構造物ＰＴＳ５は、貫通ホール１０２Ｈを通じて基板１０２を貫通し、貫通ホール１０２Ｈ内で基板埋め込み絶縁膜５１２により取り囲まれる。
図１１は、本発明の技術的思想による、さらに他の実施形態による半導体装置を説明するための断面図である。図１１において、図５Ａ、図５Ｂ及び図１０と同一参照符号は、同一部材を表し、ここでは、それらについての詳細な説明を省略する。
図１１を参照すれば、半導体装置５００Ｂは、図１０を参照して半導体装置５００Ａについて説明したところとほぼ同一の構成を有する。但し、半導体装置５００Ｂは、周辺コンタクト構造物ＰＴＳ５と、周辺コンタクト構造物ＰＴＳ５が連結される周辺回路配線層５０８との連結部分に形成された金属シリサイド膜Ｐ１１８をさらに含む。周辺コンタクト構造物ＰＴＳ５は、金属シリサイド膜Ｐ１１８を介して周辺回路配線層５０８に連結可能である。金属シリサイド膜Ｐ１１８は、図５Ａないし図５Ｃを参照して、金属シリサイド膜１１８について説明したところとほぼ同一の構成を有する。
一部の実施形態において、金属シリサイド膜Ｐ１１８に含まれた金属と、周辺コンタクト構造物ＰＴＳ５に含まれた金属とは、同一金属でもある。他の一部の実施形態において、金属シリサイド膜Ｐ１１８に含まれた金属と、周辺コンタクト構造物ＰＴＳ５に含まれた金属とは、互いに異なる金属でもある。
金属シリサイド膜Ｐ１１８と、金属シリサイド膜Ｐ１１８に接する周辺回路配線層５０８と、周辺コンタクト構造物ＰＴＳ５との相互間の連結部分についてのより詳細な構成及び多様な変形例は、図５Ａないし図５Ｃ、及び図７Ａないし図７Ｃを参照して、金属シリサイド膜１１８、１１８Ａ、１１８Ｂ、１１８Ｃと、導電性パッド領域１１２と、コンタクト構造物ＣＴＳ、ＣＴＳＡ、ＣＴＳＢ、ＣＴＳＣとの相互間の連結部分について説明した通りである。
図１２は、本発明の技術的思想による、さらに他の実施形態による半導体装置を説明するための断面図である。図１２において、図５Ａ、図５Ｂ及び図１０と同一参照符号は、同一部材を表し、ここでは、それらについての詳細な説明を省略する。
図１２を参照すれば、半導体装置６００は、Ｃ２Ｃ（chip to chip）構造を有することができる。Ｃ２Ｃ構造は、第１ウェーハ上に、セル領域ＣＥＬＬを含む上部チップを作製し、第１ウェーハと異なる第２ウェーハ上に、周辺回路領域ＰＥＲＩを含む下部チップを作製した後、前記上部チップと前記下部チップとをボンディング方式により互いに連結することを意味する。例えば、前記ボンディング方式は、セル領域ＣＥＬＬを含む上部チップの最上部メタル層に形成されたボンディングメタルと、周辺回路領域ＰＥＲＩを含む下部チップの最上部メタル層に形成されたボンディングメタルとを互いに電気的に連結する方式を意味する。例示的な実施形態において、前記ボンディングメタルが銅（Ｃｕ）から構成される場合、前記ボンディング方式は、Ｃｕ－Ｃｕボンディング方式でもある。他の例示的な実施形態において、前記ボンディングメタルは、アルミニウムあるいはタングステンから構成されることもできる。
半導体装置６００において、周辺回路領域ＰＥＲＩとセル領域ＣＥＬＬは、それぞれパッドボンディング領域ＰＡを含む。セル領域ＣＥＬＬは、連結領域ＣＯＮ及びメモリセル領域ＭＥＣをさらに含んでもよい。
周辺回路領域ＰＥＲＩは、第１基板６１０、層間絶縁膜６１５、第１基板６１０に形成される複数の回路素子６２０ａ、６２０ｂ、６２０ｃ、複数の回路素子６２０ａ、６２０ｂ、６２０ｃそれぞれと連結される第１メタル層６３０ａ、６３０ｂ、６３０ｃ、及び第１メタル層６３０ａ、６３０ｂ、６３０ｃ上に形成される第２メタル層６４０ａ、６４０ｂ、６４０ｃを含む。例示的な実施形態において、第１メタル層６３０ａ、６３０ｂ、６３０ｃは、タングステンから構成され、第２メタル層６４０ａ、６４０ｂ、６４０ｃは、銅から構成される。
他の例示的な実施形態において、第２メタル層６４０ａ、６４０ｂ、６４０ｃ上に、少なくとも１層のメタル層がさらに形成されることも可能である。第２メタル層６４０ａ、６４０ｂ、６４０ｃの上部に形成される少なくとも１層のメタル層のうち少なくとも一部は、アルミニウムから構成してもよい。
層間絶縁膜６１５は、複数の回路素子６２０ａ、６２０ｂ、６２０ｃ、第１メタル層６３０ａ、６３０ｂ、６３０ｃ、及び第２メタル層６４０ａ、６４０ｂ、６４０ｃを覆うことができる。層間絶縁膜６１５は、シリコン酸化物、シリコン窒化物またはそれらの組み合わせから構成してもよい。
周辺回路領域ＰＥＲＩのうち、連結領域ＣＯＮと垂直方向（Ｚ方向）にオーバーラップされる領域において、第２メタル層６４０ｂ上に下部ボンディングメタル６７１ｂ、６７２ｂが配置可能である。連結領域ＣＯＮ上で、周辺回路領域ＰＥＲＩの下部ボンディングメタル６７１ｂ、６７２ｂは、セル領域ＣＥＬＬの上部ボンディングメタル３７１ｂ、３７２ｂとボンディング方式により互いに電気的に連結可能である。下部ボンディングメタル６７１ｂ、６７２ｂと上部ボンディングメタル３７１ｂ、３７２ｂは、アルミニウム、銅またはタングステンから構成してもよい。
セル領域ＣＥＬＬは、第２基板３１０と共通ソースライン３２０を含む。第２基板３１０上には、複数のゲートラインＧＬと、複数のゲートラインＧＬに連結された複数の導電性パッド領域１１２とを含むゲートスタックＧＳが配置可能である。セル領域ＣＥＬＬにおいて、連結領域ＣＯＮ及びメモリセル領域ＭＥＣ上にある構造物についての詳細な構成は、図５Ａないし図５Ｃを参照して説明した通りである。
メモリセル領域ＭＥＣにおいて、チャネル構造物１８０は、ビットラインコンタクトパッド１９４及びビットラインＢＬを介して、上部ボンディングメタル３７１ｃ、３７２ｃに連結可能である。ビットラインＢＬは、上部ボンディングメタル３７１ｃ、３７２ｃを介して、周辺回路領域ＰＥＲＩに含まれた回路素子、例えば、ページバッファ３９３を提供する回路素子６２０ｃと電気的に連結可能である。上部ボンディングメタル３７１ｃ、３７２ｃは、ページバッファ３９３の回路素子６２０ｃに連結された下部ボンディングメタル６７１ｃ、６７２ｃと連結可能である。
連結領域ＣＯＮにおいて、複数の導電性パッド領域１１２は、それぞれ第２基板３１０の上面に平行な方向に沿って延長され、金属シリサイド膜１１８を介してコンタクト構造物ＣＴＳと連結可能である。複数のコンタクト構造物ＣＴＳそれぞれにおいて、金属シリサイド膜１１８に連結される一端の反対側である他端は、上部ボンディングメタル３７１ｂ、３７２ｂに連結可能である。複数のコンタクト構造物ＣＴＳは、セル領域ＣＥＬＬの上部ボンディングメタル３７１ｂ、３７２ｂと、周辺回路領域ＰＥＲＩの下部ボンディングメタル６７１ｂ、６７２ｂとを介して、周辺回路領域ＰＥＲＩと連結可能である。
複数のコンタクト構造物ＣＴＳは、それぞれ周辺回路領域ＰＥＲＩにおいてロウデコーダ３９４を提供する回路素子６２０ｂと電気的に連結可能である。例示的な実施形態において、ロウデコーダ３９４を提供する回路素子６２０ｂの動作電圧は、ページバッファ３９３を提供する回路素子６２０ｃの動作電圧と異なりうる。例えば、ページバッファ３９３を提供する回路素子６２０ｃの動作電圧が、ロウデコーダ３９４を提供する回路素子６２０ｂの動作電圧よりも高い。
パッドボンディング領域ＰＡには、複数の共通ソースラインコンタクトプラグ３８０が配置可能である。複数の共通ソースラインコンタクトプラグ３８０は、それぞれ共通ソースライン３２０と電気的に連結可能である。複数の共通ソースラインコンタクトプラグ３８０は、それぞれ金属、金属化合物、ポリシリコンまたはそれらの組み合わせから構成してもよい。共通ソースラインコンタクトプラグ３８０のうち、共通ソースライン３２０に連結される一端の反対側の他端には、メタル層３５０ａが連結可能である。メタル層３５０ａは、上部メタルパターン３７１ａ、３７２ａに連結可能である。上部メタルパターン３７１ａ、３７２ａは、それぞれ周辺回路領域ＰＥＲＩの下部メタルパターン６７１ａ、６７２ａ、６７３ａのうち対応するものと連結可能である。
パッドボンディング領域ＰＡには、複数の入出力パッド３０５、６０５が配置可能である。第１基板６１０の下部には、第１基板６１０の底面を覆う下部絶縁膜６０１が形成可能であり、下部絶縁膜６０１上に第１入出力パッド６０５が形成可能である。第１入出力パッド６０５は、下部絶縁膜２０１及び第１基板６１０を貫通する第１入出力コンタクトプラグ６０３を介して、周辺回路領域ＰＥＲＩに配置される複数の回路素子６２０ａ、６２０ｂ、６２０ｃのうち少なくとも１つと連結可能である。第１入出力コンタクトプラグ６０３と第１基板６１０との間には、絶縁膜６１２が配置され、第１入出力コンタクトプラグ６０３と第１基板６１０を電気的に分離することができる。
第２基板３１０の上部には、第２基板３１０の上面を覆う上部絶縁膜３０１が形成可能である。上部絶縁膜３０１上に第２入出力パッド３０５が配置可能である。第２入出力パッド３０５は、第２入出力コンタクトプラグ３０３を介して、周辺回路領域ＰＥＲＩに配置される複数の回路素子６２０ａ、６２０ｂ、６２０ｃのうち少なくとも１つと連結可能である。
第２入出力コンタクトプラグ３０３は、第２基板３１０及び共通ソースライン３２０から離隔された位置に配置可能である。第２入出力パッド３０５は、垂直方向（Ｚ方向）に複数の導電性パッド領域１１２とオーバーラップされないこともある。第２入出力コンタクトプラグ３０３は、層間絶縁膜３１５及び上部絶縁膜３０１を貫通し、第２入出力パッド３０５に連結可能である。
例示的な実施形態において、第１入出力パッド６０５及び第２入出力パッド３０５のうちいずれか１つは省略可能である。
パッドボンディング領域ＰＡにおいて、セル領域ＣＥＬＬの最上部メタル層に形成された上部メタルパターン３７１ａ、３７２ａは、周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン６７１ａ、６７２ａ、６７３ａのうち対応するものと連結可能である。周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン６７３ａは、周辺回路領域ＰＥＲＩで別途のコンタクトと連結されないこともある。同様に、パッドボンディング領域ＰＡにおいて、周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターンに対応して、セル領域ＣＥＬＬの上部メタル層に、周辺回路領域ＰＥＲＩの下部メタルパターンと同一形態の上部メタルパターンを形成することもできる。
連結領域ＣＯＮの第２メタル層６４０ｂ上には、下部ボンディングメタル６７１ｂ、６７２ｂが形成可能である。下部ボンディングメタル６７１ｂ、６７２ｂは、セル領域ＣＥＬＬの上部ボンディングメタル３７１ｂ、３７２ｂとボンディング方式により互いに電気的に連結可能である。
メモリセル領域ＭＥＣにおいて、周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部ボンディングメタル６５１、６５２に対応して、セル領域ＣＥＬＬの最上部メタル層に上部メタルパターン３９２が配置可能である。
図４ないし図１２を参照して、半導体装置１００、２００Ａ、２００Ｂ、２００Ｃ、３００、４００、５００Ａ、５００Ｂ、６００によれば、三次元的に配列されるメモリセルを備えた半導体装置において、集積度向上のために、ワードラインの積層数が増加し、ワードラインに連結されるコンタクトの数及び配線の数が増加しても、導電性パッド領域と、前記導電性パッド領域に連結されるコンタクトプラグとの連結部分に金属シリサイド膜が形成されることにより、前記導電性パッド領域と前記コンタクトプラグとの間の接触抵抗が低減することができる。したがって、半導体装置において優れた電気的特性を維持することができ、半導体装置の信頼性を向上させることができる。
図１３は、本発明の例示的な実施形態による半導体装置を含む電子システムを概略的に示す図面である。
図１３を参照すれば、本発明の例示的な実施形態による電子システム１０００は、半導体装置１１００、及び半導体装置１１００と電気的に連結されるコントローラ１２００を含む。電子システム１０００は、１つまたは複数の半導体装置１１００を含むストレージ装置（storage device）、またはストレージ装置を含む電子装置（electronic device）である。例えば、電子システム１０００は、少なくとも１つの半導体装置１１００を含むＳＳＤ装置（solid state drive device）、ＵＳＢ（Universal
Serial Bus）、コンピューティングシステム、医療装置または通信装置である。
半導体装置１１００は、不揮発性メモリ装置でもある。例えば、半導体装置１１００は、図４ないし図１２を参照して、半導体装置１００、２００Ａ、２００Ｂ、２００Ｃ、３００、４００、５００Ａ、５００Ｂ、６００について上述した構造のうち少なくとも１つの構造を含むＮＡＮＤフラッシュメモリ装置でもある。半導体装置１１００は、第１構造物１１００Ｆ、及び第１構造物１１００Ｆ上の第２構造物１１００Ｓを含む。例示的な実施形態において、第１構造物１１００Ｆは、第２構造物１１００Ｓの隣に配置されることも可能である。第１構造物１１００Ｆは、デコーダ回路１１１０、ページバッファ１１２０及びロジック回路１１３０を含む周辺回路構造物でもある。第２構造物１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、複数のワードラインＷＬ、第１及び第２ゲート上部ラインＵＬ１、ＵＬ２、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、並びにビットラインＢＬと共通ソースラインＣＳＬとの間にある複数のメモリセルストリングＣＳＴＲを含むメモリセル構造物でもある。
第２構造物１１００Ｓにおいて、複数のメモリセルストリングＣＳＴＲは、それぞれ共通ソースラインＣＳＬに隣接する下部トランジスタＬＴ１、ＬＴ２、ビットラインＢＬに隣接する上部トランジスタＵＴ１、ＵＴ２、及び下部トランジスタＬＴ１、ＬＴ２と上部トランジスタＵＴ１、ＵＴ２との間に配置される複数のメモリセルトランジスタＭＣＴを含む。下部トランジスタＬＴ１、ＬＴ２の個数と、上部トランジスタＵＴ１、ＵＴ２の個数は、実施形態によって多様に変形可能である。
例示的な実施形態において、上部トランジスタＵＴ１、ＵＴ２は、ストリング選択トランジスタを含んでもよく、下部トランジスタＬＴ１、ＬＴ２は、接地選択トランジスタを含んでもよい。複数のゲート下部ラインＬＬ１、ＬＬ２は、それぞれ下部トランジスタＬＴ１、ＬＴ２のゲート電極でもある。ワードラインＷＬは、メモリセルトランジスタＭＣＴのゲート電極でもあり、ゲート上部ラインＵＬ１、ＵＬ２は、上部トランジスタＵＴ１、ＵＴ２のゲート電極でもある。
共通ソースラインＣＳＬ、複数のゲート下部ラインＬＬ１、ＬＬ２、複数のワードラインＷＬ、及び複数のゲート上部ラインＵＬ１、ＵＬ２は、第１構造物１１００Ｆ内で第２構造物１１００Ｓまで延長される複数の第１連結配線１１１５を介して、デコーダ回路１１１０と電気的に連結可能である。複数のビットラインＢＬは、第１構造物１１００Ｆ内で第２構造物１１００Ｓまで延長される複数の第２連結配線１１２５を介して、ページバッファ１１２０と電気的に連結可能である。
第１構造物１１００Ｆにおいて、デコーダ回路１１１０及びページバッファ１１２０は、複数のメモリセルトランジスタＭＣＴのうち少なくとも１つに対する制御動作を実行することができる。デコーダ回路１１１０及びページバッファ１１２０は、ロジック回路１１３０により制御可能である。
半導体装置１１００は、ロジック回路１１３０と電気的に連結される入出力パッド１１０１を介して、コントローラ１２００と通信可能である。入出力パッド１１０１は、第１構造物１１００Ｆ内で第２構造物１１００Ｓまで延長される入出力連結配線１１３５を介して、ロジック回路１１３０と電気的に連結可能である。
コントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０及びホストインターフェース１２３０を含む。実施形態によって、電子システム１０００は、複数の半導体装置１１００を含むこともでき、その場合、コントローラ１２００は、複数の半導体装置１１００を制御することができる。
プロセッサ１２１０は、コントローラ１２００を含む電子システム１０００の全般の動作を制御することができる。プロセッサ１２１０は、所定のファームウェアによって動作することができ、ＮＡＮＤコントローラ１２２０を制御して、半導体装置１１００にアクセスすることができる。ＮＡＮＤコントローラ１２２０は、半導体装置１１００との通信を処理するＮＡＮＤインターフェース１２２１を含む。ＮＡＮＤインターフェース１２２１を通じて、半導体装置１１００を制御するための制御命令、半導体装置１１００の複数のメモリセルトランジスタＭＣＴに書き込もうとするデータ、半導体装置１１００の複数のメモリセルトランジスタＭＣＴから読み取ろうとするデータなどが伝送される。ホストインターフェース１２３０は、電子システム１０００と外部ホストとの間の通信機能を提供することができる。ホストインターフェース１２３０を通じて、外部ホストから制御命令を受信すれば、プロセッサ１２１０は、制御命令に応答して、半導体装置１１００を制御することができる。
図１４は、本発明の例示的な実施形態による半導体装置を含む電子システムを概略的に示す斜視図である。
図１４を参照すれば、本発明の例示的な実施形態による電子システム２０００は、メイン基板２００１、メイン基板２００１に実装されるコントローラ２００２、１つ以上の半導体パッケージ２００３、及びＤＲＡＭ ２００４を含む。半導体パッケージ２００３及びＤＲＡＭ ２００４は、メイン基板２００１に形成される複数の配線パターン２００５により、コントローラ２００２と互いに連結可能である。
メイン基板２００１は、外部ホストと結合される複数のピンを含むコネクタ２００６を含む。コネクタ２００６において、前記複数のピンの個数と配置は、電子システム２０００と前記外部ホストとの間の通信インターフェースによって変わりうる。例示的な実施形態において、電子システム２０００は、ＵＳＢ（Universal Serial Bus）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Peripheral
Component Interconnect Express）、ＳＡＴＡ（Serial Advanced
Technology Attachment）、ＵＦＳ（Universal Flash Storage）用のＭ－Ｐｈｙなどのインターフェースのうちいずれか１つによって、外部ホストと通信することができる。例示的な実施形態において、電子システム２０００は、コネクタ２００６を通じて外部ホストから供給される電源により動作することができる。電子システム２０００は、前記外部ホストから供給される電源をコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Power
Management Integrated Circuit）をさらに含んでもよい。
コントローラ２００２は、半導体パッケージ２００３にデータを書き込むか、あるいは半導体パッケージ２００３からデータを読み取ることができ、電子システム２０００の動作速度を改善することができる。
ＤＲＡＭ ２００４は、データ保存空間である半導体パッケージ２００３と外部ホストとの速度差を緩和するためのバッファメモリでもある。電子システム２０００に含まれるＤＲＡＭ
２００４は、一種のキャッシュメモリとしても動作することができ、半導体パッケージ２００３に対する制御動作において臨時にデータを保存するための空間を提供することもできる。電子システム２０００にＤＲＡＭ ２００４が含まれる場合、コントローラ２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラ以外に、ＤＲＡＭ ２００４を制御するためのＤＲＡＭコントローラをさらに含んでもよい。
半導体パッケージ２００３は、互いに離隔された第１及び第２半導体パッケージ２００３ａ、２００３ｂを含む。第１及び第２半導体パッケージ２００３ａ、２００３ｂは、それぞれ複数の半導体チップ２２００を含む半導体パッケージでもある。第１及び第２半導体パッケージ２００３ａ、２００３ｂそれぞれは、パッケージ基板２１００、パッケージ基板２１００上の複数の半導体チップ２２００、複数の半導体チップ２２００それぞれの下部面に配置される接着層２３００、複数の半導体チップ２２００とパッケージ基板２１００を電気的に連結する連結構造物２４００、及びパッケージ基板２１００上で、複数の半導体チップ２２００及び連結構造物２４００を覆うモールディング層２５００を含む。
パッケージ基板２１００は、複数のパッケージ上部パッド２１３０を含む印刷回路基板でもある。複数の半導体チップ２２００は、それぞれ入出力パッド２２１０を含む。入出力パッド２２１０は、図１３の入出力パッド１１０１に該当する。複数の半導体チップ２２００それぞれは、複数のゲートスタック３２１０及び複数のチャネル構造物３２２０を含む。複数の半導体チップ２２００それぞれは、図４ないし図１２を参照して、半導体装置１００、２００Ａ、２００Ｂ、２００Ｃ、３００、４００、５００Ａ、５００Ｂ、６００のうち少なくとも１つを含む。
例示的な実施形態において、連結構造物２４００は、入出力パッド２２１０とパッケージ上部パッド２１３０を電気的に連結するボンディングワイヤでもある。したがって、第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、複数の半導体チップ２２００は、ボンディングワイヤ方式により互いに電気的に連結可能であり、パッケージ基板２１００のパッケージ上部パッド２１３０と電気的に連結可能である。実施形態によって、第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、複数の半導体チップ２２００は、ボンディングワイヤ方式の連結構造物２４００の代わりに、貫通電極（Through Silicon Via; TSV）を含む連結構造物によっても互いに電気的に連結される。
例示的な実施形態において、コントローラ２００２と複数の半導体チップ２２００は、１つのパッケージに含まれることも可能である。例示的な実施形態において、メイン基板２００１と異なる別途のインタポーザ基板に、コントローラ２００２と複数の半導体チップ２２００が実装され、前記インタポーザ基板に形成される配線により、コントローラ２００２と複数の半導体チップ２２００が互いに連結されることも可能である。
図１５は、本発明の例示的な実施形態による半導体パッケージを概略的に示す断面図である。図１５には、図１４のＩＩ-ＩＩ’線の断面に沿う構成がより詳細に示されている。
図１５を参照すれば、半導体パッケージ２００３において、パッケージ基板２１００は、印刷回路基板でもある。パッケージ基板２１００は、パッケージ基板ボディ（本体）部２１２０、パッケージ基板ボディ部２１２０の上面に配置される複数のパッケージ上部パッド２１３０（図１４）、パッケージ基板ボディ部２１２０の下面に配置されるか、あるいは下面を通じて露出される複数の下部パッド２１２５、及びパッケージ基板ボディ部２１２０の内部で、複数の上部パッド２１３０と複数の下部パッド２１２５を電気的に連結する複数の内部配線２１３５を含む。複数の上部パッド２１３０は、複数の連結構造物２４００と電気的に連結可能である。複数の下部パッド２１２５は、複数の導電性連結部２８００を介して、図１４に示した電子システム２０００のメイン基板２００１上の複数の配線パターン２００５に連結可能である。
複数の半導体チップ２２００それぞれは、半導体基板３０１０、並びに半導体基板３０１０上に順次に積層される第１構造物３１００及び第２構造物３２００を含む。第１構造物３１００は、複数の周辺配線３１１０を含む周辺回路領域を含む。第２構造物３２００は、共通ソースライン３２０５、共通ソースライン３２０５上のゲートスタック３２１０、ゲートスタック３２１０を貫通するチャネル構造物３２２０、チャネル構造物３２２０と電気的に連結されるビットライン３２４０、及びゲートスタック３２１０を含む。ゲートスタック３２１０は、複数のワードラインＷＬ（図１３）と、前記複数のワードラインに一体に連結された複数の導電性パッド領域１１２とを含む。また、複数の半導体チップ２２００それぞれは、ゲートスタック３２１０の複数の導電性パッド領域１１２と電気的に連結される複数のコンタクト構造物ＣＴＳ、及び複数の導電性パッド領域１１２と複数のコンタクト構造物ＣＴＳとの間に介在された複数の金属シリサイド膜１１８を含む。複数の導電性パッド領域１１２は、それぞれ金属シリサイド膜１１８を介して、コンタクト構造物ＣＴＳと連結可能である。複数の導電性パッド領域１１２と、複数の金属シリサイド膜１１８と、複数のコンタクト構造物ＣＴＳとの相互間の連結部分についてのより詳細な構成及び多様な変形例は、図５Ａないし図５Ｃ、及び図７Ａないし図７Ｃを参照して、金属シリサイド膜１１８、１１８Ａ、１１８Ｂ、１１８Ｃと、導電性パッド領域１１２と、コンタクト構造物ＣＴＳ、ＣＴＳＡ、ＣＴＳＢ、ＣＴＳＣとの相互間の連結部分について説明した通りである。
複数の半導体チップ２２００それぞれは、第１構造物３１００の複数の周辺配線３１１０と電気的に連結され、第２構造物３２００内に延長される貫通配線３２４５を含む。貫通配線３２４５は、ゲートスタック３２１０の外側に配置される。他の例示的な実施形態において、半導体パッケージ２００３は、ゲートスタック３２１０を貫通する貫通配線をさらに含んでもよい。複数の半導体チップ２２００それぞれは、第１構造物３１００の複数の周辺配線３１１０と電気的に連結される入出力パッド２２１０（図１４）をさらに含んでもよい。
図１６は、本発明の例示的な実施形態による半導体パッケージを概略的に示す断面図である。図１６には、図１４のＩＩ-ＩＩ’線の断面に対応する部分の構成が示されている。
図１６を参照すれば、半導体パッケージ２００３Ａは、図１５を参照して説明した半導体パッケージ２００３とほぼ同一の構成を有する。但し、半導体パッケージ２００３Ａは、複数の半導体チップ２２００Ａを含む。複数の半導体チップ２２００Ａそれぞれは、半導体基板４０１０、半導体基板４０１０上の第１構造物４１００、及び第１構造物４１００上で、ウェーハボンディング方式により第１構造物４１００と接合された第２構造物４２００を含む。
第１構造物４１００は、周辺配線４１１０及び複数の第１接合構造物４１５０を含む周辺回路領域を含む。第２構造物４２００は、共通ソースライン４２０５、共通ソースライン４２０５と第１構造物４１００との間のゲートスタック４２１０、及びゲートスタック４２１０を貫通するチャネル構造物４２２０を含む。ゲートスタック４２１０は、複数のワードラインＷＬ（図１３）と、前記複数のワードラインに一体に連結された複数の導電性パッド領域１１２とを含む。また、複数の半導体チップ２２００Ａそれぞれは、ゲートスタック３２１０の複数の導電性パッド領域１１２と電気的に連結される複数のコンタクト構造物ＣＴＳ、及び複数の導電性パッド領域１１２と複数のコンタクト構造物ＣＴＳとの間に介在された複数の金属シリサイド膜１１８を含む。複数の導電性パッド領域１１２は、それぞれ金属シリサイド膜１１８を介してコンタクト構造物ＣＴＳと連結可能である。複数の導電性パッド領域１１２と、複数の金属シリサイド膜１１８と、複数のコンタクト構造物ＣＴＳとの相互間の連結部分についてのより詳細な構成及び多様な変形例は、図５Ａないし図５Ｃ、及び図７Ａないし図７Ｃを参照して、金属シリサイド膜１１８、１１８Ａ、１１８Ｂ、１１８Ｃと、導電性パッド領域１１２と、コンタクト構造物ＣＴＳ、ＣＴＳＡ、ＣＴＳＢ、ＣＴＳＣとの相互間の連結部分について説明した通りである。
また、複数の半導体チップ２２００Ａそれぞれは、ゲートスタック４２１０の複数のワードラインＷＬ（図１３）とそれぞれ電気的に連結される複数の第２接合構造物４２５０を含む。例えば、複数の第２接合構造物４２５０は、それぞれチャネル構造物４２２０と電気的に連結されるビットライン４２４０、及びワードラインＷＬ（図１３）と電気的に連結されるコンタクト構造物ＣＴＳを介して、チャネル構造物４２２０及びワードラインＷＬ（図１）と電気的に連結可能である。
第１構造物４１００の複数の第１接合構造物４１５０と、第２構造物４２００の複数の第２接合構造物４２５０は、互いに接触しつつ接合可能である。複数の第１接合構造物４１５０及び複数の第２接合構造物４２５０の接合される部分は、例えば、銅（Ｃｕ）でも形成される。
図１５に示した複数の半導体チップ２２００と、図１６に示した複数の半導体チップ２２００Ａは、ボンディングワイヤ形態の複数の連結構造物２４００（図１４）により互いに電気的に連結可能である。他の例示的な実施形態において、図１５に示した複数の半導体チップ２２００と、図１６に示した複数の半導体チップ２２００Ａは、貫通電極（ＴＳＶ）を含む連結構造物によっても互いに電気的に連結可能である。
図１７Ａないし図１７Ｅは、本発明の技術的思想による実施形態による半導体装置の製造方法を説明するために、工程順序によって示す断面図である。本例では、図４及び図５Ａないし図５Ｃに示した半導体装置１００の製造方法を例として説明する。
図１７Ａを参照すれば、基板１０２のメモリセル領域ＭＥＣに活性領域ＡＣを定義し、周辺回路領域ＰＥＲＩに周辺活性領域ＰＡＣを定義する。周辺活性領域ＰＡＣは、素子分離膜１０３により定義される。
基板１０２のメモリセル領域ＭＥＣ及び連結領域ＣＯＮ上に、複数の絶縁膜１５６及び複数の犠牲膜ＰＬを交互に１層ずつ積層し、周辺回路領域ＰＥＲＩには、周辺トランジスタＴＲを形成する。複数の犠牲膜ＰＬは、シリコン窒化物、シリコンカーバイドまたはポリシリコンから構成してもよい。複数の犠牲膜ＰＬは、それぞれ後続工程でゲートスタックＧＳ（図１７Ｃ）を形成するための空間を確保する役割を行う。
図１７Ｂを参照すれば、複数の絶縁膜１５６及び複数の犠牲膜ＰＬが階段型構造ＳＴＰを成すように、複数の絶縁膜１５６及び複数の犠牲膜ＰＬそれぞれの一部を取り除いた後、基板１０２上に、階段型構造ＳＴＰ及び周辺トランジスタＴＲを覆う絶縁膜１１４を形成する。
その後、メモリセル領域ＭＥＣにおいて、複数の絶縁膜１５６及び複数の犠牲膜ＰＬを貫通し、垂直方向（Ｚ方向）に延長される複数の下部チャネルホール１８０Ｈを形成し、複数の下部チャネルホール１８０Ｈそれぞれの内部に、ゲート誘電膜１８２、チャネル領域１８４及び埋め込み絶縁膜１８６を形成し、複数の下部チャネルホール埋め込み構造物を形成する。
次いで、メモリセル領域ＭＥＣ、連結領域ＣＯＮ及び周辺回路領域ＰＥＲＩにおいて、前記複数の下部チャネルホール埋め込み構造物、階段型構造ＳＴＰ及び絶縁膜１１４を覆う中間絶縁膜１８７を形成し、中間絶縁膜１８７に複数のコンタクトホール１８７Ｈを形成して、前記複数の下部チャネルホール埋め込み構造物の上面を露出させ、複数のコンタクトホール１８７Ｈ内に複数のドレイン領域１８８を形成し、チャネル構造物１８０を形成する。中間絶縁膜１８７は、メモリセル領域ＭＥＣ、連結領域ＣＯＮ及び周辺回路領域ＰＥＲＩにわたって平坦化された上面を有するように形成可能である。
図１７Ｃを参照すれば、複数の絶縁膜１５６及び複数の犠牲膜ＰＬ（図１７Ｂ）を貫通し、基板１０２を露出させる複数のワードラインカット領域ＷＬＣ（図４及び図５Ｂ）を形成した後、複数のワードラインカット領域ＷＬＣを通じて、基板１０２に不純物イオンを注入し、複数の共通ソース領域１０６（図５Ｂ）を形成し、複数の犠牲膜ＰＬ（図１７Ｂ）を、複数のゲートラインＧＬ及び複数の導電性パッド領域１１２に置換する。連結領域ＣＯＮ上で、複数の導電性パッド領域１１２は、階段型連結部１１０を構成することができる。
例示的な実施形態において、複数の犠牲膜ＰＬ（図１７Ｂ）を複数の下部ワードラインＷＬＡに置換するために、複数のワードラインカット領域ＷＬＣを通じて露出される複数の犠牲膜ＰＬ（図１７Ｂ）を選択的に取り除き、複数の絶縁膜１５６それぞれの間に空いている空間を設けた後、前記空いている空間に導電物質を埋め込み、複数のゲートラインＧＬ及び複数の導電性パッド領域１１２を形成することができる。
その後、図５Ｂに示したように、複数のワードラインカット領域ＷＬＣそれぞれの内部に、絶縁スペーサ１９２及び共通ソースラインＣＳＬを形成し、ワードラインカット構造物ＷＣＳを形成することができる。絶縁スペーサ１９２は、シリコン酸化物、シリコン窒化物、ＳｉＯＮ、ＳｉＯＣＮ、ＳｉＣＮまたはそれらの組み合わせから構成してもよい。共通ソースラインＣＳＬは、タングステン、銅またはアルミニウムのような金属；窒化チタン、窒化タンタルのような導電性金属窒化物；チタン、タンタルのような遷移金属；またはそれらの組み合わせから構成してもよい。一部の実施形態において、共通ソース領域１０６と共通ソースラインＣＳＬとの間に、接触抵抗を低減するための金属シリサイド膜（図示せず）が介在されることも可能である。前記金属シリサイド膜は、コバルトシリサイドから構成されるが、それに限定されるものではない。一部の実施形態において、基板１０２に共通ソースライン（図示せず）が埋め込まれている場合には、複数のワードラインカット領域ＷＬＣは、絶縁物のみでも充填され、共通ソースラインＣＳＬの形成工程は省略可能である。
図１７Ｄを参照すれば、図１７Ｃの結果物上に上部絶縁膜１９３を形成した後、メモリセル領域ＭＥＣにおいて上部絶縁膜１９３を貫通し、複数のチャネル構造物１８０に連結される複数のビットラインコンタクトパッド１９４を形成する。絶縁膜１１４、中間絶縁膜１８７及び上部絶縁膜１９３は、絶縁構造物ＩＮＳを構成することができる。
マスクパターン（図示せず）をエッチングマスクとして利用して、連結領域ＣＯＮ及び周辺回路領域ＰＥＲＩ上で絶縁構造物ＩＮＳを異方性エッチングし、連結領域ＣＯＮ上で、複数の導電性パッド領域１１２を露出させる複数の第１コンタクトホールＨ１１を形成し、周辺回路領域ＰＥＲＩ上で、周辺ゲートＰＧ及び周辺ソース／ドレイン領域ＰＳＤを露出させる複数の第２コンタクトホールＨ１２を形成する。複数の第１コンタクトホールＨ１１及び複数の第２コンタクトホールＨ１２は、同時に形成可能である。
図１７Ｅを参照すれば、連結領域ＣＯＮ上で、複数の第１コンタクトホールＨ１１それぞれを通じて露出された導電性パッド領域１１２の表面に、金属シリサイド膜１１８を形成し、複数の第１コンタクトホールＨ１１それぞれの内部で、金属シリサイド膜１１８上にコンタクト構造物ＣＴＳを形成する。また、周辺回路領域ＰＥＲＩ上で、複数の第２下部コンタクトホールＨ１２内に、周辺絶縁プラグＰ１１５及び周辺コンタクトプラグＰ１１６を順次に形成し、周辺コンタクト構造物ＰＴＳを形成する。
図１８Ａないし図１８Ｅは、図１７Ｅの工程によって、連結領域ＣＯＮ上で、導電性パッド領域１１２の表面に金属シリサイド膜１１８を形成し、金属シリサイド膜１１８上にコンタクト構造物ＣＴＳを形成する工程をより詳細に説明するために、工程順序によって示す断面図である。図１８Ａないし図１８Ｅには、図１７Ｄにおいて「ＥＸ２」で表示した局部領域に対応する領域の拡大された断面構成が工程順序によって示されている。
図１８Ａを参照すれば、図１７Ｄを参照して説明したように、複数の第１コンタクトホールＨ１１が形成される。複数の第１コンタクトホールＨ１１を形成するために、ハードマスクＨＭをエッチングマスクとして利用可能である。ハードマスクＨＭは、絶縁構造物ＩＮＳのエッチング時にエッチング選択比を提供可能な物質から構成してもよい。例えば、ハードマスクＨＭは、シリコン窒化膜、ポリシリコン膜、スピンオンハードマスク（spin
on hardmask: SOH）またはそれらの組み合わせから構成されるが、それらに限定されるものではない。
その後、第１コンタクトホールＨ１１が形成された結果物を、Ｏ２または酸素プラズマを含む雰囲気ＴＲＴで前処理し、第１コンタクトホールＨ１１を通じて露出された導電性パッド領域１１２の表面に、金属含有膜１１７を形成する。
例えば、導電性パッド領域１１２がタングステン膜を含む場合、第１コンタクトホールＨ１１を形成する前に、導電性パッド領域１１２は、導電性パッド領域１１２を構成するタングステン膜から、ＷＦ６系またはＷＣｌ６系などのタングステン含有ガスがアウトガッシング（outgassing）されている状態でもある。かかる状態で、図１７Ｄを参照して説明したように、複数の導電性パッド領域１１２を露出させる複数の第１コンタクトホールＨ１１を形成した後、Ｏ２または酸素プラズマを含む雰囲気ＴＲＴで前処理するとき、第１コンタクトホールＨ１１を通じて露出された導電性パッド領域１１２の表面には、タングステン酸化物（ＷＯｘ、０＜ｘ≦３）から構成される金属含有膜１１７が形成可能である。
図１８Ｂを参照すれば、図１８Ａの結果物をストリップ工程により洗浄した後、第１コンタクトホールＨ１１の内部表面をコンフォーマルに覆う絶縁ライナー１１５Ｌを形成する。
例示的な実施形態において、絶縁ライナー１１５Ｌは、シリコン窒化膜、シリコン酸化膜またはそれらの組み合わせから構成してもよい。絶縁ライナー１１５Ｌを形成するために、シリコン（Ｓｉ）前駆体として、モノクロロシラン（ＳｉＨ３Ｃｌ）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、卜リクロロシラン（ＳｉＨＣｌ３）、シリコンテトラクロライド（ＳｉＣｌ４）、ヘキサクロロジシラン（Ｓｉ２Ｃｌ６）またはそれらの組み合わせを使用できるが、それらに限定されるものではない。絶縁ライナー１１５Ｌがシリコン窒化膜から構成される場合、絶縁ライナー１１５Ｌを形成するために、窒化ガスとしてＮＨ３ガスを使用できるが、それに限定されるものではない。絶縁ライナー１１５Ｌがシリコン酸化膜から構成される場合、酸化性ガスとしてＯ２、Ｏ３、Ｏ２プラズマ、Ｈ２Ｏなどを使用できるが、それらに限定されるものではない。
図１８Ａの結果物上に絶縁ライナー１１５Ｌを形成する間、図１８Ａに示した金属含有膜１１７から金属シリサイド膜１１８が形成可能である。例えば、図１８Ａの結果物上に絶縁ライナー１１５Ｌを形成する間、図１８Ａに示した金属含有膜１１７を構成するタングステン酸化物と、導電性パッド領域１１２内でアウトガッシングにより残留しているＷＦ６系またはＷＣｌ６系などのタングステン含有ガスとが、絶縁ライナー１１５Ｌの形成時に使用されるＳｉ前駆体と反応し、タングステンシリサイド膜から構成される金属シリサイド膜１１８が形成可能である。
例示的な実施形態において、金属シリサイド膜１１８は、窒素（Ｎ）及び酸素（Ｏ）のうち選択される少なくとも１つの元素を含んでもよい。例えば、金属シリサイド膜１１８は、ＷＳｉ、ＷＳｉＮ、ＷＳｉＯまたはそれらの組み合わせから構成してもよい。本明細書で使用される用語「ＷＳｉ」、「ＷＳｉＮ」及び「ＷＳｉＯ」は、それぞれの用語に含まれた元素から構成される材料を意味するものであり、化学量論的関係を表す化学式ではない。
金属シリサイド膜１１８を形成するにあたって、導電性パッド領域１１２の厚み、体積及び／または平面積、絶縁ライナー１１５Ｌの形成時の工程温度及び工程圧力、絶縁ライナー１１５Ｌの形成時に使用されるＳｉ前駆体及び窒化ガスの種類、第１コンタクトホールＨ１１が導電性パッド領域１１２の内部に延長される深さなどによって、金属シリサイド膜１１８は、図５Ｃに示した構成、図７Ａないし図７Ｃに示した金属シリサイド膜１１８Ａ、１１８Ｂ、１１８Ｃの構成、及びそれらから変形及び変更された多様な構成を有するように形成可能である。
図１８Ｃを参照すれば、図１８Ｂの結果物において、第１コンタクトホールＨ１１を通じて金属シリサイド膜１１８が露出されるように、絶縁ライナー１１５Ｌをエッチバックする。その結果、第１コンタクトホールＨ１１内に絶縁プラグ１１５が残ることになる。第１コンタクトホールＨ１１内で、絶縁プラグ１１５を通じて金属シリサイド膜１１８が露出される。
図１８Ｄを参照すれば、図１８Ｃの結果物において、第１コンタクトホールＨ１１を充填しつつ、ハードマスクＨＭの上面を覆う導電層１１６Ｌを形成する。導電層１１６Ｌは、タングステン、チタン、タンタル、銅、アルミニウム、チタン窒化物、タンタル窒化物、タングステン窒化物またはそれらの組み合わせから構成してもよい。
図１８Ｅを参照すれば、絶縁構造物ＩＮＳの上面が露出されるように、図１８Ｄの結果物を平坦化し、第１コンタクトホールＨ１１内にコンタクトプラグ１１６を形成する。コンタクトプラグ１１６は、導電層１１６Ｌのうち、第１コンタクトホールＨ１１内に残った部分から構成される。
再び図１７Ｅを参照すれば、メモリセル領域ＭＥＣ、連結領域ＣＯＮ及び周辺回路領域ＰＥＲＩ上で、図１７Ｅの結果物を覆う層間絶縁膜１９５を形成した後、層間絶縁膜１９５の一部領域を貫通する複数のビットラインＢＬ、複数の配線層ＭＬ、及び複数の周辺配線層ＰＭＬを形成し、図４及び図５Ａないし図５Ｃを参照して説明した半導体装置１００を製造することができる。
図１７Ａないし図１７Ｅ、及び図１８Ａないし図１８Ｅを参照して、図４及び図５Ａないし図５Ｃを参照して説明した半導体装置１００の製造方法について説明したが、本発明の技術的思想の範囲内で、前記説明したところから多様な変形及び変更を加えて、図７Ａないし図１２を参照して、半導体装置２００Ａ、２００Ｂ、２００Ｃ、３００、４００、５００Ａ、５００Ｂ、６００と、それらから本発明の技術的思想の範囲内で多様な変形及び変更が加えられた多様な構造を有する半導体装置とを製造可能であることは、当業者にとって理解できるであろう。
以上、本発明を、好ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で、当該技術分野における通常の知識を有する者により色々な変形及び変更が可能である。
本発明は、例えば、半導体装置関連の技術分野に適用可能である。
１００ 半導体装置
１０２ 基板
１０２Ｍ 主面
１０３ 素子分離膜
１１０ 階段型連結部
１１２ 導電性パッド領域
１１４ 絶縁膜
１１５ 絶縁プラグ
１１６ コンタクトプラグ
１１８ 金属シリサイド膜
１５６ 絶縁膜
１８０ チャネル構造物
１８２ ゲート誘電膜
１８４ チャネル領域
１８６ 埋め込み絶縁膜
１８７ 中間絶縁膜
１８８ ドレイン領域
１９３ 上部絶縁膜
１９４ ビットラインコンタクトパッド
１９５ 層間絶縁膜
ＡＣ 活性領域
ＢＬ ビットライン
ＣＯＮ 連結領域
ＣＴ 回路
ＣＴＳ コンタクト構造物
ＧＬ ゲートライン
ＧＳ ゲートスタック
ＧＳＬ 接地選択ライン
ＩＮＳ 絶縁構造物
ＬＶ１ 第１垂直レベル
ＭＣＡ メモリセルアレイ
ＭＥＣ メモリセル領域
ＭＬ 配線層
Ｐ１１５ 周辺絶縁プラグ
Ｐ１１６ 周辺コンタクトプラグ
ＰＡＣ 周辺活性領域
ＰＥＲＩ 周辺回路領域
ＰＧ 周辺ゲート
ＰＭＬ 周辺配線層
ＰＳＤ 周辺ソース／ドレイン領域
ＰＴＳ 周辺コンタクト構造物
ＳＴ メモリスタック
ＳＳＬ ストリング選択ライン
ＴＲ 周辺トランジスタ
ＷＬ１、ＷＬ２、ＷＬｎ－１、ＷＬｎ ワードライン

Claims (20)

  1. メモリセル領域及び連結領域を含む基板と、
    前記基板の前記メモリセル領域上で垂直方向に互いにオーバーラップされており、第１金属から構成される複数のゲートラインと、
    前記連結領域上に配置され、前記複数のゲートラインに一体に連結され、前記第１金属から構成される複数の導電性パッド領域を含む階段型連結部と、
    前記階段型連結部と垂直方向にオーバーラップされる位置で、前記複数の導電性パッド領域に連結されるように構成され、第２金属から構成される複数のコンタクト構造物と、
    前記複数の導電性パッド領域と前記複数のコンタクト構造物との間の複数の連結部分のうち少なくとも１つの連結部分に形成された少なくとも１つの金属シリサイド膜と、を含むことを特徴とする半導体装置。
  2. 前記第１金属は、タングステン（Ｗ）であり、
    前記金属シリサイド膜は、ＷＳｉ、ＷＳｉＮ、ＷＳｉＯまたはそれらの組み合わせから構成されることを特徴とする請求項１に記載の半導体装置。
  3. 前記少なくとも１つの金属シリサイド膜は、前記複数の導電性パッド領域のうち選択される第１導電性パッド領域に接する第１金属シリサイド膜を含み、
    前記第１金属シリサイド膜の最低面は、前記第１導電性パッド領域の底面から離隔された位置にあることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記少なくとも１つの金属シリサイド膜は、前記複数の導電性パッド領域のうち選択される第１導電性パッド領域に接する第１金属シリサイド膜を含み、
    前記第１金属シリサイド膜は、前記第１導電性パッド領域の上面及び底面のうち選択される少なくとも１つに接することを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記少なくとも１つの金属シリサイド膜は、前記複数のコンタクト構造物のうち選択される第１コンタクト構造物の底面と、前記複数の導電性パッド領域のうち選択される第１導電性パッド領域とに接する第１金属シリサイド膜を含み、
    水平方向で、前記第１金属シリサイド膜の幅は、前記第１コンタクト構造物の幅よりもさらに狭く、前記垂直方向で、前記第１金属シリサイド膜の高さは、前記第１導電性パッド領域の高さよりもさらに低いことを特徴とする請求項１又は２に記載の半導体装置。
  6. 前記少なくとも１つの金属シリサイド膜は、前記複数のコンタクト構造物のうち選択される第１コンタクト構造物の底面と、前記複数の導電性パッド領域のうち選択される第１導電性パッド領域とに接する第１金属シリサイド膜を含み、
    前記第１金属シリサイド膜は、前記第１導電性パッド領域の上面及び底面から離隔されていることを特徴とする請求項１又は２に記載の半導体装置。
  7. 前記少なくとも１つの金属シリサイド膜は、前記複数のコンタクト構造物のうち選択される第１コンタクト構造物の底面と、前記複数の導電性パッド領域のうち選択される第１導電性パッド領域とに接する第１金属シリサイド膜を含み、
    前記第１金属シリサイド膜は、前記第１導電性パッド領域の上面及び底面に接することを特徴とする請求項１又は２に記載の半導体装置。
  8. 前記少なくとも１つの金属シリサイド膜は、前記複数のコンタクト構造物のうち選択される第１コンタクト構造物の底面と、前記複数の導電性パッド領域のうち選択される第１導電性パッド領域とに接する第１金属シリサイド膜を含み、
    前記垂直方向で、前記第１金属シリサイド膜の最低面は、前記第１導電性パッド領域の最上面よりもさらに低いレベルにあり、前記第１金属シリサイド膜の最上面は、前記第１導電性パッド領域の最上面よりもさらに高いレベルにあることを特徴とする請求項１又は２に記載の半導体装置。
  9. 前記少なくとも１つの金属シリサイド膜は、前記複数の導電性パッド領域と前記複数のコンタクト構造物との間の複数の連結部分に形成された複数の金属シリサイド膜を含むことを特徴とする請求項１又は２に記載の半導体装置。
  10. 前記複数の導電性パッド領域のうち、前記基板から最も遠い最上側の導電性パッド領域を含む少なくとも１つの導電性パッド領域と、前記少なくとも１つの導電性パッド領域に連結されるように構成された少なくとも１つのコンタクト構造物との間には、金属シリサイド膜が形成されていないことを特徴とする請求項１に記載の半導体装置。
  11. メモリセル領域及び連結領域を含む基板と、
    前記基板の前記メモリセル領域上で、前記基板の主面に平行な水平方向に延長された第１ゲートラインと、前記第１ゲートラインに一体に連結され、前記連結領域上で前記水平方向に延長され、第１金属から構成される第１導電性パッド領域とを含むゲートスタックと、
    前記第１導電性パッド領域上で垂直方向に延長され、第２金属から構成されるコンタクト構造物と、
    前記第１導電性パッド領域と前記コンタクト構造物との間に介在され、前記第１導電性パッド領域及び前記コンタクト構造物に接する金属シリサイド膜と、を含むことを特徴とする半導体装置。
  12. 前記第１金属及び前記第２金属は、同一金属であることを特徴とする請求項１１に記載の半導体装置。
  13. 前記第１金属及び前記第２金属は、互いに異なる金属であることを特徴とする請求項１１に記載の半導体装置。
  14. 前記金属シリサイド膜は、窒素（Ｎ）及び酸素（Ｏ）のうち選択される少なくとも１つの元素を含むことを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置。
  15. 前記金属シリサイド膜の最低面は、前記第１導電性パッド領域の底面から離隔された位置にあることを特徴とする請求項１１乃至１４のいずれか一項に記載の半導体装置。
  16. 前記金属シリサイド膜は、前記第１導電性パッド領域の底面に接することを特徴とする請求項１１乃至１４のいずれか一項に記載の半導体装置。
  17. 前記ゲートスタックは、前記メモリセル領域上に配置され、前記垂直方向で互いにオーバーラップされている複数のゲートラインと、前記連結領域上に配置され、前記複数のゲートラインに一体に連結され、前記垂直方向で互いにオーバーラップされている複数の導電性パッド領域と、を含み、
    前記第１導電性パッド領域は、前記複数の導電性パッド領域のうちの１つであり、前記第１導電性パッド領域から前記基板までの垂直距離は、前記複数の導電性パッド領域のうち最上層の導電性パッド領域から、前記基板までの垂直距離よりもさらに短いことを特徴とする請求項１１乃至１６のいずれか一項に記載の半導体装置。
  18. 前記基板を挟んで前記ゲートスタックと対面し、第３金属から構成される周辺回路配線層を含む周辺回路領域と、
    前記基板を貫通して、前記周辺回路配線層まで前記垂直方向に延長され、第４金属から構成される周辺コンタクト構造物と、
    前記周辺回路配線層と前記周辺コンタクト構造物との間に介在され、前記周辺回路配線層と前記周辺コンタクト構造物とに接する周辺金属シリサイド膜と、をさらに含むことを特徴とする請求項１１乃至１７のいずれか一項に記載の半導体装置。
  19. メイン基板と、
    前記メイン基板上の半導体装置と、
    前記メイン基板上で、前記半導体装置と電気的に連結されるコントローラと、を含み、
    前記半導体装置は、
    メモリセル領域及び連結領域を含む基板と、
    前記基板の前記メモリセル領域上で、前記基板の主面に平行な水平方向に延長されたゲートラインと、前記ゲートラインに一体に連結され、前記連結領域上で水平方向に延長され、第１金属から構成される導電性パッド領域とを含むゲートスタックと、
    前記導電性パッド領域上で垂直方向に延長され、第２金属から構成されるコンタクト構造物と、
    前記導電性パッド領域と前記コンタクト構造物との間に介在された金属シリサイド膜と、
    前記ゲートスタックから離隔された位置に配置された周辺回路領域と、
    前記基板上に形成された入出力パッドと、を含むことを特徴とする電子システム。
  20. 前記メイン基板は、前記半導体装置と前記コントローラを電気的に連結する配線パターンをさらに含み、
    前記半導体装置は、
    前記ゲートラインを貫通し、前記垂直方向に延長されたチャネル構造物と、
    前記チャネル構造物上に配置され、前記チャネル構造物に連結されるように構成されたビットラインと、
    前記基板の上面及び前記導電性パッド領域の上面を覆い、前記コンタクト構造物の側壁を取り囲み、前記チャネル構造物から前記水平方向に離隔されている絶縁膜と、
    前記絶縁膜上に配置され、コンタクト構造物に連結されるように構成された配線層と、をさらに含むことを特徴とする請求項１９に記載の電子システム。
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