KR20230096286A - 반도체 장치, 그를 포함하는 비휘발성 메모리 장치 및 그를 포함하는 전자 시스템 - Google Patents

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Abstract

칩 사이즈 축소가 가능한 반도체 장치, 그를 포함하는 비휘발성 메모리 장치 및 그를 포함하는 전자 시스템이 제공된다. 반도체 장치는, 기판 내의 활성 영역, 기판 상에, 활성 영역과 교차하는 게이트 구조체, 게이트 구조체의 측면 상의 활성 영역 상에 배치되는 소오스/드레인 영역, 소오스/드레인 영역 및 게이트 구조체 중 하나와 접촉하는 제1 하부 컨택, 제1 하부 컨택 상에, 제1 하부 컨택과 접촉하는 제1 상부 컨택, 및 제1 상부 컨택 상에, 기판의 상면과 평행한 제1 방향으로 나란히 연장되는 복수의 도전 라인들로, 제1 상부 컨택과 접촉하는 제1 도전 라인을 포함하는 복수의 도전 라인들을 포함하되, 제1 방향에서, 제1 하부 컨택의 크기는 제1 상부 컨택의 크기보다 작고, 기판의 상면과 평행하며 제1 방향과 교차하는 제2 방향에서, 제1 하부 컨택의 크기는 제1 상부 컨택의 크기보다 크다.

Description

반도체 장치, 그를 포함하는 비휘발성 메모리 장치 및 그를 포함하는 전자 시스템{SEMICONDUCTOR DEVICE, NONVOLATILE MEMORY DEVICE INCLUDING THE SAME, AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치, 그를 포함하는 비휘발성 메모리 장치 및 그를 포함하는 전자 시스템에 관한 것이다. 보다 구체적으로, 본 발명은 미세화된 배선 패턴을 포함하는 반도체 장치, 그를 포함하는 비휘발성 메모리 장치 및 그를 포함하는 전자 시스템에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라, 반도체 장치의 고집적화에 대한 요구가 증가하고 있다. 반도체 장치가 점점 고집적화됨에 따라 반도체 장치(예를 들어, 트랜지스터)에 포함되는 구성요소들의 사이즈 또한 감소하므로, 누설 전류가 발생하는 문제가 있다. 따라서, 반도체 장치의 누설 전류를 제어하여 반도체 장치의 성능 및 신뢰성을 향상시킬 필요가 있다.
한편, 데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 비휘발성 메모리 장치가 제안되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 칩 사이즈 축소가 가능한 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 칩 사이즈 축소가 가능한 반도체 장치를 포함하는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 칩 사이즈 축소가 가능한 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 기판 내의 활성 영역, 기판 상에, 활성 영역과 교차하는 게이트 구조체, 게이트 구조체의 측면 상의 활성 영역 상에 배치되는 소오스/드레인 영역, 소오스/드레인 영역 및 게이트 구조체 중 하나와 접촉하는 제1 하부 컨택, 제1 하부 컨택 상에, 제1 하부 컨택과 접촉하는 제1 상부 컨택, 및 제1 상부 컨택 상에, 기판의 상면과 평행한 제1 방향으로 나란히 연장되는 복수의 도전 라인들로, 제1 상부 컨택과 접촉하는 제1 도전 라인을 포함하는 복수의 도전 라인들을 포함하되, 제1 방향에서, 제1 하부 컨택의 크기는 제1 상부 컨택의 크기보다 작고, 기판의 상면과 평행하며 제1 방향과 교차하는 제2 방향에서, 제1 하부 컨택의 크기는 제1 상부 컨택의 크기보다 크다.
상기 다른 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 비휘발성 메모리 장치는, 셀 기판 상에, 서로 이격되며 차례로 적층되는 복수의 워드 라인들, 셀 기판 상에, 복수의 워드 라인들과 교차하는 복수의 채널 구조체들, 복수의 채널 구조체들 중 적어도 하나와 각각 연결되는 복수의 비트 라인들, 및 주변 회로 기판 상에, 복수의 비트 라인들과 전기적으로 연결되는 페이지 버퍼 회로를 포함하되, 페이지 버퍼 회로는, 주변 회로 기판 상의 트랜지스터 구조체와, 트랜지스터 구조체와 접촉하는 하부 컨택과, 하부 컨택 상에, 하부 컨택과 접촉하는 상부 컨택과, 상부 컨택 상에, 기판의 상면과 평행한 제1 방향으로 나란히 연장되고, 복수의 비트 라인들과 연결되며, 적어도 하나가 상부 컨택과 접촉하는 복수의 도전 라인들을 포함하고, 제1 방향에서, 하부 컨택의 크기는 상부 컨택의 크기보다 작고, 기판의 상면과 평행하며 제1 방향과 교차하는 제2 방향에서, 하부 컨택의 크기는 상부 컨택의 크기보다 크다.
상기 또 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 전자 시스템은, 메인 기판, 메인 기판 상의 비휘발성 메모리 장치, 및 메인 기판 상에, 비휘발성 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하되, 비휘발성 메모리 장치는, 복수의 메모리 셀 스트링들과, 복수의 메모리 셀 스트링들 중 적어도 하나와 연결되는 비트 라인과, 비트 라인과 전기적으로 연결되며 컨트롤러에 의해 제어되는 페이지 버퍼 회로를 포함하고, 페이지 버퍼 회로는, 트랜지스터 구조체와, 트랜지스터 구조체와 접촉하는 하부 컨택과, 하부 컨택 상에, 하부 컨택과 접촉하는 상부 컨택과, 상부 컨택 상에, 기판의 상면과 평행한 제1 방향으로 연장되고, 상부 컨택과 접촉하며, 비트 라인과 전기적으로 연결되는 도전 라인을 포함하고, 제1 방향에서, 하부 컨택의 크기는 상부 컨택의 크기보다 작고, 기판의 상면과 평행하며 제1 방향과 교차하는 제2 방향에서, 하부 컨택의 크기는 상부 컨택의 크기보다 크다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 2는 몇몇 실시예에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 3은 몇몇 실시예에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치의 페이지 버퍼를 설명하기 위한 예시적인 블록도이다.
도 4는 몇몇 실시예에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치의 페이지 버퍼를 설명하기 위한 예시적인 레이아웃도이다.
도 5는 도 4의 R1 영역을 설명하기 위한 확대도이다.
도 6은 도 5의 A-A를 따라 절단한 개략적인 단면도이다.
도 7은 도 5의 B-B를 따라 절단한 개략적인 단면도이다.
도 8은 도 5의 C-C를 따라 절단한 개략적인 단면도이다.
도 9는 몇몇 실시예에 따른 반도체 장치의 효과를 설명하기 위한 예시적인 레이아웃도이다.
도 10은 도 9의 D-D를 따라 절단한 개략적인 단면도이다.
도 11 내지 도 13은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 확대도들이다.
도 14는 몇몇 실시예에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치를 설명하기 위한 예시적인 단면도이다.
도 15는 도 14의 R2 영역을 설명하기 위한 확대도이다.
도 16은 몇몇 실시예에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치를 설명하기 위한 예시적인 단면도이다.
도 17은 도 16의 R3 영역을 설명하기 위한 확대도이다.
도 18은 몇몇 실시예에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치를 설명하기 위한 예시적인 단면도이다.
도 19는 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.
도 20은 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 사시도이다.
도 21은 도 20의 I-I를 따라 절단한 개략적인 단면도이다.
이하에서, 도 1 내지 도 13을 참조하여, 예시적인 실시예들에 따른 반도체 장치를 설명한다.
이하에서 설명되는 반도체 장치는 그를 포함하는 NAND 플래시(NAND flash) 메모리 장치를 위주로 설명되나, 이는 예시적인 것일 뿐이다. 다른 예로, 몇몇 실시예에 따른 반도체 장치는 PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory) 등과 같은 다른 비휘발성 메모리 장치; DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 등과 같은 휘발성 메모리 장치; 또는 CPU(central processing unit), GPU(graphic processing unit), 컨트롤러(controller), ASIC(application specific integrated circuit), AP(applicatioin processor) 등과 같은 로직 소자에 포함될 수도 있음은 물론이다.
본 명세서에서, 비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
도 1은 몇몇 실시예에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함한다.
메모리 셀 어레이(20)는 복수의 메모리 셀 블록들(BLK1~BLKn)을 포함할 수 있다. 각각의 메모리 셀 블록들(BLK1~BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(20)는 비트 라인(BL), 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다. 구체적으로, 메모리 셀 블록들(BLK1~BLKn)은 워드 라인(WL), 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)을 통해 로우 디코더 회로(33)에 연결될 수 있다. 또한, 메모리 셀 블록들(BLK1~BLKn)은 비트 라인(BL)을 통해 페이지 버퍼 회로(35)에 연결될 수 있다.
주변 회로(30)는 비휘발성 메모리 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 비휘발성 메모리 장치(10)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(30)는 제어 로직 회로(37), 로우 디코더 회로(33) 및 페이지 버퍼 회로(35)를 포함할 수 있다. 도시되지 않았으나, 주변 회로(30)는 입출력 회로, 비휘발성 메모리 장치(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 및 메모리 셀 어레이(20)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수도 있다.
제어 로직 회로(37)는 로우 디코더 회로(33), 상기 입출력 회로 및 상기 전압 생성 회로에 연결될 수 있다. 제어 로직 회로(37)는 비휘발성 메모리 장치(10)의 전반적인 동작을 제어할 수 있다. 제어 로직 회로(37)는 제어 신호(CTRL)에 응답하여 비휘발성 메모리 장치(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직 회로(37)는 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드 라인(WL) 및 비트 라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더 회로(33)는 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1~BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록들(BLK1~BLKn)의 적어도 하나의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 선택할 수 있다. 또한, 로우 디코더 회로(33)는 선택된 메모리 셀 블록들(BLK1~BLKn)의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼 회로(35)는 비트 라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼 회로(35)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작 수행 시, 페이지 버퍼 회로(35)는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)에 인가할 수 있다. 한편, 독출 동작 수행 시, 페이지 버퍼 회로(35)는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다.
도 2는 몇몇 실시예에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 2를 참조하면, 몇몇 실시예에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치의 메모리 셀 어레이(예컨대, 도 1의 20)는 메모리 셀 블록(25) 및 페이지 버퍼 회로(35)를 포함할 수 있다.
복수의 메모리 셀 블록(25)들은 비휘발성 메모리 장치의 메모리 셀 어레이(예컨대, 도 1의 20)를 제공할 수 있다. 각각의 메모리 셀 블록(25)들은 복수의 셀 스트링(CSTR)들을 포함할 수 있다. 각각의 셀 스트링(CSTR)들은 복수의 워드 라인들(WL11~WL2n) 및 복수의 비트 라인들(BL1~BLn)이 교차하는 지점에 제공될 수 있다. 또한, 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 각각의 셀 스트링(CSTR)들은 비트 라인들(BL1~BLn)과 공통 소오스 라인(CSL) 사이에 제공될 수 있다.
각각의 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 접속되는 그라운드 선택 트랜지스터(GST), 비트 라인들(BL1~BLn)에 접속되는 스트링 선택 트랜지스터(SST), 및 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 각각의 메모리 셀 트랜지스터들(MCT)은 데이터 저장 소자(data storage element)를 포함할 수 있다.
공통 소오스 라인(CSL)은 그라운드 선택 트랜지스터(GST)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 비트 라인들(BL1~BLn) 사이에는 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL11~WL2n) 및 스트링 선택 라인(SSL)이 배치될 수 있다. 그라운드 선택 라인(GSL)은 그라운드 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있고, 워드 라인들(WL11~WL2n)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극으로 사용될 수 있고, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용될 수 있다.
몇몇 실시예에서, 공통 소오스 라인(CSL)과 그라운드 선택 트랜지스터(GST) 사이에 소거 제어 트랜지스터(ECT)가 배치될 수 있다. 공통 소오스 라인(CSL)은 소거 제어 트랜지스터(ECT)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 그라운드 선택 라인(GSL) 사이에는 소거 제어 라인(ECL)이 배치될 수 있다. 소거 제어 라인(ECL)은 소거 제어 트랜지스터(ECT)의 게이트 전극으로 사용될 수 있다. 소거 제어 트랜지스터(ECT)들은 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시켜 상기 메모리 셀 어레이의 소거 동작을 수행할 수 있다.
페이지 버퍼 회로(35)는 비트 라인들(BL1~BLn)에 대응하는 복수의 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 예를 들어, 메모리 셀 블록(25)이 n개의 비트 라인들(BL1~BLn)을 포함하는 경우에, 페이지 버퍼 회로(35)는 n개의 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 각각의 페이지 버퍼들(PB1~PBn)은 각각의 비트 라인들(BL1~BLn)과 대응되어 연결될 수 있다. 하나의 메모리 셀 블록(25)에 연결되는 복수의 페이지 버퍼들(PB1~PBn)은 소정의 방향(예컨대, 각각의 비트 라인들(BL1~BLn)이 연장되는 방향)을 따라 배열될 수 있다.
각각의 페이지 버퍼들(PB1~PBn)은 각각의 비트 라인들(BL1~BLn)을 통해 저장하거나 읽어오고자 하는 데이터를 임시로 저장할 수 있다. 예를 들어, 각각의 페이지 버퍼들(PB1~PBn)은 상기 데이터를 임시로 저장하기 위한 적어도 하나의 래치(latch) 회로를 포함할 수 있다. 또한, 각각의 페이지 버퍼들(PB1~PBn)은 비트 라인들(BL1~BLn)과 상기 래치 회로를 연결하기 위한 연결 회로, 데이터를 저장하거나 읽어오기 위해 센싱 노드(sensing node)를 프리차지(pre-charge)하는 프리차지 회로 등을 더 포함할 수 있다. 몇몇 실시예에 따른 반도체 장치는 각각의 페이지 버퍼들(PB1~PBn)의 상기 회로들을 구현하기 위해 제공될 수 있다.
도 3은 몇몇 실시예에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치의 페이지 버퍼를 설명하기 위한 예시적인 블록도이다.
도 3을 참조하면, 몇몇 실시예에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치는 페이지 버퍼(PB)를 포함할 수 있다.
복수의 페이지 버퍼(PB)들은 비휘발성 메모리 장치의 페이지 버퍼 회로(예컨대, 도 2의 35)를 제공할 수 있다. 예를 들어, 페이지 버퍼(PB)는 도 2의 각각의 페이지 버퍼들(PB1~PBn)에 대응될 수 있다. 페이지 버퍼(PB)는 상기 래치 회로, 상기 연결 회로 및/또는 상기 프리차지 회로 등을 제공하기 위한 복수의 반도체 소자(예컨대, 트랜지스터)들을 포함할 수 있다.
페이지 버퍼(PB)는 저전압 영역(LV) 및 고전압 영역(HV)을 포함할 수 있다. 저전압 영역(LV)에는 상대적으로 저전압으로 구동되는 저전압 트랜지스터들이 배치될 수 있고, 고전압 영역(HV)에는 상대적으로 고전압으로 구동되는 고전압 트랜지스터들이 배치될 수 있다. 저전압 영역(LV) 및 고전압 영역(HV)은 소정의 방향(예컨대, 제1 방향(Y))을 따라 배열될 수 있다. 몇몇 실시예에서, 제1 방향(Y)은 비휘발성 메모리 장치의 각각의 비트 라인들(예컨대, 도 2의 BL1~BLn)이 연장되는 방향일 수 있다.
몇몇 실시예에서, 저전압 영역(LV)은 복수의 제1 영역(I)들 및 복수의 제2 영역(II)들을 포함할 수 있다. 제1 영역(I) 및 제2 영역(II)은 제1 방향(Y)을 따라 교대로 배열될 수 있다. 제1 영역(I) 및 제2 영역(II)에는 서로 다른 도전형의 반도체 소자들이 제공될 수 있다. 일례로, 제1 영역(I)에는 n형 트랜지스터(예컨대, NMOS)들이 배치될 수 있고, 제2 영역(II)에는 p형 트랜지스터(예컨대, NMOS)들이 배치될 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 고전압 영역(HV)은 제1 방향(Y)을 따라 배열되는 복수의 제3 영역(III)들을 포함할 수 있다. 제3 영역(III)에는 소정의 도전형의 반도체 소자들이 제공될 수 있다. 일례로, 제3 영역(III)에는 n형 트랜지스터(예컨대, NMOS)들이 배치될 수 있으나, 이에 제한되는 것은 아니다.
도 4는 몇몇 실시예에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치의 페이지 버퍼를 설명하기 위한 예시적인 레이아웃도이다. 도 5는 도 4의 R1 영역을 설명하기 위한 확대도이다. 도 6은 도 5의 A-A를 따라 절단한 개략적인 단면도이다. 도 7은 도 5의 B-B를 따라 절단한 개략적인 단면도이다. 도 8은 도 5의 C-C를 따라 절단한 개략적인 단면도이다.
도 4 내지 도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치는 트랜지스터들(TR1, TR2), 하부 컨택들(142, 144), 상부 컨택들(152, 154) 및 도전 라인들(161~164)을 포함할 수 있다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
몇몇 실시예에 따른 반도체 장치는 비휘발성 메모리 장치의 페이지 버퍼 회로(예컨대, 도 2의 35)의 일 영역(S)에 제공될 수 있다. 예를 들어, 일 영역(S)은 도 3의 페이지 버퍼(PB)의 일부 영역일 수 있다. 일 영역(S)은 저전압 영역(LV)의 일부 영역일 수도 있고, 고전압 영역(HV)일 수도 있다. 일 영역(S)은 제1 영역(I)의 일부일 수도 있고, 제2 영역(II)의 일부일 수도 있고, 제3 영역(III)의 일부일 수도 있다.
트랜지스터들(TR1, TR2)은 제1 기판(100) 상에 형성될 수 있다. 제1 기판(100)은 베이스 기판과, 베이스 기판 상에 성장된 에피층을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 기판(100)은 에피층 없이 베이스 기판만을 포함할 수도 있다. 제1 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 제1 기판(100)은 실리콘 기판인 것으로 설명한다.
몇몇 실시예에서, 제1 기판(100)은 제1 도전형을 가질 수 있다. 일례로, 제1 기판(100) 상에 형성되는 트랜지스터들(TR1, TR2)이 각각 n형 트랜지스터인 경우에, 제1 기판(100)은 p형 불순물을 포함할 수 있다. 상기 p형 불순물은 예를 들어, 붕소(B) 또는 알루미늄(Al)을 포함할 수 있으나, 이에 제한되는 것은 아니다. 도시되지 않았으나, 제1 기판(100)은 상기 제1 도전형으로 도핑된 웰을 포함할 수도 있다.
제1 기판(100) 내에는 활성 영역(105)이 정의될 수 있다. 활성 영역(105)은 제1 기판(100) 내에 형성되는 소자 분리 패턴(110)에 의해 정의될 수 있다. 예를 들어, 소자 분리 패턴(110)은 제1 기판(100)이 패터닝되어 형성된 얕은 트렌치(shallow trench) 내에 절연 물질이 매립되어 형성될 수 있다. 소자 분리 패턴(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
트랜지스터들(TR1, TR2)은 제1 기판(100)의 활성 영역(105) 상에 구현될 수 있다. 일례로, 트랜지스터들(TR1, TR2)은 활성 영역(105) 상에 구현되는 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 포함할 수 있다. 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 일 영역(S) 내에서 제1 방향(Y)을 따라 배열될 수 있다. 예를 들어, 활성 영역(105)은 전체적으로 제1 기판(100)의 상면과 평행한 제1 방향(Y)으로 길게 연장되는 형상일 수 있다. 제1 트랜지스터(TR1)는 활성 영역(105)의 일부 상에 구현될 수 있고, 제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)로부터 제1 방향(Y)으로 이격되는 활성 영역(105)의 다른 일부 상에 구현될 수 있다.
제1 트랜지스터(TR1)는 제1 게이트 구조체(G1)를 포함할 수 있다. 제1 게이트 구조체(G1)는 활성 영역(105)과 교차할 수 있다. 예를 들어, 제1 게이트 구조체(G1)는 활성 영역(105)의 일부 상에서 제1 기판(100)의 상면과 평행하며 제1 방향(Y)과 교차하는 제2 방향(X)으로 연장될 수 있다. 이를 통해, 활성 영역(105)의 일부와 제1 게이트 구조체(G1)를 포함하는 제1 트랜지스터(TR1)가 형성될 수 있다.
제2 트랜지스터(TR2)는 제2 게이트 구조체(G2)를 포함할 수 있다. 제2 게이트 구조체(G2)는 활성 영역(105)과 교차할 수 있다. 예를 들어, 제2 게이트 구조체(G2)는 활성 영역(105)의 다른 일부 상에서 제2 방향(X)으로 연장될 수 있다. 이를 통해, 활성 영역(105)의 다른 일부와 제2 게이트 구조체(G2)를 포함하는 제2 트랜지스터(TR2)가 형성될 수 있다.
제1 게이트 구조체(G1) 및 제2 게이트 구조체(G2)는 각각 제1 기판(100) 상에 차례로 적층되는 게이트 유전막(132) 및 게이트 전극(134)을 포함할 수 있다.
게이트 유전막(132)은 활성 영역(105)과 게이트 전극(134) 사이에 개재될 수 있다. 예를 들어, 게이트 유전막(132)은 활성 영역(105)의 상면 및 소자 분리 패턴(110)의 상면을 따라 컨포멀하게 연장될 수 있다. 게이트 유전막(132)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 전극(134)은 게이트 유전막(132) 상에서 제2 방향(X)으로 연장될 수 있다. 게이트 전극(134)은 도전 물질, 예를 들어, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄화 티타늄 (TiC), 탄화 탄탈륨(TaC), 탄탈륨 탄질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 탄탈륨(Ta), 코발트(Co), 루테듐(Ru), 알루미늄(Al), 텅스텐(W) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 게이트 전극(134)은 단일층인 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 게이트 전극(134)은 상기 도전 물질들의 조합으로 구성되는 다중층일 수도 있다.
몇몇 실시예에서, 제1 게이트 구조체(G1) 및 제2 게이트 구조체(G2)는 각각 게이트 전극(134)의 측면을 덮는 게이트 스페이서를 더 포함할 수도 있다. 상기 게이트 스페이서는 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 게이트 구조체(G1) 및 제2 게이트 구조체(G2)는 각각 게이트 전극(134)의 상면을 덮는 게이트 캡핑막을 더 포함할 수도 있다. 상기 게이트 캡핑막은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
트랜지스터들(TR1, TR2)은 각각 소오스/드레인 영역(120)을 포함할 수 있다. 소오스/드레인 영역(120)은 활성 영역(105) 내에(또는 활성 영역(105) 상에) 배치될 수 있다. 또한, 소오스/드레인 영역(120)은 각각의 게이트 구조체들(G1, G2)의 적어도 일 측면 상에 배치될 수 있다. 예를 들어, 도 8에 도시된 것처럼, 소오스/드레인 영역(120)은 제1 게이트 구조체(G1)의 양측의 활성 영역(105) 내에 배치될 수 있다.
소오스/드레인 영역(120)은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 일례로, 트랜지스터들(TR1, TR2)이 각각 n형 트랜지스터인 경우에, 소오스/드레인 영역(120)은 n형 불순물을 포함할 수 있다. 상기 n형 불순물은 예를 들어, 인(P) 또는 비소(As)를 포함할 수 있으나, 이에 제한되는 것은 아니다. 소오스/드레인 영역(120)은 활성 영역(105) 내에 불순물이 도핑되어 형성되는 불순물 영역일 수도 있고, 활성 영역(105) 상에 성장된 에피층일 수도 있다.
몇몇 실시예에서, 소오스/드레인 영역(120)은 저농도 불순물 영역(122) 및 고농도 불순물 영역(124)을 포함할 수 있다. 고농도 불순물 영역(124)은 저농도 불순물 영역(122) 내에 형성될 수 있다. 저농도 불순물 영역(122)은 고농도 불순물 영역(124)을 둘러쌀 수 있다. 저농도 불순물 영역(122) 및 고농도 불순물 영역(124)은 각각 상기 제2 도전형으로 도핑될 수 있다. 이 때, 고농도 불순물 영역(124)의 도핑 농도는 저농도 불순물 영역(122)의 도핑 농도보다 높을 수 있다.
하부 컨택들(142, 144)은 제1 기판(100) 상에 형성될 수 있다. 각각의 하부 컨택들(142, 144)은 트랜지스터들(TR1, TR2)과 접속될 수 있다. 예를 들어, 각각의 하부 컨택들(142, 144)은 소오스/드레인 영역(120) 및 게이트 구조체들(G1, G2) 중 하나와 접속될 수 있다. 일례로, 하부 컨택들(142, 144)은 제1 트랜지스터(TR1)의 소오스/드레인 영역(120)과 접속되는 제1 하부 컨택(142) 및 제1 트랜지스터(TR1)의 제1 게이트 구조체(G1)와 접속되는 제2 하부 컨택(144)을 포함할 수 있다.
도 4 및 도 5에서, 각각의 하부 컨택들(142, 144)은 평면적 관점에서 직사각형인 것만이 도시되었으나 이는 예시적인 것일 뿐이다. 다른 예로, 각각의 하부 컨택들(142, 144)은 평면적 관점에서 다른 다각형, 또는 타원형 등 다양할 수 있음은 물론이다.
각각의 하부 컨택들(142, 144)은 제1 기판(100)의 상면과 수직하는 수직 방향(이하, 제3 방향(Z))으로 연장되어 트랜지스터들(TR1, TR2)과 접속될 수 있다. 예를 들어, 제1 기판(100) 및 소자 분리 패턴(110) 상에, 트랜지스터들(TR1, TR2)을 덮는 제1 층간 절연막(192)이 형성될 수 있다. 제1 하부 컨택(142)은 제3 방향(Z)에서 활성 영역(105)의 일부와 중첩하도록 배치되며, 제1 층간 절연막(192)을 관통하여 활성 영역(105) 내의 소오스/드레인 영역(120)과 접촉할 수 있다. 몇몇 실시예에서, 제1 하부 컨택(142)은 소오스/드레인 영역(120)의 고농도 불순물 영역(124)과 접촉할 수 있다. 제2 하부 컨택(144)은 제3 방향(Z)에서 제1 게이트 구조체(G1)의 일부와 중첩하도록 배치되며, 제1 층간 절연막(192)을 관통하여 제1 게이트 구조체(G1)의 게이트 전극(134)과 접촉할 수 있다.
활성 영역(105) 내의 소오스/드레인 영역(120)과의 접속 신뢰성을 보장하기 위해, 제1 하부 컨택(142)은 평면적 관점에서 활성 영역(105)의 외곽으로부터 소정의 거리로 이격될 수 있다. 예를 들어, 도 5에 도시된 것처럼, 제1 하부 컨택(142)은 제1 방향(Y)에서 활성 영역(105)의 외곽으로부터 제1 거리(D1y)만큼 이격될 수 있다. 또한, 제1 하부 컨택(142)은 제2 방향(X)에서 활성 영역(105)의 외곽으로부터 제2 거리(D1x)만큼 이격될 수 있다. 제1 거리(D1y) 및 제2 거리(D1x)는 각각 예를 들어, 약 20 nm 이상일 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는, 제1 거리(D1y) 및 제2 거리(D1x)는 각각 약 25 nm 이상일 수 있다.
제1 게이트 구조체(G1)의 게이트 전극(134)과의 접속 신뢰성을 보장하기 위해, 제2 하부 컨택(144)은 평면적 관점에서 제1 게이트 구조체(G1)의 외곽으로부터 소정의 거리로 이격될 수 있다. 예를 들어, 도 5에 도시된 것처럼, 제2 하부 컨택(144)은 제1 방향(Y)에서 제1 게이트 구조체(G1)의 외곽으로부터 제3 거리(D2)만큼 이격될 수 있다. 제3 거리(D2)는 예를 들어, 약 30 nm 이상일 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는, 제3 거리(D2)는 약 40 nm 이상일 수 있다.
각각의 하부 컨택들(142, 144)은 테이퍼진(tapered) 형태의 단면을 가질 수 있다. 예를 들어, 도 6 내지 도 8에 도시된 것처럼, 각각의 하부 컨택들(142, 144)의 폭은 제1 기판(100)의 상면에 가까워짐에 따라 감소할 수 있다. 이는, 하부 컨택들(142, 144)을 형성하기 위해 제1 층간 절연막(192)에 대해 수행되는 식각 공정의 특성에 기인할 수 있다.
각각의 하부 컨택들(142, 144)은 도전 물질, 예를 들어, 알루미늄(Al), 구리(Cu) 또는 텅스텐(W) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상부 컨택들(152, 154)은 하부 컨택들(142, 144) 상에 형성될 수 있다. 각각의 상부 컨택들(152, 154)은 하부 컨택들(142, 144) 중 하나와 접속될 수 있다. 일례로, 상부 컨택들(152, 154)은 제1 하부 컨택(142)과 접속되는 제1 상부 컨택(152) 및 제2 하부 컨택(144)과 접속되는 제2 상부 컨택(154)을 포함할 수 있다.
도 4 및 도 5에서, 각각의 상부 컨택들(152, 154)은 평면적 관점에서 직사각형인 것만이 도시되었으나 이는 예시적인 것일 뿐이다. 다른 예로, 각각의 상부 컨택들(152, 154)은 평면적 관점에서 다른 다각형, 또는 타원형 또는 원형 등 다양할 수 있음은 물론이다.
각각의 상부 컨택들(152, 154)은 제3 방향(Z)으로 연장되어 하부 컨택들(142, 144) 중 하나와 접속될 수 있다. 예를 들어, 제1 층간 절연막(192) 및 하부 컨택들(142, 144)을 덮는 제2 층간 절연막(194)이 형성될 수 있다. 제1 상부 컨택(152)은 제3 방향(Z)에서 제1 하부 컨택(142)의 일부와 중첩하도록 배치되며, 제2 층간 절연막(194)을 관통하여 제1 하부 컨택(142)의 상면과 접촉할 수 있다. 제2 상부 컨택(154)은 제3 방향(Z)에서 제2 하부 컨택(144)의 일부와 중첩하도록 배치되며, 제2 층간 절연막(194)을 관통하여 제2 하부 컨택(144)의 상면과 접촉할 수 있다.
각각의 상부 컨택들(152, 154)은 테이퍼진(tapered) 형태의 단면을 가질 수 있다. 예를 들어, 도 6 내지 도 8에 도시된 것처럼, 각각의 상부 컨택들(152, 154)의 폭은 제1 기판(100)의 상면에 가까워짐에 따라 감소할 수 있다. 이는, 상부 컨택들(152, 154)을 형성하기 위해 제2 층간 절연막(194)에 대해 수행되는 식각 공정의 특성에 기인할 수 있다.
각각의 상부 컨택들(152, 154)은 도전 물질, 예를 들어, 알루미늄(Al), 구리(Cu) 또는 텅스텐(W) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상부 컨택들(152, 154)은 하부 컨택들(142, 144)과 동일한 도전 물질을 포함할 수도 있고, 하부 컨택들(142, 144)과는 다른 도전 물질을 포함할 수도 있다.
도전 라인들(161~164)은 제1 방향(Y)으로 나란히 연장될 수 있다. 또한, 도전 라인들(161~164)은 제2 방향(X)에서 등간격으로 이격될 수 있다. 도전 라인들(161~164) 중 적어도 일부는 그들 사이를 채우는 제3 층간 절연막(196)에 의해 상호 절연될 수 있다.
도전 라인들(161~164)은 상부 컨택들(152, 154) 상에 형성될 수 있다. 각각의 도전 라인들(161~164)은 상부 컨택들(152, 154) 중 적어도 하나와 접속될 수 있다. 일례로, 도전 라인들(161~164) 중 일부(예컨대, 163)는 제1 상부 컨택(152)의 상면과 접촉할 수 있고, 도전 라인들(161~164) 중 다른 일부(예컨대, 161)는 제2 상부 컨택(154)의 상면과 접촉할 수 있다. 이를 통해, 도전 라인들(161~164)은 트랜지스터들(TR1, TR2) 중 적어도 하나와 전기적으로 연결될 수 있다.
도전 라인들(161~164)은 비트 라인들(예컨대, 도 2의 BL1~BLn)과 연결될 수 있다. 일례로, 일 영역(S) 내에 배치되는 4개의 도전 라인들(161~164)은 메모리 셀 블록(예컨대, 도 2의 25) 내에 배치되는 8개의 비트 라인들(BL1~BLn)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 각각의 도전 라인들(161~164)은 비트 라인들(BL1~BLn) 중 2개의 비트 라인들과 전기적으로 연결될 수 있다.
몇몇 실시예에서, 도전 라인들(161~164) 간의 피치(P)는 메모리 셀 블록(예컨대, 도 2의 25) 내에 배치되는 비트 라인들(예컨대, 도 2의 BL1~BLn) 간의 피치보다 클 수 있다. 일례로, 각각의 도전 라인들(161~164)이 비트 라인들(BL1~BLn) 중 2개의 비트 라인들과 연결되는 경우에, 도전 라인들(161~164) 간의 피치(P)는 비트 라인들 간의 피치의 2배일 수 있다.
몇몇 실시예에서, 도전 라인들(161~164)은 미세화된 비트 라인들(예컨대, 도 2의 BL1~BLn)에 연결되는 배선 패턴일 수 있다. 예를 들어, 각각의 도전 라인들(161~164)의 폭(W5)은 약 50 nm 이하일 수 있고, 도전 라인들(161~164) 간의 피치(P)는 약 100 nm 이하일 수 있다. 예시적으로, 각각의 도전 라인들(161~164)의 폭(W5)은 약 20 nm 내지 약 40 nm일 수 있고, 도전 라인들(161~164) 간의 피치(P)는 약 30 nm 내지 약 80 nm일 수 있다.
각각의 도전 라인들(161~164)은 테이퍼진(tapered) 형태의 단면을 가질 수 있다. 예를 들어, 도 6 내지 도 8에 도시된 것처럼, 각각의 도전 라인들(161~164)의 폭은 제1 기판(100)의 상면에 가까워짐에 따라 감소할 수 있다. 이는, 도전 라인들(161~164)을 형성하기 위해 제3 층간 절연막(196)에 대해 수행되는 식각 공정의 특성에 기인할 수 있다.
각각의 도전 라인들(161~164)은 도전 물질, 예를 들어, 알루미늄(Al), 구리(Cu) 또는 텅스텐(W) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다. 도전 라인들(161~164)은 상부 컨택들(152, 154)과 동일한 도전 물질을 포함할 수도 있고, 상부 컨택들(152, 154)과는 다른 도전 물질을 포함할 수도 있다.
트랜지스터들(TR1, TR2)은 하부 컨택들(142, 144), 상부 컨택들(152, 154) 및 도전 라인들(161~164)에 의해 상호 연결되어 페이지 버퍼(예컨대, 도 3의 PB)의 상기 래치 회로, 상기 연결 회로 및/또는 상기 프리차지 회로 등을 제공할 수 있다. 예를 들어, 도전 라인들(161~164)은 페이지 버퍼(PB)를 외부의 캐시 래치(cache latch)와 연결하기 위한 캐시 래치 라인, 전원 전압을 공급하기 위한 전원 라인, 페이지 버퍼(PB)에 포함되는 래치 회로들 간의 데이터를 전송하는 래치 신호 라인, 페이지 버퍼(PB)의 센싱 노드(sensing node)와 연결되는 센싱 노드 라인, 모니터링 회로와 연결되어 페이지 버퍼(PB)에 저장된 데이터를 확인하는 와이어드 오어(wired OR) 라인 등 다양한 라인들을 제공할 수 있다.
몇몇 실시예에서, 상기 래치 신호 라인들을 통해 서로 상보적 특성을 갖는 신호가 전송될 수 있다. 페이지 버퍼(PB)는 센싱 노드를 프리차지(pre-charge)한 후 디벨롭(develope)함으로써 메모리 셀들에 데이터를 저장하거나, 메모리 셀들로부터 데이터를 읽어올 수 있다.
이하의 설명에서, 각각의 도전 라인들(161~164)은 상기 예시되는 라인들 중 하나와 매칭되는 것으로 설명된다. 그러나, 이는 예시적인 것일 뿐이며, 도전 라인들(161~164)의 종류, 개수, 배치 및 순서 등은 다양하게 변형될 수 있음은 물론이다.
일례로, 도전 라인들(161~164)은 트랜지스터들(TR1, TR2)에 전원 전압을 공급하기 위한 제1 도전 라인(161)을 포함할 수 있다. 제1 도전 라인(161)은 서로 다른 크기의 전원 전압을 공급하기 위해 제1 방향(Y)에서 복수의 영역들로 분할될 수 있다. 예를 들어, 도 4에 도시된 것처럼, 분할된 제1 도전 라인(161) 중 일부는 제1 트랜지스터(TR1)의 제1 게이트 구조체(G1)와 연결되어 제1 전원 전압을 공급할 수 있고, 분할된 제1 도전 라인(161) 중 다른 일부는 제2 트랜지스터(TR2)의 활성 영역(105)과 연결되어 상기 제1 전원 전압과 다른 제2 전원 전압을 공급할 수 있다.
일례로, 도전 라인들(161~164)은 트랜지스터들(TR1, TR2)을 상호 연결하거나 분리하는 제2 도전 라인(162) 및 제3 도전 라인(163)을 포함할 수 있다. 트랜지스터들(TR1, TR2)을 상호 연결하거나 분리하기 위해, 제2 도전 라인(162) 및 제3 도전 라인(163)은 각각 제1 방향(Y)에서 복수의 영역들로 분할될 수 있다. 예를 들어, 도 4에 도시된 것처럼, 분할된 제2 도전 라인(162) 중 일부는 제1 트랜지스터(TR1)의 활성 영역(105)과 연결될 수 있고, 분할된 제3 도전 라인(163) 중 일부는 제2 트랜지스터(TR2)의 제2 게이트 구조체(G2)와 연결될 수 있고, 분할된 제3 도전 라인(163) 중 다른 일부는 제1 트랜지스터(TR1)의 활성 영역(105)과 연결될 수 있다. 분할된 제2 도전 라인(162) 및 분할된 제3 도전 라인(163)은 상호 연결될 수도 있다. 예를 들어, 제2 도전 라인(162) 중 다른 일부는 제3 도전 라인(163) 중 다른 일부와 전기적으로 연결될 수도 있다.
일례로, 도전 라인들(161~164)은 페이지 버퍼(PB)에 센싱 노드를 제공하는 제4 도전 라인(164)을 포함할 수 있다. 제4 도전 라인(164)은 제1 방향(Y)으로 길게 연장되어 페이지 버퍼(PB)의 센싱 노드와 연결될 수 있다.
몇몇 실시예에서, 제2 도전 라인(162) 및 제3 도전 라인(163)은 제1 도전 라인(161)과 제4 도전 라인(164) 사이에 개재될 수 있다.
몇몇 실시예에서, 각각의 상부 컨택들(152, 154)은 제2 방향(X)에서 각각의 도전 라인들(161~164)보다 더 큰 크기(또는 폭)를 가질 수 있다. 예를 들어, 제1 상부 컨택(152)의 제2 방향 폭(도 6의 W2x)은 각각의 도전 라인들(161~164)의 폭(W5)보다 클 수 있다. 또는, 예를 들어, 제2 상부 컨택(154)의 제2 방향 폭(도 7의 W4x)은 각각의 도전 라인들(161~164)의 폭(W5)보다 클 수 있다. 도 5에 도시된 것처럼, 이러한 상부 컨택들(152, 154)의 일부는 평면적 관점에서 각각의 도전 라인들(161~164)로부터 제2 방향(X)으로 돌출될 수 있다. 상부 컨택들(152, 154)의 제2 방향 폭(W2x, W4x)은 각각 약 30 nm 내지 약 80 nm일 수 있으나, 이에 제한되는 것은 아니다. 예시적으로, 상부 컨택들(152, 154)의 제2 방향 폭(W2x, W4x)은 각각 약 40 nm 내지 약 60 nm일 수 있다.
제2 방향(X)에서, 각각의 하부 컨택들(142, 144)은 그와 접속되는 상부 컨택들(152, 154)보다 더 큰 크기(또는 폭)를 가질 수 있다. 예를 들어, 제1 하부 컨택(142)의 제2 방향 폭(도 6의 W1x)은 제1 상부 컨택(152)의 제2 방향 폭(도 6의 W2x)보다 클 수 있다. 또는, 예를 들어, 제2 하부 컨택(144)의 제2 방향 폭(도 7의 W3x)은 제2 상부 컨택(154)의 제2 방향 폭(도 7의 W4x)보다 클 수 있다.
도 5에 도시된 것처럼, 이러한 하부 컨택들(142, 144)의 일부는 평면적 관점에서 각각의 상부 컨택들(152, 154)로부터 제2 방향(X)으로 돌출될 수 있다. 하부 컨택들(142, 144)의 제2 방향 폭(W1x, W3x)은 각각 약 50 nm 내지 약 160 nm일 수 있으나, 이에 제한되는 것은 아니다. 예시적으로, 제1 하부 컨택(142)의 제2 방향 폭(도 6의 W1x)은 약 80 nm 내지 약 100 nm일 수 있고, 제2 하부 컨택(144)의 제2 방향 폭(도 7의 W3x)은 약 110 nm 내지 약 130 nm일 수 있다.
제1 방향(Y)에서, 각각의 하부 컨택들(142, 144)은 그와 접속되는 상부 컨택들(152, 154)보다 더 작은 크기(또는 폭)를 가질 수 있다. 예를 들어, 제1 하부 컨택(142)의 제1 방향 폭(도 8의 W1y)은 제1 상부 컨택(152)의 제1 방향 폭(도 8의 W2y)보다 클 수 있다.
도 5에 도시된 것처럼, 이러한 하부 컨택들(142, 144)의 일부는 평면적 관점에서 각각의 상부 컨택들(152, 154)로부터 제1 방향(Y)으로 돌출될 수 있다. 하부 컨택들(142, 144)의 제1 방향 폭(W1y)은 각각 약 50 nm 이하일 수 있으나, 이에 제한되는 것은 아니다. 예시적으로, 하부 컨택들(142, 144)의 제1 방향 폭(W1y)은 약 10 nm 내지 약 30 nm일 수 있다.
몇몇 실시예에서, 각각의 하부 컨택들(142, 144)은 제1 방향(Y)에서보다 제2 방향(X)에서 더 큰 크기(또는 폭)를 가질 수 있다. 예를 들어, 제1 하부 컨택(142)의 제1 방향 폭(도 8의 W1y)은 제1 하부 컨택(142)의 제2 방향 폭(도 6의 W1x)보다 클 수 있다. 몇몇 실시예에서, 각각의 하부 컨택들(142, 144)은 제2 방향(X)으로 연장되는 장변(long side) 및 제1 방향(Y)으로 연장되는 단변(long side)을 포함할 수 있다.
제1 방향(Y)에서 제1 하부 컨택(142)의 크기는 제1 방향(Y)에서 제2 하부 컨택(144)의 크기와 동일한 것만이 도시되었으나 이는 예시적인 것일 뿐이다. 다른 예로, 제1 방향(Y)에서 제1 하부 컨택(142)의 크기 및 제1 방향(Y)에서 제2 하부 컨택(144)의 크기는 서로 다를 수도 있음은 물론이다.
또한, 제2 방향(X)에서 제2 하부 컨택(144)의 크기는 제2 방향(X)에서 제1 하부 컨택(142)의 크기보다 작은 것만이 도시되었으나 이는 예시적인 것일 뿐이다. 다른 예로, 제2 방향(X)에서 제1 하부 컨택(142)의 크기 및 제2 방향(X)에서 제2 하부 컨택(144)의 크기는 서로 동일할 수도 있음은 물론이다.
몇몇 실시예에서, 각각의 하부 컨택들(142, 144)은 그와 접속되는 상부 컨택들(152, 154)과 십자가(cross) 형태로 배치될 수 있다. 예를 들어, 도 5에 도시된 것처럼, 각각의 하부 컨택들(142, 144)은 제1 방향(Y)으로 길게 연장될 수 있고, 각각의 상부 컨택들(152, 154)은 제2 방향(X)으로 길게 연장될 수 있다.
몇몇 실시예에서, 각각의 하부 컨택들(142, 144)의 일부는 복수의 도전 라인들(161~164)과 중첩할 수 있다. 여기서, 중첩이란, 제3 방향(Z)에서 중첩함을 의미한다. 일례로, 제1 하부 컨택(142)의 일부는 그와 접속되는 제3 도전 라인(163)과 중첩할 수 있고, 제1 하부 컨택(142)의 다른 일부는 제3 도전 라인(163)에 인접하는 제2 도전 라인(162)과 중첩할 수도 있다. 또는, 일례로, 제2 하부 컨택(144)의 일부는 그와 접속되는 제1 도전 라인(161)과 중첩할 수 있고, 제2 하부 컨택(144)의 다른 일부는 제1 도전 라인(161)에 인접하는 제2 도전 라인(162)과 중첩할 수 있다.
몇몇 실시예에서, 각각의 상부 컨택들(152, 154)은 도전 라인들(161~164) 중 하나의 도전 라인과만 중첩할 수 있다. 여기서, 중첩이란, 제3 방향(Z)에서 중첩함을 의미한다. 일례로, 제1 상부 컨택(152)은 그와 접속되는 제3 도전 라인(163)과만 중첩하며, 제3 도전 라인(163)에 인접하는 제2 도전 라인(162)과는 중첩하지 않을 수 있다. 또는, 일례로, 제2 상부 컨택(154)은 그와 접속되는 제1 도전 라인(161)과만 중첩하며, 제1 도전 라인(161)에 인접하는 제2 도전 라인(162)과는 중첩하지 않을 수 있다.
몇몇 실시예에서, 활성 영역(105)은 베이스 영역(105a) 및 돌출 영역(105b)을 포함할 수 있다. 베이스 영역(105a)은 제1 방향(Y)으로 길게 연장될 수 있다. 돌출 영역(105b)은 각각의 게이트 구조체들(G1, G2)의 적어도 일 측면 상에 배치될 수 있다. 또한, 돌출 영역(105b)은 베이스 영역(105a)으로부터 제2 방향(X)으로 돌출될 수 있다. 이 때, 제1 하부 컨택(142)은 베이스 영역(105a) 및 돌출 영역(105b)에 걸쳐서 제2 방향(X)으로 연장될 수 있다. 이러한 경우에, 제1 하부 컨택(142)과 활성 영역(105) 간의 접촉 면적이 증대되어 제1 하부 컨택(142)과 활성 영역(105) 간의 전기적 저항이 개선될 수 있다.
몇몇 실시예에서, 하부 컨택들(142, 144)의 높이는 상부 컨택들(152, 154)의 높이 및 도전 라인들(161~164)의 높이보다 클 수 있다. 예를 들어, 도 8에 도시된 것처럼, 제1 하부 컨택(142)의 높이(H1)는 제1 상부 컨택(152)의 높이(H2) 및 제3 도전 라인(163)의 높이(H3)보다 클 수 있다. 제1 하부 컨택(142)의 높이(H1)는 예를 들어, 약 100 nm 이상일 수 있다. 예시적으로, 제1 하부 컨택(142)의 높이(H1)는 약 200 nm 내지 약 2,000 nm일 수 있다. 제1 상부 컨택(152)의 높이(H2) 및 제3 도전 라인(163)의 높이(H3)는 각각 약 10 nm 내지 약 200 nm일 수 있다. 예시적으로, 제1 상부 컨택(152)의 높이(H2) 및 제3 도전 라인(163)의 높이(H3)는 각각 약 50 nm 내지 약 150 nm일 수 있다.
몇몇 실시예에서, 각각의 도전 라인들(161~164)의 최하면은 상부 컨택들(152, 154)의 상면보다 낮게 형성될 수 있다. 이는, 도전 라인들(161~164)을 형성하기 위해 수행되는 식각 공정에서 제2 층간 절연막(194)의 일부가 식각됨에 기인할 수 있다.
이하에서, 도 9 및 도 10에 따른 반도체 장치와 비교하여, 예시적인 실시예들에 따른 반도체 장치의 효과를 설명한다.
도 9는 몇몇 실시예에 따른 반도체 장치의 효과를 설명하기 위한 예시적인 레이아웃도이다. 도 10은 도 9의 D-D를 따라 절단한 개략적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 9는 도 5의 R1 영역에 대비되는 Ra 영역을 설명하기 위한 확대도이다.
도 9 및 도 10을 참조하면, 도 9 및 도 10에 따른 반도체 장치에서, 하부 컨택들(142a, 144a)은 도전 라인들(161~164)과 직접 접속된다.
즉, 도 9 및 도 10에 따른 반도체 장치는 상부 컨택들(도 4 내지 도 8의 152, 154)을 포함하지 않을 수 있다. 예를 들어, 도전 라인들(161~164) 중 일부(예컨대, 163)는 제1 하부 컨택(142a)의 상면과 접촉할 수 있고, 도전 라인들(161~164) 중 다른 일부(예컨대, 161)는 제2 상부 컨택(144a)의 상면과 접촉할 수 있다.
이러한 경우에, 하부 컨택들(142a, 144a)과 트랜지스터들(TR1, TR2) 간의 접속 신뢰성이 저하되는 문제가 있다. 구체적으로, 비휘발성 메모리 장치의 비트 라인들(예컨대, 도 2의 BL1~BLn)이 계속적으로 미세화됨에 따라, 이들과 연결되는 도전 라인들(161~164) 간의 피치(P) 또한 계속적으로 미세화되고 있다. 이에 따라, 각각의 도전 라인들(161~164)의 하부에 연결되는 하부 컨택들(142a, 144a)은 도전 라인들(161~164)이 배열되는 방향(즉, 제2 방향(X))에서 크기의 제한을 갖는다. 예를 들어, 제3 도전 라인(163)에 인접하는 도전 라인(예컨대, 제2 도전 라인(162) 또는 제4 도전 라인(164))과의 쇼트(short)를 방지하기 위해, 제1 하부 컨택(142a)의 상부의 제2 방향 폭(Wxu)은 소정의 크기 이하로 제한될 수 있다. 또한, 상술한 것처럼, 각각의 하부 컨택들(142a, 144a)은 테이퍼진 형태의 단면을 가질 수 있다. 이에 따라, 예를 들어, 제1 하부 컨택(142a)의 하부의 제2 방향 폭(Wxb)은 더욱 제한될 수 있고, 제1 하부 컨택(142a)과 소오스/드레인 영역(120) 간의 접속 신뢰성이 저하될 수 있다.
그러나, 몇몇 실시예에 따른 반도체 장치에서, 하부 컨택들(142, 144)은 상부 컨택들(152, 154)을 통해 도전 라인들(161~164)과 연결될 수 있다. 도 4 내지 도 8을 이용하여 상술한 것처럼, 하부 컨택들(142, 144)과 도전 라인들(161~164) 사이에 상부 컨택들(152, 154)이 개재되면, 하부 컨택들(142, 144)은 제2 방향(X)에서 도전 라인들(161~164)이 배열되는 방향(즉, 제2 방향(X))에서 크기의 제한을 갖지 않을 수 있다. 따라서, 각각의 하부 컨택들(142, 144)은 제2 방향(X)에서 증대된 크기를 가질 수 있고, 하부 컨택들(142a, 144a)과 트랜지스터들(TR1, TR2) 간의 접속 신뢰성이 향상될 수 있다.
한편, 도 9에 도시된 것처럼, 제2 방향(X)에서 하부 컨택들(142a, 144a)의 크기가 제한됨에 따른 전기적 저항의 열화를 보상하기 위해, 제1 방향(Y)에서 증대된 크기를 갖는 하부 컨택들(142a, 144a)이 고려될 수 있다. 그러나, 제1 방향(Y)에서 증대된 크기를 갖는 하부 컨택들(142a, 144a)은 제1 방향(Y)에서 반도체 장치의 크기를 증가시키는 문제가 있다. 예를 들어, 제1 방향(Y)에서 증대된 크기를 갖는 하부 컨택들(142a, 144a)은 제1 방향(Y)에서 페이지 버퍼(예컨대, 도 3의 PB)의 크기를 증가시키게 되고, 이는 전체적인 칩 사이즈의 증가로 이어진다.
그러나, 도 4 내지 도 8을 이용하여 상술한 것처럼, 하부 컨택들(142, 144)과 도전 라인들(161~164) 사이에 상부 컨택들(152, 154)이 개재되면, 하부 컨택들(142, 144)은 제2 방향(X)에서 도전 라인들(161~164)이 배열되는 방향(즉, 제2 방향(X))에서 크기의 제한을 갖지 않을 수 있다. 따라서, 각각의 하부 컨택들(142, 144)은 전기적 저항의 열화 없이 제1 방향(Y)에서 감소된 크기를 가질 수 있으므로, 제1 방향(Y)에서 페이지 버퍼(예컨대, 도 3의 PB)의 크기가 축소되어 전체적인 칩 사이즈의 축소가 가능하다.
도 11 내지 도 13은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 확대도들이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 각각의 하부 컨택들(142, 144) 중 적어도 일부는 베이스부(142a) 및 돌출부(142b)를 포함한다.
예를 들어, 제1 하부 컨택(142)은 베이스부(142a) 및 돌출부(142b)를 포함할 수 있다. 베이스부(142a)는 제2 방향(X)으로 길게 연장될 수 있다. 일례로, 베이스부(142a)는 베이스 영역(105a) 및 돌출 영역(105b)에 걸쳐서 제2 방향(X)으로 연장될 수 있다. 돌출부(142b)는 베이스부(142a)로부터 제1 방향(Y)으로 돌출될 수 있다. 일례로, 돌출부(142b)는 돌출 영역(105b) 내에서 베이스부(142a)로부터 제1 게이트 구조체(G1)를 향해 돌출될 수 있다. 이러한 제1 하부 컨택(142)은 더욱 증대된 크기를 가질 수 있으므로, 제1 하부 컨택(142)과 활성 영역(105) 간의 접속 신뢰성이 더욱 향상될 수 있다.
베이스부(142a) 및 돌출부(142b)는 각각 평면적 관점에서 활성 영역(105)의 외곽으로부터 소정의 거리(예컨대, 제1 거리(D1y) 및 제2 거리(D1x))로 이격될 수 있다.
제2 하부 컨택(144)은 베이스부(142a) 및 돌출부(142b)를 포함하지 않는 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 제1 하부 컨택(142) 및 제2 하부 컨택(144)이 모두 베이스부(142a) 및 돌출부(142b)를 포함할 수 있음은 물론이다.
도 12를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 각각의 하부 컨택들(142, 144) 중 적어도 일부는 소정의 각도로 기울어진다.
예를 들어, 제1 하부 컨택(142)의 장변(long side)은 제1 방향(Y)과 제1 예각(θ1)을 형성할 수 있다. 이러한 제1 하부 컨택(142)은 활성 영역(105)의 자유도를 향상시킬 수 있으므로, 배치에 따라 효율적인 공간 활용이 가능할 수 있다.
기울어진 제1 하부 컨택(142)은 평면적 관점에서 활성 영역(105)의 외곽으로부터 소정의 거리(예컨대, 제1 거리(D1y) 및 제2 거리(D1x))로 이격될 수 있다.
제2 하부 컨택(144)은 기울어지지 않는 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 제1 하부 컨택(142) 및 제2 하부 컨택(144)이 모두 기울어질 수 있음은 물론이다.
도 13을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 각각의 하부 컨택들(142, 144) 중 적어도 일부는 평면적 관점에서 타원형으로 형성된다.
예를 들어, 제1 하부 컨택(142)은 평면적 관점에서 타원형으로 형성될 수 있다. 몇몇 실시예에서, 타원형인 제1 하부 컨택(142)은 장축(major axis)은 제1 방향(Y)과 제2 예각(θ2)을 형성할 수 있다. 이러한 제1 하부 컨택(142)은 활성 영역(105)의 자유도를 향상시킬 수 있으므로, 배치에 따라 효율적인 공간 활용이 가능할 수 있다.
타원형인 제1 하부 컨택(142)은 평면적 관점에서 활성 영역(105)의 외곽으로부터 소정의 거리(예컨대, 제1 거리(D1y) 및 제2 거리(D1x))로 이격될 수 있다.
제2 하부 컨택(144)은 직사각형인 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 제1 하부 컨택(142) 및 제2 하부 컨택(144)이 모두 타원형일 수도 있음은 물론이다.
이하에서, 도 14 내지 도 18을 참조하여, 예시적인 실시예들에 따른 비휘발성 메모리 장치를 설명한다.
도 14는 몇몇 실시예에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치를 설명하기 위한 예시적인 단면도이다. 도 15는 도 14의 R2 영역을 설명하기 위한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 13을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 14 및 도 15를 참조하면, 몇몇 실시예에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함한다.
메모리 셀 영역(CELL)은 제2 기판(300), 절연 기판(301), 몰드 구조체(MS1, MS2), 층간 절연막(340a, 340b), 채널 구조체(CH), 워드 라인 절단 영역(WC), 비트 라인(BL), 셀 컨택(362), 소오스 컨택(364), 관통 비아(366) 및 제1 배선 구조체(380)를 포함할 수 있다.
제2 기판(300)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 제2 기판(300)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다. 몇몇 실시예에서, 제2 기판(300)은 불순물을 포함할 수 있다. 예를 들어, 제2 기판(300)은 n형 불순물(예컨대, 인(P), 비소(As) 등)을 포함할 수 있다. 본 명세서에서, 제2 기판(300)은 셀 기판으로도 지칭될 수 있다.
제2 기판(300)은 셀 어레이 영역(CAR) 및 확장 영역(EXT)을 포함할 수 있다.
셀 어레이 영역(CAR)에는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(예컨대, 도 1의 20)가 형성될 수 있다. 예를 들어, 셀 어레이 영역(CAR)에는 후술되는 채널 구조체(CH), 비트 라인(BL) 및 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2) 등이 배치될 수 있다. 이하의 설명에서, 상기 메모리 셀 어레이가 배치되는 제2 기판(300)의 표면은 제2 기판(300)의 전면(front side)으로 지칭될 수 있다. 반대로, 제2 기판(300)의 전면과 반대되는 제2 기판(300)의 표면은 제2 기판(300)의 후면(back side)으로 지칭될 수 있다.
확장 영역(EXT)은 셀 어레이 영역(CAR)의 주변에 배치될 수 있다. 확장 영역(EXT)에는 후술되는 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)이 계단형으로 적층될 수 있다.
몇몇 실시예에서, 제2 기판(300)은 관통 영역(THR)을 더 포함할 수 있다. 관통 영역(THR)은 셀 어레이 영역(CAR) 및 확장 영역(EXT)의 내측에 배치되거나, 셀 어레이 영역(CAR) 및 확장 영역(EXT)의 외측에 배치될 수 있다. 관통 영역(THR)에는 후술되는 관통 비아(366)가 배치될 수 있다.
절연 기판(301)은 확장 영역(EXT)의 제2 기판(300) 내에 형성될 수 있다. 절연 기판(301)은 확장 영역(EXT)의 제2 기판(300) 내에 절연 영역을 형성할 수 있다. 몇몇 실시예에서, 절연 기판(301)은 관통 영역(THR)의 제2 기판(300) 내에 형성될 수도 있다.
몰드 구조체(MS1, MS2)는 제2 기판(300)의 전면 상에 형성될 수 있다. 몰드 구조체(MS1, MS2)는 제2 기판(300) 상에 적층되는 복수의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2) 및 복수의 몰드 절연막들(310, 315)을 포함할 수 있다. 각각의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2) 및 각각의 몰드 절연막들(310, 315)은 제2 기판(300)의 전면과 평행하게 연장되는 층상 구조일 수 있다. 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)은 몰드 절연막들(310, 315)에 의해 상호 이격되어 제2 기판(300) 상에 차례로 적층될 수 있다.
몇몇 실시예에서, 몰드 구조체(MS1, MS2)는 제2 기판(300) 상에 차례로 적층되는 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 포함할 수 있다.
제1 몰드 구조체(MS1)는 제2 기판(300) 상에 교대로 적층되는 제1 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n) 및 제1 몰드 절연막(310)들을 포함할 수 있다. 몇몇 실시예에서, 제1 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n)은 제2 기판(300) 상에 차례로 적층되는 소거 제어 라인(ECL), 그라운드 선택 라인(GSL1, GSL2) 및 복수의 제1 워드 라인들(WL11~WL1n)을 포함할 수 있다. 다른 몇몇 실시예에서, 소거 제어 라인(ECL)은 생략될 수도 있다.
제2 몰드 구조체(MS2)는 제1 몰드 구조체(MS1) 상에 교대로 적층되는 제2 게이트 전극들(WL21~WL2n, SSL1, SSL2) 및 제2 몰드 절연막(315)들을 포함할 수 있다. 몇몇 실시예에서, 제2 게이트 전극들(WL21~WL2n, SSL1, SSL2)은 제1 몰드 구조체(MS1) 상에 차례로 적층되는 복수의 제2 워드 라인들(WL21~WL2n) 및 스트링 선택 라인(SSL1, SSL2)을 포함할 수 있다.
게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)은 각각 도전 물질, 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몰드 절연막들(310, 315)은 각각 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 관통 영역(THR)의 몰드 구조체(MS1, MS2)는 제2 기판(300) 및/또는 절연 기판(301) 상에 교대로 적층되는 복수의 몰드 희생막들(312, 117) 및 복수의 몰드 절연막들(310, 315)을 포함할 수 있다. 각각의 몰드 희생막들(312, 117) 및 각각의 몰드 절연막들(310, 315)은 제2 기판(300)의 상면과 평행하게 연장되는 층상 구조일 수 있다. 몰드 희생막들(312, 117)은 몰드 절연막들(310, 315)에 의해 상호 이격되어 제2 기판(300) 상에 차례로 적층될 수 있다.
몇몇 실시예에서, 관통 영역(THR)의 제1 몰드 구조체(MS1)는 제2 기판(300) 상에 교대로 적층되는 제1 몰드 희생막(312)들 및 제1 몰드 절연막(310)들을 포함할 수 있고, 관통 영역(THR)의 제2 몰드 구조체(MS2)는 제1 몰드 구조체(MS1) 상에 교대로 적층되는 제2 몰드 희생막(317)들 및 제2 몰드 절연막(315)들을 포함할 수 있다.
몰드 희생막들(312, 117)은 각각 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 몰드 희생막들(312, 117)은 몰드 절연막들(310, 315)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 몰드 절연막들(310, 315)은 실리콘 산화물을 포함할 수 있고, 몰드 희생막들(312, 117)은 실리콘 질화물을 포함할 수 있다.
층간 절연막(340a, 340b)은 제2 기판(300) 상에 형성되어 몰드 구조체(MS1, MS2)를 덮을 수 있다. 층간 절연막(340a, 340b)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
채널 구조체(CH)는 셀 어레이 영역(CAR)의 몰드 구조체(MS1, MS2) 내에 형성될 수 있다. 채널 구조체(CH)는 제2 기판(300)의 상면과 교차하는 수직 방향(예컨대, 제3 방향(Z))으로 연장되어 몰드 구조체(MS1, MS2)를 관통할 수 있다. 예를 들어, 채널 구조체(CH)는 제3 방향(Z)으로 연장되는 필러(pillar) 모양(예컨대, 원기둥 모양)일 수 있다. 이에 따라, 채널 구조체(CH)는 각각의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)과 교차할 수 있다. 몇몇 실시예에서, 채널 구조체(CH)는 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에서 절곡부를 가질 수 있다.
도 15에 도시된 것처럼, 채널 구조체(CH)는 반도체 패턴(330) 및 정보 저장막(332)을 포함할 수 있다.
반도체 패턴(330)은 제3 방향(Z)으로 연장되어 몰드 구조체(MS1, MS2)를 관통할 수 있다. 반도체 패턴(330)은 컵(cup) 형상인 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 반도체 패턴(330)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다. 반도체 패턴(330)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
정보 저장막(332)은 반도체 패턴(330)과 각각의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2) 사이에 개재될 수 있다. 예를 들어, 정보 저장막(332)은 반도체 패턴(330)의 외측면을 따라 연장될 수 있다. 정보 저장막(332)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 정보 저장막(332)은 다중막으로 형성될 수 있다. 예를 들어, 도 15에 도시된 것처럼, 정보 저장막(332)은 반도체 패턴(330)의 외측면 상에 차례로 적층되는 터널 절연막(332a), 전하 저장막(332b) 및 블로킹 절연막(332c)을 포함할 수 있다.
터널 절연막(332a)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예컨대, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(332b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(332c)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예컨대, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.
몇몇 실시예에서, 채널 구조체(CH)는 충진 패턴(334)을 더 포함할 수 있다. 충진 패턴(334)은 컵 형상인 반도체 패턴(330)의 내부를 채우도록 형성될 수 있다. 충진 패턴(334)은 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 채널 구조체(CH)는 채널 패드(336)를 더 포함할 수 있다. 채널 패드(336)는 반도체 패턴(330)의 상부와 접속되도록 형성될 수 있다. 채널 패드(336)는 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 기판(300) 상에 제1 소오스 구조체(302, 304)가 형성될 수 있다. 제1 소오스 구조체(302, 304)는 제2 기판(300)과 몰드 구조체(MS1, MS2) 사이에 개재될 수 있다. 예를 들어, 제1 소오스 구조체(302, 304)는 제2 기판(300)의 상면을 따라 연장될 수 있다. 제1 소오스 구조체(302, 304)는 채널 구조체(CH)의 반도체 패턴(330)과 접속되도록 형성될 수 있다.
예를 들어, 도 15에 도시된 것처럼, 제1 소오스 구조체(302, 304)는 정보 저장막(332)을 관통하여 반도체 패턴(330)과 접촉할 수 있다. 이러한 제1 소오스 구조체(302, 304)는 비휘발성 메모리 장치의 공통 소오스 라인(예컨대, 도 2의 CSL)으로 제공될 수 있다. 제1 소오스 구조체(302, 304)는 예를 들어, 불순물이 도핑된 폴리 실리콘 또는 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 채널 구조체(CH)는 제1 소오스 구조체(302, 304)를 관통할 수 있다. 예를 들어, 채널 구조체(CH)의 하부는 제1 소오스 구조체(302, 304)를 관통하여 제2 기판(300) 내에 배치될 수 있다.
몇몇 실시예에서, 제1 소오스 구조체(302, 304)는 다중막으로 형성될 수 있다. 예를 들어, 제1 소오스 구조체(302, 304)는 제2 기판(300) 상에 차례로 적층되는 제1 소오스층(302) 및 제2 소오스층(304)을 포함할 수 있다. 제1 소오스층(302) 및 제2 소오스층(304)은 각각 불순물이 도핑된 폴리 실리콘 또는 불순물이 도핑되지 않은 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 소오스층(302)은 반도체 패턴(330)과 접촉하여 비휘발성 메모리 장치의 공통 소오스 라인(예컨대, 도 2의 CSL)으로 제공될 수 있다. 제2 소오스층(304)은 제1 소오스층(302)을 형성하기 위한 대체(replacement) 공정에서 몰드 스택의 무너짐 또는 쓰러짐을 방지하기 위한 지지층으로 이용될 수 있다.
도시되지 않았으나, 제2 기판(300)과 제1 소오스 구조체(302, 304) 사이에 베이스 절연막이 개재될 수도 있다. 상기 베이스 절연막은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 기판(300)의 일부 상에 소오스 희생막(303)이 형성될 수 있다. 예를 들어, 소오스 희생막(303)은 확장 영역(EXT)의 제2 기판(300)의 일부 상에 형성될 수 있다. 소오스 희생막(303)은 몰드 절연막들(310, 315)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 몰드 절연막들(310, 315)은 실리콘 산화물을 포함할 수 있고, 소오스 희생막(303)은 실리콘 질화물을 포함할 수 있다. 소오스 희생막(303)은 제1 소오스 구조체(302, 304)의 제조 과정에서 그 일부가 제1 소오스층(302)으로 대체(replacement)된 후 잔존하는 층일 수 있다.
워드 라인 절단 영역(WC)은 일 방향(예컨대, 비트 라인(BL)과 교차하는 제2 방향(X))으로 연장되어 몰드 구조체(MS1, MS2)를 절단할 수 있다. 몰드 구조체(MS1, MS2)는 워드 라인 절단 영역(WC)에 의해 분할되어 복수의 메모리 셀 블록들(예컨대, 도 1의 BLK1~BLKn)을 형성할 수 있다.
비트 라인(BL)은 몰드 구조체(MS1, MS2) 상에 형성될 수 있다. 비트 라인(BL)은 워드 라인 절단 영역(WC)과 교차하는 방향(예컨대, 제1 방향(Y))으로 연장될 수 있다. 또한, 비트 라인(BL)은 복수의 채널 구조체(CH)들과 접속될 수 있다. 예를 들어, 층간 절연막(340a, 340b) 내에 각각의 채널 구조체(CH)들의 상부와 접속되는 비트 라인 컨택(382)이 형성될 수 있다. 비트 라인(BL)은 비트 라인 컨택(382)을 통해 채널 구조체(CH)들과 전기적으로 연결될 수 있다.
셀 컨택(362)은 각각의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)과 접속될 수 있다. 예를 들어, 셀 컨택(362)은 층간 절연막(340a, 340b) 내에서 제3 방향(Z)으로 연장되어 각각의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2)과 접속될 수 있다. 몇몇 실시예에서, 셀 컨택(362)은 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에서 절곡부를 가질 수 있다.
소오스 컨택(364)은 제1 소오스 구조체(302, 304)와 접속될 수 있다. 예를 들어, 소오스 컨택(364)은 층간 절연막(340a, 340b) 내에서 제3 방향(Z)으로 연장되어 제2 기판(300)과 접속될 수 있다. 몇몇 실시예에서, 소오스 컨택(364)은 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에서 절곡부를 가질 수 있다.
관통 비아(366)는 관통 영역(THR) 내에 배치될 수 있다. 예를 들어, 관통 비아(366)는 관통 영역(THR)의 몰드 구조체(MS1, MS2) 내에서 제3 방향(Z)으로 연장될 수 있다. 몇몇 실시예에서, 관통 비아(366)는 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에서 절곡부를 가질 수 있다. 관통 비아(366)는 몰드 구조체(MS1, MS2)를 관통하는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 관통 비아(366)는 몰드 구조체(MS1, MS2) 외측에 배치되어 몰드 구조체(MS1, MS2)를 관통하지 않을 수도 있다.
셀 컨택(362), 소오스 컨택(364) 및 관통 비아(366)는 각각 층간 절연막(340a, 340b) 상의 제1 배선 구조체(380)와 접속될 수 있다. 예를 들어, 층간 절연막(340a, 340b) 상에 제1 배선간 절연막(342)이 형성될 수 있다. 제1 배선 구조체(380)는 제1 배선간 절연막(342) 내에 형성될 수 있다. 셀 컨택(362), 소오스 컨택(364) 및 관통 비아(366)는 각각 컨택 비아(384)에 의해 제1 배선 구조체(380)와 연결될 수 있다. 구체적으로 도시되지 않았으나, 제1 배선 구조체(380)는 비트 라인(BL)과 연결될 수도 있다.
주변 회로 영역(PERI)은 제1 기판(100), 주변 회로 소자들(TR1, TR2, TR3) 및 제2 배선 구조체(180)를 포함할 수 있다.
제1 기판(100)은 제2 기판(300) 아래에 배치될 수 있다. 예를 들어, 제1 기판(100)의 상면은 제2 기판(300)의 하면과 대향할 수 있다. 본 명세서에서, 제1 기판(100)은 주변 회로 기판으로도 지칭될 수 있다.
주변 회로 소자들(TR1, TR2, TR3)는 제1 기판(100) 상에 형성될 수 있다. 주변 회로 소자들(TR1, TR2, TR3)는 비휘발성 메모리 장치의 동작을 제어하는 주변 회로(예컨대, 도 1의 30)를 구성할 수 있다. 예를 들어, 주변 회로 소자들(TR1, TR2, TR3)는 제어 로직(예컨대, 도 1의 37), 로우 디코더(예컨대, 도 1의 33) 및 페이지 버퍼(예컨대, 도 1의 35) 등을 포함할 수 있다. 이하의 설명에서, 주변 회로 소자들(TR1, TR2, TR3)가 배치되는 제1 기판(100)의 표면은 제1 기판(100)의 전면(front side)으로 지칭될 수 있다. 반대로, 제1 기판(100)의 전면과 반대되는 제1 기판(100)의 표면은 제1 기판(100)의 후면(back side)으로 지칭될 수 있다.
주변 회로 소자들(TR1, TR2, TR3)는 예를 들어, 트랜지스터를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 주변 회로 소자들(TR1, TR2, TR3)는 트랜지스터 등의 다양한 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다.
몇몇 실시예에서, 제2 기판(300)의 후면은 제1 기판(100)의 전면과 대향할 수 있다. 예를 들어, 제1 기판(100)의 전면 상에 주변 회로 소자들(TR1, TR2, TR3)를 덮는 제2 배선간 절연막(190)이 형성될 수 있다. 제2 기판(300) 및/또는 절연 기판(301)은 제2 배선간 절연막(190)의 상면 상에 적층될 수 있다.
제1 배선 구조체(380)는 관통 비아(366)를 통해 주변 회로 소자들(TR1, TR2, TR3)과 접속될 수 있다. 예를 들어, 제2 배선간 절연막(190) 내에 주변 회로 소자들(TR1, TR2, TR3)과 접속되는 제2 배선 구조체(180)가 형성될 수 있다. 관통 비아(366)는 제3 방향(Z)으로 연장되어 제1 배선 구조체(380)와 제2 배선 구조체(180)를 연결할 수 있다. 이를 통해, 비트 라인(BL), 각각의 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2) 및/또는 제1 소오스 구조체(302, 304)는 주변 회로 소자들(TR1, TR2, TR3)과 전기적으로 연결될 수 있다.
몇몇 실시예에서, 관통 비아(366)는 절연 기판(301)을 관통하여 제1 배선 구조체(380)와 제2 배선 구조체(180)를 연결할 수 있다. 이를 통해, 관통 비아(366)는 제2 기판(300)과 전기적으로 분리될 수 있다.
몇몇 실시예에서, 주변 회로 소자들(TR1, TR2, TR3)은 도 1 내지 도 13을 이용하여 상술한 반도체 장치를 포함할 수 있다. 일례로, 주변 회로 소자들(TR1, TR2, TR3)은 도 4 내지 도 8을 이용하여 상술한 트랜지스터들(TR1, TR2)을 포함할 수 있다.
트랜지스터들(TR1, TR2)은 주변 회로 영역(PERI)에서 페이지 버퍼 회로(예컨대, 도 2의 35)를 제공할 수 있다. 예를 들어, 트랜지스터들(TR1, TR2)은 하부 컨택들(142, 144), 상부 컨택들(152, 154) 및 도전 라인들(161~164)에 의해 상호 연결되어 페이지 버퍼(예컨대, 도 3의 PB)의 상기 래치 회로, 상기 연결 회로 및/또는 상기 프리차지 회로 등을 제공할 수 있다. 도전 라인들(161~164)은 제2 배선 구조체(180), 관통 비아(366), 제1 배선 구조체(380)를 통해 비트 라인(BL)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 트랜지스터들(TR1, TR2)은 셀 어레이 영역(CAR) 및/또는 관통 영역(THR) 내에 배치될 수 있다.
또한, 주변 회로 소자들(TR1, TR2, TR3)은 제3 트랜지스터(TR3)를 포함할 수 있다. 제3 트랜지스터(TR3)는 주변 회로 영역(PERI)에서 페이지 버퍼 회로를 제외한 다른 주변 회로들(예컨대, 로우 디코더 회로(예컨대, 도 1의 33) 또는 제어 로직 회로(예컨대, 도 1의 37))을 제공할 수 있다.
도 16은 몇몇 실시예에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치를 설명하기 위한 예시적인 단면도이다. 도 17은 도 16의 R3 영역을 설명하기 위한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 15를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 16 및 도 17을 참조하면, 몇몇 실시예에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치는 제2 소오스 구조체(306)를 포함한다.
제2 소오스 구조체(306)는 제2 기판(300) 상에 형성될 수 있다. 제2 소오스 구조체(306)의 하부는 제2 기판(300) 내에 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 제2 소오스 구조체(306)는 채널 구조체(CH)의 반도체 패턴(330)과 접속될 수 있다. 예를 들어, 반도체 패턴(330)은 정보 저장막(332)을 관통하여 제2 소오스 구조체(306)의 상면과 접촉할 수 있다. 제2 소오스 구조체(306)는 예를 들어, 제2 기판(300)으로부터 선택적 에피 성장(Selective Epitaxial Growth) 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 소오스 구조체(306)의 상면은 게이트 전극들(ECL, GSL1, GSL2, WL11~WL1n, WL21~WL2n, SSL1, SSL2) 중 일부와 교차할 수 있다. 일례로, 제2 소오스 구조체(306)의 상면은 소거 제어 라인(ECL)의 상면보다 높게 형성될 수 있다. 이러한 경우에, 제2 소오스 구조체(306)와 교차하는 게이트 전극(예컨대, 소거 제어 라인(ECL))과 제2 소오스 구조체(306) 사이에 게이트 절연막(310S)이 개재될 수 있다.
도 18은 몇몇 실시예에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치를 설명하기 위한 예시적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 15를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 18을 참조하면, 몇몇 실시예에 따른 반도체 장치를 포함하는 비휘발성 메모리 장치에서, 제2 기판(300)의 전면은 제1 기판(100)의 전면과 대향한다.
예를 들어, 몇몇 실시예에 따른 비휘발성 메모리 장치는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼(예컨대, 제2 기판(300)) 상에 메모리 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 상기 제1 웨이퍼와 다른 제2 웨이퍼(예컨대, 제1 기판(100)) 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미한다.
일례로, 상기 본딩 방식은, 상기 상부 칩의 최상부 금속층에 형성된 제1 본딩 금속(390)과 상기 하부 칩의 최상부 금속층에 형성된 제2 본딩 금속(185)을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 제1 본딩 금속(390) 및 제2 본딩 금속(185)이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제1 본딩 금속(390) 및 제2 본딩 금속(185)은 알루미늄(Al) 또는 텅스텐(W) 등 다른 다양한 금속으로 형성될 수도 있음은 물론이다.
이하에서, 도 1 내지 도 21을 참조하여, 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 설명한다.
도 19는 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다. 도 20은 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 사시도이다. 도 21은 도 20의 I-I를 따라 절단한 개략적인 단면도이다.
도 19를 참조하면, 몇몇 실시예에 따른 전자 시스템(1000)은 비휘발성 메모리 장치(1100) 및 비휘발성 메모리 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 비휘발성 메모리 장치(1100)들을 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 비휘발성 메모리 장치(1100)들을 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
비휘발성 메모리 장치(1100)는 비휘발성 메모리 장치(예를 들어, NAND 플래쉬 메모리 장치)일 수 있으며, 예를 들어, 도 1 내지 도 18을 이용하여 상술한 비휘발성 메모리 장치일 수 있다. 비휘발성 메모리 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다.
제1 구조물(1100F)은 로우 디코더 회로(1110; 예컨대, 도 1의 로우 디코더 회로(33)), 페이지 버퍼 회로(1120; 예컨대, 도 1의 페이지 버퍼 회로(35)) 및 로직 회로(1130; 예컨대, 도 1의 제어 로직 회로(37))를 포함하는 주변 회로 구조물일 수 있다.
제2 구조물(1100S)은 공통 소오스 라인(CSL), 복수의 비트 라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함할 수 있다. 셀 스트링(CSTR)들은 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 통해 디코더 회로(1110)에 연결될 수 있다. 또한, 셀 스트링(CSTR)들은 비트 라인(BL)들을 통해 페이지 버퍼 회로(1120)에 연결될 수 있다.
몇몇 실시예에서, 공통 소오스 라인(CSL) 및 셀 스트링(CSTR)들은, 제1 구조물(1100F)로부터 제2 구조물(1100S)까지 연장되는 제1 연결 배선(1115)들을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 제1 연결 배선(1115)은 도 14 내지 도 18을 이용하여 상술한 관통 비아(166)들 중 일부에 대응될 수 있다.
몇몇 실시예에서, 비트 라인(BL)들은 제1 구조물(1100F)로부터 제2 구조물(1100S)까지 연장되는 제2 연결 배선(1125)들을 통해 페이지 버퍼 회로(1120)와 전기적으로 연결될 수 있다. 제2 연결 배선(1125)은 도 1 내지 도 12를 이용하여 상술한 관통 비아(166)들 중 다른 일부에 대응될 수 있다.
비휘발성 메모리 장치(1100)는 로직 회로(1130; 예컨대, 도 1의 제어 로직 회로(37))와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220) 및 호스트 인터페이스(1230)를 포함할 수 있다. 몇몇 실시예에서, 전자 시스템(1000)은 복수의 비휘발성 메모리 장치(1100)들을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 비휘발성 메모리 장치(1100)들을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 비휘발성 메모리 장치(1100)에 액세스할 수 있다. NAND 컨트롤러(1220)는 비휘발성 메모리 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 비휘발성 메모리 장치(1100)를 제어하기 위한 제어 명령, 비휘발성 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 비휘발성 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 비휘발성 메모리 장치(1100)를 제어할 수 있다.
몇몇 실시예에서, 페이지 버퍼 회로(1120)는 도 1 내지 도 13을 이용하여 상술한 반도체 장치를 포함할 수 있다. 일례로, 제1 구조물(1100F)은 도 4 내지 도 8을 이용하여 상술한 트랜지스터들(TR1, TR2)을 포함할 수 있다. 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템은, 컨트롤러(1200)를 이용하여 비휘발성 메모리 장치(1100)의 주변 회로 소자들(예컨대, 도 14의 TR1, TR2, TR3)을 제어할 수 있다.
도 20 및 도 21을 참조하면, 몇몇 실시예에 따른 전자 시스템은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 메인 컨트롤러(2002), 하나 이상의 반도체 패키지(2003) 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 메인 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 메인 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
메인 컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 메인 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)를 포함할 수 있다. 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)는 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)는 각각, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄 회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 19의 입출력 패드(1101)에 해당할 수 있다.
몇몇 실시예에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 각각의 제1 반도체 패키지(2003a) 및 제2 반도체 패키지(2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
몇몇 실시예에서, 메인 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 몇몇 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 메인 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 메인 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
몇몇 실시예에서, 패키지 기판(2100)은 인쇄 회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 20과 같이 전자 시스템(2000)의 메인 기판(2001)의 배선 패턴들(2005)에 연결될 수 있다.
몇몇 실시예에 따른 전자 시스템에서, 반도체 칩들(2200) 각각은 도 14 내지 도 18을 이용하여 상술한 비휘발성 메모리 장치를 포함할 수 있다. 예를 들어, 반도체 칩들(2200) 각각은 도 14 내지 도 18을 이용하여 상술한 주변 회로 영역(PERI) 및 주변 회로 영역(PERI) 상에 적층되는 메모리 셀 영역(CELL)을 포함할 수 있다.
몇몇 실시예에 따른 전자 시스템에서, 반도체 칩들(2200) 각각은 도 4 내지 도 13을 이용하여 상술한 반도체 장치를 포함할 수 있다. 예를 들어, 반도체 칩들(2200) 각각은 도 4 내지 도 13을 이용하여 트랜지스터들(TR1, TR2), 하부 컨택들(142, 144), 상부 컨택들(152, 154) 및 도전 라인들(161~164)을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 기판 105: 활성 영역
110: 소자 분리 패턴 120: 소오스/드레인 영역
122: 저농도 불순물 영역 124: 고농도 불순물 영역
132: 게이트 유전막 134: 게이트 전극
142: 제1 하부 컨택 144: 제2 하부 컨택
152: 제1 상부 컨택 154: 제2 상부 컨택
161~164: 도전 라인들 192: 제1 층간 절연막
194: 제2 층간 절연막 196: 제3 층간 절연막
G1: 제1 게이트 구조체 G2: 제2 게이트 구조체
TR1: 제1 트랜지스터 TR2: 제2 트랜지스터

Claims (10)

  1. 기판 내의 활성 영역;
    상기 기판 상에, 상기 활성 영역과 교차하는 게이트 구조체;
    상기 게이트 구조체의 측면 상의 상기 활성 영역 상에 배치되는 소오스/드레인 영역;
    상기 소오스/드레인 영역 및 상기 게이트 구조체 중 하나와 접촉하는 제1 하부 컨택;
    상기 제1 하부 컨택 상에, 상기 제1 하부 컨택과 접촉하는 제1 상부 컨택; 및
    상기 제1 상부 컨택 상에, 상기 기판의 상면과 평행한 제1 방향으로 나란히 연장되는 복수의 도전 라인들로, 상기 제1 상부 컨택과 접촉하는 제1 도전 라인을 포함하는 복수의 도전 라인들을 포함하되,
    상기 제1 방향에서, 상기 제1 하부 컨택의 크기는 상기 제1 상부 컨택의 크기보다 작고,
    상기 기판의 상면과 평행하며 상기 제1 방향과 교차하는 제2 방향에서, 상기 제1 하부 컨택의 크기는 상기 제1 상부 컨택의 크기보다 큰, 반도체 장치.
  2. 제 1항에 있어서,
    상기 제2 방향에서, 상기 제1 상부 컨택의 크기는 각각의 상기 도전 라인들의 폭보다 큰, 반도체 장치.
  3. 제 1항에 있어서,
    평면적 관점에서, 상기 제1 하부 컨택 및 상기 제1 상부 컨택은 십자가(cross) 형태로 배치되는, 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 하부 컨택의 높이는 상기 제1 상부 컨택의 높이보다 큰, 반도체 장치.
  5. 제 1항에 있어서,
    상기 복수의 도전 라인들은, 상기 제1 도전 라인에 인접하는 제2 도전 라인을 더 포함하고,
    상기 기판의 상면과 교차하는 수직 방향에서, 상기 제1 하부 컨택의 일부는 상기 제2 도전 라인의 일부와 중첩하는, 반도체 장치.
  6. 제 5항에 있어서,
    상기 수직 방향에서, 상기 제1 상부 컨택은 상기 제2 도전 라인과 비중첩하는, 반도체 장치.
  7. 제 1항에 있어서,
    상기 활성 영역은 상기 제1 방향으로 연장되고,
    상기 게이트 구조체는 상기 제2 방향으로 연장되는, 반도체 장치.
  8. 제 1항에 있어서,
    상기 소오스/드레인 영역 및 상기 게이트 구조체 중 다른 하나와 접촉하는 제2 하부 컨택; 및
    상기 제2 하부 컨택 상에, 상기 제2 하부 컨택과 접촉하는 제2 상부 컨택을 더 포함하되,
    상기 복수의 도전 라인들은 상기 제2 상부 컨택과 접촉하는 제2 도전 라인을 더 포함하고,
    상기 제1 방향에서, 상기 제2 상부 컨택의 크기는 상기 제2 하부 컨택의 크기보다 크고,
    상기 제2 방향에서, 상기 제2 하부 컨택의 크기는 상기 제2 상부 컨택의 크기보다 큰, 반도체 장치.
  9. 셀 기판 상에, 서로 이격되며 차례로 적층되는 복수의 워드 라인들;
    상기 셀 기판 상에, 상기 복수의 워드 라인들과 교차하는 복수의 채널 구조체들;
    복수의 채널 구조체들 중 적어도 하나와 각각 연결되는 복수의 비트 라인들; 및
    주변 회로 기판 상에, 상기 복수의 비트 라인들과 전기적으로 연결되는 페이지 버퍼 회로를 포함하되,
    상기 페이지 버퍼 회로는,
    상기 주변 회로 기판 상의 트랜지스터 구조체와,
    상기 트랜지스터 구조체와 접촉하는 하부 컨택과,
    상기 하부 컨택 상에, 상기 하부 컨택과 접촉하는 상부 컨택과,
    상기 상부 컨택 상에, 상기 기판의 상면과 평행한 제1 방향으로 나란히 연장되고, 상기 복수의 비트 라인들과 연결되며, 적어도 하나가 상기 상부 컨택과 접촉하는 복수의 도전 라인들을 포함하고,
    상기 제1 방향에서, 상기 하부 컨택의 크기는 상기 상부 컨택의 크기보다 작고,
    상기 기판의 상면과 평행하며 상기 제1 방향과 교차하는 제2 방향에서, 상기 하부 컨택의 크기는 상기 상부 컨택의 크기보다 큰, 비휘발성 메모리 장치.
  10. 메인 기판;
    상기 메인 기판 상의 비휘발성 메모리 장치; 및
    상기 메인 기판 상에, 상기 비휘발성 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하되,
    상기 비휘발성 메모리 장치는, 복수의 메모리 셀 스트링들과, 상기 복수의 메모리 셀 스트링들 중 적어도 하나와 연결되는 비트 라인과, 상기 비트 라인과 전기적으로 연결되며 상기 컨트롤러에 의해 제어되는 페이지 버퍼 회로를 포함하고,
    상기 페이지 버퍼 회로는,
    트랜지스터 구조체와,
    상기 트랜지스터 구조체와 접촉하는 하부 컨택과,
    상기 하부 컨택 상에, 상기 하부 컨택과 접촉하는 상부 컨택과,
    상기 상부 컨택 상에, 상기 기판의 상면과 평행한 제1 방향으로 연장되고, 상기 상부 컨택과 접촉하며, 상기 비트 라인과 전기적으로 연결되는 도전 라인을 포함하고,
    상기 제1 방향에서, 상기 하부 컨택의 크기는 상기 상부 컨택의 크기보다 작고,
    상기 기판의 상면과 평행하며 상기 제1 방향과 교차하는 제2 방향에서, 상기 하부 컨택의 크기는 상기 상부 컨택의 크기보다 큰, 전자 시스템.
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