CN115440735A - 半导体装置和包括半导体装置的电子系统 - Google Patents

半导体装置和包括半导体装置的电子系统 Download PDF

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Abstract

提供了一种半导体装置和包括半导体装置的电子系统。所述半导体装置包括：外围电路结构，包括下基底、形成在下基底上的多个电路和连接到所述多个电路的多个布线层；上基底，覆盖外围电路结构，并且包括贯通开口；存储器堆叠结构，包括多条栅极线；存储器单元接触件，穿过所述多条栅极线中的至少一条栅极线，以接触所述多条栅极线之中的一条栅极线，存储器单元接触件通过贯通开口延伸到外围电路结构并且被构造为电连接到所述多个布线层之中的第一布线层；以及多个虚设沟道结构，穿过所述多条栅极线中的至少一条栅极线，以通过贯通开口延伸到外围电路结构。

Description

半导体装置和包括半导体装置的电子系统
本申请基于并要求于2021年6月1日在韩国知识产权局提交的第10-2021-0070961号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
实施例涉及一种半导体装置和包括该半导体装置的电子系统。
背景技术
要求数据存储的电子系统需要用于存储大量数据的半导体装置。因此，已经研究了增加半导体装置的数据存储容量的方法。例如，为了增加半导体装置的数据存储容量，已经提出了包括垂直存储器器件的半导体装置，垂直存储器器件包括三维布置的存储器单元而不是二维布置的存储器单元。
发明内容
根据实施例，提供了一种半导体装置，所述半导体装置包括：外围电路结构，包括下基底、形成在下基底上的多个电路和连接到多个电路的多个布线层；上基底，在水平方向上延伸以覆盖外围电路结构，并且包括在竖直方向上与外围电路结构的部分区域叠置的贯通开口；存储器堆叠结构，在上基底上包括在竖直方向上彼此叠置的多条栅极线；存储器单元接触件，设置在穿过所述多条栅极线中的至少一条栅极线的第一孔中，以在第一孔中接触从所述多条栅极线之中选择的一条栅极线，并且在水平方向上与除了所述选择的一条栅极线之外的栅极线分开设置，存储器单元接触件通过贯通开口延伸到外围电路结构并且被构造为电连接到从所述多个布线层之中选择的第一布线层；以及多个虚设沟道结构，设置在穿过所述多条栅极线中的至少一条栅极线的第二孔中，以通过贯通开口延伸到外围电路结构。
根据另一实施例，提供了一种半导体装置，所述半导体装置包括：外围电路结构，包括下基底、形成在下基底上的多个电路和连接到所述多个电路的多个布线层；上基底，在外围电路结构上，在存储器单元区域和连接区域中，在水平方向上延伸，并且在连接区域中包括在竖直方向上与外围电路结构的部分区域叠置的多个贯通开口；存储器堆叠结构，在上基底上，在存储器单元区域和连接区域中，包括在竖直方向上彼此叠置的多条栅极线；存储器单元接触件，在连接区域中设置在穿过所述多条栅极线中的至少一条栅极线的第一孔中，以在第一孔中接触从所述多条栅极线之中选择的一条栅极线，并且在水平方向上与除了所述选择的一条栅极线之外的栅极线分开设置，存储器单元接触件通过从所述多个贯通开口之中选择的第一贯通开口延伸到外围电路结构并且被构造为电连接到从所述多个布线层之中选择的第一布线层；虚设沟道结构，在连接区域中设置在穿过所述多条栅极线中的至少一条栅极线的第二孔中，以通过第一贯通开口延伸到外围电路结构；以及通孔电极，在连接区域中设置在穿过所述多条栅极线中的至少一条栅极线的第三孔中，通孔电极通过从所述多个贯通开口之中选择的第二贯通开口延伸到外围电路结构并且被构造为电连接到从所述多个布线层之中选择的第二布线层。
根据另一实施例，提供了一种电子系统，所述电子系统包括：主基底；半导体装置，在主基底上；以及控制器，在主基底上电连接到半导体装置，其中，半导体装置包括外围电路结构，包括下基底、形成在下基底上的多个电路和连接到所述多个电路的多个布线层；上基底，在水平方向上延伸以覆盖外围电路结构，并且包括在竖直方向上与外围电路结构的部分区域叠置的贯通开口；存储器堆叠结构，在上基底上包括在竖直方向上彼此叠置的多条栅极线；存储器单元接触件，设置在穿过所述多条栅极线中的至少一条栅极线的第一孔中，以在第一孔中接触从所述多条栅极线之中选择的一条栅极线，并且在水平方向上与除了所述选择的一条栅极线之外的栅极线分开设置，存储器单元接触件通过贯通开口延伸到外围电路结构并且被构造为电连接到从所述多个布线层之中选择的第一布线层；多个虚设沟道结构，设置在穿过所述多条栅极线中的至少一条栅极线的第二孔中，以通过贯通开口延伸到外围电路结构；以及输入/输出垫，被构造为电连接到外围电路结构。
附图说明
通过参照附图详细地描述示例实施例，特征对于本领域技术人员而言将变得清楚，在附图中：
图1是根据实施例的半导体装置的框图；
图2是根据实施例的半导体装置的示意性透视图；
图3是根据实施例的半导体装置的存储器单元阵列的等效电路图；
图4是根据实施例的半导体装置的部分区域的示意性平面图；
图5是示出根据实施例的包括在半导体装置中的存储器单元块的一些元件的示意性平面图；
图6是沿着图5的线X1-X1'截取的剖视图；
图7是沿着图5的线Y1-Y1'截取的剖视图；
图8是示出包括在图5的区域EX1中的一些元件的放大平面图；
图9是示出包括在图6的区域EX2中的一些元件的放大图的剖视图；
图10是示出包括在图7的区域EX3中的一些元件的放大图的剖视图；
图11是用于描述根据另一实施例的半导体装置的示意性平面图；
图12是用于描述根据另一实施例的半导体装置的剖视图；
图13是用于描述根据另一实施例的半导体装置的剖视图；
图14和图15是用于描述根据另一实施例的半导体装置的图；
图16是用于描述根据另一实施例的半导体装置的剖视图；
图17是用于描述根据另一实施例的半导体装置的剖视图；
图18是用于描述根据另一实施例的半导体装置的剖视图；
图19是用于描述根据另一实施例的半导体装置的剖视图；
图20是用于描述根据另一实施例的半导体装置的平面图；
图21A至图34B是用于描述根据实施例的制造半导体装置的方法的剖视图；
图35是示意性地示出根据实施例的包括半导体装置的电子系统的图；
图36是示意性地示出根据实施例的包括半导体装置的电子系统的透视图；以及
图37是示意性地示出根据实施例的半导体封装件的剖视图。
具体实施方式
图1是根据实施例的半导体装置10的框图。
参照图1，半导体装置10可以包括存储器单元阵列20和外围电路30。存储器单元阵列20可以包括多个存储器单元块BLK1、BLK2、……和BLKp。多个存储器单元块BLK1、BLK2、……和BLKp中的每个可以包括多个存储器单元。多个存储器单元块BLK1、BLK2、……和BLKp可以通过位线BL、字线WL、串选择线SSL和接地选择线GSL连接到外围电路30。
外围电路30可以包括行解码器32、页面缓冲器34、数据输入/输出(I/O)电路36、控制逻辑38和共源极线驱动器39。外围电路30还可以包括各种电路，诸如用于生成用于半导体装置10的操作的各种电压的电压生成电路、用于校正从存储器单元阵列20读取的数据的错误的错误校正电路以及I/O接口。
存储器单元阵列20可以通过字线WL、串选择线SSL和接地选择线GSL连接到行解码器32，并且可以通过位线BL连接到页面缓冲器34。在存储器单元阵列20中，包括在多个存储器单元块BLK1、BLK2、……和BLKp中的每个中的多个存储器单元中的每个可以是闪存单元。存储器单元阵列20可以包括三维(3D)存储器单元阵列。3D存储器单元阵列可以包括多个NAND串，并且多个NAND串中的每个可以包括连接到竖直堆叠的多条字线WL的多个存储器单元。
外围电路30可以从半导体装置10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且可以向半导体装置10外部的装置发送数据DATA并从半导体装置10外部的装置接收数据DATA。
行解码器32可以响应于来自外部的地址ADDR而从多个存储器单元块BLK1、BLK2、……和BLKp之中选择至少一个存储器单元块，并且可以选择所选择的存储器单元块的字线WL、串选择线SSL和接地选择线GSL。行解码器32可以将用于执行存储器操作的电压传输到所选择的存储器单元块的字线WL。
页面缓冲器34可以通过位线BL连接到存储器单元阵列20。在执行编程操作时，页面缓冲器34可以作为写入驱动器进行操作，以基于将存储在存储器单元阵列20中的数据DATA来将电压施加到位线BL，而在执行读取操作时，页面缓冲器34可以作为感测放大器进行操作，以感测存储在存储器单元阵列20中的数据DATA。页面缓冲器34可以基于从控制逻辑38提供的控制信号PCTL来操作。
数据I/O电路36可以通过多条数据线DLs连接到页面缓冲器34。在执行编程操作时，数据I/O电路36可以从存储器控制器(未示出)接收数据DATA，并且可以基于从控制逻辑38提供的列地址C_ADDR将编程的数据DATA提供到页面缓冲器34。在执行读取操作时，数据I/O电路36可基于列地址C_ADDR向存储器控制器提供存储在页面缓冲器34中的读取的数据DATA。
数据I/O电路36可以将输入到其的地址或命令传输到控制逻辑38或行解码器32。外围电路30还可以包括静电放电(ESD)电路和上拉/下拉驱动器(pull-up/pull-downdriver)。
控制逻辑38可以从存储器控制器接收命令CMD和控制信号CTRL。控制逻辑38可以向行解码器32提供行地址R_ADDR，并且可以向数据I/O电路36提供列地址C_ADDR。控制逻辑38可以响应于控制信号CTRL而生成在半导体装置10中使用的各种内部控制信号。例如，控制逻辑38可以在执行诸如编程操作或擦除操作的存储器操作时控制字线WL和位线BL的电压电平。
共源极线驱动器39可以通过共源极线CSL连接到存储器单元阵列20。共源极线驱动器39可以基于控制逻辑38的控制信号CTRL_BIAS将共源极电压(例如，源极电压)或接地电压施加到共源极线CSL。
图2是根据实施例的半导体装置10的示意性透视图。
参照图2，半导体装置10可以包括在竖直方向(Z方向)上叠置的单元阵列结构CAS和外围电路结构PCS。单元阵列结构CAS可以包括上面参照图1描述的存储器单元阵列20。外围电路结构PCS可以包括上面参照图1描述的外围电路30。
单元阵列结构CAS可以包括多个区块(tile)24。多个区块24中的每个可以包括多个存储器单元块BLK1、BLK2、……和BLKp。多个存储器单元块BLK1、BLK2、……和BLKp中的每个可以包括三维布置的多个存储器单元。
在实施例中，两个区块24可以构成一个组块(mat)。上面参照图1描述的存储器单元阵列20可以包括多个组块(例如，四个组块)。
图3是根据实施例的半导体装置的存储器单元阵列MCA的等效电路图。
在图3中，示出了具有垂直沟道结构的垂直NAND闪存的等效电路图。图1和图2中所示的多个存储器单元块BLK1、BLK2、……和BLKp中的每个可以包括具有图3中所示的电路构造的存储器单元阵列MCA。
参照图3，存储器单元阵列MCA可以包括多个存储器单元串MS。存储器单元阵列MCA可以包括多条位线BL(BL1、BL2、……和BLm)、多条字线WL(WL1、WL2、……、WLn-1和WLn)、至少一条串选择线SSL、至少一条接地选择线GSL和共源极线CSL。多个存储器单元串MS可以形成在多条位线BL与共源极线CSL之间。在图3中，示出了多个存储器单元串MS中的每个包括一条接地选择线GSL和两条串选择线SSL的示例，但是多个存储器单元串MS中的每个可以包括例如一条串选择线SSL。
多个存储器单元串MS中的每个可以包括串选择晶体管SST、接地选择晶体管GST和多个存储器单元晶体管MC1、MC2、……、MCn-1和MCn。串选择晶体管SST的漏区可以连接到位线BL，接地选择晶体管GST的源区可以连接到共源极线CSL。共源极线CSL可以是多个接地选择晶体管GST的源区共同连接到的区域。
串选择晶体管SST可以连接到串选择线SSL，接地选择晶体管GST可以连接到接地选择线GSL。多个存储器单元晶体管MC1、MC2、……、MCn-1和MCn中的每个可以连接到字线WL。
图4是根据实施例的半导体装置100的部分区域的示意性平面图。
参照图4，半导体装置100的单元阵列结构CAS可以包括上基底110和设置在上基底110上的多个存储器单元块BLK1、BLK2、……和BLKp。
外围电路结构PCS(见图2)可以设置在上基底110下方。多个存储器单元块BLK1、BLK2、……和BLKp可以在竖直方向(Z方向)上与外围电路结构PCS叠置，且上基底110在它们之间。设置在上基底110下方的外围电路结构PCS可以包括上面参照图1描述的外围电路30。
单元阵列结构CAS可以包括存储器单元区域MEC和连接区域CON，连接区域CON在第一水平方向(X方向)上设置在存储器单元区域MEC的两侧中的每侧处。多个存储器单元块BLK1、BLK2、……和BLKp中的每个可以包括遍及存储器单元区域MEC和连接区域CON在第一水平方向(X方向)上延伸的存储器堆叠结构MST。存储器堆叠结构MST可以包括多条栅极线130，多条栅极线130在上基底110的存储器单元区域MEC和连接区域CON中堆叠为在竖直方向(Z方向)上叠置。在多个存储器堆叠结构MST中的每个中，多条栅极线130可以构造为栅极堆叠体GS。在多个存储器堆叠结构MST中的每个中，多条栅极线130可以对应地构造为图3中示出的接地选择线GSL、多条字线WL和串选择线SSL。在X-Y平面中，随着距上基底110的距离增大，多条栅极线130的面积可以逐渐减小。在竖直方向(Z方向)上叠置的多条栅极线130中的每条的中心部分可以构造为存储器单元区域MEC，而多条栅极线130中的每条的边缘部分可以构造为连接区域CON。
在存储器单元区域MEC和连接区域CON中在第一水平方向(X方向)上长延伸的多个字线切割结构WLC可以设置在上基底110上。多个字线切割结构WLC可以在第二水平方向(Y方向)上彼此分开布置。多个存储器单元块BLK1、BLK2、……和BLKp可以各自设置在多个字线切割结构WLC中的两个相邻的字线切割结构WLC之间。
图5至图10是更详细地示出根据实施例的半导体装置100的图。
具体地，图5是示出存储器单元块BLK11和BLK12的一些元件的示意性平面图，图6是沿着图5的线X1-X1'截取的剖视图，图7是沿着图5的线Y1-Y1'截取的剖视图。图8是示出包括在图5的区域EX1中的一些元件的放大平面图。图9是示出包括在图6的区域EX2中的一些元件的放大剖视图。图10是示出包括在图7的区域EX3中的一些元件的放大剖视图。
图5中所示的存储器单元块BLK11和BLK12可以构造为图4中所示的多个存储器单元块BLK1、BLK2、……、BLKp-1和BLKp。
参照图5至图10，半导体装置100可以包括外围电路结构PCS和单元阵列结构CAS，单元阵列结构CAS设置在外围电路结构PCS上并且在竖直方向(Z方向)上与外围电路结构PCS叠置。
单元阵列结构CAS可以包括上基底110、第一导电板114、第二导电板118、绝缘板112和存储器堆叠结构MST。
参照图6，在单元阵列结构CAS中，绝缘板112、第二导电板118和存储器堆叠结构MST可以在连接区域CON中顺序堆叠在上基底110上。
参照图7，在单元阵列结构CAS中，第一导电板114、第二导电板118和存储器堆叠结构MST可以在存储器单元区域MEC中顺序堆叠在上基底110上。
第一导电板114和第二导电板118可以执行上面参照图3描述的共源极线CSL的功能。第一导电板114和第二导电板118可以用作将电流提供到包括在单元阵列结构CAS中的多个垂直存储器单元的源区。
在实施例中，上基底110可以包括诸如多晶硅的半导体材料。第一导电板114和第二导电板118中的每个可以包括掺杂多晶硅、金属层或它们的组合。金属层可以包括钨(W)。
存储器堆叠结构MST可以包括栅极堆叠体GS。栅极堆叠体GS可以包括在水平方向上平行延伸并且在竖直方向(Z方向)上叠置的多条栅极线130。多条栅极线130中的每条可以包括金属、金属硅化物、掺杂杂质的半导体或它们的组合。例如，多条栅极线130中的每条可以包括金属(诸如钨、镍、钴或钽)、金属硅化物(诸如硅化钨、硅化镍、硅化钴或硅化钽)、掺杂的多晶硅或它们的组合。
绝缘层132可以设置在第二导电板118与多条栅极线130之间以及多条栅极线130中的两条相邻的栅极线130之间。多条栅极线130中的最上面的栅极线130可以被绝缘层132覆盖。绝缘层132可以包括氧化硅。
在存储器单元区域MEC和连接区域CON中，多个字线切割结构WLC可以在上基底110上在第一水平方向(X方向)上延长。包括在存储器单元块BLK11和BLK12中的多条栅极线130中的每条在第二水平方向(Y方向)上的宽度可以通过多个字线切割结构WLC限制。
多个字线切割结构WLC可以均包括绝缘结构。在实施例中，绝缘结构可以包括氧化硅、氮化硅、氮氧化硅或低k介电材料。例如，绝缘结构可以包括氧化硅层、氮化硅层、SiON层、SiOCN层、SiCN层或它们的组合。在其他实施例中，绝缘结构的至少一部分可以包括空气间隙(air gap)。这里，术语“空气”可以表示空气中或制造工艺中的其他气体。
构造为一个栅极堆叠体GS的多条栅极线130可以在两个相邻的字线切割结构WLC之间堆叠在第二导电板118上，以在竖直方向(Z方向)上叠置。构造为一个栅极堆叠体GS的多条栅极线130可以对应地包括上面参照图3描述的接地选择线GSL、多条字线WL和串选择线SSL。
参照图7，多条栅极线130中的两条上栅极线130可以在第二水平方向(Y方向)上彼此间隔开，且串选择线切割结构SSLC在它们之间。彼此间隔开且串选择线切割结构SSLC在它们之间的两条上栅极线130可以构造为上面参照图3描述的串选择线SSL。在图7中，示出了在一个栅极堆叠体GS中形成一个串选择线切割结构SSLC的示例，但是可以在一个栅极堆叠体GS中形成至少两个串选择线切割结构SSLC。串选择线切割结构SSLC可以填充有绝缘层。在实施例中，串选择线切割结构SSLC可以包括包含氧化物、氮化物或它们的组合的绝缘层。在实施例中，串选择线切割结构SSLC的至少一部分可以包括空气间隙。
参照图5和图7，多个沟道结构140可以穿过多条栅极线130、多个绝缘层132、第二导电板118和第一导电板114，并且可以在存储器单元区域MEC中在上基底110上在竖直方向(Z方向)上延伸。多个沟道结构140可以在第一水平方向(X方向)和第二水平方向(Y方向)上彼此分开一定间距布置。多个沟道结构140可以均(各自)包括栅极介电层142、沟道区144、掩埋绝缘层146和漏区148。
参照图10，栅极介电层142可以包括从沟道区144顺序形成的隧穿介电层TD、电荷存储层CS和阻挡介电层BD。隧穿介电层TD、电荷存储层CS和阻挡介电层BD中的每个的相对厚度可以被不同地修改。
隧穿介电层TD可以包括氧化硅、氧化铪、氧化铝、氧化锆或氧化钽。电荷存储层CS可以是存储从沟道区144穿过隧穿介电层TD的电子的区域，并且可以包括氮化硅、氮化硼、硼氮化硅或掺杂杂质的多晶硅。阻挡介电层BD可以包括介电常数比氧化硅、氮化硅或氮氧化硅的介电常数大的金属氧化物。金属氧化物可以包括氧化铪、氧化铝、氧化锆、氧化钽或它们的组合。
参照图10，第一导电板114可以在水平方向(X方向和/或Y方向)上穿过栅极介电层142的部分区域，并且可以接触沟道区144。第一导电板114的与栅极介电层142竖直叠置的部分的厚度(在Z方向上的尺寸)可以比第一导电板114的与第二导电板118竖直叠置的部分的厚度(在Z方向上的尺寸)大。栅极介电层142可以包括在比第一导电板114高的水平处覆盖沟道区144的侧壁的部分以及在比第一导电板114低的水平处覆盖沟道区144的底表面的部分。沟道区144可以与上基底110间隔开，且栅极介电层142的最下部分在沟道区144与上基底110之间。沟道区144的侧壁可以接触第一导电板114，并且可以电连接到第一导电板114。
参照图7和图10，沟道区144可以具有圆柱形状。沟道区144可以包括掺杂的多晶硅或未掺杂的多晶硅。
掩埋绝缘层146可以填充沟道区144的内部空间。掩埋绝缘层146可以包括绝缘材料。例如，掩埋绝缘层146可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。在一些实施例中，可以省略掩埋绝缘层146，在这种情况下，沟道区144可以具有非中空的柱结构。
漏区148可以包括掺杂的多晶硅。多个漏区148可以通过第一上绝缘层UL1彼此绝缘。在存储器单元区域MEC中，多个沟道结构140和第一上绝缘层UL1可以被第二上绝缘层UL2覆盖。
串选择线切割结构SSLC可以在竖直方向(Z方向)上穿过第一上绝缘层UL1和第二上绝缘层UL2。串选择线切割结构SSLC的顶表面、字线切割结构WLC的顶表面和第三上绝缘层UL3的顶表面可以在大致相同的竖直水平处延伸。可以在串选择线切割结构SSLC、字线切割结构WLC和第三上绝缘层UL3上顺序形成第四上绝缘层UL4和第五上绝缘层UL5。第一上绝缘层UL1、第二上绝缘层UL2、第三上绝缘层UL3、第四上绝缘层UL4和第五上绝缘层UL5可以均包括氧化物、氮化物或它们的组合。
参照图5和图7，在存储器堆叠结构MST的存储器单元区域MEC中，多条位线BL可以设置在第五上绝缘层UL5上。多条位线BL可以在第二水平方向(Y方向)上平行延伸。多个沟道结构140中的每个可以通过穿过第二上绝缘层UL2、第三上绝缘层UL3、第四上绝缘层UL4和第五上绝缘层UL5的多个接触插塞176连接到多条位线BL。
参照图6，在存储器堆叠结构MST的连接区域CON中，绝缘板112和第二导电板118可以顺序堆叠在上基底110上。绝缘板112可以包括具有多层结构的绝缘层，该多层结构包括顺序堆叠在上基底110上的第一绝缘层112A、第二绝缘层112B和第三绝缘层112C。在实施例中，第一绝缘层112A和第三绝缘层112C可以包括氧化硅，而第二绝缘层112B可以包括氮化硅。
在连接区域CON中，多条栅极线130中的每条可以包括栅极垫部130A，栅极垫部130A的在竖直方向(Z方向)上的厚度比栅极线130的其他部分的厚度大。栅极线130的栅极垫部130A可以设置在栅极线130的离存储器单元区域MEC最远的边缘部分处。在图6中，仅示出了设置在多条栅极线130中的一些栅极线130中的每条的一个端部中的栅极垫部130A，但是在图6中，在栅极垫部130A不可见的栅极线130中，所述栅极垫部130A可以设置在不可见的另一部分处。
在连接区域CON中，多条栅极线130和多个绝缘层132中的每者的边缘部分可以被层间绝缘层138覆盖。层间绝缘层138可以包括氧化硅。
参照图5和图6，多个存储器单元接触件MCC可以设置在连接区域CON中。多个存储器单元接触件MCC中的每个可以穿过层间绝缘层138、多条栅极线130和多个绝缘层132的至少一部分。多个存储器单元接触件MCC中的每个可以设置在穿过多条栅极线130中的至少一条栅极线130的第一孔H1中。多个存储器单元接触件MCC中的每个可以穿过至少一条栅极线130、至少一个绝缘层132、第二导电板118、绝缘板112和上基底110，并且可以在竖直方向(Z方向)上延伸到外围电路结构PCS。
多个存储器单元接触件MCC中的每个可以连接到从多条栅极线130之中选择的一条栅极线130，并且可以不连接到除了所选择的一条栅极线130之外的其他栅极线130。多个存储器单元接触件MCC中的每个可以接触从多条栅极线130之中选择的一条栅极线130的栅极垫部130A，并且可以通过栅极垫部130A连接到所选择的一条栅极线130。存储器单元接触件MCC中的每个可以在第一孔H1中在水平方向上与除了所选择的一条栅极线130之外的其他栅极线130间隔开。相应的第一绝缘环152A可以设置在存储器单元接触件MCC与未连接到该存储器单元接触件MCC的栅极线130之间。在实施例中，第一绝缘环152A可以包括氧化硅。
参照图5和图6，多个虚设沟道结构D140可以设置在连接区域CON中。
多个虚设沟道结构D140中的每个可以穿过层间绝缘层138、多条栅极线130和多个绝缘层132中的每者的至少一部分。多个虚设沟道结构D140中的每个可以设置在穿过多条栅极线130中的至少一条栅极线130的第二孔H2中。
多个虚设沟道结构D140中的每个可以穿过至少一条栅极线130、至少一个绝缘层132、第二导电板118、绝缘板112和上基底110，并且可以在竖直方向(Z方向)上延伸到外围电路结构PCS。
多个虚设沟道结构D140可以布置为在第一水平方向(X方向)和第二水平方向(Y方向)上彼此分开一定间距。类似于沟道结构140，多个虚设沟道结构D140中的每个可以包括栅极介电层142、沟道区144、掩埋绝缘层146和漏区148。多个虚设沟道结构D140中的每个的平面尺寸可以比沟道结构140的平面尺寸大。参照图5，多个虚设沟道结构D140的数量和布置形式仅是示例。在连接区域CON中，多个虚设沟道结构D140可以不同地布置在存储器堆叠结构MST中选择的各种位置处。
在连接区域CON中，层间绝缘层138可以被第一上绝缘层UL1覆盖。多个虚设沟道结构D140中的每个的漏区148可以通过第一上绝缘层UL1与相邻的漏区148绝缘。在连接区域CON中，多个虚设沟道结构D140和第一上绝缘层UL1可以被第二上绝缘层UL2覆盖。
参照图5和图6，多个通孔电极THV可以设置在连接区域CON中。多个通孔电极THV中的每个可以穿过层间绝缘层138、多条栅极线130和多个绝缘层132中的每者的至少一部分。多个通孔电极THV中的每个可以设置在穿过多条栅极线130中的至少一条栅极线130的第三孔H3中。多个通孔电极THV中的每个可以穿过至少一条栅极线130、至少一个绝缘层132、第二导电板118、绝缘板112和上基底110，并且可以在竖直方向(Z方向)上延伸到外围电路结构PCS。多个通孔电极THV中的每个在第三孔H3中可以不连接到多条栅极线130中的任何一条。第二绝缘环152B可以设置在栅极线130与第三孔H3中的通孔电极THV之间。在实施例中，第二绝缘环152B可以包括氧化硅。多个通孔电极THV可以被构造为连接到包括在外围电路结构PCS中的外围电路。
参照图5和图6，导电板接触件164可以设置在连接区域CON中。导电板接触件164可以穿过第三上绝缘层UL3、第二上绝缘层UL2、第一上绝缘层UL1、层间绝缘层138、第二导电板118和绝缘板112，并且可以在竖直方向(Z方向)上延伸到上基底110。导电板接触件164的侧壁可以被绝缘间隔件162覆盖。第四上绝缘层UL4可以覆盖导电板接触件164和绝缘间隔件162中的每个的顶表面。
多个存储器单元接触件MCC和多个通孔电极THV可以穿过第一上绝缘层UL1、第二上绝缘层UL2、第三上绝缘层UL3和第四上绝缘层UL4。多个存储器单元接触件MCC中的每个的顶表面可以被第五上绝缘层UL5和第六上绝缘层UL6覆盖。多个通孔电极THV中的每个可以通过穿过第五上绝缘层UL5的多个接触插塞174之中的对应接触插塞174连接到多个上布线层UML中的一个。
导电板接触件164可以通过穿过第四上绝缘层UL4和第五上绝缘层UL5的接触插塞172连接到多个上布线层UML中的一个上布线层UML。
多个上布线层UML可以与设置在存储器单元区域MEC中的多条位线BL设置在相同的竖直水平处。第六上绝缘层UL6可以填充在多个上布线层UML中的每个与多条位线BL中的对应位线BL之间。第六上绝缘层UL6可以包括氧化物、氮化物或它们的组合。
多个存储器单元接触件MCC、多个通孔电极THV、导电板接触件164、多个接触插塞172和174以及多个上布线层UML可以均包括钨、钛、钽、铜、铝、氮化钛、氮化钽、氮化钨或它们的组合。
参照图6和图7，外围电路结构PCS可以包括下基底52、形成在下基底52上的多个外围电路以及连接多个外围电路或将多个外围电路连接到存储器单元区域MEC中的元件的多层布线结构MWS。
下基底52可以包括半导体基底。例如，下基底52可以包括硅(Si)、锗(Ge)或SiGe。有源区AC可以在下基底52中通过隔离层54限定。构造为多个外围电路的多个晶体管TR可以形成在有源区AC上。多个晶体管TR中的每个可以包括栅极PG和在栅极PG两侧处形成在有源区AC中的多个离子注入区域PSD。多个离子注入区域PSD中的每个可以构造为对应晶体管TR的源区或漏区。
包括在外围电路结构PCS中的多个外围电路可以包括上面参照图1描述的外围电路30中所包括的各种电路。在实施例中，包括在外围电路结构PCS中的多个外围电路可以对应地包括均在图1中示出的行解码器32、页面缓冲器34、数据I/O电路36、控制逻辑38和共源极线驱动器39。
包括在外围电路结构PCS中的多层布线结构MWS可以包括多个外围电路布线层ML60、ML61和ML62以及多个外围电路接触件MC60、MC61和MC62。多个外围电路布线层ML60、ML61和ML62中的至少一些可以被构造为与晶体管TR电连接。多个外围电路接触件MC60、MC61和MC62可以被构造为将从多个晶体管TR之中选择的一些晶体管TR连接到从多个外围电路布线层ML60、ML61和ML62之中选择的一些外围电路布线层。
上基底110、绝缘板112、第一导电板114和第二导电板118可以在水平方向上延伸，以覆盖外围电路结构PCS。
参照图6，穿过上基底110、绝缘板112和第二导电板118的多个贯通开口(throughopening)120H可以形成在连接区域CON的部分区域中。多个贯通开口120H中的每个可以填充有绝缘塞(绝缘插塞)120。多个贯通开口120H可以设置为在竖直方向(Z方向)上与外围电路结构PCS的部分区域叠置。绝缘塞120可以包括氧化硅、氮化硅或它们的组合。
在连接区域CON中，多个存储器单元接触件MCC中的每个可以通过贯通开口120H延伸到外围电路结构PCS，并且可以被构造为电连接到从多个外围电路布线层ML60、ML61和ML62之中选择的一个外围电路布线层。例如，多个存储器单元接触件MCC中的每个可以被构造为电连接到多个外围电路布线层ML60、ML61和ML62之中最靠近单元阵列结构CAS的最上面的外围电路布线层ML62。
在连接区域CON中，多个虚设沟道结构D140中的每个可以通过贯通开口120H延伸到外围电路结构PCS。
在连接区域CON中，多个通孔电极THV中的每个可以通过贯通开口120H延伸到外围电路结构PCS，并且可以被构造为电连接到从多个外围电路布线层ML60、ML61和ML62之中选择的一个外围电路布线层。例如，多个通孔电极THV中的每个可以被构造为电连接到多个外围电路布线层ML60、ML61和ML62之中最靠近单元阵列结构CAS的最上面的外围电路布线层ML62。
在实施例中，多个存储器单元接触件MCC和多个虚设沟道结构D140可穿过一个贯通开口120H。多个存储器单元接触件MCC和多个虚设沟道结构D140穿过的贯通开口120H可以与多个通孔电极THV穿过的贯通开口120H分开。
多个存储器单元接触件MCC和多个通孔电极THV中的每者可以被构造为通过包括在外围电路结构PCS中的多层布线结构MWS连接到从多个外围电路之中选择的至少一个外围电路。多个虚设沟道结构D140可以通过贯通开口120H延伸到外围电路结构PCS，并且可以被构造为电连接到从多个外围电路布线层ML60、ML61和ML62之中选择的一个外围电路布线层，但是可以不连接到包括在外围电路结构PCS中的外围电路。
在图6和图7中，多层布线结构MWS被示出为在竖直方向(Z方向)上包括三层布线层，但是多层布线结构MWS可以包括两层或四层或者更多层布线层。
多个外围电路布线层ML60、ML61和ML62以及多个外围电路接触件MC60、MC61和MC62可以均包括金属、导电金属氮化物、金属硅化物或它们的组合。例如，多个外围电路布线层ML60、ML61和ML62以及多个外围电路接触件MC60、MC61和MC62可以均包括诸如钨、钼、钛、钴、钽、镍、硅化钨、硅化钛、硅化钴、硅化钽或硅化镍的导电材料。
包括在外围电路结构PCS中的多个晶体管TR和多层布线结构MWS可以被层间绝缘层70覆盖。多个通孔电极THV可以穿过层间绝缘层70的一部分，并且可以接触外围电路布线层ML62的顶表面。层间绝缘层70可以包括氧化硅、SiON或SiOCN。
参照图6，在连接区域CON中，可以在水平方向上设置彼此间隔开的多个导电接合过孔(conductive landing via)72。多个导电接合过孔72可以在竖直方向(Z方向)上比多层布线结构MWS高且比上基底110低的水平处设置在竖直方向(Z方向)上与贯通开口120H叠置的位置处。
多个导电接合过孔72可以设置在存储器单元接触件MCC与外围电路布线层ML62之间以及虚设沟道结构D140与外围电路布线层ML62之间。多个导电接合过孔72中的一些可以包括接触存储器单元接触件MCC的顶表面和接触外围电路布线层ML62的底表面。多个导电接合过孔72中的另一些导电接合过孔72可以包括接触多个虚设沟道结构D140中的至少一个虚设沟道结构D140的顶表面。
参照图6和图8，多个导电接合过孔72可以包括多个第一导电接合过孔72A和多个第二导电接合过孔72B，每个第一导电接合过孔72A包括接触一个存储器单元接触件MCC的顶表面和接触一个外围电路布线层ML62的底表面，每个第二导电接合过孔72B包括接触一个虚设沟道结构D140的底表面的顶表面和接触一个外围电路布线层ML62的底表面。
多个第一导电接合过孔72A中的每个可以被构造为通过外围电路布线层ML62连接到包括在外围电路结构PCS中的多个电路中的至少一个电路。第二导电接合过孔72B和接触第二导电接合过孔72B的外围电路布线层ML62中的每者可以不连接到其他导电区域或其他电路，并且可以浮置或者接地。
参照图6，多个通孔电极THV可以不穿过导电接合过孔72，并且可以直接连接到外围电路布线层ML62。
多个导电接合过孔72可以包括与包括在外围电路结构PCS中的多个外围电路布线层ML60、ML61和ML62中的每个的材料不同的材料。在实施例中，多个导电接合过孔72可以不包括金属。在实施例中，多个导电接合过孔72可以包括掺杂的半导体材料或未掺杂的半导体材料。例如，多个导电接合过孔72可以包括掺杂的多晶硅或未掺杂的多晶硅。
在图5和图8中，示出了多个存储器单元接触件MCC、多个虚设沟道结构D140和多个通孔电极THV中的每者的一部分沿着第二水平方向(Y方向)上的直线设置成一行，但是可以不同地实施多个存储器单元接触件MCC、多个虚设沟道结构D140和多个通孔电极THV中的每者的平面布置结构。
参照图5和图6，外围电路结构PCS可以包括设置在层间绝缘层70上的上层间绝缘层76。上层间绝缘层76可以覆盖层间绝缘层70的顶表面和多个导电接合过孔72中的每个的顶表面。上层间绝缘层76可以包括氧化硅、SiON、SiOCN等。
多个存储器单元接触件MCC、多个虚设沟道结构D140和多个通孔电极THV中的每者可以在竖直方向(Z方向)上穿过绝缘塞120和上层间绝缘层76。
在上面参照图4至图10描述的半导体装置100中，尽管在竖直方向(Z方向)上增加了构造为存储器堆叠结构MST的栅极线130的堆叠数量以提高半导体装置100的集成度，但是可以在包括在外围电路结构PCS中的外围电路与从单元阵列结构CAS的连接区域CON穿过至少一条栅极线130并延伸到外围电路结构PCS的多个存储器单元接触件MCC之间提供具有可靠性的电连接结构。此外，多个存储器单元接触件MCC和多个虚设沟道结构D140可以被构造为穿过一个贯通开口120H，因此，可以容易地对半导体装置100执行制造工艺，并且可以降低制造成本。
图11是用于描述根据其他实施例的半导体装置100A的示意性平面图。在图11中，示出了与图5的区域EX1对应的区域的一些元件。
参照图11，半导体装置100A可以包括与上面参照图4至图10描述的半导体装置100的元件基本相同的元件。半导体装置100A可以包括多个导电接合过孔72A，而不是图6、图8和图9中所示的多个导电接合过孔72。
多个导电接合过孔72A可以包括与上面参照图5、图6、图8和图9描述的多个导电接合过孔72的元件基本相同的元件。多个导电接合过孔72A可以包括接触存储器单元接触件MCC的多个导电接合过孔72A1和接触多个虚设沟道结构D140的多个导电接合过孔72A2。
多个导电接合过孔72A2可以在第二水平方向(Y方向)上延伸，并且可以在竖直方向(Z方向)上与多个虚设沟道结构D140叠置。多个导电接合过孔72A2可以均包括接触多个虚设沟道结构D140的顶表面。多个导电接合过孔72A2可以被构造为浮置或接地。
图12是用于描述根据其他实施例的半导体装置100B的示图。在图12中，示出了与图7的区域EX3对应的区域的放大剖面表面。
参照图12，半导体装置100B可以包括与上面参照图4至图10描述的半导体装置100的元件基本相同的元件。然而，半导体装置100B可以包括栅极介电层142B而不是栅极介电层142。除了栅极介电层142B可以包括第一阻挡介电层BD1和第二阻挡介电层BD2而不是阻挡介电层BD之外，栅极介电层142B可以包括与上面参照图7和图10描述的栅极介电层142的元件基本上相同的元件。第一阻挡介电层BD1可以与沟道区144平行地延伸，第二阻挡介电层BD2可以设置为围绕栅极线130。第一阻挡介电层BD1和第二阻挡介电层BD2中的每个可以包括氧化硅、氮化硅或金属氮化物。例如，第一阻挡介电层BD1可以包括氧化硅，第二阻挡介电层BD2可以包括介电常数比氧化硅的介电常数大的金属氧化物。金属氧化物可以包括氧化铪、氧化铝、氧化锆、氧化钽或它们的组合。
图13是用于描述根据另一实施例的半导体装置200的图，并且是与图6的区域EX2对应的区域的放大剖视图。
参照图13，除了半导体装置200可以包括第一导电接合过孔272A和第二导电接合过孔272B而不是多个导电接合过孔72之外，半导体装置200可以包括与上面参照图4至图10描述的半导体装置100的元件基本相同的元件。
第一导电接合过孔272A和第二导电接合过孔272B可以包括与上面参照图5、图6、图8和图9描述的多个导电接合过孔72的元件基本相同的元件。第一导电接合过孔272A可以包括接触通过贯通开口120H延伸到外围电路结构PCS的存储器单元接触件MCC的底表面的顶表面以及接触外围电路布线层ML62的底表面。第二导电接合过孔272B可以包括接触通过贯通开口120H延伸到外围电路结构PCS的多个虚设沟道结构D140中的至少一个虚设沟道结构D140的底表面的顶表面。
第一导电接合过孔272A可以被构造为通过外围电路布线层ML62连接到包括在外围电路结构PCS中的多个电路中的至少一个电路。第二导电接合过孔272B可以不连接到包括在外围电路结构PCS中的其他导电区域或其他电路，并且可以浮置或者接地。
图14和图15是用于描述根据另一实施例的半导体装置300的图。具体地，图14是示出与图6的区域EX2对应的部分的放大视图的剖视图，图15是沿着图14的线Y3-Y3'截取的剖视图。
参照图14和图15，除了半导体装置300可以包括第一导电接合过孔372A和第二导电接合过孔372B而不是多个导电接合过孔72之外，半导体装置300可以包括与上面参照图4至图10描述的半导体装置100的元件基本相同的元件。
第一导电接合过孔372A和第二导电接合过孔372B可以包括与上面参照图5、图6、图8和图9描述的多个导电接合过孔72的元件基本相同的元件。第一导电接合过孔372A可以包括接触通过贯通开口120H延伸到外围电路结构PCS的存储器单元接触件MCC的底表面的顶表面以及接触外围电路布线层ML62的底表面。第二导电接合过孔372B可以包括接触通过贯通开口120H延伸到外围电路结构PCS的多个虚设沟道结构D140中的每个的底表面的顶表面。第二导电接合过孔372B可以包括彼此连接的下接合过孔(lower landing via)BV1和上接合过孔(upper landing via)BV2。下接合过孔BV1可以包括在竖直方向(Z方向)上从下基底52朝向上基底110延伸并且接触上接合过孔BV2的底表面的顶表面。上接合过孔BV2可以包括与第一导电接合过孔372A设置在同一竖直水平处并且接触下接合过孔BV1的顶表面的底表面以及接触多个虚设沟道结构的顶表面。
第一导电接合过孔372A可以被构造为通过外围电路布线层ML62连接到包括在外围电路结构PCS中的多个电路中的至少一个电路。第二导电接合过孔372B可以被构造为通过下基底52接地。
图16是用于描述根据另一实施例的半导体装置400的剖视图。在图16中，示出了与图6的区域EX2对应的区域的放大剖面表面。
参照图16，除了半导体装置400可以包括第一导电接合过孔472A和第二导电接合过孔472B而不是多个导电接合过孔72之外，半导体装置400可以包括与上面参照图4至图10描述的半导体装置100的元件基本相同的元件。
第一导电接合过孔472A和第二导电接合过孔472B可以包括与上面参照图5、图6、图8和图9描述的多个导电接合过孔72的元件基本相同的元件。第一导电接合过孔472A可以包括接触通过贯通开口120H延伸到外围电路结构PCS的存储器单元接触件MCC的底表面的顶表面以及接触外围电路布线层ML62的底表面。第二导电接合过孔472B可以包括接触通过贯通开口120H延伸到外围电路结构PCS的至少一个虚设沟道结构D140的底表面的顶表面以及接触下基底52的底表面。
第一导电接合过孔472A可以被构造为通过外围电路布线层ML62连接到包括在外围电路结构PCS中的多个电路中的至少一个电路。第二导电接合过孔472B可以被构造为通过下基底52接地。
图17是用于描述根据另一实施例的半导体装置500的剖视图。在图17中，示出了与图6的区域EX2对应的区域的放大平面构造。
参照图17，除了半导体装置500可以不包括多个导电接合过孔72之外，半导体装置500可以包括与上面参照图4至图10描述的半导体装置100的元件基本相同的元件。
通过贯通开口120H延伸到外围电路结构PCS的存储器单元接触件MCC的底表面可以接触一个外围电路布线层ML62。通过贯通开口120H延伸到外围电路结构PCS的虚设沟道结构D140的底表面可以接触另外一个外围电路布线层ML62，并且接触虚设沟道结构D140的外围电路布线层ML62可以被构造为浮置。
图18是用于描述根据另一实施例的半导体装置600的剖视图。在图18中，示出了与图6的区域EX2对应的区域的放大平面构造。
参照图18，除了半导体装置600可以包括多个导电接合过孔672而不是多个导电接合过孔72之外，半导体装置600可以包括与上面参照图4至图10描述的半导体装置100的元件基本相同的元件。
多个导电接合过孔672可以包括与上面参照图5、图6、图8和图9描述的多个导电接合过孔72的元件基本相同的元件。多个导电接合过孔672可以包括彼此连接的下接合过孔672A和上接合过孔672B。下接合过孔672A可以包括穿过层间绝缘层70的一部分并接触外围电路布线层ML62的底表面以及接触上接合过孔672B的底表面的顶表面。上接合过孔672B可以穿过上层间绝缘层76，并且可以接触下接合过孔672A的顶表面。
通过贯通开口120H延伸到外围电路结构PCS的存储器单元接触件MCC的底表面可以接触从多个上接合过孔672B之中选择的一个上接合过孔672B的顶表面。通过贯通开口120H延伸到外围电路结构PCS的至少一个虚设沟道结构D140的底表面可以接触从多个上接合过孔672B之中选择的另外一个上接合过孔672B的顶表面。
通过贯通开口120H延伸到外围电路结构PCS的存储器单元接触件MCC可以被构造为通过导电接合过孔672和外围电路布线层ML62连接到包括在外围电路结构PCS中的多个电路中的一个。连接到通过贯通开口120H延伸到外围电路结构PCS的至少一个虚设沟道结构D140的下接合过孔672A和外围电路布线层ML62可以被构造为浮置或者接地。
图19是用于描述根据另一实施例的半导体装置700的剖视图。在图19中，示出了半导体装置700中的与沿着图5的线Y1-Y1'截取的剖面对应的区域的一些元件的放大剖面构造。在图19中，与图4至图10相同的附图标记表示同样的元件，并且省略了它们的详细描述。
参照图19，除了半导体装置700可以包括存储器堆叠结构MST7而不是半导体装置100的存储器堆叠结构MST之外，半导体装置700可以包括与上面参照图4至图10描述的半导体装置100的元件基本相同的元件。
存储器堆叠结构MST7可以包括下栅极堆叠体GS71和上栅极堆叠体GS72，下栅极堆叠体GS71包括多条栅极线130，上栅极堆叠体GS72包括多条栅极线730。在下栅极堆叠体GS71中，绝缘层132可以设置在多条栅极线130中的两条相邻的栅极线130之间。在上栅极堆叠体GS72中，绝缘层732可以设置在多条栅极线730中的两条相邻的栅极线730之间。具有比绝缘层132或绝缘层732的厚度大的厚度的中间绝缘层750可以设置在下栅极堆叠体GS71与上栅极堆叠体GS72之间。绝缘层732和中间绝缘层750可以均包括氧化硅。
在实施例中，下栅极堆叠体GS71可以包括堆叠为在竖直方向(Z方向)上叠置的48条、64条或96条栅极线130，上栅极堆叠体GS72可以包括堆叠为在竖直方向(Z方向)上叠置的48条、64条或96条栅极线730。在实施例中，构造为下栅极堆叠体GS71的栅极线130的数量和构造为上栅极堆叠体GS72的栅极线730的数量的总和可以是至少128条。然而，栅极线130的堆叠数量和栅极线730的堆叠数量可以变化。
在单元阵列结构CAS的存储器单元区域MEC中，多个沟道结构740可以穿过多条栅极线730、多个绝缘层732、中间绝缘层750、多条栅极线130、多个绝缘层132、第二导电板118和第一导电板114，并且可以在上基底110上在竖直方向(Z方向)上延长。
多个沟道结构740可以均包括栅极介电层742、沟道区744、掩埋绝缘层746和漏区748。栅极介电层742、沟道区744、掩埋绝缘层746和漏区748可以具有与上面参照图7描述的包括在沟道结构140中的栅极介电层142、沟道区144、掩埋绝缘层146和漏区148的元件相同的元件。包括在多个沟道结构740中的每个中的栅极介电层742、沟道区744和掩埋绝缘层746中的每个可以包括位于被中间绝缘层750围绕的区域中的拐折部分(inflectionportion)INF。在实施例中，为了在制造半导体装置700的工艺中形成多个沟道结构740，可以首先形成穿过包括多个绝缘层132的下模制结构的下沟道孔，然后可以在将牺牲层填充到下沟道孔中的状态下形成穿过包括多个绝缘层732的上模制结构并与下沟道孔连通的上沟道孔，从而形成用于形成多个沟道结构740的具有两阶结构(two-step structure)的沟道孔。随后，可以在具有两阶结构的沟道孔中形成栅极介电层742、沟道区744和掩埋绝缘层746。在这种情况下，中间绝缘层750的下部的一部分可以包括下模制结构中包括的绝缘层，而中间绝缘层750的上部的一部分可以包括上模制结构中包括的绝缘层。当栅极介电层742、沟道区744和掩埋绝缘层746形成在具有这种两阶结构的沟道孔中时，可以基于下沟道孔与上沟道孔之间的水平方向宽度差，在下沟道孔接触上沟道孔的部分附近，在栅极介电层742、沟道区744和掩埋绝缘层746中的每个中形成拐折部分INF。
尽管未示出，但是上面参照图5和图6描述的多个虚设沟道结构D140可以设置在半导体装置700的连接区域CON中。多个虚设沟道结构D140中的每个的剖面结构可以具有与上面参照图19描述的多个沟道结构740中的每个的结构类似的结构。
图20是用于描述根据另一实施例的半导体装置800的平面图。在图20中，示出了存储器单元块BLK81的一些元件的示意性平面构造。存储器单元块BLK81可以构造为图4中所示的多个存储器单元块BLK1、BLK2、……、BLKp-1和BLKp中的一些。
参照图20，半导体装置800可以具有与上面参照图4至图10描述的半导体装置100的元件相同的元件。在半导体装置800的连接区域CON中，贯通开口820H可以形成在上基底110中。贯通开口820H可以填充有绝缘塞820。贯通开口820H可以设置在这样的位置处：所述位置在竖直方向(Z方向)上与外围电路结构PCS(见图6)的部分区域叠置。绝缘塞820可以包括氧化硅、氮化硅或它们的组合。
在连接区域CON中，多个存储器单元接触件MCC、多个虚设沟道结构D140和多个通孔电极THV中的每者可以通过贯通开口820H延伸到外围电路结构PCS。
在下文中，将详细地描述根据实施例的制造半导体装置的方法。
图21A至图34B是用于描述根据实施例的制造半导体装置的方法的剖视图。具体地，图21A、图22A、图23A、图24A、图25、图26、图27A、图28、图29、图30A、图31、图32、图33和图34A是按照工艺顺序示出的与沿着图5的线X1-X1'截取的剖面表面对应的区域的一些元件的剖视图，图21B、图22B、图23B、图24B、图27B、图30B和图34B是按照工艺顺序示出的与沿着图5的线Y1-Y1'截取的剖面表面对应的区域的一些元件的剖视图。
将参照图21A至图34B来描述制造上面参照图4至图10描述的半导体装置100的方法。
参照图21A和图21B，可以形成包括下基底52、多个晶体管TR、多层布线结构MWS和层间绝缘层70的外围电路结构PCS。层间绝缘层70可以形成为覆盖多个外围电路布线层ML60、ML61和ML62中的作为最上层的多个外围电路布线层ML62。
参照图22A和图22B，可以通过蚀刻层间绝缘层70的一部分来形成使从多个外围电路布线层ML62之中选择的一些外围电路布线层ML62的顶表面暴露的多个沟槽70T，并且可以形成填充多个沟槽70T的多个导电接合过孔72。
为了形成多个导电接合过孔72，可以形成具有足以填充多个沟槽70T的厚度的导电层，并且可以将形成了导电层的所得材料平坦化，使得导电层仅保留在多个沟槽70T中。化学机械抛光(CMP)工艺可以用于平坦化。
随后，可以形成覆盖多个导电接合过孔72和层间绝缘层70中的每个的顶表面的上层间绝缘层76。
参照图23A和图23B，可以在图22A和图22B的所得材料上形成上基底110，可以在将形成在外围电路结构PCS上的单元阵列结构CAS(见图6和图7)的存储器单元区域MEC和连接区域CON中顺序形成均覆盖上基底110的绝缘板112和第二导电板118。绝缘板112可以包括具有多层结构的绝缘层，该多层结构包括第一绝缘层112A、第二绝缘层112B和第三绝缘层112C。
在连接区域CON的部分区域中，可以形成穿过上基底110、绝缘板112和第二导电板118的多个贯通开口120H，并且可以形成填充多个贯通开口120H的多个绝缘塞120。
参照图24A和图24B，在存储器单元区域MEC和连接区域CON中，可以在第二导电板118和绝缘塞120上一个接一个地交替堆叠多个绝缘层132和多个牺牲绝缘层134。多个绝缘层132可以包括氧化硅，多个牺牲绝缘层134可以包括氮化硅。多个牺牲绝缘层134中的每个可以确保在后续工艺中将形成多条栅极线130的空间。
参照图25，在图24A和图24B的所得材料中，可以形成覆盖多个绝缘层132中的最上面的绝缘层132的蚀刻停止层136，并且通过使用光刻工艺去除连接区域CON中的多个绝缘层132和多个牺牲绝缘层134中的每者的一部分，多个绝缘层132和多个牺牲绝缘层134中的每者的一个端部可以构造为阶梯结构ST，该阶梯结构ST具有随着距上基底110的距离增大而在水平方向上(例如，在X方向上)逐渐减小的宽度。
参照图26，可以在构造为阶梯结构ST的多个牺牲绝缘层134中的每个的所述一个端部处形成具有增大的厚度的牺牲垫部134S。在图26中，仅示出了形成在多个牺牲绝缘层134中的一些的一个端部处的牺牲垫部134S，但是在图26中，牺牲垫部134S不可见的牺牲绝缘层134可以包括设置在不可见的另一部分处的牺牲垫部134S。
在实施例中，为了在多个牺牲绝缘层134中的每个的一个端部处形成牺牲垫部134S，可以通过去除多个绝缘层132中的一些来暴露构造为阶梯结构ST的多个牺牲绝缘层134中的每个的一个端部，然后可以在多个牺牲绝缘层134中的每个的暴露的一个端部上沉积包括与多个牺牲绝缘层134中的每个的材料相同的材料的附加层，并且可以通过使附加层图案化来留下牺牲垫部134S。
随后，可以形成覆盖第二导电板118和阶梯结构ST的层间绝缘层138，并且通过以CMP工艺使基于其的所得材料平坦化，可以暴露最上面的牺牲绝缘层134的顶表面。在平坦化工艺中，可以去除蚀刻停止层136。随后，可以形成覆盖最上面的牺牲绝缘层134和层间绝缘层138中的每个的顶表面的第一上绝缘层UL1。
参照图27A和图27B，在存储器单元区域MEC中，可以形成穿过第一上绝缘层UL1、多个绝缘层132和多个牺牲绝缘层134并在竖直方向(Z方向)上延长的多个沟道结构140，并且在连接区域CON中，可以形成穿过第一上绝缘层UL1、多个绝缘层132、多个牺牲绝缘层134和层间绝缘层138并在竖直方向(Z方向)上延长的多个虚设沟道结构D140。
在连接区域CON中形成的多个虚设沟道结构D140中的在竖直方向(Z方向)上与多个贯通开口120H叠置的虚设沟道结构D140可以形成为穿过绝缘塞120和上层间绝缘层76并接触导电接合过孔72。
参照图28，可以在图27A和图27B的所得材料上形成第二上绝缘层UL2，然后可以在连接区域CON中形成多个第一孔H1和多个第三孔H3。
多个第一孔H1可以穿过第二上绝缘层UL2、第一上绝缘层UL1、层间绝缘层138、一个牺牲垫部134S、多个牺牲绝缘层134、多个绝缘层132、绝缘塞120和上层间绝缘层76，以暴露导电接合过孔72的顶表面。多个第三孔H3可以穿过第二上绝缘层UL2、第一上绝缘层UL1、层间绝缘层138、多个牺牲绝缘层134、多个绝缘层132、绝缘塞120和上层间绝缘层76，以暴露最上面的外围电路布线层ML62的顶表面。
随后，通过在多个第一孔H1和多个第三孔H3中的每者中蚀刻牺牲垫部134S和牺牲绝缘层134中的每个的暴露部分，可以在与牺牲绝缘层134相同的竖直水平处扩大多个第一孔H1和多个第三孔H3中的每者的水平方向宽度，因此，可以形成暴露牺牲垫部134S和牺牲绝缘层134中的每个的侧壁的多个凹进空间ID。
参照图29，在图28的所得材料中，连接到多个第一孔H1的多个凹进空间ID之中的暴露牺牲绝缘层134的凹进空间ID可以填充有第一绝缘环152A，并且多个凹进空间ID之中的暴露牺牲垫部134S的凹进空间ID可以填充有牺牲绝缘环154。此外，在图28的所得材料中，连接到多个第三孔H3的多个凹进空间ID可以填充有第二绝缘环152B。第一绝缘环152A和第二绝缘环152B可以包括氧化硅。牺牲绝缘环154可以包括与牺牲绝缘层134的材料相同的材料，例如，可以包括氮化硅。
在实施例中，可以执行这样的工艺：首先在多个第一孔H1和多个第三孔H3中在暴露牺牲绝缘层134的凹进空间ID中形成第一绝缘环152A和第二绝缘环152B，然后在多个第一孔H1中的每个中在暴露牺牲垫部134S的凹进空间ID中形成牺牲绝缘环154。在实施例中，蚀刻停止绝缘衬垫(etch stop insulation liner)可以设置在牺牲绝缘层134与第一绝缘环152A之间以及牺牲绝缘层134与第二绝缘环152B之间。蚀刻停止绝缘衬垫可以包括氮化硅。
随后，可以将绝缘间隔件156和牺牲插塞158填充到多个第一孔H1和多个第三孔H3中的每者中。在实施例中，绝缘间隔件156可以包括氧化硅，牺牲插塞158可以包括多晶硅。
参照图30A和图30B，在存储器单元区域MEC和连接区域CON中，可以形成覆盖绝缘间隔件156、牺牲插塞158和第二上绝缘层UL2中的每个的顶表面的第三上绝缘层UL3。
在形成了第三上绝缘层UL3的所得材料中，在存储器单元区域MEC中，可以通过蚀刻第三上绝缘层UL3、第二上绝缘层UL2、第一上绝缘层UL1、多个绝缘层132中的一些和多个牺牲绝缘层134中的一些来形成孔SH，并且可以形成填充孔SH的串选择线切割结构SSLC。
在存储器单元区域MEC和连接区域CON中，可以形成穿过第三上绝缘层UL3、第二上绝缘层UL2、第一上绝缘层UL1、层间绝缘层138、多个绝缘层132、多个牺牲绝缘层134、第二导电板118和绝缘板112以暴露上基底110的多个字线切割孔WCH。
仅在(存储器单元区域MEC和连接区域CON之中的)存储器单元区域MEC中，可以通过多个字线切割孔WCH中的每个的内部空间来选择性地去除绝缘板112，并且可以用第一导电板114填充基于其形成的空的空间。当在存储器单元区域MEC中去除绝缘板112时，包括在存储器单元区域MEC中的沟道结构140中的栅极介电层142的与绝缘板112相邻的部分可以与绝缘板112一起被去除。因此，第一导电板114可以在水平方向上穿过栅极介电层142的部分区域，并且可以接触沟道区144。
在存储器单元区域MEC和连接区域CON中，可以通过多个字线切割孔WCH中的每个的内部空间将多个牺牲绝缘层134和牺牲垫部134S(见图29)替换为多条栅极线130。多条栅极线130中的每条中的通过替换牺牲垫部134S而获得的相对厚的端部可以构成栅极垫部130A。
在形成第一导电板114和多条栅极线130之后，可以用多个字线切割结构WLC填充多个字线切割孔WCH。
参照图31，在图30A和图30B的所得材料的连接区域CON中，可以形成穿过第三上绝缘层UL3、第二上绝缘层UL2、第一上绝缘层UL1、层间绝缘层138、第二导电板118和绝缘板112以暴露上基底110的孔PH。然后，可以在孔PH中顺序形成绝缘间隔件162和导电板接触件164。
参照图32，在图31的所得材料的连接区域CON中，可以形成覆盖第三上绝缘层UL3、绝缘间隔件162和导电板接触件164的第四上绝缘层UL4。然后，可以通过去除第四上绝缘层UL4和第三上绝缘层UL3中的每个的一部分来暴露绝缘间隔件156和牺牲插塞158。随后，通过去除暴露的绝缘间隔件156和牺牲插塞158，可以通过多个第一孔H1和多个第三孔H3暴露多个导电接合过孔72和最上面的外围电路布线层ML62。
参照图33，在图32的所得材料的连接区域CON中，可以形成填充多个第一孔H1的多个存储器单元接触件MCC和填充多个第三孔H3的多个通孔电极THV。在实施例中，可以同时形成多个存储器单元接触件MCC和多个通孔电极THV。
参照图34A和图34B，可以在图33的所得材料上形成覆盖存储器单元区域MEC和连接区域CON的第五上绝缘层UL5。
随后，可以形成穿过第五上绝缘层UL5和第四上绝缘层UL4并连接到连接区域CON中的导电板接触件164的接触插塞172、穿过第五上绝缘层UL5并连接到连接区域CON中的多个通孔电极THV的多个接触插塞174以及穿过第五上绝缘层UL5、第四上绝缘层UL4、第三上绝缘层UL3和第二上绝缘层UL2并连接到多个沟道结构140中的每个的漏区148的多个接触插塞176。
随后，可以在连接区域CON中的第五上绝缘层UL5上形成连接到接触插塞172和多个接触插塞174的多个上布线层UML，可以在存储器单元区域MEC中的第五上绝缘层UL5上形成连接到多个接触插塞176的多条位线BL，并且可以在连接区域CON中形成填充多个上布线层UML中的每个与多条位线BL中的对应位线BL之间的空间的第六上绝缘层UL6。
上面已经参照图21A至图34B描述了制造图4至图10中所示的半导体装置100的方法，但是将理解的是，可以通过对上面参照图21A至图34B描述的工艺执行各种修改和改变来制造上面参照图11至图20描述的半导体装置100A、100B、200、300、400、500、600、700和800以及通过各种修改和改变而获得的具有各种结构的半导体装置。
在实施例中，上面参照图21A至图34B描述的工艺可以用于制造图13中所示的半导体装置200。具体地，多个第一导电接合过孔272A和第二导电接合过孔272B可以通过与上面参照图22A和图22B描述的形成多个导电接合过孔72的工艺的描述类似的方法来形成。第二导电接合过孔272B可以形成为不连接到包括在外围电路结构PCS中的其他导电区域或其他电路。
在实施例中，上面参照图21A至图34B描述的工艺可以用于制造图14和图15中所示的半导体装置300。在上面参照图21A和图21B描述的工艺中，可以形成多个外围电路布线层ML62，然后在形成层间绝缘层70的覆盖多个外围电路布线层ML62的部分之前，可以形成不接触外围电路布线层ML62但接触下基底52的下接合过孔BV1。此外，多个第一导电接合过孔372A和上接合过孔BV2可以通过与上面参照图22A和图22B描述的形成多个导电接合过孔72的工艺的描述类似的方法来形成。
在实施例中，上面参照图21A至图34B描述的工艺可以用于制造图16中所示的半导体装置400。在上面参照图22A和图22B描述的工艺中，可以形成多个第一导电接合过孔472A和第二导电接合过孔472B而不是多个导电接合过孔72。这里，第二导电接合过孔472B可以构造为不接触外围电路布线层ML62但接触下基底52的下接合过孔。
在实施例中，上面参照图21A至图34B描述的工艺可以用于制造图17中所示的半导体装置500。省略了上面参照图22A和图22B描述的形成多个导电接合过孔72的工艺，并且在按照上面参照图28描述的工艺形成多个第一孔H1和多个第三孔H3中，可以通过多个第一孔H1和多个第三孔H3暴露最上面的外围电路布线层ML62的顶表面。随后，可以执行与上面参照图29至图34B描述的工艺类似的工艺。
在实施例中，上面参照图21A至图34B描述的工艺可以用于制造图18中所示的半导体装置600。可以通过与上面参照图22A和图22B描述的形成多个导电接合过孔72的工艺的描述类似的方法来形成多个下接合过孔672A。随后，在形成上层间绝缘层76之前或者在形成上层间绝缘层76之后，可以形成连接到多个下接合过孔672A的多个上接合过孔672B。随后，可以执行与上面参照图23A至图34B描述的工艺类似的工艺。
图35是示意性地示出根据实施例的包括半导体装置的电子系统1000的图。
参照图35，根据实施例的电子系统1000可以包括半导体装置1100和电连接到半导体装置1100的控制器1200。电子系统1000可以是包括一个或更多个半导体装置1100的存储装置、或者包括存储装置的电子装置。例如，电子系统1000可以包括包含至少一个半导体装置1100的固态驱动(SSD)装置、通用串行总线(USB)、计算系统、医疗装置或通信装置。
半导体装置1100可以包括非易失性存储器装置。例如，半导体装置1100可以包括NAND闪存装置，该NAND闪存装置包括与上面参照图4至图20描述的半导体装置100、100A、100B、200、300、400、500、600、700和800相关联的上述结构中的至少一个。半导体装置1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。在实施例中，第一结构1100F可以靠近第二结构1100S设置。第一结构1100F可以包括包含解码器电路1110、页面缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以包括包含位线BL、共源极线CSL、多条字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2以及在位线BL与共源极线CSL之间的多个存储器单元串CSTR的存储器单元结构。
在第二结构1100S中，多个存储器单元串CSTR可以均包括邻近于共源极线CSL的下晶体管LT1和LT2、邻近于位线BL的上晶体管UT1和UT2以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储器单元晶体管MCT。下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以根据实施例进行各种修改。
在实施例中，上晶体管UT1和UT2可以包括串选择晶体管，下晶体管LT1和LT2可以包括接地选择晶体管。第一栅极下线LL1和第二栅极下线LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储器单元晶体管MCT的栅电极。栅极上线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、多条字线WL以及第一栅极上线UL1和第二栅极上线UL2可以通过从第一结构1100F的内部延伸到第二结构1100S的多条第一连接布线1115电连接到解码器电路1110。多条位线BL可以通过从第一结构1100F的内部延伸到第二结构1100S的多条第二连接布线1125电连接到页面缓冲器1120。
在第一结构1100F中，解码器电路1110和页面缓冲器1120可以对多个存储器单元晶体管MCT中的至少一个存储器单元晶体管MCT执行控制操作。解码器电路1110和页面缓冲器1120可以被逻辑电路1130控制。
半导体装置1100可以通过电连接到逻辑电路1130的I/O垫1101与控制器1200通信。I/O垫1101可以通过从第一结构1100F的内部延伸到第二结构1100S的I/O连接布线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。根据实施例，电子系统1000可以包括多个半导体装置1100，并且在这种情况下，控制器1200可以控制多个半导体装置1100。
处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以基于特定固件来操作，并且可以控制NAND控制器1220访问半导体装置1100。NAND控制器1220可以包括处理与半导体装置1100的通信的NAND接口1221。用于控制半导体装置1100的控制命令、将写入半导体装置1100的多个存储器单元晶体管MCT中的数据以及将从半导体装置1100的多个存储器单元晶体管MCT读取的数据可以通过NAND接口1221传输。主机接口1230可以提供电子系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收控制命令时，处理器1210可以响应于控制命令来控制半导体装置1100。
图36是示意性地示出根据实施例的包括半导体装置的电子系统2000的透视图。
参照图36，根据实施例的电子系统2000可以包括主基底2001、安装在主基底2001上的控制器2002、一个或更多个半导体封装件2003和动态随机存取存储器(DRAM)2004。半导体封装件2003和DRAM2004可以通过形成在主基底2001上的多个布线图案2005连接到控制器2002。
主基底2001可以包括连接器2006，连接器2006包括将结合到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以基于电子系统2000与外部主机之间的通信接口而变化。在实施例中，电子系统2000可以在诸如通用串行总线(USB)、快速外围组件互连(PCI-Express)、串行高级技术附件(SATA)和用于通用闪存存储(UFS)的M-Phy的接口中一种的基础上与外部主机通信。在实施例中，电子系统2000可以利用经由连接器2006从外部主机供应的电力来操作。电子系统2000还可以包括将从外部主机供应的电力分配给控制器2002和半导体封装件2003的电力管理集成电路(PMIC)。
控制器2002可以将数据写入到半导体封装件2003或者从半导体封装件2003读取数据，并且可以改善电子系统2000的操作速度。
DRAM2004可以包括用于减小外部主机与作为数据存储空间的半导体封装件2003之间的速度差的缓冲存储器。包括在电子系统2000中的DRAM2004也可以用作一种高速缓冲存储器，并且可以在对半导体封装件2003的控制操作中提供用于临时存储数据的空间。当DRAM2004包括在电子系统2000中时，除了用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。
第一半导体封装件2003a和第二半导体封装件2003b中的每个可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以包括封装基底2100、在封装基底2100上的多个半导体芯片2200、在多个半导体芯片2200中的每个的下表面上的粘合层2300、将多个半导体芯片2200电连接到封装基底2100的连接结构2400以及覆盖多个半导体芯片2200和在封装基底2100上的连接结构2400的模制层2500。
封装基底2100可以包括包含多个封装上垫(package upper pad)2130的印刷电路板。多个半导体芯片2200中的每个可以包括I/O垫2210。I/O垫2210可以与图35的I/O垫1101对应。多个半导体芯片2200中的每个可以包括多个栅极堆叠体3210和多个沟道结构3220。多个半导体芯片2200中的每个可以包括上面参照图4至图20描述的半导体装置100、100A、100B、200、300、400、500、600、700和800中的至少一个。
在实施例中，连接结构2400可以包括将I/O垫2210电连接到封装上垫2130的结合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可以以结合线方式彼此电连接，并且可以电连接到封装基底2100的封装上垫2130。在实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可以通过包括通孔电极的连接结构而不是通过结合线方式的连接结构2400来彼此电连接。
在实施例中，控制器2002和多个半导体芯片2200可以包括在一个封装件中。在实施例中，控制器2002和多个半导体芯片2200可以安装在与主基底2001不同的单独的内插器基底上，并且可以通过形成在内插器基底上的布线彼此连接。
图37是示意性地示出根据实施例的半导体封装件的剖视图。图37更详细地示出了与沿着图36的线II-II'截取的剖面表面对应的构造。
参照图37，在半导体封装件2003中，封装基底2100可以包括印刷电路板。封装基底2100可以包括封装基底主体2120、布置在封装基底主体2120的顶表面上的多个封装上垫2130(见图36)、布置在封装基底主体2120的底表面上或者通过封装基底主体2120的底表面暴露的多个下垫2125以及布置在封装基底主体2120内部以将多个封装上垫2130电连接到多个下垫2125的多条内部布线2135。多个封装上垫2130可以电连接到多个连接结构2400。多个下垫2125可以经由多个导电连接单元2800连接到图36中所示的电子系统2000的主基底2001上的多个布线图案2005。
多个半导体芯片2200中的每个可以包括半导体基底3010、第一结构3100和第二结构3200，第一结构3100和第二结构3200以所陈述的次序顺序堆叠在半导体基底3010上。第一结构3100可以包括包含多条外围布线3110的外围电路区域。第二结构3200可以包括共源极线3205、在共源极线3205上的栅极堆叠体3210、穿过栅极堆叠体3210的沟道结构3220以及电连接到沟道结构3220的位线3240。在实施例中，多个半导体芯片2200中的每个可以包括与上面参照图4至图20描述的半导体装置100、100A、100B、200、300、400、500、600、700和800的元件相同的元件。
多个半导体芯片2200中的每个可以包括贯通布线3245，贯通布线3245电连接到第一结构3100的多条外围布线3110并且延伸到第二结构3200的内部。贯通布线3245可以设置在栅极堆叠体3210的外部。在其他实施例中，半导体封装件2003还可以包括穿过栅极堆叠体3210的贯通布线。多个半导体芯片2200中的每个可以包括电连接到第一结构3100的多条外围布线3110的I/O垫(图36的2210)。
如上所述，实施例涉及一种包括非易失性垂直存储器装置的半导体装置和包括该半导体装置的电子系统。实施例可以提供一种半导体装置，该半导体装置包括三维布置并且能够保持期望的电特性和可靠性而与字线的堆叠数量的增加无关的多个存储器单元，以增强集成度。实施例可以提供一种包括半导体装置的电子系统，该半导体装置包括三维布置并且能够保持期望的电特性和可靠性而与字线的堆叠数量的增加无关的多个存储器单元，以增强集成度。
这里已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅以一般性和描述性的含义使用和解释，而不是为了限制的目的。在一些情况下，如本领域普通技术人员在如提交本申请时将清楚的是，除非另有具体说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
外围电路结构，包括下基底、在下基底上的多个电路和连接到所述多个电路的多个布线层；
上基底，在水平方向上延伸以覆盖外围电路结构，并且包括在竖直方向上与外围电路结构的部分区域叠置的贯通开口；
存储器堆叠结构，在上基底上包括在竖直方向上彼此叠置的多条栅极线；
存储器单元接触件，设置在穿过所述多条栅极线中的至少一条栅极线的第一孔中以在第一孔中接触从所述多条栅极线之中选择的一条栅极线，并且在水平方向上与除了所述选择的一条栅极线之外的栅极线分开设置，存储器单元接触件通过贯通开口延伸到外围电路结构并且电连接到所述多个布线层中的第一布线层；以及
多个虚设沟道结构，设置在穿过所述多条栅极线中的至少一条栅极线的第二孔中，以通过贯通开口延伸到外围电路结构。
2.根据权利要求1所述的半导体装置，所述半导体装置还包括：多个导电接合过孔，在第一水平处设置在沿竖直方向与贯通开口叠置的位置处，并且在水平方向上彼此分开设置，第一水平在竖直方向上比所述多个布线层的水平高且比上基底的水平低，
其中，所述多个导电接合过孔包括：第一导电接合过孔，包括接触存储器单元接触件的顶表面和接触第一布线层的底表面；以及第二导电接合过孔，包括接触所述多个虚设沟道结构中的至少一个虚设沟道结构的顶表面。
3.根据权利要求1所述的半导体装置，所述半导体装置还包括：多个导电接合过孔，在第一水平处设置在沿竖直方向与贯通开口叠置的位置处，并且在水平方向上彼此分开设置，第一水平在竖直方向上比所述多个布线层的水平高且比上基底的水平低，其中：
所述多个导电接合过孔包括：第一导电接合过孔，包括接触存储器单元接触件的顶表面和接触第一布线层的底表面，第一导电接合过孔连接到所述多个电路中的至少一个电路；以及第二导电接合过孔，包括接触所述多个虚设沟道结构中的一个虚设沟道结构的顶表面，并且
第二导电接合过孔浮置或者接地。
4.根据权利要求1所述的半导体装置，所述半导体装置还包括：多个导电接合过孔，在第一水平处设置在沿竖直方向与贯通开口叠置的位置处，并且在水平方向上彼此分开设置，第一水平在竖直方向上比所述多个布线层的水平高且比上基底的水平低，其中：
所述多个导电接合过孔包括：第一导电接合过孔，包括接触存储器单元接触件的顶表面和接触第一布线层的底表面，第一导电接合过孔连接到所述多个电路中的至少一个电路；以及第二导电接合过孔，包括接触所述多个虚设沟道结构的顶表面，并且
第二导电接合过孔浮置或者接地。
5.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第一导电接合过孔，设置在第一水平处，并且设置在存储器单元接触件与第一布线层之间，第一水平在竖直方向上比所述多个布线层的水平高且比上基底的水平低，第一导电接合过孔包括接触存储器单元接触件的顶表面和接触第一布线层的底表面；以及
第二导电接合过孔，设置在第一水平处，第二导电接合过孔包括接触所述多个虚设沟道结构中的至少一个虚设沟道结构的顶表面和接触所述多个布线层中的第二布线层的底表面，其中：
第一导电接合过孔通过第一布线层连接到所述多个电路中的至少一个电路，并且
第二导电接合过孔和第二布线层浮置或者接地。
6.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第一导电接合过孔，设置在第一水平处，并且设置在存储器单元接触件与第一布线层之间，第一水平在竖直方向上比所述多个布线层的水平高且比上基底的水平低，第一导电接合过孔包括接触存储器单元接触件的顶表面和接触第一布线层的底表面；以及
第二导电接合过孔，设置在所述第一水平处，第二导电接合过孔包括接触所述多个虚设沟道结构中的至少一个虚设沟道结构的顶表面，其中：
第一导电接合过孔通过第一布线层连接到所述多个电路中的至少一个电路，并且
第二导电接合过孔不连接到所述多个布线层中的任何布线层并且浮置或者接地。
7.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第一导电接合过孔，设置在第一水平处，并且设置在存储器单元接触件与第一布线层之间，第一水平在竖直方向上比所述多个布线层的水平高且比上基底的水平低，第一导电接合过孔包括接触存储器单元接触件的顶表面和接触第一布线层的底表面；以及
第二导电接合过孔，设置在第一水平处，第二导电接合过孔包括接触所述多个虚设沟道结构中的至少一个虚设沟道结构的顶表面和接触下基底的底表面，其中：
第一导电接合过孔通过第一布线层连接到所述多个电路中的至少一个电路，并且
第二导电接合过孔接地。
8.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第一导电接合过孔，设置在第一水平处，设置在存储器单元接触件与第一布线层之间，并且通过第一布线层连接到所述多个电路中的至少一个电路，第一水平在竖直向上比所述多个布线层的水平高且比上基底的水平低，第一导电接合过孔包括接触存储器单元接触件的顶表面和接触第一布线层的底表面；以及
第二导电接合过孔，包括与所述多个虚设沟道结构中的至少一个虚设沟道结构接触的顶表面，第二导电接合过孔接地，其中，第二导电接合过孔包括：下接合过孔，在竖直方向上从下基底朝向上基底延伸；以及上接合过孔，设置在第一水平处，上接合过孔包括接触所述至少一个虚设沟道结构的顶表面和接触下接合过孔的底表面。
9.根据权利要求1所述的半导体装置，其中：
第一布线层包括接触存储器单元接触件的顶表面，
所述多个虚设沟道结构中的至少一个虚设沟道结构包括接触所述多个布线层中的第二布线层的底表面，并且
第二布线层浮置或者接地。
10.根据权利要求1所述的半导体装置，所述半导体装置还包括：
通孔电极，设置在穿过所述多条栅极线中的至少一条其他栅极线的第三孔中，通孔电极通过贯通开口延伸到外围电路结构并且电连接到所述多个布线层中的第二布线层；以及
绝缘环，设置在通孔电极与围绕通孔电极的栅电极之间。
11.根据权利要求10所述的半导体装置，所述半导体装置还包括：多个导电接合过孔，在第一水平处设置在沿竖直方向与贯通开口叠置的位置处，并且在水平方向上彼此分开设置，第一水平在竖直方向上比所述多个布线层的水平高且比上基底的水平低，
其中，所述多个导电接合过孔包括：第一导电接合过孔，设置在存储器单元接触件与第一布线层之间，第一导电接合过孔包括接触存储器单元接触件的顶表面和接触第一布线层的底表面；以及第二导电接合过孔，包括接触所述多个虚设沟道结构中的至少一个虚设沟道结构的顶表面。
12.一种半导体装置，所述半导体装置包括：
外围电路结构，包括下基底、在下基底上的多个电路和连接到所述多个电路的多个布线层；
上基底，在外围电路结构上在存储器单元区域和连接区域中沿水平方向延伸，并且在连接区域中包括在竖直方向上与外围电路结构的部分区域叠置的多个贯通开口；
存储器堆叠结构，在上基底上在存储器单元区域和连接区域中包括在竖直方向上彼此叠置的多条栅极线；
存储器单元接触件，在连接区域中设置在穿过所述多条栅极线中的至少一条栅极线的第一孔中以在第一孔中接触从所述多条栅极线之中选择的一条栅极线，并且在水平方向上与除了所述选择的一条栅极线之外的栅极线分开设置，存储器单元接触件通过所述多个贯通开口中的第一贯通开口延伸到外围电路结构并且电连接到所述多个布线层中的第一布线层；
虚设沟道结构，在连接区域中设置在穿过所述多条栅极线中的至少一条栅极线的第二孔中，以通过第一贯通开口延伸到外围电路结构；以及
通孔电极，在连接区域中设置在穿过所述多条栅极线中的至少一条栅极线的第三孔中，通孔电极通过所述多个贯通开口中的第二贯通开口延伸到外围电路结构并且电连接到所述多个布线层中的第二布线层。
13.根据权利要求12所述的半导体装置，所述半导体装置还包括：多个导电接合过孔，在第一水平处设置在沿竖直方向与第一贯通开口叠置的位置处，并且在水平方向上彼此分开设置，第一水平在竖直方向上比所述多个布线层的水平高且比上基底的水平低，所述多个导电接合过孔包括与所述多个布线层中的每个布线层的材料不同的材料，
其中，所述多个导电接合过孔包括：第一导电接合过孔，包括接触存储器单元接触件的顶表面和接触第一布线层的底表面；以及第二导电接合过孔，包括接触虚设沟道结构的顶表面。
14.根据权利要求12所述的半导体装置，所述半导体装置还包括：
第一导电接合过孔，设置在第一水平处，第一水平在竖直方向上比所述多个布线层的水平高且比上基底的水平低，第一导电接合过孔包括接触存储器单元接触件的顶表面和接触第一布线层的底表面；以及
第二导电接合过孔，设置在第一水平处，第二导电接合过孔包括接触虚设沟道结构的底表面的顶表面和接触所述多个布线层中的第三布线层的底表面，其中：
第一导电接合过孔连接到所述多个电路中的至少一个电路，并且
第二导电接合过孔和第三布线层浮置或者接地。
15.根据权利要求12所述的半导体装置，所述半导体装置还包括：
第一导电接合过孔，设置在第一水平处，第一水平在竖直方向上比所述多个布线层的水平高且比上基底的水平低，第一导电接合过孔包括接触存储器单元接触件的顶表面和接触第一布线层的底表面；以及
第二导电接合过孔，设置在第一水平处，第二导电接合过孔包括接触虚设沟道结构的顶表面，其中：
第一导电接合过孔连接到所述多个电路中的至少一个电路，并且
第二导电接合过孔不连接到所述多个布线层中的任何布线层并且浮置或者接地。
16.根据权利要求12所述的半导体装置，所述半导体装置还包括：
第一导电接合过孔，设置在第一水平处，第一水平在竖直方向上比所述多个布线层的水平高且比上基底的水平低，第一导电接合过孔包括接触存储器单元接触件的顶表面和接触第一布线层的底表面；以及
第二导电接合过孔，设置在第一水平处，第二导电接合过孔包括接触虚设沟道结构的顶表面和接触下基底的底表面，其中：
第一导电接合过孔连接到所述多个电路中的至少一个电路，并且
第二导电接合过孔接地。
17.根据权利要求12所述的半导体装置，所述半导体装置还包括：
第一导电接合过孔，设置在第一水平处，并且通过第一布线层连接到所述多个电路中的至少一个电路，第一水平在竖直方向上比所述多个布线层的水平高且比上基底的水平低，第一导电接合过孔包括接触存储器单元接触件的顶表面和接触第一布线层的底表面；以及
第二导电接合过孔，包括接触虚设沟道结构的顶表面，第二导电接合过孔接地，
其中，第二导电接合过孔包括：下接合过孔，在竖直方向上从下基底朝向上基底延伸；以及上接合过孔，设置在第一水平处，上接合过孔包括接触虚设沟道结构的顶表面和接触下接合过孔的底表面。
18.根据权利要求12所述的半导体装置，其中：
第一布线层包括接触存储器单元接触件的顶表面，
第二布线层包括接触通孔电极的顶表面，
虚设沟道结构包括接触所述多个布线层中的第三布线层的底表面，并且
第三布线层浮置或者接地。
19.一种电子系统，所述电子系统包括：
半导体装置，在主基底上；以及
控制器，电连接到半导体装置，并且在主基底上，
其中，所述半导体装置包括：外围电路结构，包括下基底、在下基底上的多个电路和连接到所述多个电路的多个布线层；上基底，在水平方向上延伸以覆盖外围电路结构，并且包括在竖直方向上与外围电路结构的部分区域叠置的贯通开口；存储器堆叠结构，在上基底上包括在竖直方向上彼此叠置的多条栅极线；存储器单元接触件，设置在穿过所述多条栅极线中的至少一条栅极线的第一孔中以在第一孔中接触从所述多条栅极线之中选择的一条栅极线，并且在水平方向上与除了所述选择的一条栅极线之外的栅极线分开设置，存储器单元接触件通过贯通开口延伸到外围电路结构并且电连接到所述多个布线层中的第一布线层；多个虚设沟道结构，设置在穿过所述多条栅极线中的至少一条栅极线的第二孔中，以通过贯通开口延伸到外围电路结构；以及输入/输出垫，电连接到外围电路结构。
20.根据权利要求19所述的电子系统，其中：
主基底包括将半导体装置电连接到控制器的多个布线图案，
半导体装置还包括多个导电接合过孔，所述多个导电接合过孔在第一水平处设置在沿竖直方向与贯通开口叠置的位置处，第一水平在竖直方向上比所述多个布线层的水平高且比上基底的水平低，并且所述多个导电接合过孔在水平方向上彼此分开设置，并且
所述多个导电接合过孔包括：第一导电接合过孔，包括接触存储器单元接触件的顶表面和接触第一布线层的底表面；以及第二导电接合过孔，包括接触所述多个虚设沟道结构中的至少一个虚设沟道结构的顶表面。
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