CN115589731A - 三维（3d）半导体存储器装置和包括其的电子系统 - Google Patents

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Abstract

提供了三维(3D)半导体存储器装置和包括其的电子系统。所述3D半导体存储器装置包括：基底；堆叠结构，包括交替地且重复地堆叠在基底上的层间介电层和栅电极；垂直沟道结构，穿透堆叠结构；分隔结构，与垂直沟道结构间隔开并且填充与堆叠结构交叉的沟槽，分隔结构包括间隔件和第一导电接触件，间隔件覆盖沟槽的内侧壁，第一导电接触件填充沟槽的被间隔件围绕的内空间；绝缘层，覆盖基底和堆叠结构；接触插塞，穿透绝缘层以连接到堆叠结构的栅电极；以及第二导电接触件，与堆叠结构间隔开并且穿透绝缘层以连接到外围电路晶体管。第一导电接触件的底表面位于比间隔件的底表面低的水平处。

Description

三维(3D)半导体存储器装置和包括其的电子系统
本申请要求于2021年7月5日在韩国知识产权局提交的第10-2021-0087664号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。
技术领域
发明构思的实施例涉及三维(3D)半导体存储器装置、制造该3D半导体存储器装置的方法和包括该3D半导体存储器装置的电子系统，并且更具体地，涉及包括垂直沟道结构的非易失性3D半导体存储器装置、制造该非易失性3D半导体存储器装置的方法和包括该非易失性3D半导体存储器装置的电子系统。
背景技术
需要数据存储的电子系统会需要能够存储高容量数据的半导体装置。为了提供半导体装置的改善的性能和/或较低的价格，同时增大半导体装置的数据存储容量，增大半导体装置的集成密度可以是有利的。二维(2D)或平面半导体装置的集成密度可以主要由单位存储器单元所占据的面积确定。因此，2D或平面半导体装置的集成密度会受形成精细图案的技术影响。然而，因为会需要较昂贵的设备来形成精细图案，所以2D半导体装置的集成密度虽然持续增大，但仍会受到限制。因此，已经开发了三维(3D)半导体存储器装置，以克服以上限制。3D半导体存储器装置可以包括三维地布置的存储器单元。
发明内容
发明构思的实施例可以提供一种具有改善的电特性和/或可靠性的三维(3D)半导体存储器装置以及一种能够降低制造工艺的难度和/或成本的制造3D半导体存储器装置的方法。
发明构思的实施例还提供了一种包括3D半导体存储器装置的电子系统。
在一方面中，一种3D半导体存储器装置可以包括：基底；堆叠结构，包括交替地且重复地堆叠在基底上的层间介电层和栅电极；垂直沟道结构，穿透堆叠结构；分隔结构，与垂直沟道结构间隔开并且填充与堆叠结构交叉的沟槽，分隔结构包括间隔件和第一导电接触件，间隔件覆盖沟槽的内侧壁，第一导电接触件填充沟槽的被间隔件围绕的内空间；绝缘层，覆盖基底和堆叠结构；接触插塞，穿透绝缘层以连接到堆叠结构的栅电极；以及第二导电接触件，与堆叠结构间隔开并且穿透绝缘层以连接到外围电路晶体管。第一导电接触件的底表面可以位于比间隔件的底表面低的水平处。
在一方面中，一种3D半导体存储器装置可以包括：基底；堆叠结构，包括交替地且重复地堆叠在基底上的层间介电层和栅电极；垂直沟道结构，位于穿透堆叠结构的垂直沟道孔中；分隔结构，与垂直沟道结构间隔开并且填充与堆叠结构交叉的沟槽，分隔结构包括间隔件和第一导电接触件，间隔件覆盖沟槽的内侧壁，第一导电接触件填充沟槽的被间隔件围绕的内空间；共源极区域，与分隔结构竖直地叠置并且位于基底的上部中；绝缘层，覆盖基底和堆叠结构；第二导电接触件，与堆叠结构间隔开并且穿透绝缘层以连接到外围电路晶体管；第一接触插塞，穿透绝缘层以连接到分隔结构的第一导电接触件；第二接触插塞，穿透绝缘层以及堆叠结构的至少一部分，以连接到栅电极；以及第三接触插塞，穿透绝缘层以连接到第二导电接触件。第一导电接触件的顶表面和第二导电接触件的顶表面可以位于比第一接触插塞至第三接触插塞的顶表面低且比垂直沟道结构的顶表面高的水平处。第一导电接触件的底表面可以位于比间隔件的底表面低的水平处。
在一方面中，一种电子系统可以包括：3D半导体存储器装置，包括第一基底、位于第一基底上的外围电路结构、位于外围电路结构上的单元阵列结构、覆盖单元阵列结构的绝缘层以及位于绝缘层上且电连接到外围电路结构的输入/输出垫；以及控制器，通过输入/输出垫电连接到3D半导体存储器装置，并且被配置为控制3D半导体存储器装置。单元阵列结构可以包括：第二基底，位于外围电路结构上；堆叠结构，包括交替地且重复地堆叠在第二基底上的层间介电层和栅电极；垂直沟道结构，穿透堆叠结构；分隔结构，与垂直沟道结构间隔开并且填充与堆叠结构交叉的沟槽，分隔结构包括间隔件和第一导电接触件，间隔件覆盖沟槽的内侧壁，第一导电接触件填充沟槽的被间隔件围绕的内空间；接触插塞，穿透绝缘层以连接到堆叠结构的栅电极；以及第二导电接触件，与堆叠结构间隔开并且穿透绝缘层以电连接到外围电路结构。第一导电接触件的底表面可以位于比间隔件的底表面低的水平处。
附图说明
考虑到附图及所附详细描述，发明构思将变得更加清楚。
图1是示出根据发明构思的一些示例实施例的包括三维(3D)半导体存储器装置的电子系统的示意图。
图2是示意性地示出根据发明构思的一些示例实施例的包括3D半导体存储器装置的电子系统的透视图。
图3和图4是用于示出根据发明构思的一些示例实施例的包括3D半导体存储器装置的半导体封装件的分别沿着图2的线I-I'和线II-II'截取的剖视图。
图5是示出根据发明构思的一些示例实施例的3D半导体存储器装置的平面图。
图6是用于示出根据发明构思的一些示例实施例的3D半导体存储器装置的沿着图5的线I-I'、线II-II'和线III-III'截取的剖视图。
图7是用于示出根据发明构思的一些示例实施例的3D半导体存储器装置的一部分的图6的部分“A”的放大图。
图8至图12是用于示出根据发明构思的一些示例实施例的制造3D半导体存储器装置的方法的沿着图5的线I-I'、线II-II'和线III-III'截取的剖视图。
图13是示出根据发明构思的一些示例实施例的3D半导体存储器装置的平面图。
图14是用于示出根据发明构思的一些示例实施例的3D半导体存储器装置的沿着图13的线I-I'、线II-II'和线III-III'截取的剖视图。
具体实施方式
在下文中，将参照附图更详细地描述发明构思的示例实施例。
图1是示出根据发明构思的一些示例实施例的包括三维(3D)半导体存储器装置的电子系统的示意图。
参照图1，根据发明构思的一些示例实施例的电子系统1000可以包括3D半导体存储器装置1100和/或电连接到3D半导体存储器装置1100的控制器1200。电子系统1000可以是包括一个或更多个3D半导体存储器装置1100的存储装置，或者是包括该存储装置的电子装置。例如，电子系统1000可以是包括一个或更多个3D半导体存储器装置1100的固态驱动器(SSD)装置、通用串行总线(USB)装置、计算系统、医疗装置或通信装置。
3D半导体存储器装置1100可以是非易失性存储器装置，并且可以是例如稍后将描述的3D NAND闪存装置。3D半导体存储器装置1100可以包括第一区域1100F和在第一区域1100F上的第二区域1100S。可选地，第一区域1100F可以设置在第二区域1100S的侧部处。第一区域1100F可以是包括解码器电路1110、页缓冲器1120和/或逻辑电路1130的外围电路区域。第二区域1100S可以是包括位线BL、共源极线CSL、字线WL、第一线LL1和LL2、第二线UL1和UL2和/或在共源极线CSL与位线BL之间的存储器单元串CSTR的存储器单元区域。
在第二区域1100S中，存储器单元串CSTR中的每个可以包括与共源极线CSL相邻的第一晶体管LT1和LT2、与位线BL相邻的第二晶体管UT1和UT2以及设置在第一晶体管LT1和LT2与第二晶体管UT1和UT2之间的多个存储器单元晶体管MCT。第一晶体管LT1和LT2的数量以及第二晶体管UT1和UT2的数量可以不同地改变。
例如，第一晶体管LT1和LT2可以包括地选择晶体管，并且第二晶体管UT1和UT2可以包括串选择晶体管。第一线LL1和LL2可以分别是第一晶体管LT1和LT2的栅电极。字线WL可以是存储器单元晶体管MCT的栅电极。第二线UL1和UL2可以分别是第二晶体管UT1和UT2的栅电极。
例如，第一晶体管LT1和LT2可以包括彼此串联连接的第一擦除控制晶体管LT1和地选择晶体管LT2。第二晶体管UT1和UT2可以包括彼此串联连接的串选择晶体管UT1和第二擦除控制晶体管UT2。第一擦除控制晶体管LT1和第二擦除控制晶体管UT2中的至少一个可以用于通过使用栅致漏极泄漏(GIDL)现象来擦除存储在存储器单元晶体管MCT中的数据的擦除操作中。
共源极线CSL、第一线LL1和LL2、字线WL以及第二线UL1和UL2可以通过从第一区域1100F的内部延伸到第二区域1100S中的第一连接线1115电连接到解码器电路1110。位线BL可以通过从第一区域1100F的内部延伸到第二区域1100S中的第二连接线1125电连接到页缓冲器1120。
在第一区域1100F中，解码器电路1110和页缓冲器1120可以对从多个存储器单元晶体管MCT中选择的至少一个执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。3D半导体存储器装置1100可以通过电连接到逻辑电路1130的输入/输出垫1101与控制器1200进行通信。输入/输出垫1101可以通过从第一区域1100F的内部延伸到第二区域1100S中的输入/输出连接线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和/或主机接口
(I/F)1230。例如，电子系统1000可以包括多个3D半导体存储器装置1100，并且控制器1200可以控制多个3D半导体存储器装置1100。
处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以根据预定的固件(或可选地，期望的固件)进行操作，并且可以控制NAND控制器1220对3D半导体存储器装置1100进行访问。NAND控制器1220可以包括用于处理与3D半导体存储器装置1100的通信的NAND接口(I/F)1221。用于控制3D半导体存储器装置1100的控制命令、将要写入3D半导体存储器装置1100的存储器单元晶体管MCT中的数据以及将要从3D半导体存储器装置1100的存储器单元晶体管MCT读取的数据可以通过NAND接口1221来发送。主机接口1230可以提供电子系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令而控制3D半导体存储器装置1100。
图2是示意性地示出根据发明构思的一些示例实施例的包括3D半导体存储器装置的电子系统的透视图。
参照图2，根据发明构思的一些示例实施例的电子系统2000可以包括主板2001、控制器2002、一个或更多个半导体封装件2003以及/或者DRAM 2004。控制器2002、一个或更多个半导体封装件2003以及/或者DRAM 2004可以安装在主板2001上。半导体封装件2003和DRAM 2004可以通过设置在主板2001处的布线图案2005电连接到控制器2002。
主板2001可以包括连接器2006，连接器2006包括结合到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据电子系统2000与外部主机之间的通信接口而改变。例如，电子系统2000可以通过通用串行总线(USB)接口、外围组件互连快速(PCI快速)接口、串行高级技术附件
(SATA)接口和用于通用闪存(UFS)的M-Phy接口中的一个与外部主机进行通信。例如，电子系统2000可以通过经由连接器2006从外部主机供应的电力来操作。电子系统2000还可以包括用于将从外部主机供应的电力分配给控制器2002和半导体封装件2003的电源管理集成电路(PMIC)。
控制器2002可以将数据写入半导体封装件2003中和/或从半导体封装件2003读取数据，并且可以改善电子系统2000的操作速度。
DRAM 2004可以是用于减小外部主机与对应于数据存储空间的半导体封装件2003之间的速度差异的缓冲存储器。包括在电子系统2000中的DRAM2004也可以作为高速缓存存储器进行操作，并且可以提供用于在控制半导体封装件2003的操作中临时存储数据的空间。在电子系统2000包括DRAM2004的示例实施例中，除了用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以包括封装基底2100、在封装基底2100上的半导体芯片2200、分别设置在半导体芯片2200的底表面上的粘合层2300、将半导体芯片2200电连接到封装基底2100的连接结构2400以及/或者在封装基底2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
封装基底2100可以是包括封装上垫2130的印刷电路板。半导体芯片2200中的每个可以包括输入/输出垫2210。输入/输出垫2210中的每个可以对应于图1的输入/输出垫1101。半导体芯片2200中的每个可以包括栅极堆叠结构3210和垂直沟道结构3220。半导体芯片2200中的每个可以包括如稍后将描述的3D半导体存储器装置。
例如，连接结构2400可以包括将输入/输出垫2210电连接到封装上垫2130的键合(bonding，或“接合”)线。在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200可以通过键合线方法彼此电连接，并且可以通过键合线方法电连接到封装基底2100的封装上垫2130。
根据一些示例实施例，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200可以通过贯穿硅过孔(或称为“硅通孔”)(TSV)而不是包括键合线的连接结构2400彼此电连接。
在一些示例实施例中，控制器2002和半导体芯片2200可以被包括在单个封装件中。例如，控制器2002和半导体芯片2200可以安装在与主板2001不同的中介基底上，并且控制器2002和半导体芯片2200可以通过设置在中介基底处的布线彼此连接。
图3和图4是用于示出根据发明构思的一些示例实施例的包括3D半导体存储器装置的半导体封装件的分别沿着图2的线I-I'和线II-II'截取的剖视图。
参照图3和图4，半导体封装件2003可以包括封装基底2100、在封装基底2100上的多个半导体芯片2200以及/或者覆盖封装基底2100和多个半导体芯片2200的模制层2500。
封装基底2100可以包括封装基底主体部分2120、设置在封装基底主体部分2120的顶表面处的封装上垫2130、设置在封装基底主体部分2120的底表面处或通过该底表面暴露的封装下垫2125以及/或者设置在封装基底主体部分2120中以将封装上垫2130电连接到封装下垫2125的内部布线2135。封装上垫2130可以电连接到连接结构2400。封装下垫2125可以通过导电连接部2800电连接到图2的电子系统2000的主板2001的布线图案2005。
半导体芯片2200中的每个可以包括半导体基底3010以及顺序地堆叠在半导体基底3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，外围电路区域包括外围布线3110。第二结构3200可以包括共源极线3205、在共源极线3205上的栅极堆叠结构3210、穿透栅极堆叠结构3210的垂直沟道结构3220和分隔结构3230、电连接到垂直沟道结构3220的位线3240以及电连接到栅极堆叠结构3210的字线(见图1的WL)的栅极连接线3235和导电线3250。
半导体芯片2200中的每个可以包括贯穿布线3245，贯穿布线3245电连接到第一结构3100的外围布线3110并延伸到第二结构3200中。贯穿布线3245可以穿透栅极堆叠结构3210(见图3)。附加的贯穿布线3245可以设置在栅极堆叠结构3210外部(见图4)。半导体芯片2200中的每个还可以包括输入/输出连接线3265和电连接到输入/输出连接线3265的输入/输出垫2210。输入/输出连接线3265可以电连接到第一结构3100的外围布线3110，并且可以延伸到第二结构3200中。
图5是示出根据发明构思的一些示例实施例的3D半导体存储器装置的平面图。图6是用于示出根据发明构思的一些示例实施例的3D半导体存储器装置的沿着图5的线I-I'、线II-II'和线III-III'截取的剖视图。
参照图5和图6，根据发明构思的一些示例实施例的3D半导体存储器装置可以包括第一基底10、在第一基底10上的外围电路结构PS和在外围电路结构PS上的单元阵列结构CS。第一基底10、外围电路结构PS和单元阵列结构CS可以分别对应于图3和图4中的半导体基底3010、在半导体基底3010上的第一结构3100和在第一结构3100上的第二结构3200。
可以设置包括第一区域R1、第二区域R2和第三区域R3的第一基底10。第二区域R2可以在第一方向D1上从第一区域R1的侧部延伸。如图5中所示，当在平面图中观看时，第三区域R3可以被第二区域R2围绕。第一区域R1可以是设置有图3和图4中的垂直沟道结构3220、分隔结构3230和/或电连接到垂直沟道结构3220的位线3240的区域。第二区域R2可以是设置有包括稍后将描述的垫部分ELp的阶梯结构的区域。第三区域R3可以是设置有稍后将描述的模制结构MS的区域。
第一基底10可以在第一方向D1和第二方向D2上延伸，第二方向D2与第一方向D1交叉。第一基底10的顶表面可以垂直于与第一方向D1和第二方向D2交叉的第三方向D3。例如，第一方向D1、第二方向D2和第三方向D3可以彼此垂直。
例如，第一基底10可以包括硅基底、硅锗基底、锗基底或生长在单晶硅基底上的单晶外延层。
器件隔离层11可以设置在第一基底10中。器件隔离层11可以限定第一基底10的有源区域。器件隔离层11可以包括例如氧化硅。
外围电路结构PS可以设置在第一基底10上。外围电路结构PS可以包括外围电路晶体管PTR、外围接触插塞31、外围电路布线33和/或第一绝缘层30，外围电路晶体管PTR在第一基底10的有源区域上，外围电路布线33通过外围接触插塞31电连接到外围电路晶体管PTR，第一绝缘层30围绕外围电路晶体管PTR、外围接触插塞31和外围电路布线33。外围电路结构PS可以对应于图1的第一区域1100F，并且外围电路布线33可以对应于图3和图4的外围布线3110。
外围电路晶体管PTR、外围接触插塞31和/或外围电路布线33可以构成外围电路。例如，外围电路晶体管PTR可以构成图1的解码器电路1110、页缓冲器1120和逻辑电路1130。外围电路晶体管PTR中的每个可以包括外围栅极绝缘层21、外围栅电极23、外围覆盖图案25、外围栅极间隔件27和/或外围源极/漏极区域29。
外围栅极绝缘层21可以设置在外围栅电极23与第一基底10之间。外围覆盖图案25可以设置在外围栅电极23上。外围栅极间隔件27可以覆盖外围栅极绝缘层21、外围栅电极23和外围覆盖图案25的侧壁。外围源极/漏极区域29可以在外围栅电极23的两侧处设置在第一基底10(例如，有源区域)中。
外围电路布线33可以通过外围接触插塞31电连接到外围电路晶体管PTR。例如，外围电路晶体管PTR中的每个可以是NMOS晶体管、PMOS晶体管或环栅(gate-all-around，GAA)型晶体管。例如，外围接触插塞31在第一方向D1或第二方向D2上的宽度可以随着距第一基底10的水平增大而增大。外围接触插塞31和外围电路布线33可以包括诸如金属的导电材料。
第一绝缘层30可以设置在第一基底10的顶表面上。第一绝缘层30可以在第一基底10上覆盖外围电路晶体管PTR、外围接触插塞31和外围电路布线33。第一绝缘层30可以包括多个堆叠的绝缘层。例如，第一绝缘层30可以包括诸如氧化硅、氮化硅、氮氧化硅和/或低k介电材料的绝缘材料。
包括第二基底100、堆叠结构ST和/或模制结构MS的单元阵列结构CS可以设置在第一绝缘层30上。第二基底100可以在第一方向D1和第二方向D2上延伸。第二基底100可以设置在第一区域R1和第二区域R2上，但可以不设置在第三区域R3上。第二基底100可以是包括半导体材料的半导体基底。例如，第二基底100可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)和铝镓砷(AlGaAs)中的至少一种。
堆叠结构ST可以设置在第二基底100上。堆叠结构ST可以从第一区域R1延伸到第二区域R2上。堆叠结构ST可以对应于图3和图4的栅极堆叠结构3210。堆叠结构ST可以提供为多个。多个堆叠结构ST可以在第二方向D2上布置，并且可以利用置于其间的稍后将描述的第一分隔结构SS1在第二方向D2上彼此间隔开。出于容易和方便解释的目的，在下文中将描述堆叠结构ST中的一个。然而，下面的描述也可以应用于其他堆叠结构ST。
堆叠结构ST可以包括交替地且重复地堆叠的层间介电层ILD和栅电极EL。栅电极EL可以对应于图1的字线WL、第一线LL1和LL2以及第二线UL1和UL2。
栅电极EL的在第三方向D3上的厚度可以彼此基本相等。在下文中，术语“厚度”将表示在第三方向D3上的厚度。
栅电极EL的在第一方向D1上的长度可以随着距第二基底100的水平(例如，在第三方向D3上的水平)增大而依次减小。换言之，栅电极EL中的每个的在第一方向D1上的长度可以大于直接位于栅电极EL中的每个上的另一栅电极的在第一方向D1上的长度。栅电极EL中的最下面的栅电极EL可以在第一方向D1上具有最大长度，并且栅电极EL中的最上面的栅电极EL可以在第一方向D1上具有最小长度。
栅电极EL可以在第二区域R2上具有垫部分ELp。栅电极EL的垫部分ELp可以设置在彼此水平地且竖直地不同的位置处。垫部分ELp可以沿着第一方向D1构成阶梯结构。
由于阶梯结构，堆叠结构ST的厚度可以随着距稍后将描述的第一垂直沟道结构VS1中的最外面的第一垂直沟道结构VS1的距离增大而减小，并且当在平面图中观看时，栅电极EL的侧壁可以在第一方向D1上以相等的间距彼此间隔开。
例如，栅电极EL可以包括掺杂的半导体材料(例如，掺杂的硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。特别地，栅电极EL可以包括钨。
层间介电层ILD可以设置在栅电极EL之间。层间介电层ILD中的每个的侧壁可以与同层间介电层ILD中的每个的底表面接触的栅电极EL的侧壁对准。换言之，与栅电极EL一样，层间介电层ILD的在第一方向D1上的长度可以随着距第二基底100的水平增大而依次减小。
层间介电层ILD中的每个的厚度可以小于栅电极EL中的每个的厚度。例如，层间介电层ILD中的最下面的层间介电层ILD的厚度可以小于其他层间介电层ILD中的每个的厚度。例如，层间介电层ILD中的最上面的层间介电层ILD的厚度可以大于其他层间介电层ILD中的每个的厚度。最下面的层间介电层ILD与最上面的层间介电层ILD之间的层间介电层ILD的厚度可以彼此基本相等。然而，发明构思的示例实施例不限于此。层间介电层ILD的厚度可以根据3D半导体存储器装置的特性而改变。
例如，层间介电层ILD可以包括氧化硅、氮化硅、氮氧化硅和/或低k介电材料。例如，层间介电层ILD可以包括高密度等离子体(HDP)氧化物或正硅酸四乙酯(TEOS)。
模制结构MS可以设置在第三区域R3的第一绝缘层30上。模制结构MS可以局部地设置在第三区域R3上，但可以不设置在第一区域R1和第二区域R2上。模制结构MS的顶表面可以位于与堆叠结构ST的最顶表面相同或基本相同的水平处。然而，发明构思的示例实施例不限于此。在一些示例实施例中，模制结构MS的顶表面可以位于与同其相邻的栅电极EL的垫部分ELp相同的水平处(例如，可以位于比堆叠结构ST的最顶表面低的水平处)。
模制结构MS可以包括第二绝缘层110以及交替地且重复地堆叠在第二绝缘层110上的第一模制层120和第二模制层130。第二绝缘层110可以仅局部地设置在第三区域R3上。第二绝缘层110可以在水平方向上与第二基底100叠置。换言之，第二绝缘层110的顶表面可以位于与第二基底100的顶表面相同或基本相同的水平处，第二绝缘层110的底表面可以位于与第二基底100的底表面相同或基本相同的水平处。
第一模制层120可以分别在水平方向上与堆叠结构ST的层间介电层ILD叠置。换言之，第一模制层120中的每个的顶表面可以位于与层间介电层ILD中的对应的一个的顶表面相同或基本相同的水平处，第一模制层120中的每个的底表面可以位于与层间介电层ILD中的对应的一个的底表面相同或基本相同的水平处。第二模制层130可以分别在水平方向上与堆叠结构ST的栅电极EL叠置。换言之，第二模制层130中的每个的顶表面可以位于与栅电极EL中的对应的一个的顶表面相同或基本相同的水平处，第二模制层130中的每个的底表面可以位于与栅电极EL中的对应的一个的底表面相同或基本相同的水平处。
第二绝缘层110可以包括单个绝缘层或者多个堆叠的绝缘层。例如，第二绝缘层110可以包括诸如氧化硅、氮化硅、氮氧化硅和/或低k介电材料的绝缘材料。第一模制层120可以与堆叠结构ST的层间介电层ILD包括相同的材料。第一模制层120可以包括例如氧化硅，并且第二模制层130可以包括例如氮化硅。
多个第一垂直沟道结构VS1可以设置为在第一区域R1上穿透堆叠结构ST。第一垂直沟道结构VS1可以穿透第二基底100的至少一部分，并且第一垂直沟道结构VS1中的每个的底表面可以位于比第二基底100的顶表面100t低的水平处。换言之，第一垂直沟道结构VS1可以与第二基底100直接接触。
如图5中所示，当在平面图中观看时，第一垂直沟道结构VS1可以在第一方向D1或第二方向D2上以之字形(zigzag)形式布置。例如，当在平面图中观看时，第一垂直沟道结构VS1的顶表面VS1t中的每个可以具有圆形形状、椭圆形形状或条形(bar，或“短杠形”)形状。第一垂直沟道结构VS1可以不设置在第二区域R2和第三区域R3上。第一垂直沟道结构VS1可以对应于图2至图4的垂直沟道结构3220。第一垂直沟道结构VS1可以对应于图1的第一晶体管LT1和LT2的沟道区域、存储器单元晶体管MCT的沟道区域以及第二晶体管UT1和UT2的沟道区域。
第一垂直沟道结构VS1可以设置在穿透堆叠结构ST的垂直沟道孔中。
第一垂直沟道结构VS1(例如，垂直沟道孔)中的每个的在第一方向D1或第二方向D2上的宽度可以随着在第三方向D3上的水平增大而增大。
在一些示例实施例中，第一垂直沟道结构VS1中的每个可以包括其在第一方向D1或第二方向D2上的宽度不连续地改变的至少一个部分。然而，发明构思的示例实施例不限于此。在一些示例实施例中，第一垂直沟道结构VS1中的每个可以不包括具有不连续地改变的宽度的部分，并且第一垂直沟道结构VS1中的每个的侧壁可以是基本平坦的。
第一垂直沟道结构VS1中的每个可以包括外延层SEG、数据存储图案DSP、垂直半导体图案VSP、填充绝缘图案VI和/或导电垫PAD。
外延层SEG可以填充垂直沟道孔中的每个的下部，并且外延层SEG的上部可以连接到数据存储图案DSP和垂直半导体图案VSP。外延层SEG的至少一部分可以掩埋在第二基底100中。换言之，外延层SEG的底表面可以位于比第二基底100的顶表面100t低的水平处。垂直半导体图案VSP可以通过外延层SEG电连接到第二基底100。外延层SEG可以包括通过选择性外延生长方法形成的半导体材料。然而，发明构思的示例实施例不限于此。在一些示例实施例中，第一垂直沟道结构VS1中的每个可以不包括外延层SEG，并且垂直半导体图案VSP可以直接连接到第二基底100。
数据存储图案DSP可以共形地覆盖垂直沟道孔中的每个的内侧壁。换言之，数据存储图案DSP可以与堆叠结构ST相邻，并且可以覆盖层间介电层ILD的侧壁和栅电极EL的侧壁。数据存储图案DSP的至少一部分可以覆盖外延层SEG的顶表面，并且可以在水平方向上延伸。数据存储图案DSP可以具有其底端敞开的管形状或通心粉(macaroni)形状。
数据存储图案DSP可以包括顺序地堆叠在垂直沟道孔中的每个的内侧壁上的多个绝缘层。例如，数据存储图案DSP可以包括顺序地堆叠在垂直沟道孔中的每个的内侧壁上的阻挡绝缘层、电荷存储层和隧穿绝缘层。阻挡绝缘层可以与堆叠结构ST相邻，并且隧穿绝缘层可以与垂直半导体图案VSP相邻。电荷存储层可以设置在阻挡绝缘层与隧穿绝缘层之间。阻挡绝缘层可以覆盖垂直沟道孔中的每个的内侧壁。
阻挡绝缘层、电荷存储层和隧穿绝缘层中的每个可以在堆叠结构ST与垂直半导体图案VSP之间在第三方向D3上延伸。数据存储图案DSP可以通过由垂直半导体图案VSP与栅电极EL之间的电压差诱发的Fowler-Nordheim隧穿现象来存储和/或改变数据。例如，阻挡绝缘层和隧穿绝缘层可以包括氧化硅，并且电荷存储层可以包括氮化硅或氮氧化硅。
垂直半导体图案VSP可以共形地覆盖数据存储图案DSP的内侧壁和外延层SEG的顶表面。垂直半导体图案VSP可以设置在数据存储图案DSP与填充绝缘图案VI之间。垂直半导体图案VSP可以具有其底端封闭的管形状或通心粉形状。例如，垂直半导体图案VSP可以包括掺杂有掺杂剂的半导体材料、未掺杂掺杂剂的本征半导体材料或者多晶半导体材料。
填充绝缘图案VI可以填充被垂直半导体图案VSP围绕的内空间。填充绝缘图案VI可以在第三方向D3上与外延层SEG间隔开，并使垂直半导体图案VSP的一部分置于填充绝缘图案VI与外延层SEG之间。填充绝缘图案VI可以包括例如氧化硅。
导电垫PAD可以设置在被填充绝缘图案VI和数据存储图案DSP围绕的空间中。导电垫PAD可以电连接到垂直半导体图案VSP的上部。导电垫PAD的顶表面可以与堆叠结构ST的顶表面基本共面。例如，导电垫PAD可以包括掺杂有掺杂剂的半导体材料或者导电材料。
多个第二垂直沟道结构VS2可以设置为在第二区域R2上穿透堆叠结构ST。更具体地，第二垂直沟道结构VS2可以穿透栅电极EL的垫部分ELp。
第二垂直沟道结构VS2中的一些还可以穿透覆盖垫部分ELp的第三绝缘层210。
第二垂直沟道结构VS2可以设置在稍后将描述的第二接触插塞CP2周围。第二垂直沟道结构VS2可以不设置在第一区域R1和第三区域R3上。第二垂直沟道结构VS2可以与第一垂直沟道结构VS1同时形成，并且可以与第一垂直沟道结构VS1具有相同或基本相同的结构。然而，在一些示例实施例中，可以省略第二垂直沟道结构VS2。
第三绝缘层210可以设置为在第二区域R2上覆盖堆叠结构ST的阶梯结构。第三绝缘层210可以设置在栅电极EL的垫部分ELp上。第三绝缘层210可以具有基本平坦的顶表面。第三绝缘层210的顶表面可以与堆叠结构ST的最顶表面基本共面。例如，第三绝缘层210可以包括诸如氧化硅、氮化硅、氮氧化硅和/或低k介电材料的绝缘材料。例如，第三绝缘层210可以包括与堆叠结构ST的层间介电层ILD的绝缘材料不同的绝缘材料。例如，当堆叠结构ST的层间介电层ILD包括高密度等离子体(HDP)氧化物时，第三绝缘层210可以包括TEOS。
第四绝缘层230可以设置为在第一区域R1、第二区域R2和第三区域R3上覆盖堆叠结构ST和模制结构MS。第四绝缘层230可以从第一区域R1延伸到第二区域R2和第三区域R3上，并且可以具有基本平坦的顶表面。第四绝缘层230可以在第一区域R1上覆盖堆叠结构ST的层间介电层ILD中的最上面的层间介电层ILD的顶表面和第一垂直沟道结构VS1的顶表面VS1t。
第四绝缘层230可以在第二区域R2上覆盖堆叠结构ST的阶梯结构。第四绝缘层230可以在第三区域R3上覆盖模制结构MS的第一模制层120中的最上面的第一模制层120的顶表面。与图6不同，上述第三绝缘层210的一部分可以设置在第四绝缘层230与模制结构MS的第一模制层120中的最上面的第一模制层120之间。例如，第四绝缘层230可以包括诸如氧化硅、氮化硅、氮氧化硅和/或低k介电材料的绝缘材料。
当堆叠结构ST设置为多个时，第一分隔结构SS1可以设置在第一沟槽TR1中，第一沟槽TR1在多个堆叠结构ST之间在第一方向D1上延伸。第一分隔结构SS1可以从第一区域R1延伸到第二区域R2上，并且可以不设置在第三区域R3上。如图5中所示，当在平面图中观看时，第一分隔结构SS1的顶表面可以具有线形状。第一分隔结构SS1可以在第二方向D2上与第一垂直沟道结构VS1、第二垂直沟道结构VS2和稍后将描述的第二接触插塞CP2间隔开。例如，第一分隔结构SS1的顶表面可以位于比第一垂直沟道结构VS1和第二垂直沟道结构VS2的顶表面高的水平处。第一分隔结构SS1的底表面可以位于比第二基底100的顶表面100t低的水平处。例如，第一分隔结构SS1的在第二方向D2上的宽度可以随着在第三方向D3上的水平增大而增大。
第一分隔结构SS1可以设置为多个，并且多个第一分隔结构SS1可以在第二方向D2上彼此间隔开并使堆叠结构ST置于多个第一分隔结构SS1之间。
第一分隔结构SS1可以对应于图3和图4的分隔结构3230。
第一分隔结构SS1可以包括顺序地覆盖第一沟槽TR1的内侧壁的第一间隔件SP1和第二间隔件SP2以及完全地填充第一沟槽TR1的被第二间隔件SP2围绕的内空间的第一导电接触件MC1。第一间隔件SP1可以共形地覆盖第一沟槽TR1的内侧壁。第二间隔件SP2可以设置在第一间隔件SP1与第一导电接触件MC1之间，并且可以共形地覆盖第一间隔件SP1的侧壁。第一导电接触件MC1的顶表面MC1t可以与第四绝缘层230的顶表面基本共面。
共源极区域CSR可以设置于在第三方向D3上与第一分隔结构SS1叠置的第二基底100的上部中。共源极区域CSR可以位于被第一沟槽TR1暴露的第二基底100中。共源极区域CSR可以在第二基底100中在第一方向D1上延伸。例如，共源极区域CSR可以包括掺杂有具有与第二基底100的导电类型不同的导电类型的掺杂剂的半导体材料。第一分隔结构SS1的第一导电接触件MC1可以与共源极区域CSR直接接触。共源极区域CSR可以对应于图1的共源极线CSL或者图3和图4的共源极线3205。
第二分隔结构SS2可以设置于在第一方向D1上与堆叠结构ST交叉的第二沟槽TR2中。如图5中所示，当在平面图中观看时，第二分隔结构SS2的顶表面可以具有线形状。第二分隔结构SS2可以仅局部地设置在第一区域R1上。第二分隔结构SS2的在第一方向D1上的长度可以小于第一分隔结构SS1的在第一方向D1上的长度。第二分隔结构SS2的在第二方向D2上的宽度可以小于第一分隔结构SS1的在第二方向D2上的宽度。第二分隔结构SS2可以与第一垂直沟道结构VS1中的一些叠置，并且可以与第一垂直沟道结构VS1中的所述一些接触。例如，第二分隔结构SS2可以包括氧化硅。
第二导电接触件MC2可以设置于在第三区域R3上穿透第四绝缘层230、模制结构MS、第二绝缘层110和第一绝缘层30的通孔TH中。第二导电接触件MC2中的一些可以与设置在第三区域R3上的外围电路晶体管PTR中的一些的外围源极/漏极区域29接触。第二导电接触件MC2中的其他第二导电接触件MC2可以与设置在第三区域R3上的外围电路晶体管PTR中的一些的外围栅电极23接触。例如，当在平面图中观看时，第二导电接触件MC2的顶表面MC2t中的每个可以具有圆形形状或椭圆形形状。例如，第二导电接触件MC2的在第一方向D1或第二方向D2上的宽度可以随着在第三方向D3上的水平增大而增大。
第二导电接触件MC2的顶表面MC2t可以位于与第一导电接触件MC1的顶表面MC1t(例如，第一分隔结构SS1的顶表面)相同或基本相同的水平处。例如，第一导电接触件MC1的顶表面MC1t和第二导电接触件MC2的顶表面MC2t可以位于比第一垂直沟道结构VS1的顶表面VS1t高的水平处。第二导电接触件MC2的底表面可以位于比第一导电接触件MC1的底表面和第二绝缘层110的底表面低的水平处。第二导电接触件MC2中的每个的在第三方向D3上的高度可以大于第一导电接触件MC1的在第三方向D3上的高度。第一导电接触件MC1和第二导电接触件MC2可以包括诸如金属的导电材料。
第五绝缘层250可以设置为在第一区域R1、第二区域R2和第三区域R3上覆盖第四绝缘层230。第五绝缘层250可以从第一区域R1延伸到第二区域R2和第三区域R3上，并且可以具有基本平坦的顶表面。第五绝缘层250可以在第一区域R1上覆盖第一分隔结构SS1的第一导电接触件MC1的顶表面MC1t。第五绝缘层250可以在第三区域R3上覆盖第二导电接触件MC2的顶表面MC2t。例如，第五绝缘层250可以包括诸如氧化硅、氮化硅、氮氧化硅和/或低k介电材料的绝缘材料。
第一接触插塞CP1可以设置于在第一区域R1上穿透第五绝缘层250的第一接触孔CH1中。第一接触插塞CP1可以与第一分隔结构SS1的第一导电接触件MC1接触。第一接触插塞CP1的下部的宽度可以与第一导电接触件MC1的上部的宽度不同。例如，第一接触插塞CP1的下部的宽度可以小于第一导电接触件MC1的上部的宽度。第一接触插塞CP1的平均晶粒尺寸可以与第一导电接触件MC1的平均晶粒尺寸不同。
第二接触插塞CP2可以设置于在第二区域R2上穿透第五绝缘层250、第四绝缘层230以及堆叠结构ST的至少一部分的第二接触孔CH2中。第二接触孔CH2中的至少一些还可以穿透第三绝缘层210。第二接触插塞CP2可以与栅电极EL的垫部分ELp接触。第二接触插塞CP2的在第三方向D3上的高度可以大于第一接触插塞CP1的在第三方向D3上的高度和第三接触插塞CP3的在第三方向D3上的高度。
第三接触插塞CP3可以设置于在第三区域R3上穿透第五绝缘层250的第三接触孔CH3中。第三接触插塞CP3可以与第二导电接触件MC2接触。第三接触插塞CP3中的每个的下部的宽度可以与第二导电接触件MC2中的每个的上部的宽度不同。例如，第三接触插塞CP3中的每个的下部的宽度可以小于第二导电接触件MC2中的每个的上部的宽度。第三接触插塞CP3的平均晶粒尺寸可以与第二导电接触件MC2的平均晶粒尺寸不同。
第一接触插塞CP1、第二接触插塞CP2和第三接触插塞CP3的顶表面CPt可以位于相同或基本相同的水平处。更具体地，第一接触插塞CP1、第二接触插塞CP2和第三接触插塞CP3的顶表面CPt可以与第五绝缘层250的顶表面基本共面，并且可以位于比第四绝缘层230的顶表面、第一导电接触件MC1的顶表面MC1t和第二导电接触件MC2的顶表面MC2t高的水平处。
例如，第一接触插塞CP1、第二接触插塞CP2和第三接触插塞CP3中的每个的在第一方向D1或第二方向D2上的宽度可以随着在第三方向D3上的水平增大而增大。第一接触插塞CP1、第二接触插塞CP2和第三接触插塞CP3可以包括诸如金属的导电材料。尽管在附图中未示出，但第一接触插塞CP1、第二接触插塞CP2和第三接触插塞CP3中的每个还可以包括在其底表面和侧壁上的阻挡金属层，并且阻挡金属层可以包括与第一导电接触件MC1和第二导电接触件MC2的材料不同的材料。
尽管在附图中未示出，但连接到第一接触插塞CP1、第二接触插塞CP2和第三接触插塞CP3的多条导电线以及连接到导电线的附加布线和附加过孔(via)可以进一步设置在第五绝缘层250上。
图7是用于示出根据发明构思的一些示例实施例的3D半导体存储器装置的一部分的图6的部分“A”的放大图。
参照图5、图6和图7，第一间隔件SP1可以包括第一部分SP1p1和第二部分SP1p2，第一部分SP1p1覆盖第一沟槽TR1的内侧壁并在第三方向D3上延伸，第二部分SP1p2在水平方向上从第一部分SP1p1延伸。第一间隔件SP1的第二部分SP1p2可以位于第二间隔件SP2的底表面SP2b与共源极区域CSR之间，并且可以与第一导电接触件MC1的侧壁接触。第二间隔件SP2可以在第三方向D3上与共源极区域CSR间隔开并使第一间隔件SP1的第二部分SP1p2置于第二间隔件SP2与共源极区域CSR之间。第一间隔件SP1的第二部分SP1p2可以位于比第二基底100的顶表面100t低的水平处。
第一导电接触件MC1的底表面MC1b可以位于比第一间隔件SP1的底表面SP1b低的水平处，并且可以与共源极区域CSR直接接触。第一间隔件SP1的底表面SP1b可以位于比第二间隔件SP2的底表面SP2b低的水平处。第二间隔件SP2的底表面SP2b可以位于比第二基底100的顶表面100t低的水平处。
在一些示例实施例中，第一间隔件SP1和第二间隔件SP2可以包括不同的绝缘材料。例如，第一间隔件SP1可以包括氧化硅，并且第二间隔件SP2可以包括氮化硅。然而，发明构思的示例实施例不限于此。在一些示例实施例中，第一间隔件SP1和第二间隔件SP2可以包括相同的绝缘材料(例如，氧化硅)。
图8至图12是用于示出根据发明构思的一些示例实施例的制造3D半导体存储器装置的方法的沿着图5的线I-I'、线II-II'和线III-III'截取的剖视图。在下文中，将参照图8至图12详细地描述根据一些示例实施例的制造3D半导体存储器装置的方法。
参照图5和图8，可以设置包括第一区域R1、第二区域R2和第三区域R3的第一基底10。可以在第一基底10中形成器件隔离层11以限定有源区域。器件隔离层11的形成可以包括在第一基底10的上部中形成沟槽，并且用氧化硅填充沟槽。
可以在由器件隔离层11限定的有源区域上形成外围电路晶体管PTR。可以形成外围接触插塞31和外围电路布线33以连接到外围电路晶体管PTR的外围源极/漏极区域29。可以形成第一绝缘层30以覆盖外围电路晶体管PTR、外围接触插塞31和外围电路布线33。
可以在第一绝缘层30上形成第二基底100和第二绝缘层110。第二基底100和第二绝缘层110的形成可以包括在第一绝缘层30上沉积半导体材料，形成覆盖第一区域R1和第二区域R2的掩模图案，通过使用掩模图案来去除第三区域R3上的半导体材料，并且在第三区域R3的第一绝缘层30上形成绝缘材料。
可以在第二基底100上形成堆叠结构ST，并且可以在第二绝缘层110上形成模制结构MS。堆叠结构ST和模制结构MS的形成可以包括在第二基底100和第二绝缘层110上交替地且重复地堆叠第一模制层120和第二模制层130，对第二区域R2的第一模制层120和第二模制层130执行修整工艺，形成与第一模制层120和第二模制层130交叉且在第一方向D1上延伸的第一沟槽TR1，选择性地去除第一区域R1和第二区域R2上的第二模制层130，并且形成填充通过去除第二模制层130而形成的空间的栅电极EL。
第二模制层130可以由与第一模制层120的绝缘材料不同的绝缘材料形成。第二模制层130可以由相对于第一模制层120具有蚀刻选择性的材料形成。例如，第二模制层130可以由氮化硅形成，并且第一模制层120可以由氧化硅形成。第二模制层130的厚度可以彼此基本相等，并且第一模制层120中的至少一个的厚度可以与第一模制层120中的另一(其他)第一模制层120的厚度不同。
修整工艺可以包括在第一区域R1和第二区域R2上形成覆盖第一模制层120中的最上面的第一模制层120的顶表面的一部分的掩模图案，通过使用掩模图案将第二区域R2的第一模制层120和第二模制层130图案化，减小掩模图案的面积，并且通过使用具有减小的面积的掩模图案将第二区域R2的第一模制层120和第二模制层130图案化。可以交替地重复减小掩模图案的面积的步骤以及通过使用掩模图案将第一模制层120和第二模制层130图案化的步骤。由于修整过程，第一模制层120和第二模制层130可以在第二区域R2上具有阶梯结构。
可以通过使用蚀刻溶液的湿蚀刻工艺来执行被第一沟槽TR1暴露的第二模制层130的选择性去除。此时，可以不去除第三区域R3上的第二模制层130。尽管在附图中未示出，但可以形成围绕第三区域R3的分隔沟槽，以减少或防止第三区域R3上的第二模制层130在湿蚀刻工艺中被去除。
在选择性地去除第二模制层130之后保留在第一区域R1和第二区域R2上的第一模制层120可以被称为堆叠结构ST的层间介电层ILD。结果，可以在第一区域R1和第二区域R2上形成包括层间介电层ILD和栅电极EL的堆叠结构ST，并且可以在第三区域R3上形成包括第二绝缘层110、第一模制层120和第二模制层130的模制结构MS。
堆叠结构ST和模制结构MS的形成还可以包括：在交替地叠堆第一模制层120和第二模制层130的步骤与对第二区域R2的第一模制层120和第二模制层130执行修整工艺的步骤之间，形成填充穿透第一模制层120和第二模制层130的垂直沟道孔的第一垂直沟道结构VS1和第二垂直沟道结构VS2。
例如，第一垂直沟道结构VS1和第二垂直沟道结构VS2的形成可以包括形成填充垂直沟道孔中的每个的下部的外延层SEG，形成顺序地覆盖垂直沟道孔中的每个的内侧壁的数据存储图案DSP和垂直半导体图案VSP，形成填充被垂直半导体图案VSP围绕的空间的填充绝缘图案VI，并且在填充绝缘图案VI上形成导电垫PAD。
在对第一模制层120和第二模制层130执行修整工艺的步骤与形成第一沟槽TR1的步骤之间，可以形成在第二区域R2上覆盖阶梯结构的第三绝缘层210以及在第一区域R1、第二区域R2和第三区域R3上覆盖第三绝缘层210和第一模制层120中的最上面的第一模制层120的第四绝缘层230。
第一沟槽TR1可以穿透第三绝缘层210、第四绝缘层230、第一模制层120和第二模制层130并且还可以穿透第二基底100的一部分。第一沟槽TR1的底表面TR1b1可以位于比第二基底100的顶表面100t低的水平处。可以在被第一沟槽TR1暴露的第二基底100中形成共源极区域CSR。共源极区域CSR的形成可以包括对第二基底100的一部分执行离子注入工艺。因此，第一沟槽TR1的底表面TR1b1可以被共源极区域CSR围绕。
参照图9，可以形成第一间隔件SP1以共形地覆盖第一沟槽TR1的内表面。第一间隔件SP1的形成可以包括形成共形地覆盖第一沟槽TR1的内表面和第四绝缘层230的顶表面的绝缘层，并且通过平坦化工艺来去除在第四绝缘层230的顶表面上的绝缘层。第一间隔件SP1可以由例如氧化硅形成。
此后，可以形成第一薄层L1以共形地覆盖第一间隔件SP1以及第四绝缘层230的顶表面。第一薄层L1可以由例如氮化硅形成。然而，发明构思的示例实施例不限于此。
参照图9和图10，可以形成通孔TH以在第三区域R3上穿透第一薄层L1、模制结构MS和第一绝缘层30。通孔TH可以暴露设置在第三区域R3上的外围电路晶体管PTR的外围源极/漏极区域29和外围栅电极23。
接下来，可以去除在第一区域R1上且在第一沟槽TR1中的第一间隔件SP1的一部分和第一薄层L1的一部分。此时，共源极区域CSR的一部分可以凹陷，因此，第一沟槽TR1的底表面TR1b2可以位于比第一间隔件SP1的底表面低的水平处。在图10中，其一部分被去除的第一薄层L1可以被称为第二薄层L2。
参照图10和图11，可以通过平坦化工艺来去除在第四绝缘层230的顶表面上的第二薄层L2。此后，可以形成填充第一沟槽TR1的第一导电接触件MC1和填充通孔TH的第二导电接触件MC2。第一导电接触件MC1和第二导电接触件MC2可以通过相同的(同一)工艺由相同的材料形成。
其一部分通过平坦化工艺被去除的第二薄层L2可以被称为第二间隔件SP2，因而形成了包括第一间隔件SP1、第二间隔件SP2和第一导电接触件MC1的第一分隔结构SS1。第一分隔结构SS1的顶表面可以位于与第二导电接触件MC2的顶表面MC2t相同或基本相同的水平处。
参照图12，可以形成第五绝缘层250以在第一区域R1、第二区域R2和第三区域R3上覆盖第四绝缘层230。接下来，可以形成第一接触孔CH1、第二接触孔CH2和第三接触孔CH3。第一接触孔CH1可以在第一区域R1上穿透第五绝缘层250，并且第二接触孔CH2可以在第二区域R2上穿透第五绝缘层250、第四绝缘层230以及堆叠结构ST的至少一部分。第三接触孔CH3可以在第三区域R3上穿透第五绝缘层250。第一接触孔CH1、第二接触孔CH2和第三接触孔CH3可以通过相同的(同一)工艺形成。
再次参照图5和图6，可以形成填充第一接触孔CH1的第一接触插塞CP1、填充第二接触孔CH2的第二接触插塞CP2和填充第三接触孔CH3的第三接触插塞CP3。第一接触插塞CP1、第二接触插塞CP2和第三接触插塞CP3可以通过相同的(同一)工艺由相同的材料形成。
可以在第一区域R1上形成第一导电接触件MC1并在第三区域R3上形成第二导电接触件MC2之后形成第一接触插塞CP1、第二接触插塞CP2和第三接触插塞CP3，因此，可以省略在第一接触孔CH1、第二接触孔CH2和第三接触孔CH3的侧壁上形成附加间隔件，从而抑制或防止了第一接触插塞CP1、第二接触插塞CP2和第三接触插塞CP3的接触故障。因为抑制或防止了第一接触插塞CP1、第二接触插塞CP2和第三接触插塞CP3的接触故障，所以可以改善根据发明构思的3D半导体存储器装置的电特性和可靠性。
此后，尽管在附图中未示出，但可以在第五绝缘层250上形成多条导电线、多条附加布线和多个附加过孔。可以将导电线连接到第一接触插塞CP1、第二接触插塞CP2和第三接触插塞CP3，并且可以将附加布线和附加过孔连接到导电线。
图13是示出根据发明构思的一些示例实施例的3D半导体存储器装置的平面图。图14是用于示出根据发明构思的一些示例实施例的3D半导体存储器装置的沿着图13的线I-I'、线II-II'和线III-III'截取的剖视图。在下文中，出于容易和方便解释的目的，将省略对与图5和图6的示例实施例中相同或基本相同的组件和特征的描述。换言之，将主要描述本实施例与图5和图6的示例实施例之间的不同之处。
参照图13和图14，根据发明构思的一些示例实施例的3D半导体存储器装置可以包括基底10和在基底10上的堆叠结构ST。基底10可以包括第一区域R1、第二区域R2和第三区域R3。第二区域R2可以在第一方向D1上从第一区域R1的侧部延伸，并且第三区域R3可以在第一方向D1上与第二区域R2的侧部相邻。
堆叠结构ST可以设置在基底10上，并且堆叠结构ST的层间介电层ILD中的最下面的层间介电层ILD可以与基底10的顶表面直接接触。
器件隔离层11可以设置在第三区域R3的基底10中。器件隔离层11可以限定基底10的有源区域ACT。外围电路晶体管PTR可以设置在基底10的有源区域ACT上。
第三绝缘层210可以设置为在第二区域R2上覆盖堆叠结构ST的阶梯结构。第三绝缘层210可以覆盖第三区域R3的基底10和器件隔离层11。
第二导电接触件MC2可以设置于在第三区域R3上穿透第三绝缘层210和第四绝缘层230的通孔TH中。第二导电接触件MC2可以在第三方向D3上与基底10的有源区域ACT叠置。第二导电接触件MC2中的一些可以与设置在第三区域R3上的外围电路晶体管PTR的外围源极/漏极区域29接触。第二导电接触件MC2中的其他第二导电接触件MC2可以与设置在第三区域R3上的外围电路晶体管PTR的外围栅电极23接触。
根据发明构思的示例实施例，可以在形成第一导电接触件和第二导电接触件之后形成第一接触插塞至第三接触插塞，因此，可以省略第一接触孔至第三接触孔的侧壁上的附加间隔件。因此，能够抑制或防止第一接触插塞至第三接触插塞的接触故障(例如，因残留在金属-金属界面处的附加间隔件的材料而引起的接触电阻的增大)。因为抑制或防止了第一接触插塞至第三接触插塞的接触故障，所以可以改善根据发明构思的3D半导体存储器装置的电特性和可靠性。
以上公开的元件中的一个或更多个可以包括一个或更多个处理电路(诸如，包括逻辑电路的硬件)、硬件/软件组合(诸如，执行软件的处理器)或它们的组合，或者被实现在一个或更多个处理电路(诸如，包括逻辑电路的硬件)、硬件/软件组合(诸如，执行软件的处理器)或它们的组合中。例如，更具体地，处理电路可以包括但不限于中央处理单元(CPU)、算术逻辑单元、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
尽管已经参照示例实施例描述了发明构思，但对本领域技术人员将清楚的是，在不脱离发明构思的精神和范围的情况下，可以做出各种改变和修改。因此，应理解的是，以上示例实施例不是限制性的，而是说明性的。因此，发明构思的范围将由所附权利要求及其等同物的最宽可允许解释确定，而不应受前述描述约束或限制。

Claims (20)

1.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
基底；
堆叠结构，包括交替地且重复地堆叠在基底上的层间介电层和栅电极；
垂直沟道结构，穿透堆叠结构；
分隔结构，与垂直沟道结构间隔开并且填充与堆叠结构交叉的沟槽，分隔结构包括间隔件和第一导电接触件，间隔件覆盖沟槽的内侧壁，第一导电接触件填充沟槽的被间隔件围绕的内空间；
绝缘层，覆盖基底和堆叠结构；
接触插塞，穿透绝缘层以连接到堆叠结构的栅电极；以及
第二导电接触件，与堆叠结构间隔开并且穿透绝缘层以连接到外围电路晶体管，
其中，第一导电接触件的底表面位于比间隔件的底表面低的水平处。
2.根据权利要求1所述的三维半导体存储器装置，其中，第一导电接触件的顶表面和第二导电接触件的顶表面位于基本相同的水平处。
3.根据权利要求2所述的三维半导体存储器装置，其中，第一导电接触件的顶表面和第二导电接触件的顶表面位于比接触插塞的顶表面低的水平处。
4.根据权利要求3所述的三维半导体存储器装置，其中，第一导电接触件的顶表面和第二导电接触件的顶表面位于比垂直沟道结构的顶表面高的水平处。
5.根据权利要求1所述的三维半导体存储器装置，其中，间隔件包括：
第一间隔件，覆盖沟槽的内侧壁；以及
第二间隔件，位于第一间隔件与第一导电接触件之间，
其中，第一间隔件的底表面位于比第二间隔件的底表面低的水平处。
6.根据权利要求5所述的三维半导体存储器装置，其中，第一间隔件包括：
第一部分，沿着沟槽的内侧壁在竖直方向上延伸；以及
第二部分，在水平方向上从第一部分延伸，
其中，第二部分位于第二间隔件的底表面与基底之间。
7.根据权利要求6所述的三维半导体存储器装置，其中，第二部分与第一导电接触件的侧壁接触。
8.根据权利要求5所述的三维半导体存储器装置，其中，第二间隔件的底表面位于比基底的顶表面低的水平处。
9.根据权利要求5所述的三维半导体存储器装置，其中，第一间隔件包括氧化硅，并且
其中，第二间隔件包括氮化硅。
10.根据权利要求1所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
外围电路结构，位于基底下方，
其中，外围电路晶体管位于外围电路结构中，并且
其中，第二导电接触件穿透外围电路结构的至少一部分。
11.根据权利要求10所述的三维半导体存储器装置，其中，第二导电接触件的高度比第一导电接触件的高度大。
12.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
基底；
堆叠结构，包括交替地且重复地堆叠在基底上的层间介电层和栅电极；
垂直沟道结构，位于穿透堆叠结构的垂直沟道孔中；
分隔结构，与垂直沟道结构间隔开并且填充与堆叠结构交叉的沟槽，分隔结构包括间隔件和第一导电接触件，间隔件覆盖沟槽的内侧壁，第一导电接触件填充沟槽的被间隔件围绕的内空间；
共源极区域，与分隔结构竖直地叠置并且位于基底的上部中；
绝缘层，覆盖基底和堆叠结构；
第二导电接触件，与堆叠结构间隔开并且穿透绝缘层以连接到外围电路晶体管；
第一接触插塞，穿透绝缘层以连接到分隔结构的第一导电接触件；
第二接触插塞，穿透绝缘层以及堆叠结构的至少一部分以连接到栅电极；以及
第三接触插塞，穿透绝缘层以连接到第二导电接触件，
其中，第一导电接触件的顶表面和第二导电接触件的顶表面位于比第一接触插塞至第三接触插塞的顶表面低且比垂直沟道结构的顶表面高的水平处，并且
其中，第一导电接触件的底表面位于比间隔件的底表面低的水平处。
13.根据权利要求12所述的三维半导体存储器装置，其中，垂直沟道结构中的每个垂直沟道结构包括：
外延层，填充垂直沟道孔中的每个垂直沟道孔的下部；
数据存储图案，共形地覆盖垂直沟道孔中的每个垂直沟道孔的内侧壁；
垂直半导体图案，共形地覆盖数据存储图案的内侧壁和外延层的顶表面；
填充绝缘图案，被垂直半导体图案围绕；以及
导电垫，位于填充绝缘图案上，
其中，数据存储图案包括在堆叠结构与垂直半导体图案之间竖直地延伸的多个绝缘层。
14.根据权利要求12所述的三维半导体存储器装置，其中，第一接触插塞的下部的宽度与第一导电接触件的上部的宽度不同，并且
其中，第三接触插塞的下部的宽度与第二导电接触件的上部的宽度不同。
15.根据权利要求12所述的三维半导体存储器装置，其中，第二接触插塞中的每个第二接触插塞的高度比第一接触插塞和第三接触插塞中的每个接触插塞的高度大。
16.根据权利要求12所述的三维半导体存储器装置，其中，间隔件包括：
第一间隔件，覆盖沟槽的底表面的一部分和沟槽的内侧壁；以及
第二间隔件，设置在第一间隔件与第一导电接触件之间，
其中，第二间隔件与共源极区域间隔开并使第一间隔件的一部分置于第二间隔件与共源极区域之间。
17.一种电子系统，所述电子系统包括：
三维半导体存储器装置，包括第一基底、位于第一基底上的外围电路结构、位于外围电路结构上的单元阵列结构、覆盖单元阵列结构的绝缘层以及位于绝缘层上且电连接到外围电路结构的输入/输出垫；以及
控制器，通过输入/输出垫电连接到三维半导体存储器装置，并且被配置为控制三维半导体存储器装置，
其中，单元阵列结构包括：
第二基底，位于外围电路结构上；
堆叠结构，包括交替地且重复地堆叠在第二基底上的层间介电层和栅电极；
垂直沟道结构，穿透堆叠结构；
分隔结构，与垂直沟道结构间隔开并且填充与堆叠结构交叉的沟槽，分隔结构包括间隔件和第一导电接触件，间隔件覆盖沟槽的内侧壁，第一导电接触件填充沟槽的被间隔件围绕的内空间；
接触插塞，穿透绝缘层以连接到堆叠结构的栅电极；以及
第二导电接触件，与堆叠结构间隔开并且穿透绝缘层以电连接到外围电路结构，
其中，第一导电接触件的底表面位于比间隔件的底表面低的水平处。
18.根据权利要求17所述的电子系统，其中，单元阵列结构还包括位于外围电路结构上的模制结构，
其中，模制结构包括交替地且重复地堆叠在外围电路结构上的第一模制层和第二模制层，并且
其中，第二导电接触件穿透第一模制层和第二模制层。
19.根据权利要求18所述的电子系统，其中，第一模制层包括氧化硅，
其中，第二模制层包括氮化硅，并且
其中，第一模制层分别在水平方向上与堆叠结构的层间介电层叠置。
20.根据权利要求17所述的电子系统，其中，第一导电接触件的顶表面和第二导电接触件的顶表面位于比接触插塞的顶表面低且比垂直沟道结构的顶表面高的水平处，并且
其中，第二导电接触件的高度比第一导电接触件的高度大。
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