KR20230142960A - 3차원 반도체 메모리 장치, 이를 포함하는 전자 시스템 - Google Patents

3차원 반도체 메모리 장치, 이를 포함하는 전자 시스템 Download PDF

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KR20230142960A
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성정태
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Abstract

3차원 반도체 메모리 장치가 제공된다. 상기 메모리 장치는 기판 및 상기 기판 상의 주변 회로 구조체를 포함한다. 상기 주변 회로 구조체 상의 셀 어레이 구조체를 포함한다. 상기 셀 어레이 구조체는 교대로 배치된 층간 절연막들 및 도전 패턴들을 포함하는 적층 구조체, 상기 도전 패턴들은 게이트 전극들 및 상기 도전 패턴들 중 최상층인 제1 소스 도전 패턴을 포함한다. 상기 적층 구조체 상에서 상기 제1 소스 도전 패턴의 상면과 접하고 상기 제1 소스 도전 패턴과 다른 물질을 포함하는 제2 소스 도전 패턴이 제공된다. 상기 적층 구조체를 관통하여 상기 제2 소스 도전 패턴의 하부로 삽입되는 수직 채널 구조체들이 제공된다. 상기 수직 채널 구조체들은 상기 제2 소스 도전 패턴과 연결되는 수직 반도체 패턴들을 포함한다.

Description

3차원 반도체 메모리 장치, 이를 포함하는 전자 시스템{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE, ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템에 관한 것으로, 보다 구체적으로 본딩 패드들을 통해 서로 결합된 주변 회로 구조체 및 셀 어레이 구조체를 포함하는 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 데이터 저장 용량을 증가시키면서, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명의 일 기술적 과제는 전기적 특성 및 신뢰성이 개선된 3차원 반도체 메모리 장치 및 이의 제조 방법을 제공하는데 있다.
본 발명의 일 기술적 과제는 공정 단순화를 할 수 있는 3차원 반도체 메모리 장치 및 이의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 기판; 상기 기판 상의 주변 회로 구조체; 및 상기 주변 회로 구조체 상의 셀 어레이 구조체를 포함하고, 상기 셀 어레이 구조체는: 교대로 배치된 층간 절연막들 및 도전 패턴들을 포함하는 적층 구조체, 상기 도전 패턴들은 게이트 전극들 및 상기 도전 패턴들 중 최상층인 제1 소스 도전 패턴을 포함하고; 상기 적층 구조체 상에서 상기 제1 소스 도전 패턴의 상면과 접하고 상기 제1 소스 도전 패턴과 다른 물질을 포함하는 제2 소스 도전 패턴; 및 상기 적층 구조체를 관통하여 상기 제2 소스 도전 패턴의 하부로 삽입되는 수직 채널 구조체들을 포함하고, 상기 수직 채널 구조체들은 상기 제2 소스 도전 패턴과 연결되는 수직 반도체 패턴들을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 기판; 상기 기판 상의 주변 회로 구조체; 및 상기 주변 회로 구조체 상에 제공되고 셀 어레이 영역 및 셀 어레이 콘택 영역을 포함하는 셀 어레이 구조체를 포함하되, 상기 셀 어레이 구조체는: 교대로 배치된 층간 절연막들 및 도전 패턴들을 포함하는 적층 구조체, 상기 도전 패턴들은 게이트 전극들 및 상기 도전 패턴들 중 최상층인 제1 소스 도전 패턴을 포함하고; 상기 적층 구조체 상에서 상기 제1 소스 도전 패턴의 상면과 접하고 상기 제1 소스 도전 패턴과 다른 물질을 포함하는 제2 소스 도전 패턴; 상기 적층 구조체를 관통하여 상기 제2 소스 도전 패턴의 하부로 삽입되는 수직 채널 구조체들; 상기 셀 어레이 콘택 영역에서 상기 게이트 전극들 각각과 연결되는 셀 콘택 플러그들; 상기 셀 어레이 콘택 영역에서 상기 제1 소스 도전 패턴의 하면과 연결되는 소스 콘택 플러그; 상기 셀 콘택 플러그들과 연결되는 비트 라인들을 포함하고, 상기 수직 채널 구조체들은 상기 제2 소스 도전 패턴과 연결되는 수직 반도체 패턴들을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 포함하는 전자 시스템은 기판, 상기 기판 상의 주변 회로 구조체, 및 상기 주변 회로 구조체 상에 제공되고 셀 어레이 영역 및 셀 어레이 콘택 영역을 포함하는 셀 어레이 구조체를 포함하는 3차원 반도체 메모리 장치; 및 입출력 패드를 통하여 상기 3차원 반도체 메모리 장치와 전기적으로 연결되며, 상기 3차원 반도체 메모리 장치를 제어하는 컨트롤러를 포함하되, 상기 셀 어레이 구조체는: 교대로 배치된 층간 절연막들 및 도전 패턴들을 포함하는 적층 구조체, 상기 도전 패턴들은 게이트 전극들 및 상기 도전 패턴들 중 최상층인 제1 소스 도전 패턴을 포함하고; 상기 적층 구조체 상에서 상기 제1 소스 도전 패턴의 상면과 접하고 상기 제1 소스 도전 패턴과 다른 물질을 포함하는 제2 소스 도전 패턴; 및 상기 적층 구조체를 관통하여 상기 제2 소스 도전 패턴의 하부로 삽입되는 수직 채널 구조체들을 포함하고, 상기 수직 채널 구조체들은 상기 제2 소스 도전 패턴과 연결되는 수직 반도체 패턴들을 포함할 수 있다.
본 발명의 실시예들에 따르면, 도전 패턴들 중 일부를 제1 소스 도전 패턴으로 형성할 수 있다. 또한, 수직 반도체 패턴들과 연결되는 제2 소스 도전 패턴을 제공함으로 보다 용이하게 수직 반도체 패턴들을 소스 콘택 플러그와 전기적으로 연결할 수 있다. 소스 콘택 플러그를 적층 구조체 상에 형성함에 따라 셀 콘택 플러그들과 함께 형성할 수 있고, 반도체 소자의 집적도를 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 사시도이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 반도체 패키지를 설명하기 위한 단면도들로, 도 2를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 각각 대응된다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로, 도 5를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 각각 대응된다.
도 7a는 도 6a의 Q 부분의 확대도이다.
도 7b는 도 7a의 R 부분의 확대도이다.
도 8a, 도 11a 및 도 13a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들, 도 5의 Ⅰ-Ⅰ' 선에 따른 단면도들이다.
도 8b, 도 11b, 및 도 13b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로, 도 5의 Ⅱ-Ⅱ' 선에 따른 단면도들이다.
도 9a 및 도 10a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들, 도 5의 Ⅲ-Ⅲ' 선에 따른 단면도들이다.
도 9b 및 도 10b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로, 도 5의 Ⅳ-Ⅳ' 선에 따른 단면도들이다.
이하에서, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1000)은 3차원 반도체 메모리 장치(1100) 및 3차원 반도체 메모리 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 3차원 반도체 메모리 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 3차원 반도체 메모리 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
3차원 반도체 메모리 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 후술하는 바와 같은 3차원 낸드(NAND) 플래쉬 메모리 장치일 수 있다. 3차원 반도체 메모리 장치(1100)는 제1 영역(1100F) 및 제1 영역(1100F) 상의 제2 영역(1100S)을 포함할 수 있다. 다만, 도시된 바와 달리 제1 영역(1100F)은 제2 영역(1100S)의 옆에 배치될 수도 있다. 제1 영역(1100F)은 디코더 회로(1110), 페이지 버퍼(1120) 및 로직 회로(1130)를 포함하는 주변 회로 영역일 수 있다. 제2 영역(1100S)은 비트 라인들(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 라인들(LL1, LL2), 제2 라인들(UL1, UL2) 및 비트 라인들(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 영역일 수 있다.
제2 영역(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 제1 트랜지스터들(LT1, LT2), 비트 라인들(BL)에 인접하는 제2 트랜지스터들(UT1, UT2) 및 제1 트랜지스터들(LT1, LT2)과 제2 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 제1 트랜지스터들(LT1, LT2)의 개수와 제2 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다. 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)과 제1 영역(1100F) 사이에 위치할 수 있다.
예를 들어, 제2 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 제1 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 제1 라인들(LL1, LL2)은 제1 트랜지스터들(LT1, LT2)의 게이트 전극들일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 제2 라인들(UL1, UL2)은 제2 트랜지스터들(UT1, UT2)의 게이트 전극들일 수 있다.
예를 들어, 제1 트랜지스터들(LT1, LT2)은 직렬 연결된 제1 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 예를 들어, 제2 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 제2 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 제1 소거 제어 트랜지스터(LT1) 및 제2 소거 제어 트랜지스터(UT2) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 라인들(LL1, LL2), 워드 라인들(WL) 및 제2 라인들(UL1, UL2)은 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 영역(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 3차원 반도체 메모리 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220) 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 3차원 반도체 메모리 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 3차원 반도체 메모리 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 3차원 반도체 메모리 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 3차원 반도체 메모리 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 3차원 반도체 메모리 장치(1100)를 제어하기 위한 제어 명령, 3차원 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 3차원 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 3차원 반도체 메모리 장치(1100)를 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 사시도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003) 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 제공되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 전자 시스템(2000)은, 예를 들어, USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 전자 시스템(2000)은, 예를 들어, 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조체들(2400) 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조체들(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩들(2200)은 입출력 패드들(2210)을 포함할 수 있다. 입출력 패드들(2210) 각각은 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조체들(3210) 및 메모리 채널 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 후술하는 바와 같은 3차원 반도체 메모리 장치를 포함할 수 있다.
연결 구조체들(2400)은, 예를 들어, 입출력 패드들(2210)과 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어들일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조체들(2400) 대신에, 관통 전극(Through Silicon Via)에 의하여 서로 전기적으로 연결될 수도 있다.
도시된 바와 달리, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 인터포저 기판에 제공되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 3 및 도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 반도체 패키지를 설명하기 위한 단면도들로, 도 2를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 각각 대응된다.
도 3 및 도 4를 참조하면, 반도체 패키지(2003)는 패키지 기판(2100) 및 패키지 기판(2100) 상의 복수의 반도체 칩들(2200) 및 패키지 기판(2100)과 반도체 칩들(2200)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면 상에 배치되거나 상면을 통해 노출되는 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면 상에 배치되거나 하면을 통해 노출되는 하부 패드들(2125) 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조체들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 2에 도시된 전자 시스템(2000)의 메인 기판(2001)의 배선 패턴들(2005)에 연결될 수 있다.
도 2 및 도 3을 참조하면, 반도체 칩들(2200)의 일 측벽들은 서로 정렬되지 않을 수 있고, 반도체 칩들(2200)의 다른 측벽들은 서로 정렬될 수 있다. 반도체 칩들(2200)은 본딩 와이어 형태의 연결 구조체들(2400)에 의해 서로 전기적으로 연결될 수 있다. 반도체 칩들(2200) 각각은 실질적으로 동일한 구성들을 포함할 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조체(4100) 및 제1 구조체(4100) 상의 제2 구조체(4200)를 포함할 수 있다. 제2 구조체(4200)는 웨이퍼 본딩 방식으로 제1 구조체(4100)와 결합될 수 있다.
제1 구조체(4100)는 주변 회로 배선들(4110) 및 제1 본딩 패드들(4150)을 포함할 수 있다. 제2 구조체(4200)는 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조체(4100) 사이의 게이트 적층 구조체(4210), 게이트 적층 구조체(4210)를 관통하는 메모리 채널 구조체들(4220)과 분리 구조체들(4230), 및 메모리 채널 구조체들(4220) 및 게이트 적층 구조체(4210)의 워드 라인들(도 1의 WL)과 각각 전기적으로 연결되는 제2 본딩 패드들(4250)을 포함할 수 있다. 예를 들어, 제2 본딩 패드들(4250)은, 메모리 채널 구조체들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드 라인들(도 1의 WL)과 전기적으로 연결되는 게이트 연결 배선들(4235)을 통하여, 각각 메모리 채널 구조체들(4220) 및 워드 라인들(도 1의 WL)과 전기적으로 연결될 수 있다. 제1 구조체(4100)의 제1 본딩 패드들(4150) 및 제2 구조체(4200)의 제2 본딩 패드들(4250)은 서로 접촉하면서 결합될 수 있다. 제1 본딩 패드들(4150) 및 제2 본딩 패드들(4250)의 결합되는 부분들은, 예를 들어, 구리(Cu)를 포함할 수 있다.
반도체 칩들(2200) 각각은, 입출력 패드(2210) 및 입출력 패드(2210) 하부의 입출력 연결 배선(4265)을 더 포함할 수 있다. 입출력 연결 배선(4265)은 제2 본딩 패드들(4250) 중 일부 및 주변 회로 배선들(4110) 중 일부와 전기적으로 연결될 수 있다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다. 도 6a 및 도 6b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로, 도 5를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 각각 대응된다. 도 7a는 도 6a의 Q 부분의 확대도이다. 도 7b는 도 7a의 R 부분의 확대도이다.
도 5, 도 6a 및 도 6b를 참조하면, 본 발명에 따른 3차원 반도체 메모리 장치는 기판(10), 기판(10) 상의 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다. 기판(10), 주변 회로 구조체(PS) 및 셀 어레이 구조체(CS)는 각각 도 3 및 도 4의 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조체(4100) 및 제1 구조체(4100) 상의 제2 구조체(4200)에 해당할 수 있다.
주변 회로 구조체(PS) 상에 셀 어레이 구조체(CS)를 결합시킴으로써, 본 발명에 따른 3차원 반도체 메모리 장치의 단위 면적당 셀 용량이 커질 수 있다. 또한, 주변 회로 구조체(PS) 및 셀 어레이 구조체(CS)를 각각 제조하여 서로 결합시키는 방법을 통해 각종 열처리 공정에 따른 주변 트랜지스터들(PTR)의 손상을 방지할 수 있어서, 본 발명에 따른 3차원 반도체 메모리 장치의 전기적 특성 및 신뢰성이 개선될 수 있다.
기판(10)은, 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 기판(10)은 제1 방향(D1) 및 제1 방향(D1)과 교차하는 제2 방향(D2)과 나란하고, 제3 방향(D3)과 직교하는 상면을 가질 수 있다. 제1 내지 제3 방향들(D1, D2, D3)은, 예를 들어, 서로 직교하는 방향들일 수 있다. 소자 분리막(11)이 기판(10) 내에 제공될 수 있다. 소자 분리막(11)은 기판(10)의 활성 영역을 정의할 수 있다.
기판(10) 상에 주변 트랜지스터들(PTR), 주변 콘택 플러그들(31), 주변 콘택 플러그들(31)을 통해 주변 트랜지스터들(PTR)과 전기적으로 연결되는 주변 회로 배선들(33), 주변 회로 배선들(33)과 전기적으로 연결되는 제1 본딩 패드들(35) 및 이들을 둘러싸는 제1 층간 절연막(30)을 포함하는 주변 회로 구조체(PS)가 제공될 수 있다. 주변 트랜지스터들(PTR)은 기판(10)의 활성 영역 상에 제공될 수 있다. 주변 회로 배선들(33)은 도 3 및 도 4의 주변 회로 배선들(4110)에 해당할 수 있고, 제1 본딩 패드들(35)은 도 3 및 도 4의 제1 본딩 패드들(4150)에 해당할 수 있다.
주변 콘택 플러그들(31)은, 예를 들어, 제3 방향(D3)으로 갈수록 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 증가할 수 있다. 주변 콘택 플러그들(31) 및 주변 회로 배선들(33)은 금속 등의 도전 물질을 포함할 수 있다.
주변 트랜지스터들(PTR)은, 예를 들어, 디코더 회로(도 1의 1110), 페이지 버퍼(도 1의 1120) 및 로직 회로(도 1의 1130) 등을 구성할 수 있다. 보다 구체적으로, 주변 트랜지스터들(PTR) 각각은 주변 게이트 절연막(21), 주변 게이트 전극(23), 주변 캐핑 패턴(25), 주변 게이트 스페이서(27) 및 주변 소스/드레인 영역들(29)을 포함할 수 있다. 주변 게이트 절연막(21)은 주변 게이트 전극(23)과 기판(10) 사이에 제공될 수 있다. 주변 캐핑 패턴(25)은 주변 게이트 전극(23) 상에 제공될 수 있다. 주변 게이트 스페이서(27)는 주변 게이트 절연막(21), 주변 게이트 전극(23) 및 주변 캐핑 패턴(25)의 측벽들을 덮을 수 있다. 주변 소스/드레인 영역들(29)은 주변 게이트 전극(23) 양측에 인접하는 기판(10) 내부에 제공될 수 있다. 주변 회로 배선들(33) 및 제1 본딩 패드들(35)이 주변 콘택 플러그들(31)을 통해 주변 트랜지스터들(PTR)과 전기적으로 연결될 수 있다. 주변 트랜지스터들(PTR) 각각은, 예를 들어, NMOS 트랜지스터 또는 PMOS 트랜지스터일 수 있다.
제1 층간 절연막(30)이 기판(10) 상에 제공될 수 있다. 제1 층간 절연막(30)은 기판(10) 상에서 주변 트랜지스터들(PTR), 주변 콘택 플러그들(31) 및 주변 회로 배선들(33)을 덮을 수 있다. 제1 층간 절연막(30)은 다층 구조를 갖는 복수의 절연막들을 포함할 수 있다. 예를 들어, 제1 층간 절연막(30)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다. 제1 층간 절연막(30)은 제1 본딩 패드들(35)의 상면을 덮지 않을 수 있다. 제1 층간 절연막(30)의 상면은 제1 본딩 패드들(35)의 상면들과 실질적으로 공면을 이룰 수 있다.
주변 회로 구조체(PS) 상에 제2 본딩 패드들(45), 비트 라인들(BL), 적층 구조체(ST) 및 제2 소스 도전 패턴(SCP2)을 포함하는 셀 어레이 구조체(CS)가 제공될 수 있다. 셀 어레이 구조체(CS)는 셀 어레이 영역(CAR) 및 셀 어레이 콘택 영역(EXR)을 포함할 수 있다. 셀 어레이 콘택 영역(EXR)은 셀 어레이 영역(CAR)으로부터 제1 방향(D1)의 반대 방향(또는 제1 방향(D1))으로 연장될 수 있다.
제2 본딩 패드들(45), 비트 라인들(BL), 및 적층 구조체(ST)은 도 3 및 도 4의 제2 본딩 패드들(4250), 비트 라인들(4240), 및 게이트 적층 구조체(4210)에 해당할 수 있다. 제1 층간 절연막(30) 상에 주변 회로 구조체(PS)의 제1 본딩 패드들(35)과 접촉하는 제2 본딩 패드들(45), 연결 콘택 플러그들(41), 연결 콘택 플러그들(41)을 통해 제2 본딩 패드들(45)과 전기적으로 연결되는 연결 회로 배선들(43) 및 이들을 둘러싸는 제2 층간 절연막(40)이 제공될 수 있다.
제2 층간 절연막(40)은 다층 구조를 갖는 복수의 절연막들을 포함할 수 있다. 예를 들어, 제2 층간 절연막(40)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다.
연결 콘택 플러그들(41)은, 예를 들어, 제3 방향(D3)으로 갈수록 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 감소할 수 있다. 연결 콘택 플러그들(41) 및 연결 회로 배선들(43)은 금속 등의 도전 물질을 포함할 수 있다.
제2 층간 절연막(40)은 제2 본딩 패드들(45)의 하면들을 덮지 않을 수 있다. 제2 층간 절연막(40)의 하면은 제2 본딩 패드들(45)의 하면들과 실질적으로 공면을 이룰 수 있다. 제2 본딩 패드들(45) 각각의 하면은 제1 본딩 패드들(35) 각각의 상면과 직접 접촉할 수 있다. 제1 및 제2 본딩 패드들(35, 45)은 구리(Cu), 텅스텐(W), 알루미늄(Al), 니켈(Ni) 또는 주석(Sn) 등의 금속을 포함할 수 있다. 바람직하게는, 제1 및 제2 본딩 패드들(35, 45)은 구리(Cu)를 포함할 수 있다. 제1 및 제2 본딩 패드들(35, 45)은 그 사이의 경계면 없이 일체의 형상을 이룰 수 있다. 제1 및 제2 본딩 패드들(35, 45)의 측벽들은 나란히 정렬되는 것으로 도시되었으나, 본 발명은 이에 제한되지 않으며, 평면적인 관점에서, 제1 및 제2 본딩 패드들(35, 45)의 측벽들은 서로 이격될 수도 있다.
제2 층간 절연막(40)의 상부에 연결 콘택 플러그들(41)과 접촉하는 비트 라인들(BL), 제1 내지 제3 도전 라인들(CL1, CL2, CL3)이 제공될 수 있다. 비트 라인들(BL), 제1 내지 제3 도전 라인들(CL1, CL2, CL3) 각각은, 예를 들어, 제2 방향(D2)으로 연장되며, 제1 방향(D1)으로 서로 이격될 수 있다. 비트 라인들(BL), 제1 내지 제3 도전 라인들(CL1, CL2, CL3)은 금속 등의 도전 물질을 포함할 수 있다.
제2 층간 절연막(40) 상에 제3 층간 절연막(50)이 제공될 수 있다. 제3 층간 절연막(50) 상에 제4 층간 절연막(60) 및 제4 층간 절연막(60)으로 둘러싸인 적층 구조체(ST)가 제공될 수 있다. 제3 및 제4 절연막들(50, 60)은 다층 구조를 갖는 복수의 절연막들을 포함할 수 있다. 예를 들어, 제3 및 제4 절연막들(50, 60)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다.
제3 층간 절연막(50) 내에 비트 라인 콘택 플러그들(BLCP)이 제공될 수 있다. 비트 라인 콘택 플러그들(BLCP)은 제3 방향(D3)으로 연장되며, 비트 라인들(BL) 및 후술하는 제1 수직 채널 구조체들(VS1)의 사이를 연결할 수 있다.
제3 층간 절연막(50) 및 제4 층간 절연막(60)을 관통하는 셀 콘택 플러그들(CCP), 및 소스 콘택 플러그(DCP), 및 관통 콘택 플러그(TCP)가 제공될 수 있다. 셀 콘택 플러그들(CCP)은 제3 방향(D3)으로 연장되며, 제1 도전 라인들(CL1) 및 후술하는 적층 구조체(ST)의 게이트 전극들(ELa, ELb)의 사이를 연결할 수 있다. 셀 콘택 플러그들(CCP) 각각은 후술하는 적층 구조체(ST)의 층간 절연막들(ILDa, ILDb) 중 어느 하나를 관통할 수 있다. 관통 콘택 플러그(TCP)는 제3 방향(D3)으로 연장되며, 제2 도전 라인(CL2)과 후술하는 후면 도전 패턴(197)의 사이를 연결할 수 있다. 소스 콘택 플러그(DCP)는 제3 방향(D3)으로 연장되며, 이하 설명될 소스 구조체(SC)와 제3 도전 라인(CL3)의 사이를 연결할 수 있다.
비트 라인 콘택 플러그들(BLCP), 셀 콘택 플러그들(CCP) 및 관통 콘택 플러그(TCP)는 제1 방향(D1)으로 서로 이격될 수 있다. 비트 라인 콘택 플러그들(BLCP), 셀 콘택 플러그들(CCP), 소스 콘택 플러그(DCP) 및 관통 콘택 플러그(TCP)는 제3 방향(D3)으로 갈수록 제1 방향(D1) 및/또는 제2 방향(D2)으로의 폭이 감소할 수 있다. 비트 라인 콘택 플러그들(BLCP), 셀 콘택 플러그들(CCP), 소스 콘택 플러그(DCP) 및 관통 콘택 플러그(TCP)는 텅스텐과 같은 금속 물질을 포함할 수 있다.
제3 층간 절연막(50) 상에 적층 구조체(ST)가 제공될 수 있다. 적층 구조체(ST)는 제4 층간 절연막(60)으로 둘러싸일 수 있다. 적층 구조체(ST)의 하면(즉, 제3 층간 절연막(50)과 접촉하는 일 면)은 제4 층간 절연막(60)의 하면과 실질적으로 공면을 이룰 수 있다.
적층 구조체(ST)는 복수로 제공될 수 있다. 복수의 적층 구조체들(ST)은, 도 5에 따른 평면적 관점에서, 제1 방향(D1)으로 연장되며, 제2 방향(D2)으로 서로 이격될 수 있다. 이하에서, 설명의 편의를 위해 단수의 적층 구조체(ST)에 대하여 설명하나, 이하의 설명은 다른 적층 구조체들(ST)에 대하여 동일하게 적용될 수 있다.
적층 구조체(ST)는 교대로 반복하여 배치된 층간 절연막들 및 도전 패턴들을 포함할 수 있다. 적층 구조체(ST)는 층간 절연막들 및 도전 패턴들로 구성된 뒤집어진 계단 형상을 가질 수 있다. 일 예로, 적층 구조체(ST)는 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)를 포함할 수 있다. 제1 적층 구조체(ST1)는 교대로 적층된 제1 층간 절연막들(ILDa) 및 제1 게이트 전극들(ELa)을 포함할 수 있고, 제2 적층 구조체(ST2)는 교대로 적층된 제2 층간 절연막들(ILDb) 및 제2 게이트 전극들(ELb)을 포함할 수 있다.
제2 적층 구조체(ST2)는 제1 적층 구조체(ST1)와 기판(10) 사이에 제공될 수 있다. 보다 구체적으로, 제2 적층 구조체(ST2)는 제1 적층 구조체(ST1)의 제1 층간 절연막들(ILDa) 중 최하부의 것(bottommost one)의 하면 상에 제공될 수 있다. 제2 적층 구조체(ST2)의 제2 층간 절연막들(ILDb) 중 최상부의 것(topmost one)과 제1 적층 구조체(ST1)의 제1 층간 절연막들(ILDa) 중 최하부의 것은 서로 접촉할 수 있으나, 본 발명은 이에 제한되지 않으며 제2 적층 구조체(ST2)의 제2 게이트 전극들(ELb) 중 최상부의 것과 제1 적층 구조체(ST1)의 제1 게이트 전극들(ELa) 사이에는 단일층의 절연막이 제공될 수도 있다.
제1 적층 구조체(ST1)는 제1 게이트 전극들(ELa) 중 최상층 상에 제공되는 제1 소스 도전 패턴(SCP1)을 포함할 수 있다. 즉, 제1 소스 도전 패턴(SCP1)은 제1 적층 구조체(ST1)의 도전 패턴들 중 최상층일 수 있다.
제1 및 제2 게이트 전극들(ELa, ELb) 및 제1 소스 도전 패턴(SCP1)은 동일한 물질로 동시에 형성될 수 있다. 제1 및 제2 게이트 전극들(ELa, ELb) 및 제1 소스 도전 패턴(SCP1)은, 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 몰리브덴, 니켈, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 제1 및 제2 층간 절연막들(ILDa, ILDb)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 층간 절연막들(ILDa, ILDb)은 고밀도 플라즈마 산화물(HDP oxide) 또는 TEOS(TetraEthylOrthoSilicate)를 포함할 수 있다.
셀 어레이 콘택 영역(EXR) 상에서, 제1 및 제2 적층 구조체들(ST1, ST2) 각각은 후술하는 제1 수직 채널 구조체들(VS1) 중 최외각의 것(outer-most one)으로부터 멀어질수록 제3 방향(D3)으로의 두께가 감소할 수 있다. 다시 말하면, 제1 및 제2 적층 구조체들(ST1, ST2) 각각은 제1 방향(D1)을 따라 뒤집어진 계단 구조를 가질 수 있다.
보다 구체적으로, 제1 게이트 전극들(ELa), 제2 게이트 전극들(ELb) 및 제1 및 제2 게이트 전극들(ELa, ELb) 및 제1 소스 도전 패턴(SCP1)은 기판(10)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 증가할 수 있다. 제1 및 제2 게이트 전극들(ELa, ELb) 및 제1 소스 도전 패턴(SCP1)의 측벽들은, 도 5에 따른 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다. 제2 적층 구조체(ST2)의 제2 게이트 전극들(ELb) 중 최하부의 것은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 제1 소스 도전 패턴(SCP1)은 제1 방향(D1)으로의 길이가 가장 클 수 있다.
제1 및 제2 게이트 전극들(ELa, ELb) 및 제1 소스 도전 패턴(SCP1)은 셀 어레이 콘택 영역(EXR)에서 패드부들(ELp)을 포함할 수 있다. 패드부들(ELp)은 수평적으로 그리고 수직적으로 서로 다른 위치에 배치될 수 있다. 패드부들(ELp)은 제1 방향(D1)을 따라 계단 구조를 이룰 수 있다. 상술한 셀 콘택 플러그들(CCP)은 제1 및 제2 층간 절연막들(ILDa, ILDb) 중 어느 하나를 관통하여 제1 및 제2 게이트 전극들(ELa, ELb)의 패드부들(ELp)과 접촉할 수 있다. 소스 콘택 플러그(DCP)는 제1 층간 절연막들(ILDa)을 관통하여 제1 소스 도전 패턴(SCP1)의 패드부(ELp)와 접촉할 수 있다.
제1 및 제2 층간 절연막들(ILDa, ILDb)은 제1 및 제2 게이트 전극들(ELa, ELb)의 사이에 제공될 수 있고, 각각의 상부에 접하는 제1 및 제2 게이트 전극들(ELa, ELb) 및 소스 콘택 플러그(DCP) 중 하나와 측벽이 정렬될 수 있다. 기판(10)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 증가할 수 있다. 제2 층간 절연막들(ILDb) 중 최하부의 것은 다른 층간 절연막들보다 제3 방향(D3)으로의 두께가 클 수 있으나, 본 발명은 이에 제한되지 않는다.
셀 어레이 영역(CAR)에서, 적층 구조체(ST)를 제3 방향(D3)으로 관통하는 수직 채널 홀들(CH) 내에 제1 수직 채널 구조체들(VS1) 및 제2 수직 채널 구조체들(VS2)이 제공될 수 있다. 제1 수직 채널 구조체들(VS1)은 도 3 및 도 4의 메모리 채널 구조체들(4220)에 해당할 수 있다.
셀 어레이 콘택 영역(EXR)에서, 적층 구조체(ST)의 적어도 일부 및 제4 층간 절연막(60)을 제3 방향(D3)으로 관통하는 수직 채널 홀들(CH) 내에 제3 수직 채널 구조체들(VS3)이 제공될 수 있다. 제3 수직 채널 구조체들(VS3)은 도 5에 도시된 것과 같이, 소스 콘택 플러그(DCP) 또는 셀 콘택 플러그들(CCP) 각각 주위에 복수 개가 형성될 수 있다.
수직 채널 홀들(CH)은 제1 수직 채널 홀들(CH1) 및 제1 수직 채널 홀들(CH1)과 연결되는 제2 수직 채널 홀들(CH2)을 포함할 수 있다. 제1 및 제2 수직 채널 홀들(CH1, CH2) 각각은 기판(10)으로부터 멀어질수록 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 감소할 수 있다. 제1 및 제2 수직 채널 홀들(CH1, CH2)은 서로 연결되는 경계에서 서로 다른 직경을 가질 수 있다. 구체적으로, 제2 수직 채널 홀들(CH2) 각각의 상부 직경은 제1 수직 채널 홀들(CH1) 각각의 하부 직경보다 작을 수 있다. 제1 및 제2 수직 채널 홀들(CH1, CH2) 각각은 그 경계에서 단차를 가질 수 있다. 다만, 본 발명은 이에 제한되지 않으며, 도시된 바와 달리 두 군데 이상의 경계들에서 각각 단차를 갖는 3개 이상의 수직 채널 홀들(CH) 내에 제1 내지 제3 수직 채널 구조체들(VS1, VS2, VS3)이 제공될 수도 있고, 단차를 갖지 않고 평탄한 측벽을 갖는 수직 채널 홀들(CH) 내에 제1 내지 제3 수직 채널 구조체들(VS1, VS2, VS3)이 제공될 수도 있다.
도 6b, 도 7a 및 도 7b에 도시된 것과 같이, 제1 내지 제3 수직 채널 구조체들(VS1, VS2, VS3) 각각은 제3 층간 절연막(50)과 인접하는 도전 패드(PAD), 제1 및 제2 수직 채널 홀들(CH1, CH2) 각각의 내부 측벽을 컨포말하게 덮는 데이터 저장 패턴(DSP), 데이터 저장 패턴(DSP)의 측벽을 컨포말하게 덮는 수직 반도체 패턴(VSP), 및 수직 반도체 패턴(VSP)과 도전 패드(PAD)로 둘러싸인 제1 및 제2 수직 채널 홀들(CH1, CH2) 각각의 내부 공간을 채우는 매립 절연 패턴(VI)을 포함할 수 있다. 수직 반도체 패턴(VSP)은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 제1 내지 제3 수직 채널 구조체들(VS1, VS2, VS3) 각각의 하면은, 예를 들어, 원형, 타원형 또는 바(bar) 형상을 가질 수 있다.
수직 반도체 패턴(VSP)은 데이터 저장 패턴(DSP)과 매립 절연 패턴(VI) 사이 및 데이터 저장 패턴(DSP)과 도전 패드(PAD) 사이에 제공될 수 있다. 수직 반도체 패턴(VSP)은 상단이 닫힌 파이프 형태 또는 마카로니 형상을 가질 수 있다. 수직 반도체 패턴(VSP)은, 예를 들어, 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor) 물질 또는 다결정(polycrystalline) 반도체 물질을 포함할 수 있다. 도전 패드(PAD)는, 예를 들어, 불순물이 도핑된 반도체 물질 또는 도전 물질을 포함할 수 있다.
도 5에 따른 평면적 관점에서, 제1 방향(D1)으로 연장되며 적층 구조체(ST)를 가로지르는 제1 트렌치(TR1) 및 제2 트렌치(TR2)가 제공될 수 있다. 제1 트렌치(TR1)는 셀 어레이 영역(CAR) 내에 제공될 수 있고, 제2 트렌치(TR2)는 셀 어레이 영역(CAR)으로부터 셀 어레이 콘택 영역(EXR)을 향해 연장될 수 있다. 제1 및 제2 트렌치들(TR1, TR2)은 기판(10)으로부터 멀어질수록 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 감소할 수 있다.
제1 및 제2 트렌치들(TR1, TR2) 각각의 내부를 채우는 제1 분리 패턴(SP1) 및 제2 분리 패턴(SP2)이 제공될 수 있다. 제1 및 제2 분리 패턴들(SP1, SP2)은 도 3 및 도 4의 분리 구조체들(4230)에 해당할 수 있다. 제2 분리 패턴(SP2)의 제1 방향(D1)으로의 길이는 제1 분리 패턴(SP1)의 제1 방향(D1)으로의 길이보다 클 수 있다. 제1 및 제2 분리 패턴들(SP1, SP2)의 측벽들은 적층 구조체(ST)의 제1 및 제2 게이트 전극들(ELa, ELb), 제1 및 제2 층간 절연막들(ILDa, ILDb) 중 적어도 일부와 접촉할 수 있다. 제1 및 제2 분리 패턴들(SP1, SP2)은, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제2 분리 패턴(SP2)의 하면은 제3 층간 절연막(50)의 하면(즉, 제2 층간 절연막(40)의 상면) 및 비트 라인들(BL), 제1 및 제2 도전 라인들(CL1, CL2)의 상면들과 실질적으로 공면을 이룰 수 있다. 제2 분리 패턴(SP2)의 상면은 제1 내지 제3 수직 채널 구조체들(VS1, VS2, VS3)의 상면들보다 낮은 레벨에 위치할 수 있다.
적층 구조체(ST)가 복수로 제공되는 경우, 제2 방향(D2)을 따라 배열되는 적층 구조체들(ST) 사이에 제1 분리 패턴(SP1) 또는 제2 분리 패턴(SP2)이 제공될 수 있다. 다시 말하면, 적층 구조체들(ST)은 제1 분리 패턴(SP1) 또는 제2 분리 패턴(SP2)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다.
적층 구조체(ST) 상에 제2 소스 도전 패턴(SCP2)이 제공될 수 있다. 제2 소스 도전 패턴(SCP2)은 제1 소스 도전 패턴(SCP1)과 함께 소스 구조체(SC)를 구성할 수 있다. 소스 구조체 (SC)은 도 3 및 도 4의 공통 소스 라인(4205) 에 해당할 수 있다.
제2 소스 도전 패턴(SCP2)은 제1 소스 도전 패턴(SCP1)의 상면과 접할 수 있다. 제2 소스 도전 패턴(SCP2)은 제2 분리 패턴들(SP2)의 상면과 접할 수 있다. 제2 소스 도전 패턴(SCP2)은 제1 소스 도전 패턴(SCP1)과 전기적으로 연결되며, 제2 분리 패턴들(SP2)을 사이에 두고 이격된 복수 개의 제1 소스 도전 패턴들(SCP1)을 전기적으로 연결할 수 있다. 제1 내지 제3 수직 채널 구조체들(VS1, VS2, VS3)은 적층 구조체(ST)를 관통하여 제2 소스 도전 패턴(SCP2)의 하부로 삽입될 수 있다.
제1 소스 도전 패턴(SCP1)은 제2 소스 도전 패턴(SCP2) 보다 비저항이 작은 물질을 포함할 수 있다. 일 예로, 제1 소스 도전 패턴(SCP1)은 텅스텐, 몰리브덴, 니켈 및 이들의 도전성 질화물 중 적어도 하나를 포함할 수 있고, 제2 소스 도전 패턴(SCP2)은 도핑된 다결정 실리콘을 포함할 수 있다. 보다 구체적으로, 제2 소스 도전 패턴(SCP2)은 n형 도펀트로 도핑된 다결정 실리콘층일 수 있다. 제2 소스 도전 패턴(SCP2)의 도핑 농도는 2 X1015 내지 9 X1015일 수 있다.
제2 소스 도전 패턴(SCP2)의 두께(t2)는 제1 소스 도전 패턴(SCP1)의 두께(t1) 보다 얇을 수 있다. 일 예로, 제1 소스 도전 패턴(SCP1)의 두께(t1)는 약 150Å 내지 300 Å일 수 있고, 제2 소스 도전 패턴(SCP2)의 두께(t2)는 50Å 내지 150 Å일 수 있다. 이와는 다르게, 제2 소스 도전 패턴(SCP2)의 두께(t2)는 제1 소스 도전 패턴(SCP1)의 두께(t1) 보다 두꺼울 수 있다. 소스 콘택 플러그(DCP)의 상면은 제2 소스 도전 패턴(SCP2)의 하면 보다 낮은 레벨일 수 있다.
도 7a에 도시된 바와 같이, 제2 소스 도전 패턴(SCP2)은 셀 어레이 콘택 영역(EXR)에서 제1 소스 도전 패턴(SCP1)의 측벽 상으로 연장되는 돌출부(PP)를 포함할 수 있다. 돌출부(PP)는 제2 소스 도전 패턴(SCP2)의 단부에 제공될 수 있다. 제2 소스 도전 패턴(SCP2)의 측벽(SW)은 제1 소스 도전 패턴(SCP1)의 측벽과 이격될 수 있다. 제2 소스 도전 패턴(SCP2)의 측벽(SW)은 수직이 아닌 경사를 가질 수 있으며, 이는 도 12a를 참조하여 설명될 리세스 영역(RS)에 기인할 수 있다.
데이터 저장 패턴(DSP)은 상단이 오픈될 수 있고, 수직 반도체 패턴(VSP)은 데이터 저장 패턴(DSP)의 상면으로부터 제2 소스 도전 패턴(SCP2) 내부로 돌출될 수 있다. 즉, 수직 반도체 패턴(VSP)의 상면(VT)은 데이터 저장 패턴(DSP)의 상면 보다 높을 수 있고, 수직 반도체 패턴(VSP)의 상부 측벽(TS) 및 상면(VT)은 제2 소스 도전 패턴(SCP2)과 접할 수 있다.
제2 소스 도전 패턴(SCP2)의 불순물 농도는 데이터 저장 패턴(DSP) 보다 높을 수 있다. 데이터 저장 패턴(DSP)은 제1 소스 도전 패턴(SCP1)과 수직 반도체 패턴(VSP) 사이로 연장될 수 있다. 제1 수직 채널 구조체들(VS1)은 제2 소스 도전 패턴(SCP2)을 통하여 제1 소스 도전 패턴(SCP1)과 전기적으로 연결될 수 있다.
제2 소스 도전 패턴(SCP2) 상에 제5 층간 절연막(187) 및 제6 층간 절연막(188)이 차례로 제공될 수 있다. 제5 층간 절연막(187) 내에는 관통 콘택 플러그(TCP)와 연결되는 관통 비아(196)가 제공될 수 있다. 제6 층간 절연막(188) 내에는 관통 비아(196)와 연결되는 후면 도전 패턴(197)이 제공될 수 있다.
데이터 저장 패턴(DSP)은 수직 채널 홀(CH)의 측벽 상에 차례로 적층된 블록킹 절연막(BLK), 전하 저장막(CIL) 및 터널링 절연막(TIL)을 포함할 수 있다. 블록킹 절연막(BLK)은 적층 구조체(ST) 또는 소스 구조체(SC)에 인접할 수 있고, 터널링 절연막(TIL)은 수직 반도체 패턴(VSP)에 인접할 수 있다. 전하 저장막(CIL)은 블록킹 절연막(BLK) 및 터널링 절연막(TIL) 사이에 개재될 수 있다. 블록킹 절연막(BLK), 전하 저장막(CIL) 및 터널링 절연막(TIL)은 적층 구조체(ST) 및 수직 반도체 패턴(VSP) 사이에서 제3 방향(D3)으로 연장될 수 있다. 수직 반도체 패턴(VSP)과 제1 및 제2 게이트 전극들(ELa, ELb) 사이의 전압 차이에 의해 유도되는 파울러-노드하임 터널링(Fowler-Nordheim tunneling) 현상에 의해, 데이터 저장 패턴(DSP)은 데이터를 저장 및/또는 변경할 수 있다. 예를 들어, 블록킹 절연막(BLK) 및 터널링 절연막(TIL)은 실리콘 산화물을 포함할 수 있고, 전하 저장막(CIL)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
관통 콘택 플러그(TCP)와 관통 비아(196) 사이의 경계는 제5 층간 절연막(187) 내에 위치할 수 있다. 관통 비아(196)는 그 상면의 폭이 하면의 폭보다 클 수 있다. 관통 비아(196) 상에 후면 도전 패턴(197)이 제공될 수 있다. 후면 도전 패턴(197)은 그 하면의 폭이 상면의 폭보다 작을 수 있다. 후면 도전 패턴(197)은, 관통 비아(196) 및 관통 콘택 플러그(TCP)를 통해 제2 도전 라인(CL2)과 전기적으로 연결될 수 있고, 더 나아가 주변 회로 구조체(PS)의 주변 트랜지스터들(PTR) 중 적어도 어느 하나와 전기적으로 연결될 수 있다. 후면 도전 패턴(197)는 도 1의 입출력 패드(1101) 또는 도 3 및 도 4의 입출력 패드들(2210) 중 하나에 해당할 수 있다. 이와는 달리, 후면 도전 패턴(197)은 후면 금속 배선들의 일부일 수 있다. 후면 도전 패턴(197)은 관통 비아(196) 및 관통 콘택 플러그(TCP)와 다른 물질을 포함할 수 있다. 일 예로, 후면 도전 패턴(197)는 알루미늄을 포함하고, 관통 비아(196) 및 관통 콘택 플러그(TCP)는 텅스텐, 티타늄, 또는 탄탈륨 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따르면, 도전 패턴들 중 일부를 제1 소스 도전 패턴으로 형성할 수 있다. 또한, 수직 반도체 패턴들과 연결되는 제2 소스 도전 패턴을 제공함으로 보다 용이하게 수직 반도체 패턴들을 소스 콘택 플러그와 전기적으로 연결할 수 있다. 소스 콘택 플러그를 적층 구조체 상에 형성함에 따라 셀 콘택 플러그들과 함께 형성할 수 있고, 반도체 소자의 집적도를 향상시킬 수 있다.
도 8a, 도 11a 및 도 13a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들, 도 5의 Ⅰ-Ⅰ' 선에 따른 단면도들이다. 도 8b, 도 11b, 및 도 13b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로, 도 5의 Ⅱ-Ⅱ' 선에 따른 단면도들이다.
도 9a 및 도 10a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들, 도 5의 Ⅲ-Ⅲ' 선에 따른 단면도들이다. 도 9b 및 도 10b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로, 도 5의 Ⅳ-Ⅳ' 선에 따른 단면도들이다.
도 8a 및 도 8b를 참조하면, 기판(10) 상에 주변 회로 구조체(PS)가 형성될 수 있다. 주변 회로 구조체(PS)를 형성하는 것은 기판(10) 내부에 소자 분리막(11)을 형성하는 것, 소자 분리막(11)에 의해 정의되는 기판(10)의 활성 영역 상에 주변 트랜지스터들(PTR)을 형성하는 것, 및 주변 트랜지스터들(PTR)과 전기적으로 연결되는 주변 콘택 플러그들(31), 주변 회로 배선들(33), 제1 본딩 패드들(35) 및 이들을 덮는 제1 층간 절연막(30)을 형성하는 것을 포함할 수 있다.
제1 본딩 패드들(35)의 상면들은 제1 층간 절연막(30)의 상면과 실질적으로 공면을 이룰 수 있다. 이하에서, 실질적으로 공면을 이루는 것은 평탄화 공정이 수행될 수 있음을 의미한다. 평탄화 공정은, 예를 들어, 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정 또는 에치 백(etch back) 공정을 통해 수행될 수 있다.
도 9a 및 도 9b를 참조하면, 캐리어 기판(100) 상에 하부 희생막(195) 및 버퍼 절연막(181)이 형성될 수 있다. 버퍼 절연막(181)은 실리콘 산화물을 포함할 수 있다. 하부 희생막(195)은 다결정 실리콘을 포함할 수 있으나, 이와는 달리 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
하부 희생막(195) 상에 제1 층간 절연막들(111) 및 제1 희생막들(121)을 교대로 적층할 수 있다. 이후, 제1 층간 절연막들(111) 및 제1 희생막들(121)을 관통하는 제1 수직 채널 홀들(CH1)이 형성되고, 제1 수직 채널 홀들(CH1) 내에 희생막들이 채워질 수 있다. 제1 수직 채널 홀들(CH1)은 버퍼 절연막(181)을 관통하여 하부 희생막(195)을 노출할 수 있다.
제1 수직 채널 홀들(CH1)들 상에 제2 층간 절연막들(112) 및 제2 희생막들(122)을 교대로 적층할 수 있다. 제1 및 제2 희생막들(121, 122)은 제1 및 제2 층간 절연막들(111, 112)과 다른 절연 물질로 형성될 수 있다. 제1 및 제2 희생막들(121, 122)은 제1 및 제2 층간 절연막들(111, 112)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 제1 및 제2 희생막들(121, 122)은 실리콘 질화물로 형성될 수 있고, 제1 및 제2 층간 절연막들(111, 112)은 실리콘 산화물로 형성될 수 있다. 제1 및 제2 희생막들(121, 122) 각각은 실질적으로 동일한 두께를 가질 수 있고, 제1 및 제2 층간 절연막들(111, 112)은 일부 영역에서 두께가 달라질 수 있다.
이후, 제2 층간 절연막들(112) 및 제2 희생막들(122)을 관통하여 제1 수직 채널 홀들(CH1) 내의 희생막들을 노출하는 제2 수직 채널 홀들(CH2)이 형성될 수 있다. 제2 수직 채널 홀들(CH2)은 제1 수직 채널 홀들(CH1)과 제3 방향(D3)으로 중첩될 수 있고, 제1 수직 채널 홀들(CH1)과 연결되어 수직 채널 홀들(CH)을 구성할 수 있다. 제2 수직 채널 홀들(CH2)에 의하여 노출된 희생막들을 제거한 후, 수직 채널 홀들(CH) 내에 수직 채널 구조체들(VS1, VS2, VS3)이 형성될 수 있다. 이에 따라, 교대로 적층된 제1 및 제2 층간 절연막들(111, 112) 및 제1 및 제2 희생막들(121, 122)을 포함하는 예비 적층 구조체(STp)가 형성될 수 있다. 제1 내지 제3 수직 채널 구조체들(VS1, VS2, VS3) 각각은 수직 채널 홀들(CH) 각각의 내부 측벽을 컨포멀하게 덮는 데이터 저장 패턴(DSP) 및 수직 반도체 패턴(VSP)을 형성하는 것, 수직 반도체 패턴(VSP)으로 둘러싸인 공간에 매립 절연 패턴(VI)을 형성하는 것 및 매립 절연 패턴(VI)과 데이터 저장 패턴(DSP)으로 둘러싸인 공간에 도전 패드(PAD)를 형성하는 것을 통해 형성될 수 있다. 제1 내지 제3 수직 채널 구조체들(VS1, VS2, VS3)의 상면들은 제2 층간 절연막들(112) 중 최상부의 것의 상면 및 제4 층간 절연막(60)의 상면과 실질적으로 공면을 이룰 수 있다.
교대로 적층된 제1 및 제2 층간 절연막들(111, 112) 및 제1 및 제2 희생막들(121, 122)을 포함하는 예비 적층 구조체(STp)에 대한 트리밍(trimming) 공정이 수행될 수 있다. 트리밍 공정은 셀 어레이 영역(CAR) 및 셀 어레이 콘택 영역(EXR)에서 예비 적층 구조체(STp)의 상면의 일부를 덮는 마스크 패턴을 형성하는 것, 마스크 패턴을 통해 예비 적층 구조체(STp)를 패터닝하는 것, 마스크 패턴의 면적을 축소시키는 것 및 축소된 면적을 갖는 마스크 패턴을 통해 예비 적층 구조체(STp)를 패터닝하는 것을 포함할 수 있다. 마스크 패턴의 면적을 축소하고, 마스크 패턴을 통해 예비 적층 구조체(STp)를 패터닝하는 것은 번갈아 반복될 수 있다. 트리밍 공정에 의해, 제1 및 제2 층간 절연막들(111, 112) 각각의 적어도 일부가 외부로 노출될 수 있고, 셀 어레이 콘택 영역(EXR)에서 예비 적층 구조체(STp)의 계단 구조가 형성될 수 있다. 예비 적층 구조체(STp)의 계단 구조는 하부 희생막(195)의 일부를 노출할 수 있다. 이 후, 예비 적층 구조체(STp)의 계단 구조를 덮는 제4 층간 절연막(60)이 형성될 수 있다. 일 예로, 제4 층간 절연막(60)은 실리콘 산화물을 포함할 수 있다.
도 5, 도 10a 및 도 10b를 참조하면, 제4 층간 절연막(60)의 상면을 덮는 제3 층간 절연막(50)이 형성될 수 있다. 제3 층간 절연막(50), 예비 적층 구조체(STp), 하부 반도체막(103), 하부 희생막(101) 및 하부 희생막(195)의 적어도 일부를 관통하는 제1 및 제2 트렌치들(TR1, TR2)이 형성될 수 있다. 제1 및 제2 트렌치들(TR1, TR2)은 셀 어레이 영역(CAR)으로부터 셀 어레이 콘택 영역(EXR)으로 연장될 수 있다. 제1 트렌치(TR1)의 깊이는 제2 트렌치(TR2)의 깊이보다 작을 수 있다. 제1 트렌치(TR1)의 하면은 제1 층간 절연막들(111) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 제2 트렌치(TR2)의 하면은 제1 내지 제3 수직 채널 구조체들(VS1, VS2, VS3)의 하면들보다 낮은 레벨에 위치할 수 있다.
제1 및 제2 트렌치들(TR1, TR2)에 의해 노출되는 제1 및 제2 희생막들(121, 122)이 제거될 수 있다. 제1 및 제2 희생막들(121, 122)을 제거하는 것은, 예를 들어, 불산(HF) 및/또는 인산(H3PO4) 용액을 사용하는 습식 식각 공정을 통해 수행될 수 있다.
제1 및 제2 희생막들(121, 122)이 제거된 공간을 채우는 제1 및 제2 게이트 전극들(ELa, ELb) 및 제1 소스 도전 패턴(SCP1)이 형성될 수 있다. 제1 및 제2 층간 절연막들(111, 112)은 제1 및 제2 적층 구조체들(ST1, ST2)의 제1 및 제2 층간 절연막들(ILDa, ILDb)로 지칭될 수 있고, 결과적으로 제1 및 제2 층간 절연막들(ILDa, ILDb) 및 제1 및 제2 게이트 전극들(ELa, ELb)을 포함하는 적층 구조체(ST)가 형성될 수 있다. 최하층의 제1 희생막(121)은 제1 소스 도전 패턴(SCP1)이 될 수 있다.
제1 트렌치(TR1)를 채우는 제1 분리 패턴(SP1) 및 제2 트렌치(TR2)를 채우는 제2 분리 패턴(SP2)이 형성될 수 있다. 제1 및 제2 분리 패턴들(SP1, SP2)의 상면들은 제3 층간 절연막(50)의 상면과 실질적으로 공면을 이룰 수 있다.
셀 어레이 영역(CAR)에서 제3 층간 절연막(50)을 관통하여 제1 및 제2 수직 채널 구조체들(VS1, VS2)의 상면들과 접촉하는 비트 라인 콘택 플러그들(BLCP)이 형성될 수 있다. 셀 어레이 콘택 영역(EXR)에서 제3 및 제4 절연막들(50, 60)을 관통하여 제1 및 제2 게이트 전극들(ELa, ELb)의 패드부들(ELp)과 접촉하는 셀 콘택 플러그들(CCP)이 형성될 수 있다. 셀 콘택 플러그들(CCP)은 제1 및 제2 층간 절연막들(ILDa, ILDb)의 적어도 일부를 관통할 수 있다. 셀 어레이 콘택 영역(EXR)에서 제3 및 제4 절연막들(50, 60)을 관통하여 제1 소스 도전 패턴(SCP1)과 연결되는 소스 콘택 플러그(DCP)가 형성될 수 있다. 셀 어레이 콘택 영역(EXR)에서 제3 및 제4 절연막들(50, 60)을 관통하여 하부 희생막(195)과 연결되는 관통 콘택 플러그(TCP)가 형성될 수 있다.
셀 콘택 플러그들(CCP), 소스 콘택 플러그(DCP), 및 관통 콘택 플러그(TCP) 중 적어도 일부는 함께 형성될 수 있다. 셀 콘택 플러그들(CCP), 소스 콘택 플러그(DCP), 및 관통 콘택 플러그(TCP)을 형성하는 것은 제3 및 제4 절연막들(50, 60)을 관통하는 높은 종횡비의 홀들을 형성하기 위한 식각 공정을 포함할 수 있다.
셀 어레이 영역(CAR)에서 제3 층간 절연막(50) 상에 비트 라인 콘택 플러그들(BLCP)과 접촉하는 비트 라인들(BL)이 형성될 수 있다. 셀 어레이 콘택 영역(EXR)에서 제3 층간 절연막(50) 상에 제1 내지 제3 도전 라인들(CL1, CL2, CL3)이 형성될 수 있다.
제3 층간 절연막(50) 상에 비트 라인들(BL), 제1 및 제2 도전 라인들(CL1, CL2)과 전기적으로 연결되는 연결 콘택 플러그들(41), 연결 회로 배선들(43), 제2 본딩 패드들(45) 및 이들을 덮는 제2 층간 절연막(40)이 형성될 수 있다. 제2 본딩 패드들(45)의 상면들은 제2 층간 절연막(40)의 상면과 실질적으로 공면을 이룰 수 있다. 이에 따라 캐리어 기판(100) 상에 셀 어레이 구조체(CS)가 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 캐리어 기판(100) 상에 형성된 셀 어레이 구조체(CS)와 도 8a 및 도 8b를 참조하여 설명한 방법에 의해 기판(10) 상에 형성된 주변 회로 구조체(PS)가 서로 결합될 수 있다. 보다 상세하게는, 주변 회로 구조체(PS)가 형성된 기판(10)의 제1 면과 셀 어레이 구조체(CS)가 형성된 캐리어 기판(100)의 제1 면이 마주보도록, 셀 어레이 구조체(CS)를 주변 회로 구조체(PS) 상에 부착할 수 있다.
캐리어 기판(100)은 셀 어레이 구조체(CS)와 주변 회로 구조체(PS)가 서로 마주보도록 기판(10) 상에 제공될 수 있다. 주변 회로 구조체(PS)의 제1 본딩 패드들(35)은 셀 어레이 구조체(CS)의 제2 본딩 패드들(45)과 서로 접촉하면서 융합될 수 있다. 제1 및 제2 본딩 패드들(35, 45)이 서로 결합된 이후, 캐리어 기판(100)은 제거될 수 있다. 하부 희생막(195)이 캐리어 기판(100)과 함께 또는 별도로 제거될 수 있다. 일 예로, 캐리어 기판(100) 및 하부 희생막(195)의 제거는 차례로 수행되는 평탄화 공정, 건식 식각 공정 및 습식 식각 공정을 포함할 수 있다. 캐리어 기판(100) 및 하부 희생막(195)의 제거에 의하여 버퍼 절연막(181) 및 제4 층간 절연막(60)이 노출될 수 있다. 제1 수직 채널 구조체들(VS1)의 데이터 저장 패턴들(DSP)은 버퍼 절연막(181) 상으로 돌출될 수 있다.
도 12a 및 도 12b를 참조하면, 버퍼 절연막(181) 상으로 돌출된 데이터 저장 패턴들(DSP)의 상부가 제거되어 수직 반도체 패턴들(VSP)의 상면들이 노출될 수 있다. 수직 반도체 패턴들(VSP)을 노출시키는 동안, 버퍼 절연막(181)이 함께 제거될 수 있으며, 제4 층간 절연막(60)의 상부에는 리세스 영역(RS)이 형성될 수 있다. 리세스 영역(RS)을 정의하는 제4 층간 절연막(60)의 상면 제1 소스 도전 패턴(SCP1)의 상면 보다 낮을 수 있다. 리세스 영역(RS)의 형성에 의하여 관통 콘택 플러그(TCP)의 상부가 노출될 수 있다.
도 13a 및 도 13b를 참조하면, 제1 소스 도전 패턴(SCP1)을 덮는 예비 제2 소스 도전 패턴(PSCP2)이 형성될 수 있다. 일 예로, 예비 제2 소스 도전 패턴(PSCP2)은 도핑된 n형 도펀트로 도핑된 다결정 실리콘을 포함할 수 있다. 예비 제2 소스 도전 패턴(PSCP2)은 노출된 수직 반도체 패턴들(VSP)의 상부들과 접할 수 있다.
도 5, 도 6a 및 도 6b를 다시 참조하여, 예비 제2 소스 도전 패턴(PSCP2)의 일부가 제거되어 관통 콘택 플러그(TCP)가 노출될 수 있다. 그 결과, 제2 소스 도전 패턴(SCP2)이 형성될 수 있다. 제2 소스 도전 패턴(SCP2) 및 관통 콘택 플러그(TCP)를 덮는 제5 층간 절연막(187)을 형성할 수 있다. 제5 층간 절연막(187)은 실리콘 산화물로 형성될 수 있다. 제5 층간 절연막(187)을 관통하여 관통 콘택 플러그(TCP)와 연결되는 관통 비아(196)가 형성될 수 있다. 관통 비아(196)는 제5 층간 절연막(187)을 관통하는 관통홀을 형성한 후 이를 금속 물질로 채워 형성할 수 있다. 일 예로, 관통 비아(196)는 텅스텐, 티타늄, 탄탈륨, 및 이들의 도전성 금속질화물 중 적어도 하나로 형성될 수 있다.
관통 비아(196) 상에 후면 도전 패턴(197)을 형성할 수 있다. 후면 도전 패턴(197)은 관통 비아(196)를 덮는 금속층 및 상기 금속층을 덮는 마스크 패턴을 형성한 후, 마스크 패턴을 식각 마스크로 금속층을 패터닝하여 형성될 수 있다. 그 결과, 후면 도전 패턴(197)의 하면은 상면보다 폭이 클 수 있다. 일 예로, 후면 도전 패턴(197)는 알루미늄으로 형성될 수 있다. 이 후, 제5 층간 절연막(187)을 덮고 후면 도전 패턴(197)을 노출하는 제6 층간 절연막(188)이 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판;
    상기 기판 상의 주변 회로 구조체; 및
    상기 주변 회로 구조체 상의 셀 어레이 구조체를 포함하고,
    상기 셀 어레이 구조체는:
    교대로 배치된 층간 절연막들 및 도전 패턴들을 포함하는 적층 구조체, 상기 도전 패턴들은 게이트 전극들 및 상기 도전 패턴들 중 최상층인 제1 소스 도전 패턴을 포함하고;
    상기 적층 구조체 상에서 상기 제1 소스 도전 패턴의 상면과 접하고 상기 제1 소스 도전 패턴과 다른 물질을 포함하는 제2 소스 도전 패턴; 및
    상기 적층 구조체를 관통하여 상기 제2 소스 도전 패턴의 하부로 삽입되는 수직 채널 구조체들을 포함하고,
    상기 수직 채널 구조체들은 상기 제2 소스 도전 패턴과 연결되는 수직 반도체 패턴들을 포함하는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 소스 도전 패턴은 상기 제2 소스 도전 패턴보다 비저항이 작은 물질을 포함하는 3차원 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 소스 도전 패턴은 상기 게이트 전극들과 동일한 물질을 포함하는 3차원 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 소스 도전 패턴과 상기 게이트 전극들은 텅스텐, 몰리브덴, 니켈 및 이들의 도전성 질화물 중 적어도 하나를 포함하는 3차원 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 제2 소스 도전 패턴은 도핑된 다결정 실리콘을 포함하는 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제2 소스 도전 패턴은 상기 제1 소스 도전 패턴보다 얇은 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 셀 어레이 구조체는 상기 수직 채널 구조체들이 제공되는 셀 어레이 영역 및 상기 셀 어레이 영역의 일 단부에 제공되는 셀 어레이 콘택 영역을 포함하고,
    상기 제2 소스 도전 패턴은 상기 셀 어레이 콘택 영역에서 상기 제1 소스 도전 패턴의 측벽 상으로 연장되는 돌출부를 포함하는 3차원 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 셀 어레이 구조체는 상기 셀 어레이 콘택 영역에서 상기 제1 소스 도전 패턴과 연결되는 소스 콘택 플러그를 더 포함하고,
    상기 소스 콘택 플러그의 상면은 상기 제2 소스 도전 패턴의 하면보다 낮은 레벨인 3차원 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 수직 채널 구조체들은 상기 수직 반도체 패턴들의 외측벽들을 덮는 데이터 저장 패턴들 및 상기 수직 반도체 패턴들의 내측벽을 덮는 매립 절연 패턴들을 더 포함하고,
    상기 수직 반도체 패턴들의 상면들은 상기 데이터 저장 패턴들의 상면들 보다 높은 레벨인 3차원 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 데이터 저장 패턴들은 상기 수직 반도체 패턴들과 상기 제1 소스 도전 패턴 사이로 연장되는 3차원 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 데이터 저장 패턴들의 상면은 상기 제1 소스 도전 패턴의 상면과 동일 레벨인 3차원 반도체 메모리 장치.
  12. 제 1 항에 있어서,
    상기 적층 구조체는 제1 적층 구조체 및 제2 적층 구조체를 포함하고,
    상기 셀 어레이 구조체는 상기 제1 적층 구조체와 상기 제2 적층 구조체 사이의 분리 패턴을 포함하고,
    상기 분리 패턴의 상면은 상기 수직 채널 구조체들의 상면 보다 낮은 레벨인 3차원 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제1 적층 구조체의 제1 소스 도전 패턴과 상기 제2 적층 구조체의 제1 소스 도전 패턴은 상기 분리 패턴을 사이에 두고 수평적으로 이격되고,
    상기 제2 소스 도전 패턴은 상기 제1 적층 구조체의 제1 소스 도전 패턴과 상기 제2 적층 구조체의 제1 소스 도전 패턴을 전기적으로 연결하는 3차원 반도체 메모리 장치.
  14. 기판;
    상기 기판 상의 주변 회로 구조체; 및
    상기 주변 회로 구조체 상에 제공되고 셀 어레이 영역 및 셀 어레이 콘택 영역을 포함하는 셀 어레이 구조체를 포함하되,
    상기 셀 어레이 구조체는:
    교대로 배치된 층간 절연막들 및 도전 패턴들을 포함하는 적층 구조체, 상기 도전 패턴들은 게이트 전극들 및 상기 도전 패턴들 중 최상층인 제1 소스 도전 패턴을 포함하고;
    상기 적층 구조체 상에서 상기 제1 소스 도전 패턴의 상면과 접하고 상기 제1 소스 도전 패턴과 다른 물질을 포함하는 제2 소스 도전 패턴;
    상기 적층 구조체를 관통하여 상기 제2 소스 도전 패턴의 하부로 삽입되는 수직 채널 구조체들;
    상기 셀 어레이 콘택 영역에서 상기 게이트 전극들 각각과 연결되는 셀 콘택 플러그들;
    상기 셀 어레이 콘택 영역에서 상기 제1 소스 도전 패턴의 하면과 연결되는 소스 콘택 플러그;
    상기 셀 콘택 플러그들과 연결되는 비트 라인들을 포함하고,
    상기 수직 채널 구조체들은 상기 제2 소스 도전 패턴과 연결되는 수직 반도체 패턴들을 포함하는 3차원 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제1 소스 도전 패턴과 상기 게이트 전극들은 텅스텐, 몰리브덴, 니켈 및 이들의 도전성 질화물 중 적어도 하나를 포함하고,
    상기 제2 소스 도전 패턴은 도핑된 다결정 실리콘을 포함하는 3차원 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 제2 소스 도전 패턴은 상기 제1 소스 도전 패턴보다 얇은 3차원 반도체 메모리 장치.
  17. 제 14 항에 있어서,
    상기 셀 어레이 구조체는 상기 수직 채널 구조체들이 제공되는 셀 어레이 영역 및 상기 셀 어레이 영역의 일 단부에 제공되는 셀 어레이 콘택 영역을 포함하고,
    상기 제2 소스 도전 패턴은 상기 셀 어레이 콘택 영역에서 상기 제1 소스 도전 패턴의 측벽 상으로 연장되는 돌출부를 포함하는 3차원 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 셀 어레이 구조체는 상기 셀 어레이 콘택 영역에서 상기 제1 소스 도전 패턴과 연결되는 소스 콘택 플러그를 더 포함하고,
    상기 소스 콘택 플러그의 상면은 상기 제2 소스 도전 패턴의 하면보다 낮은 레벨인 3차원 반도체 메모리 장치.
  19. 제 14 항에 있어서,
    상기 수직 채널 구조체들은 상기 수직 반도체 패턴들의 외측벽들을 덮는 데이터 저장 패턴들 및 상기 수직 반도체 패턴들의 내측벽을 덮는 매립 절연 패턴들을 더 포함하고,
    상기 수직 반도체 패턴들의 상면들은 상기 데이터 저장 패턴들의 상면들 보다 높은 레벨인 3차원 반도체 메모리 장치.
  20. 기판, 상기 기판 상의 주변 회로 구조체, 및 상기 주변 회로 구조체 상에 제공되고 셀 어레이 영역 및 셀 어레이 콘택 영역을 포함하는 셀 어레이 구조체를 포함하는 3차원 반도체 메모리 장치; 및
    입출력 패드를 통하여 상기 3차원 반도체 메모리 장치와 전기적으로 연결되며, 상기 3차원 반도체 메모리 장치를 제어하는 컨트롤러를 포함하되,
    상기 셀 어레이 구조체는:
    교대로 배치된 층간 절연막들 및 도전 패턴들을 포함하는 적층 구조체, 상기 도전 패턴들은 게이트 전극들 및 상기 도전 패턴들 중 최상층인 제1 소스 도전 패턴을 포함하고;
    상기 적층 구조체 상에서 상기 제1 소스 도전 패턴의 상면과 접하고 상기 제1 소스 도전 패턴과 다른 물질을 포함하는 제2 소스 도전 패턴; 및
    상기 적층 구조체를 관통하여 상기 제2 소스 도전 패턴의 하부로 삽입되는 수직 채널 구조체들을 포함하고,
    상기 수직 채널 구조체들은 상기 제2 소스 도전 패턴과 연결되는 수직 반도체 패턴들을 포함하는 전자 시스템.
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