CN116056461A - 三维半导体存储器件以及包括其的电子系统 - Google Patents

Abstract

本发明公开了一种三维半导体存储器件和包括该三维半导体存储器件的电子系统。该三维半导体存储器件包括基板和在基板上的堆叠结构。该堆叠结构包括：在第一方向上延伸并在与第一方向交叉的第二方向上排列的第一块以及在第一块之间的第二块；分隔结构，在第一方向上延伸并在第二方向上布置在第一块之间以及在第一块和第二块之间；穿透第一块并接触基板的垂直沟道结构；以及穿透第二块和基板的贯穿通路结构。每个第一块在第二方向上的宽度等于第二块在第二方向上的宽度。

Description

三维半导体存储器件以及包括其的电子系统

技术领域

本公开涉及三维半导体存储器件和具有该三维半导体存储器件的电子系统，具体地，涉及包括垂直沟道结构的非易失性三维半导体存储器件、制造该非易失性三维半导体存储器件的方法以及包括该非易失性三维半导体存储器件的电子系统。

背景技术

对于电子系统中的数据存储，可能需要能够存储大量数据的半导体器件。为了满足消费者对高数据存储容量、优良性能和低成本的需求，可能需要半导体器件的更高集成。在二维或平面半导体器件的情况下，由于它们的集成很大程度上由单位存储单元占据的面积决定，所以集成可能大大地受精细图案形成技术的水平影响。然而，可能需要昂贵的工艺设备来增大图案的精细度，并可能对增大二维或平面半导体器件的集成设定了实际限制。因此，已经提出了包括三维排列的存储单元的三维半导体存储器件。

发明内容

本发明构思的一实施方式提供了一种具有改善的电特性和可靠性的三维半导体存储器件以及一种能够简化制造三维半导体存储器件的工艺的方法。

本发明构思的一实施方式提供了一种包括该三维半导体存储器件的电子系统。

根据本发明构思的一实施方式，一种三维半导体存储器件可以包括：基板；在基板上的堆叠结构，其中该堆叠结构包括在第一方向上延伸并在与第一方向交叉的第二方向上排列的第一块以及提供在第一块之间的第二块；分隔结构，在第一方向上延伸并在第二方向上布置在第一块之间以及在第一块和第二块之间；垂直沟道结构，穿透第一块并接触基板；以及穿透第二块和基板的贯穿通路结构。每个第一块在第二方向上的宽度可以等于第二块在第二方向上的宽度。

根据本发明构思的一实施方式，一种三维半导体存储器件可以包括：第一基板；包括在第一基板上的外围电路晶体管的外围电路结构；在外围电路结构上的第二基板；在第二基板上的堆叠结构，该堆叠结构包括在第一方向上延伸并在与第一方向交叉的第二方向上排列的第一块以及在第一块之间的第二块；第一分隔结构，在第一方向上延伸并在第二方向上布置在第一块之间以及在第一块和第二块之间；第二分隔结构，在第一方向上贯穿每个第一块的内部；垂直沟道结构，在穿透第一块的垂直沟道孔中并接触第二基板；贯穿通路结构，穿透第二块和第二基板并电连接到外围电路晶体管中的相应外围电路晶体管；在贯穿通路结构周围延伸的贯穿通路间隔物；以及电连接到垂直沟道结构和贯穿通路结构的位线。堆叠结构中的第一分隔结构可以在第二方向上具有均匀的节距，第二块可以在第二方向上与第二分隔结构间隔开。

根据本发明构思的一实施方式，一种电子系统可以包括三维半导体存储器件以及电连接到三维半导体存储器件并配置为控制三维半导体存储器件的控制器。该三维半导体存储器件可以包括：基板；在基板上的堆叠结构，该堆叠结构包括在第一方向上延伸并在与第一方向交叉的第二方向上排列的第一块以及在第一块之间的第二块；分隔结构，在第一方向上延伸并在第二方向上布置在第一块之间以及在第一块和第二块之间；穿透第一块并接触基板的垂直沟道结构；穿透第二块和基板的贯穿通路结构；以及在堆叠结构上的输入/输出焊盘。控制器可以通过输入/输出焊盘电连接到三维半导体存储器件，并且每个第一块在第二方向上的宽度可以等于第二块在第二方向上的宽度。

附图说明

图1是示出根据本发明构思的一实施方式的包括三维半导体存储器件的电子系统的示意图。

图2是示意性示出包括根据本发明构思的一实施方式的三维半导体存储器件的电子系统的透视图。

图3和图4是分别沿着图2的线I-I'和II-II'截取的剖视图，以示出包括根据本发明构思的一实施方式的三维半导体存储器件的半导体封装。

图5A和图5B是示出根据本发明构思的一实施方式的三维半导体存储器件的平面图。

图6是示出根据本发明构思的一实施方式的三维半导体存储器件的一部分(例如图5A的A)的放大平面图。

图7A和图7B是分别沿着图6的线I-I'截取的剖视图，以示出根据本发明构思的一实施方式的三维半导体存储器件。

图8是示出根据本发明构思的一实施方式的三维半导体存储器件的一部分(例如图7A或图7B的B)的放大剖视图。

图9是示出根据本发明构思的一实施方式的三维半导体存储器件的平面图。

图10、图11、图12、图13和图14是分别沿着图6的线I-I'截取的剖视图，以示出根据本发明构思的一实施方式的制造三维半导体存储器件的方法。

图15是示出包括根据本发明构思的一实施方式的三维半导体存储器件的电子系统的示意图。

图16是示出包括根据本发明构思的一实施方式的三维半导体存储器件的半导体封装的剖视图。

具体实施方式

现在将参照附图更全面地描述本发明构思的示例实施方式，在附图中示出示例实施方式。

图1是示出根据本发明构思的一实施方式的包括三维半导体存储器件的电子系统的示意图。

参照图1，电子系统1000可以包括三维半导体存储器件1100和电连接到三维半导体存储器件1100的控制器1200。电子系统1000可以是包括一个或更多个三维半导体存储器件1100的存储器装置或者包括这样的存储器装置的电子设备。例如，电子系统1000可以是在其中提供至少一个三维半导体存储器件1100的固态驱动器(SSD)装置、通用串行总线(USB)、计算系统、医疗系统或通信系统。

三维半导体存储器件1100可以是非易失性存储器件(例如，下面将描述的三维NAND闪存器件)。三维半导体存储器件1100可以包括第一区域1100F和在第一区域1100F上的第二区域1100S。术语第一、第二、第三等可以在这里仅用于将一个元件、层或区域与另一个元件、层或区域区别开。在一实施方式中，第一区域1100F可以设置在第二区域1100S旁边。第一区域1100F可以是外围电路区域，其包括解码器电路1110、页缓冲器1120和逻辑电路1130。第二区域1100S可以是存储单元区域，其包括位线BL、公共源极线CSL、字线WL、第一线LL1和LL2、第二线UL1和UL2以及在位线BL和公共源极线CSL之间的存储单元串CSTR。

在第二区域1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的第一晶体管LT1和LT2、与位线BL相邻的第二晶体管UT1和UT2以及设置在第一晶体管LT1和LT2与第二晶体管UT1和UT2之间的多个存储单元晶体管MCT。根据实施方式，第一晶体管LT1和LT2的数量以及第二晶体管UT1和UT2的数量可以各种各样地改变。

在一实施方式中，第一晶体管LT1和LT2可以包括接地选择晶体管，第二晶体管UT1和UT2可以包括串选择晶体管。第一线LL1和LL2可以分别用作第一晶体管LT1和LT2的栅电极。字线WL可以用作存储单元晶体管MCT的栅电极。第二线UL1和UL2可以分别用作第二晶体管UT1和UT2的栅电极。

在一实施方式中，第一晶体管LT1和LT2可以包括串联连接的第一擦除控制晶体管LT1和接地选择晶体管LT2。第二晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和第二擦除控制晶体管UT2。第一擦除控制晶体管LT1和第二擦除控制晶体管UT2中的至少一个可以用于使用栅极诱导漏极泄漏(GIDL)现象擦除存储在存储单元晶体管MCT中的数据的擦除操作。

公共源极线CSL、第一线LL1和LL2、字线WL以及第二线UL1和UL2可以通过从第一区域1100F延伸到第二区域1100S的第一互连线1115电连接到解码器电路1110。位线BL可以通过从第一区域1100F延伸到第二区域1100S的第二互连线1125电连接到页缓冲器1120。

在第一区域1100F中，解码器电路1110和页缓冲器1120可以配置为执行控制操作，该控制操作对选自存储单元晶体管MCT中的至少一个存储单元晶体管执行。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。三维半导体存储器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一区域1100F延伸到第二区域1100S的输入/输出互连线1135电连接到逻辑电路1130。

控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。例如，电子系统1000可以包括多个三维半导体存储器件1100，在这种情况下，控制器1200可以控制所述多个三维半导体存储器件1100。

处理器1210可以控制包括控制器1200的电子系统1000的整体操作。基于特定的固件，处理器1210可以执行控制NAND控制器1220和访问三维半导体存储器件1100的操作。NAND控制器1220可以包括NAND接口1221，其用于与三维半导体存储器件1100通信。NAND接口1221可以用于发送和接收用于控制三维半导体存储器件1100的控制命令、将被写入三维半导体存储器件1100的存储单元晶体管MCT的数据或从其读取的数据等等。主机接口1230可以配置为允许在电子系统1000和外部主机之间的通信。在一些实施方式中，如果通过主机接口1230从外部主机提供控制命令，则处理器1210可以控制三维半导体存储器件1100。

图2是示意性示出包括根据本发明构思的一实施方式的三维半导体存储器件的电子系统的透视图。

参照图2，电子系统2000可以包括主基板2001以及安装在主基板2001上的控制器2002、至少一个半导体封装2003和DRAM 2004。半导体封装2003和DRAM 2004可以通过提供在主基板2001中的互连图案2005连接到控制器2002并彼此连接。

主基板2001可以包括连接器2006，连接器2006包括配置为联接到外部主机的多个引脚。在连接器2006中，引脚的数量和布置可以根据在电子系统2000和外部主机之间的通信接口而改变。在一实施方式中，电子系统2000可以根据一个或更多个接口(诸如通用串行总线(USB)、快速外围组件互连(PCI-Express)、串行高级技术附件(SATA)、通用闪存(UFS)M-PHY等)而与外部主机通信。在一实施方式中，电子系统2000可以由通过连接器2006从外部主机供应的电力驱动。电子系统2000可以进一步包括电力管理集成电路(PMIC)，其用于将从外部主机提供的电力分别地供应到控制器2002和半导体封装2003。

控制器2002可以配置为控制对半导体封装2003的写入或读取操作，并提高电子系统2000的操作速度。

DRAM 2004可以是缓冲存储器，其配置为减轻由用作数据存储装置的半导体封装2003与外部主机之间的速度差异引起的技术困难，或以其它方式解决该速度差异。在一实施方式中，电子系统2000中的DRAM 2004可以用作高速缓冲存储器，并可以用作存储空间，该存储空间用于在对半导体封装2003的控制操作期间临时存储数据。在电子系统2000包括DRAM 2004的情况下，除了用于控制半导体封装2003的NAND控制器之外，控制器2002可以进一步包括用于控制DRAM 2004的DRAM控制器。

半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每个可以包括封装基板2100、在封装基板2100上的半导体芯片2200、分别设置在半导体芯片2200的底表面上的粘合层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400、以及设置在封装基板2100上以覆盖半导体芯片2200和连接结构2400的模制层2500。

封装基板2100可以是包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。每个输入/输出焊盘2210可以对应于图1的输入/输出焊盘1101。每个半导体芯片2200可以包括栅极堆叠结构3210和垂直沟道结构3220。每个半导体芯片2200可以包括三维半导体存储器件，这将在下面描述。

在一实施方式中，连接结构2400可以是将输入/输出焊盘2210电连接到封装上焊盘2130的接合引线。在第一半导体封装2003a和第二半导体封装2003b的每个中，半导体芯片2200可以以接合引线方式彼此电连接，并可以电连接到封装基板2100的封装上焊盘2130。在一实施方式中，第一半导体封装2003a和第二半导体封装2003b中的每个中的半导体芯片2200可以代替以接合引线方式提供的连接结构2400而通过贯穿硅通路(TSV)彼此电连接，或者可以除了以接合引线方式提供的连接结构2400之外还通过贯穿硅通路(TSV)彼此电连接。

在一实施方式中，控制器2002和半导体芯片2200可以被包括在单个封装中。例如，控制器2002和半导体芯片2200可以安装在独立于主基板2001制备的中介基板上，并可以通过提供在中介基板中的互连线而彼此连接。

图3和图4是分别沿着图2的线I-I'和II-II'截取的剖视图，以示出包括根据本发明构思的一实施方式的三维半导体存储器件的半导体封装。

参照图3和图4，半导体封装2003可以包括封装基板2100、在封装基板2100上的多个半导体芯片以及覆盖封装基板2100和半导体芯片的模制层2500。

封装基板2100可以包括封装基板主体部分2120、设置在封装基板主体部分2120的顶表面上的封装上焊盘2130、设置在封装基板主体部分2120的底表面上或通过封装基板主体部分2120的底表面暴露的下焊盘2125、以及提供在封装基板主体部分2120中以将封装上焊盘2130电连接到下焊盘2125的内部线路2135。封装上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部分2800连接到图2的电子系统2000的主基板2001的互连图案2005。

每个半导体芯片2200可以包括半导体基板3010以及依次堆叠在半导体基板3010上的第一结构3100和第二结构3200。第一结构3100可以包括在其中提供外围线3110的外围电路区域。第二结构3200可以包括公共源极线3205、在公共源极线3205上的栅极堆叠结构3210、穿透栅极堆叠结构3210的垂直沟道结构3220和分隔结构3230、电连接到垂直沟道结构3220的位线3240、电连接到栅极堆叠结构3210的字线(例如图1的WL)的栅极互连线3235、以及导电线3250。每条栅极互连线3235可以电连接到字线WL中的相应字线WL。栅极互连线3235中的至少一条可以电连接到公共源极线3205。

每个半导体芯片2200可以包括穿透线3245，穿透线3245电连接到第一结构3100的外围线3110并延伸到第二结构3200中。穿透线3245可以被提供为穿透栅极堆叠结构3210，并且在一实施方式中，穿透线3245可以进一步设置在栅极堆叠结构3210的外侧。每个半导体芯片2200可以进一步包括延伸到第二结构3200中并电连接到第一结构3100的外围线3110的输入/输出互连线3265以及电连接到输入/输出互连线3265的输入/输出焊盘2210。

图5A和图5B是示出根据本发明构思的一实施方式的三维半导体存储器件的平面图。图6是示出根据本发明构思的一实施方式的三维半导体存储器件的一部分(例如图5A的A)的放大平面图。图7A和图7B是分别沿着图6的线I-I'截取的剖视图，以示出根据本发明构思的一实施方式的三维半导体存储器件。

参照图5A、图5B、图6和图7A，可以提供包括第一区域R1和第二区域R2的第一基板10。第一基板10可以在从第一区域R1朝向第二区域R2取向的第一方向D1上和在不平行于第一方向D1的第二方向D2上延伸。第一基板10的顶表面可以垂直于第三方向D3，第三方向D3不平行于第一方向D1和第二方向D2。例如，第一方向D1、第二方向D2和第三方向D3可以彼此正交。

第二区域R2可以沿第一方向D1从第一区域R1延伸。第一区域R1可以是在其中提供参照图3和图4描述的垂直沟道结构3220、分隔结构3230和位线3240的区域。第二区域R2可以是在其中提供包括将在下面描述的焊盘部分ELp的阶梯结构的区域。

在一实施方式中，第一基板10可以是硅基板、硅锗基板、锗基板、或包括单晶硅基板和从其生长的单晶外延层的结构。可以在第一基板10中提供器件隔离层11。器件隔离层11可以限定第一基板10的有源区。器件隔离层11可以由例如硅氧化物形成或者包括例如硅氧化物。

外围电路结构PS可以提供在第一基板10上。外围电路结构PS可以包括在第一基板10的有源区上的外围电路晶体管PTR、外围电路接触插塞31、通过外围电路接触插塞31电连接到外围电路晶体管PTR的外围电路线33以及围绕它们的第一绝缘层30。外围电路结构PS可以对应于图1的第一区域1100F，外围电路线33可以对应于图3和图4的外围线3110。

外围电路晶体管PTR、外围电路接触插塞31和外围电路线33可以构成外围电路。例如，外围电路晶体管PTR可以构成图1的解码器电路1110、页缓冲器1120和逻辑电路1130。更具体地，每个外围电路晶体管PTR可以包括外围栅极绝缘层21、外围栅电极23、外围覆盖图案25、外围栅极间隔物27和外围源极/漏极区29。

外围栅极绝缘层21可以提供在外围栅电极23和第一基板10之间。外围覆盖图案25可以提供在外围栅电极23上。外围栅极间隔物27可以覆盖外围栅极绝缘层21的侧表面、外围栅电极23的侧表面和外围覆盖图案25的侧表面。外围源极/漏极区29可以提供在第一基板10的位于外围栅电极23的两侧的部分中。

外围电路线33可以通过外围电路接触插塞31电连接到外围电路晶体管PTR。每个外围电路晶体管PTR可以是NMOS晶体管或PMOS晶体管，并且在一实施方式中，可以是全环绕栅极型晶体管。在一实施方式中，随着距第一基板10的距离增大，外围电路接触插塞31的宽度可以增大。外围电路接触插塞31和外围电路线33可以由导电(例如金属)材料中的至少一种形成，或者包括导电(例如金属)材料中的至少一种。

第一绝缘层30可以提供在第一基板10的顶表面上。第一绝缘层30可以提供在第一基板10上以覆盖外围电路晶体管PTR、外围电路接触插塞31和外围电路线33。第一绝缘层30可以是包括多个绝缘层的多层结构。例如，第一绝缘层30可以由硅氧化物、硅氮化物、硅氮氧化物和低k电介质材料中的至少一种形成，或包括硅氧化物、硅氮化物、硅氮氧化物和低k电介质材料中的至少一种。

单元阵列结构CS，其包括第二基板100、堆叠结构ST、第一分隔结构SS1和第二分隔结构SS2、垂直沟道结构VS和贯穿通路结构TV，可以提供在外围电路结构PS上。在下文，将更详细地描述单元阵列结构CS。

第二基板100可以在第一区域R1和第二区域R2上提供在第一绝缘层30上。第二基板100可以在第一方向D1和第二方向D2上延伸。第二基板100可以是包括半导体材料的半导体基板。第二基板100可以由硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)和铝镓砷(AlGaAs)中的至少一种形成，或包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)和铝镓砷(AlGaAs)中的至少一种。

堆叠结构ST可以提供在第二基板100上。堆叠结构ST可以从第一区域R1朝向第二区域R2或者在第一方向D1上延伸。堆叠结构ST可以对应于图3和图4的栅极堆叠结构3210。

堆叠结构ST可以包括提供在第二基板100上并在第一方向D1上延伸的第一块BLK1以及提供在第二基板100上并插置在一对第一块BLK1之间的第二块BLK2。第一块BLK1可以包括如这里在平面图中描述的多组的垂直沟道结构VS。第二块BLK2可以没有垂直沟道结构VS。图5A示出包括四个第一块BLK1和插置在它们中的两个之间的一个第二块BLK2的示例，但是本发明构思不限于该示例。例如，图5A所示的结构可以在堆叠结构ST中重复。

第一块BLK1可以在第二方向D2上排列并可以在第二方向D2上彼此间隔开且第一分隔结构SS1或第二块BLK2插置在它们之间。下面将描述的垂直沟道结构VS可以提供在每个第一块BLK1中，下面将描述的贯穿通路结构TV可以提供在第二块BLK2中。与第一块BLK1相邻的第二块BLK2可以通过插置在其间的第一分隔结构SS1而在第二方向D2上与垂直沟道结构VS间隔开，并且与第二块BLK2相邻的每个第一块BLK1可以通过插置在其间的第一分隔结构SS1而在第二方向D2上与贯穿通路结构TV间隔开。

每个第一块BLK1在第二方向D2上的第一宽度W1可以基本上等于第二块BLK2在第二方向D2上的第二宽度W2。例如，第一宽度W1和第二宽度W2中的每个可以在从约2000nm至3000nm的范围内。更具体地，第一宽度W1和第二宽度W2中的每个可以在从约2500nm至2800nm的范围内。

当在平面图中观看时，第一分隔结构SS1可以提供在第一沟槽TR1中，第一沟槽TR1形成在第一块BLK1之间以及在第一块BLK1和第二块BLK2之间并在第一方向D1上延伸。第一分隔结构SS1可以从第一区域R1延伸到第二区域R2。在堆叠结构ST中，第一分隔结构SS1的节距P可以是基本上均匀的。

参照图6，第二分隔结构SS2可以提供在第二沟槽TR2中，第二沟槽TR2形成为在第一方向D1上穿过每个第一块BLK1的内部。例如，每个第二分隔结构SS2可以在第三方向D3上(例如在垂直方向上)与垂直沟道结构VS中的一些重叠。

第二分隔结构SS2可以提供在第一区域R1内并可以在第一方向D1上延伸。例如，第二分隔结构SS2可以不提供在第二区域R2中。换言之，每个第二分隔结构SS2在第一方向D1上的长度可以小于每个第一分隔结构SS1在第一方向D1上的长度。每个第二分隔结构SS2在第二方向D2上的宽度可以小于每个第一分隔结构SS1在第二方向D2上的宽度。第二分隔结构SS2可以在第二方向D2上与第二块BLK2间隔开。第二块BLK2可以没有第二分隔结构SS2。

第一分隔结构SS1和第二分隔结构SS2中的每个可由单个绝缘层组成，或可以包括多个绝缘层。第一分隔结构SS1和第二分隔结构SS2可以由硅氧化物、硅氮化物、硅氮氧化物和低k电介质材料中的至少一种形成，或者包括硅氧化物、硅氮化物、硅氮氧化物和低k电介质材料中的至少一种。

当在图7A的剖视图中观看时，堆叠结构ST或第一块BLK1和第二块BLK2中的每个可以包括交替且重复地堆叠的层间电介质层ILDa和ILDb以及栅电极ELa和ELb。栅电极ELa和ELb可以对应于图1的字线WL、第一线LL1和LL2以及第二线UL1和UL2。

更具体地，堆叠结构ST可以包括在第二基板100上的第一堆叠结构STa和在第一堆叠结构STa上的第二堆叠结构STb。第一堆叠结构STa可以包括交替且重复地堆叠的第一层间电介质层ILDa和第一栅电极ELa，第二堆叠结构STb可以包括交替且重复地堆叠的第二层间电介质层ILDb和第二栅电极ELb。

随着距第二基板100的高度(即在第三方向D3上)增大，第一栅电极ELa和第二栅电极ELb中的每个在第一方向D1上的长度可以减小。也就是，第一栅电极ELa和第二栅电极ELb中的每个在第一方向D1上的长度可以大于在其上的另一栅电极在第一方向D1上的长度。第一堆叠结构STa的第一栅电极ELa中的最下面的第一栅电极可以具有在第一方向D1上的最大长度，第二堆叠结构STb的第二栅电极ELb中的最上面的第二栅电极可以具有在第一方向D1上的最小长度。

参照图6和图7A，第一栅电极ELa和第二栅电极ELb可以在第二区域R2上具有焊盘部分ELp。第一栅电极ELa和第二栅电极ELb的焊盘部分ELp可以设置于在水平方向和垂直方向上彼此不同的位置。焊盘部分ELp可以在第一方向D1上形成阶梯结构。

由于阶梯结构，第一堆叠结构STa和第二堆叠结构STb中的每个可以具有随着距垂直沟道结构VS的距离增大而减小的厚度，并且当在平面图中观看时，第一栅电极ELa和第二栅电极ELb的侧表面可以在第一方向D1上彼此间隔开基本上恒定的距离。

第一栅电极ELa和第二栅电极ELb可以由例如掺杂的半导体材料(例如掺杂的硅等)、金属材料(例如钨、铜、铝等)、导电的金属氮化物(例如钛氮化物、钽氮化物等)和过渡金属(例如钛、钽等)中的至少一种形成，或者包括例如掺杂的半导体材料(例如掺杂的硅等)、金属材料(例如钨、铜、铝等)、导电的金属氮化物(例如钛氮化物、钽氮化物等)和过渡金属(例如钛、钽等)中的至少一种。

第一层间电介质层ILDa和第二层间电介质层ILDb可以提供在第一栅电极ELa和第二栅电极ELb之间。类似于第一栅电极ELa和第二栅电极ELb，随着距第二基板100的高度增大，第一层间电介质层ILDa和第二层间电介质层ILDb在第一方向D1上的长度可以减小。

第二层间电介质层ILDb中的最下面的第二层间电介质层可以与第一层间电介质层ILDa中的最上面的第一层间电介质层接触。在一实施方式中，第一层间电介质层ILDa和第二层间电介质层ILDb中的每个的厚度可以小于第一栅电极ELa和第二栅电极ELb中的每个的厚度。在本说明书中，元件的厚度可以意指该元件的在第三方向D3上测量的长度。第一层间电介质层ILDa中的最下面的第一层间电介质层的厚度可以小于层间电介质层ILDa和ILDb中的其余层间电介质层的厚度。第二层间电介质层ILDb中的最上面的第二层间电介质层的厚度可以大于层间电介质层ILDa和ILDb中的其余层间电介质层的厚度。然而，本发明构思不限于该示例，第一层间电介质层ILDa和第二层间电介质层ILDb的厚度可以根据每个半导体器件所需的技术特性而各种各样地改变。

第一层间电介质层ILDa和第二层间电介质层ILDb可以由硅氧化物、硅氮化物、硅氮氧化物和低k电介质材料中的至少一种形成，或者包括硅氧化物、硅氮化物、硅氮氧化物和低k电介质材料中的至少一种。例如，第一层间电介质层ILDa和第二层间电介质层ILDb可以由高密度等离子体(HDP)氧化物和原硅酸四乙酯(TEOS)中的至少一种形成，或者包括高密度等离子体(HDP)氧化物和原硅酸四乙酯(TEOS)中的至少一种。

源极结构SC可以提供在第二基板100和堆叠结构ST之间。第二基板100和源极结构SC可以对应于图1的公共源极线CSL和图3和图4的公共源极线3205。

源极结构SC可以平行于堆叠结构ST的第一栅电极ELa和第二栅电极ELb延伸，或者在第一方向D1和第二方向D2上延伸。源极结构SC可以包括依次堆叠的第一源极导电图案SCP1和第二源极导电图案SCP2。第二源极导电图案SCP2可以提供在第一源极导电图案SCP1与第一层间电介质层ILDa中的最下面的第一层间电介质层之间。第一源极导电图案SCP1和第二源极导电图案SCP2中的每个可以由掺杂的半导体材料形成或者包括掺杂的半导体材料。例如，第一源极导电图案SCP1的杂质浓度可以高于第二源极导电图案SCP2的杂质浓度。

多个垂直沟道结构VS可以在第一区域R1上提供为穿透堆叠结构ST的第一块BLK1和源极结构SC并与第二基板100接触。垂直沟道结构VS可以被提供为穿透第二基板100的至少一部分，并且每个垂直沟道结构VS的底表面可以位于比第二基板100的顶表面和源极结构SC的底表面低的水平处。如在这里使用的，元件或层的“水平”可以相对于基板，例如相对于垂直方向D3。

当在平面图中观看时，垂直沟道结构VS可以布置为在第一方向D1或第二方向D2上形成Z字形形状。垂直沟道结构VS可以不提供在第二区域R2上和在第二块BLK2中。垂直沟道结构VS可以对应于图2至图4的垂直沟道结构3220。垂直沟道结构VS可以对应于图1的第一晶体管LT1和LT2、存储单元晶体管MCT和第二晶体管UT1和UT2的沟道区。

垂直沟道结构VS可以提供在垂直沟道孔CH中，垂直沟道孔CH形成为穿透堆叠结构ST。每个垂直沟道结构VS可以包括：第一垂直沟道结构VSa，其提供在穿透第一堆叠结构STa的每个第一垂直沟道孔CHa中；和第二垂直沟道结构VSb，其提供在穿透第二堆叠结构STb的每个第二垂直沟道孔CHb中。第一垂直沟道结构VSa可以在第三方向D3上连接到第二垂直沟道结构VSb。

在一实施方式中，随着在第三方向D3上的高度增大，第一垂直沟道结构VSa和第二垂直沟道结构VSb中的每个的宽度可以增大。例如，第一垂直沟道结构VSa的最上宽度可以大于第二垂直沟道结构VSb的最下宽度。换句话说，每个垂直沟道结构VS的侧表面可以在第一垂直沟道结构VSa和第二垂直沟道结构VSb之间的边界附近具有阶梯形状。然而，本发明构思不限于该示例，每个垂直沟道结构VS的侧表面可以具有位于不同水平处的三个或更多个阶梯部分，或者可以是没有阶梯部分的平坦形状，不同于附图中示出的。

每个垂直沟道结构VS可以包括：数据存储图案DSP，与堆叠结构ST相邻或覆盖每个垂直沟道孔CH的内侧表面；垂直半导体图案VSP，其提供为共形地覆盖数据存储图案DSP的内侧表面；间隙填充绝缘图案VI，其被提供为填充由垂直半导体图案VSP界定的内部空间；以及导电焊盘PAD，其提供在由间隙填充绝缘图案VI和数据存储图案DSP界定的空间中。在一实施方式中，每个垂直沟道结构VS的顶表面可以具有圆形、椭圆形或条形形状。

垂直半导体图案VSP可以提供在数据存储图案DSP和间隙填充绝缘图案VI之间。垂直半导体图案VSP可以像底部封闭的管或通心粉或中空圆筒一样地成形。在一实施方式中，垂直半导体图案VSP可以与源极结构SC的一部分接触。在一实施方式中，垂直半导体图案VSP可以由多晶硅形成或者包括多晶硅。

数据存储图案DSP可以像底部开口的管或通心粉或中空圆筒一样地成形。数据存储图案DSP可以包括依次堆叠的多个绝缘层。在一实施方式中，间隙填充绝缘图案VI可以由硅氧化物形成或者包括硅氧化物。导电焊盘PAD可以由掺杂的半导体材料和导电材料中的至少一种形成，或者包括掺杂的半导体材料和导电材料中的至少一种。

多个虚设垂直沟道结构可以在第二区域R2上提供为穿透第二绝缘层130(将在下面描述)、堆叠结构ST和源极结构SC。在一实施方式中，虚设垂直沟道结构可以被提供为穿透第一栅电极ELa和第二栅电极ELb的焊盘部分ELp。虚设垂直沟道结构可以提供在下面将描述的单元接触插塞CCP附近。虚设垂直沟道结构和垂直沟道结构VS可以被同时形成并可以具有基本上相同的结构。在一实施方式中，虚设垂直沟道结构可以进一步提供在第一区域R1上。例如，虚设垂直沟道结构可以进一步提供在第一区域R1的在该处提供第二块BLK2的部分上。在一实施方式中，虚设垂直沟道结构可以不提供在第一区域R1上。在一实施方式中，可以不提供虚设垂直沟道结构。

第二绝缘层130可以提供在第二区域R2上以覆盖堆叠结构ST的阶梯结构。第二绝缘层130可以具有基本上平坦的顶表面。第二绝缘层130的顶表面可以与堆叠结构ST的最上表面(即第二层间电介质层ILDb中的最上面的第二层间电介质层的顶表面)基本上共面。

第三绝缘层150、第四绝缘层170和第五绝缘层190可以依次形成在堆叠结构ST和第二绝缘层130上。第二至第五绝缘层130、150、170和190中的每个可以由绝缘材料(例如硅氧化物、硅氮化物、硅氮氧化物和/或低k电介质材料)中的至少一种形成，或者包括绝缘材料(例如硅氧化物、硅氮化物、硅氮氧化物和/或低k电介质材料)中的至少一种。

参照图5B，第四绝缘层170可以包括桥BR。桥BR可以在第一方向D1上彼此间隔开，使第一分隔结构SS1的提供在开口OP中的部分插置在桥BR之间。桥BR可以提供在第一块BLK1之间或者在第一块BLK1和第二块BLK2之间。桥BR可以提供在第一分隔结构SS1上并可以在第二方向D2上延伸。由于第四绝缘层170包括桥BR，所以可以防止或抑制模结构MS(例如见图10至图13)在下面将描述的三维半导体存储器件的制造方法期间坍塌。

返回参照图7A，第一分隔结构SS1可以被提供为穿透第三绝缘层150和第四绝缘层170以及堆叠结构ST。第一分隔结构SS1可以被提供为进一步穿透源极结构SC的至少一部分(例如第二源极导电图案SCP2)。在一实施方式中，第一分隔结构SS1的底表面可以与第一源极导电图案SCP1的顶表面接触。在第二区域R2上，第一分隔结构SS1可以进一步穿透第二绝缘层130。第一分隔结构SS1可以在第二方向D2上与垂直沟道结构VS和贯穿通路结构TV间隔开。

第一分隔结构SS1可以包括提供在第一沟槽TR1中的第一部分P1和提供在第一部分P1上和开口OP中的第二部分P2。第一分隔结构SS1的第一部分P1可以与第二源极导电图案SCP2的侧表面、栅电极ELa和ELb的侧表面以及层间电介质层ILDa和ILDb的侧表面接触。第一分隔结构SS1的第一部分P1的顶表面可以与第三绝缘层150的顶表面基本上共面。随着在第三方向D3上的高度增大，第一分隔结构SS1的第一部分P1在第二方向D2上的宽度可以增大。第一分隔结构SS1的第一部分P1在第二方向D2上的宽度可以小于第二部分P2在第二方向D2上的宽度。第一分隔结构SS1的第一部分P1的顶表面可以位于与第二分隔结构SS2的顶表面基本上相同的水平。第一分隔结构SS1的顶表面可以与第四绝缘层170的顶表面基本上共面。

第二分隔结构SS2可以被提供为穿透堆叠结构ST的第一块BLK1的至少一部分。第二分隔结构SS2可以提供在第二沟槽TR2中。换句话说，第二分隔结构SS2可以提供在第一区域R1中。第二分隔结构SS2可以在第二方向D2上与第二块BLK2和第一分隔结构SS1间隔开。第二分隔结构SS2的顶表面可以位于比第一分隔结构SS1的顶表面低的水平处。第二分隔结构SS2的顶表面可以位于比每个垂直沟道结构VS的顶表面高的水平处。在一实施方式中，第二分隔结构SS2的顶表面可以与第三绝缘层150的顶表面基本上共面。

单元接触插塞CCP可以在第二区域R2上提供为穿透第二至第四绝缘层130、150和170。每个单元接触插塞CCP可以进一步穿透堆叠结构ST的层间电介质层ILDa和ILDb之一并可以与栅电极ELa和ELb之一接触和电连接。单元接触插塞CCP可以提供在焊盘部分ELp上。单元接触插塞CCP可以与虚设垂直沟道结构间隔开。随着距垂直沟道结构VS的距离增大，每个单元接触插塞CCP在第三方向D3上的高度可以增大。单元接触插塞CCP可以对应于图4的栅极互连线3235。

贯穿通路结构TV可以提供在第一区域R1上以穿透第三绝缘层150和第四绝缘层170、堆叠结构ST的第二块BLK2、源极结构SC和第二基板100，这里，每个贯穿通路结构TV可以分别电连接到外围电路结构PS的外围电路晶体管PTR之一。每个贯穿通路结构TV可以被提供为进一步穿透第一绝缘层30的至少一部分并可以与外围电路结构PS的外围电路线33之一接触。贯穿通路结构TV可以在第二方向D2上与插置在第一块BLK1和第二块BLK2之间的第一分隔结构SS1间隔开。

每个贯穿通路结构TV的顶表面可以位于比每个垂直沟道结构的顶表面高的水平处。每个贯穿通路结构TV的底表面可以位于比每个第一分隔结构SS1的底表面和每个垂直沟道结构VS的底表面低的水平处。每个贯穿通路结构TV在第三方向D3上的高度可以大于每个单元接触插塞CCP在第三方向D3上的高度和每个垂直沟道结构VS在第三方向D3上的高度。在一实施方式中，贯穿通路结构TV可以对应于参照图3和图4描述的穿透线3245。

在一实施方式中，随着在第三方向D3上的高度增大，每个单元接触插塞CCP和贯穿通路结构TV的宽度可以增大。单元接触插塞CCP和贯穿通路结构TV可以由导电(例如金属)材料中的至少一种形成，或者包括导电(例如金属)材料中的至少一种。

可以提供贯穿通路间隔物TVS以围绕每个贯穿通路结构TV。贯穿通路间隔物TVS可以被提供为共形地覆盖每个贯穿通路结构TV的侧表面。每个贯穿通路结构TV可以通过插置在其间的贯穿通路间隔物TVS与栅电极ELa和ELb间隔开和电断开。贯穿通路间隔物TVS可以由硅氧化物、硅氮化物、硅氮氧化物和低k电介质材料中的至少一种形成，或者包括硅氧化物、硅氮化物、硅氮氧化物和低k电介质材料中的至少一种。

在一实施方式中，参照图7B，贯穿通路间隔物TVS可以仅局部地提供在栅电极ELa和ELb的侧表面、源极结构SC的侧表面和第二基板100的侧表面上。这里，层间电介质层ILDa和ILDb可以与贯穿通路结构TV直接接触，并且栅电极ELa和ELb可以与每个贯穿通路结构TV间隔开且贯穿通路间隔物TVS插置在它们之间。当元件或层在这里被描述为彼此“直接接触”或“直接在其上”时，不存在居间的元件或层。

位线BL和导电线CL可以提供在第五绝缘层190上，这里，位线BL可以电连接到垂直沟道结构VS和贯穿通路结构TV，导电线CL可以电连接到单元接触插塞CCP。参照图6，每个垂直沟道结构VS可以在第三方向D3上与一对位线BL重叠并可以电连接到它们中的一条。位线BL和导电线CL可以由导电材料(例如金属材料)中的至少一种形成，或者包括导电材料(例如金属材料)中的至少一种。位线BL可以对应于图1的位线BL以及图3和图4的位线3240。导电线CL可以对应于图4的导电线3250。

附加绝缘层和附加互连线可以提供在第五绝缘层190上以覆盖位线BL和导电线CL，这里，附加互连线可以提供在附加绝缘层中。

根据本发明构思的一实施方式，第二块BLK2的第二宽度W2可以等于每个第一块BLK1的第一宽度W1，在这种情况下，可以减小每个第一沟槽TR1的宽度的变化和第一分隔结构SS1的节距P的变化。因此，可以防止或抑制与第二块BLK2相邻的第一沟槽TR1的上部宽度增大，以防止或抑制模结构MS(例如见图10至图13)的下部破裂，从而使用与第二块BLK2相邻的第一块BLK1中的垂直沟道结构VS作为存储单元晶体管。换句话说，通过减少或消除堆叠结构ST的虚设区域，可以改善三维半导体存储器件的电特性和可靠性，并减小半导体芯片的尺寸。

图8是示出根据本发明构思的一实施方式的三维半导体存储器件的一部分(例如图7A或图7B的B)的放大剖视图。

图8的剖视图示出了垂直沟道结构VS之一的一部分、源极结构SC的一部分和第二基板100的一部分，并且在一实施方式中，每个垂直沟道结构VS可以包括数据存储图案DSP、垂直半导体图案VSP、间隙填充绝缘图案VI和下数据存储图案DSPr。

数据存储图案DSP可以包括依次堆叠的阻挡绝缘层BIL、电荷存储层CIL和隧穿绝缘层TIL。阻挡绝缘层BIL可以被提供为覆盖每个垂直沟道孔CH的内侧表面。隧穿绝缘层TIL可以与垂直半导体图案VSP相邻地提供。电荷存储层CIL可以插置在阻挡绝缘层BIL和隧穿绝缘层TIL之间。

阻挡绝缘层BIL、电荷存储层CIL和隧穿绝缘层TIL可以在堆叠结构ST和垂直半导体图案VSP之间在第三方向D3上延伸。在一实施方式中，由垂直半导体图案VSP与第一栅电极ELa和第二栅电极ELb之间的电压差引起的福勒-诺德海姆(FN)隧穿现象可以用于存储或改变存储在数据存储图案DSP中的数据。在一实施方式中，阻挡绝缘层BIL和隧穿绝缘层TIL可以由硅氧化物形成或包括硅氧化物，电荷存储层CIL可以由硅氮化物或硅氮氧化物形成，或者包括硅氮化物或硅氮氧化物。

源极结构SC的第一源极导电图案SCP1可以与垂直半导体图案VSP接触，第二源极导电图案SCP2可以与垂直半导体图案VSP间隔开且数据存储图案DSP插置在其间。第一源极导电图案SCP1可以与间隙填充绝缘图案VI间隔开且垂直半导体图案VSP插置在其间。

更具体地，第一源极导电图案SCP1可以包括突出部分SCP1bt，其位于比第二源极导电图案SCP2的底表面SCP2b高或比第一源极导电图案SCP1的底表面SCP1b低的水平处。然而，突出部分SCP1bt可以位于比第二源极导电图案SCP2的顶表面SCP2a低的水平处。突出部分SCP1bt的与数据存储图案DSP或下数据存储图案DSPr接触的表面可以具有弯曲的形状。

图9是示出根据本发明构思的一实施方式的三维半导体存储器件的平面图。在下面的描述中，为了简明起见，之前参照以上附图描述的元件可以用相同的参考数字来标识，而不重复其重叠的描述。

参照图9，堆叠结构ST可以提供在第二基板100上，并可以包括在第一方向D1上延伸的第一块BLK1和插置在一对第一块BLK1之间的第二块BLK2。换句话说，第二块BLK2可以连续排列。图9示出包括四个第一块BLK1和插置在第一块BLK1中的两个之间的两个第二块BLK2的示例，但是本发明构思不限于该示例。例如，图9所示的结构可以在堆叠结构ST中重复。

当在平面图中观看时，第一分隔结构SS1可以分别提供在第一沟槽TR1中，第一沟槽TR1形成在第一块BLK1之间、在第二块BLK2之间以及在第一块BLK1和第二块BLK2之间并在第一方向D1上延伸。第二块BLK2可以通过插置在其间的第一分隔结构SS1之一而在第二方向D2上彼此间隔开。堆叠结构ST中的第一分隔结构SS1的节距P可以是基本上均匀的。每个第一块BLK1在第二方向D2上的第一宽度W1可以基本上等于每个第二块BLK2在第二方向D2上的第二宽度W2。

图10、图11、图12、图13和图14是分别沿着图6的线I-I'截取的剖视图，以示出根据本发明构思的一实施方式的制造三维半导体存储器件的方法。

在下文，将参照图10至图14更详细地描述根据本发明构思的一实施方式的制造三维半导体存储器件的方法。

参照图10，可以提供包括第一区域R1和第二区域R2的第一基板10。可以在第一基板10中形成器件隔离层11以限定有源区。器件隔离层11的形成可以包括在第一基板10的上部中形成沟槽以及用硅氧化物层填充该沟槽。

可以在由器件隔离层11限定的有源区上形成外围电路晶体管PTR。外围电路接触插塞31和外围电路线33可以在第一基板10上形成并可以连接到外围电路晶体管PTR的外围源极/漏极区29。可以形成第一绝缘层30以覆盖外围电路晶体管PTR、外围电路接触插塞31和外围电路线33。

可以在第一绝缘层30上依次形成第二基板100、下牺牲层101和下半导体层103。在一实施方式中，下牺牲层101可以由硅氮化物形成或者包括硅氮化物。在另一实施方式中，下牺牲层101可以通过依次堆叠多个绝缘层(例如多个氧化物层和在其间的氮化物层)形成。下半导体层103可以由与第二基板100相同的材料形成或者包括与第二基板100相同的材料。

可以在下半导体层103上形成模结构MS。模结构MS的形成可以包括在下半导体层103上形成第一模结构MSa和在第一模结构MSa上形成第二模结构MSb。

第一模结构MSa的形成可以包括在下半导体层103上交替且重复地堆叠第一层间电介质层ILDa和第一牺牲层SLa以及对第一层间电介质层ILDa和第一牺牲层SLa执行修整工艺。

修整工艺可以包括：形成掩模图案以覆盖第一层间电介质层ILDa中的最上面的第一层间电介质层的顶表面；使用该掩模图案作为蚀刻掩模来图案化第一层间电介质层ILDa和第一牺牲层SLa中的一些；减小掩模图案的面积；以及使用减小的掩模图案作为蚀刻掩模来图案化其它的第一层间电介质层ILDa和第一牺牲层SLa。减小掩模图案的面积的步骤和图案化步骤可以交替地重复。作为修整工艺的结果，第一模结构MSa可以具有阶梯结构。

第二模结构MSb的形成可以包括在第一模结构MSa上交替且重复地堆叠第二层间电介质层ILDb和第二牺牲层SLb以及对第二层间电介质层ILDb和第二牺牲层SLb执行修整工艺。作为修整工艺的结果，第二模结构MSb可以具有阶梯结构。

第一牺牲层SLa和第二牺牲层SLb可以由不同于第一层间电介质层ILDa和第二层间电介质层ILDb的绝缘材料形成，或者包括不同于第一层间电介质层ILDa和第二层间电介质层ILDb的绝缘材料。第一牺牲层SLa和第二牺牲层SLb可以由相对于第一层间电介质层ILDa和第二层间电介质层ILDb具有蚀刻选择性的材料形成，或者包括相对于第一层间电介质层ILDa和第二层间电介质层ILDb具有蚀刻选择性的材料。例如，第一牺牲层SLa和第二牺牲层SLb可以由硅氮化物形成或包括硅氮化物，第一层间电介质层ILDa和第二层间电介质层ILDb可以由硅氧化物形成或包括硅氧化物。第一牺牲层SLa和第二牺牲层SLb可以形成为具有基本上相同的厚度，并且第一层间电介质层ILDa和第二层间电介质层ILDb可以根据它们的垂直位置而具有至少两种不同的厚度。

在形成第一模结构MSa和第二模结构MSb之后，可以形成第二绝缘层130以覆盖第一模结构MSa和第二模结构MSb的阶梯结构。第二绝缘层130的顶表面可以与模结构MS的顶表面(即第二模结构MSb的顶表面)基本上共面。在下面的描述中,“两个元件彼此共面”的表述可以意指可对所述元件执行平坦化工艺。可以使用例如化学机械抛光(CMP)工艺或回蚀刻工艺来执行平坦化工艺。

可以在垂直沟道孔CH中形成垂直沟道结构VS，其中垂直沟道孔CH形成为穿透模结构MS、下半导体层103和下牺牲层101。垂直沟道结构VS的形成可以包括：在形成第一模结构MSa之后形成第一垂直沟道孔CHa以穿透第一模结构MSa、下半导体层103和下牺牲层101；在第一模结构MSa上形成第二模结构MSb之后形成第二垂直沟道孔CHb以穿透第二模结构MSb并且连接到第一垂直沟道孔CHa；以及形成数据存储图案DSP、垂直半导体图案VSP、间隙填充绝缘图案VI和导电焊盘PAD以填充第一垂直沟道孔CHa和第二垂直沟道孔CHb。

参照图11，在模结构MS和垂直沟道结构VS的形成之后，可以形成第三绝缘层150以覆盖模结构MS的顶表面和垂直沟道结构VS的顶表面。

可以在第一块BLK1之间以及在第一块BLK1和第二块BLK2之间形成第一沟槽TR1以穿透第三绝缘层150、模结构MS和下半导体层103并在第一方向D1上延伸。可以在每个第一块BLK1中形成第二沟槽TR2以穿透模结构MS的一部分和第三绝缘层150并在第一方向D1上延伸。下牺牲层101的一部分可以通过每个第一沟槽TR1暴露到外部。

参照图12，可以形成牺牲多晶硅层SP以填充每个第一沟槽TR1的内部空间。牺牲多晶硅层SP的顶表面可以与第三绝缘层150的顶表面基本上共面。这里，每个第二沟槽TR2的内部空间可以填充有硅氧化物。填充每个第二沟槽TR2的内部空间的硅氧化物可以被称为第二分隔结构SS2。

可以形成第四绝缘层170以覆盖第三绝缘层150的顶表面。此后，可以通过图案化第四绝缘层170在每个第一沟槽TR1的部分上形成开口OP。开口OP可以分别连接到第一沟槽TR1。开口OP可以不形成在第二沟槽TR2上。

参照图13，可以去除由开口OP暴露的牺牲多晶硅层SP。此后，可以选择性地去除由第一沟槽TR1暴露的牺牲层101、SLa和SLb。牺牲层101、SLa和SLb的选择性去除可以通过使用蚀刻溶液的湿法蚀刻工艺执行。第一层间电介质层ILDa和第二层间电介质层ILDb可以不被牺牲层101、SLa和SLb的选择性去除工艺去除。

通过在选择性去除工艺期间去除下牺牲层101形成的空间可以被定义为第一间隙区域GR1，通过在选择性去除工艺期间去除第一牺牲层SLa和第二牺牲层SLb形成的空间可以被定义为第二间隙区域GR2。第一间隙区域GR1和第二间隙区域GR2可以形成为部分地暴露垂直沟道结构VS的侧表面。这里，第一间隙区域GR1可以形成为暴露每个垂直沟道结构VS的垂直半导体图案VSP的侧表面的一部分。

参照图14，可以形成第一源极导电图案SCP1以填充第一间隙区域GR1。在第一源极导电图案SCP1上的下半导体层103可以被称为第二源极导电图案SCP2。结果，可以形成包括第一源极导电图案SCP1和第二源极导电图案SCP2的源极结构SC。

可以形成第一栅电极ELa和第二栅电极ELb以填充第二间隙区域GR2，因此，可以形成包括第一栅电极ELa和第二栅电极ELb以及第一层间电介质层ILDa和第二层间电介质层ILDb的堆叠结构ST。

此后，可以形成第一分隔结构SS1以填充开口OP和第一沟槽TR1。每个第一分隔结构SS1的顶表面可以与第四绝缘层170的顶表面基本上共面。第一分隔结构SS1可以插置在第一块BLK1之间以及在第一块BLK1和第二块BLK2之间。

返回参照图5A、图5B、图6和图7A，可以在第一区域R1上形成贯穿通路结构TV以穿透堆叠结构ST的第二块BLK2。每个贯穿通路结构TV可以形成为进一步穿透源极结构SC、第二基板100、和第一绝缘层30的至少一部分，并可以电连接到外围电路结构PS的外围电路晶体管PTR之一。

单元接触插塞CCP可以形成在第二区域R2上以穿透第二至第四绝缘层130、150和170以及第一层间电介质层ILDa和第二层间电介质层ILDb之一。每个单元接触插塞CCP可以电连接到第一栅电极ELa和第二栅电极ELb中的相应一个。

第五绝缘层190可以形成在第四绝缘层170上以覆盖贯穿通路结构TV、单元接触插塞CCP和第一分隔结构SS1。位线BL和导电线CL可以形成在第五绝缘层190上。这里，位线BL可以电连接到垂直沟道结构VS和贯穿通路结构TV，导电线CL可以电连接到单元接触插塞CCP。

根据本发明构思的一实施方式，由于第一块BLK1和第二块BLK2中的每个在第二方向D2上具有相同的宽度并且第一分隔结构SS1的节距P是均匀的，所以可以以容易且简单的方式执行用于形成第一沟槽TR1的图案化工艺，因此可以简化制造工艺。

图15是示出包括根据本发明构思的一实施方式的三维半导体存储器件的电子系统的示意图。在下面的描述中，为了简明起见，之前参照图1描述的元件可以用相同的参考数字来标识，而不重复其重叠的描述。

参照图15，可以在第二区域1100S中提供存储单元串CSTR，其包括第一晶体管LT1和LT2、第二晶体管UT1和UT2、设置在第一晶体管LT1和LT2与第二晶体管UT1和UT2之间的存储单元晶体管MCT以及连接到存储单元串CSTR的字线WL，这里，存储单元串CSTR和字线WL可以提供在与第一区域1100F相邻的位线BL和公共源极线CSL之间。公共源极线CSL可以提供在第二区域1100S的上部中，位线BL可以提供在第二区域1100S的下部中。

图16是示出根据本发明构思的一实施方式的包括三维半导体存储器件的半导体封装的剖视图。在下面的描述中，为了简明起见，之前参照图7A和图7B描述的元件可以用相同的参考数字来标识，而不重复其重叠的描述。

参照图16，可以在第一基板10上提供外围电路结构PS，其包括外围晶体管PTR、外围接触插塞31、通过外围接触插塞31电连接到外围晶体管PTR的外围电路线33、电连接到外围电路线33的第一接合焊盘35、以及围绕它们的第一绝缘层30。第一绝缘层30可以不覆盖第一接合焊盘35的顶表面。第一绝缘层30可以具有与第一接合焊盘35的顶表面基本上共面的顶表面。

包括第二接合焊盘45、位线BL和堆叠结构ST的单元阵列结构CS可以提供在外围电路结构PS上。

与外围电路结构PS的第一接合焊盘35接触的第二接合焊盘45、连接接触插塞41、通过连接接触插塞41电连接到第二接合焊盘45的连接电路线43、以及围绕它们的第六绝缘层40可以提供在第一绝缘层30上。

第六绝缘层40可以具有包括多个绝缘层的多层结构。例如，第六绝缘层40可以由硅氧化物、硅氮化物、硅氮氧化物和低k电介质材料中的至少一种形成，或者包括硅氧化物、硅氮化物、硅氮氧化物和低k电介质材料中的至少一种。随着在第三方向D3上的距离增大，连接接触插塞41可以具有减小的宽度。连接接触插塞41和连接电路线43可以由导电(例如金属)材料中的至少一种形成，或者包括导电(例如金属)材料中的至少一种。

每个第二接合焊盘45的底表面可以与每个第一接合焊盘35的顶表面直接接触。第一接合焊盘35和第二接合焊盘45可以由例如铜(Cu)、钨(W)、铝(Al)、镍(Ni)和锡(Sn)中的至少一种形成，或者包括例如铜(Cu)、钨(W)、铝(Al)、镍(Ni)和锡(Sn)中的至少一种。作为一示例，第一接合焊盘35和第二接合焊盘45可以由铜(Cu)形成或者包括铜(Cu)。第一接合焊盘35和第二接合焊盘45可以彼此连接而在其间没有任何界面，并可以形成单一或整体的物体。第一接合焊盘35和第二接合焊盘45的侧表面被示出为彼此对准，但是本发明构思不限于该示例。例如，当在平面图中观看时，第一接合焊盘35的侧表面和第二接合焊盘45的侧表面可以彼此间隔开。

位线BL和导电线CL可以提供在第六绝缘层40的上部中以与连接接触插塞41接触。堆叠结构ST、电连接到位线BL的垂直沟道结构VS和电连接到导电线CL的单元接触插塞CCP可以提供在第六绝缘层40上。随着在第三方向D3上的高度增大，每个垂直沟道结构VS和单元接触插塞CCP可以具有减小的宽度。

随着距垂直沟道结构VS中的最外面的垂直沟道结构的距离增大，在第二区域R2上的第一堆叠结构STa和第二堆叠结构STb中的每个可以在第三方向D3上具有减小的厚度。更具体地，随着距第一基板10的距离增大，第一堆叠结构STa的第一栅电极ELa和第二堆叠结构STb的第二栅电极ELb在第一方向D1上的长度可以增大。当在平面图中观看时，第一栅电极ELa和第二栅电极ELb的侧表面可以在第一方向D1上彼此间隔开特定距离。第二堆叠结构STb的第二栅电极ELb中的最下面的第二栅电极可以具有在第一方向D1上最小的长度，第一堆叠结构STa的第一栅电极ELa中的最上面的第一栅电极可以具有在第一方向D1上最大的长度。

源极结构SC和第二基板100可以提供在堆叠结构ST上。换言之，堆叠结构ST可以提供在第二基板100和外围电路结构PS之间。第七绝缘层210可以提供在第二基板100上。上焊盘TP可以提供在第七绝缘层210上，并可以连接到贯穿通路结构TV之一。

由于单元阵列结构CS联接到外围电路结构PS，所以三维半导体存储器件可以具有增大的每单位面积的单元容量。此外，外围电路结构PS和单元阵列结构CS可以分开制造，然后可以彼此联接，在这种情况下，可以防止外围晶体管PTR被几个热处理工艺损坏。因此，可以提高三维半导体存储器件的电特性和可靠性。

根据本发明构思的一实施方式，堆叠结构的每个块(例如第一块和第二块)可以被提供为具有相同的宽度，在这种情况下，可以减少每个第一沟槽的宽度和第一分隔结构的节距的变化。因此，可以防止或抑制与第二块相邻的第一沟槽的上部宽度增大，以防止或抑制模结构的下部破裂，从而使用在与第二块相邻的第一块中提供的垂直沟道结构作为存储单元晶体管。换句话说，通过减少或消除堆叠结构的虚设区域，可以提高三维半导体存储器件的电特性和可靠性，并减小半导体芯片的尺寸。

根据本发明构思的一实施方式，由于第一块和第二块具有相同的宽度并且第一分隔结构具有均匀的节距，所以可以以容易且简单的方式执行用于形成第一沟槽的图案化工艺，因此可以简化制造工艺。

尽管已经具体示出和描述了本发明构思的示例实施方式，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。

本专利申请要求于2021年10月28日在韩国知识产权局提交的韩国专利申请第10-2021-0145472号的优先权，该韩国专利申请的全部内容通过引用结合于此。

Claims (20)

1.一种三维半导体存储器件，包括：

基板；

在所述基板上的堆叠结构，所述堆叠结构包括在第一方向上延伸并在与所述第一方向交叉的第二方向上排列的第一块以及在所述第一块之间的第二块；

分隔结构，在所述第一方向上延伸并在所述第二方向上布置在所述第一块之间以及在所述第一块和所述第二块之间；

垂直沟道结构，穿透所述第一块并接触所述基板；以及

贯穿通路结构，穿透所述第二块和所述基板，

其中每个所述第一块在所述第二方向上的第一宽度等于所述第二块在所述第二方向上的第二宽度。

2.根据权利要求1所述的器件，其中所述第二块没有所述垂直沟道结构，并在所述第二方向上与所述垂直沟道结构间隔开且所述分隔结构之一在所述第二块和所述垂直沟道结构之间。

3.根据权利要求1所述的器件，其中每个所述第一块在所述第二方向上与所述贯穿通路结构间隔开且所述分隔结构之一在所述第一块和所述贯穿通路结构之间。

4.根据权利要求1所述的器件，进一步包括位线，所述位线在所述堆叠结构上、在所述第二方向上延伸并电连接到所述第一块的所述垂直沟道结构和所述第二块的所述贯穿通路结构。

5.根据权利要求1所述的器件，其中所述第一块和所述第二块分别包括交替堆叠的层间电介质层和栅电极。

6.根据权利要求5所述的器件，进一步包括在所述贯穿通路结构周围延伸的贯穿通路间隔物，

其中所述贯穿通路结构与所述栅电极间隔开，且所述贯穿通路间隔物在所述贯穿通路结构和所述栅电极之间。

7.根据权利要求1所述的器件，其中所述第二块包括在所述第一块之间的多个第二块。

8.根据权利要求7所述的器件，其中所述多个第二块在所述第二方向上彼此间隔开，且所述分隔结构之一在所述多个第二块之间。

9.根据权利要求7所述的器件，其中所述多个第二块在所述第二方向上具有相同的宽度。

10.根据权利要求1所述的器件，其中每个所述分隔结构包括第一部分和在所述第一部分上的第二部分，以及

所述第一部分在所述第二方向上的宽度小于所述第二部分在所述第二方向上的宽度。

11.根据权利要求1所述的器件，其中在所述第二方向上的所述第一宽度和所述第二宽度中的每个是2500nm至2800nm。

12.一种三维半导体存储器件，包括：

第一基板；

外围电路结构，包括在所述第一基板上的外围电路晶体管；

在所述外围电路结构上的第二基板；

在所述第二基板上的堆叠结构，所述堆叠结构包括在第一方向上延伸并在与所述第一方向交叉的第二方向上排列的第一块以及在所述第一块之间的第二块；

第一分隔结构，在所述第一方向上延伸并在所述第二方向上布置在所述第一块之间以及在所述第一块和所述第二块之间；

第二分隔结构，在所述第一方向上贯穿所述第一块的相应内部；

垂直沟道结构，在穿透所述第一块的垂直沟道孔中并与所述第二基板接触；

贯穿通路结构，穿透所述第二块和所述第二基板并电连接到所述外围电路晶体管中的相应外围电路晶体管；

贯穿通路间隔物，在所述贯穿通路结构周围延伸；以及

位线，电连接到所述垂直沟道结构和所述贯穿通路结构，

其中所述堆叠结构中的所述第一分隔结构在所述第二方向上具有均匀的节距，以及

所述第二块在所述第二方向上与所述第二分隔结构间隔开。

13.根据权利要求12所述的器件，其中所述第二分隔结构在所述第一方向上的相应第二长度小于所述第一分隔结构在所述第一方向上的相应第一长度。

14.根据权利要求12所述的器件，其中所述第二分隔结构在第三方向上与所述垂直沟道结构中的垂直沟道结构垂直地重叠，以及其中所述第二块没有所述第二分隔结构。

15.根据权利要求12所述的器件，进一步包括在所述第二基板和所述堆叠结构之间的源极结构，

其中所述源极结构包括堆叠在所述第二基板上的第一源极导电图案和第二源极导电图案，以及

其中所述第一源极导电图案与所述贯穿通路结构间隔开，且所述贯穿通路间隔物在所述第一源极导电图案和所述贯穿通路结构之间。

16.根据权利要求15所述的器件，其中所述垂直沟道结构分别包括在所述垂直沟道孔的内侧表面上的数据存储图案、在所述数据存储图案的内侧表面上共形地延伸的垂直半导体图案、以及在所述垂直半导体图案上的导电焊盘，以及

其中所述源极结构的所述第一源极导电图案与所述垂直沟道结构的所述垂直半导体图案接触。

17.根据权利要求12所述的器件，其中所述第二块包括多个第二块，所述多个第二块在所述第一块之间并在所述第二方向上彼此间隔开且所述第一分隔结构之一在所述多个第二块之间。

18.根据权利要求12所述的器件，进一步包括在所述堆叠结构的顶表面上并与所述第一分隔结构的侧表面接触的绝缘层，

其中所述绝缘层包括在所述第一方向上彼此间隔开的桥，且所述第一分隔结构的部分在所述桥之间。

19.一种电子系统，包括：

三维半导体存储器件；和

控制器，电连接到所述三维半导体存储器件并配置为控制所述三维半导体存储器件，

其中所述三维半导体存储器件包括：

基板；

在所述基板上的堆叠结构，所述堆叠结构包括在第一方向上延伸并在与所述第一方向交叉的第二方向上排列的第一块和在所述第一块之间的第二块；

分隔结构，在所述第一方向上延伸并在所述第二方向上布置在所述第一块之间以及在所述第一块和所述第二块之间；

垂直沟道结构，穿透所述第一块并接触所述基板；

贯穿通路结构，穿透所述第二块和所述基板；以及

在所述堆叠结构上的输入/输出焊盘，

其中所述控制器通过所述输入/输出焊盘电连接到所述三维半导体存储器件，以及

其中每个所述第一块在所述第二方向上的第一宽度等于所述第二块在所述第二方向上的第二宽度。

20.根据权利要求19所述的电子系统，其中所述三维半导体存储器件进一步包括：

在所述基板下面的外围电路结构，以及

其中所述贯穿通路结构和所述输入/输出焊盘电连接到所述外围电路结构。

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