CN115206984A - 三维半导体存储器装置和包括其的电子系统 - Google Patents

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cell array
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stack
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崔茂林
金志泳
尹尚希
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Samsung Electronics Co Ltd
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Abstract

提供了一种三维半导体存储器装置和电子系统。所述三维半导体存储器装置可以包括：第一衬底，其包括单元阵列区域和单元阵列接触区域；外围电路结构，其位于第一衬底上；以及单元阵列结构。单元阵列结构可以包括：堆叠件，其位于外围电路结构上；位于单元阵列区域上并且穿透堆叠件的第一竖直沟道结构和第二竖直沟道结构；以及第二衬底，其连接到第一竖直沟道结构和第二竖直沟道结构。堆叠件可以位于外围电路结构与第二衬底之间。第二衬底可以包括第一部分和第二部分。第一部分可以接触第一竖直沟道结构，并且可以掺杂第一导电类型。第二部分可以接触第二竖直沟道结构，并且可以掺杂与第一导电类型不同的第二导电类型。

Description

三维半导体存储器装置和包括其的电子系统
相关申请的交叉引用
本申请要求于2021年4月6日在韩国知识产权局提交的韩国专利申请No.10-2021-0044569的优先权，该申请的全部公开内容以引用方式并入本文中。
技术领域
本公开涉及一种三维半导体存储器装置、其制造方法和/或包括其的电子系统，更具体地，涉及一种包括通过键合焊盘彼此键合的外围电路结构和单元阵列结构的三维半导体存储器装置、其制造方法和/或包括其的电子系统。
背景技术
可能需要能够存储大量数据的半导体装置作为电子系统的一部分。可能需要半导体装置的更高集成度来满足消费者对大数据存储容量、卓越性能和廉价价格的需求。在二维或平面半导体装置的情况下，由于它们的集成度可能主要由单位存储器单元所占据的面积确定，因此，集成度可能受到精细图案形成技术的水平的影响。然而，可能需要极其昂贵的工艺设备来提高图案精细度，并且可能对提高二维或平面半导体装置的集成度设定实际限制。因此，最近已经提出了包括三维布置的存储器单元的三维半导体存储器装置。
发明内容
发明构思的实施例提供了一种具有改善的电学特性和可靠性的三维半导体存储器装置和/或其制造方法。
发明构思的实施例提供了一种包括三维半导体存储器装置的电子系统。
根据发明构思的实施例，一种三维半导体存储器装置可以包括：第一衬底，其包括单元阵列区域和单元阵列接触区域；外围电路结构，其位于第一衬底上；以及单元阵列结构。单元阵列结构可以包括堆叠件、第一竖直沟道结构、第二竖直沟道结构和第二衬底。堆叠件可以位于外围电路结构上。第一竖直沟道结构和第二竖直沟道结构可以位于单元阵列区域上，并且可以穿透堆叠件。第二衬底可以连接到第一竖直沟道结构和第二竖直沟道结构。堆叠件可以位于外围电路结构与第二衬底之间。第二衬底可以包括第一部分、第二部分和第三部分。第一部分可以与第一竖直沟道结构接触，并且可以被掺杂为具有第一导电类型。第二部分可以与第二竖直沟道结构接触，并且可以被掺杂为具有与第一导电类型不同的第二导电类型。第三部分可以位于单元阵列接触区域上，并且可以被掺杂为具有第二导电类型。
根据发明构思的实施例，一种三维半导体存储器装置可以包括：第一衬底，其包括单元阵列区域和单元阵列接触区域；外围电路结构，其包括外围晶体管、外围电路互连线和第一键合焊盘；以及单元阵列结构。外围晶体管可以位于第一衬底上。外围电路互连线可以位于外围晶体管上。第一键合焊盘可以通过外围电路互连线连接到外围晶体管。单元阵列结构可以包括第二键合焊盘、连接电路互连线、位线、位线上的堆叠件、第一竖直沟道结构、第二竖直沟道结构、第三竖直沟道结构和第二衬底。连接电路互连线可以位于第二键合焊盘上。位线可以通过连接电路互连线连接到第二键合焊盘。第一竖直沟道结构至第三竖直沟道结构可以穿透堆叠件。第二衬底可以连接到第一竖直沟道结构至第三竖直沟道结构。第二键合焊盘可以一体地键合到外围电路结构的第一键合焊盘。堆叠件可以定位在外围电路结构与第二衬底之间。堆叠件可以包括可以交替且重复地堆叠并且可以在平行于第一衬底的顶表面的方向上延伸的层间介电层和栅电极。第一竖直沟道结构至第三竖直沟道结构可以位于穿透堆叠件的竖直沟道孔中。第一竖直沟道结构、第二竖直沟道结构和第三竖直沟道结构中的每一个可以包括数据存储图案和被数据存储图案包围的竖直半导体图案。数据存储图案可以共形地覆盖竖直沟道孔中的每一个的内侧表面。数据存储图案可以包括可以顺序地堆叠的阻挡绝缘层、电荷存储层和隧穿绝缘层。第一竖直沟道结构和第二竖直沟道结构可以位于单元阵列区域上。第三竖直沟道结构可以位于单元阵列接触区域上。第二衬底可以包括第一部分、第二部分和第三部分。第一部分可以与第一竖直沟道结构接触，并且可以被掺杂为具有第一导电类型。第二部分可以与第二竖直沟道结构接触，并且可以被掺杂为具有与第一导电类型不同的第二导电类型。第三部分可以与第三竖直沟道结构接触，并且可以被掺杂为具有第二导电类型。
根据发明构思的实施例，一种电子系统可以包括三维半导体存储器装置和连接到三维半导体存储器装置的控制器。三维半导体存储器装置可以包括：第一衬底，其包括单元阵列区域和单元阵列接触区域；第一衬底上的外围电路结构；以及单元阵列结构。单元阵列结构可以包括堆叠件、第一竖直沟道结构、第二竖直沟道结构、第二衬底和输入/输出焊盘。堆叠件可以位于外围电路结构上。第一竖直沟道结构和第二竖直沟道结构可以位于单元阵列区域上，并且可以穿透堆叠件。第二衬底可以连接到第一竖直沟道结构和第二竖直沟道结构。输入/输出焊盘可以位于单元阵列结构上。堆叠件可以定位在外围电路结构与第二衬底之间。第二衬底可以包括第一部分、第二部分和第三部分。第一部分可以与第一竖直沟道结构接触，并且可以被掺杂为具有第一导电类型。第二部分可以与第二竖直沟道结构接触，并且可以被掺杂为具有与第一导电类型不同的第二导电类型。第三部分可以位于单元阵列接触区域上，并且可以被掺杂为具有第二导电类型。控制器可以通过输入/输出焊盘连接到三维半导体存储器装置。控制器可以被配置为控制三维半导体存储器装置。
附图说明
图1是示意性示出根据发明构思的实施例的包括三维半导体存储器装置的电子系统的示图。
图2是示意性地示出根据发明构思的实施例的包括三维半导体存储器装置的电子系统的透视图。
图3和图4是为了示出根据发明构思的实施例的包括三维半导体存储器装置的半导体封装件而分别沿着图2的线I-I’和线II-II’截取的截面图。
图5是示出根据发明构思的实施例的三维半导体存储器装置的平面图。
图6A和图6B是为了示出根据发明构思的实施例的三维半导体存储器装置而分别沿着图5的线I-I’和线II-II’截取的截面图。
图7A和图7B是各自示出了根据发明构思的实施例的三维半导体存储器装置的一部分的放大图，图7A对应于图6A的部分‘A’，图7B对应于图6B的部分‘B’或图6A的部分‘C’。
图8A和图8B是为了示出根据发明构思的实施例的制造三维半导体存储器装置的方法而分别沿着图5的线I-I’和线II-II’截取的截面图。
图9和图11是示出根据发明构思的实施例的制造三维半导体存储器装置的方法的平面图。
图10A至图13A和图10B至图13B是为了示出根据发明构思的实施例的制造三维半导体存储器装置的方法而分别沿着图9或图11的线III-III'和线IV-IV'截取的截面图。
图14A和图14B是为了示出根据发明构思的实施例的制造三维半导体存储器装置的方法而分别沿着图5的线I-I’和线II-II’截取的截面图。
图15A和图15B是为了示出根据发明构思的实施例的三维半导体存储器装置而分别沿着图5的线I-I’和线II-II’截取的截面图。
图16A和图16B是为了示出根据发明构思的实施例的制造三维半导体存储器装置的方法而分别沿着图5的线I-I’和线II-II’截取的截面图。
图17A和图17B是为了示出根据发明构思的实施例的三维半导体存储器装置而分别沿着图5的线I-I’和线II-II’截取的截面图。
图18A和图18B是各自示出根据发明构思的实施例的三维半导体存储器装置的一部分的放大图，图18A对应于图17A的部分‘D’，图18B对应于图17B的部分‘E’或图17A的部分‘F’。
具体实施方式
现在将参照示出了示例实施例的附图更加充分地描述发明构思的示例实施例。
图1是示意性示出根据发明构思的实施例的包括三维半导体存储器装置的电子系统的示图。
参照图1，电子系统1000可以包括三维半导体存储器装置1100和电连接到三维半导体存储器装置1100的控制器1200。电子系统1000可以是包括一个或多个三维半导体存储器装置1100的存储装置或者包括该存储装置的电子装置。例如，电子系统1000可以是提供至少一个三维半导体存储器装置1100的固态驱动(SSD)装置、通用串行总线(USB)、计算系统、医疗系统或通信系统。
三维半导体存储器装置1100可以为非易失性存储器装置(例如，以下要描述的三维NAND闪速存储器装置)。三维半导体存储器装置1100可以包括第一区域1100F和第一区域1100F上的第二区域1100S。然而，与附图中示出的示例不同，第一区域1100F可替代地可以设置在第二区域1100S的一侧处。第一区域1100F可以为这样外围电路区域：其包括解码器电路1110、页缓冲器1120和逻辑电路1130。第二区域1100S可以为包括位线BL、共源极线CSL、字线WL、第一线LL1和LL2、第二线UL1和UL2、以及位线BL与共源极线CSL之间的存储器单元串CSTR的存储器单元区域。
在第二区域1100S中，存储器单元串CSTR中的每一个可以包括与共源极线CSL相邻的第一晶体管LT1和LT2、与位线BL相邻的第二晶体管UT1和UT2、以及设置在第一晶体管LT1和LT2与第二晶体管UT1和UT2之间的多个存储器单元晶体管MCT。根据实施例，第一晶体管LT1和LT2的数量和第二晶体管UT1和UT2的数量可以进行不同地改变。存储器单元串CSTR可以位于共源极线CSL与第一区域1100F之间。
例如，第二晶体管UT1和UT2可以包括串选择晶体管，第一晶体管LT1和LT2可以包括地选择晶体管。第一线LL1和LL2可以用作第一晶体管LT1和LT2的栅电极。字线WL可以用作存储器单元晶体管MCT的栅电极，第二线UL1和UL2可以用作第二晶体管UT1和UT2的栅电极。
例如，第一晶体管LT1和LT2可以包括串联连接的第一擦除控制晶体管LT1和地选择晶体管LT2。例如，第二晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和第二擦除控制晶体管UT2。第一擦除控制晶体管LT1和第二擦除控制晶体管UT2中的至少一个可以用于利用栅致漏极泄漏(GIDL)现象擦除存储在存储器单元晶体管MCT中的数据的擦除操作。
共源极线CSL、第一线LL1和LL2、字线WL、以及第二线UL1和UL2可以通过从第一区域1100F延伸到第二区域1100S的第一互连线1115电连接到解码器电路1110。位线BL可以通过从第一区域1100F延伸到第二区域1100S的第二互连线1125电连接到页缓冲器1120。
在第一区域1100F中，解码器电路1110和页缓冲器1120可以被配置为控制对选自存储器单元晶体管MCT的至少一个执行的控制操作。解码器电路1110和页缓冲器1120可以被逻辑电路1130控制。三维半导体存储器装置1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一区域1100F延伸到第二区域1100S的输入/输出互连线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口(I/F)1230。在实施例中，电子系统1000可以包括多个三维半导体存储器装置1100，并且在此情况下，控制器1200可以控制三维半导体存储器装置1100。
处理器1210可以控制包括控制器1200的电子系统1000的整体操作。基于特定固件，处理器1210可以执行控制NAND控制器1220和访问三维半导体存储器装置1100的操作。NAND控制器1220可以包括用于与三维半导体存储器装置1100通信的NAND接口1221。NAND接口1221可以用于发送和接收用于控制三维半导体存储器装置1100的控制命令、要写入三维半导体存储器装置1100的存储器单元晶体管MCT或要从三维半导体存储器装置1100的存储器单元晶体管MCT读取的数据等。主机接口1230可以被配置为允许电子系统1000与外部主机之间的通信。如果通过主机接口1230从外部主机提供控制命令，则处理器1210可以响应于控制命令控制半导体装置1100。
图2是示意性地示出根据发明构思的实施例的包括三维半导体存储器装置的电子系统的透视图。
参照图2，电子系统2000可以包括主衬底2001以及安装在主衬底2001上的控制器2002、一个或多个半导体封装件2003和DRAM 2004。半导体封装件2003和DRAM 2004可以通过设置在主衬底2001中的互连图案2005连接到控制器2002并且彼此连接。
主衬底2001可以包括连接器2006，连接器2006包括耦接到外部主机的多个引脚。在连接器2006中，引脚的数量和布置可以根据电子系统2000与外部主机之间的通信接口而变化。例如，电子系统2000可以根据诸如以下的接口之一与外部主机通信：通用串行总线(USB)、外围部件互连高速(PCI-Express)、串行高级技术附件(SATA)、通用闪存(UFS)M-PHY等。在实施例中，电子系统2000可以由通过连接器2006从外部主机供应的电力驱动。电子系统2000还可以包括将从外部主机提供的电力分开供应到控制器2002和半导体封装件2003的电力管理集成电路(PMIC)。
控制器2002可以控制对半导体封装件2003的写入或读取操作，并且可以改善电子系统2000的操作速度。
DRAM 2004可以是缓冲器存储器，该缓冲器存储器减轻了由用作数据存储装置的半导体封装件2003与外部主机之间的速度差导致的技术困难。在实施例中，电子系统2000中的DRAM 2004可以用作高速缓冲存储器，并且可以提供这样的存储空间：可以在对半导体封装件2003执行控制操作时在该存储空间中临时存储数据。在电子系统2000包括DRAM2004的情况下，除了用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以包括封装件衬底2100、设置在封装件衬底2100上的半导体芯片2200、分别设置在半导体芯片2200的底表面中的粘合层2300、用于将半导体芯片2200电连接到封装件衬底2100的连接结构2400、以及设置在封装件衬底2100上以覆盖半导体芯片2200和连接结构2400的模制层2500。
封装件衬底2100可以是包括封装件上焊盘2130的印刷电路板。半导体芯片2200中的每一个可以包括输入/输出焊盘2210。输入/输出焊盘2210中的每一个可以对应于图1的输入/输出焊盘1101。半导体芯片2200中的每一个可以包括栅极堆叠件3210和存储器沟道结构3220。半导体芯片2200中的每一个可以包括以下将描述的三维半导体存储器装置。
例如，连接结构2400可以是被设置为将输入/输出焊盘2210电连接到封装件上焊盘2130的键合线。即，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可以以键合线方式彼此电连接，并且可以电连接到封装件衬底2100的封装件上焊盘2130。在实施例中，第一半导体封装件2003a和第二半导体封装件2003b中的每一个中的半导体芯片2200可以通过硅通孔(TSV)而不是通过以键合线的形式设置的连接结构2400彼此电连接。
与图2中所示的示例不同，控制器2002和半导体芯片2200可以被包括在单个封装件中。在实施例中，控制器2002和半导体芯片2200可以安装在单独的插入衬底上，而不是安装在主衬底2001上，并且可以通过设置在插入衬底中的互连线彼此连接。
图3和图4是为了示出根据发明构思的实施例的包括三维半导体存储器装置的半导体封装件而分别沿着图2的线I-I’和线II-II’截取的截面图。
参照图3和图4，半导体封装件2003可以包括封装件衬底2100、封装件衬底2100上的半导体芯片2200、以及覆盖封装件衬底2100和半导体芯片2200的模制层2500。
封装件衬底2100可以包括封装件衬底主体部分2120、设置在封装件衬底主体部分2120的顶表面上并且在顶表面附近暴露于封装件衬底主体部分2120的外部的上焊盘2130、设置在封装件衬底主体部分2120的底表面上或者在底表面附近暴露于封装件衬底主体部分2120的外部的下焊盘2125、以及设置在封装件衬底主体部分2120中以将上焊盘2130电连接到下焊盘2125的内线2135。上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部分2800连接到图2中所示的电子系统2000的主衬底2001的互连图案2005。
参照图2和图3，半导体芯片2200可以被设置为使得一些侧表面彼此不对准并且其它侧表面彼此对准。半导体芯片2200可以通过以键合线的形式设置的连接结构2400彼此电连接。半导体芯片2200中的每一个可以包括基本相同的元件。
半导体芯片2200中的每一个可以包括半导体衬底4010、半导体衬底4010上的第一结构4100和第一结构4100上的第二结构4200。第二结构4200可以以晶圆键合方式连接到第一结构4100。
第一结构4100可以包括外围电路互连线4110和第一键合焊盘4150。第二结构4200可以包括共源极线4205、设置在共源极线4205与第一结构4100之间的栅极堆叠件4210、被设置为穿透栅极堆叠件4210的存储器沟道结构4220和分离结构4230、以及分别连接到存储器沟道结构4220和栅极堆叠件4210的字线WL(例如，见图1)的第二键合焊盘4250。例如，第二键合焊盘4250可以分别通过位线4240和栅极互连线4235电连接到存储器沟道结构4220和字线WL，位线4240电连接到存储器沟道结构4220，栅极互连线4235电连接到字线WL。第一结构4100的第一键合焊盘4150和第二结构4200的第二键合焊盘4250可以彼此接触，并且可以彼此耦接。例如，第一键合焊盘4150与第二键合焊盘4250之间的耦接部分可以由铜(Cu)形成或者包括铜(Cu)。
半导体芯片2200中的每一个还可以包括输入/输出焊盘2210和输入/输出焊盘2210下方的输入/输出互连线4265。输入/输出互连线4265可以电连接到第二键合焊盘4250中的一些和外围电路互连线4110中的一些。
图5是示出根据发明构思的实施例的三维半导体存储器装置的平面图。图6A和图6B是为了示出根据发明构思的实施例的三维半导体存储器装置而分别沿着图5的线I-I’和线II-II’截取的截面图。
参照图5、图6A和图6B，根据发明构思的实施例的三维半导体存储器装置可以包括第一衬底10、第一衬底10上的外围电路结构PS和外围电路结构PS上的单元阵列结构CS。第一衬底10、外围电路结构PS和单元阵列结构CS可以分别对应于参照图3和图4描述的半导体衬底4010、半导体衬底4010上的第一结构4100和第一结构4100上的第二结构4200。
根据发明构思的实施例，单元阵列结构CS可以设置在外围电路结构PS上，并且耦接到外围电路结构PS，并且在此情况下，三维半导体存储器装置每单位面积可以具有增大的存储容量。此外，外围电路结构PS和单元阵列结构CS可以分开制造并且随后可以彼此耦接，并且在此情况下，可能能够限制和/或防止外围晶体管PTR被若干热处理工艺损坏。因此，可以改善三维半导体存储器装置的电学特性和可靠性。
在实施例中，第一衬底10可以是硅衬底、硅锗衬底、锗衬底或者包括单晶硅衬底和从其生长的单晶外延层的结构。第一衬底10可以具有平行于两个不同的方向(例如，第一方向D1和第二方向D2)并且垂直于第三方向D3的顶表面。例如，第一方向至第三方向D1、D2和D3可以彼此正交。器件隔离层11可以设置在第一衬底10中。器件隔离层11可以限定第一衬底10的有源区域。
第一衬底10可以包括单元阵列区域CAR和单元阵列接触区域EXR。单元阵列接触区域EXR可以从单元阵列区域CAR起在第一方向D1(或第一方向D1的相反方向)上延伸。
外围电路结构PS可以设置在第一衬底10上，并且在实施例中，外围电路结构PS可以包括设置在第一衬底10上的外围晶体管PTR、耦接到外围晶体管PTR的外围接触插塞31、通过外围接触插塞31电连接到外围晶体管PTR的外围电路互连线33、电连接到外围电路互连线33的第一键合焊盘35、以及被设置为包围它们的第一绝缘层30。外围晶体管PTR可以设置在第一衬底10的有源区域上。外围电路互连线33可以对应于图3和图4的外围电路互连线4110，第一键合焊盘35可以对应于图3和图4的第一键合焊盘4150。
在实施例中，外围接触插塞31在第一方向D1或第二方向D2上测量的宽度可以在第三方向D3上增大。外围接触插塞31和外围电路互连线33可以由导电材料(例如，金属材料)中的至少一种形成，或者包括导电材料(例如，金属材料)中的至少一种。
在实施例中，外围晶体管PTR可以构成图1的解码器电路1110、页缓冲器1120和逻辑电路1130中的至少一个。外围晶体管PTR中的每一个可以包括外围栅极绝缘层21、外围栅电极23、外围封盖图案25、外围栅极间隔件27和外围源极/漏极区域29。外围栅极绝缘层21可以设置在外围栅电极23与第一衬底10之间。外围封盖图案25可以设置在外围栅电极23上。外围栅极间隔件27可以覆盖外围栅极绝缘层21、外围栅电极23和外围封盖图案25的侧表面。外围源极/漏极区域29可以设置在第一衬底10的定位在外围栅电极23的两侧处的部分中。外围电路互连线33和第一键合焊盘35可以通过外围接触插塞31电连接到外围晶体管PTR。外围晶体管PTR中的每一个可以是NMOS晶体管或PMOS晶体管，并且在实施例中，其可以是环绕栅极型晶体管。
第一绝缘层30可以设置在第一衬底10上。第一绝缘层30可以设置在第一衬底10上以覆盖外围晶体管PTR、外围接触插塞31和外围电路互连线33。第一绝缘层30可以是包括多个绝缘层的多层结构。例如，第一绝缘层30可以由氧化硅、氮化硅、氮氧化硅和/或低k介电材料中的至少一种形成，或者包括氧化硅、氮化硅、氮氧化硅和/或低k介电材料中的至少一种。第一绝缘层30可以不覆盖第一键合焊盘35的顶表面。第一绝缘层30可以具有与第一键合焊盘35的顶表面基本共面的顶表面。
单元阵列结构CS可以设置在外围电路结构PS上，并且在实施例中，单元阵列结构CS可以包括第二键合焊盘45、位线BL、堆叠件ST和共源极区域CSL。第二键合焊盘45、位线BL、堆叠件ST和共源极区域CSL可以分别对应于图3和图4的第二键合焊盘4250、位线4240、栅极堆叠件4210和共源极线4205。
第二绝缘层40、连接接触插塞41、连接电路互连线43和第二键合焊盘45可以设置在第一绝缘层30上。第二键合焊盘45可以与外围电路结构PS的第一键合焊盘35接触，连接电路互连线43可以通过连接接触插塞41电连接到第二键合焊盘45。第二绝缘层40可以被设置为包围连接接触插塞41、连接电路互连线43和第二键合焊盘45。
第二绝缘层40可以是包括多个绝缘层的多层结构。例如，第二绝缘层40可以由氧化硅、氮化硅、氮氧化硅和/或低k介电材料中的至少一种形成，或者包括氧化硅、氮化硅、氮氧化硅和/或低k介电材料中的至少一种。
在实施例中，连接接触插塞41在第一方向D1或第二方向D2上测量的宽度可以在第三方向D3上减小。连接接触插塞41和连接电路互连线43可以由导电材料(例如，金属材料)中的至少一种形成，或者包括导电材料(例如，金属材料)中的至少一种。
第二绝缘层40可以不覆盖第二键合焊盘45的底表面。第二绝缘层40的底表面可以与第二键合焊盘45的底表面基本共面。第二键合焊盘45中的每一个的底表面可以与第一键合焊盘35中的对应的一个的顶表面直接接触。第一键合焊盘35和第二键合焊盘45可以由金属材料(例如，铜(Cu)、钨(W)、铝(Al)、镍(Ni)或锡(Sn))中的至少一种形成，或者包括金属材料(例如，铜(Cu)、钨(W)、铝(Al)、镍(Ni)或锡(Sn))中的至少一种。例如，第一键合焊盘35和第二键合焊盘45可以由铜(Cu)形成或者包括铜(Cu)。第一键合焊盘35和第二键合焊盘45可以彼此一体地键合而在它们之间没有任何界面以形成单个对象。第一键合焊盘35和第二键合焊盘45的侧表面被示出为彼此对准，但是发明构思不限于该示例。例如，当在平面图中观看时，第一键合焊盘35和第二键合焊盘45的侧表面可以彼此间隔开。
与连接接触插塞41接触的位线BL以及第一导电线CL1和第二导电线CL2可以设置在第二绝缘层40的上部中。在实施例中，位线BL以及第一导电线CL1和第二导电线CL2可以在第二方向D2上延伸并且可以在第一方向D1上彼此间隔开。位线BL以及第一导电线CL1和第二导电线CL2可以由导电材料(例如，金属材料)中的至少一种形成，或者包括导电材料(例如，金属材料)中的至少一种。
第三绝缘层50可以设置在第二绝缘层40上。第四绝缘层60和被第四绝缘层60包围的堆叠件ST可以设置在第三绝缘层50上。第三绝缘层50和第四绝缘层60可以是包括多个绝缘层的多层结构。例如，第三绝缘层50和第四绝缘层60可以由氧化硅、氮化硅、氮氧化硅和/或低k介电材料中的至少一种形成，或者包括氧化硅、氮化硅、氮氧化硅和/或低k介电材料中的至少一种。
位线接触插塞BLCP可以设置在第三绝缘层50中。位线接触插塞BLCP可以在第三方向D3上延伸，以将位线BL连接到以下将描述的第一竖直沟道结构VS1。
单元接触插塞CCP和穿透接触插塞TCP可以被设置为穿透第三绝缘层50和第四绝缘层60。单元接触插塞CCP可以在第三方向D3上延伸以将第一导电线CL1连接到以下将描述的堆叠件ST的栅电极ELa和ELb。单元接触插塞CCP中的每一个可以被设置为穿透以下将描述的堆叠件ST的层间介电层ILDa和ILDb中的一个。穿透接触插塞TCP可以在第三方向D3上延伸以将第二导电线CL2连接到以下将描述的输入/输出焊盘IOP。
位线接触插塞BLCP、单元接触插塞CCP和穿透接触插塞TCP可以在第一方向D1上彼此间隔开。在位线接触插塞BLCP、单元接触插塞CCP和穿透接触插塞TCP中，在第一方向D1或第二方向D2上测量的宽度可以在第三方向D3上减小。位线接触插塞BLCP、单元接触插塞CCP和穿透接触插塞TCP可以由导电材料(例如，金属材料)中的至少一种形成或者包括导电材料(例如，金属材料)中的至少一种。
堆叠件ST可以设置在第三绝缘层50上。堆叠件ST可以被第四绝缘层60包围。堆叠件ST的(例如，与第三绝缘层50接触的)底表面可以与第四绝缘层60的底表面基本共面。
在实施例中，可以提供多个堆叠件ST。当在图5的平面图中观看时，堆叠件ST可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。在下文中，为了简洁起见，将仅描述一个堆叠件ST，但是其它的堆叠件ST也可以具有与如以下描述的特征基本相同的特征。
堆叠件ST可以包括第一堆叠件ST1和第二堆叠件ST2。第一堆叠件ST1可以包括交替且重复地堆叠的第一层间介电层ILDa和第一栅电极ELa，第二堆叠件ST2可以包括交替且重复地堆叠的第二层间介电层ILDb和第二栅电极ELb。
第二堆叠件ST2可以设置在第一堆叠件ST1与第一衬底10之间。更具体地，第二堆叠件ST2可以设置在第一堆叠件ST1的第一层间介电层ILDa中的最底部的一个的底表面上。第二堆叠件ST2的第二层间介电层ILDb中的最顶部的一个可以与第一堆叠件ST1的第一层间介电层ILDa中的最底部的一个接触，但是发明构思不限于该示例。例如，至少一个绝缘层可以设置在第二堆叠件ST2的第二栅电极ELb中的最顶部的一个与第一堆叠件ST1的第一栅电极ELa之间。
例如，第一栅电极ELa和第二栅电极ELb可以由掺杂的半导体(例如，掺杂的硅等)、金属(例如，钨、铜、铝等)、导电金属氮化物(例如，氮化钛、氮化钽等)和过渡金属(例如，钛、钽等)中的至少一种形成，或者包括掺杂的半导体(例如，掺杂的硅等)、金属(例如，钨、铜、铝等)、导电金属氮化物(例如，氮化钛、氮化钽等)和过渡金属(例如，钛、钽等)中的至少一种。第一层间介电层ILDa和第二层间介电层ILDb可以由氧化硅、氮化硅、氮氧化硅和/或低k介电材料中的至少一种形成，或者包括氧化硅、氮化硅、氮氧化硅和/或低k介电材料中的至少一种。例如，第一层间介电层ILDa和第二层间介电层ILDb可以由高密度等离子体(HDP)氧化物或原硅酸四乙酯(TEOS)形成，或者包括高密度等离子体(HDP)氧化物或原硅酸四乙酯(TEOS)。
在单元阵列接触区域EXR上，第一堆叠件ST1和第二堆叠件ST2中的每一个在第三方向D3上的厚度可以随着距以下将描述的第一竖直沟道结构VS1中的最外面的一个的距离增大而减小。换言之，第一堆叠件ST1和第二堆叠件ST2中的每一个可以在第一方向D1上具有台阶结构。
第一堆叠件ST1的第一栅电极ELa和第二堆叠件ST2的第二栅电极ELb在第一方向D1上的长度可以随着距第一衬底10的距离增大而增大。当在图5的平面图中观看时，第一栅电极ELa和第二栅电极ELb的侧表面可以在第一方向D1上彼此间隔开特定距离。第二堆叠件ST2的第二栅电极ELb中的最底部的一个可以具有在第一方向D1上的最小长度，第一堆叠件ST1的第一栅电极ELa中的最顶部的一个可以具有在第一方向D1上的最大长度。
第一栅电极ELa和第二栅电极ELb可以包括设置在单元阵列接触区域EXR上的焊盘部分ELp。焊盘部分ELp可以在水平方向和竖直方向上设置在彼此不同的位置处。焊盘部分ELp可以在第一方向D1上形成台阶结构。单元接触插塞CCP中的每一个可以穿透第一层间介电层ILDa和第二层间介电层ILDb中的对应的一个，并且可以与第一栅电极ELa和第二栅电极ELb中的对应的一个的焊盘部分ELp接触。
第一层间介电层ILDa和第二层间介电层ILDb可以设置在第一栅电极ELa与第二栅电极ELb之间，并且可以具有与其上的第一栅电极ELa和第二栅电极ELb的侧表面对准的侧表面。即，与第一栅电极ELa和第二栅电极ELb相似，第一层间介电层ILDa和第二层间介电层ILDb在第一方向D1上的长度可以随着距第一衬底10的距离增大而增大。在第三方向D3上测量的厚度中，第二层间介电层ILDb中的最底部的一个可以最厚，第一层间介电层ILDa中的最顶部的一个可以比其它的层间介电层更薄，但是发明构思不限于该示例。
竖直沟道孔CH可以形成在单元阵列区域CAR上，以在第三方向D3上穿透堆叠件ST，第一竖直沟道结构VS1和第二竖直沟道结构VS2可以设置在竖直沟道孔CH中。第一竖直沟道结构VS1可以对应于图3和图4的存储器沟道结构4220。
竖直沟道孔CH还可以形成在单元阵列接触区域EXR上以在第三方向D3上穿透堆叠件ST和第四绝缘层60的至少一部分，第三竖直沟道结构VS3可以设置在形成在单元阵列接触区域EXR上的竖直沟道孔CH中。
竖直沟道孔CH可以包括第一竖直沟道孔CH1和连接到第一竖直沟道孔CH1的第二竖直沟道孔CH2。第一竖直沟道孔CH1和第二竖直沟道孔CH2在第一方向D1或第二方向D2上测量的宽度可以随着距第一衬底10的距离增大而减小。第一竖直沟道孔CH1和第二竖直沟道孔CH2可以在第一竖直沟道孔CH1和第二竖直沟道孔CH2彼此连接的边界区域附近具有彼此不同的直径。详细地，第二竖直沟道孔CH2中的每一个的上直径可以小于第一竖直沟道孔CH1中的对应的一个的下直径。第一竖直沟道孔CH1和第二竖直沟道孔CH2可以在边界区域附近形成台阶结构。然而，发明构思不限于该示例，并且在实施例中，第一竖直沟道结构至第三竖直沟道结构VS1、VS2和VS3可以设置在被设置为在两个或更多个不同水平处形成台阶结构的三个或更多个竖直沟道孔CH中，或者可以设置在其侧表面基本平坦而没有这样的台阶结构的竖直沟道孔CH中。
第一竖直沟道结构至第三竖直沟道结构VS1、VS2和VS3中的每一个可以包括与第三绝缘层50相邻的导电焊盘PAD、被设置为共形地覆盖第一竖直沟道孔CH1和第二竖直沟道孔CH2中的每一个的内侧表面的数据存储图案DSP、被设置为共形地覆盖数据存储图案DSP的侧表面的竖直半导体图案VSP、以及被设置为填充第一竖直沟道孔CH1和第二竖直沟道孔CH2中的每一个的被竖直半导体图案VSP和导电焊盘PAD包围的内部空间的间隙填充绝缘图案VI。竖直半导体图案VSP可以被数据存储图案DSP围绕。在实施例中，第一竖直沟道结构至第三竖直沟道结构VS1、VS2和VS3中的每一个可以具有圆形、椭圆形或条形底表面。
竖直半导体图案VSP可以设置在数据存储图案DSP与间隙填充绝缘图案VI之间以及数据存储图案DSP与导电焊盘PAD之间。竖直半导体图案VSP可以具有顶部封闭的管道或通心粉结构。数据存储图案DSP可以具有顶部敞开的管道或通心粉结构。竖直半导体图案VSP可以由掺杂的半导体材料以及未掺杂的或本征半导体材料中的至少一种形成，或者包括掺杂的半导体材料以及未掺杂的或本征半导体材料中的至少一种，并且可以具有多晶或单晶结构。导电焊盘PAD可以由掺杂的半导体材料和导电材料中的至少一种形成，或者包括掺杂的半导体材料和导电材料中的至少一种。
当在图5的平面图中观看时，第一沟槽TR1和第二沟槽TR2可以被设置为在第一方向D1上延伸并且与堆叠件ST交叉。第一沟槽TR1可以设置在单元阵列区域CAR中，第二沟槽TR2可以从单元阵列区域CAR朝向单元阵列接触区域EXR延伸。第一沟槽TR1和第二沟槽TR2中的每一个在第一方向D1或第二方向D2上的宽度可以随着距第一衬底10的距离增大而减小。
第一分离图案SP1和第二分离图案SP2可以被设置为分别填充第一沟槽TR1和第二沟槽TR2。第一分离图案SP1和第二分离图案SP2可以对应于图3和图4的分离结构4230。第二分离图案SP2在第一方向D1上的长度可以大于第一分离图案SP1在第一方向D1上的长度。第一分离图案SP1和第二分离图案SP2的侧表面可以与堆叠件ST的第一栅电极ELa和第二栅电极ELb以及第一层间介电层ILDa和第二层间介电层ILDb的至少一部分接触。在实施例中，第一分离图案SP1和第二分离图案SP2可以由氧化物材料(例如，氧化硅)中的至少一种形成，或者包括氧化物材料(例如，氧化硅)中的至少一种。
第二分离图案SP2的底表面可以与第三绝缘层50的底表面(例如，第二绝缘层40的顶表面)以及位线BL及第一导电线CL1和第二导电线CL2的顶表面基本共面。第二分离图案SP2的顶表面可以定位在高于第一竖直沟道结构至第三竖直沟道结构VS1、VS2和VS3的顶表面的水平处，但是发明构思不限于该示例。
在提供多个堆叠件ST的情况下，第一分离图案SP1或第二分离图案SP2可以设置在在第二方向D2上布置的堆叠件ST之间。例如，堆叠件ST可以在第二方向D2上彼此间隔开，并且第一分离图案SP1或第二分离图案SP2插设在它们之间。
第二衬底70可以设置在堆叠件ST上。第二衬底70可以包括设置在单元阵列区域CAR上的第一部分71和第二部分73、以及设置在单元阵列接触区域EXR上的第三部分75。
第二衬底70的第一部分71可以与第一竖直沟道结构VS1中的每一个的下部接触。第一竖直沟道结构VS1可以被设置为穿透第二衬底70的第一部分71的至少一部分。
第二衬底70的第一部分71可以为被掺杂为具有第一导电类型(例如，n型)的杂质区域。第二衬底70的第一部分71可以包括堆叠件ST上的共源极区域CSL和堆叠件ST与共源极区域CSL之间的源极结构SC。共源极区域CSL和源极结构SC可以在第一方向D1和第二方向D2上延伸，或者平行于第一衬底10的顶表面(或堆叠件ST的顶表面)延伸。共源极区域CSL可以为平行于第一衬底10的顶表面延伸的板形图案。
在实施例中，共源极区域CSL可以由掺杂的多晶半导体材料或单晶半导体材料形成，或者包括掺杂的多晶半导体材料或单晶半导体材料。
源极结构SC可以包括堆叠件ST上的第一源极导电图案SCP1和堆叠件ST与第一源极导电图案SCP1之间的第二源极导电图案SCP2。第二源极导电图案SCP2可以设置在第一源极导电图案SCP1与第一堆叠件ST1的第一层间介电层ILDa中的最顶部的一个之间。第二源极导电图案SCP2可以与第一源极导电图案SCP1直接接触。第一源极导电图案SCP1在第三方向D3上的厚度可以大于第二源极导电图案SCP2在第三方向D3上的厚度。源极结构SC可以由掺杂的半导体材料中的至少一种形成，或者包括掺杂的半导体材料中的至少一种。例如，源极结构SC可以由被掺杂为具有与共源极区域CSL相同的导电类型的半导体材料形成，或者包括被掺杂为具有与共源极区域CSL相同的导电类型的半导体材料。在实施例中，第一源极导电图案SCP1的杂质浓度可以高于第二源极导电图案SCP2的杂质浓度和共源极区域CSL的杂质浓度。
第二衬底70的第二部分73可以在第三方向D3上与第一分离图案SP1重叠，并且可以与第二竖直沟道结构VS2中的每一个的下部接触。第二竖直沟道结构VS2可以被设置为穿透第二衬底70的第二部分73的至少一部分。第二竖直沟道结构VS2中的每一个的下部可以被第二衬底70的第二部分73包围，并且可以与第二衬底70的第一部分71间隔开。
第二衬底70的第三部分75可以在第三方向D3上与堆叠件ST的台阶结构(例如，第一栅电极ELa和第二栅电极ELb的焊盘部分ELp)重叠，并且可以与第三竖直沟道结构VS3中的每一个的下部接触。第三竖直沟道结构VS3可以被设置为穿透第二衬底70的第三部分75的至少一部分。第三竖直沟道结构VS3中的每一个的下部可以被第二衬底70的第三部分75包围，并且可以与第二衬底70的第一部分71间隔开。
第二衬底70的第二部分73和第三部分75可以为被掺杂为具有与第二衬底70的第一部分71不同的第二导电类型(例如，p型)的杂质区域。在擦除操作期间，反向结可以形成在第一部分71与第二部分73之间以及第一部分71与第三部分75之间，分别与第二部分73和第三部分75接触的第二竖直沟道结构VS2和第三竖直沟道结构VS3可以处于电浮置状态。在擦除操作期间，由于第二竖直沟道结构VS2和第三竖直沟道结构VS3处于电浮置状态，因此，可能能够降低擦除操作的故障率，并且因此，可以改善三维半导体存储器装置的电学特性和可靠性。
第五绝缘层80可以设置在第二衬底70和第四绝缘层60上。输入/输出焊盘IOP可以被设置为穿透第五绝缘层80并且连接到穿透接触插塞TCP。
输入/输出焊盘IOP可以通过穿透接触插塞TCP电连接到第二导电线CL2，并且此外可以电连接到外围电路结构PS的外围晶体管PTR中的至少一个。输入/输出焊盘IOP的一部分可以在第五绝缘层80的顶表面上方突出，但是发明构思不限于该示例。输入/输出焊盘IOP可以对应于图1的输入/输出焊盘1101以及图3和图4的输入/输出焊盘2210中的一个。
共源极接触件PCC可以被设置为穿透第五绝缘层80和第二衬底70的一部分。共源极接触件PCC的底表面可以定位在低于第二衬底70的顶表面的水平处。共源极接触件PCC可以电连接到共源极区域CSL。尽管未示出，但是还可以在共源极接触件PCC上设置额外的互连线或接触件。
输入/输出焊盘IOP和共源极接触件PCC在第一方向D1或第二方向D2上测量的宽度可以在第三方向D3上增大。输入/输出焊盘IOP和共源极接触件PCC可以由导电材料(例如，金属材料)中的至少一种形成，或者包括导电材料(例如，金属材料)中的至少一种。
图7A是示出根据发明构思的实施例的三维半导体存储器装置的一部分并且对应于图6A的部分‘A’的放大图。
将参照图6A和图7A更加详细地描述第二衬底70的包括共源极区域CSL和源极结构SC的第一部分71、以及包括数据存储图案DSP、竖直半导体图案VSP、间隙填充绝缘图案VI和下数据存储图案DSPr的第一竖直沟道结构VS1。其余的竖直沟道孔CH和第一竖直沟道结构VS1可以具有与下文中要描述的那些基本相同的特征。
第一竖直沟道结构VS1的顶表面VS1t可以与共源极区域CSL接触。第一竖直沟道结构VS1的顶表面VS1t可以对应于下数据存储图案DSPr的顶表面。第一竖直沟道结构VS1的顶表面VS1t可以定位在高于第一源极导电图案SCP1的顶表面SCP1b的水平处。
数据存储图案DSP可以包括顺序地堆叠在竖直沟道孔CH的侧表面上的阻挡绝缘层BLK、电荷存储层CIL和隧穿绝缘层TIL。阻挡绝缘层BLK可以与堆叠件ST或源极结构SC相邻，隧穿绝缘层TIL可以与竖直半导体图案VSP相邻。电荷存储层CIL可以插设在阻挡绝缘层BLK与隧穿绝缘层TIL之间。阻挡绝缘层BLK、电荷存储层CIL和隧穿绝缘层TIL可以从堆叠件ST与竖直半导体图案VSP之间的区域起在第三方向D3上延伸。在实施例中，由竖直半导体图案VSP与第一栅电极ELa和第二栅电极ELb之间的电压差导致的Fowler-Nordheim(FN)隧穿现象可以用于存储或改变数据存储图案DSP中的数据。在实施例中，阻挡绝缘层BLK和隧穿绝缘层TIL可以由氧化硅形成或者包括氧化硅，电荷存储层CIL可以由氮化硅或氮氧化硅形成或者包括氮化硅或氮氧化硅。
源极结构SC的第一源极导电图案SCP1可以与竖直半导体图案VSP接触，第二源极导电图案SCP2可以与竖直半导体图案VSP间隔开，并且数据存储图案DSP插设在第二源极导电图案SCP2与竖直半导体图案VSP之间。第一源极导电图案SCP1可以与间隙填充绝缘图案VI间隔开，并且竖直半导体图案VSP插设在它们之间。
更具体地，第一源极导电图案SCP1可以包括定位在低于第二源极导电图案SCP2的顶表面SCP2b或高于第一源极导电图案SCP1的顶表面SCP1b的水平处的突出部分SCP1p。然而，突出部分SCP1p可以定位在高于第二源极导电图案SCP2的底表面SCP2a的水平处。在实施例中，与数据存储图案DSP或下数据存储图案DSPr接触的突出部分SCP1p中的每一个可以具有弯曲的表面。
图7B是示出根据发明构思的实施例的三维半导体存储器装置的一部分并且对应于图6B的部分‘B’或图6A的部分‘C’的放大图。在下面的描述中，为了简明描述，先前参照图7A描述的元件可以由相似或相同的附图标记标识，而不重复其重叠描述。
为了降低附图的复杂性并且为了提供发明构思的实施例的更好的理解，在图7B中示出了第二衬底70的第二部分73或第三部分75以及第二竖直沟道结构VS2或第三竖直沟道结构VS3(其包括数据存储图案DSP、竖直半导体图案VSP、间隙填充绝缘图案VI和下数据存储图案DSPr)作为示例。其余的竖直沟道孔CH及第二竖直沟道结构VS2和第三竖直沟道结构VS3可以具有与下文中要描述的那些基本相同的特征。
第二竖直沟道结构VS2的顶表面VS2t或第三竖直沟道结构VS3的顶表面VS3t可以与第二衬底70的第二部分73或第三部分75接触。第二竖直沟道结构VS2的顶表面VS2t或第三竖直沟道结构VS3的顶表面VS3t可以定位在高于残余源极导电图案SCP1r的顶表面的水平处。
残余源极导电图案SCP1r可以设置在竖直沟道孔CH的侧表面上。残余源极导电图案SCP1r的侧表面可以与第二竖直沟道结构VS2和第三竖直沟道结构VS3中的一个的竖直半导体图案VSP接触，残余源极导电图案SCP1r的相对侧表面可以与第二衬底70的第二部分73或第三部分75接触。残余源极导电图案SCP1r可以定位在与图7A的第一源极导电图案SCP1基本相同的水平处，并且可以由与图7A的第一源极导电图案SCP1基本相同的材料形成，或者包括与图7A的第一源极导电图案SCP1基本相同的材料。例如，残余源极导电图案SCP1r的与数据存储图案DSP或下数据存储图案DSPr接触的表面可以具有弯曲的形状。
图8A和图8B是为了示出根据发明构思的实施例的制造三维半导体存储器装置的方法而分别沿着图5的线I-I’和线II-II’截取的截面图。图9和图11是示出根据发明构思的实施例的制造三维半导体存储器装置的方法的平面图。图10A至图13A和图10B至图13B是为了示出根据发明构思的实施例的制造三维半导体存储器装置的方法而分别沿着图9或图11的线III-III'和线IV-IV'截取的截面图。图14A和图14B是为了示出根据发明构思的实施例的制造三维半导体存储器装置的方法而分别沿着图5的线I-I’和线II-II’截取的截面图。
在下文中，将参照图8A和图8B至图14A和图14B更加详细地描述根据发明构思的实施例的制造三维半导体存储器装置的方法。
参照图8A和图8B，可以在第一衬底10上形成外围电路结构PS。外围电路结构PS的形成可以包括：在第一衬底10中形成器件隔离层11以限定有源区域；在第一衬底10的有源区域上形成外围晶体管PTR；以及形成电连接到外围晶体管PTR的外围接触插塞31、外围电路互连线33、第一键合焊盘35以及覆盖它们的第一绝缘层30。
第一键合焊盘35可以被形成为具有与第一绝缘层30的顶表面基本共面的顶表面。在下面的描述中，表述“两个元件彼此共面”可以表示可以对这些元件执行平面化工艺。例如，可以使用化学机械抛光(CMP)工艺或回蚀工艺来执行平面化工艺。
参照图9、图10A和图10B，可以在载体衬底100上形成共源极区域CSL、下牺牲层101和下半导体层103。在实施例中，可以通过在载体衬底100上沉积第一导电类型(例如，n型)的掺杂的半导体材料来形成共源极区域CSL和下半导体层103。下牺牲层101可以由例如氮化硅形成或者包括例如氮化硅。在实施例中，下牺牲层101可以为包括多个绝缘层的多层结构。
可以在下半导体层103上形成初始堆叠件STp，并且在实施例中，初始堆叠件STp可以包括在下半导体层103上交替且重复地堆叠的第一层间介电层111和第二层间介电层112以及第一牺牲层121和第二牺牲层122。第一牺牲层121和第二牺牲层122可以由与第一层间介电层111和第二层间介电层112不同的绝缘材料形成，或者包括与第一层间介电层111和第二层间介电层112不同的绝缘材料。第一牺牲层121和第二牺牲层122可以由相对于第一层间介电层111和第二层间介电层112具有蚀刻选择性的材料形成。例如，第一牺牲层121和第二牺牲层122可以由氮化硅形成或者包括氮化硅，第一层间介电层111和第二层间介电层112可以由氧化硅形成或者包括氧化硅。第一牺牲层121和第二牺牲层122中的每一个可以具有基本相同的厚度，第一层间介电层111和第二层间介电层112的厚度可以根据它们的竖直位置而改变。
可以对初始堆叠件STp执行修剪工艺。修剪工艺可以包括：在单元阵列区域CAR和单元阵列接触区域EXR上形成掩模图案以覆盖初始堆叠件STp的顶表面的一部分；使用掩模图案使初始堆叠件STp图案化；减小掩模图案的面积；以及使用减小面积的掩模图案使初始堆叠件STp图案化。在实施例中，可以在修剪工艺期间重复减小掩模图案的面积和使用掩模图案使初始堆叠件STp图案化的步骤若干次。作为修剪工艺的结果，第一层间介电层111和第二层间介电层112中的每一个可以至少部分地暴露于外部，并且初始堆叠件STp可以在单元阵列接触区域EXR上具有台阶结构。
第四绝缘层60可以被形成为覆盖初始堆叠件STp的台阶结构。第四绝缘层60可以覆盖载体衬底100的至少一部分。第四绝缘层60的顶表面可以与初始堆叠件STp的第二层间介电层112中的最顶部的一个的顶表面基本共面。
竖直沟道孔CH可以被形成为以高高宽比穿透初始堆叠件STp的第一层间介电层111和第二层间介电层112以及第一牺牲层121和第二牺牲层122、下半导体层103、下牺牲层101、以及共源极区域CSL的至少一部分。竖直沟道孔CH还可以在单元阵列接触区域EXR上穿透第四绝缘层60。
竖直沟道孔CH可以包括第一竖直沟道孔CH1和第二竖直沟道孔CH2，第一竖直沟道孔CH1被形成为穿透第一层间介电层111和第一牺牲层121，第二竖直沟道孔CH2被形成为穿透第二层间介电层112和第二牺牲层122。第二竖直沟道孔CH2可以在第三方向D3上与第一竖直沟道孔CH1重叠，并且可以连接到第一竖直沟道孔CH1。
可以在形成在单元阵列区域CAR上的竖直沟道孔CH中形成第一竖直沟道结构VS1和第二竖直沟道结构VS2。可以在形成在单元阵列接触区域EXR上的竖直沟道孔CH中形成第三竖直沟道结构VS3。
第一竖直沟道结构至第三竖直沟道结构VS1、VS2和VS3中的每一个的形成可以包括：形成数据存储图案DSP和竖直半导体图案VSP以共形地覆盖竖直沟道孔CH中的每一个的内侧表面；形成间隙填充绝缘图案VI以填充竖直半导体图案VSP的其余空间；以及在被间隙填充绝缘图案VI和数据存储图案DSP包围的空间中形成导电焊盘PAD。在实施例中，第一竖直沟道结构至第三竖直沟道结构VS1、VS2和VS3可以具有与第二层间介电层112中的最顶部的一个的顶表面和第四绝缘层60的顶表面基本共面的顶表面。
参照图10A、图10B、图11、图12A和图12B，第三绝缘层50可以被形成为覆盖第二层间介电层112中的最顶部的一个的顶表面和第四绝缘层60的顶表面。
第一沟槽TR1和第二沟槽TR2可以被形成为穿透第三绝缘层50、初始堆叠件STp、下半导体层103、下牺牲层101和共源极区域CSL的至少一部分。第二沟槽TR2可以从单元阵列区域CAR延伸到单元阵列接触区域EXR。在其它实施例中，第一沟槽TR1也可以从单元阵列区域CAR延伸到单元阵列接触区域EXR。第一沟槽TR1的深度可以小于第二沟槽TR2的深度。第一沟槽TR1的底表面可以定位在高于第一层间介电层111中的最顶部的一个的顶表面的水平处。第二沟槽TR2的底表面可以定位在低于第一竖直沟道结构至第三竖直沟道结构VS1、VS2和VS3的底表面的水平处。
可以去除通过第一沟槽TR1和第二沟槽TR2暴露的第一牺牲层121和第二牺牲层122以及下牺牲层101。例如，可以通过使用氢氟酸(HF)和/或磷酸(H3PO4)溶液的湿法蚀刻工艺去除第一牺牲层121和第二牺牲层122以及下牺牲层101。
当去除下牺牲层101时，可以部分地去除经由通过去除下牺牲层101而形成的空的空间暴露的第一竖直沟道结构VS1和第二竖直沟道结构VS2中的每一个的数据存储图案DSP。
第一源极导电图案SCP1可以被形成为填充通过去除下牺牲层101而形成的空的空间。第一源极导电图案SCP1可以与第一竖直沟道结构VS1和第二竖直沟道结构VS2中的每一个的竖直半导体图案VSP接触。在实施例中，第一源极导电图案SCP1可以由掺杂的半导体材料中的至少一种形成，或者包括掺杂的半导体材料中的至少一种。尽管未示出，但是可以在第一源极导电图案SCP1中形成气隙。下半导体层103可以被称作第二源极导电图案SCP2，并且可以形成包括第一源极导电图案SCP1和第二源极导电图案SCP2的源极结构SC。结果，可以形成包括源极结构SC和共源极区域CSL的第二衬底70。
第一栅电极ELa和第二栅电极ELb可以被形成为填充通过去除第一牺牲层121和第二牺牲层122而形成的空的区域。第一层间介电层111和第二层间介电层112可以被称作第一堆叠件ST1的第一层间介电层ILDa和第二堆叠件ST2的第二层间介电层ILDb，结果，可以形成包括第一层间介电层ILDa和第二层间介电层ILDb以及第一栅电极ELa和第二栅电极ELb的堆叠件ST。
第一分离图案SP1和第二分离图案SP2可以被形成为分别填充第一沟槽TR1和第二沟槽TR2。第一分离图案SP1和第二分离图案SP2的顶表面可以与第三绝缘层50的顶表面基本共面。
可以在单元阵列区域CAR上形成位线接触插塞BLCP以穿透第三绝缘层50，并且与第一竖直沟道结构VS1和第二竖直沟道结构VS2的顶表面接触。可以在单元阵列接触区域EXR上形成单元接触插塞CCP，以穿透第三绝缘层50和第四绝缘层60并且与第一栅电极ELa和第二栅电极ELb的焊盘部分ELp接触。单元接触插塞CCP可以被形成为至少部分地穿透第一层间介电层ILDa和第二层间介电层ILDb。可以在单元阵列接触区域EXR上形成穿透接触插塞TCP，以穿透第三绝缘层50和第四绝缘层60并且与载体衬底100的顶表面接触。穿透接触插塞TCP可以与堆叠件ST和单元接触插塞CCP中的最外面的一个间隔开。
在单元阵列区域CAR上，可以在第三绝缘层50上形成位线BL以与位线接触插塞BLCP接触。在单元阵列接触区域EXR上，可以在第三绝缘层50上形成第一导电线CL1和第二导电线CL2，以与单元接触插塞CCP和穿透接触插塞TCP接触。
参照图11、图13A和图13B，可以在第三绝缘层50上形成连接接触插塞41、连接电路互连线43、第二键合焊盘45和第二绝缘层40，并且这里，连接接触插塞41、连接电路互连线43和第二键合焊盘45可以电连接到位线BL以及第一导电线CL1和第二导电线CL2，并且第二绝缘层40可以被形成为覆盖它们。第二键合焊盘45可以被形成为具有与第二绝缘层40的顶表面基本共面的顶表面。可以通过参照图9至图13A和图13B描述的方法在载体衬底100上形成单元阵列结构CS。
参照图5、图13A、图13B、图14A和图14B，可以将形成在载体衬底100上的单元阵列结构CS键合到通过参照图8A和图8B描述的方法形成在第一衬底10上的外围电路结构PS。可以在第一衬底10上设置载体衬底100使得单元阵列结构CS面对外围电路结构PS。可以通过彼此接触并且熔合为一的第一键合焊盘35和第二键合焊盘45将外围电路结构PS和单元阵列结构CS彼此键合。在第一键合焊盘35和第二键合焊盘45的键合之后，可以去除单元阵列结构CS上的载体衬底100。
返回参照图5、图6A和图6B，可以对第二衬底70的一部分执行离子注入工艺。详细地，可以通过对第二衬底70的定位在单元阵列区域CAR上并且在第三方向D3上与第一分离图案SP1和第二竖直沟道结构VS2重叠的部分执行离子注入工艺来形成第二衬底70的第二部分73，可以通过对第二衬底70的定位在单元阵列接触区域EXR上的部分执行离子注入工艺来形成第二衬底70的第三部分75。第二衬底70的不对其执行离子注入工艺的其余部分可以被称作第一部分71。
可以执行离子注入工艺以将第二导电类型(例如，p型)的杂质(例如，硼(B)、铝(Al)、镓(Ga)、铟(In)等)注入到第二衬底70的所述部分中。由于第二衬底70的第二部分73和第三部分75被掺杂为具有与第一部分71不同的导电类型，因此当执行擦除操作时，分别与第二部分73和第三部分75接触的第二竖直沟道结构VS2和第三竖直沟道结构VS3可以处于电浮置状态。
在离子注入工艺之后，可以在第二衬底70上形成第五绝缘层80。输入/输出焊盘IOP和共源极接触件PCC可以被形成为穿透第五绝缘层80。这里，输入/输出焊盘IOP可以连接到穿透接触插塞TCP，共源极接触件PCC可以连接到第二衬底70的第一部分71。共源极接触件PCC可以被设置为穿透第二衬底70的第一部分71的至少一部分。
图15A和图15B是为了示出根据发明构思的实施例的三维半导体存储器装置而分别沿着图5的线I-I’和线II-II’截取的截面图。在下面的描述中，为了简明描述，先前参照图5、图6A和图6B描述的元件可以由相似或相同的附图标记标识，而不重复其重叠描述。
参照图5、图15A和图15B，第二竖直沟道结构VS2和第三竖直沟道结构VS3中的每一个在第三方向D3上的长度可以小于第一竖直沟道结构VS1中的每一个在第三方向D3上的长度。第二竖直沟道结构VS2的顶表面VS2t和第三竖直沟道结构VS3的顶表面VS3t可以定位在低于第一竖直沟道结构VS1的顶表面VS1t的水平处。第二竖直沟道结构VS2的顶表面VS2t可以与第二衬底70的填充第一开口OP1的第二部分73接触，第三竖直沟道结构VS3的顶表面VS3t可以与第二衬底70的填充第二开口OP2的第三部分75接触。第二竖直沟道结构VS2的顶表面VS2t和第三竖直沟道结构VS3的顶表面VS3t可以与第二衬底70的底表面和第一层间介电层ILDa中的最顶部的一个的顶表面基本共面。
图16A和图16B是为了示出根据发明构思的实施例的制造三维半导体存储器装置的方法而分别沿着图5的线I-I’和线II-II’截取的截面图。
可以通过与参照图8A和图8B至图14A和图14B描述的基本相同的方法在第一衬底10上形成外围电路结构PS和单元阵列结构CS。
参照图5、图16A和图16B，可以通过去除第二衬底70的部分来形成第一开口OP1和第二开口OP2。详细地，可以通过去除第二衬底70的设置在单元阵列区域CAR上并且在第三方向D3上与第一分离图案SP1和第二竖直沟道结构VS2重叠的部分来形成第一开口OP1，可以通过去除第二衬底70的设置在单元阵列接触区域EXR上的部分来形成第二开口OP2。在第一开口OP1和第二开口OP2的形成期间，第二竖直沟道结构VS2和第三竖直沟道结构VS3中的每一个的下部可以与第二衬底70的共源极区域CSL和源极结构SC一起被去除。
返回参照图5、图15A和图15B，可以在第一开口OP1中形成第二衬底70的第二部分73，可以在第二开口OP2中形成第二衬底70的第三部分75。第二衬底70的除了在第一开口OP1和第二开口OP2中的部分之外的其余部分可以被称作第一部分71。第二衬底70的第二部分73和第三部分75的形成可以包括沉积第二导电类型(例如，p型)的掺杂的半导体层以填充第一开口OP1和第二开口OP2，或者可以包括沉积未掺杂的或本征半导体层以填充第一开口OP1和第二开口OP2，并且随后用第二导电类型(例如，p型)的杂质掺杂未掺杂的半导体层。
图17A和图17B是为了示出根据发明构思的实施例的三维半导体存储器装置而分别沿着图5的线I-I’和线II-II’截取的截面图。图18A和图18B是各自示出了根据发明构思的实施例的三维半导体存储器装置的一部分的放大图，图18A对应于图17A的部分‘D’，图18B对应于图17B的部分‘E’或图17A的部分‘F’。在下面的描述中，为了简明描述，先前参照图5、图6A和图6B描述的元件可以由相似或相同的附图标记标识，而不重复其重叠描述。
参照图17A、图17B、图18A和图18B，第二衬底70可以包括：第一部分71，其由第一导电类型(例如，n型)的掺杂的半导体材料形成，或者包括第一导电类型(例如，n型)的掺杂的半导体材料；以及第二部分73和第三部分75，它们由第二导电类型(例如，p型)的掺杂的半导体材料形成，或者包括第二导电类型(例如，p型)的掺杂的半导体材料。第二衬底70的第一部分71可以对应于图1的共源极线CSL或者图3和图4的共源极线4205。第二衬底70的第一部分71的底表面可以与第一层间介电层ILDa中的最顶部的一个的顶表面STb接触，第二衬底70的第一部分71的顶表面可以与第五绝缘层80的底表面接触。
尽管未示出，但是第二分离图案SP2可以包括设置在其中的导电接触件，第二分离图案SP2中的导电接触件可以与第二衬底70的第一部分71接触，并且电连接到第二衬底70的第一部分71。
参照图17A和图17B描述的三维半导体存储器装置可以与参照图5、图6A和图6B描述的三维半导体存储器装置以及参照图15A和图15B描述的三维半导体存储器装置在它们的擦除方法方面不同。例如，参照图17A和图17B描述的三维半导体存储器装置可以被配置为利用栅致漏极泄漏(GIDL)现象执行擦除操作。
第一竖直沟道结构VS1的顶表面VS1t可以与第二衬底70的第一部分71接触。第一竖直沟道结构VS1中的每一个的竖直半导体图案VSP可以与第二衬底70的第一部分71接触。第二竖直沟道结构VS2的顶表面VS2t可以与第二衬底70的第二部分73接触，第三竖直沟道结构VS3的顶表面VS3t可以与第二衬底70的第三部分75接触。第二竖直沟道结构VS2中的每一个的竖直半导体图案VSP可以与第二衬底70的第二部分73接触，第三竖直沟道结构VS3中的每一个的竖直半导体图案VSP可以与第二衬底70的第三部分75接触。
在第一竖直沟道结构至第三竖直沟道结构VS1、VS2和VS3中的每一个中，数据存储图案DSP可以被设置为包围竖直半导体图案VSP的侧表面。数据存储图案DSP可以包括设置在竖直半导体图案VSP与第二衬底70之间以在第一方向D1上突出的突出部分DSPp，竖直半导体图案VSP的被数据存储图案DSP的突出部分DSPp包围的部分可以与第二衬底70接触。
根据发明构思的实施例，三维半导体存储器装置可以包括第一衬底、设置在第一衬底上并且包括外围晶体管的外围电路结构、以及通过键合焊盘耦接到外围电路结构的单元阵列结构，单元阵列结构可以包括堆叠件和堆叠件上的第二衬底。第二衬底可以包括不同导电类型的掺杂的部分，并且在擦除操作期间，可以在不同导电类型的掺杂的部分之间形成反向结。因此，在擦除操作期间，虚设竖直沟道结构可以处于电浮置状态，并且因此，可以能够防止、限制或抑制在擦除操作中发生故障，并且从而改善三维半导体存储器装置的电学特性和可靠性。
此外，根据发明构思的实施例的三维半导体存储器装置每单位面积可以具有增大的存储容量，因为单元阵列结构设置在外围电路结构上并且耦接到外围电路结构。外围电路结构和单元阵列结构可以分开制造并且随后可以彼此耦接，并且在此情况下，可能能够限制和/或防止外围晶体管被若干热处理工艺损坏。因此，可以改善三维半导体存储器装置的电学特性和可靠性。
以上公开的元件中的一个或多个可以包括诸如以下的处理电路或在诸如以下的处理电路中实施：包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或它们的组合。例如，更具体地，处理电路可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
尽管已经具体示出和描述了发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在示例实施例中做出形式和细节上的改变。

Claims (20)

1.一种三维半导体存储器装置，包括：
第一衬底，其包括单元阵列区域和单元阵列接触区域；
外围电路结构，其位于所述第一衬底上；以及
单元阵列结构，其包括堆叠件、第一竖直沟道结构、第二竖直沟道结构和第二衬底，所述堆叠件位于所述外围电路结构上，所述第一竖直沟道结构和所述第二竖直沟道结构位于所述单元阵列区域上并且穿透所述堆叠件，并且所述第二衬底连接到所述第一竖直沟道结构和所述第二竖直沟道结构，所述堆叠件位于所述外围电路结构与所述第二衬底之间，所述第二衬底包括第一部分、第二部分和第三部分，所述第一部分与所述第一竖直沟道结构接触并且被掺杂为具有第一导电类型，所述第二部分与所述第二竖直沟道结构接触并且被掺杂为具有与所述第一导电类型不同的第二导电类型，并且所述第三部分位于所述单元阵列接触区域上并且被掺杂为具有所述第二导电类型。
2.根据权利要求1所述的三维半导体存储器装置，其中，所述第二部分包围所述第二竖直沟道结构中的每一个的一部分。
3.根据权利要求1所述的三维半导体存储器装置，还包括：
第一分离图案，其位于所述单元阵列区域上，并且与所述堆叠件交叉；以及
第二分离图案，其从所述单元阵列区域朝向所述单元阵列接触区域延伸，
其中，所述第二部分与所述第一分离图案竖直地重叠。
4.根据权利要求1所述的三维半导体存储器装置，其中，
所述单元阵列结构还包括所述单元阵列接触区域上的第三竖直沟道结构，
所述第三竖直沟道结构穿透所述堆叠件的至少一部分，并且接触所述第二衬底的第三部分，并且
所述第一竖直沟道结构中的每一个穿透所述第一部分的至少一部分。
5.根据权利要求4所述的三维半导体存储器装置，其中，
所述第二衬底的所述第一部分包括所述堆叠件上的共源极区域以及所述堆叠件与所述共源极区域之间的源极导电图案，
所述源极导电图案的杂质浓度与所述共源极区域的杂质浓度不同，
所述第一竖直沟道结构中的每一个包括数据存储图案和被所述数据存储图案包围的竖直半导体图案，
所述数据存储图案接触所述堆叠件的侧表面，并且
所述源极导电图案接触所述竖直半导体图案。
6.根据权利要求5所述的三维半导体存储器装置，其中，
所述第一竖直沟道结构与所述共源极区域接触，并且
所述第一竖直沟道结构的顶表面位于比所述源极导电图案的顶表面高的水平处。
7.根据权利要求5所述的三维半导体存储器装置，其中，
所述共源极区域为平行于所述第一衬底的顶表面延伸的板形图案。
8.根据权利要求5所述的三维半导体存储器装置，其中，
所述第二竖直沟道结构的顶表面和所述第三竖直沟道结构的顶表面定位在比所述第一竖直沟道结构的顶表面低的水平处，并且
所述第二竖直沟道结构的顶表面和所述第三竖直沟道结构的顶表面与所述第二衬底的底表面共面。
9.根据权利要求4所述的三维半导体存储器装置，其中，
所述第二竖直沟道结构中的每一个穿透所述第二部分的至少一部分，
所述第三竖直沟道结构中的每一个穿透所述第三部分的至少一部分，
所述第一竖直沟道结构、所述第二竖直沟道结构和所述第三竖直沟道结构中的每一个包括数据存储图案和被所述数据存储图案包围的竖直半导体图案，
所述数据存储图案接触所述堆叠件的侧表面，并且
所述竖直半导体图案的顶表面直接接触所述第二衬底。
10.根据权利要求1所述的三维半导体存储器装置，其中，
所述外围电路结构包括位于所述第一衬底上的外围晶体管和连接到所述外围晶体管的第一键合焊盘，
所述单元阵列结构还包括位线、导电线和第二键合焊盘，
所述位线连接到所述第一竖直沟道结构，所述导电线在水平方向上与所述位线间隔开，所述第二键合焊盘连接到所述位线或所述导电线，并且
所述第一键合焊盘与所述第二键合焊盘一体地键合。
11.根据权利要求1所述的三维半导体存储器装置，其中，所述第一竖直沟道结构和所述第二竖直沟道结构的宽度随着距所述第一衬底的距离增大而减小。
12.根据权利要求1所述的三维半导体存储器装置，其中，
所述堆叠件包括交替且重复地堆叠并且在平行于所述第一衬底的顶表面的方向上延伸的层间介电层和栅电极，并且
所述栅电极在平行于所述第一衬底的顶表面的所述方向上的长度随着距所述第一衬底的距离增大而增大。
13.一种三维半导体存储器装置，包括：
第一衬底，其包括单元阵列区域和单元阵列接触区域；
外围电路结构，其包括外围晶体管、外围电路互连线和第一键合焊盘，所述外围晶体管位于所述第一衬底上，所述外围电路互连线位于所述外围晶体管上，并且所述第一键合焊盘通过所述外围电路互连线连接到所述外围晶体管；以及
单元阵列结构，其包括第二键合焊盘、连接电路互连线、位线、所述位线上的堆叠件、第一竖直沟道结构、第二竖直沟道结构、第三竖直沟道结构和第二衬底，所述连接电路互连线位于所述第二键合焊盘上，所述位线通过所述连接电路互连线连接到所述第二键合焊盘，所述第一竖直沟道结构至所述第三竖直沟道结构穿透所述堆叠件，并且所述第二衬底连接到所述第一竖直沟道结构至所述第三竖直沟道结构，所述第二键合焊盘一体地键合到所述外围电路结构的所述第一键合焊盘，所述堆叠件定位在所述外围电路结构与所述第二衬底之间，所述堆叠件包括交替且重复地堆叠并且在平行于所述第一衬底的顶表面的方向上延伸的层间介电层和栅电极，所述第一竖直沟道结构至所述第三竖直沟道结构位于穿透所述堆叠件的竖直沟道孔中，
所述第一竖直沟道结构、所述第二竖直沟道结构和所述第三竖直沟道结构中的每一个包括数据存储图案和被所述数据存储图案包围的竖直半导体图案，所述数据存储图案共形地覆盖所述竖直沟道孔中的每一个的内侧表面，
所述数据存储图案包括顺序地堆叠的阻挡绝缘层、电荷存储层和隧穿绝缘层，
所述第一竖直沟道结构和所述第二竖直沟道结构位于所述单元阵列区域上，
所述第三竖直沟道结构位于所述单元阵列接触区域上，并且
所述第二衬底包括第一部分、第二部分和第三部分，所述第一部分与所述第一竖直沟道结构接触并且被掺杂为具有第一导电类型，所述第二部分与所述第二竖直沟道结构接触并且被掺杂为具有与所述第一导电类型不同的第二导电类型，并且所述第三部分与所述第三竖直沟道结构接触并且被掺杂为具有所述第二导电类型。
14.根据权利要求13所述的三维半导体存储器装置，其中，
所述第一竖直沟道结构至所述第三竖直沟道结构的宽度随着距所述第一衬底的距离增大而减小，并且
所述栅电极在平行于所述第一衬底的顶表面的所述方向上的长度随着距所述第一衬底的距离增大而增大。
15.根据权利要求13所述的三维半导体存储器装置，其中，所述第一键合焊盘和所述第二键合焊盘包括铜。
16.根据权利要求13所述的三维半导体存储器装置，其中，
所述竖直沟道孔中的每一个包括第一竖直沟道孔和连接到所述第一竖直沟道孔的第二竖直沟道孔，并且
所述第一竖直沟道孔和所述第二竖直沟道孔在所述第一竖直沟道孔和所述第二竖直沟道孔彼此连接的边界区域附近具有彼此不同的直径。
17.根据权利要求13所述的三维半导体存储器装置，还包括：
第一分离图案，其位于所述单元阵列区域上并且与所述堆叠件交叉；以及
第二分离图案，其从所述单元阵列区域朝向所述单元阵列接触区域延伸，
其中，所述第二部分与所述第一分离图案竖直地重叠。
18.根据权利要求13所述的三维半导体存储器装置，其中，所述第一竖直沟道结构中的每一个穿透所述第一部分的至少一部分。
19.一种电子系统，包括：
三维半导体存储器装置，其包括包含单元阵列区域和单元阵列接触区域的第一衬底、所述第一衬底上的外围电路结构、以及单元阵列结构，所述单元阵列结构包括堆叠件、第一竖直沟道结构、第二竖直沟道结构、第二衬底和输入/输出焊盘，所述堆叠件位于所述外围电路结构上，所述第一竖直沟道结构和所述第二竖直沟道结构位于所述单元阵列区域上并且穿透所述堆叠件，所述第二衬底连接到所述第一竖直沟道结构和所述第二竖直沟道结构，所述输入/输出焊盘位于所述单元阵列结构上，所述堆叠件定位在所述外围电路结构与所述第二衬底之间，所述第二衬底包括第一部分、第二部分和第三部分，所述第一部分与所述第一竖直沟道结构接触并且被掺杂为具有第一导电类型，所述第二部分与所述第二竖直沟道结构接触并且被掺杂为具有与所述第一导电类型不同的第二导电类型，并且所述第三部分位于所述单元阵列接触区域上并且被掺杂为具有所述第二导电类型；以及
控制器，其通过所述输入/输出焊盘连接到所述三维半导体存储器装置，所述控制器被配置为控制所述三维半导体存储器装置。
20.根据权利要求19所述的电子系统，其中，
所述外围电路结构包括所述第一衬底上的外围晶体管和连接到所述外围晶体管的第一键合焊盘，
所述单元阵列结构还包括位线、导电线和第二键合焊盘，
所述位线连接到所述第一竖直沟道结构，所述导电线在水平方向上与所述位线间隔开，所述第二键合焊盘连接到所述位线或所述导电线，并且
所述第一键合焊盘与所述第二键合焊盘一体地键合。
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