CN114725114A - 三维半导体存储器件和包括其的电子系统 - Google Patents

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Abstract

公开了三维半导体存储器件和包括其的电子系统。所述三维半导体存储器件包括：衬底，包括单元阵列区域和延伸区域；位于所述衬底上的外围电路结构，包括多个外围晶体管；堆叠结构，包括交替堆叠在所述外围电路结构上的层间电介质层和栅电极；接触，在所述延伸区域上穿透所述堆叠结构并与所述外围晶体管电连接，并包括突出部和竖直部，所述突出部接触所述多个栅电极中的一个栅电极的侧壁，所述竖直部穿透所述堆叠结构；以及电介质图案，介于所述竖直部和所述多个栅电极的相应的侧壁之间。每个所述电介质图案的顶表面和底表面分别与相邻的所述层间电介质层接触。

Description

三维半导体存储器件和包括其的电子系统
相关申请的交叉引用
本申请要求于2021年1月5日在韩国知识产权局提交的韩国专利申请No.10-2021-0001083的优先权，其公开内容通过引用全部合并于此。
技术领域
本发明构思涉及三维半导体存储器件、制造三维半导体存储器件的方法和包括三维半导体存储器件的电子系统，并且更具体地，涉及具有垂直沟道的非易失性三维半导体存储器件、制造三维半导体存储器件的方法和包括三维半导体存储器件的电子系统。
背景技术
利用数据存储的电子系统可以包括能够存储大量数据的半导体器件。半导体器件已经高度集成，以提供高性能和更低的制造成本二者，这对于客户而言可以是优选的。常规的二维或平面半导体器件的集成可以由单位存储单元所占据的面积确定，使得集成受到精细图案形成技术的水平的影响。然而，用于增加图案精细度的极其昂贵的处理设备会对增加二维或平面半导体器件的集成设置实际限制。因此，已经提出了具有三维排列的存储单元的三维半导体存储器件。
发明内容
本发明构思的一些实施例提供了稳定性和电性质得以改善的三维半导体存储器件以及制造其的简化方法。
本发明构思的一些实施例提供了包括三维半导体存储器件的电子系统。
本发明构思的目的不限于以上提到的这些实施例，本领域的技术人员根据以下描述将清楚地理解以上并未提到的其他目的。
根据本发明构思的一些实施例，一种三维半导体存储器件可以包括：衬底，所述衬底包括单元阵列区域和延伸区域；外围电路结构，所述外围电路结构包括多个外围晶体管，所述外围电路结构位于所述衬底上；堆叠结构，所述堆叠结构包括交替堆叠在所述外围电路结构上的多个层间电介质层和多个栅电极；多个接触，所述多个接触在所述延伸区域上穿透所述堆叠结构并与所述多个外围晶体管电连接，所述多个接触中的每个接触包括突出部和竖直部，所述突出部接触所述多个栅电极中的相应的栅电极的侧壁，并且所述竖直部穿透所述堆叠结构；以及多个电介质图案，所述多个电介质图案介于所述竖直部和所述多个栅电极的相应的侧壁之间。所述多个电介质图案中的每个电介质图案的顶表面和底表面可以分别与所述多个层间电介质层中的相邻的层间电介质层接触。
根据本发明构思的一些实施例，一种三维半导体存储器件可以包括：第一衬底，所述第一衬底包括单元阵列区域和延伸区域；外围电路结构，所述外围电路结构包括多条外围电路线和多个外围晶体管，所述外围电路结构位于所述第一衬底上；第二衬底，所述第二衬底位于所述外围电路结构上；以及单元阵列结构，所述单元阵列结构位于所述第二衬底上。所述单元阵列结构可以包括：堆叠结构，所述堆叠结构包括交替堆叠在所述第二衬底上的多个层间电介质层和多个栅电极；多个垂直结构，所述多个垂直结构在所述单元阵列区域上穿透所述堆叠结构；多条位线，所述多条位线分别电连接到所述多个垂直结构；多个接触，所述多个接触在所述延伸区域上穿透所述第二衬底和所述堆叠结构并与所述多条外围电路线接触；以及多个电介质图案，所述多个电介质图案分别位于所述多个接触和所述多个栅电极的侧壁之间。所述多个接触中的每个接触可以包括：突出部，所述突出部与所述栅电极中的相应的栅电极的侧壁接触；以及竖直部，所述竖直部穿透所述堆叠结构。所述多个电介质图案中的每个电介质图案的顶表面和底表面可以分别与所述多个层间电介质层中的相邻的层间电介质层接触。
根据本发明构思的一些实施例，一种电子系统可以包括：主板；三维半导体存储器件，所述三维半导体存储器件位于所述主板上；以及控制器，所述控制器位于所述主板上并电连接到所述三维半导体存储器件。所述三维半导体存储器件可以包括：衬底，所述衬底包括单元阵列区域和延伸区域；外围电路结构，所述外围电路结构包括多个外围晶体管，所述外围电路结构位于所述衬底上；堆叠结构，所述堆叠结构包括交替堆叠在所述外围电路结构上的多个层间电介质层和多个栅电极；多个接触，所述多个接触在所述延伸区域上穿透所述堆叠结构并与所述多个外围晶体管电连接，所述多个接触中的每个接触包括突出部和竖直部，所述突出部接触所述多个栅电极中的相应的栅电极的侧壁，并且所述竖直部穿透所述堆叠结构；以及多个电介质图案，所述多个电介质图案介于所述竖直部和所述多个栅电极的相应的侧壁之间。所述多个电介质图案中的每个电介质图案的顶表面和底表面可以分别与所述多个层间电介质层中的相邻的层间电介质层接触。
附图说明
图1例示了示出根据本发明构思的一些实施例的包括三维半导体存储器件的电子系统的简化框图。
图2例示了示出根据本发明构思的一些实施例的包括三维半导体存储器件的电子系统的简化透视图。
图3和图4例示了分别沿着图2的线I-I′和线II-II′截取的截面图，以示出根据本发明构思的一些实施例的包括三维半导体存储器件的半导体封装件。
图5例示了示出根据本发明构思的一些实施例的三维半导体存储器件的俯视图。
图6例示了沿着图5的线I-I′截取的截面图，以示出根据本发明构思的一些实施例的三维半导体存储器件。
图7和图8分别例示了图6的截面A和B的放大图，以示出根据本发明构思的一些实施例的三维半导体存储器件。
图9例示了沿着图5的线I-I′截取的截面图，以示出根据本发明构思的一些实施例的三维半导体存储器件。
图10至图17例示了沿着图5的线I-I′截取的截面图，以示出根据本发明构思的一些实施例的制造三维半导体存储器件的方法。
图18例示了示出根据本发明构思的一些实施例的制造三维半导体存储器件的方法的俯视图。
图19至图22例示了沿着图18的线II-II′截取的截面图，以示出根据本发明构思的一些实施例的制造三维半导体存储器件的方法。
图23例示了沿着图18的线I-I′截取的截面图，以示出根据本发明构思的一些实施例的制造三维半导体存储器件的方法。
图24例示了示出根据本发明构思的一些实施例的三维半导体存储器件的俯视图。
图25至图27例示了沿着图24的线I-I′截取的截面图，以示出根据本发明构思的一些实施例的制造三维半导体存储器件的方法。
具体实施方式
参考附图，现在下面将详细描述根据本发明构思的一些实施例的三维半导体存储器件、制造三维半导体存储器件的方法和包括三维半导体存储器件的电子系统。
图1例示了示出根据本发明构思的一些实施例的包括三维半导体存储器件1100的电子系统1000的简化框图。
参照图1，根据本发明构思的一些实施例的电子系统1000可以包括三维半导体存储器件1100和电连接到三维半导体存储器件1100的控制器1200。电子系统1000可以是包括单个或多个三维半导体存储器件1100的存储装置或包括该存储装置的电子设备。例如，电子系统1000可以是其中每个都包括单个或多个三维半导体存储器件1100的固态硬盘(SSD)设备、通用串行总线(USB)设备、计算系统、医疗设备和/或通信设备。
三维半导体存储器件1100可以是诸如下面将讨论的三维NAND闪存器件的非易失性存储器件。三维半导体存储器件1100可以包括第一区域1100F和位于第一区域1100F上的第二区域1100S。例如，第一区域1100F可以设置在第二区域1100s的一侧。第一区域1100F可以是包括译码器电路1110、页面缓冲器1120和逻辑电路1130的外围电路区域域。第二区域1100S可以是包括位线BL、公共源极线CSL、字线WL、第一线LL1和LL2、第二线UL1和UL2以及在位线BL和公共源极线CSL之间的存储单元串CSTR的存储单元区域。
在第二区域1100S上，每个存储单元串CSTR可以包括与公共源极线CSL相邻的第一晶体管LT1和LT2、与位线BL相邻的第二晶体管UT1和UT2以及设置在第一晶体管LT1和LT2与第二晶体管UT1和UT2之间的存储单元晶体管MCT。按照本发明构思的一些实施例，第一晶体管LT1和LT2以及第二晶体管UT1和UT2的数目可以不同地改变。
例如，第一晶体管LT1和LT2可以包括接地选择晶体管，并且第二晶体管UT1和UT2可以包括串选择晶体管。第一线LL1和LL2可以分别是第一晶体管LT1和LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极。第二线UL1和UL2可以分别是第二晶体管UT1和UT2的栅电极。
例如，第一晶体管LT1和LT2可以包括串联连接的第一擦除控制晶体管LT1和接地选择晶体管LT2。第二晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和第二擦除控制晶体管UT2。可以采用第一擦除控制晶体管LT1和第二擦除控制晶体管UT2中的一者或二者来执行其中使用栅致漏极泄漏(GIDL)现象来擦除存储在存储单元晶体管MCT中的数据的擦除操作。
公共源极线CSL、第一线LL1和第二线LL2、字线WL以及第二线UL1和UL2可以通过从第一区域1100F朝向第二区域1100S延伸的第一连接线1115电连接到译码器电路1110。位线BL可以通过从第一区域1100F朝向第二区域1100S延伸的第二连接线1125电连接到页面缓冲器1120。
在第一区域1100F上，译码器电路1110和页面缓冲器1120可以对多个存储单元晶体管MCT之中的至少一个选定的存储单元晶体管执行控制操作。逻辑电路1130可以控制译码器电路1110和页面缓冲器1120。三维半导体存储器件1100可以通过与逻辑电路1130电连接的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一区域1100F朝向第二区域1100S延伸的一条或更多条输入/输出连接线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。例如，电子系统1000可以包括多个三维半导体存储器件1100，并且在这种情况下，控制器1200可以控制多个三维半导体存储器件1100。
处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以基于特定固件而运行，并可以控制NAND控制器1220访问三维半导体存储器件1100。NAND控制器1220可以包括处理与三维半导体存储器件1100的通信的NAND接口1221。NAND接口1221可以用于通过其传送旨在控制三维半导体存储器件1100的控制命令、旨在写入三维半导体存储器件1100的存储单元晶体管MCT上的数据和/或旨在从三维半导体存储器件1100的存储单元晶体管MCT读取的数据。主机接口1230可以向电子系统1000提供与外部主机的通信。当通过主机接口1230从外部主机接收到控制命令时，可以由处理器1210响应于该控制命令而控制三维半导体存储器件1100。
图2例示了示出根据本发明构思的一些实施例的包括三维半导体存储器件的电子系统2000的简化透视图。
参照图2，根据本发明构思的一些实施例的电子系统2000可以包括主板2001、安装在主板2001上的控制器2002、一个或更多个半导体封装件2003和动态随机存取存储器(DRAM)2004。半导体封装件2003和DRAM 2004可以通过在主板2001中设置的布线图案2005连接到控制器2002。
主板2001可以包括连接器2006，连接器2006包括被设置为与外部主机连接的多个引脚。连接器2006上的多个引脚的数目和布置可以基于电子系统2000与外部主机之间的通信接口而变化。电子系统2000可以通过诸如(例如)通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)和/或通用闪存(UFS)的M-PHY的一个或更多个接口与外部主机通信。例如，电子系统2000可以利用从外部主机通过连接器2006供应的电力而运行。电子系统2000还可以包括电源管理集成电路(PMIC)，PMIC将从外部主机供应的电力分配到控制器2002和半导体封装件2003。
控制器2002可以将数据写入半导体封装件2003，可以从半导体封装件2003读取数据，和/或可以提高电子系统2000的运行速度。
DRAM 2004可以是减小外部主机与用作数据存储空间的半导体封装件2003之间的速度差的缓冲存储器。电子系统2000中包括的DRAM 2004可以作为高速缓冲存储器运行，并可以提供用于在半导体封装件2003的控制操作中临时存储数据的空间。当电子系统2000中包括DRAM 2004时，控制器2002可以不仅包括用于控制半导体封装件2003的NAND控制器，而且包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b均可以包括多个半导体芯片2200。第一半导体封装件2003a和第二半导体封装件2003b均可以包括封装基板2100、位于封装基板2100上的半导体芯片2200、位于半导体芯片2200的底表面上的粘合层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400以及位于封装基板2100上并覆盖半导体芯片2200和连接结构2400的模制层2500。
封装基板2100可以是包括封装上焊盘2130的集成电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。每个输入/输出焊盘2210可以对应于图1的输入/输出焊盘1101。每个半导体芯片2200可以包括栅极堆叠结构3210和垂直沟道结构3220。每个半导体芯片2200可以包括下面将讨论的三维半导体存储器件。
例如，连接结构2400可以是将输入/输出焊盘2210电连接到封装上焊盘2130的接合引线。在第一半导体封装件2003a和第二半导体封装件2003b中的每一者上，半导体芯片2200可以以引线接合方式彼此电连接，并可以电连接到封装基板2100的封装上焊盘2130。在一些实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者上，半导体芯片2200可以使用穿通硅通路(TSV)而非连接结构2400或接合引线彼此电连接。
例如，控制器2002和半导体芯片2200可以被包括在单个封装件中。例如，控制器2002和半导体芯片2200可以安装在不同于主板2001的单独的中介基板上，并可以通过在中介基板中设置的布线线路彼此连接。
图3和图4例示了分别沿着图2的线I-I′和线II-II′截取的截面图，以示出根据本发明构思的一些实施例的包括三维半导体存储器件的半导体封装件2003。
参照图3和图4，半导体封装件2003可以包括封装基板2100、位于封装基板2100上的多个半导体芯片2200以及位于封装基板2100和多个半导体芯片2200上并在一些实施例中覆盖它们的模制层2500。
封装基板2100可以包括封装基板主体2120、设置在封装基板主体2120的顶表面上的封装上焊盘2130、设置或暴露在封装基板主体2120的底表面上的封装下焊盘2125以及位于封装基板主体2120中并将封装上焊盘2130电连接到封装下焊盘2125的内部线2135。封装上焊盘2130可以电连接到连接结构2400。封装下焊盘2125可以通过导电连接器2800连接到图2中描绘的电子系统2000的主板2001中的布线图案2005。
每个半导体芯片2200可以包括半导体衬底3010，并且还可以包括顺序堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，该外围电路区域包括外围线3110。第二结构3200可以包括公共源极线3205、位于公共源极线3205上的栅极堆叠结构3210、穿透栅极堆叠结构3210的垂直沟道结构3220和分隔结构3230、电连接到垂直沟道结构3220的位线3240以及电连接到栅极堆叠结构3210的字线(参见图1的WL)的导线3250和栅极连接线3235。各条栅极连接线3235可以电连接到各条字线WL，并可以穿透其他字线WL并可以与第一结构3100的外围线3110电连接。至少一条栅极连接线3235可以电连接到公共源极线3205。电连接到字线WL的栅极连接线3235可以与下面将讨论的穿通线3245同时形成。
每个半导体芯片2200可以包括与第一结构3100的外围线3110电连接并延伸到第二结构3200中的一条或更多条穿通线3245。穿通线3245可以穿透栅极堆叠结构3210，并且还可以设置在栅极堆叠结构3210的外部。每个半导体芯片2200还可以包括与第一结构3100的外围线3110电连接并延伸到第二结构3200中的输入/输出连接线3265，并且还可以进一步包括电连接到输入/输出连接线3265的输入/输出焊盘2210。
图5例示了示出根据本发明构思的一些实施例的三维半导体存储器件的俯视图。图6例示了沿着图5的线I-I′截取的截面图，以示出根据本发明构思的一些实施例的三维半导体存储器件。
参照图5和图6，可以提供包括单元阵列区域CAR和延伸区域EXR的第一衬底10。第一衬底10可以具有与第一方向D1和第二方向D2平行并与第三方向D3垂直的顶表面。第一方向D1、第二方向D2和第三方向可以彼此正交。延伸区域EXR可以从单元阵列区域CAR在第一方向D1上延伸。
第一衬底10可以是例如硅衬底、硅锗衬底、锗衬底或在单晶硅衬底上生长的单晶外延层。器件隔离层11可以设置在第一衬底10中。器件隔离层11可以限定第一衬底10的有源部分。器件隔离层11可以包括诸如氧化硅的氧化物。
外围电路结构PS可以设置在第一衬底10上。外围电路结构PS可以对应于图1的第一区域1100F。外围电路结构PS可以包括位于第一衬底10的有源部分上的外围晶体管PTR、第一外围电路线31、第二外围电路线32和第三外围电路线33、外围接触插塞35以及包围外围晶体管PTR、第一外围电路线31、第二外围电路线32和第三外围电路线33以及外围接触插塞35的外围电路电介质层30。将理解的是，本文中使用的“元件A包围元件B”(或类似的语言)意味着元件A至少部分地包围元件B，但不一定意味着元件A完全包围元件B。
外围电路可以由外围晶体管PTR、第一外围电路线31、第二外围电路线32和第三外围电路线33以及外围接触插塞35构成。例如，外围晶体管PTR可以构成图1中描绘的译码器电路1110、页面缓冲器1120和逻辑电路1130。例如，每个外围晶体管PTR可以包括外围栅极电介质层21、外围栅电极23、外围覆盖图案25、外围栅极间隔物27和外围源极/漏极区29。
外围栅极电介质层21可以设置在外围栅电极23和第一衬底10之间。外围覆盖图案25可以设置在外围栅电极23上。外围栅极间隔物27可以覆盖外围栅极电介质层21的侧壁、外围栅电极23的侧壁和外围覆盖图案25的侧壁。外围源极/漏极区29可以设置在与外围栅电极23的相对侧相邻的第一衬底10中。
第一外围电路线31、第二外围电路线32和第三外围电路线33可以通过外围接触插塞35电连接到外围晶体管PTR。每个外围晶体管PTR可以是例如NMOS晶体管、PMOS晶体管或全环绕栅极型晶体管。例如，外围接触插塞35可以各自具有在第一方向D1或第二方向D2上的宽度，该宽度在第三方向D3上增大。第一外围电路线31、第二外围电路线32和第三外围电路线33以及外围接触插塞35可以包括诸如金属的导电材料。
外围电路电介质层30可以设置在第一衬底10的顶表面上。在第一衬底10上，外围电路电介质层30可以覆盖外围晶体管PTR、第一外围电路线31、第二外围电路线32和第三外围电路线33以及外围接触插塞35。外围电路电介质层30可以包括构成多层结构的多个电介质层。例如，外围电路电介质层30可以包括诸如氧化硅、氮化硅、氮氧化硅和/或低k电介质中的一种或多种的电介质材料。
外围电路电介质层30可以在其上设置有第二衬底100，并且还设置有第一电介质图案101和第二电介质图案102。第一电介质图案101和第二电介质图案102可以限定下面将讨论的第一接触C1、第二接触C2和第三接触C3的位置。第一电介质图案101和第二电介质图案102的顶表面可以与第二衬底100的顶表面和以下将讨论的源极结构SC的底表面基本上共面。第一电介质图案101和第二电介质图案102的底表面可以与第二衬底100的底表面基本上共面。
第一电介质图案101可以设置在外围电路电介质层30和下面将讨论的源极结构SC之间。当在俯视图中观察时，每个第一电介质图案101可以被第二衬底100包围。第二电介质图案102可以从第二衬底100的一个侧壁在第一方向D1上延伸。
第二衬底100可以是包括半导体材料的半导体衬底。第二衬底100可以包括例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷镓(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)或它们的混合物。第一电介质图案101和第二电介质图案102可以包括诸如氧化硅的氧化物。
外围电路结构PS上可以设置有单元阵列结构CS，单元阵列结构CS包括堆叠结构ST、第一垂直结构VS1和第二垂直结构VS2以及第一接触C1、第二接触C2、第三接触C3和第四接触C4。单元阵列结构CS可以对应于图1的第二区域1100S。下面将详细讨论单元阵列结构CS的组件。
多个堆叠结构ST可以设置在第二衬底100上。堆叠结构ST可以对应于图2至图4的栅极堆叠结构3210。如在图5所示的俯视图中观察的，堆叠结构ST可以沿着第二方向D2布置。第一分隔图案SP1或第二分隔图案SP2可以设置在沿第二方向D2彼此相邻的堆叠结构ST之间。例如，堆叠结构ST可以跨第一分隔图案SP1或第二分隔图案SP2在第二方向D2上彼此间隔开。第二分隔图案SP2在第一方向D1上的长度可以大于第一分隔图案SP1在第一方向D1上的长度。第一分隔图案SP1和第二分隔图案SP2可以包括诸如氧化硅的氧化物。为了便于描述，下面的说明将侧重于单个堆叠结构ST，但该说明也可以适用于其他堆叠结构ST。
堆叠结构ST可以包括交替堆叠的层间电介质层120和栅电极EL。栅电极EL可以对应于图1中示出的字线WL、第一线LL1和LL2以及第二线UL1和UL2。
栅电极EL在第一方向D1上的长度可以随着与第二衬底100的距离的增大而减小(例如，在第三方向D3上减小)。例如，一个栅电极EL在第一方向D1上的长度可以大于该一个栅电极EL正上方的下一个栅电极EL在第一方向D1上的长度。堆叠结构ST的最下面的栅电极EL可以在第一方向D1上具有最大长度，并且堆叠结构ST的最上面的栅电极EL可以在第一方向D1上具有最小长度。
每个栅电极EL可以在延伸区域EXR上包括焊盘部分ELp。焊盘部分ELp(例如，在第三方向D3上)的厚度可以大于每个栅电极EL的其他部分的厚度。焊盘部分ELp可以水平地和垂直地位于不同位置处。焊盘部分ELp可以沿着第一方向D1构成阶梯状结构。
阶梯状结构可以致使堆叠结构ST的厚度随着与下面将讨论的第一垂直结构VS1中的最外面的第一垂直结构VS1的距离的增大而减小。在下面的描述中，术语“厚度”可以指示第三方向D3上的厚度。当在俯视图中观察时，栅电极EL的侧壁可以沿着第一方向D1彼此等距间隔开。
栅电极EL可以包括例如从掺杂的半导体(例如，掺杂的硅)、金属(例如，钨、铜和/或铝)、导电金属氮化物(例如，氮化钛和/或氮化钽)和过渡金属(例如，钛和/或钽)中选择的至少一种。
阻挡层330可以被设置为在每个栅电极EL的顶表面和底表面上共形地延伸。阻挡层330可以沿着下面将讨论的第一垂直结构VS1和第二垂直结构VS2的侧壁并沿着下面将讨论的第三电介质图案350的侧壁延伸。例如，阻挡层330可以介于栅电极EL与层间电介质层120之间、栅电极EL与第一垂直结构VS1和第二垂直结构VS2的侧壁之间以及栅电极EL与第三电介质图案350的侧壁之间。阻挡层330可以包括诸如氧化铝(AlxOy)的金属氧化物。
层间电介质层120可以设置在栅电极EL之间，并且每个层间电介质层120可以具有与接触其上部部分的栅电极EL的侧壁对准的侧壁。例如，与栅电极EL同样地，层间电介质层120在第一方向D1上的长度随着与第二衬底100的距离的增大而减小。
例如，层间电介质层120中的最下面的(例如，最靠近第二衬底100的)层间电介质层120的厚度可以小于其他层间电介质层120的厚度。层间电介质层120中的最上面的(例如，最远离第二衬底100的)层间电介质层120的厚度可以大于其他层间电介质层120的厚度。除了层间电介质层120中的最下面的和最上面的层间电介质层120之外，其他层间电介质层120可以具有基本上相同的厚度。然而，这仅仅是示例，层间电介质层120的厚度可以根据半导体器件的特性而改变。
层间电介质层120可以包括诸如氧化硅、氮化硅、氮氧化硅和低k电介质中的一种或更多种的电介质材料。例如，层间电介质层120可以包括高密度等离子体(HDP)氧化物或正硅酸乙酯(TEOS)。
源极结构SC可以设置在第二衬底100和最下面的层间电介质层120之间。源极结构SC可以对应于图1的公共源极线CSL或图3和图4的公共源极线3205。源极结构SC可以在第一方向D1上与堆叠结构ST的栅电极EL平行地延伸。源极结构SC可以包括顺序堆叠的第一源极导电图案SCP1和第二源极导电图案SCP2。第二源极导电图案SCP2可以设置在第一源极导电图案SCP1和最下面的层间电介质层120之间。第一源极导电图案SCP1的厚度可以大于第二源极导电图案SCP2的厚度。第一源极导电图案SCP1和第二源极导电图案SCP2均可以包括掺杂杂质的半导体材料。例如，第一源极导电图案SCP1可以具有比第二源极导电图案SCP2的杂质浓度大的杂质浓度。
在单元阵列区域CAR上，可以设置多个第一垂直结构VS1以穿透堆叠结构ST和源极结构SC。第一垂直结构VS1可以穿透第二衬底100的至少一部分，并且每个第一垂直结构VS1的底表面可以处于比源极结构SC的底表面的水平高度低的水平高度处。
如在图5所示的俯视图中观察的，第一垂直结构VS1可以沿着第一方向D1或第二方向D2以Z字形方式布置。第一垂直结构VS1可以不设置在延伸区域EXR上。第一垂直结构VS1可以对应于图1至图4的垂直沟道结构3220。第一垂直结构VS1可以对应于图1中描绘的第一晶体管LT1和LT2的沟道、存储单元晶体管MCT的沟道以及第二晶体管UT1和UT2的沟道。
第一垂直结构VS1在第一方向D1或第二方向D2上的宽度可以在第三方向D3上增大。每个第一垂直结构VS1可以具有没有台阶差的平坦侧壁，但本发明构思不限于此。如下面参考图9讨论的，每个第一垂直结构VS1可以具有在一个或更多个位置处具有台阶差的侧壁。
每个第一垂直结构VS1可以包括与堆叠结构ST相邻的数据存储图案DSP、在数据存储图案DSP的内壁上并在一些实施例中共形地覆盖数据存储图案DSP的内壁的垂直半导体图案VSP、在由垂直半导体图案VSP所包围的内部空间内并在一些实施例中填充由垂直半导体图案VSP所包围的内部空间的掩埋电介质图案VI以及设置在由掩埋电介质图案VI和数据存储图案DSP所包围的空间中的导电焊盘PAD。每个第一垂直结构VS1的顶表面可以具有例如圆形形状、椭圆形形状或条形形状。
垂直半导体图案VSP可以设置在数据存储图案DSP和掩埋电介质图案VI之间。垂直半导体图案VSP可以具有其底端闭合的通心粉形状或管道形状。数据存储图案DSP可以具有其底端敞开的通心粉形状或管道形状。垂直半导体图案VSP可以包括例如掺杂杂质的半导体材料、未掺杂杂质的本征半导体材料或多晶半导体材料。如下面参考图8讨论的，垂直半导体图案VSP可以与源极结构SC部分地接触。导电焊盘PAD可以包括例如掺杂杂质的半导体材料和/或导电材料。
在延伸区域EXR上，可以设置多个第二垂直结构VS2以穿透堆叠结构ST和源极结构SC。例如，第二垂直结构VS2可以穿透栅电极EL的相应的焊盘部分ELp。当如图5所示的俯视图中观察时，第二垂直结构VS2可以围绕第二接触C2设置。第二垂直结构VS2可以不设置在单元阵列区域CAR上。第二垂直结构VS2可以与第一垂直结构VS1同时形成，并可以具有与第一垂直结构VS1的结构基本上相同的结构。在一些实施例中，可以不设置第二垂直结构VS2。
在延伸区域EXR上，可以设置平坦化电介质层210以覆盖堆叠结构ST和第二电介质图案102。例如，平坦化电介质层210可以覆盖阶梯状结构，并可以设置在包括在堆叠结构ST中的每个栅电极EL的焊盘部分ELp上。平坦化电介质层210可以具有基本上平坦的顶表面。平坦化电介质层210的顶表面可以与堆叠结构ST的最上表面基本上共面。例如，平坦化电介质层210的顶表面可以与堆叠结构ST中包括的层间电介质层120中的最上面的层间电介质层120的顶表面基本上共面。
平坦化电介质层210可以包括单个电介质层或多个堆叠的电介质层。平坦化电介质层210可以包括诸如氧化硅、氮化硅、氮氧化硅和低k电介质中的一种或更多种的电介质材料。平坦化电介质层210可以包括与层间电介质层120的电介质材料不同的电介质材料。例如，当堆叠结构ST的层间电介质层120包括高密度等离子体氧化物时，平坦化电介质层210可以包括正硅酸乙酯(TEOS)。
第一上电介质层220可以设置在平坦化电介质层210和堆叠结构ST上。第一上电介质层220可以位于平坦化电介质层210的顶表面和堆叠结构ST的最上面的层间电介质层120的顶表面上，并且在一些实施例中，覆盖平坦化电介质层210的顶表面和堆叠结构ST的最上面的层间电介质层120的顶表面。第一上电介质层220的顶表面可以与第一垂直结构VS1和第二垂直结构VS2的顶表面基本上共面。
第一上电介质层220上可以顺序地设置有第二上电介质层230、第三上电介质层240、第四上电介质层250和第五上电介质层260。
第二上电介质层230可以位于第一上电介质层220的顶表面以及第一垂直结构VS1和第二垂直结构VS2的顶表面上，并且在一些实施例中，覆盖第一上电介质层220的顶表面以及第一垂直结构VS1和第二垂直结构VS2的顶表面。例如，第二上电介质层230可以覆盖第一垂直结构VS1和第二垂直结构VS2中的每个垂直结构的导电焊盘PAD的顶表面。第三上电介质层240可以位于第二上电介质层230的顶表面上，并且在一些实施例中，覆盖第二上电介质层230的顶表面。第三上电介质层240的顶表面可以与下面将讨论的第四接触C4的顶表面基本上共面。第四上电介质层250可以位于第三上电介质层240的顶表面和第四接触C4的顶表面上，并且在一些实施例中，覆盖第三上电介质层240的顶表面和第四接触C4的顶表面。第四上电介质层250的顶表面可以与下面将讨论的第一接触C1、第二接触C2和第三接触C3的顶表面基本上共面。第五上电介质层260可以位于第四上电介质层250的顶表面以及第一接触C1、第二接触C2和第三接触C3的顶表面上，并且在一些实施例中，覆盖第四上电介质层250的顶表面以及第一接触C1、第二接触C2和第三接触C3的顶表面。
第一上电介质层220、第二上电介质层230、第三上电介质层240、第四上电介质层250和第五上电介质层260均可以包括单个电介质层或多个堆叠的电介质层。第一上电介质层220、第二上电介质层230、第三上电介质层240、第四上电介质层250和第五上电介质层260均可以包括诸如氧化硅、氮化硅、氮氧化硅和低k电介质中的一种或更多种的电介质材料。例如，第一上电介质层220、第二上电介质层230、第三上电介质层240、第四上电介质层250和第五上电介质层260均可以包括与平坦化电介质层210的电介质材料基本上相同且与层间电介质层120的电介质材料不同的电介质材料。
在单元阵列区域CAR上，第一接触C1可以被设置为穿透第一上电介质层220、第二上电介质层230、第三上电介质层240和第四上电介质层250以及堆叠结构ST，并与外围电路结构PS的外围晶体管PTR电连接。第一接触C1可以设置在第一沟道孔CH1中。
在延伸区域EXR上，多个第二接触C2可以设置为穿透第一上电介质层220、第二上电介质层230、第三上电介质层240和第四上电介质层250、平坦化电介质层210以及堆叠结构ST，并与外围电路结构PS的外围晶体管PTR电连接。第二接触C2可以对应地设置在第二沟道孔CH2中。
第二接触C2可以穿透栅电极EL的相应的焊盘部分ELp。每个第二接触C2可以包括接触焊盘部分ELp的突出部以及穿透堆叠结构ST的竖直部。参考图7，下面将进一步详细讨论每个第二接触C2的突出部和竖直部。最靠近单元阵列区域CAR的第二接触C2可以在第一方向D1上与第一接触C1间隔开。第二接触C2可以在第一方向D1上彼此间隔开。
在延伸区域EXR上，第三接触C3可以设置为穿透第一上电介质层220、第二上电介质层230、第三上电介质层240和第四上电介质层250、平坦化电介质层210以及第二电介质图案102，并与外围电路结构PS的外围晶体管PTR电连接。第三接触C3可以设置在第三沟道孔CH3中。第三接触C3可以在第一方向D1上与距单元阵列区域CAR最远的第二接触C2间隔开。
在延伸区域EXR上，第四接触C4可以设置为穿透第一上电介质层220、第二上电介质层230、第三上电介质层240和第四上电介质层250、平坦化电介质层210以及源极结构SC，并与第二衬底100电连接。第四接触C4可以穿透第二衬底100的至少一部分，并且其底表面可以位于比源极结构SC的底表面的水平高度低的水平高度处。第四接触C4的顶表面可以位于第一垂直结构VS1的顶表面的水平高度与第一接触C1、第二接触C2和第三接触C3的顶表面的水平高度之间的水平高度处。第四接触C4可以跨包围第四接触C4的侧壁的接触电介质层C4IL与源极结构SC间隔开。
第一接触C1、第二接触C2、第三接触C3和第四接触C4在第一方向D1或第二方向D2上的宽度可以在第三方向D3上增大。第一接触C1、第二接触C2、第三接触C3和第四接触C4可以包括诸如金属、金属氮化物、金属硅化物和/或掺杂杂质的多晶硅的导电材料。第一接触C1、第二接触C2、第三接触C3和第四接触C4中的每一者的数目不限于所示出的数目。
第一接触C1、第二接触C2和第三接触C3可以与外围电路结构PS的第三外围电路线33接触，并可以通过第一外围电路线31、第二外围电路线32和第三外围电路线33以及外围接触插塞35电连接到外围晶体管PTR。第一接触C1、第二接触C2和第三接触C3在第三方向D3上的高度可以基本上相同。第一接触C1、第二接触C2和第三接触C3的顶表面可以位于比第一垂直结构VS1的顶表面的水平高度高的水平高度处。第一接触C1、第二接触C2和第三接触C3可以各自在第二上电介质层230与第三上电介质层240之间的边界处具有(例如，宽度的)台阶差。
当在水平截面中观察时，第三电介质图案350可以设置在栅电极EL与第一接触C1和第二接触C2之间(例如，水平地设置在其间)。阻挡层330可以覆盖每个第三电介质图案350的侧壁的至少一部分。每个第三电介质图案350的与阻挡层330接触的侧壁可以与第一接触C1和第二接触C2中的每一者的侧壁间隔开。
当在垂直截面中观察时，第三电介质图案350可以各自设置在层间电介质层120之间(例如，垂直地设置在其间)。如下面参考图7讨论的，每个第三电介质图案350可以具有与层间电介质层120接触的顶表面和底表面。与第二接触C2的竖直部接触的第三电介质图案350可以在第三方向D3上与第一电介质图案101和第二接触C2的突出部交叠。第三电介质图案350可以包括诸如氧化硅的氧化物。第三电介质图案350可以均具有包括氧化物的单层结构。
位线接触插塞BCP可以设置为穿透第二上电介质层230、第三上电介质层240、第四上电介质层250和第五上电介质层260并与第一垂直结构VS1连接。位线接触插塞BCP可以与第一垂直结构VS1的相应的导电焊盘PAD直接接触。
第一接触插塞CP1、第二接触插塞CP2、第三接触插塞CP3和第四接触插塞CP4可以设置为穿透第一上电介质层260并分别与第一接触C1、第二接触C2、第三接触C3和第四接触C4连接。第一接触插塞CP1、第二接触插塞CP2和第三接触插塞CP3可以设置在第五上电介质层260中。第四接触插塞CP4可以不仅穿透第五上电介质层260，而且穿透第四上电介质层250。
位线接触插塞BCP以及第一接触插塞CP1、第二接触插塞CP2、第三接触插塞CP3和第四接触插塞CP4在第一方向D1或第二方向D2上的宽度可以在第三方向D3上增大。位线接触插塞BCP以及第一接触插塞CP1、第二接触插塞CP2、第三接触插塞CP3和第四接触插塞CP4可以包括诸如金属、金属氮化物、金属硅化物和/或掺杂杂质的多晶硅的导电材料。
位线BL可以设置在相应的位线接触插塞BCP上，并且第一导线CL1、第二导线CL2、第三导线CL3和第四导线CL4可以分别设置在第一接触插塞CP1、第二接触插塞CP2、第三接触插塞CP3和第四接触插塞CP4上。位线BL可以在单元阵列区域CAR上在第二方向D2上延伸。位线BL可以通过位线接触插塞BCP连接到第一垂直结构VS1。第一导线CL1、第二导线CL2、第三导线CL3和第四导线CL4可以设置在延伸区域EXR上。第一导线CL1、第二导线CL2和第三导线CL3可以分别通过第一接触C1、第二接触C2和第三接触C3连接(例如，电连接)到外围电路结构PS。例如，第二导线CL2可以通过第二接触C2连接到栅电极EL的相应的焊盘部分ELp。
第五上电介质层260可以位于位线BL以及第一导线CL1、第二导线CL2、第三导线CL3和第四导线CL4上，并且在一些实施例中，覆盖位线BL以及第一导线CL1、第二导线CL2、第三导线CL3和第四导线CL4。尽管未示出，但第五上电介质层260还可以在其上设置有附加通路和附加线，该附加通路和附加线分别连接(例如，电连接)到位线B以及第一导线CL1、第二导线CL2、第三导线CL3和第四导线CL4。
图7例示了图6中描绘的截面A的放大图，以部分地示出根据本发明构思的一些实施例的三维半导体存储器件。
参照图6和图7，每个第二接触C2可以包括穿透第一上电介质层220、第二上电介质层230、平坦化电介质层210和层间电介质层120的第一部分C2a、位于第二上电介质层230上的第二部分C2b以及从第一部分C2a(例如，在第一方向D1上)突出的第三部分C2c。在该描述中，第一部分C2a和第二部分C2b可以被统称为竖直部，并且第三部分C2c可以被称为突出部。为了便于描述，将对单个第二接触C2进行说明，但下面的讨论可以基本上相同地应用于其他第二接触C2。
第二接触C2的第一部分C2a可以在第一方向D1上与栅电极EL间隔开。第三电介质图案350可以设置在第一部分C2a和栅电极EL之间。第三电介质图案350的厚度可以均大于与其相邻的每个栅电极EL的第二厚度T2。栅电极EL的焊盘部分ELp的厚度可以大于栅电极EL的介于焊盘部分ELp和第三电介质图案350之间的部分的厚度。
每个第三电介质图案350可以具有连接到层间电介质层120的顶表面350t和底表面350b。单一结构可以由每个第三电介质图案350以及与第三电介质图案350的顶表面350t和底表面350b连接的层间电介质层120构成。每个第三电介质图案350和位于第三电介质图案350上方和下方的层间电介质层120可以构成单一结构，并可以包围栅电极EL。
因为每个第三电介质图案350的顶表面350t和底表面350b连接到层间电介质层120，所以可以能够防止和/或减少层间电介质层120在制造工艺中的坍塌。可以减少和/或防止坍塌，以使三维半导体存储器件具有改善的稳定性和/或电性质。
阻挡层330可以介于第三电介质图案350和栅电极EL之间。例如，栅电极EL可以跨阻挡层330在第一方向D1上与第三电介质图案350间隔开。阻挡层330可以覆盖每个栅电极EL的侧壁EL，并可以沿着每个栅电极EL的顶表面和底表面在第一方向D1上延伸。每个第三电介质图案350可以完全覆盖阻挡层330的侧壁。每个第三电介质图案350的顶表面350t和底表面350b可以分别与阻挡层330的顶表面和底表面基本上共面。
第二接触C2的第二部分C2b可以位于比第二上电介质层230的顶表面的水平高度高的水平高度处。第二部分C2b在第一方向D1上的宽度可以大于第一部分C2a在第一方向D1上的宽度。
第二接触C2的第三部分C2c可以在第一方向D1和与第一方向D1上相对的相对方向上从第一部分C2a突出。第三部分C2c可以与每个栅电极EL中包括的焊盘部分ELp的侧壁ELp直接接触。例如，第二接触C2可以通过第三部分C2c电连接到一个栅电极EL。阻挡层330可以不介于第三部分C2c与焊盘部分ELp的侧壁ELp之间。阻挡层330可以沿着焊盘部分ELp的顶表面和底表面在第一方向D1上延伸。第三部分C2c在第一方向D1上的宽度C2cW可以小于每个第三电介质图案350在第一方向D1上的宽度350W。
栅电极EL可以在其与第三部分C2c接触的焊盘部分ELp处具有第一厚度T1，并且第一厚度T1可以大于另一栅电极EL的第二厚度T2。第一厚度T1与第一厚度T2之间的差可以等于或大于大约10nm，或从大约10nm至大约20nm。
图8例示了图6中描绘的截面B的放大图，以部分地示出了根据本发明构思的一些实施例的三维半导体存储器件。
参照图6和图8，提供了包括第一源极导电图案SCP1和第二源极导电图案SCP2的源极结构SC的例示，并且提供了均包括数据存储图案DSP、垂直半导体图案VSP、掩埋电介质图案VI和下数据存储图案DSPr的第一垂直结构VS1之一的例示。为了便于描述，对单个堆叠结构ST和单个第一垂直结构VS1进行说明，但下面的讨论可以适用于穿透其他堆叠结构ST的其他第一垂直结构VS1。
数据存储图案DSP可以包括顺序堆叠的阻挡电介质层BLK、电荷存储层CIL和隧穿电介质层TIL。阻挡电介质层BLK可以与堆叠结构ST或源极结构SC相邻，并且隧穿电介质层TIL可以与垂直半导体图案VSP相邻。电荷存储层CIL可以介于阻挡电介质层BLK和隧穿电介质层TIL之间。阻挡电介质层BLK、电荷存储层CIL和隧穿电介质层TIL可以在堆叠结构ST和垂直半导体图案VSP之间在第三方向D3上延伸。数据存储图案DSP可以通过使用由垂直半导体图案VSP与栅电极EL之间的电压差引起的福勒-诺德海姆隧穿(Fowler-Nordheimtunneling)来存储和/或改变数据。例如，阻挡电介质层BLK和隧穿电介质层TIL可以包括氧化硅，并且电荷存储层CIL可以包括氮化硅或氮氧化硅。
源极结构SC的第一源极导电图案SCP1可以与垂直半导体图案VSP接触，并且源极结构SC的第二源极导电图案SCP2可以跨数据存储图案DSP与垂直半导体图案VSP间隔开。第一源极导电图案SCP1可以跨垂直半导体图案VSP与掩埋电介质图案VI间隔开。
例如，第一源极导电图案SCP1可以包括位于比第二源极导电图案SCP2的底表面SCP2b的水平高度高或比第一源极导电图案SCP1的底表面SCP1b的水平高度低的水平高度处的突出部SCP1bt。突出部SCP1bt可以位于比第二源极导电图案SCP2的顶表面SCP2a的水平高度低的水平高度处。例如，突出部SCP1bt可以均在与数据存储图案DSP或下数据存储图案DSPr接触的表面处具有弯曲形状。
图9例示了沿着图5的线I-I′截取的截面图，以示出根据本发明构思的一些实施例的三维半导体存储器件。下面将省略与参考图6讨论的说明基本上相同的说明。
参照图5和图9，堆叠结构ST可以包括位于第二衬底100上的第一堆叠结构ST1以及位于第一堆叠结构ST1上的第二堆叠结构ST2。第一堆叠结构ST1可以包括交替堆叠的第一层间电介质层121和第一栅电极EL1，并且第二堆叠结构ST2可以包括交替堆叠的第二层间电介质层122和第二栅电极EL2。
穿透堆叠结构ST的每个第一垂直结构VS1可以包括第一部分VS1a和第二部分VS1b。第二垂直结构VS2可以与第一垂直结构VS1同时形成，并可以具有与第一垂直结构VS1的结构基本上相同的结构。
每个第一垂直结构VS1的第一部分VS1a可以穿透第一堆叠结构ST1，并且每个第一垂直结构VS1的第二部分VS1b可以穿透第二堆叠结构ST2。第二部分VS1b可以设置在第一部分VS1a上并与其连接。第一部分VS1a的最上段处的宽度可以大于第二部分VS1b的最下段处的宽度。例如，每个第一垂直结构VS1可以具有在第一部分VS1a与第二部分VS1b之间的边界处具有台阶差(例如，具有阶梯状轮廓)的侧壁。然而，这仅仅是示例，每个第一垂直结构VS1的侧壁可以在一个或更多个位置处具有台阶差。
图10至图17例示了沿着图5的线I-I′截取的截面图，以示出根据本发明构思的一些实施例的制造三维半导体存储器件的方法。以下将结合附图详细讨论根据本发明构思的一些实施例的三维半导体存储器件及其制造方法。
参照图10，可以设置包括单元阵列区域CAR和延伸区域EXR的第一衬底10。可以形成器件隔离层11以在第一衬底10中限定有源部分。可以通过在第一衬底10的上部部分中形成沟槽并用氧化硅填充沟槽来形成器件隔离层11。
可以在由器件隔离层11限定的有源部分上形成外围晶体管PTR。可以形成第一外围电路线31、第二外围电路线32和第三外围电路线33以及外围接触插塞35以与外围晶体管PTR电连接。可以形成外围电路电介质层30以覆盖外围晶体管PTR、第一外围电路线31、第二外围电路线32和第三外围电路线33以及外围接触插塞35。
参照图11，可以在外围电路电介质层30上形成第二衬底100、第一电介质图案101和第二电介质图案102。可以通过以下步骤形成第二衬底100、第一电介质图案101和第二电介质图案102：在外围电路电介质层30上形成半导体层；对半导体层进行图案化，直到外围电路电介质层30的顶表面被暴露；在外围电路电介质层30和半导体层上形成电介质层；以及对电介质层执行平坦化工艺，直到半导体层的顶表面被暴露。平坦化工艺可以致使第一电介质图案101和第二电介质图案102的顶表面与第二衬底100的顶表面基本上共面。在下面的描述中，短语“与...基本上共面”可以意味着可以执行平坦化工艺。平坦化工艺可以包括例如化学机械抛光(CMP)工艺或回蚀工艺。
可以在第二衬底100、第一电介质图案101和第二电介质图案102上形成下牺牲层111和下半导体层113。在下半导体层113上，可以形成包括交替堆叠的层间电介质层120和牺牲层130的薄层结构。牺牲层130可以由可以以相对于层间电介质层120的蚀刻选择性蚀刻的材料形成。例如，牺牲层130可以由与层间电介质层120的电介质材料不同的电介质材料形成。例如，牺牲层130可以由氮化硅形成，并且层间电介质层120可以由氧化硅形成。牺牲层130可以具有基本上相同的厚度，并且层间电介质层120可以根据其位置而具有不同的厚度。
参照图12，可以对包括交替堆叠的层间电介质层120和牺牲层130的薄层结构执行修整工艺。修整工艺可以包括：在单元阵列区域CAR和延伸区域EXR上形成部分覆盖薄层结构的掩模图案；使用掩模图案对薄层结构进行图案化；减小掩模图案的面积；以及使用减小的掩模图案对薄层结构进行图案化。可以重复地且交替地执行减小掩模图案的面积和使用减小的掩模图案对薄层结构进行图案化。
修整工艺可以将每个层间电介质层120的至少一部分暴露在外，并可以允许薄层结构具有形成在延伸区域EXR上的阶梯状结构。
参照图13，可以形成厚度比每个牺牲层130的其他部分的厚度大的焊盘层131。焊盘层131可以是牺牲层130的一部分，并可以形成在牺牲层130的端部处。可以通过以下步骤形成焊盘层131：部分地去除以阶梯状结构暴露在外的层间电介质层120；另外沉积与牺牲层130的材料相同的材料；以及执行蚀刻工艺，以允许附加沉积的材料仅保留在层间电介质层120上。
焊盘层131的厚度131T可以大于与焊盘层131连接的牺牲层130的另一部分的厚度130T。焊盘层131的顶表面可以处于比牺牲层130的其他部分的顶表面的水平高度高的水平高度处。
可以形成平坦化电介质层210以覆盖焊盘层131、下半导体层113和第二电介质图案102。平坦化电介质层210的顶表面可以与最上面的层间电介质层120的顶表面基本上共面。平坦化电介质层210可以由可以以相对于牺牲层130的蚀刻选择性蚀刻的材料形成。
此后，可以形成第一上电介质层220以覆盖平坦化电介质层210和最上面的层间电介质层120。
参照图14，在单元阵列区域CAR上，可以形成第一垂直结构VS1以穿透第一上电介质层220、交替堆叠的层间电介质层120和牺牲层130、下半导体层113、下牺牲层111以及第二衬底100的至少一部分。尽管未示出，但在延伸区域EXR上，可以形成第二垂直结构VS2以穿透第一上电介质层220、交替堆叠的层间电介质层120和牺牲层130、下半导体层113、下牺牲层111以及第二衬底100的至少一部分。第二垂直结构VS2可以与第一垂直结构VS1同时形成。下面对第一垂直结构VS1的描述可以基本上相同地应用于第二垂直结构VS2。或者，按照实施例，可以不形成第二垂直结构VS2。
可以通过以下步骤形成每个第一垂直结构VS1：蚀刻堆叠结构ST以形成其高宽比高的孔；形成共形地覆盖孔的侧壁的数据存储图案DSP和垂直半导体图案VSP；在由垂直半导体图案VSP包围的空间中形成掩埋电介质图案VI；以及在由掩埋电介质图案VI和数据存储图案DSP包围的空间中形成导电焊盘PAD。第一垂直结构VS1的顶表面可以与第一上电介质层220的顶表面基本上共面。
参照图15，可以在第一上电介质层220和第一垂直结构VS1上形成第二上电介质层230。
此后，可以形成第一沟道孔CH1以穿透第一上电介质层220和第二上电介质层230以及堆叠结构ST。另外，可以形成第二沟道孔CH2以穿透第一上电介质层220和第二上电介质层230、平坦化电介质层210以及堆叠结构ST。第二沟道孔CH2可以穿透牺牲层130的相应的焊盘层131。此外，可以形成第三沟道孔CH3以穿透第一上电介质层220和第二上电介质层230、平坦化电介质层210以及第二电介质图案102。第一沟道孔CH1、第二沟道孔CH2和第三沟道孔CH3可以在其最上部分具有基本上相同的宽度。例如，与形成有第二垂直结构VS2的情况相比，在没有形成第二垂直结构VS2的情况下，第一沟道孔CH1、第二沟道孔CH2和第三沟道孔CH3中的每一者的最上部分处的宽度会变得更大。
可以部分地去除暴露于第一沟道孔CH1和第二沟道孔CH2的牺牲层130。可以部分地去除暴露于第二沟道孔CH2的牺牲层130，以形成第一凹进RC1和第二凹进RC2。第一凹进RC1可以被定义为从其去除了每个牺牲层130的焊盘层131的空间，并且第二凹进RC2可以被定义为从其去除了每个牺牲层130的除了焊盘层131之外的一部分的空间。
厚度比每个牺牲层130的其他部分的厚度大的焊盘层131可以以比牺牲层130的其他部分的速率高的速率被去除。在这个意义上，第一凹进RC1可以具有比第二凹进RC2的宽度W2大的宽度W1。第一凹进RC1的宽度W1和第二凹进RC2的宽度W2可以均被定义为是指牺牲层130被部分去除之前的第二沟道孔CH2的侧壁与牺牲层130被部分去除之后的牺牲层之间的在第一方向D1上的距离。
参照图16，可以在第一凹进RC1中形成附加牺牲层140。可以通过形成位于第一凹进RC1和第二凹进RC2内并在一些实施例中填充第一凹进RC1和第二凹进RC2的附加电介质层并且部分地去除附加电介质层和牺牲层130来形成附加牺牲层140。附加电介质层可以由与牺牲层130的电介质材料相同的电介质材料(例如，氮化硅)形成。附加电介质层可以由其蚀刻速率比牺牲层130的蚀刻速率小的电介质层形成。
附加牺牲层140可以仅保留在第一凹进RC1中，并可以连接到每个牺牲层130的焊盘层131。在去除填充第二凹进RC2的附加电介质层的工艺期间，可以从第二凹进RC2完全地去除附加电介质层，并还可以部分地去除牺牲层130。在形成附加牺牲层140之后，第一凹进RC1可以具有比第二凹进RC2的宽度W4小的宽度W3。
参照图17，可以形成第一间隔物层150，以共形地覆盖第一沟道孔CH1、第二沟道孔CH2和第三沟道孔CH3中的每一者的侧壁，并且可以形成间隙填充牺牲层160，以填充第一沟道孔CH1、第二沟道孔CH2和第三沟道孔CH3中的每一者中的由第一间隔物层150包围的内部空间。
第一间隔物层150可以填充第二凹进RC2。第一间隔物层150的填充第二凹进RC2的突出部150p可以连接到层间电介质层120。
第一间隔物层150可以共形地覆盖第一凹进RC1的内部，并可以接触附加牺牲层140。间隙填充牺牲层160的突出部160p可以填充第一凹进RC1中的由第一间隔物层150包围的内部。例如，第一间隔物层150可以由氧化硅形成，并且间隙填充牺牲层160可以由多晶硅形成。
图18例示了示出根据本发明构思的一些实施例的制造三维半导体存储器件的方法的俯视图。图19至图22例示了沿着图18的线II-II′截取的截面图，以示出根据本发明构思的一些实施例的制造三维半导体存储器件的方法。图23例示了沿着图18的线I-I′截取的截面图，以示出根据本发明构思的一些实施例的制造三维半导体存储器件的方法。
参照图18和图19，可以在第二上电介质层230上形成第三上电介质层240。
此后，可以形成第二开口OP2以穿透阶梯状结构并在第一方向D1上延伸。第二开口OP2可以暴露层间电介质层120的侧壁、牺牲层130的侧壁以及第二衬底100的顶表面的一部分。
尽管未参考图10至图17进行讨论，但可以在第一垂直结构VS1形成之前或之后立即形成第一分隔图案SP1。可以通过形成穿透第一上电介质层220、层间电介质层120的一些部分和牺牲层130的一些部分的第一开口OP1并且然后用氧化硅填充第一开口OP1来形成第一分隔图案SP1。第一分隔图案SP1的顶表面可以与第一上电介质层220的顶表面和第一垂直结构VS1的顶表面基本上共面。第一开口OP1的深度可以小于第二开口OP2的深度。第一分隔图案SP1可以在第一方向D1上从单元阵列区域CAR朝向延伸区域EXR延伸。
参照图19和图20，可以形成第二间隔物层310，以共形地覆盖第一上电介质层220、第二上电介质层230和第三上电介质层240的侧壁、层间电介质层120的侧壁以及牺牲层130的侧壁，其中，层120、130、220、230和240的侧壁暴露于第二开口OP2。第二间隔物层310可以覆盖下半导体层113的侧壁，但可以不覆盖下牺牲层111的侧壁。可以通过形成共形地覆盖第二开口OP2的内部的间隔物材料并去除形成在第二开口OP2的底表面上的间隔物材料来形成第二间隔物层310。第二间隔物层310可以由例如未掺杂杂质的非晶硅或未掺杂杂质的多晶硅形成。
此后，可以去除没有被第二间隔物层310覆盖的下牺牲层111。下牺牲层111的去除可以包括执行例如使用氢氟酸(HF)和/或磷酸(H3PO4)的湿蚀刻工艺。因为下牺牲层111被去除，所以第二开口OP2可以向下延伸。在去除下牺牲层111期间，第二间隔物层310可以防止层间电介质层120和牺牲层130被去除。
从其去除了下牺牲层111的间隔物可以被定义为第一间隙区域GR1。第一间隙区域GR1可以暴露第二衬底100的顶表面和下半导体层113的底表面。第一间隙区域GR1可以延伸到每个第一垂直结构VS1的垂直半导体图案VSP的侧壁。例如，下牺牲层111的去除可以部分地去除每个第一垂直结构VS1的数据存储图案DSP，并可以暴露每个第一垂直结构VS1的垂直半导体图案VSP的侧壁。
参照图20和图21，可以形成第一源极导电图案SCP1以填充第一间隙区域GR1。第一源极导电图案SCP1可以由例如掺杂杂质的半导体材料形成。尽管未示出，但在第一源极导电图案SCP1中可以形成气隙。
下半导体层113可以被称为第二源极导电图案SCP2，结果，可以形成包括第一源极导电图案SCP1和第二源极导电图案SCP2的源极结构SC。在形成源极结构SC之后，可以去除第二间隔物层310。
此后，可以去除暴露于第二开口OP2的牺牲层130。牺牲层130的去除可以包括执行例如使用氢氟酸(HF)和/或磷酸(H3PO4)的湿蚀刻工艺。
返回参照图17，牺牲层130的去除可以引起包括与牺牲层130的电介质材料相同的电介质材料的附加牺牲层140的去除。相比之下，可以不去除包括与牺牲层130的电介质材料不同的电介质材料的第一间隔物层150。当牺牲层130被去除时，连接到层间电介质层120的第一间隔物层150可以不被去除，因此可以减少或防止层间电介质层120坍塌，结果是三维半导体存储器件的稳定性和电特性可以增加。
从其去除了牺牲层130的间隔物可以被定义为第二间隙区域GR2。第二间隙区域GR2可以暴露每个层间电介质层120的顶表面和/或底表面，并可以部分地暴露每个第一垂直结构VS1的数据存储图案DSP的侧壁。
参照图21至图23，可以形成阻挡层330，以覆盖暴露于第二间隙区域GR2的每个层间电介质层120的顶表面和/或底表面、暴露于第二间隙区域GR2的第一间隔物层150的侧壁以及暴露于第二间隙区域GR2的每个第一垂直结构VS1的数据存储图案DSP的侧壁的一部分。阻挡层330还可以形成在第二衬底100的顶表面的一部分、第一源极导电图案SCP1和第二源极导电图案SCP2的侧壁、层间电介质层120的侧壁以及第一上电介质层220、第二上电介质层230和第三电介质层240的侧壁上，其中所述一部分和所述侧壁暴露于第二开口OP2。阻挡层330可以由金属氧化物(例如，氧化铝(AlxOy))形成。
可以形成栅电极EL以填充第二间隙区域域GR2中的由阻挡层330包围的内部空间。栅电极EL的焊盘部分ELp可以形成在第二间隙区域GR2的与平坦化电介质层210相邻的内部空间中。
此后，可以形成第二分隔图案SP2以填充由阻挡层330和栅电极EL包围的第二开口OP2的内部空间。第二分隔图案SP2可以由例如氧化硅形成。第二分隔图案SP2的顶表面可以与第三上电介质层240的顶表面基本上共面。
图24例示了示出根据本发明构思的一些示例实施例的三维半导体存储器件的俯视图。图25至图27例示了沿着图24的线I-I′截取的截面图，以示出根据本发明构思的一些实施例的制造三维半导体存储器件的方法。
参照图24和图25，可以形成与第二分隔图案SP2相邻的第四接触C4。第四接触C4可以在第一方向D1上与第二分隔图案SP2间隔开。可以通过以下步骤形成第四接触C4：形成穿透第一上电介质层220、第二上电介质层230和第三电介质层240、平坦化电介质层210以及源极结构SC的孔；形成共形地覆盖孔的侧壁的接触电介质层C4IL；以及使导电材料填充孔中的由接触电介质层C4IL包围的内部。第四接触C42的顶表面可以与第三上电介质层240的顶表面基本上共面。
返回参照图25和图26，可以在第三上电介质层240上形成第四上电介质层250。
此后，可以形成第一沟道孔CH1、第二沟道孔CH2和第三沟道孔CH3。可以通过形成穿透第三上电介质层240和第四上电介质层250的开口并且然后去除暴露于开口的间隙填充牺牲层160来形成第一沟道孔CH1、第二沟道孔CH2和第三沟道孔CH3。间隙填充牺牲层160的去除可以包括执行例如使用氢氟酸(HF)和/或磷酸(H3PO4)的湿蚀刻工艺。可以完全去除第一凹进RC1中的间隙填充牺牲层160的突出部160p。
参照图26和图27，可以部分去除暴露于第一沟道孔CH1、第二沟道孔CH2和第三沟道孔CH3的第一间隔物层150。第一间隔物层150的部分去除可以致使第一沟道孔CH1和第二沟道孔CH2暴露层间电介质层120的侧壁。可以不完全去除第一间隔物层150的形成在层间电介质层120之间的突出部150p，因此可以形成第三电介质图案350。第三电介质图案350可以是第一间隔物层150的没有被去除而保留的其他部分。另外，可以完全去除覆盖平坦化电介质层210的第一间隔物层150，例如，第一间隔物层150可以不保留在第三沟道孔CH3中。
可以完全去除第一凹进RC1中的第一间隔物层150，另外，可以部分去除暴露于第一凹进RC1的阻挡层330。结果，第二沟道孔CH2可以暴露栅电极EL的焊盘部分ELp的侧壁。
返回参照图5和图6，可以形成第一接触C1、第二接触C2和第三接触C3以填充第一沟道孔CH1、第二沟道孔CH2和第三沟道孔CH3。第一接触C1、第二接触C2和第三接触C3可以由导电材料形成。第一接触C1、第二接触C2和第三接触C3的顶表面可以与第四上电介质层250的顶表面基本上共面。
可以在第四上电介质层250上形成位线接触插塞BCP以及第一接触插塞CP1、第二接触插塞CP2、第三接触插塞CP3和第四接触插塞CP4。可以在位线接触插塞BCP上形成位线BL，并且可以分别在第一接触插塞CP1、第二接触插塞CP2、第三接触插塞CP3和第四接触插塞CP4上形成第一导线CL1、第二导线CL2、第三导线CL3和第四导线CL4。可以在第四上电介质层250上形成第五上电介质层260。第五上电介质层260可以覆盖位线BL以及第一导线CL1、第二导线CL2、第三导线CL3和第四导线CL4。
根据本发明构思的一些实施例的三维半导体存储器件可以被配置为使得具有单层结构的每个电介质图案的顶表面和底表面可以连接到层间电介质层，因此可以减少或防止层间电介质层在制造工艺期间坍塌，结果是该三维半导体存储器件可以增加稳定性并具有改善的电特性。
尽管已经结合附图中例示的本发明构思的一些实施例描述了本发明，但本领域的普通技术人员将理解，在不脱离本发明构思的范围的情况下，可以在其中进行形式和细节上的变化。因此，以上公开的实施例应该被视为是示例性的而非限制性的。

Claims (20)

1.一种三维半导体存储器件，所述三维半导体存储器件包括：
衬底，所述衬底包括单元阵列区域和延伸区域；
外围电路结构，所述外围电路结构包括多个外围晶体管，所述外围电路结构位于所述衬底上；
堆叠结构，所述堆叠结构包括交替堆叠在所述外围电路结构上的多个层间电介质层和多个栅电极；
多个接触，所述多个接触在所述延伸区域上穿透所述堆叠结构并与所述多个外围晶体管中的至少一个外围晶体管电连接，所述多个接触中的每个接触包括突出部和竖直部，所述突出部接触所述多个栅电极中的相应的栅电极的侧壁，并且所述竖直部穿透所述堆叠结构；以及
多个电介质图案，所述多个电介质图案介于所述竖直部和所述多个栅电极的相应的侧壁之间，
其中，所述多个电介质图案中的每个电介质图案的顶表面和底表面分别与所述多个层间电介质层中的相邻的层间电介质层接触。
2.根据权利要求1所述的三维半导体存储器件，其中，所述突出部在第一方向上延伸，并且
其中，所述突出部在所述第一方向上的宽度小于所述多个电介质图案中的每个电介质图案在所述第一方向上的宽度。
3.根据权利要求1所述的三维半导体存储器件，其中，所述多个栅电极中的每个栅电极包括焊盘部分，所述焊盘部分的厚度大于所述栅电极的介于所述焊盘部分与所述多个电介质图案中的相应的电介质图案之间的第一部分的厚度。
4.根据权利要求3所述的三维半导体存储器件，其中，所述多个接触中的每个接触穿透所述多个栅电极中的相应的栅电极的所述焊盘部分，并且
其中，所述多个接触中的每个接触的所述突出部与所述多个栅电极中的所述相应的栅电极的所述焊盘部分的侧壁接触。
5.根据权利要求3所述的三维半导体存储器件，其中，所述焊盘部分的所述厚度与所述栅电极的所述第一部分的所述厚度之间的差在10nm至20nm的范围内。
6.根据权利要求1所述的三维半导体存储器件，所述三维半导体存储器件还包括阻挡层，所述阻挡层在每个所述栅电极的顶表面和底表面上共形地延伸，
其中，所述阻挡层沿着所述电介质图案中的每个电介质图案的侧壁延伸。
7.根据权利要求6所述的三维半导体存储器件，其中，所述电介质图案跨所述阻挡层与所述栅电极间隔开。
8.根据权利要求6所述的三维半导体存储器件，其中，所述阻挡层包括金属氧化物。
9.根据权利要求6所述的三维半导体存储器件，其中，所述阻挡层在所述多个电介质图案中的每个电介质图案和所述多个栅电极的相应的侧壁之间延伸。
10.根据权利要求1所述的三维半导体存储器件，其中，所述多个接触在垂直方向上的高度相同。
11.根据权利要求1所述的三维半导体存储器件，其中，每个所述电介质图案包括单层结构，所述单层结构包括相同材料的氧化物。
12.根据权利要求1所述的三维半导体存储器件，其中，所述外围电路结构还包括电连接到所述外围晶体管的多个外围接触插塞和多条外围电路线，并且
其中，所述多个接触分别与所述外围电路线中的最上面的外围电路线接触。
13.根据权利要求1所述的三维半导体存储器件，所述三维半导体存储器件还包括：
源极导电图案，所述源极导电图案介于所述衬底和所述堆叠结构之间；
多个垂直结构，所述多个垂直结构在所述单元阵列区域上穿透所述堆叠结构，
其中，所述多个垂直结构中的每个垂直结构包括：
数据存储图案，所述数据存储图案与所述堆叠结构相邻；以及
垂直半导体图案，所述垂直半导体图案位于所述数据存储图案上，
其中，所述源极导电图案与所述垂直半导体图案接触，
其中，所述多个电介质图案是第一多个电介质图案，并且
其中，所述三维半导体存储器件还包括介于所述多个接触中的相应的接触的所述竖直部与所述源极导电图案之间的第二多个电介质图案。
14.根据权利要求13所述的三维半导体存储器件，其中，与所述垂直结构的顶表面的第二水平高度相比，所述多个接触的顶表面处于更远离所述衬底的第一水平高度处。
15.根据权利要求1所述的三维半导体存储器件，其中，所述多个电介质图案中的每个电介质图案的厚度大于所述多个栅电极中的与所述电介质图案相邻的相应的栅电极的厚度。
16.一种三维半导体存储器件，所述三维半导体存储器件包括：
第一衬底，所述第一衬底包括单元阵列区域和延伸区域；
外围电路结构，所述外围电路结构包括多条外围电路线和多个外围晶体管，所述外围电路结构位于所述第一衬底上；
第二衬底，所述第二衬底位于所述外围电路结构上；以及
单元阵列结构，所述单元阵列结构位于所述第二衬底上，
其中，所述单元阵列结构包括：
堆叠结构，所述堆叠结构包括交替堆叠在所述第二衬底上的多个层间电介质层和多个栅电极；
多个垂直结构，所述多个垂直结构在所述单元阵列区域上穿透所述堆叠结构；
多条位线，所述多条位线分别电连接到所述多个垂直结构；
多个接触，所述多个接触在所述延伸区域上穿透所述第二衬底和所述堆叠结构并与所述多条外围电路线中的至少一条外围电路线接触；以及
多个电介质图案，所述多个电介质图案分别介于所述多个接触和所述多个栅电极的侧壁之间，
其中，所述多个接触中的每个接触包括：
突出部，所述突出部与所述栅电极中的相应的栅电极的侧壁接触；以及
竖直部，所述竖直部穿透所述堆叠结构，并且
其中，所述多个电介质图案中的每个电介质图案的顶表面和底表面分别与所述多个层间电介质层中的相邻的层间电介质层接触。
17.根据权利要求16所述的三维半导体存储器件，其中，所述单元阵列结构还包括介于所述第二衬底和所述堆叠结构之间的源极导电图案，
其中，所述多个垂直结构中的每个垂直结构包括由所述堆叠结构包围的数据存储图案和由所述数据存储图案包围的垂直半导体图案，以及
其中，所述源极导电图案与所述垂直半导体图案接触。
18.根据权利要求16所述的三维半导体存储器件，其中，所述垂直结构中的每个垂直结构的侧壁在一个或更多个位置处具有阶梯状轮廓。
19.一种电子系统，所述电子系统包括：
主板；
三维半导体存储器件，所述三维半导体存储器件位于所述主板上；以及
控制器，所述控制器位于所述主板上并电连接到所述三维半导体存储器件，
其中，所述三维半导体存储器件包括：
衬底，所述衬底包括单元阵列区域和延伸区域；
外围电路结构，所述外围电路结构包括多个外围晶体管，所述外围电路结构位于所述衬底上；
堆叠结构，所述堆叠结构包括交替堆叠在所述外围电路结构上的多个层间电介质层和多个栅电极；
多个接触，所述多个接触在所述延伸区域上穿透所述堆叠结构并与所述多个外围晶体管中的至少一个外围晶体管电连接，所述多个接触中的每个接触包括突出部和竖直部，所述突出部接触所述多个栅电极中的相应的栅电极的侧壁，并且所述竖直部穿透所述堆叠结构；以及
多个电介质图案，所述多个电介质图案位于所述竖直部和所述多个栅电极的相应的侧壁之间，以及
其中，所述多个电介质图案中的每个电介质图案的顶表面和底表面分别与所述多个层间电介质层中的相邻的层间电介质层接触。
20.根据权利要求19所述的电子系统，其中，所述多个栅电极中的每个栅电极包括焊盘部分，所述焊盘部分的厚度大于所述栅电极的介于所述焊盘部分与所述多个电介质图案中的相应的电介质图案之间的第一部分的厚度，
其中，所述多个接触中的每个接触穿透所述多个栅电极中的一个栅电极的所述焊盘部分，并且
其中，所述多个接触中的每个接触的所述突出部与所述多个栅电极中的所述一个栅电极的所述焊盘部分的侧壁接触。
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