KR20220099039A - 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템 - Google Patents

3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템 Download PDF

Info

Publication number
KR20220099039A
KR20220099039A KR1020210001083A KR20210001083A KR20220099039A KR 20220099039 A KR20220099039 A KR 20220099039A KR 1020210001083 A KR1020210001083 A KR 1020210001083A KR 20210001083 A KR20210001083 A KR 20210001083A KR 20220099039 A KR20220099039 A KR 20220099039A
Authority
KR
South Korea
Prior art keywords
gate electrodes
memory device
layer
semiconductor memory
peripheral
Prior art date
Application number
KR1020210001083A
Other languages
English (en)
Inventor
김동환
강신환
노영지
박정환
천상훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210001083A priority Critical patent/KR20220099039A/ko
Priority to US17/537,744 priority patent/US20220216151A1/en
Priority to CN202111573930.2A priority patent/CN114725114A/zh
Publication of KR20220099039A publication Critical patent/KR20220099039A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/11582—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H01L27/1157—
    • H01L27/11573—
    • H01L27/11575—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 셀 어레이 영역 및 연장 영역을 포함하는 기판, 상기 기판 상의 주변 트랜지스터들을 포함하는 주변 회로 구조체, 상기 주변 회로 구조체 상에 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 상기 연장 영역에서 상기 적층 구조체를 관통하며, 상기 주변 트랜지스터들과 전기적으로 연결되는 콘택들로서, 상기 콘택들 각각은 상기 게이트 전극들 중 어느 하나의 측벽과 접촉하는 돌출부 및 상기 적층 구조체를 관통하는 수직부를 포함하는 것, 및 상기 수직부와 상기 게이트 전극들의 측벽들 사이의 절연 패턴들을 포함하되, 상기 절연 패턴들 각각의 상면 및 하면은 상기 층간 절연막들과 연결되는 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템을 개시한다.

Description

3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE, MANUFACTURING METHOD OF THE SAME AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템에 관한 것으로, 보다 구체적으로 수직 채널을 포함하는 비휘발성 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 데이터 저장 용량을 증가시키면서, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명의 일 기술적 과제는 안정성 및 전기적 특성이 개선되고 제조 공정이 단순화된 3차원 반도체 메모리 장치 및 이의 제조 방법을 제공하는데 있다.
본 발명의 일 기술적 과제는 상기 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연장 영역을 포함하는 기판, 상기 기판 상의 주변 트랜지스터들을 포함하는 주변 회로 구조체, 상기 주변 회로 구조체 상에 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 상기 연장 영역에서 상기 적층 구조체를 관통하며, 상기 주변 트랜지스터들과 전기적으로 연결되는 콘택들로서, 상기 콘택들 각각은 상기 게이트 전극들 중 어느 하나의 측벽과 접촉하는 돌출부 및 상기 적층 구조체를 관통하는 수직부를 포함하는 것, 및 상기 수직부와 상기 게이트 전극들의 측벽들 사이의 절연 패턴들을 포함하되, 상기 절연 패턴들 각각의 상면 및 하면은 상기 층간 절연막들과 연결될 수 있다.
또한, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연장 영역을 포함하는 제1 기판, 상기 제1 기판 상의 주변 트랜지스터들 및 주변 회로 배선들을 포함하는 주변 회로 구조체, 상기 주변 회로 구조체 상에 제공되는 제2 기판, 및 상기 제2 기판 상의 셀 어레이 구조체를 포함하되, 상기 셀 어레이 구조체는 상기 제2 기판 상에 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 상기 셀 어레이 영역에서 상기 적층 구조체를 관통하는 수직 구조체들, 상기 수직 구조체들과 연결되는 비트 라인들, 상기 연장 영역에서 상기 적층 구조체 및 상기 제2 기판을 관통하며, 상기 주변 회로 배선들 중 하나와 접촉하는 콘택들, 및 상기 콘택들과 상기 게이트 전극들의 측벽들 사이의 절연 패턴들을 포함하되, 상기 콘택들 각각은 상기 게이트 전극들 중 어느 하나의 측벽과 접촉하는 돌출부 및 상기 적층 구조체를 관통하는 수직부를 포함하고, 상기 절연 패턴들 각각의 상면 및 하면은 상기 층간 절연막들과 연결될 수 있다.
또한, 본 발명의 실시예들에 따른 전자 시스템은 메인 기판, 상기 메인 기판 상의 3차원 반도체 메모리 장치, 및 상기 메인 기판 상에서 상기 3차원 반도체 메모리 장치와 전기적으로 연결되는 컨트롤러를 포함하되, 상기 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연장 영역을 포함하는 기판, 상기 기판 상의 주변 트랜지스터들을 포함하는 주변 회로 구조체, 상기 주변 회로 구조체 상에 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 상기 연장 영역에서 상기 적층 구조체를 관통하며, 상기 주변 트랜지스터들과 전기적으로 연결되는 콘택들로서, 상기 콘택들 각각은 상기 게이트 전극들 중 어느 하나의 측벽과 접촉하는 돌출부 및 상기 적층 구조체를 관통하는 수직부를 포함하는 것, 및 상기 수직부와 상기 게이트 전극들의 측벽들 사이의 절연 패턴들을 포함하되, 상기 절연 패턴들 각각의 상면 및 하면은 상기 층간 절연막들과 연결될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 단일막 구조를 갖는 절연 패턴들 각각의 상면 및 하면이 층간 절연막들과 연결됨에 따라, 제조 공정 중 층간 절연막들의 무너짐 현상을 방지 또는 최소화할 수 있고, 이로 인해 3차원 반도체 메모리 장치의 안정성 및 전기적 특성이 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 사시도이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 반도체 패키지를 설명하기 위한 단면도들로, 도 2를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 각각 대응된다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로, 도 5를 Ⅰ-Ⅰ' 선으로 자른 단면에 대응된다.
도 7 및 도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 설명하기 위한 확대도들로, 각각 도 6의 A 부분 및 B 부분에 대응된다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로, 도 5를 Ⅰ-Ⅰ' 선으로 자른 단면에 대응된다.
도 10 내지 도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 5를 Ⅰ-Ⅰ' 선으로 자른 단면에 대응된다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도이다.
도 19 내지 도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 18을 Ⅱ-Ⅱ' 선으로 자른 단면에 대응된다.
도 23은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도로, 도 18을 Ⅰ-Ⅰ' 선으로 자른 단면에 대응된다.
도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도이다.
도 25 내지 도 27은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 24를 Ⅰ-Ⅰ' 선으로 자른 단면에 대응된다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1000)은 3차원 반도체 메모리 장치(1100) 및 3차원 반도체 메모리 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 3차원 반도체 메모리 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 3차원 반도체 메모리 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
3차원 반도체 메모리 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 후술하는 바와 같은 3차원 NAND 플래쉬 메모리 장치일 수 있다. 3차원 반도체 메모리 장치(1100)는 제1 영역(1100F) 및 제1 영역(1100F) 상의 제2 영역(1100S)을 포함할 수 있다. 예를 들어, 제1 영역(1100F)은 제2 영역(1100S)의 옆에 배치될 수도 있다. 제1 영역(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 영역일 수 있다. 제2 영역(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 라인들(LL1, LL2), 제2 라인들(UL1, UL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 영역일 수 있다.
제2 영역(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 제1 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 제2 트랜지스터들(UT1, UT2), 및 제1 트랜지스터들(LT1, LT2)과 제2 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 제1 트랜지스터들(LT1, LT2)의 개수와 제2 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예를 들어, 제1 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있고, 제2 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있다. 제1 라인들(LL1, LL2)은 각각 제1 트랜지스터들(LT1, LT2)의 게이트 전극들일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있다. 제2 라인들(UL1, UL2)은 각각 제2 트랜지스터들(UT1, UT2)의 게이트 전극들일 수 있다.
예를 들어, 제1 트랜지스터들(LT1, LT2)은 직렬 연결된 제1 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 제2 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 제2 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 제1 소거 제어 트랜지스터(LT1) 및 제2 소거 제어 트랜지스터(UT2) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 라인들(LL1, LL2), 워드 라인들(WL), 및 제2 라인들(UL1, UL2)은, 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인(BL)은 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 영역(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 3차원 반도체 메모리 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 예를 들어, 전자 시스템(1000)은 복수의 3차원 반도체 메모리 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 3차원 반도체 메모리 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 3차원 반도체 메모리 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 3차원 반도체 메모리 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 3차원 반도체 메모리 장치(1100)를 제어하기 위한 제어 명령, 3차원 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 3차원 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 3차원 반도체 메모리 장치(1100)를 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 사시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 적어도 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 제공되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예를 들어, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예를 들어, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조체(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조체(2400)를 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩들(2200)은 입출력 패드들(2210)을 포함할 수 있다. 입출력 패드들(2210) 각각은 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조체들(3210) 및 수직 채널 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 후술하는 바와 같은 3차원 반도체 메모리 장치를 포함할 수 있다.
예를 들어, 연결 구조체(2400)는 입출력 패드들(2210)과 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조체(2400) 대신에, 관통 전극(Through Silicon Via, TSV)에 의하여 서로 전기적으로 연결될 수도 있다.
예를 들어, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예를 들어, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 인터포저 기판에 제공되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 3 및 도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 반도체 패키지를 설명하기 위한 단면도들로, 도 2를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 각각 대응된다.
도 3 및 도 4를 참조하면, 반도체 패키지(2003)는 패키지 기판(2100) 및 패키지 기판(2100) 상의 복수의 반도체 칩들, 및 패키지 기판(2100)과 복수의 반도체 칩들을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조체들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 2에 도시된 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조체(3210), 게이트 적층 구조체(3210)를 관통하는 수직 채널 구조체들(3220) 및 분리 구조체들(3230), 수직 채널 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240), 게이트 적층 구조체(3210)의 워드 라인들(도 1의 WL)과 전기적으로 연결되는 게이트 연결 배선들(3235) 및 도전 라인들(3250)을 포함할 수 있다. 게이트 연결 배선들(3235) 중 일부는 워드 라인들(WL) 중 하나와 전기적으로 연결되고, 다른 워드 라인들(WL)을 관통하여 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결될 수 있다. 게이트 연결 배선들(3235) 중 적어도 어느 하나는 공통 소스 라인(3205)과 전기적으로 연결될 수 있다. 워드 라인들(WL) 중 하나와 전기적으로 연결되는 게이트 연결 배선들(3235)은 관통 배선(3245)과 동시에 형성될 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조체(3210)를 관통할 수 있으며, 게이트 적층 구조체(3210)의 외측에 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 입출력 연결 배선(3265) 및 입출력 연결 배선(3265)과 전기적으로 연결되는 입출력 패드(2210)를 더 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다. 도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로, 도 5를 Ⅰ-Ⅰ' 선으로 자른 단면에 대응된다.
도 5 및 도 6을 참조하면, 셀 어레이 영역(CAR) 및 연장 영역(EXR)을 포함하는 제1 기판(10)이 제공될 수 있다. 제1 기판(10)은 상면은 제1 방향(D1) 및 제2 방향(D2)과 평행하고, 제3 방향(D3)과 직교할 수 있다. 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 서로 직교하는 방향일 수 있다. 연장 영역(EXR)은 셀 어레이 영역(CAR)으로부터 제1 방향(D1)으로 연장될 수 있다.
제1 기판(10)은, 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 소자 분리막(11)이 제1 기판(10) 내에 제공될 수 있다. 소자 분리막(11)은 제1 기판(10)의 활성 영역을 정의할 수 있다. 소자 분리막(11)은, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
주변 회로 구조체(PS)가 제1 기판(10) 상에 제공될 수 있다. 주변 회로 구조체(PS)는 도 1의 제1 영역(1100F)에 대응될 수 있다. 주변 회로 구조체(PS)는 제1 기판(10)의 활성 영역 상의 주변 트랜지스터들(PTR), 제1 내지 제3 주변 회로 배선들(31, 32, 33), 주변 콘택 플러그들(35) 및 이들을 둘러싸는 주변 회로 절연막(30)을 포함할 수 있다.
주변 트랜지스터들(PTR), 제1 내지 제3 주변 회로 배선들(31, 32, 33) 및 주변 콘택 플러그들(35)은 주변 회로를 구성할 수 있다. 예를 들어, 주변 트랜지스터들(PTR)은 도 1의 디코더 회로(1110), 페이지 버퍼(1120) 및 로직 회로(1130) 등을 구성할 수 있다. 보다 구체적으로, 주변 트랜지스터들(PTR) 각각은 주변 게이트 절연막(21), 주변 게이트 전극(23), 주변 캡핑 패턴(25), 주변 게이트 스페이서(27) 및 주변 소스/드레인 영역들(29)을 포함할 수 있다.
주변 게이트 절연막(21)은 주변 게이트 전극(23)과 제1 기판(10) 사이에 제공될 수 있다. 주변 캡핑 패턴(25)은 주변 게이트 전극(23) 상에 제공될 수 있다. 주변 게이트 스페이서(27)는 주변 게이트 절연막(21), 주변 게이트 전극(23), 및 주변 캡핑 패턴(25)의 측벽들을 덮을 수 있다. 주변 소스/드레인 영역들(29)은 주변 게이트 전극(23) 양측에 인접하는 제1 기판(10) 내부에 제공될 수 있다.
제1 내지 제3 주변 회로 배선들(31, 32, 33)은 주변 콘택 플러그들(35)을 통해 주변 트랜지스터들(PTR)과 전기적으로 연결될 수 있다. 주변 트랜지스터들(PTR) 각각은, 예를 들어, NMOS 트랜지스터, PMOS 트랜지스터 또는 게이트-올-어라운드(gate-all-around) 형 트랜지스터일 수 있다. 일 예로, 주변 콘택 플러그들(35)은 제3 방향(D3)으로 갈수록 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 증가할 수 있다. 제1 내지 제3 주변 회로 배선들(31, 32, 33) 및 주변 콘택 플러그들(35)은 금속 등의 도전 물질을 포함할 수 있다.
주변 회로 절연막(30)이 제1 기판(10) 상면 상에 제공될 수 있다. 주변 회로 절연막(30)은 제1 기판(10) 상에서 주변 트랜지스터들(PTR), 제1 내지 제3 주변 회로 배선들(31, 32, 33) 및 주변 콘택 플러그들(35)을 덮을 수 있다. 주변 회로 절연막(30)은 다층 구조를 갖는 복수의 절연막들을 포함할 수 있다. 예를 들어, 주변 회로 절연막(30)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질과 같은 절연 물질을 포함할 수 있다.
주변 회로 절연막(30) 상에 제2 기판(100), 제1 및 제2 절연 패턴들(101, 102)이 제공될 수 있다. 제1 및 제2 절연 패턴들(101, 102)은 후술하는 제1 내지 제3 콘택들(C1, C2, C3)이 제공되는 위치를 정의할 수 있다. 제1 및 제2 절연 패턴들(101, 102)의 상면은 제2 기판(100)의 상면 및 후술하는 소스 구조체(SC)의 하면과 실질적으로 공면을 이룰 수 있다. 제1 및 제2 절연 패턴들(101, 102)의 하면은 제2 기판(100)의 하면과 실질적으로 공면을 이룰 수 있다.
제1 절연 패턴들(101)은 주변 회로 절연막(30)과 후술하는 소스 구조체(SC) 사이에 제공될 수 있다. 제1 절연 패턴들(101) 각각은, 평면적 관점에서, 제2 기판(100)으로 둘러싸일 수 있다. 제2 절연 패턴(102)은 제2 기판(100)의 일 측벽으로부터 제1 방향(D1)으로 연장될 수 있다.
제2 기판(100)은 반도체 물질을 포함하는 반도체 기판일 수 있다. 제2 기판(100)은, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 제1 및 제2 절연 패턴들(101, 102)은, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
주변 회로 구조체(PS) 상에 적층 구조체들(ST), 제1 및 제2 수직 구조체들(VS1, VS2) 및 제1 내지 제4 콘택들(C1, C2, C3, C4)을 포함하는 셀 어레이 구조체(CS)가 제공될 수 있다. 셀 어레이 구조체(CS)는 도 1의 제2 영역(1100S)에 대응될 수 있다. 이하에서, 셀 어레이 구조체(CS)의 구성들에 대하여 상세히 설명한다.
먼저, 제2 기판(100) 상에 복수의 적층 구조체들(ST)이 제공될 수 있다. 적층 구조체들(ST)은 도 2 내지 도 4의 게이트 적층 구조체들(3210)에 해당할 수 있다. 도 5에 따른 평면적 관점에서, 적층 구조체들(ST)은 제2 방향(D2)을 따라 배열될 수 있다. 제2 방향(D2)으로 서로 인접하는 적층 구조체들(ST) 사이에 제1 분리 패턴(SP1) 또는 제2 분리 패턴(SP2)이 제공될 수 있다. 다시 말하면, 적층 구조체들(ST)은 제1 분리 패턴(SP1) 또는 제2 분리 패턴(SP2)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 제2 분리 패턴(SP2)의 제1 방향(D1)으로의 길이는 제1 분리 패턴(SP1)의 제1 방향(D1)으로의 길이보다 클 수 있다. 제1 및 제2 분리 패턴들(SP1, SP2)은, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 이하에서, 설명의 편의를 위하여 단수의 적층 구조체(ST)에 대하여 설명하나, 이하의 설명은 다른 적층 구조체들(ST)에 대해서도 적용될 수 있다.
적층 구조체(ST)는 교대로 적층된 층간 절연막들(120) 및 게이트 전극들(EL)을 포함할 수 있다. 게이트 전극들(EL)은 도 1의 워드 라인들(WL), 제1 라인들(LL1, LL2), 제2 라인들(UL1, UL2)에 해당할 수 있다.
게이트 전극들(EL)은 제2 기판(100)으로부터 멀어질수록(즉, 제3 방향(D3)으로 갈수록) 제1 방향(D1)으로의 길이가 감소할 수 있다. 다시 말하면, 게이트 전극들(EL) 각각의 제1 방향(D1)으로의 길이는 해당 전극의 바로 위에 위치하는 전극의 제1 방향(D1)으로의 길이보다 클 수 있다. 적층 구조체(ST)의 게이트 전극들(EL) 중 최하부의 것은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 적층 구조체(ST)의 게이트 전극들(EL) 중 최상부의 것은 제1 방향(D1)으로의 길이가 가장 작을 수 있다.
게이트 전극들(EL) 각각은 연장 영역(EXR)에서 패드부(ELp)를 포함할 수 있다. 패드부(ELp)의 두께는 게이트 전극들(EL) 각각의 다른 부분의 두께보다 클 수 있다. 패드부(ELp)는 수평적으로 그리고 수직적으로 서로 다른 위치에 배치될 수 있다. 패드부(ELp)는 제1 방향(D1)을 따라 계단식 구조를 이룰 수 있다.
계단식 구조에 의해, 적층 구조체(ST)는 후술하는 제1 수직 구조체들(VS1) 중 최외각의 것(outer-most one)으로부터 멀어질수록 두께가 감소할 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 또한, 게이트 전극들(EL)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
게이트 전극들(EL)은, 예를 들어, 도핑된 반도체(예를 들어, 도핑된 실리콘 등), 금속(예를 들어, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(예를 들어, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
게이트 전극들(EL) 각각의 상면 및 하면을 컨포멀하게 덮는 배리어막(330)이 제공될 수 있다. 배리어막(330)은 후술하는 제1 및 제2 수직 구조체들(VS1, VS2)의 측벽들 및 후술하는 제3 절연 패턴들(350)의 측벽들을 따라 연장될 수 있다. 다시 말하면, 배리어막(330)은 게이트 전극들(EL)과 층간 절연막들(120) 사이, 게이트 전극들(EL)과 제1 및 제2 수직 구조체들(VS1, VS2)의 측벽들 사이 및 게이트 전극들(EL)과 제3 절연 패턴들(350)의 측벽들 사이에 개재될 수 있다. 배리어막(330)은 금속 산화물(일 예로, 알루미늄 산화물(AlOx))을 포함할 수 있다.
층간 절연막들(120)은 게이트 전극들(EL)의 사이에 제공될 수 있고, 각각의 상부에 접하는 게이트 전극들(EL) 중 하나와 측벽이 정렬될 수 있다. 즉, 게이트 전극들(EL)과 마찬가지로, 제2 기판(100)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다.
일 예로, 층간 절연막들(120) 중 최하부의 것의 두께는 다른 층간 절연막들(120) 각각의 두께보다 작을 수 있다. 일 예로, 층간 절연막들(120) 중 최상부의 것의 두께는 다른 층간 절연막들(120) 각각의 두께보다 클 수 있다. 층간 절연막들(120) 중 최하부의 것 및 최상부의 것을 제외하면, 다른 층간 절연막들(120) 각각의 두께는 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것일 뿐 층간 절연막들(120)의 두께는 반도체 장치의 특성에 따라 달라질 수 있다.
층간 절연막들(120)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질과 같은 절연 물질을 포함할 수 있다. 예를 들어, 층간 절연막들(120)은 고밀도 플라즈마 산화물(HDP oxide) 또는 TEOS(TetraEthylOrthoSilicate)를 포함할 수 있다.
소스 구조체(SC)가 제2 기판(100)과 층간 절연막들(120) 중 최하부의 것 사이에 제공될 수 있다. 소스 구조체(SC)는 도 1의 공통 소스 라인(CSL) 및 도 3 및 도 4의 공통 소스 라인(3205)에 해당할 수 있다. 소스 구조체(SC)는 적층 구조체(ST)의 게이트 전극들(EL)과 나란하게 제1 방향(D1)으로 연장될 수 있다. 소스 구조체(SC)는 차례로 적층된 제1 소스 도전 패턴(SCP1) 및 제2 소스 도전 패턴(SCP2)을 포함할 수 있다. 제2 소스 도전 패턴(SCP2)은 제1 소스 도전 패턴(SCP1)과 층간 절연막들(120) 중 최하부의 것 사이에 제공될 수 있다. 제1 소스 도전 패턴(SCP1)의 두께는 제2 소스 도전 패턴(SCP2)의 두께보다 클 수 있다. 제1 및 제2 소스 도전 패턴들(SCP1, SCP2) 각각은 불순물이 도핑된 반도체 물질을 포함할 수 있다. 일 예로, 제1 소스 도전 패턴(SCP1)의 불순물 농도는 제2 소스 도전 패턴(SCP2)의 불순물 농도보다 클 수 있다.
셀 어레이 영역(CAR)에서 적층 구조체(ST) 및 소스 구조체(SC)를 관통하는 복수의 제1 수직 구조체들(VS1)이 제공될 수 있다. 제1 수직 구조체들(VS1)은 제2 기판(100)의 적어도 일부를 관통할 수 있고, 제1 수직 구조체들(VS1) 각각의 하면은 제2 기판(100)의 상면 및 소스 구조체(SC)의 하면보다 낮은 레벨에 위치할 수 있다.
제1 수직 구조체들(VS1)은, 도 5에 따른 평면적 관점에서, 제1 방향(D1) 또는 제2 방향(D2)을 따라 지그재그(zigzag) 형태로 배열될 수 있다. 제1 수직 구조체들(VS1)은 연장 영역(EXR)에 제공되지 않을 수 있다. 제1 수직 구조체들(VS1)은 도 2 내지 도 4의 수직 채널 구조체들(3220)에 해당할 수 있다. 제1 수직 구조체들(VS1)은 도 1의 제1 트랜지스터들(LT1, LT2), 메모리 셀 트랜지스터들(MCT), 및 제2 트랜지스터들(UT1, UT2)의 채널들에 해당할 수 있다.
제1 수직 구조체들(VS1)은 제3 방향(D3)으로 갈수록 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 증가할 수 있다. 제1 수직 구조체들(VS1) 각각의 측벽은 단차없이 평탄할 수 있으나, 본 발명은 이에 제한되지 않는다. 도 9를 참조하여 후술하는 바와 같이, 제1 수직 구조체들(VS1) 각각의 측벽은 적어도 하나 이상의 위치에서 단차를 가질 수 있다.
제1 수직 구조체들(VS1) 각각은 적층 구조체(ST)에 인접하는 데이터 저장 패턴(DSP), 데이터 저장 패턴(DSP)의 내측벽을 컨포멀하게 덮는 수직 반도체 패턴(VSP), 수직 반도체 패턴(VSP)으로 둘러싸인 내부 공간을 채우는 매립 절연 패턴(VI), 및 매립 절연 패턴(VI)과 데이터 저장 패턴(DSP)으로 둘러싸인 공간에 제공되는 도전 패드(PAD)를 포함할 수 있다. 제1 수직 구조체들(VS1) 각각의 상면은, 예를 들어, 원형, 타원형 또는 바(bar) 형태일 수 있다.
수직 반도체 패턴(VSP)은 데이터 저장 패턴(DSP)과 매립 절연 패턴(VI) 사이에 제공될 수 있다. 수직 반도체 패턴(VSP)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 데이터 저장 패턴(DSP)은 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 수직 반도체 패턴(VSP)은, 예를 들어, 불순물이 도핑된 반도체, 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor) 또는 다결정(polycrystalline) 반도체 물질을 포함할 수 있다. 도 8을 참조하여 후술하는 바와 같이, 수직 반도체 패턴(VSP)은 소스 구조체(SC)의 일부와 접촉할 수 있다. 도전 패드(PAD)는, 예를 들어, 불순물이 도핑된 반도체 또는 도전 물질을 포함할 수 있다.
연장 영역(EXR)에서 적층 구조체(ST) 및 소스 구조체(SC)를 관통하는 복수의 제2 수직 구조체들(VS2)이 제공될 수 있다. 보다 구체적으로, 제2 수직 구조체들(VS2)은 게이트 전극들(EL) 각각의 패드부(ELp)를 관통할 수 있다. 제2 수직 구조체들(VS2)은, 도 5에 따른 평면적 관점에서, 제2 콘택들(C2) 주변에 배치될 수 있다. 제2 수직 구조체들(VS2)은 셀 어레이 영역(CAR)에 제공되지 않을 수 있다. 제2 수직 구조체들(VS2)은 제1 수직 구조체들(VS1)과 동시에 형성될 수 있고, 실질적으로 동일한 구조를 가질 수 있다. 다만, 실시예들에 따라 제2 수직 구조체들(VS2)은 제공되지 않을 수 있다.
연장 영역(EXR)에서 적층 구조체(ST) 및 제2 절연 패턴(102)을 덮는 평탄 절연막(210)이 제공될 수 있다. 보다 구체적으로, 평탄 절연막(210)은 계단식 구조를 덮으며 적층 구조체(ST)의 게이트 전극들(EL) 각각의 패드부(ELp) 상에 제공될 수 있다. 평탄 절연막(210)은 실질적으로 평탄한 상면을 가질 수 있다. 평탄 절연막(210)의 상면은 적층 구조체(ST)의 최상면과 실질적으로 공면을 이룰 수 있다. 보다 구체적으로, 평탄 절연막(210)의 상면은 적층 구조체(ST)의 층간 절연막들(120) 중 최상부의 것의 상면과 실질적으로 공면을 이룰 수 있다.
평탄 절연막(210)은 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 평탄 절연막(210)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질과 같은 절연 물질을 포함할 수 있다. 평탄 절연막(210)은 적층 구조체(ST)의 층간 절연막들(120)과 다른 절연 물질을 포함할 수 있다. 일 예로, 적층 구조체(ST)의 층간 절연막들(120)이 고밀도 플라즈마 산화물을 포함하는 경우, 평탄 절연막(210)은 TEOS를 포함할 수 있다.
평탄 절연막(210) 및 적층 구조체(ST) 상에 제1 상부 절연막(220)이 제공될 수 있다. 제1 상부 절연막(220)은 평탄 절연막(210)의 상면 및 적층 구조체(ST)의 층간 절연막들(120) 중 최상부의 것의 상면을 덮을 수 있다. 제1 상부 절연막(220)의 상면은 제1 및 제2 수직 구조체들(VS1, VS2)의 상면들과 실질적으로 공면을 이룰 수 있다.
제1 상부 절연막(220) 상에 차례로 제2 상부 절연막(230), 제3 상부 절연막(240), 제4 상부 절연막(250) 및 제5 상부 절연막(260)이 제공될 수 있다.
제2 상부 절연막(230)은 제1 상부 절연막(220)의 상면 및 제1 및 제2 수직 구조체들(VS1, VS2)의 상면들을 덮을 수 있다. 보다 구체적으로, 제2 상부 절연막(230)은 제1 및 제2 수직 구조체들(VS1, VS2) 각각의 도전 패드(PAD)의 상면을 덮을 수 있다. 제3 상부 절연막(240)은 제2 상부 절연막(230)의 상면을 덮을 수 있다. 제3 상부 절연막(240)의 상면은 후술하는 제4 콘택(C4)의 상면과 실질적으로 공면을 이룰 수 있다. 제4 상부 절연막(250)은 제3 상부 절연막(240)의 상면 및 후술하는 제4 콘택(C4)의 상면을 덮을 수 있다. 제4 상부 절연막(250)의 상면은 후술하는 제1 내지 제3 콘택들(C1, C2, C3)의 상면들과 실질적으로 공면을 이룰 수 있다. 제5 상부 절연막(260)은 제4 상부 절연막(250) 및 후술하는 제1 내지 제3 콘택들(C1, C2, C3)의 상면들을 덮을 수 있다.
제1 내지 제5 상부 절연막들(220, 230, 240, 250, 260) 각각은 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 제1 내지 제5 상부 절연막들(220, 230, 240, 250, 260) 각각은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질과 같은 절연 물질을 포함할 수 있다. 일 예로, 제1 내지 제5 상부 절연막들(220, 230, 240, 250, 260) 각각은 평탄 절연막(210)과 실질적으로 동일한 절연 물질을 포함할 수 있고, 적층 구조체(ST)의 층간 절연막들(120)과 다른 절연 물질을 포함할 수 있다.
셀 어레이 영역(CAR)에서 제1 내지 제4 상부 절연막들(220, 230, 240, 250) 및 적층 구조체(ST)를 관통하여 주변 회로 구조체(PS)의 주변 트랜지스터들(PTR)과 전기적으로 연결되는 제1 콘택(C1)이 제공될 수 있다. 제1 콘택(C1)은 제1 채널 홀(CH1) 내에 제공될 수 있다.
연장 영역(EXR)에서 제1 내지 제4 상부 절연막들(220, 230, 240, 250), 평탄 절연막(210) 및 적층 구조체(ST)를 관통하여 주변 회로 구조체(PS)의 주변 트랜지스터들(PTR)과 전기적으로 연결되는 복수의 제2 콘택들(C2)이 제공될 수 있다. 제2 콘택들(C2)은 제2 채널 홀들(CH2) 내에 각각 제공될 수 있다.
제2 콘택들(C2) 각각은 게이트 전극들(EL) 각각의 패드부(ELp)를 관통할 수 있다. 제2 콘택들(C2) 각각은 패드부(ELp)와 접촉하는 돌출부 및 적층 구조체(ST)를 관통하는 수직부를 포함할 수 있다. 제2 콘택들(C2) 각각의 돌출부 및 수직부에 대하여 도 7을 참조하여 상세히 설명한다. 제2 콘택들(C2) 중 셀 어레이 영역(CAR)에 가장 인접한 것은 제1 콘택(C1)과 제1 방향(D1)으로 서로 이격될 수 있다. 제2 콘택들(C2) 각각은 제1 방향(D1)으로 서로 이격될 수 있다.
연장 영역(EXR)에서 제1 내지 제4 상부 절연막들(220, 230, 240, 250), 평탄 절연막(210) 및 제2 절연 패턴(102)을 관통하여 주변 회로 구조체(PS)의 주변 트랜지스터들(PTR)과 전기적으로 연결되는 제3 콘택(C3)이 제공될 수 있다. 제3 콘택(C3)은 제3 채널 홀(CH3) 내에 제공될 수 있다. 제3 콘택(C3)은 제2 콘택들(C2) 중 셀 어레이 영역(CAR)으로부터 가장 먼 것과 제1 방향(D1)으로 서로 이격될 수 있다.
연장 영역(EXR)에서 제1 내지 제4 상부 절연막들(220, 230, 240, 250), 평탄 절연막(210) 및 소스 구조체(SC)를 관통하여 제2 기판(100)과 전기적으로 연결되는 제4 콘택(C4)이 제공될 수 있다. 제4 콘택(C4)은 제2 기판(100)의 적어도 일부를 관통할 수 있고, 제4 콘택(C4)의 하면은 제2 기판(100)의 상면 및 소스 구조체(SC)의 하면보다 낮은 레벨에 위치할 수 있다. 제4 콘택(C4)의 상면은 제1 수직 구조체들(VS1)의 상면들과 제1 내지 제3 콘택들(C1, C2, C3)의 상면들 사이의 레벨에 위치할 수 있다. 제4 콘택(C4)은 그의 측벽을 둘러싸는 콘택 절연막(C4IL)을 사이에 두고 소스 구조체(SC)와 서로 이격될 수 있다.
제1 내지 제4 콘택들(C1, C2, C3, C4)은 제3 방향(D3)으로 갈수록 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 증가할 수 있다. 제1 내지 제4 콘택들(C1, C2, C3, C4)은, 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리 실리콘과 같은 도전 물질을 포함할 수 있다. 제1 내지 제4 콘택들(C1, C2, C3, C4) 각각의 개수는 도시된 것에 제한되지 않는다.
제1 내지 제3 콘택들(C1, C2, C3)은 주변 회로 구조체(PS)의 제3 주변 회로 배선(33)과 접촉하며, 제1 내지 제3 주변 회로 배선들(31, 32, 33) 및 주변 콘택 플러그들(35)을 통해 주변 트랜지스터들(PTR)과 전기적으로 연결될 수 있다. 제1 내지 제3 콘택들(C1, C2, C3) 각각의 제3 방향(D3)으로의 높이는 서로 실질적으로 동일할 수 있다. 제1 내지 제3 콘택들(C1, C2, C3)의 상면들은 제1 수직 구조체들(VS1)의 상면들보다 높은 레벨에 위치할 수 있다. 제1 내지 제3 콘택들(C1, C2, C3)은, 예를 들어, 제2 상부 절연막(230)과 제3 상부 절연막(240)의 경계면에서 단차를 가질 수 있다.
수평적 관점에서, 제3 절연 패턴들(350)이 제1 및 제2 콘택들(C1, C2)과 게이트 전극들(EL) 사이에 제공될 수 있다. 배리어막(330)은 제3 절연 패턴들(350) 각각의 일 측벽을 덮을 수 있다. 배리어막(330)과 접촉하는 제3 절연 패턴들(350) 각각의 일 측벽은 제1 및 제2 콘택들(C1, C2) 각각의 측벽과 서로 이격될 수 있다.
제3 절연 패턴들(350)은, 수직적 관점에서, 층간 절연막들(120) 사이에 제공될 수 있다. 도 7을 참조하여 후술하는 바와 같이, 제3 절연 패턴들(350) 각각의 상면 및 하면은 층간 절연막들(120)과 접촉할 수 있다. 제2 콘택들(C2) 각각의 수직부와 접촉하는 제3 절연 패턴들(350)은 제2 콘택들(C2) 각각의 돌출부 및 제1 절연 패턴들(101)과 제3 방향(D3)으로 중첩될 수 있다. 제3 절연 패턴들(350)은, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 제3 절연 패턴들(350)은 한 종류의 산화물을 포함하는 단일막 구조를 가질 수 있다.
제2 내지 제5 상부 절연막들(230, 240, 250, 260)을 관통하여 제1 수직 구조체들(VS1)과 연결되는 비트 라인 콘택 플러그들(BCP)이 제공될 수 있다. 비트 라인 콘택 플러그들(BCP) 각각은 제1 수직 구조체들(VS1) 각각의 도전 패드(PAD)와 직접 접촉할 수 있다.
제5 상부 절연막(260)을 관통하여 제1 내지 제4 콘택들(C1, C2, C3, C4)과 각각 연결되는 제1 내지 제4 콘택 플러그들(CP1, CP2, CP3, CP4)이 제공될 수 있다. 제1 내지 제3 콘택 플러그들(CP1, CP2, CP3)은 제5 상부 절연막(260) 내부에 제공될 수 있다. 제4 콘택 플러그(CP4)는 제5 상부 절연막(260)에 더해 제4 상부 절연막(250)을 더 관통할 수 있다.
비트 라인 콘택 플러그들(BCP), 제1 내지 제4 콘택 플러그들(CP1, CP2, CP3, CP4)은 제3 방향(D3)으로 갈수록 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 증가할 수 있다. 비트 라인 콘택 플러그들(BCP), 제1 내지 제4 콘택 플러그들(CP1, CP2, CP3, CP4)은, 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리 실리콘과 같은 도전 물질을 포함할 수 있다.
비트 라인 콘택 플러그들(BCP) 및 제1 내지 제4 콘택 플러그들(CP1, CP2, CP3, CP4) 상에 각각 비트 라인들(BL) 및 제1 내지 제4 도전 라인들(CL1, CL2, CL3, CL4)이 제공될 수 있다. 비트 라인들(BL)은 셀 어레이 영역(CAR) 상에서 제2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그들(BCP)을 통해 제1 수직 구조체들(VS1)과 연결될 수 있다. 제1 내지 제4 도전 라인들(CL1, CL2, CL3, CL4)은 연장 영역(EXR) 상에 제공될 수 있다. 제1 내지 제3 도전 라인들(CL1, CL2, CL3)은 각각 제1 내지 제3 콘택들(C1, C2, C3)을 통해 주변 회로 구조체(PS)와 연결될 수 있다. 특히, 제2 도전 라인들(CL2)은 제2 콘택들(C2)을 통해 게이트 전극들(EL) 각각의 패드부(ELp)와 연결될 수 있다.
제5 상부 절연막(260)은 비트 라인들(BL) 및 제1 내지 제4 도전 라인들(CL1, CL2, CL3, CL4)을 덮을 수 있다. 도시되지 않았으나, 제5 상부 절연막(260) 상에 비트 라인들(BL) 및 제1 내지 제4 도전 라인들(CL1, CL2, CL3, CL4)과 연결되는 추가 배선들 및 추가 비아들이 더 제공될 수 있다.
도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 6의 A 부분에 대응된다.
도 6 및 도 7을 참조하면, 제2 콘택들(C2) 각각은 제1 및 제2 상부 절연막들(220, 230), 평탄 절연막(210) 및 층간 절연막들(120)을 관통하는 제1 부분(C2a), 제2 상부 절연막(230) 상의 제2 부분(C2b) 및 제1 부분(C2a)로부터 돌출되는 제3 부분(C3c)을 포함할 수 있다. 본 명세서의 다른 부분에서 제1 부분(C2a) 및 제2 부분(C2b)은 수직부로 지칭될 수 있고, 제3 부분(C3c)은 돌출부로 지칭될 수 있다. 이하에서, 설명의 편의를 위하여 단수의 제2 콘택(C2)에 대해 설명하나, 이하의 설명은 다른 제2 콘택들(C2)에 대해서도 실질적으로 동일하게 적용될 수 있다.
제2 콘택(C2)의 제1 부분(C2a)은 게이트 전극들(EL)과 제1 방향(D1)으로 서로 이격될 수 있다. 제1 부분(C2a)과 게이트 전극들(EL)의 사이에 제3 절연 패턴들(350)이 제공될 수 있다. 제3 절연 패턴들(350) 각각의 두께는 인접하는 게이트 전극들(EL)의 후술하는 제2 두께(T2)보다 클 수 있다.
제3 절연 패턴들(350) 각각의 상면(350t) 및 하면(350b)은 층간 절연막들(120)과 연결될 수 있다. 제3 절연 패턴들(350) 각각은 상면(350t) 및 하면(350b)에서 연결되는 층간 절연막들(120)과 일체형 구조를 이룰 수 있다. 제3 절연 패턴들(350)과 각각의 상하부 층간 절연막들(120)은 일체형 구조를 이루며, 게이트 전극들(EL)을 둘러쌀 수 있다.
제3 절연 패턴들(350) 각각의 상면(350t) 및 하면(350b)이 층간 절연막들(120)과 연결됨에 따라, 제조 공정 중 층간 절연막들(120)의 무너짐(collapse) 현상을 방지 또는 최소화할 수 있다. 무너짐 현상이 방지 또는 최소화되어 3차원 반도체 메모리 장치의 안정성 및 전기적 특성이 개선될 수 있다.
제3 절연 패턴들(350)과 게이트 전극들(EL)의 사이에 배리어막(330)이 개재될 수 있다. 다시 말하면, 게이트 전극들(EL)은 배리어막(330)을 사이에 두고 제3 절연 패턴들(350)과 제1 방향(D1)으로 서로 이격될 수 있다. 배리어막(330)은 게이트 전극들(EL) 각각의 일 측벽(ELs)을 덮을 수 있고, 게이트 전극들(EL) 각각의 상면 및 하면을 따라 제1 방향(D1)으로 연장될 수 있다. 제3 절연 패턴들(350) 각각은 배리어막(330)의 측벽을 완전히 덮을 수 있다. 제3 절연 패턴들(350) 각각의 상면(350t) 및 하면(350b)은 배리어막(330)의 상면 및 하면과 각각 실질적으로 공면을 이룰 수 있다.
제2 콘택(C2)의 제2 부분(C2b)은 제2 상부 절연막(230)의 상면보다 높은 레벨에 위치할 수 있다. 제2 부분(C2b)의 제1 방향(D1)으로의 폭은 제1 부분(C2a)의 제1 방향(D1)으로의 폭보다 클 수 있다.
제2 콘택(C2)의 제3 부분(C2c)은 제1 부분(C2a)으로부터 제1 방향(D1) 및 제1 방향(D1)의 반대 방향으로 돌출될 수 있다. 제3 부분(C2c)은 게이트 전극들(EL) 각각의 패드부(ELp)의 측벽(ELps)과 직접 접촉할 수 있다. 즉, 제2 콘택(C2)은 제3 부분(C2c)을 통해 게이트 전극들(EL) 중 어느 하나와 전기적으로 연결될 수 있다. 제3 부분(C2c)과 패드부(ELp)의 측벽(ELps) 사이에는 배리어막(330)이 개재되지 않을 수 있다. 배리어막(330)은 패드부(ELp)의 상면 및 하면을 따라 제1 방향(D1)으로 연장될 수 있다. 제3 부분(C2c)의 제1 방향(D1)으로의 폭(C2cW)은 제3 절연 패턴들(350) 각각의 제1 방향(D1)으로의 폭(350W)보다 작을 수 있다.
제3 부분(C2c)과 접촉하는 게이트 전극들(EL) 각각의 패드부(ELp)의 제1 두께(T1)는 다른 게이트 전극들(EL)의 제2 두께(T2)보다 클 수 있다. 제1 두께(T1) 및 제2 두께(T2)의 차이는 약 10 nm 이상, 바람직하게는 약 10 nm 내지 20 nm일 수 있다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 6의 B 부분에 대응된다.
도 6 및 도 8을 참조하면, 제1 및 제2 소스 도전 패턴들(SCP1, SCP2)을 포함하는 소스 구조체(SC) 및 데이터 저장 패턴(DSP), 수직 반도체 패턴(VSP), 매립 절연 패턴(VI), 및 하부 데이터 저장 패턴(DSPr)을 포함하는 제1 수직 구조체들(VS1) 중 하나가 도시된다. 이하에서, 설명의 편의를 위하여 단수의 적층 구조체(ST) 및 단수의 제1 수직 구조체(VS1)에 대해 설명하나, 이하의 설명은 다른 적층 구조체들(ST)을 관통하는 다른 제1 수직 구조체들(VS1)에 대해서도 적용될 수 있다.
데이터 저장 패턴(DSP)은 차례로 적층된 블록킹 절연막(BLK), 전하 저장막(CIL) 및 터널링 절연막(TIL)을 포함할 수 있다. 블록킹 절연막(BLK)은 적층 구조체(ST) 또는 소스 구조체(SC)에 인접할 수 있고, 터널링 절연막(TIL)은 수직 반도체 패턴(VSP)에 인접할 수 있다. 전하 저장막(CIL)은 블록킹 절연막(BLK) 및 터널링 절연막(TIL) 사이에 개재될 수 있다. 블록킹 절연막(BLK), 전하 저장막(CIL) 및 터널링 절연막(TIL)은 적층 구조체(ST) 및 수직 반도체 패턴(VSP) 사이에서 제3 방향(D3)으로 연장될 수 있다. 수직 반도체 패턴(VSP)과 게이트 전극들(EL) 사이의 전압 차이에 의해 유도되는 파울러-노드하임 터널링(Fowler-Nordheim tunneling) 현상에 의해, 데이터 저장 패턴(DSP)은 데이터를 저장 및/또는 변경할 수 있다. 예를 들어, 블록킹 절연막(BLK) 및 터널링 절연막(TIL)은 실리콘 산화물을 포함할 수 있고, 전하 저장막(CIL)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
소스 구조체(SC) 중 제1 소스 도전 패턴(SCP1)은 수직 반도체 패턴(VSP)에 접촉할 수 있고, 제2 소스 도전 패턴(SCP2)은 데이터 저장 패턴(DSP)을 사이에 두고 수직 반도체 패턴(VSP)과 서로 이격될 수 있다. 제1 소스 도전 패턴(SCP1)은 수직 반도체 패턴(VSP)을 사이에 두고 매립 절연 패턴(VI)과 서로 이격될 수 있다.
보다 구체적으로, 제1 소스 도전 패턴(SCP1)은 제2 소스 도전 패턴(SCP2)의 하면(SCP2b)보다 높은 레벨 또는 제1 소스 도전 패턴(SCP1)의 하면(SCP1b)보다 낮은 레벨에 위치한 돌출부들(SCP1bt)을 포함할 수 있다. 다만, 돌출부들(SCP1bt)은 제2 소스 도전 패턴(SCP2)의 상면(SCP2a)보다 낮은 레벨에 위치할 수 있다. 돌출부들(SCP1bt)에서, 일 예로, 데이터 저장 패턴(DSP) 또는 하부 데이터 저장 패턴(DSPr)과 접하는 면이 곡면 형상일 수 있다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로, 도 5를 Ⅰ-Ⅰ' 선으로 자른 단면에 대응된다. 이하에서, 설명의 편의를 위해 도 6을 참조하여 설명한 것과 실질적으로 동일한 사항에 대한 설명은 생략한다.
도 5 및 도 9를 참조하면, 적층 구조체(ST)는 제2 기판(100) 상의 제1 적층 구조체(ST1) 및 제1 적층 구조체(ST1) 상의 제2 적층 구조체(ST2)를 포함할 수 있다. 제1 적층 구조체(ST1)는 교대로 적층된 제1 층간 절연막들(121) 및 제1 게이트 전극들(EL1)을 포함할 수 있고, 제2 적층 구조체(ST2)는 교대로 적층된 제2 층간 절연막들(122) 및 제2 게이트 전극들(EL2)을 포함할 수 있다.
적층 구조체(ST)를 관통하는 제1 수직 구조체들(VS1) 각각은 제1 부분(VS1a) 및 제2 부분(VS1b)을 포함할 수 있다. 제2 수직 구조체들(VS2)은 제1 수직 구조체들(VS1)과 동시에 형성될 수 있고, 실질적으로 동일한 구조를 가질 수 있다.
제1 수직 구조체들(VS1) 각각의 제1 부분(VS1a)은 제1 적층 구조체(ST1)를 관통할 수 있고, 제1 수직 구조체들(VS1) 각각의 제2 부분(VS1b)은 제2 적층 구조체(ST2)를 관통할 수 있다. 제2 부분(VS1b)은 제1 부분(VS1a) 상에 제공될 수 있고, 서로 연결될 수 있다. 제1 부분(VS1a)의 최상부 폭은 제2 부분(VS1b)의 최하부 폭보다 클 수 있다. 다시 말하면, 제1 수직 구조체들(VS1) 각각의 측벽은 제1 부분(VS1a)과 제2 부분(VS1b)의 경계면에서 단차를 가질 수 있다. 다만 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 제1 수직 구조체들(VS1) 각각의 측벽은 적어도 하나 이상의 위치에서 단차를 가질 수 있다
도 10 내지 도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 5를 Ⅰ-Ⅰ' 선으로 자른 단면에 대응된다. 이하에서, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법에 대하여 상세히 설명한다.
도 10을 참조하면, 셀 어레이 영역(CAR) 및 연장 영역(EXR)을 포함하는 제1 기판(10)이 제공될 수 있다. 제1 기판(10) 내에 활성 영역을 정의하는 소자 분리막(11)이 형성될 수 있다. 소자 분리막(11)은 제1 기판(10) 상부에 트렌치를 형성하는 것 및 트렌치를 실리콘 산화물로 채우는 것을 통해 형성될 수 있다.
소자 분리막(11)에 의해 정의되는 활성 영역 상에 주변 트랜지스터들(PTR)이 형성될 수 있다. 주변 트랜지스터들(PTR)과 전기적으로 연결되는 제1 내지 제3 주변 회로 배선들(31, 32, 33) 및 주변 콘택 플러그들(35)이 형성될 수 있다. 주변 트랜지스터들(PTR), 제1 내지 제3 주변 회로 배선들(31, 32, 33) 및 주변 콘택 플러그들(35)을 덮는 주변 회로 절연막(30)이 형성될 수 있다.
도 11을 참조하면, 주변 회로 절연막(30) 상에 제2 기판(100), 제1 절연 패턴들(101) 및 제2 절연 패턴(102)이 형성될 수 있다. 제2 기판(100), 제1 절연 패턴들(101) 및 제2 절연 패턴(102)은 주변 회로 절연막(30) 상에 반도체막을 형성하는 것, 주변 회로 절연막(30)의 상면이 노출될 때까지 반도체막을 패터닝하는 것, 주변 회로 절연막(30) 및 반도체막 상에 절연막을 형성하는 것 및 반도체막의 상면이 노출될 때까지 절연막을 평탄화하는 것을 통해 형성될 수 있다. 평탄화 공정에 의해 제1 및 제2 절연 패턴들(101, 102)의 상면들과 제2 기판(100)의 상면은 실질적으로 공면을 이룰 수 있다. 이하에서, 실질적으로 공면을 이루는 것은 평탄화 공정이 수행될 수 있음을 의미한다. 평탄화 공정은, 예를 들어, 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정 또는 에치 백(etch back) 공정을 통해 수행될 수 있다.
제2 기판(100), 제1 절연 패턴들(101) 및 제2 절연 패턴(102) 상에 하부 희생막(111) 및 하부 반도체막(113)이 형성될 수 있다. 하부 반도체막(113) 상에 교대로 적층된 층간 절연막들(120) 및 희생막들(130)을 포함하는 박막 구조체가 형성될 수 있다. 희생막들(130)은 층간 절연막들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 희생막들(130)은 층간 절연막들(120)과 다른 절연 물질로 형성될 수 있다. 일 예로, 희생막들(130)은 실리콘 질화물로 형성될 수 있고, 층간 절연막들(120)은 실리콘 산화물로 형성될 수 있다. 희생막들(130) 각각은 실질적으로 동일한 두께를 가질 수 있고, 층간 절연막들(120)은 일부 영역에서 두께가 달라질 수 있다.
도 12를 참조하면, 교대로 적층된 층간 절연막들(120) 및 희생막들(130)을 포함하는 박막 구조체에 대한 트리밍(trimming) 공정이 수행될 수 있다. 트리밍 공정은 셀 어레이 영역(CAR) 및 연장 영역(EXR)에서 박막 구조체의 상면의 일부를 덮는 마스크 패턴을 형성하는 것, 마스크 패턴을 통해 박막 구조체를 패터닝하는 것, 마스크 패턴의 면적을 축소시키는 것 및 축소된 면적을 갖는 마스크 패턴을 통해 박막 구조체를 패터닝하는 것을 포함할 수 있다. 마스크 패턴의 면적을 축소하고, 마스크 패턴을 통해 박막 구조체를 패터닝하는 것은 번갈아 반복될 수 있다.
트리밍 공정에 의해, 층간 절연막들(120) 각각의 적어도 일부가 외부로 노출될 수 있고, 연장 영역(EXR)에서 박막 구조체의 계단식 구조가 형성될 수 있다.
도 13을 참조하면, 희생막들(130) 각각의 다른 부분보다 두께가 큰 패드막(131)이 형성될 수 있다. 패드막(131)은 희생막들(130) 각각의 일부로, 희생막들(130) 각각의 단부에 형성될 수 있다. 패드막(131)은 계단식 구조에서 외부로 노출된 층간 절연막들(120)의 일부를 제거하는 것, 희생막들(130)과 동일한 물질을 추가로 증착하는 것 및 추가로 증착된 물질을 층간 절연막들(120) 상에만 잔류하도록 식각하는 것을 통해 형성될 수 있다.
이에 따라, 패드막(131)의 두께(131T)는 그에 연결되는 희생막들(130) 각각의 다른 부분의 두께(130T)보다 클 수 있다. 패드막(131)의 상면은 그에 연결되는 희생막들(130) 각각의 다른 부분의 상면보다 높은 레벨에 위치할 수 있다.
패드막(131), 하부 반도체막(113) 및 제2 절연 패턴(102)을 덮는 평탄 절연막(210)이 형성될 수 있다. 평탄 절연막(210)의 상면은 층간 절연막들(120) 중 최상부의 것의 상면과 실질적으로 공면을 이룰 수 있다. 평탄 절연막(210)은 희생막들(130)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다.
이후, 층간 절연막들(120) 중 최상부의 것 및 평탄 절연막(210)을 덮는 제1 상부 절연막(220)이 형성될 수 있다.
도 14를 참조하면, 셀 어레이 영역(CAR)에서 제1 상부 절연막(220), 교대로 적층된 층간 절연막들(120) 및 희생막들(130), 하부 반도체막(113), 하부 희생막(111) 및 제2 기판(100)의 적어도 일부를 관통하는 제1 수직 구조체들(VS1)이 형성될 수 있다. 도시되지 않았으나, 연장 영역(EXR)에서 제1 상부 절연막(220), 교대로 적층된 층간 절연막들(120) 및 희생막들(130), 하부 반도체막(113), 하부 희생막(111) 및 제2 기판(100)의 적어도 일부를 관통하는 제2 수직 구조체들(VS2)이 형성될 수 있다(도 19 참조). 제2 수직 구조체들(VS2)은 제1 수직 구조체들(VS1)과 동시에 형성될 수 있다. 이하에서, 제1 수직 구조체들(VS1)에 대해 설명하는 것은 제2 수직 구조체들(VS2)에 대해서도 실질적으로 동일하게 적용될 수 있다. 다만, 실시예들에 따라 제2 수직 구조체들(VS2)은 형성되지 않을 수 있다.
제1 수직 구조체들(VS1) 각각은 적층 구조체(ST)를 식각하여 고종횡비(high aspect ratio)의 홀을 형성하는 것, 홀의 측벽을 컨포멀하게 덮는 데이터 저장 패턴(DSP) 및 수직 반도체 패턴(VSP)을 형성하는 것, 수직 반도체 패턴(VSP)으로 둘러싸인 공간에 매립 절연 패턴(VI)을 형성하는 것 및 매립 절연 패턴(VI)과 데이터 저장 패턴(DSP)으로 둘러싸인 공간에 도전 패드(PAD)를 형성하는 것을 통해 형성될 수 있다. 제1 수직 구조체들(VS1)의 상면들은 제1 상부 절연막(220)의 상면과 실질적으로 공면을 이룰 수 있다.
도 15를 참조하면, 제1 상부 절연막(220) 및 제1 수직 구조체들(VS1) 상에 제2 상부 절연막(230)이 형성될 수 있다.
이후, 제1 및 제2 상부 절연막들(220, 230) 및 적층 구조체(ST)를 관통하는 제1 채널 홀(CH1)이 형성될 수 있다. 또한, 제1 및 제2 상부 절연막들(220, 230), 평탄 절연막(210) 및 적층 구조체(ST)를 관통하는 제2 채널 홀들(CH2)이 형성될 수 있다. 제2 채널 홀들(CH2)은 희생막들(130) 각각의 패드막(131)을 관통할 수 있다. 또한, 제1 및 제2 상부 절연막들(220, 230), 평탄 절연막(210) 및 제2 절연 패턴(102)을 관통하는 제3 채널 홀(CH3)이 형성될 수 있다. 제1 내지 제3 채널 홀들(CH1, CH2, CH3) 각각의 최상부 폭은 서로 실질적으로 동일할 수 있다. 예를 들어, 제1 내지 제3 채널 홀들(CH1, CH2, CH3) 각각의 최상부 폭은, 제2 수직 구조체들(VS2)이 형성되지 않는 경우에 제2 수직 구조체들(VS2)이 형성되는 경우보다 클 수 있다.
제1 및 제2 채널 홀들(CH1, CH2)에 의해 노출되는 희생막들(130)은 부분적으로 제거될 수 있다. 제2 채널 홀들(CH2)에 의해 노출되는 희생막들(130)이 부분적으로 제거되어 제1 리세스부(RC1) 및 제2 리세스부(RC2)가 형성될 수 있다. 제1 리세스부(RC1)는 희생막들(130) 각각의 패드막(131)이 제거된 공간으로 정의되고, 제2 리세스부(RC2)는 패드막(131)이 아닌 희생막들(130) 각각의 다른 부분이 제거된 공간으로 정의된다.
다른 부분보다 큰 두께를 갖는 희생막들(130) 각각의 패드막(131)은 다른 부분보다 빠른 속도로 제거될 수 있다. 즉, 제1 리세스부(RC1)의 폭(W1)은 제2 리세스부(RC2)의 폭(W2)보다 클 수 있다. 제1 및 제2 리세스부들(RC1, RC2)의 폭들(W1, W2)은 각각 희생막들(130)이 부분적으로 제거되기 이전의 제2 채널 홀들(CH2) 각각의 측벽으로부터 부분적으로 제거된 이후의 희생막들(130)까지 이르는 제1 방향(D1)으로의 거리로 정의된다.
도 16을 참조하면, 제1 리세스부(RC1) 내부에 추가 희생막(140)이 형성될 수 있다. 추가 희생막(140)은 제1 및 제2 리세스부들(RC1, RC2)을 채우는 추가 절연막을 형성하는 것 및 추가 절연막과 희생막들(130)의 일부를 제거하는 것을 통해 형성될 수 있다. 추가 절연막은 희생막들(130)과 동일한 절연 물질(일 예로, 실리콘 질화물)로 형성될 수 있다. 추가 절연막은 희생막들(130)보다 낮은 식각 속도(etch rate)를 갖는 절연 물질로 형성될 수 있다.
추가 희생막(140)은 제1 리세스부(RC1) 내부에만 잔류할 수 있고, 희생막들(130) 각각의 패드막(131)과 연결될 수 있다. 제2 리세스부(RC2)를 채우는 추가 절연막을 제거하는 과정에서, 제2 리세스부(RC2) 내부에 형성된 추가 절연막은 완전히 제거될 수 있고, 이에 더해 희생막들(130)의 일부가 제거될 수 있다. 추가 희생막(140)이 형성된 이후, 제1 리세스부(RC1)의 폭(W3)은 제2 리세스부(RC2)의 폭(W4)보다 작을 수 있다.
도 17을 참조하면, 제1 내지 제3 채널 홀들(CH1, CH2, CH3) 각각의 측벽을 컨포멀하게 덮는 제1 스페이서막(150) 및 제1 스페이서막(150)으로 둘러싸인 제1 내지 제3 채널 홀들(CH1, CH2, CH3) 각각의 내부 공간을 채우는 갭필 희생막(160)이 형성될 수 있다.
제1 스페이서막(150)은 제2 리세스부(RC2) 내부를 채울 수 있다. 제2 리세스부(RC2) 내부를 채우는 제1 스페이서막(150)의 돌출부(150p)는 층간 절연막들(120)과 연결될 수 있다.
제1 스페이서막(150)은 제1 리세스부(RC1) 내부를 컨포멀하게 덮으며, 추가 희생막(140)과 접촉할 수 있다. 갭필 희생막(160)의 돌출부(160p)는 제1 스페이서막(150)으로 둘러싸인 제1 리세스부(RC1)의 내부를 채울 수 있다. 일 예로, 제1 스페이서막(150)은 실리콘 산화물로 형성될 수 있고, 갭필 희생막(160)은 폴리 실리콘으로 형성될 수 있다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도이다. 도 19 내지 도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 18을 Ⅱ-Ⅱ' 선으로 자른 단면에 대응된다. 도 23은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도로, 도 18을 Ⅰ-Ⅰ' 선으로 자른 단면에 대응된다.
도 18 및 도 19를 참조하면, 제2 상부 절연막(230) 상에 제3 상부 절연막(240)이 형성될 수 있다.
이후, 계단식 구조를 관통하며 제1 방향(D1)으로 연장되는 제2 개구(OP2)가 형성될 수 있다. 제2 개구(OP2)를 통해 층간 절연막들(120) 및 희생막들(130)의 측벽들 및 제2 기판(100)의 상면의 일부가 노출될 수 있다.
도 10 내지 도 17을 참조하여 설명하지 않았으나, 제1 수직 구조체들(VS1)을 형성하기 직전 또는 직후에 제1 분리 패턴(SP1)이 형성될 수 있다. 제1 분리 패턴(SP1)은 제1 상부 절연막(220)과 층간 절연막들(120) 및 희생막들(130)의 일부를 관통하는 제1 개구(OP1)를 형성하는 것 및 제1 개구(OP1) 내부를 실리콘 산화물로 채우는 것을 통해 형성될 수 있다. 제1 분리 패턴(SP1)의 상면은 제1 상부 절연막(220)의 상면 및 제1 수직 구조체들(VS1)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 개구(OP1)의 깊이는 제2 개구(OP2)의 깊이보다 작을 수 있다. 제1 분리 패턴(SP1)은 셀 어레이 영역(CAR)으로부터 연장 영역(EXR)을 향해 제1 방향(D1)으로 연장될 수 있다.
도 19 및 도 20을 참조하면, 제2 개구(OP2)에 의해 노출되는 제1 내지 제3 상부 절연막들(220, 230, 240)의 측벽들, 층간 절연막들(120) 및 희생막들(130)의 측벽들을 컨포멀하게 덮는 제2 스페이서막(310)이 형성될 수 있다. 제2 스페이서막(310)은 하부 반도체막(113)의 측벽을 덮을 수 있으나, 하부 희생막(111)의 측벽을 덮지 않을 수 있다. 제2 스페이서막(310)은 제2 개구(OP2) 내부를 컨포멀하게 덮는 스페이서 물질을 형성하는 것 및 제2 개구(OP2)의 저면에 형성된 일부분을 제거하는 것을 통해 형성될 수 있다. 제2 스페이서막(310)은, 예를 들어, 불순물이 도핑되지 않은 비정질 실리콘 혹은 불순물이 도핑되지 않은 폴리 실리콘으로 형성될 수 있다.
이후, 제2 스페이서막(310)으로 덮이지 않은 하부 희생막(111)이 제거될 수 있다. 하부 희생막(111)을 제거하는 것은, 예를 들어, 불산(HF) 및/또는 인산(H3PO4) 용액을 사용하는 습식 식각 공정을 통해 수행될 수 있다. 하부 희생막(111)이 제거됨으로써 제2 개구(OP2)는 하부로 확장될 수 있다. 하부 희생막(111)을 제거하는 과정에서, 제2 스페이서막(310)은 층간 절연막들(120) 및 희생막들(130)이 제거되는 것을 방지할 수 있다.
하부 희생막(111)이 제거된 공간은 제1 갭 영역(GR1)으로 정의된다. 제1 갭 영역(GR1)은 제2 기판(100)의 상면 및 하부 반도체막(113)의 하면을 노출시킬 수 있다. 제1 갭 영역(GR1)은 제1 수직 구조체들(VS1) 각각의 수직 반도체 패턴(VSP)의 측벽까지 연장될 수 있다. 즉, 하부 희생막(111)을 제거하는 과정에서, 제1 수직 구조체들(VS1) 각각의 데이터 저장 패턴(DSP)의 일부가 함께 제거될 수 있고, 수직 반도체 패턴(VSP)의 측벽이 노출될 수 있다.
도 20 및 도 21을 참조하면, 제1 갭 영역(GR1) 내부를 채우는 제1 소스 도전 패턴(SCP1)이 형성될 수 있다. 제1 소스 도전 패턴(SCP1)은, 예를 들어, 불순물이 도핑된 반도체 물질로 형성될 수 있다. 도시되지 않았으나, 제1 소스 도전 패턴(SCP1)의 내부에는 에어 갭이 형성될 수도 있다.
하부 반도체막(113)은 제2 소스 도전 패턴(SCP2)으로 지칭될 수 있고, 결과적으로 제1 및 제2 소스 도전 패턴들(SCP1, SCP2)을 포함하는 소스 구조체(SC)가 형성될 수 있다. 소스 구조체(SC)가 형성된 이후, 제2 스페이서막(310)은 제거될 수 있다.
이후, 제2 개구(OP2)에 의해 노출된 희생막들(130)이 제거될 수 있다. 희생막들(130)을 제거하는 것은 제거하는 것은, 예를 들어, 불산(HF) 및/또는 인산(H3PO4) 용액을 사용하는 습식 식각 공정을 통해 수행될 수 있다.
도 17을 다시 참조하면, 희생막들(130)이 제거될 때, 이와 동일한 절연 물질을 포함하는 추가 희생막(140)이 함께 제거될 수 있다. 다만, 희생막들(130)과 다른 절연 물질을 포함하는 제1 스페이서막(150)은 제거되지 않을 수 있다. 희생막들(130)을 제거하는 과정에서 층간 절연막들(120)과 연결되는 제1 스페이서막(150)이 함께 제거되지 않으므로, 층간 절연막들(120)의 무너짐 현상이 방지 또는 최소화될 수 있고, 이로 인해 3차원 반도체 메모리 장치의 안정성 및 전기적 특성이 개선될 수 있다.
희생막들(130)이 제거된 공간은 제2 갭 영역들(GR2)로 정의된다. 제2 갭 영역들(GR2)에 의해 층간 절연막들(120) 각각의 상면 및/또는 하면, 제1 수직 구조체들(VS1) 각각의 데이터 저장 패턴(DSP)의 측벽의 일부가 노출될 수 있다.
도 21 내지 도 23을 참조하면, 제2 갭 영역들(GR2)에 의해 노출된 층간 절연막들(120) 각각의 상면 및/또는 하면, 제1 스페이서막(150)의 측벽 및 제1 수직 구조체들(VS1) 각각의 데이터 저장 패턴(DSP)의 측벽의 일부를 덮는 배리어막(330)이 형성될 수 있다. 배리어막(330)은 제2 개구(OP2)에 의해 노출되는 제2 기판(100)의 상면의 일부, 제1 및 제2 소스 도전 패턴들(SCP1, SCP2)의 측벽들, 층간 절연막들(120)의 측벽들 및 제1 내지 제3 상부 절연막들(220, 230, 240)의 측벽들 상에도 형성될 수 있다. 배리어막(330)은, 예를 들어, 금속 산화물(일 예로, 알루미늄 산화물(AlOx))로 형성될 수 있다.
배리어막(330)으로 둘러싸인 제2 갭 영역들(GR2)의 내부 공간들을 채우는 게이트 전극들(EL)이 형성될 수 있다. 평탄 절연막(210)과 인접하는 제2 갭 영역들(GR2)의 내부 공간에는 게이트 전극들(EL) 각각의 패드부(ELp)가 형성될 수 있다.
이후, 배리어막(330) 및 게이트 전극들(EL)로 둘러싸인 제2 개구(OP2)의 내부 공간을 채우는 제2 분리 패턴(SP2)이 형성될 수 있다. 제2 분리 패턴(SP2)은, 예를 들어, 실리콘 산화물로 형성될 수 있다. 제2 분리 패턴(SP2)의 상면은 제3 상부 절연막(240)의 상면과 실질적으로 공면을 이룰 수 있다.
도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도이다. 도 25 내지 도 27은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 24를 Ⅰ-Ⅰ' 선으로 자른 단면에 대응된다.
도 24 및 도 25를 참조하면, 제2 분리 패턴(SP2)에 인접하는 제4 콘택(C4)이 형성될 수 있다. 제4 콘택(C4)은 제2 분리 패턴(SP2)과 제1 방향(D1)으로 서로 이격될 수 있다. 제4 콘택(C4)은 제1 내지 제3 상부 절연막들(220, 230, 240), 평탄 절연막(210) 및 소스 구조체(SC)를 관통하는 홀을 형성하는 것, 홀의 측벽을 컨포멀하게 덮는 콘택 절연막(C4IL)을 형성하는 것 및 콘택 절연막(C4IL)으로 둘러싸인 홀 내부의 공간을 도전 물질로 채우는 것을 통해 형성될 수 있다. 제4 콘택(C4)의 상면은 제3 상부 절연막(240)의 상면과 실질적으로 공면을 이룰 수 있다.
도 25 및 도 26을 참조하면, 제3 상부 절연막(240) 상에 제4 상부 절연막(250)이 형성될 수 있다.
이후, 제1 내지 제3 채널 홀들(CH1, CH2, CH3)이 다시 형성될 수 있다. 제1 내지 제3 채널 홀들(CH1, CH2, CH3)은 제3 및 제4 상부 절연막들(240, 250)을 관통하는 개구들을 형성하는 것 및 개구들에 의해 노출된 갭필 희생막(160)을 제거하는 것을 통해 형성될 수 있다. 갭필 희생막(160)을 제거하는 것은, 예를 들어, 불산(HF) 및/또는 인산(H3PO4) 용액을 사용하는 습식 식각 공정을 통해 수행될 수 있다. 제1 리세스부(RC1) 내부의 갭필 희생막(160)의 돌출부(160p)도 완전히 제거될 수 있다.
도 26 및 도 27을 참조하면, 제1 내지 제3 채널 홀들(CH1, CH2, CH3)에 의해 노출되는 제1 스페이서막(150)의 일부분이 제거될 수 있다. 제1 스페이서막(150)의 일부분이 제거됨으로써, 층간 절연막들(120)의 측벽들은 제1 및 제2 채널 홀들(CH1, CH2)에 의해 노출될 수 있다. 층간 절연막들(120) 사이에 형성된 제1 스페이서막(150)의 돌출부(150p)는 완전히 제거되지 않을 수 있고, 이에 따라 제3 절연 패턴들(350)이 형성될 수 있다. 제3 절연 패턴들(350)은 제거되지 않고 잔류하는 제1 스페이서막(150)의 다른 일부분일 수 있다. 또한, 평탄 절연막(210)을 덮는 제1 스페이서막(150)은 완전히 제거될 수 있고, 예를 들어, 제3 채널 홀(CH3) 내부에는 제1 스페이서막(150)이 잔류하지 않을 수 있다.
제1 리세스부(RC1) 내부의 제1 스페이서막(150)은 완전히 제거될 수 있고, 추가적으로 제1 리세스부(RC1)에 의해 노출되는 배리어막(330)의 일부가 제거될 수 있다. 결과적으로, 제2 채널 홀들(CH2)에 의해 게이트 전극들(EL) 각각의 패드부(ELp)의 측벽이 노출될 수 있다.
다시 도 5 및 도 6을 참조하면, 제1 내지 제3 채널 홀들(CH1, CH2, CH3)을 채우는 제1 내지 제3 콘택들(C1, C2, C3)이 형성될 수 있다. 제1 내지 제3 콘택들(C1, C2, C3)은 도전 물질로 형성될 수 있다. 제1 내지 제3 콘택들(C1, C2, C3)의 상면들은 제4 상부 절연막(250)의 상면과 실질적으로 공면을 이룰 수 있다.
제4 상부 절연막(250) 상에 비트 라인 콘택 플러그들(BCP) 및 제1 내지 제4 콘택 플러그들(CP1, CP2, CP3, CP4)이 형성될 수 있다. 비트 라인 콘택 플러그들(BCP) 및 제1 내지 제4 콘택 플러그들(CP1, CP2, CP3, CP4) 각각의 상에 비트 라인들(BL) 및 제1 내지 제4 도전 라인들(CL1, CL2, CL3, CL4)이 형성될 수 있다. 제4 상부 절연막(250)의 상면 상에 제5 상부 절연막(260)이 형성될 수 있다. 제5 상부 절연막(260)은 비트 라인들(BL) 및 제1 내지 제4 도전 라인들(CL1, CL2, CL3, CL4)을 덮을 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 셀 어레이 영역 및 연장 영역을 포함하는 기판;
    상기 기판 상의 주변 트랜지스터들을 포함하는 주변 회로 구조체;
    상기 주변 회로 구조체 상에 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체;
    상기 연장 영역에서 상기 적층 구조체를 관통하며, 상기 주변 트랜지스터들과 전기적으로 연결되는 콘택들로서, 상기 콘택들 각각은 상기 게이트 전극들 중 어느 하나의 측벽과 접촉하는 돌출부 및 상기 적층 구조체를 관통하는 수직부를 포함하는 것; 및
    상기 수직부와 상기 게이트 전극들의 측벽들 사이의 절연 패턴들을 포함하되,
    상기 절연 패턴들 각각의 상면 및 하면은 상기 층간 절연막들과 연결되는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 돌출부의 폭은 상기 절연 패턴들 각각의 폭보다 작은 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 게이트 전극들 각각은 다른 부분보다 두께가 큰 패드부를 포함하는 3차원 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 콘택들 각각은 상기 패드부를 관통하고,
    상기 콘택들 각각의 상기 돌출부는 상기 패드부의 측벽과 접촉하는 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 게이트 전극들 각각의 상면 및 하면을 컨포멀하게 덮는 배리어막을 더 포함하되,
    상기 배리어막은 상기 절연 패턴들 각각의 측벽을 따라 연장되는 3차원 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 절연 패턴들은 상기 배리어막을 사이에 두고 상기 게이트 전극들과 이격되는 3차원 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 절연 패턴들 각각은 상기 배리어막의 측벽을 완전히 덮는 3차원 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 콘택들 각각의 수직 방향으로의 높이는 서로 동일한 3차원 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 절연 패턴들 각각은 한 종류의 산화물을 포함하는 단일막 구조를 갖는 3차원 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 주변 회로 구조체는 상기 주변 트랜지스터들과 전기적으로 연결되는 주변 회로 배선들 및 주변 콘택 플러그들을 더 포함하되,
    상기 콘택들은 상기 주변 회로 배선들 중 최상부의 것들과 접촉하는 3차원 반도체 메모리 장치.
KR1020210001083A 2021-01-05 2021-01-05 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템 KR20220099039A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210001083A KR20220099039A (ko) 2021-01-05 2021-01-05 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템
US17/537,744 US20220216151A1 (en) 2021-01-05 2021-11-30 Three-dimensional semiconductor memory devices, methods of fabricating the same, and electronic systems including the same
CN202111573930.2A CN114725114A (zh) 2021-01-05 2021-12-21 三维半导体存储器件和包括其的电子系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210001083A KR20220099039A (ko) 2021-01-05 2021-01-05 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템

Publications (1)

Publication Number Publication Date
KR20220099039A true KR20220099039A (ko) 2022-07-12

Family

ID=82218831

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210001083A KR20220099039A (ko) 2021-01-05 2021-01-05 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템

Country Status (3)

Country Link
US (1) US20220216151A1 (ko)
KR (1) KR20220099039A (ko)
CN (1) CN114725114A (ko)

Also Published As

Publication number Publication date
US20220216151A1 (en) 2022-07-07
CN114725114A (zh) 2022-07-08

Similar Documents

Publication Publication Date Title
KR20220140917A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20220138906A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20230164431A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20230014928A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
CN115802747A (zh) 半导体器件和包括其的电子系统
KR20230083767A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20230006990A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20220048747A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20210066763A (ko) 반도체 메모리 장치 및 이의 제조 방법
KR20210025031A (ko) 3차원 반도체 메모리 장치 및 이의 제조 방법
KR20220099039A (ko) 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템
KR20220143791A (ko) 3차원 반도체 메모리 장치
EP4262334A1 (en) Semiconductor devices and data storage systems including the same
US20230058328A1 (en) Three-dimensional semiconductor memory device and electronic system including the same
KR20220158147A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20230060837A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20230039859A (ko) 3차원 반도체 메모리 장치, 이를 포함하는 전자 시스템, 및 3차원 반도체 메모리 장치의 제조 방법
KR20240016714A (ko) 3차원 반도체 메모리 장치, 이를 포함하는 전자 시스템
KR20240045622A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20230037080A (ko) 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템
KR20230016022A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20240001553A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20220047934A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20220151437A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20230142960A (ko) 3차원 반도체 메모리 장치, 이를 포함하는 전자 시스템

Legal Events

Date Code Title Description
A201 Request for examination