KR20210066763A - 반도체 메모리 장치 및 이의 제조 방법 - Google Patents
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Abstract
반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 기판 상에, 교대로 적층된 복수의 절연층 및 복수의 게이트층을 각각 포함하는 상부 및 하부 적층 구조체, 상부 및 하부 적층 구조체를 관통하는 채널 홀의 프로파일을 따라 순차적으로 형성된 배리어층, 전하 저장층, 터널 절연층 및 채널층을 포함하는 수직 구조체를 포함하되, 채널 홀은 하부 적층 구조체 상에 배치되고 적어도 하나의 게이트층을 관통하는 제1 영역 및 제1 영역 상의 제2 영역을 포함하고, 제1 영역의 측벽의 기울기는 제2 영역의 측벽의 기울기보다 크다.
Description
본 발명은 반도체 메모리 장치 및 이의 제조 방법에 관한 것으로, 좀 더 구체적으로, 수직 채널 구조체를 포함하고, 전기적 특성이 향상된 3차원 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다.
하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
한편, 3차원 반도체 메모리 장치의 높이가 증가함에 따라, 적층된 메모리 셀들의 특성이 불균일해지는 문제점이 존재한다.
본 발명이 해결하려는 과제는, 적층된 메모리 셀들의 특성을 보다 균일하게 조절 가능한 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, 적층된 메모리 셀들의 특성을 보다 균일하게 조절 가능한 반도체 메모리 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 일 태양(aspect)은 기판 상에, 교대로 적층된 복수의 절연층 및 복수의 게이트층을 각각 포함하는 상부 및 하부 적층 구조체, 상부 및 하부 적층 구조체를 관통하는 채널 홀의 프로파일을 따라 순차적으로 형성된 배리어층, 전하 저장층, 터널 절연층 및 채널층을 포함하는 수직 구조체를 포함하되, 채널 홀은 하부 적층 구조체 상에 배치되고 적어도 하나의 게이트층을 관통하는 제1 영역 및 제1 영역 상의 제2 영역을 포함하고, 제1 영역의 측벽의 기울기는 제2 영역의 측벽의 기울기보다 크다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 제조 방법은, 기판 상에, 교대로 적층된 제1 전극간 절연층과 제1 게이트층을 가지는 제1 적층 구조체를 형성하고, 제1 적층 구조체를 관통하는 제1 채널 홀을 형성하고, 제1 적층 구조체 상에 교대로 적층된 제2 전극간 절연층과 제2 게이트층을 가지는 제2 적층 구조체를 형성하고, 제2 적층 구조체를 관통하는 제2 채널 홀을 형성하고, 제2 채널 홀의 상부 영역 및 하부 영역 상에 서로 다른 두께를 가지도록 산화물층을 형성하고, 산화물층을 등방성 식각하여, 제2 채널 홀의 하부 영역의 폭이 확장되도록 형성한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 2는 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 도면이다.
도 3은 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면으로, 도 2의 E1 영역을 확대한 도면이다.
도 4는 본 발명의 다른 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면으로, 도 2의 E1 영역을 확대한 도면에 대응되는 도면이다.
도 5 내지 도 17은 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 중간 단계 도면들이다.
도 18 내지 도 21은 본 발명의 다른 몇몇 실시예들에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 중간 단계 도면들이다.
도 22는 본 발명의 또다른 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 도면이다.
도 23은 본 발명의 또다른 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 도면이다.
도 24는 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 반도체 메모리 시스템의 예시적인 블록도이다.
도 25는 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 반도체 메모리 시스템의 예시적인 사시도이다.
도 26은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 도 25의 반도체 메모리 패키지를 I-I'를 따라 절단한 예시적인 단면도이다.
도 27은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 도 25의 반도체 메모리 패키지를 II-II'를 따라 절단한 예시적인 단면도이다.
도 2는 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 도면이다.
도 3은 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면으로, 도 2의 E1 영역을 확대한 도면이다.
도 4는 본 발명의 다른 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면으로, 도 2의 E1 영역을 확대한 도면에 대응되는 도면이다.
도 5 내지 도 17은 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 중간 단계 도면들이다.
도 18 내지 도 21은 본 발명의 다른 몇몇 실시예들에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 중간 단계 도면들이다.
도 22는 본 발명의 또다른 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 도면이다.
도 23은 본 발명의 또다른 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 도면이다.
도 24는 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 반도체 메모리 시스템의 예시적인 블록도이다.
도 25는 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 반도체 메모리 시스템의 예시적인 사시도이다.
도 26은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 도 25의 반도체 메모리 패키지를 I-I'를 따라 절단한 예시적인 단면도이다.
도 27은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 도 25의 반도체 메모리 패키지를 II-II'를 따라 절단한 예시적인 단면도이다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 1을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치의 메모리 셀 어레이는 공통 소오스 라인(CSL), 복수의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2) 각각에 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
예를 들어, 각각의 셀 스트링들(CSTR)은 스트링 선택 트랜지스터(SST), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 비트 라인(BL0-BL2)과 직렬로 연결된 스트링 선택 트랜지스터(SST)을 포함할 수 있다. 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 각각의 셀 스트링들(CSTR)은 스트링 선택 트랜지스터(SST)와 메모리 셀(MCT) 사이에 연결된 더미 셀(DMCT)을 더 포함할 수 있다.
도면에는 도시하지 않았으나, 더미 셀(DMCT)은 접지 선택 트랜지스터(GST)와 메모리 셀(MCT) 사이에도 연결될 수 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는 직렬 연결된 복수 개의 모오스(MOS) 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 복수의 스트링 선택 트랜지스터를 포함할 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)는 비트 라인(BL0-BL2)과 스트링 선택 트랜지스터(SST) 사이에 배치되는 소거 제어 트랜지스터를 더 포함할 수 있다. 소거 제어 트랜지스터는 스트링 선택 트랜지스터(SST)와 직렬로 연결될 수 있다.
몇몇 실시예들에 따르면, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어될 수 있으며, 더미 셀들(DMCT)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성될 수 있다. 그리고, 공통 소오스 라인들(CSL)과 비트 라인들(BL0-BL2) 사이에는 복수 개의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL)은 예를 들어, 워드 라인들 (WL0-WLn, DWL)과 같은 방향으로 연장될 수 있다. 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인(SSL)은 전기적으로 서로 분리될 수 있다.
도면에 도시되지 않았지만, 셀 스트링(CSTR)이 소거 제어 트랜지스터를 포함할 경우, 소거 제어 트랜지스터들은 공통의 소거 제어 라인에 의해 제어될 수 있다. 소거 제어 트랜지스터들은 메모리 셀 어레이의 소거 동작시 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시킨다. 즉, 소거 제어 트랜지스터들은 GIDL 트랜지스터일 수 있다.
도 2는 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 도면이다. 도 3은 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면으로, 도 2의 E1 영역을 확대한 도면이다. 도 4는 본 발명의 다른 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면으로, 도 2의 E1 영역을 확대한 도면에 대응되는 도면이다. 도 16은 본 발명의 다른 몇몇 실시예들에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 도면으로, 도 2의 E2 영역을 확대한 도면에 대응되는 도면이다. 도 17은 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 도면으로, 도 2의 E2 영역을 확대한 도면에 대응되는 도면이다.
도 2 내지 도 4 및 도 16 내지 도 17을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치는 제1 기판(100), 적층 구조체(200) 및 수직 구조체(300)를 포함할 수 있다.
제1 기판(100)은 실리콘 기판, 실리콘게르마늄 기판, 게르마늄 기판, SGOI(silicon germanium on insulator), SOI(silicon-on-insulator), GOI(Germanium-On-Insulator) 중 하나를 포함할 수 있다. 또는, 제1 기판(100)은 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨 등과 같은 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도전막(150)은 제1 기판(100) 상에 배치될 수 있다. 도전막(150)은 공통 소오스 플레이트일 수 있다. 즉, 도전막(150)은 도 1의 공통 소오스 라인(CSL)의 역할을 할 수 있다.
도전막(150)은 도전성의 반도체막, 금속 실리사이드막 및 금속막 중 적어도 하나를 포함할 수 있다. 도전막(150)이 도전성의 반도체막을 포함할 경우, 도전막(150)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 도전막(150)은 단결정, 비정질 및 다결정 중에서 선택된 적어도 하나를 포함하는 결정 구조를 가질 수 있다. 도전막(150)은 반도체막에 포함된 p형 불순물, n형 불순물 및 탄소 중 적어도 하나를 포함할 수 있다.
적층 구조체(200)는 도전막(150) 상에 배치될 수 있다. 적층 구조체(200)는 제3 방향(D3)으로 적층된 복수의 도전성 라인들(GSL, WL0 - WLn, DWL, SSL)과 복수의 전극간 절연층(211, 212)을 포함할 수 있다. 적층 구조체(200)는 하부 적층 구조체(ST_1) 및 하부 적층 구조체(ST_1) 상의 상부 적층 구조체(ST_2)를 포함한다. 하부 적층 구조체(ST_1)는 교대로 적층된 복수의 하부 전극간 절연층(211) 및 복수의 하부 게이트층(WL0 - WLk)을 포함하고, 상부 적층 구조체(ST_2)는 교대로 적층된 복수의 상부 전극간 절연층(212) 및 복수의 상부 게이트층(WLk+1 - WLn)을 포함한다. 전극간 절연층(211, 212)은 제3 방향(D3)으로 이격된 도전성 라인들(GSL, WL0 - WLn, DWL, SSL) 사이에 배치된다. 전극간 절연층(211, 212)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
복수의 도전성 라인들(GSL, WL0 - WLn, DWL, SSL)은 접지 선택 라인(GSL)과, 복수의 워드 라인들(WL0 - WLn)과, 스트링 선택 라인(SSL)을 포함할 수 있다. 접지 선택 라인(GSL), 복수의 워드 라인들(WL0 - WLn), 더미 워드 라인(DWL), 스트링 선택 라인(SSL)은 제1 기판(100) 상에 순차적으로 적층될 수 있다. 복수의 워드 라인(WL0 - WLn)들은 하부 게이트층(WL0 - WLk) 및 상부 게이트층(WLk+1 - WLn)에 해당할 수 있다.
도 16에서, 적층 구조체(200)가 12개의 워드 라인(WL0 - WLn)을 포함하는 것으로 도시하였지만, 이는 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 또한, 도 1의 셀 스트링(CSTR)이 더미 셀(DMCT)을 포함하지 않을 경우, 적층 구조체(200)의 최상부에 배치된 도전성 라인은 워드 라인(WLn)일 수 있음은 물론이다.
하부 적층 구조체(ST_1)는 접지 선택 라인(GSL)과 일부의 워드 라인들(WL0 - WLk)을 포함할 수 있다. 상부 적층 구조체(ST_2)는 나머지 워드 라인들(WLk+1 - WLn)과, 스트링 선택 라인(SSL)을 포함할 수 있다. 여기에서, n은 k보다 큰 자연수이다.
도전성 라인들(GSL, WL0 - WLn, SSL)은 예를 들어, 도전성 물질을 포함할 수 있다. 도전성 라인들(GSL, WL0 - WLn, SSL)은 예를 들어, 금속성 물질을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 도전성 라인들(GSL, WL0 - WLn, SSL)은 각각 동일한 물질을 포함할 수 있고, 동일한 도전막 적층 구조를 가질 수 있다. 도전성 라인들(GSL, WL0 - WLn, SSL)은 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
도전성 라인들(GSL, WL0 - WLn, SSL)은 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속을 포함할 수 있지만, 금속의 종류는 이에 제한되지 않는다. 도 3에서, 도전성 라인들(GSL, WL0 - WLn, SSL)은 단일막으로 형성되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 도전성 라인들(GSL, WL0 - WLn, SSL)은 배리어 도전막을 더 포함할 수 있다. 배리어 도전막은 금속, 금속 질화물, 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다. 예를 들어, 2차원 물질은 금속성 물질 및/또는 반도체성 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)를 포함할 수 있다.
수직 구조체(300)는 제3 방향(D3)으로 연장된다. 수직 구조체(300)는 적층 구조체(200)를 관통할 수 있다.
비트 라인 패드(BL_PAD)는 수직 구조체(300) 상에 배치된다. 비트 라인 패드(BL_PAD)는 도전성 물질을 포함할 수 있다. 예를 들어, 비트 라인 패드(BL_PAD)는 n형 불순물이 도핑된 반도체 물질을 포함할 수 있다.
수직 구조체(300)는 정보 저장막(310)과 채널층(320)을 포함할 수 있다. 구체적으로, 수직 구조체(300)는 적층 구조체(200)를 관통하는 채널 홀(CHH)의 프로파일을 따라 순차적으로 제1 방향(D1)을 따라 형성된 배리어층(310), 전하 저장층(320), 터널 절연층(330) 및 채널층(320)을 포함한다.
정보 저장막(310)은 채널층(320)과 워드 라인(WL0 - WLn)들 사이에 개재될 수 있다. 예를 들어, 정보 저장막(310)은 채널층(320)의 측면을 따라 연장될 수 있다.
몇몇 실시예에서, 정보 저장막(310)은 다중막으로 형성될 수 있다. 예를 들어, 정보 저장막(310)은 채널 홀(CHH)의 프로파일을 따라 적층되는 배리어층(311), 전하 저장층(312) 및 터널 절연층(313)을 포함할 수 있다. 배리어층(311)은 제1 기판(100) 상에 배치될 수 있다. 전하 저장층(312)은 배리어층(311)의 내측벽 상에 배치될 수 있다. 터널 절연층(313)은 전하 저장층(312)의 내측벽 상에 배치될 수 있다.
터널 절연층(313)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2)을 포함할 수 있다. 전하 저장층(312)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 배리어층(311)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질을 포함할 수 있다.
채널층(320)은 코어 패턴(321) 및 코어 패턴(321) 상의 채널 패턴(322)을 포함한다. 채널 패턴(322)은 제3 방향(D3)으로 연장될 수 있다. 채널 패턴(322)은 컵(cup) 형상인 것으로 도시되었으나, 이는 예시적인 것일 뿐이며, 채널 패턴(322)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다.
채널 패턴(322)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 채널 패턴(322)은 다결정 반도체 물질을 포함할 수 있다. 예를 들어, 채널 패턴(322)은 폴리 실리콘을 포함할 수 있다.
코어 패턴(321)은 채널 패턴(322)에 의해 정의된 공간을 채울 수 있다. 채널 패턴(322)은 코어 패턴(321)의 측벽을 따라 연장될 수 있다. 코어 패턴(321)은 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
채널 패턴(322)은 공통 소스 라인의 역할을 하는 도전막(150)과 전기적으로 연결될 수 있다. 채널 패턴(322)은 비트 라인 패드(BL_PAD)와 접촉할 수 있다.
도 3을 참조하면, 채널 패턴(322)은 도전막(150)을 관통하여 제1 기판(100) 내에 매립될 수 있다. 도전막(150)은 수직 구조체(300)의 일부를 관통하여 채널 패턴(322)의 측면과 접속될 수 있다.
수직 구조체(300)는 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트 라인 컨택일 수 있고, 제2 메탈층(360c)은 비트 라인일 수 있다. 몇몇 실시예에서, 비트 라인(360c)은 제1 기판(100)의 상면에 평행한 일 방향(예를 들어, 제2 방향(D2)을 따라 연장될 수 있다.
도 4에 도시된 것처럼, 몇몇 실시예에서, 도전막(150)의 적어도 일부는 제1 기판(100) 내에 매립될 수 있다. 도전막(150)은 예를 들어 제1 기판(100)으로부터 선택적 에피 성장(SEG; Selective Epitaxial Growth) 공정에 의해 형성될 수 있다.
본 발명의 몇몇 실시예에서, 채널 홀(CHH)은 하부 적층 구조체(ST_1)를 관통하는 하부 채널 홀(CHH_1) 및 상부 적층 구조체(ST_2)를 관통하는 상부 채널 홀(CHH_2)을 포함한다.
후술하는 바와 같이, 상부 채널 홀(CHH_2)은 하부 적층 구조체(ST_1) 상에 배치되고 적어도 하나의 상부 게이트층(WLk+1 - WLn)을 관통하는 제1 영역(A1) 및 제1 영역(A1) 상의 제2 영역(A2)을 포함한다. 본 발명의 몇몇 실시예에서, 제1 영역(A1)은 상부 채널 홀(CHH_2)의 상부 영역, 제2 영역(A2)은 상부 채널 홀(CHH_2)의 하부 영역을 각각 의미할 수 있다.
후술하는 바와 같이, 제1 영역(A1)의 측벽(A1_S)의 기울기(θ1)는 제2 영역(A2)의 측벽(A2_S)의 기울기(θ2)보다 크다. 또한, 제1 영역(A1)의 측벽(A1_S)의 기울기(θ1)는 하부 채널 홀(CHH_1)의 측벽의 기울기(θ3)보다 크다. 또한, 제1 영역(A1)의 최하부의 폭(W1)이 하부 채널 홀(CHH_1)의 최상부의 폭(W2)의 70% 이상 100% 이하일 수 있다.
종래, 상부 적층 구조체의 폭이 하부로 갈수록 좁아짐에 따라 적층된 메모리 셀들의 특성이 불균일해지는 문제점이 존재하였다. 예로서, 수직 구조체를 형성하기 위한 과정에 있어서 상부 적층 구조체와 하부 적층 구조체 간에 증착되는 가스의 유동성의 차이가 발생하였다. 본 발명의 몇몇 실시예에서는, 상부 채널 홀의 상부 영역과 하부 영역에 스텝 커버리지(step coverage)가 상이한 산화물층을 개재시키고 산화물층을 등방성 식각함에 따라, 상부 채널 홀의 하부 영역과 하부 채널 홀의 상부 영역 간의 폭의 차이를 종래보다 감소시킬 수 있다. 결과, 적층된 메모리 셀들의 특성을 균일하게 조절할 수 있다.
도 17을 참조하면, 상부 적층 구조체(ST_2)에 상부 전극간 절연층(212)이 배치될 수 있다. 상부 전극간 절연층(212) 내에, 비트 라인 패드(BL_PAD)가 배치될 수 있다.
비트 라인(BL)은 상부 적층 구조체(ST_2)의 상부에 배치될 수 있다. 비트 라인(BL)은 제1 방향(D1)으로 길게 연장될 수 있다. 비트 라인(BL)은 채널 패턴(322) 중 적어도 하나와 전기적으로 연결될 수 있다.
도 5 내지 도 17은 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 중간 단계 도면들이다. 참고적으로, 도 5 내지 도 17은 도 2의 E2 영역을 설명하기 위한 확대도와 관련된다. 상술한 실시예와 중복되는 설명은 간략히 하거나 생략할 수 있다.
도 5를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치의 제조 방법에서, 희생막(151), 복수의 하부 전극간 절연층(211) 및 복수의 하부 희생층(SL0 - SLk)이 희생막(151) 상에 배치될 수 있다. 교대로 적층된 복수의 하부 전극간 절연층(211) 및 복수의 하부 희생층(SL0 - SLk)은 프리 하부 적층 구조체(PST_1)를 구성할 수 있다.
그 후 프리 하부 적층 구조체(PST_1)를 관통하는 하부 채널 홀(CHH_1)이 형성될 수 있다.
도 6을 참조하면, 희생층(410a)이 형성될 수 있다. 희생층(410a)은 하부 채널 홀(CHH_1)의 내부를 채울 수 있다. 희생층(410a)은 하부 채널 홀(CHH_1)의 프로파일을 따라 형성된 제1 희생층(411a) 및 제1 희생층(411a) 상에 형성되어 하부 채널 홀(CHH_1)의 내부를 채우는 제2 희생층(412a)을 포함한다. 예로서, 제1 희생층(411a)은 질화물을 포함할 수 있고, 제2 희생층(412a)은 폴리 실리콘을 포함할 수 있으나, 이에 제한되지 않는다.
도 7을 참조하면, 복수의 상부 전극간 절연층(212) 및 복수의 상부 희생층(SLk+1 - SLn)이 형성될 수 있다. 복수의 상부 전극간 절연층(212) 및 복수의 상부 희생층(SLk+1 - SLn)이 프리 하부 적층 구조체(PST_1) 상에 배치될 수 있다.
교대로 적층된 복수의 상부 전극간 절연층(212) 및 복수의 상부 희생층(SLk+1 - SLn)은 프리 상부 적층 구조체(PST_2)를 구성할 수 있다.
도 8을 참조하면, 프리 상부 채널 홀(PCHH_2)이 프리 상부 적층 구조체(PST_2) 및 프리 하부 적층 구조체(PST_1)의 일부를 관통하여 형성된다. 이에 따라 프리 하부 적층 구조체(PST_1)의 상부에 형성된 제2 희생층(412a)이 일부 제거될 수 있다.
도 9를 참조하면, 프리 상부 채널 홀(PCHH_2)의 상부 영역 및 하부 영역 상에 서로 다른 두께를 가지도록 산화물층(250)을 형성한다. 즉, 프리 상부 채널 홀(PCHH_2)의 상부 영역과 하부 영역에 스텝 커버리지(step coverage)가 상이한 산화물층(250)을 개재시킬 수 있다.
본 발명의 몇몇 실시예에서, 산화물층(250)의 두께란, 게이트층(WLo - WLn)이 연장되는 제1 방향(D1)을 기준으로 산화물층(250)이 증착되는 양을 의미할 수 있다. 예로서, 프리 상부 채널 홀(PCHH_2)의 상부 영역 및 하부 영역 상에 형성된 산화물층(250)의 최대 두께에 대한 최소 두께의 비율은 30% 이상 95% 이하일 수 있다.
산화물층(250)은 실리콘 산화물(SiOx), 하프늄 산화물(HfOx) 또는 알루미늄 산화물(AlOx) 등을 포함할 수 있으나, 이에 제한되지 않는다.
산화물층(250)의 실리콘(Si) 공급원으로는 Hexadichlorosilane(HCD), Bis(t-butylamino)silane(BTBAS), Dislane(DS), Monosilane(MS), Trichlorosilane(TCS) 등이 사용될 수 있으나, 이에 제한되지 않는다.
산화물층(250)의 산화가스(oxidant gas)로는 O3, O2, H2/O2 co-flow, N2O 또는 H2O 등이 사용될 수 있으나, 이에 제한되지 않는다.
도 10을 참조하면, 산화물층(250)을 등방성 식각하여 제1 및 제2 산화물층(251, 252) 및 상부 채널 홀(CHH_2)의 하부 영역을 형성한다.
산화물층(250)의 상부 영역과 하부 영역을 식각하는 과정에서, 상부 전극간 절연층(212)의 일부 영역 또는 상부 희생층(SLk+1 - SLn)의 일부 영역이 함께 제거될 수 있다.
산화물층(250)의 상부 영역과 하부 영역을 등방성 식각함으로써, 프리 상부 채널 홀(PCHH_2)의 하부 영역의 폭을 확장시킬 수 있다. 구체적으로, 프리 상부 채널 홀(PCHH_2)의 하부 영역의 폭보다 상부 채널 홀(CHH_2)의 하부 영역의 폭을 더 크게 형성할 수 있다.
본 발명의 몇몇 실시예에서, 증착된 산화물층(250)의 두께와 식각되는 산화물층(250)의 두께가 동일한 지점을 기준으로, 상부 채널 홀(CHH_2)의 하부를 제1 영역(A1), 상부 채널 홀(CHH_2)의 상부를 제2 영역(A2)이라 정의할 수 있다. 즉, 제1 영역(A1)은 제2 영역(A2)에 비해 프리 상부 적층 구조체(PST_2)가 더 많이 식각되는 영역을 의미할 수 있다.
산화물층(250)의 식각 방법은 등방성 식각을 위한 것이라면 특별히 제한되지 않으나, 예로서, 건식 식각 또는 습식 식각 공정이 이용될 수 있다.
또한, 산화물층(250)의 식각 시 사용되는 물질로는 암모니아 계열, 불산 계열, 인산 계열, 황산 계열 또는 아세트산 계열의 물질이 사용될 수 있으나, 이에 제한되지 않는다.
도 11을 참조하면, 상부 채널 홀(CHH_2)의 프로파일을 따라 제1 및 제2 산화물층(251, 252) 상에 제1 희생막(411a)을 형성한다. 이에 따라 제1 영역(A1)과 제1 희생막(411a)이 서로 접촉하고, 제2 영역(A2)과 제1 희생막(411a) 사이에 제1 및 제2 산화물층(251, 252)이 개재될 수 있다.
도 12를 참조하면, 상부 채널 홀(CHH_2) 상의 제1 희생막(411a)의 일부 영역 및 프리 하부 적층 구조체(PST_1)의 제2 희생막(412a)의 일부 영역을 제거한다.
도 13을 참조하면, 프리 하부 적층 구조체(PST_1)의 제2 희생막(412a)의 나머지 영역을 제거한다.
도 14를 참조하면, 제1 희생막(411a) 및 제1 및 제2 산화물층(251, 252)을 제거하여 상부 채널 홀(CHH_2)을 형성한다. 상부 채널 홀(CHH_2)은 프리 상부 적층 구조체(PST_2)를 관통할 수 있다. 상부 채널 홀(CHH_2)은 하부 채널 홀(CHH_1)과 연결될 수 있다.
본 발명의 몇몇 실시예에서, 제1 및 제2 산화물층(251, 252)을 제거하는 것은 제1 희생막(411a)을 제거하는 공정에서 함께 수행될 수 있다. 즉, 제1 및 제2 산화물층(251, 252)의 성긴(porous) 구조로 인하여, 제1 희생막(411a)을 제거하는 공정에서 제1 및 제2 산화물층(251, 252)이 용이하게 제거될 수 있다.
상부 채널 홀(CHH_2)의 제1 영역(A1)의 측벽(A1_S)의 기울기(θ1)는 제2 영역(A2)의 측벽(A2_S)의 기울기(θ2)보다 크다. 또한, 제1 영역(A1)의 측벽(A1_S)의 기울기(θ1)는 하부 채널 홀(CHH_1)의 측벽의 기울기(θ3)보다 크다.
본 발명의 몇몇 실시예에서, 기울기란 게이트층(WL0 - WLn)이 연장되는 제1 방향(D1)을 기준으로, 채널 홀(CHH)의 각 영역의 측벽이 이루는 90도 이하의 각도를 의미할 수 있다.
또한, 제1 영역(A1)의 최하부의 폭(W1)이 하부 채널 홀(CHH_1)의 최상부의 폭(W2)의 70% 이상 100% 이하일 수 있으나, 이에 제한되지 않는다. 예로서, 하부 채널 홀(CHH_1)의 최상부의 폭(W2)과 제1 영역(A1)의 최하부의 폭(W1)의 길이는 각각 50㎚ 이상 120㎚ 이하일 수 있다. 이 경우, 하부 채널 홀(CHH_1)의 최상부의 폭(W2)과 제1 영역(A1)의 최하부의 폭(W1)의 차이는 0㎚ 이상 50㎚ 이하일 수 있으나, 이에 제한되지 않는다.
종래, 상부 적층 구조체의 폭이 하부로 갈수록 좁아짐에 따라 적층된 메모리 셀들의 특성이 불균일해지는 문제점이 존재하였다. 예로서, 수직 구조체를 형성하기 위한 과정에 있어서 상부 적층 구조체와 하부 적층 구조체 간에 증착되는 가스의 유동성의 차이가 발생하였다. 본 발명의 몇몇 실시예에서는, 상부 채널 홀의 상부 영역과 하부 영역에 스텝 커버리지(step coverage)가 상이한 산화물층을 개재시키고 산화물층을 등방성 식각함에 따라, 상부 채널 홀의 하부 영역과 하부 채널 홀의 상부 영역 간의 폭의 차이를 종래보다 감소시킬 수 있다. 결과, 적층된 메모리 셀들의 특성을 균일하게 조절할 수 있다.
한편, 본 발명의 몇몇 실시예에서, 제1 및 제2 산화물층(251, 252)은 완전히 제거되지 않고 최종 구조에 잔존할 수도 있다. 이 경우, 제1 및 제2 산화물층(251, 252)은 게이트층(WL0 - WLn)이 연장된 제1 방향(D1)을 기준으로 제2 영역(A2)의 측벽(A2_S)상에 이격되어 배치될 수 있다. 이에, 제1 영역(A1)의 최하부의 폭(W1)과 하부 채널 홀(CHH_1)의 최상부의 폭(W2)의 차이는, 제1 영역(A1)의 최하부의 폭(W1)과 제1 및 제2 산화물층(251, 252)의 이격 거리(W3)의 차이와 상이할 수 있다.
이에 따라, 상부 채널 홀의 하부 영역과 상부 영역 간의 폭의 차이를 감소시킬 수 있다. 결과, 적층된 메모리 셀들의 특성을 더욱 균일하게 조절할 수 있다.
도 15를 참조하면, 배리어층(311), 전하 저장층(312) 및 터널 절연층(313)이 형성될 수 있다.
배리어층(311), 전하 저장층(312) 및 터널 절연층(313)은 채널 홀(CHH)의 프로파일을 따라 순차적으로 배치될 수 있다. 배리어층(311)은 기판(100) 상에 배치될 수 있다. 전하 저장층(312)은 배리어층(311)의 내측벽 상에 배치될 수 있다. 터널 절연층(313)은 전하 저장층(312)의 내측벽 상에 배치될 수 있다.
도 15를 참조하면, 코어 패턴(321)이 형성될 수 있다. 코어 패턴(321)은 컵 형상인 채널 패턴(322)의 내부를 채우도록 형성될 수 있다. 코어 패턴(321)은 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 16 및 도 17을 참조하면, 비트 라인 패드(BL_PAD)가 형성될 수 있다. 비트 라인 패드(BL_PAD)는 배리어층(311), 전하 저장층(312), 터널 절연층(313), 채널 패턴(322) 및 코어 패턴(321)의 상면 상에 형성될 수 있다.
도 17을 참조하면, 도전성 라인(150)은 채널 패턴(322)에 연결될 수 있다. 구체적으로, 희생막(151)과 배리어층(311)의 일부, 전하 저장층(312)의 일부 및 터널 절연층(313)의 일부가 제거된 영역에 도전막(150)이 형성될 수 있다. 따라서, 도전막(150)은 채널 패턴(322)과 연결될 수 있다.
하부 희생층(SL0 - SLk) 및 상부 희생층(SLk+1 - SLn)은 제거될 수 있다. 그 후, 하부 게이트층(WL0 - WLk) 및 상부 게이트층(WLk+1 - WLn)이 형성될 수 있다.
도전막(150)이 채널 패턴(322)과 연결되는 공정 후에 게이트층(WL0 - WLn)이 형성되는 공정이 진행될 수 있다.
채널 패턴(322)은 도전막(150)을 관통하여 제1 기판(100) 내에 매립될 수 있다. 도전막(150)은 수직 구조체(300)의 일부를 관통하여 채널 패턴(322)의 측면과 접속될 수 있다.
도 18 내지 도 21은 본 발명의 다른 몇몇 실시예들에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의상, 도 5 내지 도 17을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 18 내지 도 21은 하부 적층 구조체(ST_1)와 상부 적층 구조체(ST_2) 간에 정렬 오차(misalign)가 발생한 경우를 도시한 도면이다.
도 18을 참조하면, 프리 하부 적층 구조체(PST_1) 상에 프리 상부 적층 구조체(PST_2)가 형성된다. 이 경우, 하부 적층 구조체(ST_1)와 상부 적층 구조체(ST_2) 간의 정렬 오차로 인하여 프리 상부 채널 홀(PCHH_2)의 일부 영역은 프리 하부 적층 구조체(PST_1) 내부로 더 만입될 수 있다. 구체적으로, 프리 상부 채널 홀(PCHH_2)의 바닥면의 일부 영역은 상부 전극간 절연층(211) 내로 만입되어 리세스(R)를 형성할 수 있다.
도 19를 참조하면, 프리 상부 채널 홀(PCHH_2)의 프로파일을 따라 프리 상부 채널 홀(PCHH_2)의 상부 영역 및 하부 영역 상에 서로 다른 두께를 가지도록 산화물층(250)을 형성한다. 이 경우, 산화물층(250)은 리세스(R)를 채우도록 형성될 수 있다.
도 20을 참조하면, 산화물층(250)을 등방성 식각하여 제1 및 제2 산화물층(251, 252) 및 상부 채널 홀(CHH_2)의 하부 영역을 형성한다. 이 경우, 제1 및 제2 산화물층(251, 252)과 이격된 제3 산화물층(253)이 리세스(R)를 채우도록 형성될 수 있다.
또한, 이 경우, 프리 상부 적층 구조체(PST_2)는 리세스(R)의 상부 및 제1 영역(A1)의 하부 사이에 배치된 제3 영역(A3)을 더 포함할 수 있다. 게이트층 (WL0 - WLn)이 연장되는 제1 방향(D1)을 기준으로, 제3 영역(A3)의 일 측벽의 기울기(θ4)는 제3 영역(A3)의 타 측벽의 기울기(θ5)와 상이할 수 있다. 또한, 상부 채널 홀(CHH_2)의 제1 영역(A1)의 측벽(A1_S)의 기울기(θ1)는, 제3 영역(A3)의 일 측벽의 기울기(θ4) 또는 제3 영역(A3)의 타 측벽의 기울기(θ5) 각각과 상이할 수 있다. 상부 채널 홀(CHH_2)의 제2 영역(A2)의 측벽(A2_S)의 기울기(θ2)는, 제3 영역(A3)의 일 측벽의 기울기(θ4) 또는 제3 영역(A3)의 타 측벽의 기울기(θ5) 각각과 상이할 수 있다.
도 21을 참조하면, 배리어층(311), 전하 저장층(312) 및 터널 절연층(313)이 형성될 수 있다.
도 22는 본 발명의 다른 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 단면도이다. 설명의 편의상, 도 2를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 22를 참조하면, 본 발명의 또다른 몇몇 실시예들에 따른 반도체 메모리 장치는 주변 회로 영역(PERI) 및 셀 영역(CELL)을 포함할 수 있다.
주변 회로 영역(PERI)은 제2 기판(102), 절연막(215), 제2 기판(102)에 형성되는 복수의 회로 소자들(TR1, TR2, TR3, 220a, 220b), 복수의 회로 소자들(TR1, TR2, TR3, 220a, 220b) 각각과 연결되는 제1 메탈층(144, 230a, 230b), 제1 메탈층(144, 230a, 230b) 상에 형성되는 제2 메탈층(240, 240a, 240b)를 포함할 수 있다.
몇몇 실시예에서, 제1 내지 제3 회로 소자들(TR1, TR2, TR3)은 주변 회로 영역(PERI)에서 디코더 회로를 제공할 수 있다. 몇몇 실시예에서, 제4 회로 소자(220a)는 주변 회로 영역(PERI)에서 로직 회로를 제공할 수 있다. 몇몇 실시예에서, 제5 회로 소자(220b)는 주변 회로 영역(PERI)에서 페이지 버퍼를 제공할 수 있다.
본 명세서에서는, 제1 메탈층(144, 230a, 230b)과 제2 메탈층(240, 240a, 204b)이 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(240, 240a, 240b) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240, 240a, 240b)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240, 240a, 240b)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
몇몇 실시예에서, 제1 메탈층(144, 230a, 230b)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240, 240a, 240b)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
절연막(215)은 복수의 회로 소자들(TR1, TR2, TR3, 220a, 220b), 제1 메탈층(144, 230a, 230b) 및 제2 메탈층(240, 240a, 240b)을 커버하도록 제2 기판(102) 상에 배치될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제1 기판(100)과 도전막(150)을 포함할 수 있다. 제1 기판(100) 상에는, 제1 기판(100)의 상면과 교차하는 제3 방향(D3)을 따라 복수의 워드 라인(WL0 - WLn)들이 적층될 수 있다.
몇몇 실시예에서, 비트 라인(360c)은 주변 회로 영역(PERI)에서 페이지 버퍼를 제공하는 제5 회로 소자(230b)와 전기적으로 연결될 수 있다.
도 23은 본 발명의 또다른 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 단면도이다. 설명의 편의상, 도 2 및 도 22를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 23을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제2 기판(102), 절연막(215), 제2 기판(102)에 형성되는 복수의 회로 소자들(220a, 220b, 220c), 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈층(230a, 230b, 230c, 230d), 제1 메탈층(230a, 230b, 230c, 230d) 상에 형성되는 제2 메탈층(240a, 240b, 240c, 240d)을 포함할 수 있다. 몇몇 실시예에서, 제1 메탈층(230a, 230b, 230c, 230d)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240a, 240b, 240c, 240d)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(230a, 230b, 230c, 230d)과 제2 메탈층(240a, 240b, 240c, 240d)이 도시되고 설명되나, 이에 한정되는 것은 아니고, 적어도 하나 이상의 메탈층이 제2 메탈층(240a, 240b, 240c, 240d) 상에 더 형성될 수도 있다. 제2 메탈층(240a, 240b, 240c, 240d)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240a, 240b, 240c, 240d)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
절연막(215)은 복수의 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b, 230c, 230d), 및 제2 메탈층(240a, 240b, 240c, 240d)을 커버하도록 제2 기판(102) 상에 배치될 수 있다. 예를 들어, 절연막(215)은 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 하부 본딩 메탈(271b, 272b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제1 기판(100)과 공통 소스 라인(150)을 포함할 수 있다. 셀 영역(CELL)은 절연층(302)을 포함할 수 있다. 제1 기판(100) 상에는, 제1 기판(100)의 상면에 수직하는 제3 방향(D3)을 따라 복수의 워드 라인들(WL0 - WLn)이 적층될 수 있다. 워드 라인들(WL0 - WLn)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(WL0 - WLn)이 배치될 수 있다.
수직 구조체(300)와 제2 메탈층(360c) 등이 배치되는 영역은 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인 본딩 영역(BLBA)에서, 수직 구조체(300)는 제1 기판(100)의 상면에 수직하는 방향으로 연장되어 워드라인들(WL0 - WLn), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다.
비트라인 본딩 영역(BLBA)에서 제2 메탈층(360c)은 주변 회로 영역(PERI)에서 페이지 버퍼(393)를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다. 예를 들어, 제2 메탈층(360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(371c, 372c)과 연결되며, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자들(220c)에 연결되는 하부 본딩 메탈(271c, 272c)과 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(232)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(232)과 동일한 형태의 상부 메탈 패턴(392)이 형성될 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 콘택을 형성하지 않을 수 있다. 주변 회로 영역(PERI)의 하부 메탈 패턴(231, 232)은 회로 소자들(220c)과 전기적으로 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드 라인(WL0 - WLn)들은 제1 기판(100)의 상면에 평행한 제1 방향(D1)을 따라 연장될 수 있다. 워드 라인(WL0 - WLn)들은 워드라인 본딩 영역(WLBA)에서, 복수의 셀 컨택 플러그들(341-345; 340)과 연결될 수 있다. 워드 라인(WL0 - WLn)들과 셀 컨택 플러그들(340)은, 워드 라인(WL0 - WLn)들 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드 라인(WL0 - WLn)들에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 몇몇 실시예에서, 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압은 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(150)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 적층될 수 있다. 몇몇 실시예에서, 공통 소스 라인 컨택 플러그(380), 제1 메탈층(350a), 및 제2 메탈층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
주변 회로 영역(PERI)은 제1 메탈층(230a), 제2 메탈층(240a), 하부 본딩 메탈(271d, 272d) 등을 포함할 수 있다. 제1 메탈층(230a), 제2 메탈층(240a) 및 하부 본딩 메탈(271d, 272d)은 외부 패드 본딩 영역(PA)에 배치될 수 있다. 회로 소자들(220a, 220b, 220c)은 제1 메탈층(230a), 제2 메탈층(240a), 하부 본딩 메탈(271d, 272d)을 통해, 셀 영역(CELL)과 전기적으로 연결될 수 있다.
주변 회로 영역(PERI)은 제1 메탈층(230d), 제2 메탈층(240d), 하부 본딩 메탈(271a, 272a) 등을 포함할 수 있다. 제1 메탈층(230d), 제2 메탈층(240d) 및 하부 본딩 메탈(271a, 272a)은 외부 패드 본딩 영역(PA)에 배치될 수 있다. 회로 소자들(220a)은 제1 메탈층(230d), 제2 메탈층(240d), 하부 본딩 메탈(271a, 272a)을 통해, 셀 영역(CELL)의 상부 본딩 메탈(371d, 372d)와 전기적으로 연결될 수 있다. 즉, 하부 본딩 메탈(271a, 272a)과 상부 본딩 메탈(371d, 372d)은 서로 본딩될 수 있다. 상부 본딩 메탈(371d, 372d)은 제1 메탈층(350d) 및 제2 메탈층(360d)과 연결될 수 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
반도체 메모리 장치는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 본딩 메탈(372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 하부 메탈 패턴(273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
도 24는 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 반도체 메모리 시스템의 예시적인 블록도이다.
도 24를 참조하면, 몇몇 실시예들에 따른 반도체 메모리 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 반도체 메모리 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 몇몇 실시예에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
몇몇 실시예에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
몇몇 실시예에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인(BL)들은 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(110F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치(1100)들을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치(1100)들을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 액세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 25는 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 반도체 메모리 시스템의 예시적인 사시도이다.
도 25를 참조하면, 몇몇 실시예에 따른 반도체 메모리 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 비휘발성 메모리 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 비휘발성 메모리 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 비휘발성 메모리 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 비휘발성 메모리 패키지(2003)에 데이터를 기록하거나, 비휘발성 메모리 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 비휘발성 메모리 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 비휘발성 메모리 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 비휘발성 메모리 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 메모리 패키지(2003)는 서로 이격된 제1 및 제2 반도체 메모리 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 메모리 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 메모리 패키지일 수 있다. 제1 및 제2 반도체 메모리 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 24의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 워드라인들(3210) 및 채널 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 상술한 반도체 메모리 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 메모리 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 다른 실시예에 따라, 각각의 제1 및 제2 비휘발성 메모리 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 26은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 도 25의 반도체 메모리 패키지를 I-I'를 따라 절단한 예시적인 단면도이다. 도 27은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 포함하는 도 25의 반도체 메모리 패키지를 II-II'를 따라 절단한 예시적인 단면도이다.
도 26을 참조하면, 반도체 패키지(2003a)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(도 16의 2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 25와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 메모리 채널 구조물들(3220)과 분리 구조물들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(도 24의 WL)과 전기적으로 연결되는 게이트 연결 배선들(도 24의 1115)을 포함할 수 있다. 제1 구조물(3100), 제2 구조물(3200), 반도체 칩들(2200) 각각은 확대도에 도시된 것과 같이, 기판(100) 상에, 제3 방향(D3)으로 교대로 적층된 복수의 전극간 절연층(211, 212) 및 복수의 워드 라인들(WL0 - WLn)을 포함하는 하부 및 상부 적층 구조체(ST_1, ST_2), 및 하부 및 상부 적층 구조체(ST_1, ST_2)를 관통하는 채널 홀(CHH)의 프로파일을 따라 순차적으로 제1 방향(D1)으로 형성된 배리어층(311), 전하 저장층(312), 터널 절연층(313) 및 채널층(320)을 포함하는 수직 구조체(300)를 포함하되, 채널 홀(CHH)은 하부 적층 구조체(ST_1) 상에 배치되고 적어도 하나의 워드 라인들(WL0 - WLn)을 관통하는 제1 영역(A1) 및 제1 영역(A1) 상의 제2 영역(A2)을 포함하고, 제1 영역(A1)의 측벽의 기울기(θ1)는 제1 영역(A2)의 측벽의 기울기(θ2)보다 크다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 도 26을 참조하면, 관통 배선(3245)은 게이트 적층 구조물(3210)을 관통할 수 있으며, 게이트 적층 구조물(3210)의 외측에 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 입출력 연결 배선(3265) 및 입출력 연결 배선(3265)과 전기적으로 연결되는 입출력 패드(2210)를 더 포함할 수 있다. 도 26의 반도체 칩들(2200)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예에서, 도 26의 반도체 칩들(2200)과 같은 하나의 반도체 메모리 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 27을 참조하면, 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(도 25의 2210)를 더 포함할 수 있다. 도 18을 참조하면, 반도체 패키지(2003b)에서, 반도체 칩들(2200)은 서로 수직 정렬될 수 있다. 반도체 칩들(2200) 각각은 반도체 기판(3010), 및 반도체 기판(3010) 아래에 형성된 제1 구조물(3100), 및 제1 구조물(3100) 아래에서 제1 구조물(3100)과 웨이퍼 본딩 방식으로 제1 구조물(3100)과 접합된 제2 구조물(3200)을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
200: 적층 구조체
ST_1: 하부 적층 구조체 ST_2: 상부 적층 구조체
211: 하부 전극간 절연층 212: 상부 전극간 절연층
250: 산화물층 300: 수직 구조체
ST_1: 하부 적층 구조체 ST_2: 상부 적층 구조체
211: 하부 전극간 절연층 212: 상부 전극간 절연층
250: 산화물층 300: 수직 구조체
Claims (10)
- 기판 상에, 교대로 적층된 복수의 전극간 절연층 및 복수의 게이트층을 각각 포함하는 상부 및 하부 적층 구조체; 및
상기 상부 및 하부 적층 구조체를 관통하는 채널 홀의 프로파일을 따라 순차적으로 형성된 배리어층, 전하 저장층, 터널 절연층 및 채널층을 포함하는 수직 구조체를 포함하되,
상기 채널 홀은 상기 하부 적층 구조체 상에 배치되고 적어도 하나의 상기 게이트층을 관통하는 제1 영역 및 상기 제1 영역 상의 제2 영역을 포함하고,
상기 제1 영역의 측벽의 기울기는 상기 제2 영역의 측벽의 기울기보다 큰 반도체 메모리 장치. - 제1 항에 있어서,
상기 채널 홀은, 상기 상부 적층 구조체를 관통하고 상기 제1 및 제2 영역을 포함하는 상부 채널 홀 및 상기 하부 적층 구조체를 관통하는 하부 채널 홀을 포함하고,
상기 제1 영역의 측벽의 기울기는 상기 하부 채널 홀의 측벽의 기울기보다 큰 반도체 메모리 장치. - 제2항에 있어서,
상기 제1 영역의 최하부의 폭은 상기 하부 채널 홀의 최상부의 폭의 70% 이상 100% 이하인 반도체 메모리 장치. - 제2 항에 있어서,
상기 제2 영역의 적어도 일부와 상기 수직 구조체 사이에 산화물층이 개재되는 반도체 메모리 장치. - 제4 항에 있어서,
상기 산화물층은 상기 제2 영역의 측벽 상에 이격되어 배치되고,
상기 제1 영역의 최하부의 폭과 상기 하부 채널 홀의 최상부의 폭의 차이는, 상기 제1 영역의 최하부의 폭과 상기 산화물층의 이격 거리의 차이와 상이한 반도체 메모리 장치. - 기판 상에, 교대로 적층된 제1 전극간 절연층과 제1 게이트층을 가지는 제1 적층 구조체를 형성하고,
상기 제1 적층 구조체를 관통하는 제1 채널 홀을 형성하고,
상기 제1 적층 구조체 상에 교대로 적층된 제2 전극간 절연층과 제2 게이트층을 가지는 제2 적층 구조체를 형성하고,
상기 제2 적층 구조체를 관통하는 제2 채널 홀을 형성하고,
상기 제2 채널 홀의 상부 영역 및 하부 영역 상에 서로 다른 두께를 가지도록 산화물층을 형성하고,
상기 산화물층을 등방성 식각하여, 상기 제2 채널 홀의 하부 영역의 폭이 확장되도록 형성하는 반도체 메모리 장치의 제조 방법. - 제6 항에 있어서,
상기 산화물층의 최대 두께에 대한 최소 두께의 비율은 30% 이상 95% 이하인 반도체 메모리 장치의 제조 방법. - 제6 항에 있어서,
상기 산화물층은 건식 식각 또는 습식 식각을 이용하여 등방성 식각되는 반도체 메모리 장치의 제조 방법. - 제6 항에 있어서,
상기 제2 채널 홀의 하부 영역의 최하부의 폭은 상기 제1 채널 홀의 최상부의 폭의 70% 이상 100% 이하인 반도체 메모리 장치의 제조 방법. - 제6 항에 있어서,
상기 제1 및 제2 적층 구조체를 관통하는 배리어층, 전하 저장층, 터널 절연층 및 채널층을 포함하는 수직 구조체를 형성하는 것을 더 포함하고,
상기 제2 채널 홀의 상부 영역의 적어도 일부와 상기 수직 구조체 사이에 산화물층이 개재되는 반도체 메모리 장치의 제조 방법.
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| KR1020210064122A KR20210066763A (ko) | 2021-05-18 | 2021-05-18 | 반도체 메모리 장치 및 이의 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN113471209A (zh) * | 2021-06-28 | 2021-10-01 | 长江存储科技有限责任公司 | 制备三维存储器的方法 |
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- 2021-05-18 KR KR1020210064122A patent/KR20210066763A/ko active Search and Examination
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination |