KR20220060620A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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KR20220060620A
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pad
pads
substrate
insulating layer
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KR1020200146263A
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황성민
김지원
안재호
임준성
성석강
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삼성전자주식회사
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Abstract

하부 구조체 및 상기 하부 구조체 상에 적층되는 상부 구조체를 포함하는 반도체 장치를 제공하되, 상기 하부 구조체는 제 1 반도체 기판 상에 형성되는 제 1 회로 패턴, 상기 제 1 반도체 기판 상에서 상기 제 1 회로 패턴을 덮는 제 1 층간 절연막, 및 상기 제 1 층간 절연막 상으로 노출되고, 상기 제 1 회로 패턴과 연결되는 제 1 금속 패드 및 제 2 금속 패드를 포함하고, 상기 상부 구조체는 제 2 반도체 기판 상에 형성되는 제 2 회로 패턴, 상기 제 2 반도체 기판 상에서 상기 제 2 회로 패턴을 덮는 제 2 층간 절연막, 및 상기 제 2 층간 절연막 상으로 노출되고, 상기 제 1 금속 패드와 접하는 제 3 금속 패드 및 상기 제 2 금속 패드와 접하는 제 4 금속 패드를 포함하고, 상기 제 1 금속 패드의 폭 및 상기 제 4 금속 패드의 폭은 상기 제 3 금속 패드의 폭 및 상기 제 2 금속 패드의 폭보다 클 수 있다.

Description

반도체 장치 및 이를 포함하는 전자 시스템{SEMICONDUCTOR DEVICES AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 집적도가 높은 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 상호 적층되는 셀 구조체, 및 주변 회로 구조체를 포함할 수 있다. 상기 셀 구조체는 제 1 기판 상에 적층되는 복수의 게이트 전극층, 상기 게이트 전극층들을 수직으로 관통하는 복수의 채널 영역, 상기 제 1 기판 상에서 상기 게이트 전극층들 및 상기 채널 영역들을 덮는 제 1 층간 절연층, 및 상기 제 1 층간 절연막 상으로 노출되고, 상기 게이트 전극층들 및 상기 채널 영역들과 연결되는 제 1 금속 패드들을 포함할 수 있다. 상기 주변 회로 구조체는 제 2 기판 상에 형성되는 적어도 하나의 트랜지스터, 상기 제 2 기판 상에서 상기 트랜지스터를 덮는 제 2 층간 절연막, 및 상기 제 2 층간 절연막 상으로 노출되고, 상기 트랜지스터와 연결되는 제 2 금속 패드들을 포함할 수 있다. 상기 제 1 금속 패드들은 서로 인접한 제 1 서브 패드 및 제 2 서브 패드를 포함하고, 상기 제 2 금속 패드들은 서로 인접한 제 3 서브 패드 및 제 4 서브 패드를 포함할 수 있다. 상기 제 1 서브 패드는 상기 제 3 서브 패드와 접하되, 상기 제 1 서브 패드의 폭은 상기 제 3 서브 패드의 폭보다 클 수 있다. 상기 제 2 서브 패드는 상기 제 4 서브 패드와 접하되, 상기 제 4 서브 패드의 폭은 상기 제 2 서브 패드의 폭보다 클 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 제 1 기판 상에 제공되는 제 1 패드 및 제 2 패드를 포함하는 메모리 셀 영역,제 2 기판 상에 제공되는 제 3 패드 및 제 4 패드를 포함하고, 상기 패드들에 의해 상기 메모리 셀 영역에 수직적으로 연결되는 주변 회로 영역, 상기 메모리 셀 영역 내에 제공되고, 복수의 메모리 셀들을 포함하는 복수의 셀 스트링들, 상기 메모리 셀들에 각각 연결되는 복수의 워드 라인들, 상기 셀 스트링들의 일측에 연결되는 복수의 비트 라인들, 및 상기 셀 스트링들과 연결되는 접지 선택 라인을 포함하는 메모리 셀 어레이, 상기 주변 회로 영역 내에 제공되고, 상기 셀 스트링들 중 일부 셀 스트링들을 제어하고, 상기 메모리 셀들에 대한 복수의 데이터 프로그램 단계를 제어하기 위한 프리 차지 제어 회로를 포함하는 제어 회로, 및 상기 제어 회로의 제어에 응답하여 상기 복수의 워드 라인의 적어도 일부를 활성화시키기 위하여 상기 주변 회로 영역 내에 제공되는 로우 디코더를 포함할 수 있다. 상기 제 1 패드는 상기 제 3 패드와 접하고, 상기 제 2 패드는 상기 제 4 패드와 접할 수 있다. 평면적 관점에서 상기 제 1 패드의 평면 형상 및 상기 제 4 패드의 평면 형상은 각각 상기 제 3 패드의 평면 형상 및 상기 제 2 패드의 평면 형상보다 작을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 하부 구조체 및 상기 하부 구조체 상에 적층되는 상부 구조체를 포함할 수 있다. 상기 하부 구조체는 제 1 반도체 기판 상에 형성되는 제 1 회로 패턴, 상기 제 1 반도체 기판 상에서 상기 제 1 회로 패턴을 덮는 제 1 층간 절연막, 및 상기 제 1 층간 절연막 상으로 노출되고, 상기 제 1 회로 패턴과 연결되는 제 1 금속 패드 및 제 2 금속 패드를 포함할 수 있다. 상기 상부 구조체는 제 2 반도체 기판 상에 형성되는 제 2 회로 패턴, 상기 제 2 반도체 기판 상에서 상기 제 2 회로 패턴을 덮는 제 2 층간 절연막, 및 상기 제 2 층간 절연막 상으로 노출되고, 상기 제 1 금속 패드와 접하는 제 3 금속 패드 및 상기 제 2 금속 패드와 접하는 제 4 금속 패드를 포함할 수 있다. 상기 제 1 금속 패드의 폭 및 상기 제 4 금속 패드의 폭은 상기 제 3 금속 패드의 폭 및 상기 제 2 금속 패드의 폭보다 클 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 제 1 패드들 및 제 2 패드들 중 어느 하나가 넓은 면적을 가질 수 있다. 이에 따라, 반도체 장치의 제조 공정 시 공정 오차에 의해 상부 구조체와 하부 구조체가 어긋나더라도, 좁은 면적의 서브 패드들이 넓은 면적의 서브 패드들과 수직적으로 완전히 오버랩될 수 있으며, 서브 패드들의 접촉 면적이 일정할 수 있다. 즉, 제 1 패드들과 제 2 패드들 사이의 접촉 저항이 각각의 서브 패드들에서 균일할 수 있다. 이에 따라, 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
또한, 하부 구조체 및 상부 구조체 각각에서 넓은 면적의 패드들과 좁은 면적의 패드들이 교번하여 배열될 수 있다. 이에 따라, 제 1 패드들 간의 간격 또는 제 2 패드들 간의 간격이 넓을 수 있으며, 제 1 패드들 간의 단락 또는 제 2 패드들 간의 단락이 발생하는 것을 방지할 수 있다. 또한, 제 1 패드들 간의 간격 마진 또는 제 2 패드들 간의 간격 마진이 크기 때문에, 패드들의 집적도가 높은 반도체 장치가 제공될 수 있다.
도 1 내지 도 4는 본 발명의 실시예들에 따른 반도체 장치를 개략적으로 설명하기 위한 단면도들이다.
도 5는 본 발명의 실시예들에 따른 반도체 장치들이 집적된 기판을 나타내는 도면이다.
도 6은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 7은 본 발명의 실시예들에 따른 반도체장치의 셀 어레이를 나타내는 회로도이다.
도 8 및 도 9는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 평면도들로써, 도 4의 A 부분을 확대한 도면들이다.
도 10은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 11은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 12는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 14은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로써, 도 13의 A-A'선을 따라 자른 단면에 해당한다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 17 내지 도 27은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 장치를 설명한다.
도 1 및 도 2는 본 발명의 실시예들에 따른 반도체 장치를 개략적으로 설명하기 위한 단면도들이다.
도 1을 참조하여, 반도체 장치는 하부 구조체(10) 및 하부 구조체(10) 상에 적층되는 상부 구조체(30)를 포함할 수 있다.
하부 구조체(10)는 제 1 기판(12), 제 1 회로층(14), 제 1 절연막(16) 및 제 1 패드들(20)을 포함할 수 있다.
제 1 기판(12)이 제공될 수 있다. 제 1 기판(12)은 반도체 웨이퍼와 같은 반도체 기판일 수 있다. 제 1 기판(12)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 제 1 기판(12)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 이와는 다르게, 제 1 기판(12)은 절연성 기판일 수 있다.
제 1 기판(12) 상에 제 1 회로층(14)이 제공될 수 있다. 제 1 회로층(14)은 제 1 기판(12) 상에 제공된 제 1 회로 패턴 및 상기 제 1 회로 패턴을 덮는 절연막을 포함할 수 있다. 상기 제 1 회로 패턴은 하나 혹은 그 이상의 트랜지스터들을 포함하는 메모리 회로, 로직 회로 또는 이들의 조합일 수 있다. 이와는 다르게, 상기 제 1 회로 패턴은 저항 소자 또는 커패시터와 같은 수동 소자를 포함할 수 있다.
제 1 회로층(14) 상에 제 1 패드들(20)이 배치될 수 있다. 제 1 패드들(20)은 제 1 회로층(14)의 상기 제 1 회로 패턴과 전기적으로 연결될 수 있다. 제 1 패드들(20)은 금속을 포함할 수 있다. 일 예로, 제 1 패드들(20)은 구리(Cu)를 포함할 수 있다. 제 1 패드들(20)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 1 패드들(20)은 그의 측면 및 하면을 덮는 시드막 또는 배리어막을 더 포함할 수 있다. 제 1 패드들(20)은 제 1 기판(12)을 향할수록 작은 폭을 가질 수 있다. 도시된 바와는 다르게, 제 1 패드들(20)은 서로 일체형으로 연결된 비아 부분 및 상기 비아 부분 상의 패드 부분을 포함하는 T 형상의 단면을 가질 수 있다.
제 1 패드들(20)은 제 1 서브 패드(22) 및 제 2 서브 패드(24)를 포함할 수 있다. 제 1 패드들(20) 중 제 1 서브 패드(22)와 제 2 서브 패드(24)는 서로 인접하여 배치될 수 있다. 제 1 서브 패드(22)와 제 2 서브 패드(24)는 복수로 제공될 수 있다. 이때, 제 1 서브 패드들(22)과 제 2 서브 패드들(24)은 제 1 기판(12)의 상면에 평행한 방향으로 교번하여 배치될 수 있다. 즉, 인접한 제 1 서브 패드들(22) 사이에 하나의 제 2 서브 패드(24)가 배치되고, 인접한 제 2 서브 패드들(24) 사이에 하나의 제 1 서브 패드(22)가 배치될 수 있다. 제 1 서브 패드들(22)의 폭(W1)은 제 2 서브 패드들(24)의 폭(W2)보다 클 수 있다. 제 1 서브 패드들(22)의 폭(W1)은 제 2 서브 패드들(24)의 폭(W2)의 1.2배 내지 2배일 수 있다. 하나의 제 1 서브 패드(22)의 측면으로부터 인접한 제 2 서브 패드(24)의 측면까지의 거리, 즉 제 1 서브 패드들(22)과 제 2 서브 패드들(24)이 배열되는 피치(P1)는 0.1um 내지 10um일 수 있다. 여기서, 제 1 서브 패드들(22) 및 제 2 서브 패드들(24)의 폭들(W1, W2) 및 피치들(P1)은 제 1 절연막(16)과 제 2 절연막(36)의 계면에서 측정되는 것을 기준으로 한다.
제 1 회로층(14) 상에 제 1 절연막(16)이 배치될 수 있다. 제 1 절연막(16)은 제 1 회로층(14) 상에서 제 1 패드들(20)을 둘러쌀 수 있다. 제 1 패드들(20)의 상부면들은 제 1 절연막(16)에 의해 노출될 수 있다. 제 1 절연막(16)의 상부면은 제 1 패드들(20)의 상기 상부면들과 공면(coplanar)을 이룰 수 있다. 제 1 절연막(16)은 실리콘 산화물(SiO), 실리콘 질화물(SiN) 또는 실리콘 탄질화물(SiCN)과 같은 절연 물질을 포함할 수 있다.
상부 구조체(30)는 제 2 기판(32), 제 2 회로층(34), 제 2 절연막(36) 및 제 2 패드들(40)을 포함할 수 있다.
제 2 기판(32)이 제공될 수 있다. 제 2 기판(32)은 반도체 웨이퍼와 같은 반도체 기판일 수 있다. 제 2 기판(32)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 제 2 기판(32)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 이와는 다르게, 제 2 기판(32)은 절연성 기판일 수 있다.
제 2 기판(32) 상에 제 2 회로층(34)이 제공될 수 있다. 제 2 회로층(34)은 제 2 기판(32) 상에 제공된 제 2 회로 패턴 및 상기 제 2 회로 패턴을 덮는 절연막을 포함할 수 있다. 상기 제 2 회로 패턴은 하나 혹은 그 이상의 트랜지스터들을 포함하는 메모리 회로, 로직 회로 또는 이들의 조합일 수 있다. 이와는 다르게, 상기 제 2 회로 패턴은 저항 소자 또는 커패시터와 같은 수동 소자를 포함할 수 있다.
제 2 회로층(34) 상에 제 2 패드들(40)이 배치될 수 있다. 제 2 패드들(40)은 제 2 회로층(34)의 상기 제 2 회로 패턴과 전기적으로 연결될 수 있다. 제 2 패드들(40)은 금속을 포함할 수 있다. 일 예로, 제 2 패드들(40)은 구리(Cu)를 포함할 수 있다. 제 2 패드들(40)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 2 패드들(40)은 그의 측면 및 하면을 덮는 시드막 또는 배리어막을 더 포함할 수 있다. 제 2 패드들(40)은 제 2 기판(32)을 향할수록 작은 폭을 가질 수 있다. 도시된 바와는 다르게, 제 2 패드들(40)은 서로 일체형으로 연결된 비아 부분 및 상기 비아 부분 상의 패드 부분을 포함하는 T 형상의 단면을 가질 수 있다.
제 2 패드들(40)은 제 3 서브 패드(42) 및 제 4 서브 패드(44)를 포함할 수 있다. 제 2 패드들(40) 중 제 3 서브 패드(42)와 제 4 서브 패드(44)는 서로 인접하여 배치될 수 있다. 제 3 서브 패드(42)와 제 4 서브 패드(44)는 복수로 제공될 수 있다. 이때, 제 3 서브 패드들(42)과 제 4 서브 패드들(44)은 제 2 기판(32)의 상면에 평행한 방향으로 교번하여 배치될 수 있다. 이때, 제 3 서브 패드들(42)과 제 4 서브 패드들(44)은 각각 제 1 서브 패드들(22)과 제 2 서브 패드들(24)에 수직적으로 정렬될 수 있다. 예를 들어, 제 3 서브 패드들(42) 각각은 하나의 제 1 서브 패드(22) 상에 위치할 수 있으며, 제 4 서브 패드들(44) 각각은 하나의 제 2 서브 패드(24) 상에 위치할 수 있다. 제 3 서브 패드들(42)의 폭(W3)은 제 4 서브 패드들(44)의 폭(W4)보다 작을 수 있다. 제 4 서브 패드들(44)의 폭(W4)은 제 3 서브 패드들(42)의 폭(W3)의 1.2배 내지 2배일 수 있다. 하나의 제 3 서브 패드(42)의 측면으로부터 인접한 제 4 서브 패드(44)의 측면까지의 거리, 즉 제 3 서브 패드들(42)과 제 4 서브 패드들(44)이 배열되는 피치(P2)는 0.1um 내지 10um일 수 있다. 여기서, 제 3 서브 패드들(42) 및 제 4 서브 패드들(44)의 폭들(W1, Wb2) 및 피치들(P2)은 제 1 절연막(16)과 제 2 절연막(36)의 계면에서 측정되는 것을 기준으로 한다.
제 2 회로층(34) 상에 제 2 절연막(36)이 배치될 수 있다. 제 2 절연막(36)은 제 2 회로층(34) 상에서 제 2 패드들(40)을 둘러쌀 수 있다. 제 2 패드들(40)의 상부면들은 제 2 절연막(36)에 의해 노출될 수 있다. 제 2 절연막(36)의 상부면은 제 2 패드들(40)의 상기 상부면들과 공면(coplanar)을 이룰 수 있다. 제 2 절연막(36)은 실리콘 산화물(SiO), 실리콘 질화물(SiN) 또는 실리콘 탄질화물(SiCN)과 같은 절연 물질을 포함할 수 있다.
상부 구조체(30)는 하부 구조체(10) 상에 배치될 수 있다. 상부 구조체(30)는 하부 구조체(10)와 연결될 수 있다. 구체적으로는, 제 1 절연막(16)과 제 2 절연막(36)이 서로 접할 수 있다. 제 1 절연막(16)과 제 2 절연막(36)의 계면 상에서, 하부 구조체(10)의 제 1 패드들(20)과 상부 구조체(30)의 제 2 패드들(40)이 접합될 수 있다. 이때, 제 1 패드들(20)과 제 2 패드들(40)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 본 명세서에서, 하이브리드 본딩이란 동종 물질을 포함하는 두 구성물이 그들의 계면에서 융합하는 본딩을 의미한다. 예를 들어, 서로 접합된 제 1 패드(20)와 제 2 패드(40)는 연속적인 구성을 가질 수 있고, 제 1 패드들(20)과 제 2 패드들(40) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 예를 들어, 제 1 패드들(20)과 제 2 패드들(40)은 동일한 물질로 구성되어, 제 1 패드들(20)과 제 2 패드들(40) 사이에 계면이 없을 수 있다. 즉, 제 1 패드들(20)과 제 2 패드들(40)은 하나의 구성 요소로 제공될 수 있다. 예를 들어, 제 1 서브 패드들(22)은 제 3 서브 패드들(42)과 결합하여 일체를 형성할 수 있고, 제 2 서브 패드들(24)은 제 4 서브 패드들(44)과 결합하여 일체를 형성할 수 있다. 제 1 서브 패드들(22)의 폭은 제 3 서브 패드들(42)의 폭보다 클 수 있다. 예를 들어, 제 1 서브 패드들(22)의 폭은 제 3 서브 패드들(42)의 폭의 1.2배 내지 2배일 수 있다. 제 1 서브 패드들(22)의 평면 형상은 제 3 서브 패드들(42)의 평면 형상보다 클 수 있다. 제 1 서브 패드들(22)의 면적은 제 3 서브 패드들(42)의 면적보다 클 수 있으며, 평면적 관점에서 각각의 제 3 서브 패드들(42)은 대응되는 제 1 서브 패드들(22)의 내측에 위치할 수 있다. 제 2 서브 패드들(24)의 폭은 제 4 서브 패드들(44)의 폭보다 작을 수 있다. 예를 들어, 제 4 서브 패드들(44)의 폭은 제 2 서브 패드들(24)의 폭의 1.2배 내지 2배일 수 있다. 제 2 서브 패드들(24)의 평면 형상은 제 4 서브 패드들(44)의 평면 형상보다 작을 수 있다. 제 2 서브 패드들(24)의 면적은 제 4 서브 패드들(44)의 면적보다 작을 수 있으며, 평면적 관점에서 각각의 제 2 서브 패드들(24)은 대응되는 제 4 서브 패드들(44)의 내측에 위치할 수 있다. 제 1 서브 패드들(22)의 측면으로부터 인접한 제 2 서브 패드(24)의 측면 까지의 거리는 제 3 서브 패드(42)의 측면으로부터 인접한 제 4 서브 패드(44)의 측면까지의 거리와 실질적으로 동일할 수 있다.
본 발명의 실시예들에 따르면, 제 1 패드들(20) 및 제 2 패드들(40) 중 어느 하나가 넓은 면적을 가질 수 있다. 이에 따라, 반도체 장치의 제조 공정 시 공정 오차에 의해 상부 구조체(30)와 하부 구조체(10)가 어긋나더라도, 좁은 면적을 갖는 제 2 서브 패드들(24) 및 제 3 서브 패드들(42)이 넓은 면적을 갖는 제 4 서브 패드들(44) 및 제 1 서브 패드들(22)과 수직적으로 완전히 오버랩(overlap)될 수 있으며, 제 1 서브 패드들(22)과 제 3 서브 패드들(42)의 접촉 면적 및 제 2 서브 패드들(24)과 제 4 서브 패드들(44)의 접촉 면적이 일정할 수 있다. 즉, 제 1 패드들(20)과 제 2 패드들(40) 사이의 접촉 저항이 각각의 서브 패드들(22, 24, 42, 44)에서 균일할 수 있다. 이에 따라, 전기적 특성이 향상된 반도체 장치가 제공될 수 있다.
본원 발명과는 다르게, 넓은 면적의 패드들이 하부 구조체(10) 측에 모두 제공되고, 좁은 면적의 패드들이 모두 상부 구조체(30) 측에 제공되는 경우, 하부 구조체(10)에서 패드들 간의 간격이 좁을 수 있으며, 패드들 간의 단락이 발생할 수 있다.
반면, 본원 발명과 같이, 넓은 면적의 패드들이 하부 구조체(10) 또는 상부 구조체(30) 중 어느 하나에 모두 제공되는 것이 아니라, 하부 구조체(10) 및 상부 구조체(30) 각각에서 넓은 면적의 패드들과 좁은 면적의 패드들이 교번하여 배열될 수 있다. 이에 따라, 제 1 패드들(20) 간의 간격 또는 제 2 패드들(40) 간의 간격이 넓을 수 있으며, 제 1 패드들(20) 간의 단락 또는 제 2 패드들(40) 간의 단락이 발생하는 것을 방지할 수 있다. 또한, 제 1 패드들(20) 간의 간격 마진 또는 제 2 패드들(40) 간의 간격 마진이 크기 때문에, 패드들의 집적도가 높은 반도체 장치가 제공될 수 있다.
도 1에서는 제 1 서브 패드들(22)과 제 2 서브 패드들(24)이 교번하여 배열되고, 제 3 서브 패드들(42)과 제 4 서브 패드들(44)이 교번하여 배열되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 2를 참조하여, 제 1 서브 패드들(22)은 제 1 기판(12)의 제 1 영역(R1) 상에 배치될 수 있다. 제 2 서브 패드들(24)은 제 1 기판(12)의 제 2 영역(R2) 상에 배치될 수 있다. 일 예로, 제 1 패드들(20)은 적어도 둘 이상의 제 1 서브 패드들(22)로 구성되거나, 또는 적어도 둘 이상의 제 2 서브 패드들(24)로 구성되는 군들(groups)을 가질 수 있으며, 상기 각 군들은 서로 인접하여 배치될 수 있다.
제 3 서브 패드들(42)은 제 2 기판(32) 상에서 제 1 서브 패드들(22)과 대응되는 위치에 배치되고, 제 4 서브 패드들(44)은 제 2 기판(32) 상에서 제 2 서브 패드들(24)과 대응되는 위치에 배치될 수 있다. 상세하게는, 제 3 서브 패드들(42)은 제 1 영역(R1) 상에 배치될 수 있다. 제 4 서브 패드들(44)은 제 2 영역(R2) 상에 배치될 수 있다. 일 예로, 제 2 패드들(40)은 적어도 둘 이상의 제 3 서브 패드들(42)로 구성되거나, 또는 적어도 둘 이상의 제 4 서브 패드들(44)로 구성되는 군들(groups)을 가질 수 있으며, 상기 각 군들은 서로 인접하여 배치될 수 있다.
제 1 절연막(16)과 제 2 절연막(36)이 서로 접할 수 있다. 제 1 절연막(16)과 제 2 절연막(36)의 계면 상에서, 하부 구조체(10)의 제 1 패드들(20)과 상부 구조체(30)의 제 2 패드들(40)이 접합될 수 있다. 예를 들어, 제 1 서브 패드들(22)은 제 3 서브 패드들(42)과 결합하여 일체를 형성할 수 있고, 제 2 서브 패드들(24)은 제 4 서브 패드들(44)과 결합하여 일체를 형성할 수 있다. 제 1 서브 패드들(22)의 폭은 제 3 서브 패드들(42)의 폭보다 클 수 있다. 제 1 서브 패드들(22)의 평면 형상은 제 3 서브 패드들(42)의 평면 형상보다 클 수 있으며, 평면적 관점에서 각각의 제 3 서브 패드들(42)은 대응되는 제 1 서브 패드들(22)의 내측에 위치할 수 있다. 제 2 서브 패드들(24)의 폭은 제 4 서브 패드들(44)의 폭보다 작을 수 있다. 제 2 서브 패드들(24)의 평면 형상은 제 4 서브 패드들(44)의 평면 형상보다 작을 수 있으며, 평면적 관점에서 각각의 제 2 서브 패드들(24)은 대응되는 제 4 서브 패드들(44)의 내측에 위치할 수 있다. 즉, 제 1 패드들(20)은 제 2 패드들(40)과 결합하되, 제 1 영역(R1)에서 제 1 패드들(20)의 폭이 제 2 패드들(40)의 폭보다 크고, 제 2 영역(R2)에서 제 2 패드들(40)의 폭이 제 1 패드들(20)의 폭보다 클 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 장치를 개략적으로 설명하기 위한 단면도이다.
도 3을 참조하여, 제 1 패드들(20)은 서로 인접한 제 1 서브 패드들(22)의 하나와 제 2 서브 패드들(24)의 하나 사이에 제공되는 적어도 하나의 제 5 서브 패드들(26)을 더 포함할 수 있다. 이때, 제 1 서브 패드들(22) 및 제 2 서브 패드들(24)은 도 3 및 도 2에 도시된 바와 같이, 제 1 및 제 2 영역들(R1, R2)에 각각 제공되는 군들을 형성할 수 있다. 또는, 도 3에 도시된 바와는 다르게, 도 1에서와 같이 제 1 서브 패드들(22) 및 제 2 서브 패드들(24)은 서로 교번하여 배치될 수 있다. 제 5 서브 패드들(26)의 폭은 제 1 서브 패드들(22)의 폭보다 작고, 제 2 서브 패드들(24)의 폭보다 클 수 있다. 제 5 서브 패드들(26)은 제 1 서브 패드들(22) 또는 제 2 서브 패드들(24)과 연결되거나, 또는 제 1 회로층(14)과 연결되는 배선 패턴일 수 있다.
제 2 패드들(40)은 서로 인접한 제 3 서브 패드들(42)의 하나와 제 4 서브 패드들(44)의 하나 사이에 제공되는 적어도 하나의 제 6 서브 패드들(46)을 더 포함할 수 있다. 이때, 제 3 서브 패드들(42) 및 제 4 서브 패드들(44)은 도 3 및 도 2에 도시된 바와 같이, 제 1 및 제 2 영역들(R1, R2)에 각각 제공되는 군들을 형성할 수 있다. 또는, 도 3에 도시된 바와는 다르게, 도 1에서와 같이 제 3 서브 패드들(42) 및 제 4 서브 패드들(44)은 서로 교번하여 배치될 수 있다. 제 6 서브 패드들(46)은 제 5 서브 패드들(26)과 대응되는 위치에 배치될 수 있다. 예를 들어, 제 6 서브 패드들(46) 각각은 하나의 제 5 서브 패드들(26) 상에 위치할 수 있다. 제 6 서브 패드들(46)의 폭은 제 3 서브 패드들(42)의 폭보다 크고, 제 4 서브 패드들(44)의 폭보다 작을 수 있다. 제 6 서브 패드들(46)은 제 3 서브 패드들(42) 또는 제 4 서브 패드들(44)과 연결되거나, 또는 제 2 회로층(34)과 연결되는 배선 패턴일 수 있다.
제 1 절연막(16)과 제 2 절연막(36)이 서로 접할 수 있다. 제 1 절연막(16)과 제 2 절연막(36)의 계면 상에서, 하부 구조체(10)의 제 1 패드들(20)과 상부 구조체(30)의 제 2 패드들(40)이 접합될 수 있다. 제 5 서브 패드들(26)은 제 6 서브 패드들(46)과 결합하여 일체를 형성할 수 있다. 제 5 서브 패드들(26)의 폭은 제 6 서브 패드들(46)의 폭과 동일할 수 있다. 이때, 제 5 서브 패드들(26)과 제 6 서브 패드들(46)은 수직적으로 정렬될 수 있다. 예를 들어, 제 5 서브 패드들(26)의 측면은 그와 접하는 제 6 서브 패드(46)의 측면과 접할 수 있다. 제 5 서브 패드들(26)의 평면 형상은 제 6 서브 패드들(46)의 평면 형상과 동일할 수 있다.
도 1 내지 도 3에서는 하나의 제 1 서브 패드들(22) 및 하나의 제 2 서브 패드들(24)이 각각 하나의 제 3 서브 패드들(42) 및 하나의 제 4 서브 패드들(44)과 대응되어 접속되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 4는 본 발명의 실시예들에 따른 반도체 장치를 개략적으로 설명하기 위한 단면도이다.
도 4를 참조하여, 반도체 장치에서, 하나의 제 1 서브 패드(22)에 적어도 둘 이상의 제 3 서브 패드들(42)이 접속되고, 하나의 제 4 서브 패드(44)에 적어도 둘 이상의 제 2 서브 패드들(24)이 접속될 수 있다.
인접한 제 1 서브 패드들(22) 사이에 적어도 둘 이상의 제 2 서브 패드들(24)이 배치될 수 있다. 제 1 서브 패드들(22)의 폭은 제 2 서브 패드들(24)의 폭보다 클 수 있다.
인접한 제 4 서브 패드들(44) 사이에 적어도 둘 이상의 제 3 서브 패드들(42)이 배치될 수 있다. 제 4 서브 패드들(44)의 폭은 제 3 서브 패드들(42)의 폭보다 클 수 있다.
이때, 인접한 제 4 서브 패드들(44) 사이의 제 3 서브 패드들(42)은 하나의 제 1 서브 패드(22)의 어느 하나와 정렬될 수 있고, 인접한 제 1 서브 패드들(22) 사이의 제 2 서브 패드들(24)은 제 4 서브 패드(44)의 어느 하나와 정렬될 수 있다. 예를 들어, 하나의 제 1 서브 패드(22) 상에 적어도 둘 이상의 제 3 서브 패드들(42)이 위치할 수 있으며, 하나의 제 4 서브 패드들(44) 상에 적어도 둘 이상의 제 2 서브 패드(24)이 위치할 수 있다.
상부 구조체(30)는 하부 구조체(10) 상에 배치될 수 있다. 상부 구조체(30)는 하부 구조체(10)와 연결될 수 있다. 제 1 절연막(16)과 제 2 절연막(36)의 계면 상에서, 하부 구조체(10)의 제 1 패드들(20)과 상부 구조체(30)의 제 2 패드들(40)이 접합될 수 있다. 이때, 제 1 패드들(20)과 제 2 패드들(40)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 이때, 제 1 서브 패드들(22)의 하나는 그와 접하는 적어도 둘 이상의 제 3 서브 패드들(42)과 접합될 수 있고, 제 4 서브 패드들(44)의 하나는 그와 접하는 적어도 둘 이상의 제 2 서브 패드들(24)과 접합될 수 있다. 제 1 서브 패드들(22)의 폭은 제 3 서브 패드들(42)의 폭보다 클 수 있다. 예를 들어, 제 1 서브 패드들(22)의 폭은 제 3 서브 패드들(42)의 폭의 2배 내지 10배일 수 있다. 제 1 서브 패드들(22)의 평면 형상은 제 3 서브 패드들(42)의 평면 형상보다 클 수 있다. 평면적 관점에서 제 3 서브 패드들(42)은 대응되는 제 1 서브 패드(22)의 내측에 위치할 수 있다. 제 2 서브 패드들(24)의 폭은 제 4 서브 패드들(44)의 폭보다 작을 수 있다. 예를 들어, 제 4 서브 패드들(44)의 폭은 제 2 서브 패드들(24)의 폭의 2배 내지 10배일 수 있다. 제 2 서브 패드들(24)의 평면 형상은 제 4 서브 패드들(44)의 평면 형상보다 작을 수 있다. 평면적 관점에서 제 2 서브 패드들(24)은 대응되는 제 4 서브 패드(44)의 내측에 위치할 수 있다.
도 4에서, 하나의 제 1 서브 패드(22) 및 하나의 제 4 서브 패드(44)에 둘의 제 3 서브 패드들(42) 및 둘의 제 2 서브 패드들(24)이 각각 접속되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 하나의 제 1 서브 패드(22) 및 하나의 제 4 서브 패드(44)에 둘 이상의 제 3 서브 패드들(42) 및 둘이상의 제 2 서브 패드들(24)이 각각 접속될 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 장치들이 집적된 기판을 나타내는 도면으로, 제 1 기판(12) 상에 제 2 기판(32)이 적층된 것을 도시하였다.
도 5를 참조하면, 제 1 기판(12) 및 제 2 기판(32)은 반도체 웨이퍼와 같은 반도체 기판일 수 있다. 제 1 기판(12) 및 제 2 기판(32)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 제 1 기판(12) 및 제 2 기판(32)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 제 1 기판(12) 및 제 2 기판(32)은 단결정의 결정 구조를 가질 수 있다.
제 1 기판(12) 및 제 2 기판(32)은 실질적으로 동일/유사할 수 있다. 제 1 기판(12) 및 제 2 기판(32)은 반도체 칩들이 각각 형성되는 칩 영역들(CR) 및 칩 영역들(CR) 사이의 스크라이브 라인(scribe line) 영역(SR)을 포함한다. 칩 영역들(CR)은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 각각의 칩 영역들(CR)은 스크라이브 라인 영역(SR)에 의해 둘러싸일 수 있다. 즉, 제 1 방향(D1)으로 인접하는 칩 영역들(CR) 사이와 제 2 방향(D2)으로 인접하는 칩 영역들(CR) 사이에 스크라이브 라인 영역(SR)이 배치될 수 있다. 이때, 제 1 기판(12) 및 제 2 기판(32)의 제 1 방향(D1)의 일단에 노치(NT, notch)가 배치될 수 있다. 제 1 기판(12) 및 제 2 기판(32)은 제 3 방향(D3)으로 적층되되, 제 1 기판(12) 및 제 2 기판(32)은 각각의 노치(NT)를 기준으로 정렬될 수 있다. 이에 따라, 제 1 기판(12)의 칩 영역들(CR) 및 스크라이브 라인 영역(SR)과 제 2 기판(32)의 칩 영역들(CR) 및 스크라이브 라인 영역(SR)은 서로 정렬되어, 평면적으로 오버랩될 수 있다.
실시예들에 따르면, 제 1 기판(12) 및 제 2 기판(32)의 칩 영역들(CR) 각각에 3차원적으로 배열된 메모리 셀들을 포함하는 반도체 장치가 형성될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 6을 참조하면, 반도체 장치는 주변 회로 구조체(PS) 및 셀 어레이 구조체(CS)를 포함하며, 셀 어레이 구조체(CS) 상에 주변 회로 구조체(PS)가 적층될 수 있다. 즉, 셀 어레이 구조체(CS)와 주변 회로 구조체(PS)가 평면적 관점에서, 오버랩될 수 있다. 제 1 기판(12) 상에 집적된 셀 어레이 구조체(CS)와 제 2 기판(32) 상에 집적된 주변 회로 구조체(PS)는 서로 적층될 수 있으며, 이때 셀 어레이 구조체(CS)와 주변 회로 구조체(PS)가 서로 접할 수 있다.
셀 어레이 구조체(CS)는 3차원적으로 배열된 복수의 메모리 셀들을 포함하는 셀 어레이를 포함한다. 실시예들에서, 상기 셀 어레이는 제 1 기판(12) 상에 집적될 수 있다. 일 예로, 제 1 기판(12) 및 셀 어레이 구조체(CS)는 도 1을 참조하여 설명한 하부 구조체(10)에 해당할 수 있으며, 셀 어레이 구조체(CS)는 도 1의 제 1 회로층(14)에 해당할 수 있다.
셀 어레이 구조체(CS)는 하나 또는 복수 개의 매트들(mat)을 포함하고, 매트들 각각은 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 블록들 (BLK0~BLKn) 각각은 3차원적으로 배열된 메모리 셀들을 포함할 수 있다. 예를 들면, 메모리 블록들(BLK0~BLKn) 각각은 제 1 기판(12) 상에 제 3 방향(D3)을 따라 적층된 구조물들을 포함할 수 있다.
주변 회로 구조체(PS)는 셀 어레이를 제어하는 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등을 포함할 수 있다. 주변 회로 구조체(PS)를 구성하는 주변 회로들은 제 2 기판(32)의 일면 상에 집적될 수 있다. 일 예로, 제 2 기판(32) 및 주변 회로 구조체(PS)는 도 1을 참조하여 설명한 상부 구조체(30)에 해당할 수 있으며, 주변 회로 구조체(PS)는 도 1의 제 2 회로층(34)에 해당할 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체장치의 셀 어레이를 나타내는 회로도이다.
도 7을 참조하면, 실시예들에 따른 반도체 장치는 3차원 NAND 플래시 메모리 장치일 수 있다. 3차원 NAND 플래시 메모리 장치의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL1-BL3) 및 공통 소스 라인(CSL)과 비트 라인들(BL1-BL3) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다. 셀 스트링들(CSTR)은 제 1 및 제 2 방향들(D1, D2)에 대해 수직하는 제 3 방향(D3)을 따라 연장될 수 있다.
비트 라인들(BL1-BL3)은 2차원적으로 배열되고, 그 각각에 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의의 비트 라인들(BL1-BL3)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL1-BL3)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다.
공통 소스 라인(CSL)과 비트 라인들(BL1-BL3) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL1-SSL3)은 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 8 및 도 9는 본 발명의 실시예들에 따른 반도체 장치의 개략적인 평면도들로써, 도 4의 A 부분을 확대한 도면들이다.
도 5, 도 8, 및 도 9를 참조하면, 셀 어레이 구조체(CS)를 포함하는 제 1 기판(12)의 칩 영역들(CR) 각각 상에 주변 회로 구조체(PS)를 포함하는 제 2 기판(32)의 칩 영역들(CR)이 배치될 수 있다.
각각의 칩 영역들(CR)에서, 제 2 기판(32)의 일면 상에 주변 회로 구조체(PS)를 구성하는 로우 및 칼럼 디코더들(ROW DEC, COL DEC), 페이지 버퍼(PBR), 및 제어 회로들(CTRL)이 배치될 수 있다. 여기서, 칩 영역들(CR)은 스크라이브 라인 영역(SR)에 의해 둘러싸이며, 스크라이브 라인 영역(SR)은 반도체 장치의 제조 공정 중 쏘잉(sawing) 공정이 수행되어 칩 영역들(CR)에 형성된 반도체 장치들을 싱귤레이션(Singulation)하기 위한 구성요소일 수 있다.
도 8을 참조하면, 각 칩 영역(CR)에서, 셀 어레이 구조체를 구성하는 하나의 매트(MT) 또는 하나의 블록이 배치될 수 있다. 실시예들에서, 매트(MT)는 제 1 기판(도 6의 12 참조) 상에 제공될 수 있다. 하나의 매트(MT)는 주변 회로 구조체(도 6의 PS 참조) 일부와 중첩되도록 배치될 수 있다. 일 예로, 로우 디코더들(ROW DEC) 및 페이지 버퍼들(PBR)은, 평면적 관점에서, 매트(MT) 둘레에 배치될 수 있다. 컬럼 디코더들(COL DEC) 및 제어 회로(CTRL)는 매트(MT)와 중첩될 수 있다. 실시예들에 따르면, 매트(MT) 위에서 주변 회로 구조체(도 3의 PS 참조)를 구성하는 주변 회로들은 자유롭게 배치될 수 있다.
도 9를 참조하면, 각 칩 영역(CR)에서, 셀 어레이 구조체(도 6의 CS 참조)를 구성하는 복수 개의 매트들(MT) 또는 복수 개의 블록들이 배치될 수 있다. 복수 개의 매트들(MT)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 실시예들에서, 복수 개의 매트들(MT)은 제 1 기판(도 6의 12 참조) 상에 제공될 수 있다.
도 10은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 10을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제 1 구조물(110F) 및 제 1 구조물(110F) 상의 제 2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제 1 구조물(110F)은 제 2 구조물(1100S)의 옆에 배치될 수도 있다. 제 1 구조물(110F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제 2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제 1 및 제 2 게이트 상부 라인들(UL1, UL2), 제 1 및 제 2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제 2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제 1 및 제 2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제 1 및 제 2 게이트 상부 라인들(UL1, UL2)은, 제 1 구조물(110F) 내에서 제 2 구조물(1100S)까지 연장되는 제 1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제 1 구조물(110F) 내에서 제 2 구조물(1100S)까지 연장되는 제 2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제 1 구조물(110F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제 1 구조물(110F) 내에서 제 2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 11은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 11을 참조하여, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제 1 및 제 2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제 1 및 제 2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제 1 및 제 2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 10의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조체들(3210) 및 수직 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 이하에서 설명되는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제 1 및 제 2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제 1 및 제 2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 12는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다. 도 12는 도 11의 반도체 패키지의 예시적인 실시예를 설명하며, 도 11의 반도체 패키지를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 12를 참조하여, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제 1 구조물(4100), 및 제 1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제 1 구조물(4100)과 접합된 제 2 구조물(4200)을 포함할 수 있다.
제 1 구조물(4100)은 주변 배선(4110) 및 제 1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제 2 구조물(4200)은 소오스 구조체(4205), 소오스 구조체(4205)과 제 1 구조물(4100) 사이의 적층 구조체(4210), 적층 구조체(4210)을 관통하는 수직 구조체들(4220)과 분리 구조체(4230), 및 수직 구조체들(4220) 및 적층 구조체(4210)의 워드 라인들(도 10의 WL)과 각각 전기적으로 연결되는 제 2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제 2 접합 구조물들(4250)은, 수직 구조체들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드 라인들(도 10의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(4235)을 통하여, 각각 수직 구조체들(4220) 및 워드 라인들(도 10의 WL)과 전기적으로 연결될 수 있다. 제 1 구조물(4100)의 제 1 접합 구조물들(4150) 및 제 2 구조물(4200)의 제 2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제 1 접합 구조물들(4150) 및 제 2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
제 1 구조물(4100)/제 2 구조물(4200)/반도체 칩들(2200a) 각각은 이하에서 설명되는 실시예들에 따른 소오스 구조체를 더 포함할 수 있다. 반도체 칩들(2200a) 각각은 제 1 구조물(4100)의 주변 배선들(4110)과 전기적으로 연결되는 입출력 패드(도 11의 2210)를 더 포함할 수 있다.
도 12의 반도체 칩들(2200b)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 12의 반도체 칩들(2200b)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 12의 제 1 구조물(4100)은 이하 설명되는 실시예들에서 주변 회로 구조체에 대응될 수 있으며, 도 12의 제 2 구조물(4200)은 이하 설명되는 실시예들에서 셀 어레이 구조체에 대응될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 14는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로써, 도 13의 A-A'선을 따라 자른 단면에 해당한다.
도 13 및 도 14를 참조하여, 반도체 장치는 메모리 장치일 수 있다. 반도체 장치(1)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제 1 웨이퍼 상에 셀 어레이 구조체(CS)를 포함하는 상부 칩을 제작하고, 제 1 웨이퍼와 다른 제 2 웨이퍼 상에 주변 회로 구조체(PS)를 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
반도체 장치(1)의 셀 어레이 구조체(CS)와 주변 회로 구조체(PS) 각각은 외부 패드 본딩 영역(PA), 워드 라인 본딩 영역(WLBA), 및 비트 라인 본딩 영역(BLBA)을 포함할 수 있다.
제 1 기판(12)이 제공될 수 있다. 제 1 기판(12)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si) 기판, 실리콘-게르마늄(Si-Ge) 기판, 게르마늄(Ge) 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층일 수 있다. 일 예로, 제 1 기판(12)은 실리콘 기판일 수 있다. 또한, 제 1 기판(12)은 제 1 도전형(예를 들어, p형)의 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체를 포함할 수 있다.
실시예들에 따르면, 셀 어레이 구조체(CS)가 제 1 기판(12) 상에 제공되며, 적층 구조체들(ST), 수직 구조체들(VS), 및 연결 배선 구조체들(CPLG, CL, WPLG, PCL)을 포함한다. 일 예로, 제 1 기판(12) 및 셀 어레이 구조체(CS)는 도 1을 참조하여 설명한 하부 구조체(10)에 해당할 수 있으며, 셀 어레이 구조체(CS)의 일부는 제 1 회로층(14)에 해당할 수 있다.
적층 구조체들(ST)은 제 1 기판(12) 상에서 제 1 방향(D1)으로 나란히 연장되며, 제 2 방향(D2)으로 서로 이격되어 배열될 수 있다. 적층 구조체들(ST) 각각은 제 1 기판(12) 상에 수직적으로 적층된 전극들(EL)과 이들 사이에 개재된 절연막들(ILD)을 포함한다. 적층 구조체들(ST)에서 절연막들(ILD)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 일 예로, 절연막들(ILD) 중 일부는 다른 절연막들(ILD)보다 두껍게 형성될 수도 있다. 이러한 절연막들(ILD)은 실리콘 산화물(SiO)을 포함할 수 있다. 전극들(EL)은 도전 물질을 포함할 수 있으며, 예를 들어, 도전막은 반도체막, 금속 실리사이드막, 금속막, 금속 질화막, 또는 이들의 조합을 포함하는 다층막 중 적어도 하나를 포함할 수 있다.
적층 구조체들(ST)은 비트 라인 본딩 영역(BLBA)에서 비트 라인 본딩 영역(BLBA)으로 제 1 방향(D1)을 따라 연장될 수 있으며, 워드 라인 본딩 영역(WLBA)에서 계단식 구조를 가질 수 있다. 적층 구조체들(ST)의 전극들(EL)은 제 1 기판(12)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있다. 적층 구조체들(ST)은 비트 라인 본딩 영역(BLBA)에서 다양한 형태의 계단 구조를 가질 수 있다.
실시예들에서, 반도체 장치는 3차원 낸드 플래시 메모리 장치일 수 있으며, 제 1 기판(12) 상에 도 7에 도시된 셀 스트링들(도 7의 CSTR)이 집적될 수 있다. 이러한 경우, 적층 구조체들(ST)에서, 최하층 및 최상층의 전극들(EL)은 선택 트랜지스터들(도 7의 SST, GST)의 게이트 전극들로 이용될 수 있다. 예를 들면, 최상층의 전극(EL)은 비트 라인(BL)과 수직 구조체들(VS) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터(도 7의 SST)의 게이트 전극으로 사용되고, 최하층의 전극(EL)은 공통 소스 라인(도 7의 CSL)과 수직 구조체들(VS) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터(도 7의 GST)의 게이트 전극으로 사용될 수 있다. 그리고, 최상층 및 최하층의 전극들(EL) 사이의 전극들(EL)은 메모리 셀들의 제어 게이트 전극들 및 이들을 연결하는 워드 라인들(도 7의 WL0-WL3)로 사용될 수 있다.
수직 구조체들(VS)은 비트 라인 본딩 영역(BLBA)에서 적층 구조체들(ST)을 관통하여 제 1 기판(12)과 접촉할 수 있다. 수직 구조체들(VS)은 제 1 기판(12)과 전기적으로 연결될 수 있다. 수직 구조체들(VS)은, 평면적 관점에서, 일 방향을 따라 배열되거나, 지그재그 형태로 배열될 수 있다. 나아가, 워드 라인 본딩 영역(WLBA) 또는 외부 패드 본딩 영역(PA)에서 수직 구조체들(VS)과 실질적으로 동일한 구조를 갖는 더미 수직 구조체들(미도시)이 제공될 수도 있다.
수직 구조체들(VS)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 수직 구조체들(VS)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체일 수도 있다. 반도체 물질을 포함하는 수직 구조체들(VS)은 도 6을 참조하여 설명된 선택 트랜지스터들(SST, GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들로써 사용될 수 있다. 수직 구조체들(VS)의 바닥면들은 제 1 기판(12)의 상부면과 하부면 사이에 위치할 수 있다. 수직 구조체들(VS)의 상단에는 비트 라인 콘택 플러그(BPLG)와 접속되는 콘택 패드가 위치할 수 있다.
수직 구조체들(VS) 각각은 제 1 기판(12)과 접촉하는 반도체 패턴(SP)과 수직 절연 패턴(VP)을 포함할 수 있다. 반도체 패턴(SP)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 반도체 패턴(SP)의 하단은 닫힌(closed) 형상일 수 있으며, 반도체 패턴(SP)의 내부는 매립 절연 패턴(VI)에 의해 채워질 수 있다. 반도체 패턴(SP)은 제 1 기판(12)의 상부면과 접촉될 수 있다. 반도체 패턴(SP)은 언도프트(undoped) 상태이거나, 제 1 기판(12)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 반도체 패턴(SP)은 다결정 상태 또는 단결정 상태일 수 있다.
수직 절연 패턴(VP)이 적층 구조체(ST)와 수직 구조체들(VS) 사이에 배치될 수 있다. 수직 절연 패턴(VP)은 제 3 방향(D3)으로 연장되며 수직 구조체(VS)의 측벽을 둘러쌀 수 있다. 즉, 수직 절연 패턴(VP)은 상단 및 하단이 오픈된(opened) 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다.
수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 수직 절연 패턴(VP)은 데이터 저장막의 일부일 수 있다. 예를 들어, 수직 절연 패턴(VP)은 NAND 플래시 메모리 장치의 데이터 저장막(DS)으로서, 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다. 예를 들어, 전하 저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 더 구체적으로, 전하 저장막은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘-풍부 질화물(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막은 전하 저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블록킹 절연막은 알루미늄 산화물(Al2O3) 및 하프늄 산화물(Hf2O) 등과 같은 고유전 물질일 수 있다. 이와 달리, 수직 절연막은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
수평 절연 패턴(HP)이 전극들(EL)의 일측벽들과 수직 절연 패턴(VP) 사이에 제공될 수 있다. 수평 절연 패턴(HP)은 전극들(EL)의 일측벽들 상에서 전극들(EL)의 상부면들 및 하부면들로 연장될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 장치의 데이터 저장막(DS)의 일부로서 전하 저장막 및 블록킹 절연막을 포함할 수 있다. 이와 달리, 수평 절연 패턴(HP)은 블록킹 절연막을 포함할 수 있다.
공통 소스 영역들(CSR)이 서로 인접하는 적층 구조체들(ST) 사이에서 제 1 기판(12) 내에 각각 배치될 수 있다. 공통 소스 영역들(CSR)은 적층 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 공통 소스 영역들(CSR)은 제 1 기판(12) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 공통 소스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
공통 소스 플러그(CSP)가 공통 소스 영역(CSR)에 접속될 수 있다. 공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에 측벽 절연 스페이서(SSP)가 개재될 수 있다. 3차원 NAND 플래시 메모리 장치의 읽기 또는 프로그램 동작 시 공통 소스 플러그(CSP) 통해 공통 소스 영역(CSR)에 접지 전압이 인가될 수 있다.
제 1 매립 절연막(150)이 계단식 구조를 갖는 전극들(EL)의 단부들을 덮으며 제 1 기판(12) 상에 배치될 수 있다. 제 1 층간 절연막(151)이 수직 구조체들(VS)의 상부면들을 덮을 수 있으며, 제 2 층간 절연막(153)이 제 1 층간 절연막(151) 상에서 공통 소스 플러그(CSP)의 상부면을 덮을 수 있다.
비트 라인들(BL)이 제 2 층간 절연막(153) 상에 배치되며, 적층 구조체들(ST)을 가로질러 제 2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그(BPLG)를 통해 수직 구조체(VS)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 후술되는 주변 회로 구조체(PS)와의 전기적 연결을 위한 패드들에 해당할 수 있다. 비트 라인들(BL)은 제 1 서브 패드들(BLa) 및 제 2 서브 패드들(BLb)을 가질 수 있다. 제 1 서브 패드들(BLa) 및 제 2 서브 패드들(BLb)은 도 1을 참조하여 설명한 제 1 및 제 2 서브 패드들(22, 24)과 유사 또는 동일할 수 있다. 예를 들어, 제 1 서브 패드들(BLa)의 폭은 제 2 서브 패드들(BLb)의 폭보다 클 수 있으며, 제 1 서브 패드들(BLa) 및 제 2 서브 패드들(BLb)은 제 1 기판(12)의 상면에 평행한 방향으로 서로 교번하여 배열될 수 있다.
계단식 구조를 갖는 적층 구조체들(ST)의 끝단들에 셀 어레이 구조체(CS)와 주변 회로 구조체(PS)를 전기적으로 연결하기 위한 연결 배선 구조체가 배치될 수 있다. 연결 배선 구조체는 제 1 매립 절연막(150) 및 제 1 및 제 2 층간 절연막들(151, 153) 및 제 1 매립 절연막(150)을 관통하여 전극들(EL)의 끝단들에 각각 접속되는 셀 콘택 플러그들(CPLG)과, 제 2 층간 절연막(153) 상에서 셀 콘택 플러그들(CPLG)에 각각 접속되는 연결 라인들(CL)을 포함한다. 또한, 연결 배선 구조체는 제 1 기판(12) 내의 웰 픽업 영역들(PUR)에 접속되는 웰 콘택 플러그들(WPLG) 및 웰 콘택 플러그들(WPLG)과 연결되는 주변 연결 라인들(PCL)을 포함할 수 있다.
웰 픽업 영역들(PUR)은 제 1 기판(12) 내에서 적층 구조체들(ST) 각각의 양 끝단들에 인접하게 배치될 수 있다. 웰 픽업 영역들(PUR)은 제 1 기판(12)과 동일한 도전형을 가질 수 있으며, 웰 픽업 영역들(PUR)에서 불순물 농도는 제 1 기판(12) 내의 불순물 농도보다 높을 수 있다. 예를 들면, 웰 픽업 영역들(PUR)은 고농도의 p형의 불순물(예를 들면, 붕소(B) 등)을 포함할 수 있다. 실시예들에 따르면, 3차원 NAND 플래시 메모리 장치의 소거 동작 시 연결 콘택 플러그(PPLG) 및 웰 콘택 플러그(WPLG)를 통해 웰 픽업 영역들(PUR)에 소거 전압이 인가될 수 있다.
제 3 층간 절연막(155)이 제 2 층간 절연막(153) 상에서 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)을 둘러쌀 수 있다. 비트 라인들(BL)의 상부면들, 연결 라인들(CL)의 상부면들 및 주변 연결 라인들(PCL)의 상부면들은 제 3 층간 절연막(155)에 의해 노출될 수 있다. 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)은 셀 어레이 배선층(160)을 구성할 수 있다. 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)은 후술되는 주변 회로 구조체(PS)와 전기적으로 연결되는 셀 어레이 구조체(CS)의 패드들에 해당할 수 있다.
상기와 같이 제 1 기판(12) 상에 셀 어레이 구조체(CS)가 배치될 수 있다.
셀 어레이 구조체(CS) 상에 주변 회로 구조체(PS)가 배치될 수 있다.
제 2 기판(32)이 제공될 수 있다. 제 2 기판(32)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층일 수 있다. 일 예로, 제 2 기판(32)은 제 1 도전형(예를 들어, p형)을 갖는 실리콘 기판일 수 있으며, 웰 영역들을 포함할 수 있다.
주변 회로 구조체(PS)는 제 2 기판(32)의 전면 상에 집적되는 주변 회로들 및 주변 회로들을 덮은 제 2 매립 절연막(250)을 포함할 수 있다. 일 예로, 제 1 기판(12) 및 셀 어레이 구조체(CS)는 도 1을 참조하여 설명한 하부 구조체(10)에 해당할 수 있으며, 주변 회로 구조체(PS)의 일부는 제 1 회로층(14)에 해당할 수 있다.
상기 주변 회로들은 앞서 설명한 바와 같이, 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있으며, 제 2 기판(32)의 일면 상에 집적된 NMOS 및 PMOS 트랜지스터들, 저전압 및 고전압 트랜지스터들, 및 저항 등을 포함할 수 있다. 상세하게는, 상기 주변 회로들은 복수의 메모리 셀들에 대한 복수의 데이터 프로그램 단계를 제어하고, 복수의 셀 스트링 중 일부 셀 스트링들을 제어하기 위한 프리 차지 제어 회로를 포함할 수 있다.
보다 상세하게, 제 2 기판(32) 내에 형성된 소자 분리막(211)에 의해 활성 영역들이 정의될 수 있다. 활성 영역의 제 2 기판(32) 상에 주변 게이트 전극들(223)이 게이트 절연막을 개재하여 배치될 수 있다. 주변 게이트 전극들(223) 양측의 제 2 기판(32) 내에 소스/드레인 영역들(221)이 제공될 수 있다.
주변 회로 배선층(230)이 제 2 기판(32) 상의 주변 회로들과 연결될 수 있다. 주변 회로 배선층(230)은 주변 회로 배선들(233) 및 주변 회로 콘택 플러그들(231)을 포함할 수 있다. 주변 회로 배선들(233)은 주변 회로 콘택 플러그들(231)을 통해 주변 회로들과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에 주변 회로 플러그들(231) 및 주변 회로 배선들(233)이 접속될 수 있다.
제 2 매립 절연막(250)은 주변 게이트 전극들(223), 주변 회로 플러그들(231), 및 주변 회로 배선들(233)을 덮을 수 있다. 제 2 매립 절연막(250)은 주변 회로 배선층(230)은 제 2 매립 절연막(250)의 하면 상에 노출되는 노출 배선들(235)을 더 포함할 수 있다. 노출 배선들(235)은 주변 회로 구조체들(PS)을 셀 어레이 구조체(CS)에 전기적으로 연결시키기 위한 패드들에 해당할 수 있다. 노출 배선들(235)은 제 3 서브 패드들(237) 및 제 4 서브 패드들(239)을 가질 수 있다. 제 3 서브 패드들(237) 및 제 4 서브 패드들(239)은 도 1을 참조하여 설명한 제 3 및 제 4 서브 패드들(42, 44)과 유사 또는 동일할 수 있다. 예를 들어, 제 3 서브 패드들(237)의 폭은 제 4 서브 패드들(239)의 폭보다 작을 수 있으며, 제 3 서브 패드들(237) 및 제 4 서브 패드들(239)은 제 1 기판(12)의 상면에 평행한 방향으로 서로 교번하여 배열될 수 있다. 제 3 서브 패드들(237) 및 제 4 서브 패드들(239)은 각각 제 1 서브 패드들(BLa) 및 제 2 서브 패드들(BLb)에 대응되는 위치에 배치될 수 있다. 예를 들어, 제 3 서브 패드들(237)은 제 1 서브 패드들(BLa) 상에 배치되고, 제 4 서브 패드들(239)은 제 2 서브 패드들(BLb) 상에 배치될 수 있다. 제 1 서브 패드들(BLa)의 폭은 제 3 서브 패드들(237)의 폭보다 크고, 제 2 서브 패드들(BLb)의 폭은 제 4 서브 패드들(239)의 폭보다 작을 수 있다. 제 2 매립 절연막(250)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 제 2 매립 절연막(250)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 및/또는 저유전 물질을 포함할 수 있다.
일 실시예에서, 주변 회로 배선들(233) 및 주변 회로 콘택 플러그들(231)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 노출 배선들(235)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 한 개 층의 주변 회로 배선들(233)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 주변 회로 배선들(233)은 복수로 제공되어 서로 적층될 수 있다. 이때, 복수의 주변 회로 배선들(233)의 적어도 일부는, 노출 배선들(235)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
셀 어레이 구조체(CS)와 주변 회로 구조체(PS)는 직접적으로 접할 수 있다. 예를 들어, 도 14에 도시된 바와 같이, 셀 어레이 구조체(CS)의 셀 어레이 배선층(160)과 주변 회로 구조체(PS)의 주변 회로 배선층(230)이 서로 접할 수 있다. 예를 들어, 제 3 층간 절연막(155)과 제 2 매립 절연막(250)이 서로 접할 수 있으며, 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)의 적어도 일부는 노출 배선들(235)과 연결될 수 있다. 이때, 셀 어레이 배선층(160)과 주변 회로 배선층(230)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)의 각각과 노출 배선들(235)은 연속적인 구성을 가질 수 있고, 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)의 각각과 노출 배선들(235) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 예를 들어, 제 1 서브 패드들(BLa)과 각각 제 3 서브 패드들(237)는 동일한 물질로 구성되어, 제 1 서브 패드들(BLa)과 각각 제 3 서브 패드들(237) 사이에 계면이 없을 수 있다. 즉, 제 1 서브 패드들(BLa)과 각각 제 3 서브 패드들(237)은 하나의 구성 요소로 제공될 수 있다. 예를 들어, 제 2 서브 패드들(BLb)과 각각 제 4 서브 패드들(239)는 동일한 물질로 구성되어, 제 2 서브 패드들(BLb)과 각각 제 4 서브 패드들(239) 사이에 계면이 없을 수 있다. 즉, 제 2 서브 패드들(BLb)과 각각 제 4 서브 패드들(239)은 하나의 구성 요소로 제공될 수 있다.
본 발명의 실시예들에 따르면, 배선의 밀집도가 높은 워드 라인 본딩 영역(WLBA) 상에서, 넓은 면적의 제 1 서브 패드들(BLa)과 좁은 면적의 제 2 서브 패드들(BLb)이 교번하여 배열될 수 있다. 이에 따라, 제 1 서브 패드들(BLa)과 제 2 서브 패드들(BLb) 간의 간격이 넓을 수 있으며, 제 1 서브 패드들(BLa)과 제 2 서브 패드들(BLb) 간의 단락이 발생하는 것을 방지할 수 있으며, 비트 라인(BL)의 배선 자유도가 높을 수 있다.
도 14에서는 제 1 서브 패드들(BLa)과 제 2 서브 패드들(BLb)이 교번하여 배열되고, 제 3 서브 패드들(237)과 제 4 서브 패드들(239)이 교번하여 배열되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 15는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 15에 도시된 바와 같이, 비트 라인들(BL)은 적어도 둘 이상의 제 1 서브 패드들(BLa)로 구성되거나, 또는 적어도 둘 이상의 제 2 서브 패드들(BLb)로 구성되는 군들(groups)을 가질 수 있으며, 상기 각 군들은 서로 인접하여 배치될 수 있다. 제 3 서브 패드들(237)은 제 1 서브 패드들(BLa)과 대응되는 위치에 배치되고, 제 4 서브 패드들(239)은 제 2 서브 패드들(BLb)과 대응되는 위치에 배치될 수 있다. 노출 배선들(235)은 적어도 둘 이상의 제 3 서브 패드들(237)로 구성되거나, 또는 적어도 둘 이상의 제 4 서브 패드들(239)로 구성되는 군들(groups)을 가질 수 있으며, 상기 각 군들은 서로 인접하여 배치될 수 있다.
셀 어레이 배선층(160)과 주변 회로 배선층(230)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)의 각각과 노출 배선들(235)은 연속적인 구성을 가질 수 있고, 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)의 각각과 노출 배선들(235) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 예를 들어, 제 1 서브 패드들(BLa)과 각각 제 3 서브 패드들(237)는 동일한 물질로 구성되어, 제 1 서브 패드들(BLa)과 각각 제 3 서브 패드들(237) 사이에 계면이 없을 수 있다. 즉, 제 1 서브 패드들(BLa)과 각각 제 3 서브 패드들(237)은 하나의 구성 요소로 제공될 수 있다. 예를 들어, 제 2 서브 패드들(BLb)과 각각 제 4 서브 패드들(239)는 동일한 물질로 구성되어, 제 2 서브 패드들(BLb)과 각각 제 4 서브 패드들(239) 사이에 계면이 없을 수 있다. 즉, 제 2 서브 패드들(BLb)과 각각 제 4 서브 패드들(239)은 하나의 구성 요소로 제공될 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16에 도시된 바와 같이, 비트 라인들(BL)은 제 1 서브 패드들(BLa) 및 제 2 서브 패드들(BLb)을 포함할 수 있다. 이때, 하나의 제 1 서브 패드(BLa)에 적어도 둘 이상의 제 3 서브 패드들(237)이 접속되고, 하나의 제 4 서브 패드(239)에 적어도 둘 이상의 제 2 서브 패드들(BLb)이 접속될 수 있다.
인접한 제 1 서브 패드들(BLa) 사이에 적어도 둘 이상의 제 2 서브 패드들(BLb)이 배치될 수 있다. 제 1 서브 패드들(BLa)의 폭은 제 2 서브 패드들(BLb)의 폭보다 클 수 있다.
인접한 제 4 서브 패드들(239) 사이에 적어도 둘 이상의 제 3 서브 패드들(237)이 배치될 수 있다. 제 4 서브 패드들(239)의 폭은 제 3 서브 패드들(237)의 폭보다 클 수 있다.
이때, 인접한 제 4 서브 패드들(239) 사이의 제 3 서브 패드들(237)은 하나의 제 1 서브 패드(BLa)의 어느 하나와 정렬될 수 있고, 인접한 제 1 서브 패드들(BLa) 사이의 제 2 서브 패드들(BLb)은 제 4 서브 패드(239)의 어느 하나와 정렬될 수 있다. 예를 들어, 하나의 제 1 서브 패드(BLa) 상에 적어도 둘 이상의 제 3 서브 패드들(237)이 위치할 수 있으며, 하나의 제 4 서브 패드들(239) 상에 적어도 둘 이상의 제 2 서브 패드(BLb)이 위치할 수 있다.
셀 어레이 배선층(160)과 주변 회로 배선층(230)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)의 각각과 노출 배선들(235)은 연속적인 구성을 가질 수 있고, 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)의 각각과 노출 배선들(235) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 이때, 제 1 서브 패드들(BLa)의 하나는 그와 접하는 적어도 둘 이상의 제 3 서브 패드들(237)과 접합될 수 있고, 제 4 서브 패드들(239)의 하나는 그와 접하는 적어도 둘 이상의 제 2 서브 패드들(BLb)과 접합될 수 있다. 제 1 서브 패드들(BLa)의 폭은 제 3 서브 패드들(237)의 폭보다 클 수 있다. 예를 들어, 제 1 서브 패드들(BLa)의 폭은 제 3 서브 패드들(237)의 폭의 2배 내지 10배일 수 있다. 제 2 서브 패드들(BLb)의 폭은 제 4 서브 패드들(239)의 폭보다 작을 수 있다. 예를 들어, 제 4 서브 패드들(239)의 폭은 제 2 서브 패드들(BLb)의 폭의 2배 내지 10배일 수 있다.
도 17 내지 도 27는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 17 내지 도 24는 셀 어레이 구조체를 형성하는 공정을 나타내고, 도 25 내지 도 27은 주변 회로 구조체를 형성하는 공정을 나타낸다.
도 13 및 도 17을 참조하여, 도 5를 참조하여 설명한 바와 같이, 칩 영역들 및 스크라이브 라인 영역을 포함하는 제 1 기판(12)을 준비한다. 예를 들어, 제 1 기판(12)은 제 1 도전형(예를 들어, P형)의 반도체 기판ㅇ리 수 있따. 제 1 기판(12)은 단결정 실리콘(single crystal Si) 기판일 수 있다.
제 1 기판(12) 상에 박막 구조체가 형성될 수 있다. 상기 박막 구조체는 제 1 기판(12)의 전면을 덮도록 형성될 수 있다. 상기 박막 구조체는 번갈아 반복적으로 적층되는 희생막들(SL) 및 절연막들(ILD)을 포함할 수 있다. 상기 박막 구조체에서 희생막들(SL)은 동일한 두께를 가질 수 있따. 희생막들(SL) 및 절연막들(ILD)은 열적 화학기상 증착(Thermal CVD) 공정, 플라즈마 인핸스드 화학기상 증착(Plasma enhanced CVD) 공정, 또는 원자층 증착(ALD) 공정을 이용하여 형성될 수 있다. 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 희생막들(SL) 및 절연막들(ILD)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다. 일 예로, 희생막들(SL) 및 절연막들(ILD)은 절연 물질로 형성되되, 서로 식각 선택성을 가질 수 있다. 예를 들어, 예를 들어, 희생막들(SL)은 실리콘 질화물(SiN)로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화물(SiO)로 형성될 수 있다.
이후, 상기 박막 구조체에 대한 패터닝 공정을 수행하여, 제 1 기판(12) 상에 몰드 구조체(110)를 형성할 수 있다. 몰드 구조체(110)는 상기 박막 구조체에 대한 트리밍(trimming) 공정을 수행하여 형성될 수 있다. 여기서, 트리밍 공정은 박막 구조체 상에 마스크 패턴(미도시)을 형성하는 공정, 박막 구조체의 일 부분을 시각하는 공정, 마스크 패턴의 수평적 면적을 축소시키는 공정, 및 박막 구조체의 일 부분을 식각하는 공정과 마스크 패턴의 수평적 면적을 축소시키는 공정을 번갈아 반복하는 것을 포함할 수 있다. 트리밍 공정을 수행함에 따라 몰드 구조체(110)는 제 1 기판(12)의 워드 라인 본딩 영역(WLBA)에서 계단식 구조를 가질 수 있다.
몰드 구조체(110)가 형성된 제 1 기판(12) 상에 제 1 매립 절연막(150)이 형성될 수 있다. 제 1 매립 절연막(150)은 몰드 구조체(110)를 덮도록 두꺼운 절연막을 증착한 후, 절연막에 대한 평탄화 공정을 수행하여 형성될 수 있다. 제 1 매립 절연막(150)은 희생막들(SL)에 대한 식각 선택성을 갖는 절연 물질로 형성될 수 있다.
도 13 및 도 18을 참조하여, 몰드 구조체(110)의 일부분들을 노출시키는 오프닝들을 갖는 하드 마스크막(MP)이 형성될 수 있다. 하드 마스크막(MP)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 또는 폴리 실리콘과 같은 실리콘 함유 물질, 비정질 카본막(ACL; Amorphous Carbon Layer) 또는 SOH막(Spin-On Hardmask) 등과 같은 탄소 함유 물질, 텅스텐과 같은 금속 물질 또는 유기 물질을 포함할 수 있다. 하드 마스크막(MP)은 제 1 기판(12)의 전면을 덮도록 형성될 수 있다.
하드 마스크막(MP)의 오프닝들에 노출된 몰드 구조체(110)의 일부분들을 이방성 식각함으로써, 몰드 구조체(110)에 제 1 기판(12)을 노출시키는 수직 홀들(LH)이 형성될 수 있다. 수직 홀들(LH)은 평면적 관점에서, 일 방향을 따라 배열되거나, 지그재그 형태로 배열될 수 있다. 여기서, 몰드 구조체(110)에 대한 이방성 식각 공정은 예를 들어, 플라즈마 식각(plasma etching), 반응성 이온 식각(RIE), 고주파 유도 플라즈마 반응성 이온 식각(ICP-RIE), 또는 이온빔 식각(IBE) 공정일 수 있다.
도 13 및 도 19를 참조하여, 수직 홀들(도 18의 LH 참조) 내에 수직 구조체들(VS)이 형성될 수 있다. 수직 구조체들(VS)은, 앞서 설명한 것처럼, 반도체 물질 또는 도전성 물질을 포함할 수 있다.
수직 구조체들(VS)을 형성하는 것은, 제 1 기판(12)을 노출시키며 개구부들의 측벽들을 덮는 반도체 스페이서를 형성하는 것, 및 제 1 기판(12)과 연결되는 반도체 몸체부를 형성하는 것을 포함할 수 있다. 수직 구조체들(VS)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 수직 구조체들(VS)은 제 1 기판(12)과 연결될 수 있다. 나아가, 수직 구조체(VS)의 상단에 도전 패드를 가질 수 있다. 도전 패드는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
실시예들에 따르면, 수직 홀들 내에 수직 구조체들(VS)을 형성하기 전에, 수직 홀들 내에 도 13을 참조하여 설명된 수직 절연 패턴(VP)이 형성될 수 있다. 수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 수직 절연 패턴(VP)은 데이터 저장막의 일부일 수 있다.
계속해서, 수직 구조체들(VS)을 형성한 후, 몰드 구조체들의 희생막들을 전극들로 대체하는 공정들을 수행함으로써, 제 1 기판(12) 상에 수직적으로 적층된 전극들(EL)을 포함하는 적층 구조체들(ST)이 형성될 수 있다. 이에 대해 도 19 및 도 20을 참조하여 상세히 설명하도록 한다.
도 13 및 도 19를 다시 참조하여, 수직 구조체들(VS)의 상부면들을 덮는 제 1 층간 절연막(151)이 제 1 매립 절연막(150) 상에 형성될 수 있다. 제 1 층간 절연막(151)을 형성한 후, 몰드 구조체(도 18의 110 참조)를 관통하여 제 1 기판(12)을 노출시키는 전극 분리 영역들(ESR)이 형성될 수 있다. 전극 분리 영역들(ESR)은 몰드 구조체(110)를 이방성 식각하여 형성될 수 있으며, 몰드 구조체(110)의 측벽들을 노출시킬 수 있다.
전극 분리 영역들(ESR)은 워드 라인 본딩 영역(WLBA)에서 본딩 영역(BLBA)으로 제 1 방향(D1)을 따라 연장될 수 있다. 전극 분리 영역들(ESR) 중 일부는 다른 전극 분리 영역들(ESR)에 비해 제 1 방향(D1)으로 길이가 짧을 수도 있다. 전극 분리 영역들(ESR)을 형성함에 따라 제 2 방향으로(D2) 서로 이격된 복수 개의 서브 몰드 구조체들이 형성될 수 있다.
이어서, 전극 분리 영역들(ESR)에 노출된 희생막들(SL)을 제거하여 게이트 영역들(GR)을 형성할 수 있다. 게이트 영역들(GR)은 절연막들(ILD), 수직 구조체들(VS), 및 제 1 기판(12)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방적으로 식각하여 형성될 수 있다. 여기서, 희생막들(SL)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 희생막들(SL)이 실리콘 질화물(SiN)이고, 절연막들(ILD)이 실리콘 산화물(SiO)인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 등방성 식각 공정이 수행될 수 있다. 게이트 영역들(GR)을 형성 시, 셀 및 더미 수직 구조체들(VS, DVS)은 게이트 영역들(GR)을 정의하는 절연막들(ILD)이 무너지는 것을 방지할 수 있다.
게이트 영역들(GR)은 수직적으로 인접하는 절연막들(ILD) 사이에 제공되는 빈 공간으로서, 수직 구조체들(VS)의 측벽 일부분들을 노출시킬 수 있다. 또한, 게이트 영역들(GR)은 제 1 매립 절연막(150)의 측벽들을 노출시킬 수 있다.
도 13 및 도 20을 참조하여, 게이트 영역들(GR) 내에 수평 절연 패턴들(HP) 및 전극들(EL)을 형성함으로써, 제 1 기판(12) 상에 적층 구조체(ST)가 형성될 수 있다.
상세하게, 수평 절연 패턴들(HP) 및 전극들(EL)은 게이트 영역들(GR)이 형성된 몰드 구조체(도 18의 110 참조) 상에 차례로 수평 절연막, 배리어 금속막(예를 들어, TiN, TaN 또는 WN) 및 금속막(예를 들어, W)을 차례로 증착하고, 트렌치 내벽에 증착된 배리어 금속막 및 금속막을 이방성 식각함으로써 형성될 수 있다. 여기서, 수평 절연 패턴(HP)은 NAND 플래시 메모리 트랜지스터의 데이터 저장막의 일부로서, 실리콘 산화물(SiO) 및/또는 고유전 물질을 포함할 수 있다.
전극들(EL)을 형성한 후에, 전극 분리 영역들(ESR)에 노출된 제 1 기판(12) 내에 공통 소스 영역들(CSR)이 형성될 수 있으며, 전극 분리 영역들(ESR)은 절연 물질로 채워질 수 있다. 공통 소스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다. 또한, 절연 물질로 채워진 전극 분리 영역들(ESR) 내에 공통 소스 영역(CSR)과 접속되는 공통 소스 플러그(CSP)가 형성될 수 있다.
도 13 및 도 21을 참조하여, 제 1 층간 절연막(151) 상에 제 2 층간 절연막(153)이 형성될 수 있다. 이어서, 제 2 층간 절연막(153), 제 1 층간 절연막(151), 및 제 1 매립 절연막(150)에 대한 패터닝 공정을 수행하여 콘택 홀들이 형성될 수 있다. 상세하게는, 셀 콘택 홀들이 워드 라인 본딩 영역(WLBA)에서 전극들(EL)의 단부들을 각각 노출시킬 수 있다. 연결 콘택 홀들이 외부 패드 본딩 영역(PA)에서 제 1 기판(12)을 노출시킬 수 있다. 비트 라인 콘택 홀들이 비트 라인 본딩 영역(BLBA)에서 수직 구조체들(VS)을 노출시킬 수 있다.
이어서, 상기 콘택 홀들 내에 도전 물질을 매립함으로써, 도 14을 참조하여 설명된 비트 라인 콘택 플러그들(BPLG), 셀 콘택 플러그들(CPLG) 및 웰 콘택 플러그들(WPLG)이 형성될 수 있다.
도 13 및 도 22를 참조하여, 제 2 층간 절연막(153) 상에 제 3 층간 절연막(155)이 형성될 수 있다. 제 3 층간 절연막(155)은 제 2 층간 절연막(153) 상에서 비트 라인 콘택 플러그들(BPLG), 셀 콘택 플러그들(CPLG) 및 웰 콘택 플러그들(WPLG)을 덮을 수 있다. 이어서, 제 3 층간 절연막(155)에 대한 패터닝 공정을 수행하여 개구들이 형성될 수 있다. 상세하게는, 제 1 개구들(OP1) 및 제 2 개구들(OP2)이 비트 라인 본딩 영역(BLBA)에 형성될 수 있다. 이때, 제 1 개구들(OP1) 및 제 2 개구들(OP2)의 적어도 일부는 비트 라인 콘택 플러그들(BPLG)을 노출시킬 수 있다. 제 3 개구들(OP3)이 워드 라인 본딩 영역(WLBA)에서 셀 콘택 플러그들(CPLG)을 노출시킬 수 있다. 제 4 개구들(OP4)이 외부 패드 본딩 영역(PA)에서 웰 콘택 플러그들(WPLG)을 노출시킬 수 있다. 제 1 내지 제 4 개구들(OP1, OP2, OP3, OP4)의 어느 하나의 폭은 다른 것들의 폭보다 클 수 있다. 예를 들어, 제 1 개구들(OP1)의 폭은 제 2 개구들(OP2)의 폭보다 클 수 있다. 이때, 제 1 개구들(OP1) 및 제 2 개구들(OP2)은 서로 교번하도록 배열될 수 있다.
제 3 층간 절연막(155) 상에 제 1 도전층(156)이 형성될 수 있다. 제 1 도전층(156)은 제 3 층간 절연막(155)을 덮고, 제 1 내지 제 4 개구들(OP1, OP2, OP3, OP4)를 채울 수 있다. 제 1 도전층(156)은 구리(Cu)를 포함할 수 있다.
도 13 및 도 23을 참조하여, 제 1 도전층(156) 상에 평탄화 공정이 수행되어 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)이 형성될 수 있다. 평탄화 공정은 예를 들어 화학적 기계적 연마(CMP) 공정에 의해 수행될 수 있다. 평탄화 공정은 제 3 층간 절연막(155)의 상부면이 노출될 때가지 수행될 수 있다. 이에 따라, 제 1 개구들(OP1) 및 제 2 개구들(OP2)을 채우는 비트 라인들(BL), 제 3 개구들(OP3)을 채우는 연결 라인들(CL) 및 제 4 개구들(OP4)을 채우는 주변 연결 라인들(PCL)이 형성될 수 있다. 비트 라인들(BL)의 상면들, 연결 라인들(CL)의 상면들 및 주변 연결 라인들(PCL)의 상면들은 제 3 층간 절연막(155)의 상면과 공면(coplanar)을 이룰 수 있다. 비트 라인들(BL)은 제 1 개구들(OP1) 내의 제 1 서브 패드들(BLa) 및 제 2 개구들(OP2) 내의 제 2 서브 패드들(BLb)을 포함할 수 있다. 제 1 서브 패드들(BLa)의 폭은 제 2 서브 패드들(BLb)의 폭보다 클 수 있다.
상기와 같이 셀 어레이 구조체(CS)가 형성될 수 있다.
도 13 및 도 24을 참조하여, 도 5를 참조하여 설명한 바와 같이, 칩 영역들 및 스크라이브 라인 영역을 포함하는 제 2 기판(32)을 준비한다. 예를 들어, 제 2 기판(32)은 제 1 도전형(예를 들면, P형)의 반도체 기판일 수 있다.
각각의 칩 영역들의 제 2 기판(32) 상에 주변 회로들(PTR)이 형성될 수 있다. 주변 회로(PTR)는 예를 들어, 고전압 및 저전압 트랜지스터를 포함할 수 있다. 주변 회로들(PTR)을 형성하는 것은, 제 2 기판(32) 상에 차례로 주변 회로 게이트 절연막 및 주변 회로 게이트 전극(223)을 형성하고, 주변 회로 게이트 전극(223)의 양측의 제 2 기판(32)에 불순물을 주입하여 소스/드레인 영역들(221)을 형성하는 것을 포함할 수 있다.
주변 회로 게이트 스페이서가 주변 회로 게이트 전극(223)의 측벽에 형성될 수 있다.
도 13 및 25를 참조하여, 주변 회로들(PTR)과 연결되는 주변 회로 배선층(230)의 배선 구조체들, 즉 주변 회로 콘택 플러그들(231) 및 주변 회로 배선들(233)이 형성될 수 있다. 다시 말해, 각 칩 영역의 제 2 기판(32) 상에 로우 및 컬럼 디코더들, 페이지 버퍼들, 및 제어 회로들이 형성될 수 있다.
주변 회로들(PTR) 및 주변 배선 구조체를 형성한 후, 제 2 기판(32)의 전면을 덮는 제 2 매립 절연막(250)이 형성될 수 있다. 이때, 주변 회로 배선들(233)은 제 2 매립 절연막(250)에 의해 매립될 수 있다. 제 2 매립 절연막(250)은 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있으며, 예를 들어, 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 및/또는 저유전 물질을 포함할 수 있다. 이어서, 제 2 매립 절연막(250)에 대한 패터닝 공정을 수행하여 개구들이 형성될 수 있다. 상세하게는, 제 5 개구들(OP5) 및 제 6 개구들(OP6)이 비트 라인 본딩 영역(BLBA)에 형성될 수 있다. 제 7 개구들(OP7)이 워드 라인 본딩 영역(WLBA) 및 외부 패드 본딩 영역(PA)에 형성될 수 있다. 제 5 내지 제 7 개구들(OP5, OP6, OP7) 각각은 주변 회로 콘택 플러그들(231) 또는 주변 회로 배선들(233)을 노출시킬 수 있다. 제 5 내지 제 7 개구들(OP5, OP6, OP7)의 어느 하나의 폭은 다른 것들의 폭보다 클 수 있다. 예를 들어, 제 6 개구들(OP6)의 폭은 제 5 개구들(OP5)의 폭보다 클 수 있다. 이때, 제 5 개구들(OP5) 및 제 6 개구들(OP6)은 서로 교번하도록 배열될 수 있다.
제 2 매립 절연막(250) 제 2 도전층(236)이 형성될 수 있다. 제 2 도전층(236)은 제 2 매립 절연막(250)을 덮고, 제 5 내지 제 7 개구들(OP5, OP6, OP7)를 채울 수 있다. 제 2 도전층(236)은 구리(Cu)를 포함할 수 있다.
도 13 및 도 26을 참조하여, 제 2 도전층(236) 상에 평탄화 공정이 수행되어 노출 배선들(235)이 형성될 수 있다. 평탄화 공정은 예를 들어 화학적 기계적 연마(CMP) 공정에 의해 수행될 수 있다. 평탄화 공정은 제 2 매립 절연막(250)의 상부면이 노출될 때가지 수행될 수 있다. 이에 따라, 제 5 내지 제 7 개구들(OP5, OP6, OP7)을 채우는 노출 배선들(235)이 형성될 수 있다. 비트 라인들(BL)의 상면들, 노출 배선들(235)의 상면들은 제 2 매립 절연막(250)의 상면과 공면(coplanar)을 이룰 수 있다. 노출 배선들(235)은 제 5 개구들(OP5) 내의 제 3 서브 패드들(237) 및 제 6 개구들(OP6) 내의 제 4 서브 패드들(239)을 포함할 수 있다. 제 3 서브 패드들(237)의 폭은 제 4 서브 패드들(239)의 폭보다 작을 수 있다.
상기와 같이 주변 회로 구조체(PS)가 형성될 수 있다.
넓은 면적의 패드들이 셀 어레이 구조체(CS)에 모두 제공되고, 좁은 면적의 패드들이 주변 회로 구조체(PS) 중 다른 하나에 모두 제공되는 경우, 셀 어레이 구조체(CS)에서 제 1 및 제 2 개구들(OP1, OP2) 간의 간격이 좁을 수 있으며, 제 1 도전층(156)의 연마 공정 시 형성되는 비트 라인들(BL; BLa, BLb)의 마진이 작을 수 있다. 이에 따라, 반도체 장치의 제조 시 불량이 발생하기 쉬울 수 있다.
반면, 본원 발명에서는, 넓은 폭의 패드가 셀 어레이 구조체(CS) 또는 주변 회로 구조체(PS) 중 어느 하나에 편중되지 않으며, 셀 어레이 구조체(CS) 및 주변 회로 구조체(PS) 각각에서 넓은 폭의 패드들와 좁은 폭의 패드들이 교번하여 배치되도록 형성될 수 있다. 이에 따라, 제 1 도전층(156)의 연마 공정 시 형성되는 비트 라인들(BL; BLa, BLb) 간의 간격 마진이 클 수 있으며, 반도체 장치의 제조 공정 시 불량의 발생이 적을 수 있다.
도 13 및 도 27를 참조하여, 셀 어레이 구조체(CS)와 주변 회로 구조체(PS)가 접합될 수 있다. 상세하게는, 제 1 기판(12) 상에 제 2 기판을 위치시킬 수 있다. 제 2 기판(32)은 주변 회로 구조체(PS)가 셀 어레이 구조체(CS)와 마주하도록 배치될 수 있다. 이때, 주변 회로 구조체(PS)의 주변 회로 배선층(230)과 셀 어레이 구조체(CS)의 셀 어레이 배선층(160)이 정렬될 수 있다. 예를 들어, 제 1 서브 패드들(BLa)이 제 3 서브 패드들(237)과 정렬되고, 제 2 서브 패드들(BLb)이 제 4 서브 패드들(239)과 정렬될 수 있다. 주변 회로 구조체(PS)의 노출 배선들(235)과 셀 어레이 구조체(CS)의 연결 라인들(CL) 및 주변 연결 라인들(PCL)이 정렬될 수 있다.
제 1 기판(12) 및 제 2 기판(32)은, 도 5를 참조하여 설명한, 각각의 노치(NT)를 기준으로 정렬될 수 있다.
도 13 및 도 14를 참조하여, 셀 어레이 구조체(CS) 상에 주변 회로 구조체(PS)가 접촉될 수 있다. 예를 들어, 제 1 서브 패드들(BLa)이 제 3 서브 패드들(237)과 접하되고, 제 2 서브 패드들(BLb)이 제 4 서브 패드들(239)과 접할 수 있다. 주변 회로 구조체(PS)의 노출 배선들(235)과 셀 어레이 구조체(CS)의 연결 라인들(CL) 및 주변 연결 라인들(PCL)이 접할 수 있다. 주변 회로 구조체(PS)의 제 2 매립 절연막(250)과 셀 어레이 구조체(CS)의 제 3 층간 절연막(155)이 접할 수 있다.
주변 회로 구조체(PS)의 주변 회로 배선층(230)과 셀 어레이 구조체(CS)의 셀 어레이 배선층(160)이 접합될 수 있다. 예를 들어, 주변 회로 구조체(PS)의 노출 배선들(235)은 각각 셀 어레이 구조체(CS)의 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)과 결합하여 일체를 형성할 수 있다. 주변 회로 구조체(PS)의 노출 배선들(235)과 셀 어레이 구조체(CS)의 비트 라인들(BL), 연결 라인들(CL) 및 주변 연결 라인들(PCL)의 결합은 자연적으로 진행될 수 있다. 상세하게는, 주변 회로 배선층(230)과 셀 어레이 배선층(160)은 동일한 물질(일 예로, 구리(Cu) 등)로 구성될 수 있으며, 서로 접촉된 주변 회로 배선층(230)과 셀 어레이 배선층(160)의 계면에서 표면 활성화(surface activation)에 의한 금속간 하이브리드 본딩(hybrid bonding) 프로세스(일 예로, Cu-Cu 하이브리드 본딩)에 의해, 주변 회로 배선층(230)과 셀 어레이 배선층(160)이 결합될 수 있다.
이후, 컷팅 또는 쏘잉 머신(sawing machine)을 이용하여, 제 1 기판(12) 및 제 2 기판(32)은 스크라이브 라인 영역을 따라 절단될 수 있으며, 이에 따라, 제 1 기판(12) 및 제 2 기판(32) 상에 형성된 반도체 장치들은 복수 개의 반도체 칩들로 분리될 수 있다.
이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 상호 적층되는 셀 구조체, 및 주변 회로 구조체를 포함하되,
    상기 셀 구조체는:
    제 1 기판 상에 적층되는 복수의 게이트 전극층;
    상기 게이트 전극층들을 수직으로 관통하는 복수의 채널 영역;
    상기 제 1 기판 상에서 상기 게이트 전극층들 및 상기 채널 영역들을 덮는 제 1 층간 절연층; 및
    상기 제 1 층간 절연막 상으로 노출되고, 상기 게이트 전극층들 및 상기 채널 영역들과 연결되는 제 1 금속 패드들을 포함하고,
    상기 주변 회로 구조체는:
    제 2 기판 상에 형성되는 적어도 하나의 트랜지스터;
    상기 제 2 기판 상에서 상기 트랜지스터를 덮는 제 2 층간 절연막; 및
    상기 제 2 층간 절연막 상으로 노출되고, 상기 트랜지스터와 연결되는 제 2 금속 패드들을 포함하고,
    상기 제 1 금속 패드들은 서로 인접한 제 1 서브 패드 및 제 2 서브 패드를 포함하고, 상기 제 2 금속 패드들은 서로 인접한 제 3 서브 패드 및 제 4 서브 패드를 포함하고,
    상기 제 1 서브 패드는 상기 제 3 서브 패드와 접하되, 상기 제 1 서브 패드의 폭은 상기 제 3 서브 패드의 폭보다 크고,
    상기 제 2 서브 패드는 상기 제 4 서브 패드와 접하되, 상기 제 4 서브 패드의 폭은 상기 제 2 서브 패드의 폭보다 큰 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 층간 절연막과 상기 제 2 층간 절연막의 계면 상에서,
    상기 제 1 서브 패드의 면적은 상기 제 3 서브 패드의 면적보다 크되, 평면적 관점에서 상기 제 3 서브 패드는 상기 제 1 서브 패드의 내측에 위치하고,
    상기 제 4 서브 패드의 면적은 상기 제 2 서브 패드의 면적보다 크되, 평면적 관점에서 상기 제 2 서브 패드는 상기 제 4 서브 패드의 내측에 위치하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 내지 제 4 서브 패드들 각각은 복수로 제공되되,
    상기 제 1 서브 패드들 및 상기 제 2 서브 패드들은 상기 제 1 기판의 상면에 평행한 일 방향으로 교번하여 배열되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 내지 제 4 서브 패드들 각각은 복수로 제공되되,
    상기 제 1 서브 패드들은 상기 제 1 기판의 제 1 영역 상에 제공되고,
    상기 제 2 서브 패드들은 상기 제 1 기판의 제 2 영역 상에 제공되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 금속 패드들은 상기 제 1 서브 패드 및 상기 제 2 서브 패드 사이의 제 5 서브 패드를 더 포함하고,
    상기 제 2 금속 패드들은 상기 제 3 서브 패드 및 상기 제 4 서브 패드 사이의 제 6 서브 패드를 더 포함하고,
    상기 제 5 서브 패드는 상기 제 6 서브 패드와 접하되, 상기 제 5 서브 패드의 폭은 상기 제 6 서브 패드의 폭과 동일한 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 5 서브 패드와 상기 제 6 서브 패드는 수직으로 정렬되는 반도체 장치.
  7. 제 1 기판 상에 제공되는 제 1 패드 및 제 2 패드를 포함하는 메모리 셀 영역;
    제 2 기판 상에 제공되는 제 3 패드 및 제 4 패드를 포함하고, 상기 패드들에 의해 상기 메모리 셀 영역에 수직적으로 연결되는 주변 회로 영역;
    상기 메모리 셀 영역 내에 제공되고, 복수의 메모리 셀들을 포함하는 복수의 셀 스트링들, 상기 메모리 셀들에 각각 연결되는 복수의 워드 라인들, 상기 셀 스트링들의 일측에 연결되는 복수의 비트 라인들, 및 상기 셀 스트링들과 연결되는 접지 선택 라인을 포함하는 메모리 셀 어레이;
    상기 주변 회로 영역 내에 제공되고, 상기 셀 스트링들 중 일부 셀 스트링들을 제어하고, 상기 메모리 셀들에 대한 복수의 데이터 프로그램 단계를 제어하기 위한 프리 차지 제어 회로를 포함하는 제어 회로; 및
    상기 제어 회로의 제어에 응답하여 상기 복수의 워드 라인의 적어도 일부를 활성화시키기 위하여 상기 주변 회로 영역 내에 제공되는 로우 디코더를 포함하되,
    상기 제 1 패드는 상기 제 3 패드와 접하고, 상기 제 2 패드는 상기 제 4 패드와 접하고,
    평면적 관점에서 상기 제 1 패드의 평면 형상 및 상기 제 4 패드의 평면 형상은 각각 상기 제 3 패드의 평면 형상 및 상기 제 2 패드의 평면 형상보다 작은 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 패드의 폭은 상기 제 3 패드의 폭보다 크고,
    상기 제 4 패드의 폭은 상기 제 2 패드의 폭보다 큰 반도체 장치.
  9. 제 7 항에 있어서,
    상기 메모리 셀 영역은 상기 제 1 기판 상에서 상기 셀 스트링들, 상기 워드 라인들, 상기 비트 라인들, 및 상기 접지 선택 라인을 덮는 제 1 층간 절연층을 더 포함하고,
    상기 주변 회로 영역은 상기 제 2 기판 상에서 상기 제어 회로를 덮는 제 2 층간 절연층을 더 포함하고, 및
    상기 제 1 층간 절연층과 상기 제 2 층간 절연층은 서로 접하고,
    상기 제 1 층간 절연층과 상기 제 2 층간 절연층의 계면 상에서, 상기 제 1 패드는 상기 제 3 패드와 접하고, 상기 제 2 패드는 상기 제 4 패드와 접하는 반도체 장치.
  10. 메인 기판;
    상기 메인 기판 상에 제공되고, 하부 구조체 및 상기 하부 구조체 상에 적층되는 상부 구조체를 포함하는 반도체 장치; 및
    상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하되,
    상기 하부 구조체는:
    제 1 반도체 기판 상에 형성되는 제 1 회로 패턴;
    상기 제 1 반도체 기판 상에서 상기 제 1 회로 패턴을 덮는 제 1 층간 절연막; 및
    상기 제 1 층간 절연막 상으로 노출되고, 상기 제 1 회로 패턴과 연결되는 서로 인접한 제 1 금속 패드 및 제 2 금속 패드를 포함하고,
    상기 상부 구조체는:
    제 2 반도체 기판 상에 형성되는 제 2 회로 패턴;
    상기 제 2 반도체 기판 상에서 상기 제 2 회로 패턴을 덮는 제 2 층간 절연막; 및
    상기 제 2 층간 절연막 상으로 노출되고, 상기 제 1 금속 패드와 접하는 제 3 금속 패드 및 상기 제 2 금속 패드와 접하는 제 4 금속 패드를 포함하고,
    상기 제 1 금속 패드의 폭 및 상기 제 4 금속 패드의 폭은 상기 제 3 금속 패드의 폭 및 상기 제 2 금속 패드의 폭보다 큰 전자 시스템.

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